DE112013006199T5 - Leiterplatte - Google Patents
Leiterplatte Download PDFInfo
- Publication number
- DE112013006199T5 DE112013006199T5 DE112013006199.6T DE112013006199T DE112013006199T5 DE 112013006199 T5 DE112013006199 T5 DE 112013006199T5 DE 112013006199 T DE112013006199 T DE 112013006199T DE 112013006199 T5 DE112013006199 T5 DE 112013006199T5
- Authority
- DE
- Germany
- Prior art keywords
- component
- circuit board
- cavity
- contacts
- printed circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
- H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0296—Conductive pattern lay-out details not covered by sub groups H05K1/02 - H05K1/0295
- H05K1/0298—Multilayer circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/115—Via connections; Lands around holes or via connections
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
- H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
- H01L2924/15156—Side view
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09036—Recesses or grooves in insulating substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09072—Hole or recess under component or special relationship between hole and component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09845—Stepped hole, via, edge, bump or conductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10431—Details of mounted components
- H05K2201/10507—Involving several components
- H05K2201/10515—Stacked components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10727—Leadless chip carrier [LCC], e.g. chip-modules for cards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10734—Ball grid array [BGA]; Bump grid array
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Mehrlagige Leiterplatte (1), umfassend leitfähige Schichten (2–7), welche durch dielektrische Isolierschichten (8–12) getrennt sind, zumindest eine leitfähige Schicht, welche strukturiert ist, sowie Abschnitte von leitfähigen Schichten, die mittels Isolierschichten durchquerende Durchkontaktierungen (v10) miteinander verbunden sind, sowie zumindest einen Bauteil (15, 16, 17) mit Anschlüssen (15t, 16t), die elektrisch mit Leiterschichten verbunden sind, wobei der Bauteil zumindest teilweise in einem Hohlraum (13) mit einem Boden und Seitenwänden versenkt ist, wobei ein erster Bauteil (15) komplett in dem Hohlraum (13) versenkt ist, wobei seine Anschlüsse (15t) nach unten hin direkt mit am Boden des Hohlraums angeordneten Kontakten (19) verbunden sind und zumindest ein weiterer Bauteil (16, 17) oberhalb des ersten Bauteils aufgestapelt ist, wobei ein Vorsprung an der unterseitigen Oberfläche des zweiten Bauteils, der über die oberseitige Oberfläche des zumindest einen unterhalb befindlichen Bauteils vorragt, mit Anschlüssen (16t, 17t) ausgestattet ist, welche direkt nach unten hin mit Kontakten (19) an der Leiterplatte verbunden sind, wobei die Kontakte (19) auf einem im Vergleich zum Boden des Hohlraums höheren Niveau angeordnet sind.
Description
- HINTERGRUND DER ERFINDUNG
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft eine Leiterplatte (kurz: PCB, printed circuit board), insbesondere eine mehrlagige Leiterplatte, umfassend leitfähige Schichten, welche durch dielektrische Isolierschichten getrennt sind, zumindest eine leitfähige Schicht, welche strukturiert ist, sowie Abschnitte von leitfähigen Schichten, die mittels Isolierschichten durchquerende Durchkontaktierungen miteinander verbunden sind, sowie zumindest einen Bauteil mit Anschlüssen, die elektrisch mit Leiterschichten verbunden sind, wobei der Bauteil zumindest teilweise in einem Hohlraum mit einem Boden und Seitenwänden versenkt ist.
- Beschreibung des verwandten Stands der Technik
- Zunehmende Miniaturisierung und extreme elektronische Bauteildichte sowie die Notwendigkeit der Übertragung großer Datenmengen mit hoher Geschwindigkeit, beispielsweise mit Übertragungsraten von 1 bis 5 Gb/s, können erhebliche Probleme hinsichtlich der Signalintegrität in Leiterplatten verursachen. Entsprechend ist es wünschenswert, kurze und direkte Signalwege zwischen Bauteilen zu haben. Die Forderung HDI-Leiterplatten (HDI ist die weithin gebräuchliche Abkürzung für ”High Density Interconnect” bzw. für Verschaltungen mit hoher Dichte) herzustellen, welche physisch dünner sind und geringe Signalverluste aufweisen, machten neue Lösungen notwendig.
- Auf dem Gebiet von HDI-Strukturen (Strukturen für Verschaltungen mit hoher Dichte) ist bekannt, einzelne Chips in Hohlräumen, die in den Schichten einer Leiterplatte hergestellt sind, anzuordnen, um anschließend diese Schichten aufeinander zu stapeln, wie dies beispielsweise in
US 5,241,456 (Marcinkiewicz et al.) geoffenbart ist. - Eine Leiterplatte gemäß dem Oberbegriff von Anspruch 1 ist aus der
US 2005/0103522A1 - KURZFASSUNG
- Eine Aufgabe der vorliegenden Erfindung ist es, eine mehrlagige Leiterplatte mit Bauteilen auch unterschiedlicher Abmessungen bereitzustellen, ohne dass es dabei zu einem übermäßigen Anstieg der Gesamthöhe der Leiterplatte kommt.
- Ein weiterer Aspekt der vorliegenden Erfindung ist eine Leiterplatte bereitzustellen, welche kurze Signalleitungen zum Verbinden der Bauteile mit den Leiterschichten der Leiterplatte hat.
- Ein ganz anderer Aspekt der vorliegenden Erfindung liegt darin, eine HDI-Leiterplatte bereitzustellen, welche etliche elektronische Bauteile ohne zusätzliche Gehäuse für die einzelnen Bauteile aufnimmt.
- Eine weitere Aufgabe der Erfindung ist die Bereitstellung einer mehrlagigen Leiterplatte mit einer verringerten Anzahl an Produktionsschritten.
- Dementsprechend stellt die vorliegende Erfindung eine mehrlagige Leiterplatte bereit, umfassend leitfähige Schichten, welche durch dielektrische Isolierschichten getrennt sind, zumindest eine leitfähige Schicht, welche strukturiert ist, sowie Abschnitte von leitfähigen Schichten, die mittels Isolierschichten durchquerende Durchkontaktierungen miteinander verbunden sind, sowie zumindest einen Bauteil mit Anschlüssen, die elektrisch mit Leiterschichten verbunden sind, wobei der Bauteil zumindest teilweise in einem Hohlraum mit einem Boden und Seitenwänden versenkt ist. Ein erster Bauteil ist komplett in dem Hohlraum versenkt, wobei seine Anschlüsse nach unten hin direkt mit am Boden des Hohlraums angeordneten Kontakten verbunden sind und zumindest ein weiterer Bauteil oberhalb des ersten Bauteils aufgestapelt ist, wobei ein Vorsprung an der unterseitigen Oberfläche des zweiten Bauteils, der über die oberseitige Oberfläche des zumindest einen Bauteils vorragt, mit Anschlüssen ausgestattet ist, welche Anschlüsse direkt nach unten hin mit Kontakten an der Leiterplatte verbunden sind, wobei die Kontakte auf einem im Vergleich zum Boden des Hohlraums höheren Niveau angeordnet sind.
- In einer bevorzugten Ausführung der Erfindung ist ein zweiter Bauteil, der oberhalb des besagten ersten Bauteils gestapelt ist, mit Kontakten der Leiterplatte, welche an der oberseitigen Oberfläche der Leiterplatte angeordnet sind und welche den Hohlraum zumindest teilweise begrenzen, verbunden.
- Eine weitere empfehlenswerte Variante der Erfindung ist dadurch gekennzeichnet, dass ein zweiter Bauteil, der oberhalb des besagten ersten Bauteils aufgestapelt ist, zumindest teilweise im Hohlraum versenkt ist, wobei der Hohlraum eine innere Stufe aufweist, und der zweite Bauteil mit Kontakten der Leiterplatte, welche Kontakte an der oberseitigen Oberfläche der besagten Stufe angeordnet sind, verbunden ist.
- Es kann von Vorteil sein, wenn der zweite Bauteil komplett im Hohlraum versenkt ist.
- Eine weitere vorteilhafte Variante kann einen dritten Bauteil umfassen, der oberhalb des besagten zweiten Bauteils angeordnet ist, und welcher mit Kontakten der Leiterplatte, wobei die Kontakte an der oberseitigen Oberfläche der Leiterplatte angeordnet sind und diese zumindest teilweise den Hohlraum begrenzen, verbunden ist.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 ist eine schematische Schnittdarstellung einer Leiterplatte gemäß der Erfindung, bei der sechs strukturierte Schichten an leitfähigem Material und drei elektronische Bauteile vorgesehen sind, wobei zwei der drei Bauteile komplett in einem Hohlraum versenkt sind, -
2 zeigt in einer vereinfachten Ansicht ähnlich zu1 eine erfindungsgemäße Leiterplatte, welche zwei Bauteile umfasst, die übereinander gestapelt und komplett versenkt sind, -
3 zeigt in einer vereinfachten Ansicht ähnlich zu1 eine Leiterplatte gemäß der Erfindung, wobei ein Bauteil versenkt ist und ein Bauteil an der Oberfläche der Leiterplatte oberhalb des versenkten Bauteils gestapelt ist, -
4 zeigt in einer vereinfachten Ansicht ähnlich zu1 eine Leiterplatte gemäß der Erfindung mit drei Bauteilen, die übereinander gestapelt und komplett versenkt sind sowie einem weiteren Bauteil an der Oberfläche der Leiterplatte, der oberhalb der versenkten Bauteile aufgestapelt ist. - DETAILLIERTE BESCHREIBUNG
- Es werden nachfolgend im Detail Ausführungen einer Leiterplatte gemäß der Erfindung jeweils bezugnehmend auf die beiliegenden Zeichnungen beschrieben. Für gleiche oder ähnliche Bauteile werden jeweils dieselben Bezugszeichen verwendet, um mehrfache Erklärungen zu vermeiden.
- Eine gedruckte mehrlagige Leiterplatte
1 gemäß der Erfindung mit einer HDI-Struktur von Verschaltungen mit hoher Dichte, wie diese in1 gezeigt ist, umfasst sechs strukturierte Leiterschichten eines leitfähigen Materials wie beispielsweise Kupfer, wobei die Leiterschichten von unten nach oben mit den Bezugszeichen2 ,3 ,4 ,5 ,6 und7 gekennzeichnet sind, und die Leiterschichten mittels dielektrischer Isolierschichten8 ,9 ,11 und12 voneinander getrennt sind. Wie veranschaulicht umfassen die Leiterschichten eine Vielzahl an Leiterbahnen, wie beispielsweise die Leiterbahn p3 in der Schicht3 . Verschiedene Leiterbahnen der unterschiedlichen Schichten sind mit Durchkontaktierungen miteinander verbunden. Beispielsweise sind die Leiterbahnen p4 und p5 mit einer Durchkontaktierung v10 miteinander verbunden, wobei diese Durchkontaktierung durch die Isolierschicht10 hindurch geht. - In der Leiterplatte
1 ist zumindest ein Hohlraum13 ausgenommen. In diesem Beispiel ist der Hohlraum13 an seiner Oberseite offen und umfasst einen unteren Teil13l sowie einen oberen Teil13u , wobei eine umlaufende innere Stufe14 ausgebildet ist. - Eine Methode zur Herstellung solcher Hohlräume in einer Leiterplatte ist beispielsweise in der
EP 2119327B1 der Anmelderin geoffenbart. An der Oberfläche eines strukturierten Core-Materials, welches in seiner Form jener des Bodens des Hohlraums entspricht, ist mittels Siebdruck eine ein Anhaften verhindernde Schicht aufgedruckt, und danach ist eine Prepreg-Schicht mit einer weiteren strukturierten Leiterschicht auf der oberseitigen Oberfläche der Leiterplatte sowie der das Anhaften verhindernden Materialschicht laminiert. Anschließend werden entlang der Wände des Hohlraums entsprechende Laserschnitte durchgeführt, wobei durch eine Stopp-Schicht aus Kupfer der Laser gestoppt wird. Im Beispiel von1 wurden die Schichten3s1 ,3s2 und5s1 sowie5s2 als Stopp-Schichten genutzt, um den Hohlraum13 auszubilden. Es können auch andere Methoden, um Hohlräume zu bilden, genutzt werden, beispielsweise mittels mechanischem Fräsen oder Stanzen. - Der Hohlraum
13 nimmt die zwei elektronischen Bauteile15 und16 komplett auf, wobei ein erster Bauteil15 im unteren Teil13l des Hohlraums13 versenkt ist und ein zweiter Bauteil16 , der auf dem ersten Bauteil15 gestapelt ist, im oberen Teil13u des Hohlraums13 versenkt ist. Ein dritter Bauteil17 ist oberhalb des besagten zweiten Bauteils16 gestapelt, wobei dieser den besagten zweiten Bauteil16 und einen Teil der oberseitigen Oberfläche18 der Leiterplatte1 überragt. - Der erste Bauteil
15 ist im unteren Teil13l des Hohlraums13 versenkt, wobei er mit seinen Anschlüssen15t nach unten hin direkt mit Kontakten19 am Boden des Hohlraums verbunden ist. Die leitende Verbindung kann mittels Lötpunkten20 , wie in diesem Beispiel dargestellt, erfolgen, oder auch mit anderen Methoden zur Herstellung einer elektrisch leitenden Verbindung zwischen den Anschlüssen des Bauteils und einer Leiterbahn erfolgen, beispielsweise unter Verwendung eines anisotropen leitenden Films (kurz ACF, anisotropic conducting film) oder unter Verwendung einer leitfähigen Paste. - Der zweite Bauteil
16 überragt die oberseitige Oberfläche des ersten Bauteils15 und ist im Randbereich seiner unterseitigen Oberfläche mit Anschlüssen16t ausgestattet, welche direkt nach unten gerichtet mit Kontakten19 der Leiterplatte verbunden sind, wobei die Kontakte19 auf einem höheren Niveau als der Boden des Hohlraums13 angeordnet sind. Noch genauer sind die die Kontakte19 auf der oberseitigen Oberfläche von Stufe14 angeordnet. Wie der Zeichnung entnommen werden kann liegt die oberseitige Oberfläche des zweiten Bauteils16 im Wesentlichen in derselben Ebene wie die oberseitige Oberfläche18 der Leiterplatte1 . - Im Beispiel von
1 ist der dritte Bauteil17 oberhalb des zweiten Bauteils16 gestapelt und gewisser Weise ähnlich dem zweiten Bauteil ist der dritte Bauteil im Randbereich seiner unterseitigen Oberfläche mit Anschlüssen17t ausgerüstet, welche direkt nach unten hin mit Kontakten19 der Leiterplatte, die auf einem höheren Niveau als die Stufe14 im Hohlraum13 angeordnet sind, verbunden sind sowie zumindest teilweise den Hohlraum13 begrenzen. Hier können ebenfalls leitende Verbindungen durch Verwendung von Lötpunkten20 oder einer beliebigen anderen geeigneten Methode hergestellt sein. -
2 zeigt eine weitere Ausführungsform der Erfindung, die dem Beispiel von1 entspricht, wobei jedoch der dritte Bauteil fehlt. Entsprechend sind ein erster und ein zweiter Bauteil15 ,16 , die übereinander gestapelt sind, komplett in einem eine innere Stufe14 aufweisenden Hohlraum13 versenkt. Hier ist die gedruckte Leiterplatte mit dem Bezugszeichen1 bezeichnet. - Entsprechend
3 ist ein erster Bauteil21 komplett in einem Hohlraum22 , der keine innere Stufe aufweist, versenkt, wobei Anschlüsse des Bauteils21 nach unten hin direkt mit am Boden des Hohlraums22 befindlichen Kontakten verbunden sind, wobei weiters ein zweiter Bauteil23 oberhalb des versenkten Bauteils21 in einer Weise aufgestapelt ist, die mit jener des in1 gezeigten übereinander gestapelten dritten Bauteils17 oberhalb des zweiten Bauteils16 vergleichbar ist. Hier ist die bedruckte Leiterplatte mit dem Bezugszeichen24 bezeichnet. - Schließlich zeigt
4 schematisch eine Ausführung einer bedruckten Leiterplatte25 , welche einen Hohlraum26 mit zwei Stufen27 ,28 auf unterschiedlichen Niveaus hat, wobei drei übereinander gestapelte Bauteile komplett im Hohlraum26 versenkt sind. Ein vierter Bauteil32 , der in4 mit strichlierten Linien angedeutet ist, kann noch oberhalb aufgestapelt oder aber weggelassen werden. - In den Abbildungen
2 ,3 und4 sind jene Details, welche in1 gezeigt sind, weggelassen, da für einen Fachmann ohnehin klar sein sollte, dass Bauteile mit Leiterschichten der Leiterplatte zu verbinden jeweils in gleicher oder ähnlicher Weise erfolgt wie dies in1 gezeigt ist. Weiters sollte klar sein dass es keine Beschränkungen in der Anzahl der leitenden sowie dielektrischen Schichten gibt. Dasselbe gilt für die Anzahl an übereinander gestapelten Bauteilen sowie für die Anzahl an inneren Stufen des Hohlraums. Weiters sind in einer Leiterplatte Kombinationen von mehreren Ausführungsformen möglich, so können Leiterplatten beispielsweise Hohlräume ohne sowie mit inneren Stufen aufweisen, welche Hohlräume einen oder mehrere Bauteile aufnehmen. - Die Leiterplatten
1 ,24 ,25 werden üblicherweise hergestellt, indem Verstärkungsmaterial wie beispielsweise Glasfasern mit Harz, zum Beispiel Epoxidharz, imprägniert wird, wie dieses unter den Qualitätsgradbezeichnungen FR-4, FR-5 oder anderen erhältlich ist, oder es wird dazu Polyimidharz verwendet. Prepreg-Schichten bestehen vorteilhaft aus FR-4, aber es können auch andere dielektrische Materialien, die für einen Laminierungsprozess geeignet sind, dazu verwendet werden. - Eine typische Dicke der Leiterschichten, die üblicherweise aus Kupfer bestehen, schwankt zwischen 1 und 20 μm, eine typische Dicke der dielektrischen Schichten zwischen 5 und 40 μm.
- Während die vorangehende Beschreibung auf unterschiedliche bevorzugte Ausführungsformen der Erfindung gerichtet ist, ist darauf hinzuweisen, dass für einen Fachmann weitere Ausführungsvarianten und Abwandlungen, welche nicht von der Aufgabenstellung der Erfindung abweichen und die von den beiliegenden Ansprüchen bestimmt sind, klar ersichtlich sind.
Claims (5)
- Mehrlagige Leiterplatte (
1 ,24 ,25 ), umfassend leitfähige Schichten (2 –7 ), welche durch dielektrische Isolierschichten (8 –12 ) getrennt sind, zumindest eine leitfähige Schicht, welche strukturiert ist, sowie Abschnitte von leitfähigen Schichten, die mittels Isolierschichten durchquerende Durchkontaktierungen (v10) miteinander verbunden sind, sowie zumindest einen Bauteil mit Anschlüssen (15t ,16t ), die elektrisch mit Leiterschichten verbunden sind, wobei der Bauteil zumindest teilweise in einem Hohlraum (13 ,22 ,26 ) mit einem Boden und Seitenwänden versenkt ist, dadurch gekennzeichnet, dass ein erster Bauteil (15 ,21 ,29 ) komplett in dem Hohlraum (13 ,22 ,26 ) versenkt ist, wobei seine Anschlüsse (15t ) nach unten hin direkt mit am Boden des Hohlraums angeordneten Kontakten (19 ) verbunden sind und zumindest ein weiterer Bauteil oberhalb des ersten Bauteils aufgestapelt ist, wobei ein Vorsprung an der unterseitigen Oberfläche des zweiten Bauteils, der über die oberseitige Oberfläche des zumindest einen weiteren Bauteils vorragt, mit Anschlüssen (16t ,17t ) ausgestattet ist, welche direkt nach unten hin mit Kontakten (19 ) an der Leiterplatte verbunden sind, wobei die Kontakte (19 ) auf einem im Vergleich zum Boden des Hohlraums höheren Niveau angeordnet sind. - Leiterplatte (
24 ) nach Anspruch 1, dadurch gekennzeichnet, dass ein zweiter Bauteil (23 ), der oberhalb des besagten ersten Bauteils (21 ) gestapelt ist, mit Kontakten der Leiterplatte, welche an der oberseitigen Oberfläche der Leiterplatte angeordnet sind und welche den Hohlraum zumindest teilweise begrenzen, verbunden ist. - Leiterplatte (
1 ,24 ,25 ) nach Anspruch 1, dadurch gekennzeichnet, dass ein zweiter Bauteil (16 ), der oberhalb des besagten ersten Bauteils (15 ) aufgestapelt ist, zumindest teilweise im Hohlraum (13 ) versenkt ist, wobei der Hohlraum eine innere Stufe (14 ) aufweist, und der zweite Bauteil mit Kontakten (19 ) der Leiterplatte, welche Kontakte an der oberseitigen Oberfläche (18 ) der besagten Stufe angeordnet sind, verbunden ist. - Leiterplatte (
1 ) nach Anspruch 3, dadurch gekennzeichnet, dass der zweite Bauteil (16 ) komplett im Hohlraum (13 ) versenkt ist. - Leiterplatte (
1 ) nach Anspruch 2, dadurch gekennzeichnet, dass ein dritter Bauteil (17 ), der oberhalb des besagten zweiten Bauteils (16 ) gestapelt ist, mit Kontakten (19 ) der Leiterplatte, wobei die Kontakte an der oberseitigen Oberfläche der Leiterplatte angeordnet sind und diese zumindest teilweise den Hohlraum (13 ) begrenzen, verbunden ist.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201220717752.6 | 2012-12-24 | ||
CN2012207177526U CN203015273U (zh) | 2012-12-24 | 2012-12-24 | 印制电路板 |
PCT/AT2013/050249 WO2014100845A1 (en) | 2012-12-24 | 2013-12-12 | Printed circuit board |
Publications (1)
Publication Number | Publication Date |
---|---|
DE112013006199T5 true DE112013006199T5 (de) | 2015-09-03 |
Family
ID=48606824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112013006199.6T Pending DE112013006199T5 (de) | 2012-12-24 | 2013-12-12 | Leiterplatte |
Country Status (4)
Country | Link |
---|---|
US (1) | US20150334841A1 (de) |
CN (1) | CN203015273U (de) |
DE (1) | DE112013006199T5 (de) |
WO (1) | WO2014100845A1 (de) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3075006A1 (de) | 2013-11-27 | 2016-10-05 | AT & S Austria Technologie & Systemtechnik Aktiengesellschaft | Leiterplattenstruktur |
AT515101B1 (de) | 2013-12-12 | 2015-06-15 | Austria Tech & System Tech | Verfahren zum Einbetten einer Komponente in eine Leiterplatte |
US11523520B2 (en) | 2014-02-27 | 2022-12-06 | At&S Austria Technologie & Systemtechnik Aktiengesellschaft | Method for making contact with a component embedded in a printed circuit board |
AT515447B1 (de) | 2014-02-27 | 2019-10-15 | At & S Austria Tech & Systemtechnik Ag | Verfahren zum Kontaktieren eines in eine Leiterplatte eingebetteten Bauelements sowie Leiterplatte |
WO2018123699A1 (ja) | 2016-12-27 | 2018-07-05 | 株式会社村田製作所 | 高周波モジュール |
CN108012404A (zh) * | 2017-11-29 | 2018-05-08 | 生益电子股份有限公司 | 一种设有台阶槽的pcb |
CN108012465A (zh) * | 2017-11-29 | 2018-05-08 | 生益电子股份有限公司 | 一种设有台阶槽的pcb的制备方法 |
WO2020181559A1 (zh) * | 2019-03-14 | 2020-09-17 | 华为技术有限公司 | 加工电路板的方法、电路板、电子器件、终端设备 |
CN111867248A (zh) * | 2019-04-24 | 2020-10-30 | 宏启胜精密电子(秦皇岛)有限公司 | 电路板及其制作方法 |
KR20210000105A (ko) | 2019-06-24 | 2021-01-04 | 엘지이노텍 주식회사 | 인쇄회로기판, 패키지 기판 및 이의 제조 방법 |
KR20210076586A (ko) * | 2019-12-16 | 2021-06-24 | 삼성전기주식회사 | 전자부품 내장기판 |
KR20210076589A (ko) * | 2019-12-16 | 2021-06-24 | 삼성전기주식회사 | 전자부품 내장기판 |
KR20220000264A (ko) * | 2020-06-25 | 2022-01-03 | 삼성전자주식회사 | 반도체 패키지 기판 및 이를 포함하는 반도체 패키지 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5241456A (en) | 1990-07-02 | 1993-08-31 | General Electric Company | Compact high density interconnect structure |
US5645673A (en) * | 1995-06-02 | 1997-07-08 | International Business Machines Corporation | Lamination process for producing non-planar substrates |
JPH09266268A (ja) * | 1996-03-28 | 1997-10-07 | Mitsubishi Electric Corp | 半導体装置の製造方法および半導体装置のパッケージ |
US6281446B1 (en) * | 1998-02-16 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Multi-layered circuit board and method of manufacturing the same |
JP3656484B2 (ja) * | 1999-03-03 | 2005-06-08 | 株式会社村田製作所 | セラミック多層基板の製造方法 |
US6384473B1 (en) * | 2000-05-16 | 2002-05-07 | Sandia Corporation | Microelectronic device package with an integral window |
US6459593B1 (en) * | 2000-08-10 | 2002-10-01 | Nortel Networks Limited | Electronic circuit board |
US6492726B1 (en) * | 2000-09-22 | 2002-12-10 | Chartered Semiconductor Manufacturing Ltd. | Chip scale packaging with multi-layer flip chip arrangement and ball grid array interconnection |
JP2004214249A (ja) * | 2002-12-27 | 2004-07-29 | Renesas Technology Corp | 半導体モジュール |
EP1601017A4 (de) * | 2003-02-26 | 2009-04-29 | Ibiden Co Ltd | Mehrschichtige gedruckte leiterplatte |
JP4303610B2 (ja) * | 2003-05-19 | 2009-07-29 | 富士フイルム株式会社 | 多層配線基板、部品実装方法、及び、撮像装置 |
US7652381B2 (en) * | 2003-11-13 | 2010-01-26 | Interconnect Portfolio Llc | Interconnect system without through-holes |
US7280372B2 (en) | 2003-11-13 | 2007-10-09 | Silicon Pipe | Stair step printed circuit board structures for high speed signal transmissions |
WO2006095852A1 (ja) * | 2005-03-10 | 2006-09-14 | Kyocera Corporation | 電子部品モジュール及びその製造方法 |
US7977579B2 (en) * | 2006-03-30 | 2011-07-12 | Stats Chippac Ltd. | Multiple flip-chip integrated circuit package system |
AT11664U1 (de) | 2007-02-16 | 2011-02-15 | Austria Tech & System Tech | Verfahren zum entfernen eines teilbereichs einer flächigen materialschicht sowie mehrlagige struktur und verwendung hiefür |
JP5013973B2 (ja) * | 2007-05-31 | 2012-08-29 | 株式会社メイコー | プリント配線板及びその製造方法、並びに、このプリント配線板を用いた電子部品収容基板及びその製造方法 |
US7863735B1 (en) * | 2009-08-07 | 2011-01-04 | Stats Chippac Ltd. | Integrated circuit packaging system with a tiered substrate package and method of manufacture thereof |
US8354743B2 (en) * | 2010-01-27 | 2013-01-15 | Honeywell International Inc. | Multi-tiered integrated circuit package |
KR101710178B1 (ko) * | 2010-06-29 | 2017-02-24 | 삼성전자 주식회사 | 임베디이드 칩 온 칩 패키지 및 이를 포함하는 패키지 온 패키지 |
-
2012
- 2012-12-24 CN CN2012207177526U patent/CN203015273U/zh not_active Expired - Lifetime
-
2013
- 2013-12-12 US US14/653,228 patent/US20150334841A1/en not_active Abandoned
- 2013-12-12 DE DE112013006199.6T patent/DE112013006199T5/de active Pending
- 2013-12-12 WO PCT/AT2013/050249 patent/WO2014100845A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
CN203015273U (zh) | 2013-06-19 |
WO2014100845A1 (en) | 2014-07-03 |
US20150334841A1 (en) | 2015-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112013006199T5 (de) | Leiterplatte | |
WO2011003123A1 (de) | Verfahren zum herstellen einer aus wenigstens zwei leiterplattenbreichen bestehenden leiterplatte sowie leiterplatte | |
DE3020196A1 (de) | Mehrebenen-leiterplatte und verfahren zu deren herstellung | |
EP1897425A1 (de) | Hardwareschutz für sensible elektronik-datenbaugruppen gegen externe manipulationen | |
DE102010042922A1 (de) | Druckschaltungsplatine | |
DE102011105346A1 (de) | Elektronische Baugruppe und Verfahren zu deren Herstellung | |
DE102007029713A1 (de) | Leiterplatte und Verfahren zu deren Herstellung | |
DE102004047045A1 (de) | Verfahren zur Herstellung einer gedruckten Leiterplatte in paralleler Weise | |
DE3011068A1 (de) | Elektrische gegenplatte und verfahren zu ihrer herstellung | |
DE4020498A1 (de) | Verbessertes verfahren zur herstellung von leiterplatten nach dem drahtschreibeverfahren | |
DE102006027653A1 (de) | Parallelchip-Eingebettete gedruckte Schaltungsplatine und Herstellungsverfahren dafür | |
DE112018005807B4 (de) | Mehrschichtige leiterplatte | |
DE102007010731A1 (de) | Verfahren zum Einbetten von Chips und Leiterplatte | |
DE19742839A1 (de) | Mehrlagige Schaltkreisplatine und Herstellungsverfahren für diese | |
DE102007060510A1 (de) | Leiterplatten-Herstellungsverfahren, Leiterplatte und elektronische Anordnung | |
DE102012105488A1 (de) | Gedruckte Verdrahtungsplatine mit verbeserter Korrosionsbeständigkeit und Ausbeute | |
DE202005021915U1 (de) | Zwischenverbindungsstruktur zum Verbinden von vergrabenen Signalleitungen mit elektrischen Vorrichtungen | |
DE19650492A1 (de) | Mehrschichtige Leiterplatte mit Anschlüssen zur Plattierung | |
DE102005033218A1 (de) | Dreidimensionale Schaltung | |
DE102015108162A1 (de) | Mehrschichtleiterplatte und Herstellungsverfahren für die Mehrschichtleiterplatte | |
DE102020111996A1 (de) | Verfahren zur Herstellung einer Leiterplatte und Leiterplatte mit mindestens einem eingebetteten elektronischen Bauteil | |
DE102009023629B4 (de) | Leiterplatte und Herstellungsverfahren | |
DE4129835A1 (de) | Leistungselektroniksubstrat und verfahren zu dessen herstellung | |
DE3639443C2 (de) | ||
DE102016226257A1 (de) | Mehrlagige leiterkarte und verfahren zum herstellen einer solchen mehrlagigen leiterkarte |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed |