DE102006027653A1 - Parallelchip-Eingebettete gedruckte Schaltungsplatine und Herstellungsverfahren dafür - Google Patents

Parallelchip-Eingebettete gedruckte Schaltungsplatine und Herstellungsverfahren dafür Download PDF

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Jin-Yong Suwon Ahn
Chang-Sup Ryu
Suk-Hyeon Suwon Cho
Joon-Sung Kim
Han-Seo Cho
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Samsung Electro Mechanics Co Ltd
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Abstract

Eine Parallelchip-eingebettete Schaltungsplatine und ein Herstellungsverfahren dafür sind offenbart. Mit einem Verfahren zum Herstellen einer Parallelchip-eingebetteten, gedruckten Schaltungsplatine, welches umfasst: a) Bilden eines Parallelchips durch ein Verbinden einer Mehrzahl von Einheitschips, die Elektroden oder elektrisch verbundene Elemente aufweisen, die auf den oberen und unteren Flächen davon gebildet sind, parallel unter Verwendung von zumindest einem leitfähigen Element; (b) Verbinden einer Elektrode auf einer Seite des Parallelchips mit einer ersten Platine; und (c) Verbinden einer Elektrode auf der anderen Seite des Parallelchips mit einer zweiten Platine, können Chips in einer Schaltungsplatine zu geringe Kosten eingebettet werden, da eine Mehrzahl von Einheitschips auf einmal eingebettet und ein mechanischer Bohrer oder Fräser anstelle eines Laserbohrers beim Ausstanzen der Kavität oder von Durchlöchern verwendet werden kann.

Description

  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 2006-57993, eingereicht am Koreanischen Patentamt am 30. Juni 2005, und der koreanischen Patentanmeldung Nr. 2005-89685, eingereicht am Koreanischen Patentamt am 27. September 2005, wobei beide hierin unter Bezugnahme in ihrer Gesamtheit eingeschlossen sind.
  • Hintergrund
  • 1. Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine gedruckte Schaltungsplatine, und insbesondere eine Parallelchip-eingebettete gedruckte Schaltungsplatine und ein Herstellungsverfahren davon.
  • 2. Beschreibung des verwandten Sachstands
  • Da elektrische Schaltungen dichter und höher integriert werden, besteht ein zunehmender Mangel an Raum für passive Komponenten, die auf der Platine angebracht werden. Um dieses Problem zu lösen, geht der Trend hin zu einer zunehmenden Anzahl von Komponenten, die innerhalb der Platine eingebettet sind. Verfahren zum Erzeugen von passiven Elementen innerhalb einer Platine schließen die Verwendung des Substratmaterials ein, wie es ist, während Kupfer-(Cu-)Verdrahtung verwendet wird, Polymerlagen eingefügt werden und Dünnfilm-Dielektrika, etc. gebildet werden.
  • Im Stand der Technik wurde das Verfahren hauptsächlich zum Herstellen von üblichen passiven Komponenten verwendet, um eine dünne Form aufzuweisen. Jedoch kann das herkömmliche Einbettungsverfahren die folgenden Probleme aufwerfen.
  • Zunächst müssen passive Komponenten dünn ausgeführt werden, um diese innerhalb der Platine einzubetten. Indem die passiven Komponenten dünn ausgeführt werden, die typischerweise aus Keramikmaterialien ausgeführt sind, erhöht sich das Risiko von Abplatzen und Brüchen ((a) der 1).
  • Zweitens müssen, um die Anschlüsse mit der Außenseite zu verbinden, nachdem eine passive Komponente, die mit externen Elektroden beschichtet ist, innerhalb der Platine eingefügt ist, Durchlöcher unter Verwendung eines Lasers gebildet werden. Dies verursacht eine Kostenerhöhung, und in dem Fall eines Einbettens kleiner Chips kann die Größe der Chips kleiner als die Laserbohrung sein, was die Verbindung über Durchlöcher unmöglich macht ((b) der 1).
  • Drittens besteht, wenn ein Biegen aufgrund der Herstellung oder aufgrund von Handhabungsprozessen der Platine auftritt, ein Risiko, dass der innere Kondensator bricht ((c) der 1).
  • Viertes ist es, da die implementierte Kapazität eines Chips zum Einbetten typischerweise 100 nF oder weniger beträgt, unmöglich, Chips einer hohen Kapazität von 100 nF oder mehr einzubetten.
  • Fünftens muss eine Kavität gebildet werden, um einen Chip innerhalb einer Platine einzubetten, und um mehrere Chips einzuführen, muss die gleiche Anzahl von Kavitäten wie jene der Chips gebildet werden, was zu erhöhten Verarbeitungskosten führt. Auch muss, da zwei Durchlöcher für einen eingebetteten Chip erforderlich sind, wenn beispielsweise ungefähr 1000 Module in einer Tafel mit 60 Chips, die in ein Modul eingebettet sind, vorhanden sind, eine Gesamtheit von 120.000 Durchlöcher gebildet werden. Dies führt zu einer wesentlichen Erhöhung der Verarbeitungskosten und der Herstellungszeit.
  • Sechstens ist es, wenn die Toleranzen für die Dicke der Chips groß sind, unmöglich, Laser-Durchlöcher zu bilden, und wenn das Verhältnis der Breite zu der Tiefe eines Durchlochs größer als 1:1 ist, wird die Laminierung nicht richtig gebildet.
  • Ein Stand der Technik, der sich auf das Einbetten von Chips in eine gedruckten Schaltungsplatine bezieht, schließt zunächst ein Verfahren zum Verbinden der Kondensatoren auf eingebetteten Chips mit externen Elektroden mittels Laser-Durchlöchern, was die Probleme erhöhter Herstellungskosten und -zeit, etc. mit sich bringt, und zweitens die Technik zum Bilden eines einzelnen Elements durch ein Verbinden zweier oder mehrerer Kondensatoren parallel ein, was die Grenze nach sich zieht, dass keine spezifische Technik zum Einbetten parallel verbundener Chips innerhalb einer Platine offenbart ist.
  • Zusammenfassung
  • Die vorliegende Erfindung zielt darauf ab, eine Parallelchipeingebettete gedruckte Schaltungsplatine oder ein Herstellungsverfahren davon bereitzustellen, mit welchem die mechanische Festigkeit der dünnen Chips, die innerhalb der gedruckten Schaltungsplatine eingebettet sind, verbessert werden kann, eine hohe Kapazität ermöglicht wird, die Positionstoleranzen für die eingebetteten Chips und die externen Schaltungen ausgeglichen werden können, eine ungeeignete Laminierung an den Durchlöchern vermieden werden kann und die Verarbeitung bei geringen Kosten durchgeführt werden kann.
  • Zusätzliche Aspekte und Vorteile der vorliegenden Erfindung werden zum Teil in der Beschreibung, die folgt, offenbart werden und werden teilweise aus der Beschreibung offensichtlich sein oder können durch eine Verwirklichung der Erfindung gelernt werden.
    •
  • Ein Aspekt der Erfindung stellt ein Verfahren zum Herstellen einer Parallelchip-eingebetteten gedruckten Schaltungsplatine bereit, umfassend: (a) Bilden eines parallelen Chips durch ein Verbinden einer Mehrzahl von Einheitschips, die Elektroden oder elektrisch verbundene Elemente aufweisen, die an den oberen und unteren Flächen davon gebildet sind, unter Verwendung von zumindest einem leitfähigen Element parallel; (b) Verbinden einer Elektrode auf einer Seite des parallelen Chips mit einer ersten Platine; und (c) Verbinden einer Elektrode auf der anderen Seite des Chips mit einer zweiten Platine.
  • Ferner wird ein Verfahren zum Herstellen einer Parallelchipeingebetteten Schaltungsplatine bereitgestellt, umfassend: (d) Bilden eines Parallelchips durch ein Anbringen einer Mehrzahl von Einheitschips auf zumindest einem leitfähigen Element, das mit einer ersten Platine verbunden ist; (e) Stapeln einer dritten Platine, die zumindest eine Kavität aufweist, die in Übereinstimmung mit der Position der Mehrzahl von Einheitschips gestanzt ist, auf der ersten Platine; und (f) Stapeln einer zweiten Platine auf die dritte Platine und elektrisches Verbinden der Mehrzahl von Einheitschips mit externen Schaltungen.
  • Ein Betriebsschritt (a) oder ein Betriebsschritt (b) kann ferner ein Bilden einer dritten Platine, die zumindest eine Kavität gestanzt in Übereinstimmung mit der Größe des Parallelchips aufweist, umfassen, und vorzugsweise kann das Verfahren ferner ein Stapeln der dritten Platine auf die erste Platine, um den Parallelchip in die Kavität einzuführen, zwischen dem Betriebsschritt (b) und dem Betriebsschritt (c) umfassen.
  • Das leitfähige Element kann jedwedes einer Mehrzahl von leitfähigen Pasten, leitfähigen Polymerfilmen, leitfähigen Polymeren, bidirektional leitfähigen Bändern und leitfähigen Epoxiden sein. Die dritte Platine kann ein Kupfer ummantelndes Laminat (CCL) mit darauf gebildeten Schaltungen sein. Die Schaltungen, die auf der dritten Platine gebildet sind, können vorzugsweise elektrisch mit dem Parallelchip verbunden sein.
  • Vorzugsweise kann die Kavität unter Verwendung eines mechanischen Bohrers oder einer Fräse gestanzt werden.
  • Jedweder der Betriebsschritte (a) bis (c) kann ferner ein Bilden eines oder mehrerer Durchlöcher in dem Abschnitt der ersten Platine oder der zweiten Platine, wo der Parallelchip verbunden wird, und ein Füllen der Durchlöcher mit einer leitfähigen Paste umfassen. Es kann zweckmäßig sein, dass jedes der Durchlöcher an einer Position gebildet wird, die der Mehrzahl von Einheitschips entspricht.
  • Das Verfahren kann ferner ein elektrisches Verbinden der Mehrzahl von Einheitschips und der leitfähigen Paste durch ein Drücken der ersten Schaltungsplatine oder der zweiten Schaltungsplatine auf den Parallelchip hin umfassen.
  • Jedweder der Betriebsschritte (d) bis (f) kann ferner ein Bilden eines oder mehrerer Durchlöcher in dem Abschnitt der ersten Platine, wo das leitfähige Element verbunden oder in dem Abschnitt der zweiten Platine ist, wo die Mehrzahl von Einheitschips verbunden ist, und ein Füllen der Durchlöcher mit der leitfähigen Paste umfassen.
  • Die Verfahren können ferner, zumindest der letzte Betriebsschritt, ein Hinzufügen von zumindest einer geklöppelten Kupferfolie, die eine Mehrzahl von Ausstülpungen von der Außenseite der ersten Platine oder der zweiten Platine aufweist, und ein elektrisches Verbinden der Mehrzahl von Einheitschips und der geklöppelten Kupferfolie durch ein Drücken der geklöppelten Kupferfolie auf die Mehrzahl von Einheitschips hin umfassen.
  • Es kann zweckmäßig sein, dass die Elektroden auf den linken und rechten Seiten des Einheitschips gebildet werden und Elemente, die jeweils mit den Elektroden elektrisch verbunden sind, jeweils mit den oberen und unteren Flächen des Einheitschips verbunden werden.
  • Ferner bereitgestellt ist eine gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip, umfassend eine Mehrzahl von Einheitschips, die Elektroden oder elektrisch verbundene Elemente aufweisen, die an den oberen und unteren Flächen davon gebildet sind, ein erstes leitfähiges Element, das die oberen Flächen der Mehrzahl von Einheitschips elektrisch verbindet, und ein zweites leitfähiges Element, das die unteren Flächen der Mehrzahl von Einheitschips verbindet.
  • Vorzugsweise kann das erste leitfähige Element mit einer ersten Platine verbunden sein, und das zweite leitfähige Element kann mit einer zweiten Platine verbunden sein. Es kann zweckmäßig sein, dass eine dritte Platine eine Kavität aufweist, die in Übereinstimmung mit der Größe des Parallelchips, der zwischen die erste Platine und die zweite Platine zu positionieren ist, ausgestanzt ist, und dass der Parallelchip in die Kavität eingeführt wird.
  • Die dritte Platine kann ein kupferummanteltes Laminat (CCL) mit darauf gebildeten Schaltungen sein, und die Schaltungen können elektrisch mit dem Parallelchip verbunden sein. Vorzugsweise können eines oder mehrere Durchlöcher in dem Abschnitt der ersten Platine oder der zweiten Platine gebildet sein, wo der Parallelchip verbunden ist, und die Durchlöcher können mit einer leitfähigen Paste gefüllt sein. Es kann zweckmäßig sein, dass die Durchlöcher jeweils an einer Position gebildet sind, die der Mehrzahl von Einheitschips entspricht.
  • Vorzugsweise kann zumindest eine geklöppelte Kupferfolie, die eine Mehrzahl von Ausstülpungen aufweist, mit der Außenseite der ersten Platine oder der zweiten Platine verbunden sein, und die Mehrzahl von Ausstülpungen kann in die erste Platine oder die zweite Platine eingeführt sein. Jede der Mehrzahl von Ausstülpungen kann vorzugsweise an einer Position gebildet sein, die der Mehrzahl von Einheitschips entspricht.
  • Das erste leitfähige Element und das zweite leitfähige Element können eines oder mehrere einer leitfähigen Paste, eines Polymerfilms, eines leitfähigen Polymers, eines bidirektionalen leitfähigen Bandes und eines leitfähigen Epoxids sein.
    •
  • Kurze Beschreibung der Zeichnungen
  • Diese und/oder andere Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden Beschreibung der Ausfüh rungsformen, genommen in Verbindung mit den zugehörigen Zeichnungen, offensichtlich und auf einfache Weise erkannt werden. In den Zeichnungen zeigen:
  • 1 schematische Ansichten, die Probleme von Einbettungstechniken des Stands der Technik veranschaulichen;
  • 2 schematische Ansichten der Zusammensetzung eines Parallelchips gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 3 schematische Ansichten eines Chips, bei welchem Elektroden in einer Auf/Ab-Konfiguration gebildet sind, gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 4 ein schematisches Diagramm, das ein Verfahren zum Bilden einer Kavität in einer dritten Platine veranschaulicht, gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 5 ein schematisches Diagramm, das ein Verfahren zum Bilden von Durchlöchern in der ersten oder zweiten Platine veranschaulicht, gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 6 ein Flussdiagramm, das ein Verfahren zum Herstellen einer Parallelchip-eingebetteten, gedruckten Schaltungsplatine gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • 7 ein schematisches Diagramm, das ein Verfahren zum Herstellen einer Parallelchip-eingebetteten Schaltungsplatine gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht;
  • 8 eine Querschnittsansicht einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 9 eine Querschnittsansicht einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 10 Querschnittsansichten einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 11 eine Querschnittsansicht einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 12 eine Querschnittansicht einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 13 eine Querschnittsansicht einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung; und
  • 14 eine Querschnittsansicht einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Bezug genommen wird nun im Detail auf die Ausführungsform der vorliegenden Erfindung, wovon Beispiele in den zugehörigen Zeichnungen veranschaulicht sind, wobei gleiche Bezugszeichen durchgehend die gleichen Elemente bezeichnen. Die Ausführungsformen sind unten stehend beschrieben, um die vorliegende Erfindung unter Bezugnahme auf die Figuren zu erläutern.
  • Aspekte der vorliegenden Erfindung stellen eine Technik zum Einbetten von dünnen Chips bei niedrigen Kosten bereit, wobei die Hauptmerkmale davon unten stehend beschrieben sind.
  • 2 zeigt schematische Ansichten der Zusammensetzung eines Parallelchips gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. In 2 sind Einheitschips 10 und leitfähige Elemente 20 veranschaulicht. Um Brüche oder eine Beschädigung an dem Chip zu verhindern, auch wenn eine Biegungskraft an die Platine, in welcher der Chip eingebettet ist, angelegt wird, setzten Ausführungsformen der vorliegenden Erfindung ein Einbetten einer Mehrzahl von Einheitschips 10 ein, die parallel unter Verwendung leitfähiger Elemente 20 verbunden sind, anstelle eines Einbettens eines einzelnen Chips einer hohen Kapazität.
  • Im Stand der Technik kann die Größe der Chips, die eingebettet werden sollen, kleiner als die Toleranz der Laserbohrung sein, was die elektrische Verbindung über Durchlöcher unmöglich macht. Ausführungsformen der vorliegenden Erfindung lassen je doch eine elektrische Verbindung ungeachtet der Größe der Einheitschips 10 zu, da sie ein Verbinden mehrerer kleiner Chips 10 parallel einsetzen, um einen einzelnen parallelen Chip zu bilden.
  • Somit können durch ein Bilden eines Parallelchips unter Verwendung leitfähiger Elemente 20 die Dickentoleranzen der Mehrzahl von Einheitschips 10 ausgeglichen werden, und da die Breiten der Laser-Durchlöcher ausreichend größer als die Tiefen gehalten werden, kann das Problem einer ungeeigneten Laminierung auch gelöst werden.
  • 3 zeigt schematische Ansichten eines Chips, bei welchem Elektroden in einer Auf/Ab-Konfiguration gebildet sind, gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. In 3 sind ein Einheitschip 10, Elektroden 12 und Durchlöcher 13 veranschaulicht. Die Elektroden des Chips, der in den Ausführungsformen der vorliegenden Erfindung eingebettet ist, sind von der Auf-/Abkonfiguration und nicht von der Links/Rechts-Konfiguration. Um die Elektroden in einer Auf/Ab-Konfiguration zu trennen, sind die inneren Elektrodenschichten über Durchlöcher 13 verbunden, und die Elektroden 12, die unterschiedliche Polaritäten aufweisen, sind jeweils auf den oberen und unteren Seiten gebildet.
  • Jedoch muss der Einheitschip, der Elektroden einer Auf/Ab-Konfiguration aufweist, die verwendet wird, um einen Parallelchip gemäß den Aspekten der vorliegenden Erfindung auszubilden, nicht notwendigerweise auf die oben offenbarte Weise gebildet werden und kann auf jedwede Weise gebildet werden, die zu Elektroden führt, die jeweils an den oberen und unteren Flächen gebildet sind.
  • Um einen Parallelchip, wie etwa jenen in 2 gezeigten, unter Verwendung eines Einheitschips, wie etwa jenen in 3 gezeigten, auszubilden, werden sämtliche der Elektroden der oberen und unteren Flächen einer Mehrzahl von Einheitschips elektrisch verbunden. Die elektrische Verbindung zwischen jeder Elektrode wird durch Verwendung leitfähiger Elemente 20, vorzugsweise leitfähiger Polymerfilme, leitfähiger Polymere, bidirektionaler leitfähiger Bänder und leitfähiger Epoxide, etc. erreicht.
  • Durch ein Anordnen der Einheitschips 10 auf den leitfähigen Elementen 20, ein Schneiden, um einen Parallelchip zu bilden, und danach ein Einführen in die Platine können Chips einer hohen Kapazität innerhalb der Platine eingebettet werden. Ferner können durch ein Verbinden der leitfähigen Elemente 20 auf den oberen und unteren Flächen der Einheitschips die leitfähigen Elemente 20 auch außerhalb der Dickentoleranzen der Mehrzahl von Einheitschips eingesetzt werden, und es wird auch die mechanische Festigkeit des Parallelchips durch die leitfähigen Elemente 20, die mit den oberen und unteren Flächen verbunden sind, verbessert.
  • 4 zeigt ein schematisches Diagramm, das ein Verfahren zum Bilden einer Kavität in einer dritten Platine gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. In 4 sind eine Platine 50, eine Kavität 52 und eine Bohrung 54 veranschaulicht. Um einen Parallelchip innerhalb einer gedruckten Schaltungsplatine gemäß einer Ausführungsform der vorliegenden Erfindung einzubetten, wird die Kavität 52 in einem Abschnitt der Platine 50 gebildet, wo der Parallelchip eingebettet werden soll, und die Platinen werden gestapelt, so dass der Parallelchip in die Kavität 52 eingeführt wird.
  • Die Kavität 52 gemäß einer Ausführungsform der Erfindung kann unter Verwendung eines mechanischen Bohrers oder Fräsers gebildet werden. Somit können Kosten um einen beträchtlichen Betrag verringert werden, verglichen mit dem Verfahren eines Verwendens eines Lasers für die elektrische Verbindung zwischen den Chips und externen Schaltungen nach dem Stand der Technik.
  • D.h., dass, wenn ein einzelner paralleler Chip durch ein Verbinden mehrerer oder mehrerer zehn der Mehrzahl von Einheitschips verwendet wird, die Einheitschips und die externen Schaltungen elektrisch mit einer einzigen Runde eines Bohrens anstelle mehrerer oder mehrerer zehn Runden eines Laserbohrens verbunden werden können. Ferner kann, da die Dimensionen für das Bohren mehreren oder mehreren zehn Mal den Dimensionen eines Einheitschips entsprechen, die Kavität 52 zufrieden stellend mit einem Bohren eines viel geringeren Präzisionsgrades gebildet werden.
  • Somit können, da der Prozess, der auf einem Laserbohren im Stand der Technik beruhte, unter Verwendung eines mechanischen Bohrers oder Fräsers 54 durchgeführt werden kann, die Kosten, die eine Laserverarbeitung betreffen, verringert werden. Außerdem kann, wie in 4 veranschaulicht, der mechanische Bohrer oder Fräser 54 verwendet werden, um mehrere Platinen auf einmal zu verarbeiten, um die Kosten weiter zu verringern. D.h., dass eine Mehrzahl von Chips auf einmal eingebettet werden kann, ohne die gleiche Anzahl von Runden zu verarbeiten, wie sie der Anzahl von eingebetteten Chips entspricht, so dass die Verarbeitung bei geringen Kosten durchgeführt werden kann.
  • Jedoch ist die vorliegende Erfindung nicht auf den Fall eines Verwendens des mechanischen Bohrers oder Fräsers zum Bilden der Kavität beschränkt, und es muss erkannt werden, dass andere Typen von Stanzwerkzeugen verwendet werden können, die die Kavität in dem erforderlichen Präzisionsgrad bildet.
  • 5 zeigt ein schematisches Diagramm, das ein Verfahren zum Bilden von Durchlöchern in der ersten oder zweiten Platine gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht. In 5 sind eine Platine 30, Durchlöcher 32 und eine leitfähige Paste 34 veranschaulicht.
  • Um Kosten zu verringern, muss in Ausführungsformen der vorliegenden Erfindung die elektrische Verbindung zwischen den eingebetteten Chips und externen Schaltungen nicht auf Laserdurchlöchern beruhen, und stattdessen werden Durchlöcher 32 in Platine 30 gestanzt und mit einer leitfähigen Paste 34 gefüllt, um elektrische Verbindungspfade zwischen den externen Schaltungen und den eingebetteten Chips zu bilden. Da die Durchlöcher 32 elektrische Verbindungspfade für einen Parallelchip sind, in welchem eine Mehrzahl von Einheitschips verbunden ist, ist es offensichtlich, dass sie mit einem ausreichenden Präzisionsgrad mit einer mechanischen Bohrung anstatt einer Laserbohrung gestanzt werden können.
  • Auch können die Durchlöcher 32 auf einmal durch ein Übereinanderlegen mehrerer Schichten von Platinen verarbeitet werden, wie in der Kavität von 4 gezeigt. Die Tatsache, dass eine mechanische Bohrung verwendet werden kann, und die Tatsache, dass mehrere Schichten auf einmal verarbeitet werden können, stellen die Wirkung einer Kostenreduktion bereit, die charakteristisch für die Ausführungsformen der vorliegenden Erfindung ist.
  • 6 zeigt ein Flussdiagramm, das das Verfahren zum Herstellen einer Parallelchip-eingebetteten Schaltungsplatine gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht, und 7 zeigt ein schematisches Diagramm, das ein Verfahren zum Herstellen einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht. In 7 sind ein Parallelchip 1, Einheitschips 10, leitfähige Elemente 20, eine erste Platine 30, eine zweite Platine 40, Durchlöcher 32, 53, eine leitfähige Paste 34, 44, eine dritte Platine 50 und eine Kavität 52 veranschaulicht.
  • Ausführungsformen der Erfindung verbinden die Mehrzahl von Einheitschips 10 parallel, um den dünnen Parallelchip 1 einer hohen Kapazität zu bilden, der in der gedruckten Schaltungsplatine eingebettet ist, um nicht nur die Probleme zu lösen, die die mechanische Festigkeit und die Kapazitätsgrenze der eingebetteten Chips betreffen, sondern um auch niedrige Kosten unter Verwendung eines mechanischen Bohrers oder Fräsers, etc. bei Verarbeitungs-Betriebsschritten bereitzustellen, die zuvor durch ein Laserbohren durchgeführt wurden. Nach einem Bilden des Parallelchips 1 besteht der grundlegende Modus darin, ihn nach einem Positionieren desselben zwischen der ersten Platine 30 und der zweiten Platine 40 einzubetten.
  • Mit anderen Worten, die Mehrheit von Einheitschips 10 einer Auf/Ab-Konfiguration, die Elektroden auf den oberen und unteren Flächen gebildet aufweist, ist parallel unter Verwendung von leitfähigen Elementen 20 verbunden, um einen Parallelchip zu bilden (Betriebsschritt 100). Hier können die leitfähigen Elemente 20 jedwede eines leitfähigen Polymerfilms, leitfähiger Polymere, eines bidirektionalen leitfähigen Bandes und eines leitfähigen Epoxids oder eine Kombination davon sein.
  • Die leitfähigen Elementen in den Ausführungsformen der Erfindung verbinden nicht nur die Mehrzahl von Einheitschips 10 parallel, sondern vermehren auch die mechanische Festigkeit des Parallelchips 1, um das Problem eines Brechens, etc. von dünnen Chips zu lösen, die in Einbettungstechniken nach dem Stand der Technik verwendet werden, und gleichen zusätzlich die Dickentoleranzen der Mehrzahl von Einheitschips zum einfacheren Einbetten des Parallelchips aus.
  • Ferner wird, wie unten stehend beschrieben werden wird, wenn diese leitfähigen Elemente verwendet werden, die ein leitfähiges Material in einer Paste enthalten, eine elektrische Verbindung durch ein Anlegen eines Drucks implementiert, so dass nach einem Einbetten eines Parallelchips eine elektrische Verbindung zwischen jeder der einzelnen Einheitschips und der externen Schaltungen erhalten werden kann.
  • Als Nächstes wird die Elektrode auf einer Seite des Parallelchips 1, die durch ein Verbinden der Mehrzahl von Einheitschips 10 gebildet ist, mit der ersten Platine 30 (Betriebsschritt 110) verbunden, und die Elektrode der anderen Seite wird mit der zweiten Platine 40 (Betriebsschritt 120) verbunden. D.h., dass der Parallelchip 1 dazwischen positioniert und innerhalb der gedruckten Schaltungsplatine eingebettet ist.
  • Es ist hier vorzuziehen, dass eine dritte Platine 50 einer Dicke, die der Höhe des Parallelchips 1 entspricht, zwischen die erste Platine 30 und die zweite Platine 40 positioniert wird. Es kann wünschenswert sein, eine Kavität 52 auf der dritten Platine 50 zu bilden, um den Parallelchip 1 in der Kavität 52 aufzunehmen, wenn er zwischen die erste Platine 30 und die zweite Platine 40 platziert wird.
  • D.h., dass während des Betriebsschritts zum Bilden des Parallelchips 1 oder des Betriebsschritts zum Verbinden des Parallelchips 1 mit der ersten Platine 30 eine dritte Platine 50 getrennt gebildet wird, in welcher eine Kavität 52 in Übereinstimmung mit der Größe des Parallelchips 1 (Betriebsschritt 102) ausgestanzt wird, und nachdem der Parallelchip 1 mit der ersten Platine 30 verbunden ist, die dritte Platine 50 gestapelt werden kann (Betriebsschritt 112) und die zweite Platine 40 darauf gestapelt werden kann, wodurch das Einbetten des Parallelchips vollendet ist.
  • Die dritte Platine 50 kann ein kupferummanteltes Laminat (CCL) mit auf der einen oder anderen Seite gebildeten Schaltungen sein. In diesem Fall können Schaltungen, die auf der dritten Platine 50 gebildet sind, und Elektroden des Parallelchips 1 elektrisch verbunden oder isoliert werden, falls notwendig.
  • Die Kavität 52, die aus der dritten Platine 50 gebildet ist, entspricht dem Raum, wo der Parallelchip 1 aufgenommen ist, und da der Parallelchip 1 eine Verbindung einer Mehrzahl von Einheitschips 10 ist, kann seine Größe in mehrere bis mehrere zehn Mal der Größe eines Einheitschips 10 sein. Deswegen kann die Kavität 52 vorzugsweise nicht durch einen Laserbohrer wie in dem Stand der Technik, sondern einen mechanischen Bohrer oder Fräser ausgestanzt werden. Dieser Unterschied im Verarbeitungsverfahren kann eine Vereinfachung der Herstellung und eine Verringerung in den Kosten als Vorteil der vorliegenden Erfindung bereitstellen.
  • Bei einem Bilden eines Parallelchips 1 zur Positionierung zwischen der ersten Platine 30 und der zweiten Platine 40 kann es wünschenswert sein, ein oder mehrere Durchlöcher 32, 42 auf der ersten Platine 30 oder der zweiten Platine 40 zu bilden und die Durchlöcher mit einer leitfähige Paste 34, 44 zu füllen (Betriebsschritt 122). Da die Durchlöcher 32, 42 Pfade zum elektrischen Verbinden der externen Schaltungen und des Parallelchips 1 sind, werden sie in den Abschnitten gebildet, wo der Parallelchip 1 verbunden ist, und sie können zur Vereinfachung bei den Ausstanz- und Füllprozessen vorzugsweise gebildet werden, bevor der Parallelchip 1 verbunden wird.
  • Natürlich muss eine Ausstanzung der Durchlöcher 32, 42 und das Füllen der leitfähigen Paste 34, 44 gemäß den Ausführungsformen der Erfindung nicht notwendigerweise durchgeführt werden, bevor der Parallelchip 1 verbunden wird, und es ist zu verstehen, dass dies durchgeführt werden kann, nachdem der Parallelchip 1 verbunden wird, solange die elektrische Verbindung zwischen dem Parallelchip 1 und externen Schaltungen, die auf der ersten Platine 30 oder der zweiten Platine 40 gebildet sind, implementiert werden kann.
  • 8 zeigt eine Querschnittsansicht einer Parallelchipeingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. In 8 sind veranschaulicht ein Parallelchip 1, Einheitschips 10, leitfähige Elemente 20, eine erste Platine 30, eine zweite Platine 40, eine dritte Platine 50, Durchlöcher 32, 42, interne Schaltungen 36, 46 und externe Schaltungen 38, 48.
  • In einer weiteren Ausführungsform der vorliegenden Erfindung sind eine Mehrzahl von Durchlöchern 32, 42 auf der ersten Platine 30 oder der zweiten Platine 40 für getrennte elektrische Verbindungen zwischen der Mehrzahl von Einheitschips 10, die verwendet werden, um den Parallelchip 1 zu bilden, und den elektrischen Schaltungen 38, 48 ausgestanzt. Somit ist es wün schenswert, die Mehrzahl von Durchlöchern 32, 42 an Positionen zu bilden, die der Mehrzahl von Einheitschips 10 entsprechen. Auch sind die externen Schaltungen 38, 48 in Übereinstimmung mit den Positionen der Mehrzahl von Durchlöchern 32, 42 gebildet.
  • Natürlich lässt, da die leitfähigen Elemente 20 leitfähig sind, die Zusammensetzung der 8 selbst nicht getrennte elektrische Verbindungen zwischen jedem der Schaltungschips 10 und den externen Schaltungen 38, 48 zu, aber wenn leitfähige Elemente verwendet werden, die ein leitfähiges Material in einer Paste enthalten, kann, da die elektrische Verbindung durch ein Anlegen von Druck implementiert wird, die elektrische Verbindung zwischen jedem Einheitschip 10 und einer externen Schaltung 38, 48 nach einem Einbetten des Parallelchips 1 implementiert werden.
  • Mit anderen Worten wird, obwohl die leitfähigen Elemente 20 in einer Zusammensetzung wie jener in 8 gezeigten nicht leitfähig sind, wenn die erste Platine 30 oder die zweite Platine 40 auf den Parallelchip 1 hingedrückt wird, Druck an die leitfähige Paste angelegt, so dass das leitfähige Material, das darin enthalten ist, komprimiert wird, wodurch eine Leitung erhalten wird.
  • Wenn leitfähige Elemente (bidirektionale leitfähige Filme) auch verwendet werden, wo eine Leitung durch ein Anlegen von Druck in einer Zusammensetzung, wie etwa jener in 7 gezeigten, erhalten wird, ist, da die Durchlöcher in Übereinstimmung mit jeder Chipeinheit 10 nicht gebildet werden, der Kraftbetrag pro Einheitsfläche geringer verglichen mit einer Anordnung wie jener der 8, so dass eine Möglichkeit besteht, dass die elektrische Verbindung durch ein Anlegen von Druck nicht implementiert werden kann. Auch besteht, da die Einheitschips elektrisch mit externen Schaltungen über ein Durchloch verbunden werden, kein wesentlicher Wert, um eine elektrische Verbindung mittels eines Anlegens von Drucks zu bilden.
  • Deswegen ist es für getrennte elektrische Verbindungen zwischen jedem der Einheitschips 10 und den elektrischen Schaltungen 38, 39 vorzuziehen, dass die Durchlöcher 32, 42 an Positionen gebildet werden, die jedem der Einheitschips 10 entsprechen und mit einer leitfähigen Taste 34, 44 gefüllt werden, wonach Druck auf die erste Platine 30 oder die zweite Platine 40 angelegt wird (Betriebsschritt 130 der 6). Ferner ist es, wie in 8 veranschaulicht, offensichtlich, dass die inneren Schaltungen 36, 46 und die äußeren Schaltungen 38, 48 in Übereinstimmung mit jedem der Einheitschips 10 und der Durchlöcher 32, 42 gebildet werden.
  • 9 zeigt eine Querschnittsansicht einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. In 9 sind ein Parallelchip 1, Einheitschips 10, leitfähige Elemente 20, eine erste Platine 30, eine zweite Platine 40, eine dritte Platine 50, Durchlöcher 32, 42, interne Schaltungen 36, 46 und externe Schaltungen 38, 48 gebildet.
  • Auch wenn leitfähige Elemente, wo eine Leitung durch ein Anlegen von Druck erhalten wird, wie in der in 8 veranschaulichten Ausführungsform verwendet werden, können Fälle vorhanden sein, wo ein Parallelchip 1 und externe Schaltungen 38, 48 ohne die Erfordernis verbunden werden, jeden der Einheitschips 10 und die externen Schaltungen 38, 48 zu verbinden. In einem derartigen Fall können neben dem Verfahren zum Bilden eines Durchlochs wie in 7 Durchlöcher an Positionen gebildet werden, die jedem der Einheitschips entsprechen, und ein Druck kann an der ersten Platine 30 oder der zweiten Platine 40 angelegt werden, um elektrische Verbindungen zwischen den Einheitschips 10 und den externen Schaltungen 38, 48 zu implementieren, während einzelne externe Schaltungen 38, 48 ohne Entsprechung zu jedem der Einheitschips gebildet werden können.
  • Da die pro Einheitschip angelegte Kraft während des Drückens größer als jene in dem Fall der 7 ist, wird die Möglichkeit einer elektrischen Verbindung, die durch ein Anlegen von Druck implementiert wird, verbessert.
  • 10 zeigt Querschnittsansichten einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. In 10 sind ein Parallelchip 1, Einheitschips 10, leitfähige Elemente 20, eine erste Platine 30, eine zweite Platine 40, eine dritte Platine 50, geklöppelte Kupferfolien 60 und Ausstülpungen 62 gebildet.
  • Die vorliegende Ausführungsform ist dadurch gekennzeichnet, dass, nachdem der Parallelchip 1 zwischen der ersten Platine 30 und der zweiten Platine 40 positioniert und eingebettet ist, die geklöppelten Kupferfolien 60, die jeweils eine Mehrzahl von Ausstülpungen 62 aufweisen, von außerhalb der ersten Platine 30 oder der zweiten Platine 40 zu dem Parallelchip 1 hin gedrückt werden, so dass die Mehrzahl von Einheitschips 10 und geklöppelten Kupferfolien 60 elektrisch verbunden wird (Betriebsschritt 140 der 6).
  • Die geklöppelte Kupferfolie, die eine Mehrzahl von Ausstülpungen 62 aufweist, ist ein Element, das Fachleuten bekannt ist, und detaillierte Erläuterungen sind weggelassen. In der vorliegenden Ausführungsform werden geklöppelte Kupferfolien, die eine Mehrzahl von Ausstülpungen 62 aufweisen, verwendet, wobei die Prozesse zum Bilden von Durchlöchern 32, 42 auf der ersten Platine 30 oder der zweiten Platine 40 für eine elektrische Verbindung zwischen dem eingebetteten Chip und den externen Schaltungen und zum Füllen mit einer leitfähigen Paste 34, 44 weggelassen sind, so dass der Chip, der in die gedruckte Schaltungsplatine eingebettet ist, sowohl schnell als auch mit geringen Kosten hergestellt werden kann.
  • Es ist zu erkennen, dass jedwedes Fachleuten bekannte Material, das für die erste Platine 30 oder die zweite Platine verwendet werden kann, derart, dass die Mehrzahl von Ausstülpungen 62, die aus der geklöppelten Kupferfolie 60 vorsteht, in die erste Platine 30 oder die zweite Platine 40 eingeführt werden kann, um mit dem leitfähigen Element 30 verbunden zu werden, in dem Umfang der vorliegenden Erfindung eingeschlossen ist.
  • Auch ist, wie in den Beschreibungen der 8 und 9, die Mehrzahl von Ausstülpungen 62 auf den geklöppelten Kupferfolien vorzugsweise an Positionen gebildet, die der Mehrzahl von Einheitschips 10 entsprechen, die in dem Parallelchip 1 eingeschlossen ist, damit jeder der Einheitschips 10 und die geklöppelten Kupferfolien 60 elektrisch verbunden werden können.
  • Unterdessen ist die gedruckte Schaltungsplatine, die durch ein Verfahren zum Herstellen einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß den Ausführungsformen der Erfindung, wie in (b) der 7, 8, 9 und (b) der 10 veranschaulicht, hergestellt ist, eine gedruckte Schaltungsplatine, in welche ein Parallelchip 1 eingebettet ist, wobei der Parallelchip 1 ein erstes leitfähiges Element 20, das die Elektroden der oberen Fläche einer Mehrzahl von Einheitschips 10, die Elektroden an den oberen und unteren Flächen davon gebildet aufweisen, elektrisch verbindet, und ein zweites leitfähiges Element 20 umfasst, das die Elektroden der unteren Fläche der Mehrzahl von Einheitschips elektrisch verbindet.
  • 11 zeigt eine Querschnittsansicht einer Parallelchipeingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung, und 12 zeigt eine Querschnittsansicht einer Parallelchipeingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. In den 11 und 12 sind Einheitschips 10, eine leitfähige Paste 22, eine erste Platine 30, eine zweite Platine 40, eine dritte Platine 50, Durchlöcher 32, 42, externe Schaltungen 38, 48, geklöppelte Kupferfolien 60 und Ausstülpungen 62 gezeigt.
  • Die 11 und 12 zeigen unterschiedliche Ausführungsformen der vorliegenden Erfindung, bei welchen statt eines Bildens eines Parallelchips und danach eines Einbettens in die Platine, wie in den vorherigen Ausführungsformen, die Mehrzahl von Einheitschips 10 ausgeführt sind, um den Parallelchip zu bilden, während sie auf der Platine angebracht werden.
  • Somit wrid, um eine Parallelchip-eingebettete gedruckte Schaltungsplatine, die in 11 oder 12 veranschaulicht ist, herzustellen, zuerst die leitfähige Paste 22 als das leitfähige Element auf der ersten Platine 30 beschichtet, die eine CCL-Platine ist. Dann werden unter Verwendung eines SMT-Geräts die Mehrzahl von Einheitschips 10 an dem Abschnitt angebracht, der mit der leitfähigen Paste 22 beschichtet ist, um einen Paral lelchip zu bilden, bei welchem die Mehrzahl von Einheitschips 10 parallel ausgerichtet sind.
  • Die folgenden Prozesse dienen einem Trocknen der leitfähigen Pate 22 und einem Stapeln der Isolationsplatine, genau wie in den vorherigen Ausführungsformen. D.h., dass die dritte Platine 50, bei welcher eine Kavität in Übereinstimmung mit den Positionen der Mehrzahl von Einheitschips 10 ausgestanzt ist, auf die erste Platine 30 gestapelt ist, die zweite Platine 40 auf die dritte Platine 50 gestapelt ist und danach die Mehrzahl von Einheitschips 10 elektrisch mit den externen Schaltungen verbunden wird, um die gedruckte Schaltungsplatine zu vollenden.
  • Die elektrische Verbindung zwischen den Einheitschips 10 und den externen Schaltungen 38, 48 kann, wie in den vorherigen Ausführungsformen, durch ein Ausstanzen von Durchlöchern 32, 42 und ein Füllen mit einer leitfähigen Paste oder durch ein Drücken von geklöppelten Kupferfolien 60, die eine Mehrzahl von Ausstülpungen 62 aufweisen, implementiert werden.
  • In 11 sind die Durchlöcher 32, 42 in dem Abschnitt der ersten Platine 30, wo die leitfähige Paste 22 beschichtet ist, und in dem Abschnitt der zweiten Platine 40, die mit der Mehrzahl von Einheitschips 10 in Verbindung steht, ausgestanzt und mit einer leitfähigen Paste gefüllt, um die Einheitschips 10 und die elektrischen Schaltungen 38, 48 elektrisch zu verbinden.
  • In 12 sind geklöppelte Kupferfolien 60 verbunden, die eine oder mehrere Ausstülpungen 62 in Übereinstimmung mit dem Abschnitt der ersten Platine 30, wo die leitfähige Pate 22 beschichtet ist, und mit dem Abschnitt der zweiten Platine 40, die mit der Mehrzahl von Einheitschips 10 verbunden ist, aufweisen, und werden gedrückt, um die Einheitschips 10 und die geklöppelten Kupferfolien 60, die die externen Schaltungen 38, 48 sind, elektrisch zu verbinden.
  • 13 zeigt eine Querschnittsansicht einer Parallelchip-eingebetteten gedruckten Schaltungsplatine gemäß einer weiteren bevorzugten Ausführungsform der vorliegenden Erfindung. In 13 sind Einheitschips 11, Elektroden 14, Verbindungselemente 15a, 15b, ein leitfähiges Element 20, eine erste Platine 30, ein Durchloch 32, eine externe Schaltung 38, eine zweite Platine 40, eine dritte Platine 50, eine geklöppelte Kupferfolie 60 und Ausstülpungen 62 veranschaulicht.
  • In der in 13 veranschaulichten Ausführungsform sind, anders als bei jenen der 11 und 12 mit der Beschichtung der leitfähigen Paste 22, nachdem das leitfähige Element 20 mit der ersten Platine 30 verbunden worden ist, die Einheitschips 11 angebracht, um einen Parallelchip zu bilden.
  • D.h., dass das leitfähige Element 20, wie etwa ein leitfähiges Band, an einer CCL-Platine angebracht ist, die die erste Platine 30 ist, und wie in den 11 und 12 wird die Mehrzahl von Einheitschips 11 parallel durch SMT ausgerichtet, um einen Parallelchip zu bilden.
  • Hier kann jedweder Chip verwendet werden, der Elektroden auf den oberen und unteren Flächen oder den linken und rechten Flächen gebildet aufweist. Jedoch werden, wenn ein Chip mit Elektroden 14, die auf den linken und rechten Seiten gebildet sind, verwendet wird, die Elektroden mit den Verbindungselementen 15a, 15b verbunden, wovon Abschnitte an den oberen und unteren Flächen des Chips positioniert sind, um eine Form gleich einem Chip zu implementieren, der Elektroden auf den oberen und unteren Flächen gebildet aufweist.
  • Bei einem Implementieren einer Form gleich Elektroden, die auf den oberen und unteren Flächen eines Chips gebildet sind, unter Verwendung der Verbindungselemente 15a, 15b, ist es für Fachleute offensichtlich, dass diese Verbindungselemente 15a, 15b verwendet werden müssen, bei welchen ein Abschnitt 15a aus einem leitfähigen Material ausgeführt ist, und der verbleibende Abschnitt aus einem isolierenden Material ausgeführt ist.
  • Wie in den vorherigen Ausführungsformen dienen die folgenden Prozesse einem Stapeln der dritten Platine 50 (der Isolationsplatine) und dann einem Drücken der geklöppelten Kupferfolie 60, die eine Mehrzahl von Ausstülpungen 62 aufweist, um so eine elektrische Verbindung mit der externen Schaltung zu implementieren.
  • In den in 11 bis 13 veranschaulichten Ausführungsformen ist eine leitfähige Paste 22 beschichtet oder ein leitfähiges Band ist an einer CCL-Platine angebracht, anstelle eines Verwendens von leitfähigen Filmen oder bidirektional leitfähigen Filmen, etc. als die leitfähigen Elemente 20, woraufhin ein SMT-Gerät verwendet wird, um die Chips auf eine parallele Weise auszurichten, um einen Parallelchip zu bilden, und dann wird eine elektrische Verbindung durch ein Bilden von Durchlöchern 32 auf der ersten Platine 30 und der zweiten Platine 40 und durch ein Füllen mit einer leitfähigen Paste durch ein Drücken von geklöppelten Kupferfolien 60, auf welchen eine Mehrzahl von Ausstülpungen 62 gebildet sind, implementiert.
  • 14 zeigt eine Querschnittsansicht einer Parallelchipeingebetteten gedruckten Schaltungsplatine gemäß einer weite ren bevorzugten Ausführungsform der vorliegenden Erfindung. In 14 sind Einheitschips 11, Elektroden 14, Verbindungselemente 15a, 15b, leitfähige Elemente 20, eine erste Platine 30, eine zweite Platine 40, eine dritte Platine 50, geklöppelte Kupferfolien 60 und Ausstülpungen 62 veranschaulicht.
  • Die in 14 veranschaulichte Ausführungsform stellt den Fall dar, wo eine gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip unter Verwendung von Einheitschips 11, wie etwa typischen MLCC's hergestellt ist, auf welchen Elektroden 14 auf den linken und rechten Seiten gebildet sind.
  • Obwohl der Fall mit Einheitschips 11, die Elektroden 14 auf den linken und rechten Seiten gebildet aufweisen, ähnlich dem Fall mit Einheitschips 11 ist, die Elektroden auf den oberen und unteren Flächen gebildet aufweisen, ist, da die Elektroden der Chips an unterschiedlichen Positionen gebildet sind, ein Aufbau gebildet, der gleich dem Fall ist, wo die Elektroden auf den oberen und unteren Flächen gebildet sind, indem die Elektroden 14 mit den Verbindungselementen 15a, 15b verbunden werden.
  • Nach einem Einbetten der Einheitschips 11 kann die elektrische Verbindung mit den externen Schaltungen, wie oben beschrieben, durch ein Ausstanzen von Durchlöchern 32 auf der ersten Platine 30 und der zweiten Platine 40 und durch ein Füllen mit einer leitfähigen Paste oder durch ein Drücken von geklöppelten Kupferfolien 60, auf welchen eine Mehrzahl von Ausstülpungen 62 gebildet sind, implementiert werden.
  • Diese Ausführungsform kann allgemein nicht nur für MLCC's, sondern auch für ein Einbetten verschiedener Arten von Chips, wie etwa eines Widerstands und eines Induktors, etc. verwendet werden.
  • Gemäß der vorliegenden, wie oben ausgestalteten Erfindung können Chips in einer gedruckten Schaltungsplatine zu geringen Kosten eingebettet werden, da eine Mehrzahl von Einheitschips auf einmal eingebettet werden kann, und ein mechanischer Bohrer oder Fräser kann anstelle eines Laserbohrers zum Ausstanzen der Kavität oder der Durchlöcher verwendet werden. Unterdessen wird eine überlegene Anwendbarkeit erhalten, da das Einbetten in einer Vielzahl von Ausführungsformen durchgeführt werden kann, um eine Mehrzahl von Einheitschips einzeln oder als ein einzelner Parallelchip zu benutzen.
  • Ferner können, da eine Mehrzahl von Einheitschips parallel unter Verwendung von leitfähigen Elementen verbunden werden, die Toleranzen aus Dickenunterschieden zwischen einzelnen Chips ausgeglichen werden, und die mechanische Festigkeit des Parallelchips kann auch verbessert werden. Außerdem kann durch ein paralleles Verbinden von dünnen Chips, die in ihren Kapazitäten begrenzt sind, eine hohe Kapazität (über 100 nF) erhalten werden, wodurch die Chips mit einer noch geringeren Dicke hergestellt und eingebettet werden können.
  • Da die elektrische Verbindung zwischen den eingebetteten Chips und externen Schaltungen nicht durch ein Bilden von Laser-Durchlöchern (BVH's) und ein Laminieren erreicht wird, sondern durch ein mechanisches Ausstanzen von Durchlöchern und ein Füllen mit einer leitfähigen Paste kann die Tiefe eines BVH größer verglichen mit seiner Breite ausgeführt werden, so dass der Defekt einer ungeeigneten Laminierung vermieden werden kann.
  • Während der Grundgedanke der Erfindung im Detail unter Bezugnahme auf die bestimmten Ausführungsformen beschrieben worden ist, dienen die Ausführungsformen nur veranschaulichenden Zwecken und schränken die Erfindung nicht ein. Es ist zu erkennen, dass Fachleute die Ausführungsformen ändern oder modifizieren können, ohne von dem Umfang und Grundgedanken der Erfindung abzuweichen.
    •

Claims (23)

  1. Verfahren zum Herstellen einer Parallelchip-eingebetteten gedruckten Schaltungsplatine, wobei das Verfahren umfasst: (a) Bilden eines Parallelchips durch ein Verbinden einer Mehrzahl von Einheitschips, die Elektroden oder elektrisch verbundene Elemente aufweisen, die auf den oberen und unteren Flächen davon gebildet sind, parallel unter Verwendung von zumindest einem leitfähigen Element; (b) Verbinden einer Elektrode auf einer Seite des Parallelchips mit einer ersten Platine; und (c) Verbinden einer Elektrode auf der anderen Seite des Parallelchips mit einer zweiten Platine.
  2. Verfahren zum Herstellen einer Parallelchip-eingebetteten gedruckten Schaltungsplatine, wobei das Verfahren umfasst: (d) Bilden eines Parallelchips durch ein Anbringen einer Mehrzahl von Einheitschips auf zumindest einem leitfähigen Element, das mit einer ersten Platine verbunden ist; (e) Stapeln einer dritten Platine, die zumindest eine Kavität aufweist, die in Übereinstimmung mit der Position der Mehrzahl von Einheitschips ausgestanzt ist, auf die erste Platine; und (f) Stapeln einer zweiten Platine auf die dritte Platine und elektrisches Verbinden der Mehrzahl von Einheitschips mit externen Schaltungen.
  3. Verfahren nach Anspruch 1, wobei der Betriebsschritt (a) oder der Betriebsschritt (b) ferner ein Bilden einer dritten Platine umfasst, die zumindest eine Kavität aufweist, die in Übereinstimmung mit der Größe des Parallelchips ausgestanzt ist, und das Verfahren ferner ein Stapeln der dritten Platine auf die erste Platine, um den Parallelchip in die Kavität einzuführen, zwischen dem Betriebsschritt (b) und dem Betriebsschritt (c) umfasst.
  4. Verfahren nach einem der Ansprüche 1 oder 2, wobei das leitfähige Element eines oder mehrere von leitfähigen Pasten, leitfähigen Polymerfilmen, leitfähigen Polymeren, bidirektionalen leitfähigen Bändern und leitfähigen Epoxiden ist.
  5. Verfahren nach einem der Ansprüche 2 oder 3, wobei die dritte Platine ein kupferummanteltes Laminat (CCL) mit darauf gebildeten Schaltungen ist.
  6. Verfahren nach Anspruch 5, wobei die Schaltungen, die auf der dritten Platine gebildet sind, elektrisch mit dem Parallelchip verbunden werden.
  7. Verfahren nach einem der Ansprüche 2 oder 3, wobei die Kavität unter Verwendung eines mechanischen Bohrers oder eines Fräsers ausgestanzt wird.
  8. Verfahren nach Anspruch 1, wobei einer der Betriebsschritte (a) bis (c) ferner ein Bilden eines oder mehrerer Durchlöcher in dem Abschnitt der ersten Platine oder der zweiten Platine, wo der Parallelchip verbunden wird, und ein Füllen der Durchlöcher mit einer leitfähigen Paste umfasst.
  9. Verfahren nach Anspruch 8, wobei die Durchlöcher jeweils an einer Position gebildet werden, die der Mehrzahl von Einheitschips entspricht.
  10. Verfahren nach einem der Ansprüche 8 oder 9, ferner umfassend ein elektrisches Verbinden der Mehrzahl von Einheitschips und der leitfähigen Paste durch ein Drücken der ersten Platine oder der zweiten Platine auf den Parallelchip hin.
  11. Verfahren nach Anspruch 2, wobei einer der Betriebsschritte (d) bis (f) ferner ein Bilden eines oder mehrerer Durchlöcher in dem Abschnitt der ersten Platine, wo das leitfähige Element verbunden ist, oder in dem Abschnitt der zweiten Platine, wo die Mehrzahl von Einheitschips verbunden sind, und ein Füllen der Durchlöcher mit einer leitfähigen Paste umfasst.
  12. Verfahren nach einem der Ansprüche 1 oder 2, ferner umfassend ein Hinzufügen von zumindest einer geklöppelten Kupferfolie, die eine Mehrzahl von Ausstülpungen aufweist, von außerhalb der ersten Platine oder der zweiten Platine, und ein elektrisches Verbinden der Mehrzahl von Einheitschips und der geklöppelten Kupferfolie durch eine Drücken der geklöppelten Kupferfolie auf die Mehrzahl der Einheitschips hin, nach dem letzten Betriebsschritt.
  13. Verfahren nach Anspruch 12, wobei die Mehrzahl von Ausstülpungen jeweils an einer Position gebildet sind, die der Mehrzahl von Einheitschips entspricht.
  14. Verfahren nach einem der Ansprüche 1 oder 2, wobei Elektroden auf den linken und rechten Seiten des Einheitschips gebildet werden und Elemente, die elektrisch mit den Elektroden verbunden sind, jeweils mit den oberen und unteren Flächen des Einheitschips verbunden werden.
  15. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip, umfassend: eine Mehrzahl von Einheitschips, die Elektroden oder elektrisch verbundene Elemente, die auf den oberen und unteren Flächen davon gebildet sind, aufweisen; ein erstes leitfähiges Element, das die oberen Flächen der Mehrzahl von Einheitschips elektrisch verbindet; und ein zweites leitfähiges Element, das die unteren Flächen der Mehrzahl von Einheitschips elektrich verbindet.
  16. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip nach Anspruch 15, wobei das erste leitfähige Element mit einer ersten Platine verbunden ist und das zweite leitfähige Element mit einer zweiten Platine verbunden ist.
  17. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip nach Anspruch 15, wobei eine dritte Platine, die eine Kavität aufweist, die in Übereinstimmung mit der Größe des Parallelchips ausgestanzt ist, zwischen der ersten Platine und der zweiten Platine positioniert ist und der Parallelchip in die Kavität eingeführt ist.
  18. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip nach Anspruch 17, wobei die dritte Platine ein kupferummanteltes Laminat (CCL) mit darauf gebildeten Schaltungen ist und die Schaltungen elektrisch mit dem Parallelchip verbunden sind.
  19. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip nach Anspruch 16, wobei ein oder mehrere Durchlöcher an dem Abschnitt der ersten Platine oder der zweiten Platine gebildet sind, wo die Parallelchips verbunden sind und die Durchlöcher mit einer leitfähigen Paste gefüllt sind.
  20. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip nach Anspruch 19, wobei die Durchlöcher jeweils an einer Position gebildet sind, die der Mehrzahl von Einheitschips entspricht.
  21. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip nach Anspruch 16, wobei zumindest eine geklöppelte Kupferfolie, die eine Mehrzahl von Ausstülpungen aufweist, mit dem Äußeren der ersten Platine oder der zweiten Platine verbunden ist und die Mehrzahl von Ausstülpungen in die erste Platine oder die zweite Platine eingeführt sind.
  22. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip nach Anspruch 21, wobei die Mehrzahl von Ausstülpungen jeweils an einer Position gebildet sind, die der Mehrzahl von Einheitschips entspricht.
  23. Gedruckte Schaltungsplatine mit einem eingebetteten Parallelchip nach Anspruch 15, wobei das erste leitfähige Element und das zweite leitfähige Element eines oder mehrere von leitfähigen Polymerfilmen, leitfähigen Polymeren, einem bidirektionalen leitfähigen Band und einem leitfähigen Epoxid sind.
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