JP2007013136A - 並列チップの内蔵された印刷回路基板とその製造方法 - Google Patents

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Jin-Yong Ahn
アン、ジン−ヨン
Chang-Sup Ryu
リュウ、チャン−スプ
Suk-Hyeon Cho
チョ、スク−ヒョン
Joon Sung Kim
キム、ジョーン−スン
Han Seo Cho
チョ、ハン−セオ
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Abstract

【課題】並列チップを内蔵した印刷回路基板２００とその製造方法を提供する。
【解決手段】並列チップ内蔵印刷回路基板２００の製造方法であって、（ａ）上面と下面に電極または電極と電気的に繋がれた部材が形成される複数の単位チップ１０を伝導性部材２０を用いて並列に連結して並列チップ１を形成する段階、（ｂ）並列チップ１の一方の電極を第１基板３０に結合する段階、および（ｃ）並列チップ１の他方の電極を第２基板４０に結合する段階を含む。複数の単位チップ１０を内蔵することができる。また、機械的方式のドリルまたはルータで、キャビティ５２、ヴィアホール３２、４２を穿孔できる。
【選択図】図６

Description

本発明は、並列チップ内蔵印刷回路基板およびその製造方法（Ｐａｒａｌｌｅｌ−ｔｙｐｅ ｃｈｉｐ ｅｍｂｅｄｄｅｄ ＰＣＢ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｔｈｅ ｓａｍｅ）に関する。より詳細には、並列チップ内蔵印刷回路基板およびその製造方法に関する。
電子回路が高密度化、高集積化になるにつれて基板に実装される受動部品の空間が不足になり、これを解決するために基板の中に内蔵する部品が増加されている。基板内部に受動素子を形成する方法としては、基板材料をそのまま利用しながら銅（Ｃｕ）配線を用いる方法、高分子シートを挿入する方法、薄膜の誘電体を形成する方法などがある。
受動部品を薄型に製造して基板の中に内蔵する方式がある。しかし、この内蔵方式によると、次のような問題点が発生する場合がある。
第１に、基板の内部に内蔵するためには受動部品を相当に薄くしなければならない。セラミック材質で形成された受動部品２１０の多くは、図１に（ａ）として示すように、薄くするとチップのチッピング（ｃｈｉｐｐｉｎｇ）およびクラック発生の憂慮がある。
第２に、図１の（ｂ）に示すように、外部電極２１２の塗布された受動部品２１０を基板２２０の内部に埋設した後、外部電極２１２と端子を連結するためにはレーザ（Ｌａｓｅｒ）を利用してヴィアホール（ｖｉａ ｈｏｌｅ）２３０を形成しなければならない。このため費用が増加する。また、寸法の小さなチップを内蔵する場合には、レーザドリルの公差を脱してヴィアホール（ｖｉａ ｈｏｌｅ）２３０による連結ができなくなる。
第３に、図１の（ｃ）に示すように、製造または取り扱い過程において基板２２０に反りが発生すると、基板２２０内部の受動部品２１０、例えばコンデンサに割れ２１３が生じる場合がある。
第４に、単一の内蔵用チップで具現できる容量値は１００ｎＦ 以下なので、１００ｎＦ以上の高容量チップを内蔵させることはできない。
第５に、ひとつのチップを基板に内蔵するためには、少なくともひとつのキャビティ（ｃａｖｉｔｙ）を形成しなければならない。また、多数のチップを挿入するためにはチップの数だけのキャビティ（ｃａｖｉｔｙ）を形成しなければならない。このために加工費用がかさむ。また、内蔵されたひとつのチップに対して二つのヴィアホール（ｖｉａ ｈａｌｌ）が必要なので、例えば、ひとつのパネルに１０００余個のモジュールがあり、ひとつのモジュールに６０個のチップを内蔵する場合、総１２万個のヴィアホール（ｖｉａ ｈａｌｌ）を形成しなければならない。これは大変な加工費用および製造時間の増加をもたらすことになる。
第６に、チップの厚さ別の公差が大きい場合にはレーザヴィアホール（Ｌａｓｅｒ ｖｉａ ｈａｌｌ）が形成できなくなる。また、ヴィアホール（ｖｉａ ｈａｌｌ）の幅と深さの割合が １：１より大きい場合は、適切なメッキ層が形成なされない現象が発生する場合がある。
印刷回路基板にチップを内蔵する方式に関する上記のような技術の場合、内蔵されたチップ上のコンデンサと外部電極間の連結をレーザヴィアホール （Ｌａｓｅｒ ｖｉａ ｈｏｌｅ）によるという点から、製造費用および時間増加などの問題点があった。また、二つ以上のキャパシタを並列に連結してひとつの素子を形成する過程で、並列に繋がれたチップを基板内部にエンベッディング（ｅｍｂｅｄｄｉｎｇ）する具体的な技術は開示されていないという限界がある。
本発明の目的は、印刷回路基板に内蔵される薄型チップの機械的強度が向上され、高容量化が可能であり、内蔵チップと外部回路との位置公差を吸収することができ、ヴィアホールのメッキ不良が良好で、安価な加工で製造できる、並列チップを内蔵した印刷回路基板とその製造方法を提供することにある。
本発明のひとつの形態として、（ａ）上面と下面に電極または電極と電気的に繋がれた部材が形成される複数の単位チップを伝導性部材を用いて並列に連結して並列チップを形成する段階、（ｂ）並列チップの一方の電極を第１基板に結合する段階、および（ｃ）並列チップの他方の電極を第２基板に結合する段階を含む並列チップ内蔵印刷回路基板の製造方法が提供される。
また、他の形態として、（ｄ）伝導性部材が結合されている第１基板の伝導性部材の上に複数の単位チップを実装して並列チップを形成する段階、（ｅ）複数の単位チップの位置に対応して貫通ホールの穿孔された第３基板を第１基板に積層する段階、および、（ｆ）第２基板を第３基板に積層し、複数の単位チップを外部回路と電気的に連結する段階を含む並列チップ内蔵印刷回路基板の製造方法が提供される。
上記製造方法において、段階（ａ）または段階（ｂ）は、並列チップの大きさに応じてキャビティ（ｃａｖｉｔｙ）の穿孔された第３基板を形成する段階をともに含んで、段階（ｂ）と段階（ｃ）の間にはキャビティ（ｃａｖｉｔｙ）に並列チップが挿入されるように第３基板を第１基板に積層する段階をさらに含むのが好ましい。
また、上記製造方法において、伝導性部材は、伝導性ペースト、伝導性ポリマーフィルム、伝導性高分子、異方伝導性テープ、伝導性エポキシの中のひとつ以上でありうる。第３基板は回路の形成された銅箔積層板（ＣＣＬ）でありうる。第３基板に形成された回路は並列チップと電気的に繋がれるのが好ましい。キャビティ（ｃａｖｉｔｙ）は、ドリル（Ｍｅｃｈａｎｉｃａｌ Ｄｒｉｌｌ）またはルータ（Ｒｏｕｔｅｒ）を用いて穿孔されるのが好ましい。
また、上記製造方法において、段階（ａ）乃至段階（ｃ）の中のひとつは、第１基板または第２基板の並列チップが結合される部分にひとつ以上のヴィアホールを形成し、ヴィアホールに伝導性ペーストを充填する段階をさらに含むことができる。ヴィアホールは、複数の単位チップに対応する位置にそれぞれ形成されるのが好ましい。
また、上記製造方法において、段階（ｃ）以後に、第１基板または第２基板を並列チップの方向に加圧して複数の単位チップと伝導性ペーストを電気的に連結する段階をさらに含むことができる。
また、上記製造方法において、段階（ｄ）乃至段階（ｆ）の中のひとつは、第１基板の伝導性部材の結合される部分、または、第２基板に対して複数の単位チップが結合される部分にひとつ以上のヴィアホールを形成し、ヴィアホールに伝導性ペーストを充填する段階をさらに含むことができる。
また、上記製造方法において、最後の段階よりも後に、第１基板または第２基板の外側に複数の突起が突き出されている銅箔板（Ｂｕｍｐｅｄ ｃｏｐｐｅｒ ｆｏｉｌ）を付加し、銅箔板を複数の単位チップの方向に加圧して複数の単位チップと銅箔板を電気的に連結する段階をさらに含むことができる。複数の突起は複数の単位チップに対応する位置にそれぞれ形成されるのが好ましい。
更に、上記製造方法において、単位チップは左、右の両側に電極が形成され、電極とそれぞれ電気的に繋がれた部材が単位チップの上面と下面にそれぞれ結合されるのが好ましい。
また、本発明の他の形態として、上面と下面に電極または電極と電気的に繋がれた部材が形成される複数の単位チップと、複数の単位チップの上面を電気的に連結する第１伝導性部材と、複数の単位チップの下面を電気的に連結する第２伝導性部材を含む並列チップの内蔵された印刷回路基板が提供される。
また、上記印刷回路基板において、第１伝導性部材は第１基板に結合され、第２伝導性部材は第２基板に結合されるのが好ましい。また、第１基板と第２基板の間には並列チップの大きさに対応してキャビティ（ｃａｖｉｔｙ）の穿孔された第３基板が介在されるし、並列チップはキャビティ（ｃａｖｉｔｙ）に挿入されるのが好ましい。更に、第３基板は、回路の形成された銅箔積層板（ＣＣＬ）であり、回路は並列チップと電気的に連結されることができる。
また、上記印刷回路基板において、第１基板または第２基板の並列チップが結合される部分にひとつ以上のヴィアホールが形成され、ヴィアホールには伝導性ペーストが充填されるのが好ましい。また、ヴィアホールは複数の単位チップに対応する位置にそれぞれ形成されるのが好ましい。
また、上記印刷回路基板において、第１基板または第２基板の外側に複数の突起が突き出されている銅箔板（Ｂｕｍｐｅｄ ｃｏｐｐｅｒ ｆｏｉｌ）が結合され、複数の突起は第１基板または第２基板に挿入されるのが好ましい。複数の突起は複数の単位チップに対応する位置にそれぞれ形成されるのが好ましい。
更に、上記印刷回路基板において、第１伝導性部材および第２伝導性部材は、伝導性ペースト、伝導性ポリマーフィルム、伝導性高分子、異方伝導性テープおよび伝導性エポキシから選択されたひとつ以上であり得る。
上記のような製造方法によれば、複数の単位チップを一度に内蔵することができる。また、キャビティ（ｃａｖｉｔｙ）やヴィアホール（ｖｉａ ｈｏｌｅ）の穿孔をレーザドリルではなく機械的方式のドリルまたはルータによるので安価にてチップを印刷回路基板に内蔵できる。更に、多様な形態で内蔵できるので、複数の単位チップをそれぞれまたはひとつの並列チップとして用いることができ、応用性に優れる。
また、複数の単位チップは、伝導性部材を用いて並列に連結して用いられるので、公差によるチップ相互の厚さの違いを吸収できる。また、並列チップの機械的強度が向上される。更に、高容量化に限界のある薄型チップを並列に連結することにより高容量化（１００ｎＦ以上）でき、これにより相対的にチップの厚さを更に薄型に製作して内蔵できる。
内蔵されたチップと外部回路との電気的連結は、レーザヴィアホール（ＢＶＨ）を形成してメッキする方法ではなく、機械的方式によってヴィアホールを穿孔して伝導性ペーストを充填するのでＢＶＨの幅に比べて深みが深くなるほどメッキの一部がなされない不良を改善することができる。
以下、本発明による並列チップ内蔵印刷回路基板およびその製造方法の好ましい実施形態を添付図面を参照して詳しく説明するが、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。なお、異なる図面において共通する構成要素には同じ参照番号を付して重複する説明を省く。
本発明によれば、薄型のチップを安価にて内蔵させることができる。
図２は、ひとつの実施形態による並列チップ１の構造を示し、（ａ）が断面図、（ｂ）が分解斜視図である。同図には単位チップ１０および伝導性部材２０が図示される。この並列チップ１は、ひとつの大容量のチップを内蔵する野手はなく、複数の単位チップ１０を伝導性部材２０を用いて並列に連結して内蔵する。これにより、この並列チップ１を内蔵した基板に反りの応力が作用した場合も、チップのクラックまたは損傷が発生しない。
従来技術の場合は、内蔵されるチップのサイズが小さくなるとレーザドリルの公差を脱することになってヴィアホールによる電気的連結が難しくなる。しかし、この並列チップ１は、寸法の小さな単位チップ１０を多数並列に連結してひとつの並列チップ１とする方式なので、単位チップ１０の大きさにもかかわらず電気的連結が可能である。
上記のような並列チップ１は伝導性部材２０を用いて形成するので、複数の単位チップ１０相互の間の厚さの誤差を吸収できる。また、並列チップ１と外部回路との電気的連結のために形成するレーザヴィアホールの幅がその深さより充分に広く維持でき、良好にメッキできる。
図３は、ひとつの実施形態として、上下方式の電極が形成された単位チップ１０を示す。図３において、（ａ）は斜視図、（ｂ）は断面図である。同図には、単位チップ１０、電極１２およびヴィアホール１３が図示されている。内蔵される単位チップ１０の電極１２は、左右方式ではなく上下方式となる。電極１２を上下方式に配置するために、ヴィアホール１３を通じて内部の電極層を互いに連結し、互いに違う極性の電極１２を上下にそれぞれ配置する。
ただし、並列チップ１０を構成する場合に使用される上下方式の電極を有する単位チップ１０が、必ず上記のような方式によって形成されなければならないのではない。上面および下面にそれぞれ電極の形成される構造であれば、他の方式によって単位チップ１０を形成することも本発明に含まれることは勿論である。
図３に示す単位チップ１０を用いて、図２に示す並列チップ１を形成するためには、複数の単位チップ１０の上下面において、電極１２を電気的に相互に連結する。電極１２の間の電気的接続は、伝導性部材２０を用いる。導電性部材２０としては、好ましくは伝導性ポリマーフィルム、伝導性高分子、異方伝導性テープ、伝導性エポキシなどを例示できるが、これらに限定されるわけではない。
このように整列した単位チップ１０を伝導性部材２０に配置し、切断して並列チップ１を形成した後に基板内２２０に埋設することにより、高容量の並列チップ１を基板２２０に内蔵させることができる。また、単位チップ１０の上下面に伝導性部材２０を結合することで、単位チップ１０の相互の間の厚さの誤差を伝導性部材２０に吸収させることができる。更に、上下面に結合された伝導性部材２０によって、並列チップ１の機械的強度も向上される。
図４は、ひとつの実施形態において、第３基板５０にキャビティ（ｃａｖｉｔｙ）５２を形成する方法を示す概念図である（第１基板３０および第２基板４０については後述する）。同図には、第３基板５０、キャビティ５２およびドリル５４が図示される。同図に示すように、複数の第３基板５０がテーブル５１上に積層され、並列チップ１が内蔵される部分に、ドリル５４によりキャビティ（ｃａｖｉｔｙ）５２が形成される。
上記のキャビティ（ｃａｖｉｔｙ）５２は、ドリル（Ｍｅｃｈａｎｉｃａｌ ｄｒｉｌｌ）５４またはルータを用いて形成できる。これにより、チップと外部回路との電気的連結のためにレーザを用いて加工していた費用が大幅に節減できる。
すなわち、数個または数十個の複数の単位チップ１０を並列に連結して形成したひとつの並列チップ１を用いる場合、数個または数十個のレーザドリリングの代わりに、１回のドリリングで単位チップ１と外部回路を電気的に連結できる。また、ドリリング対象の寸法もひとつの単位チップの寸法の数倍または数十倍に該当するので、精密度のより低いドリリングでキャビティ（ｃａｖｉｔｙ）５２を形成できる。
従って、レーザドリリングの代わりに、機械的方式のドリル５４またはルータを用いて加工できるので、レーザ加工に要する費用を節減できる。また、図４に図示すように機械的方式のドリル５４またはルータを用いて、一回に多数の第３基板５０を加工できるので、この点でも費用節減の效果がさらに増大される。すなわち、内蔵するチップの数に相当する回数の加工を実施することなく複数の並列チップ１を内蔵させることができ、製造コストを低減できる。
ただし、キャビティ（ｃａｖｉｔｙ）の形成手段が機械的方式のドリル５４またはルータを用いたることに限定されるわけではなく、要求される精密度の貫通ホールを形成することができる範囲内で他の方式の穿孔器具も用い得ることは勿論である。
図５は、ひとつの実施形態において、第１基板３０および第２基板４０にヴィアホール３２を形成する方法を示す図であり、（ａ）〜（ｃ）に各段階を示す。同図には、第１基板３０、ヴィアホール３２および伝導性ペースト３４が図示される。
この方法では、並列チップ１と外部回路との電気的連結をレーザヴィアホールによらないので、製造費用を節減できる。第１基板３０にヴィアホール３２を穿孔した後は、伝導性ペースト３４を充填して外部回路と内蔵チップ間の電気的連結通路を形成する。ヴィアホール３２は、複数の単位チップ１０の繋がれた並列チップ１との電気的連結通路であるので、レーザドリルではなく機械的方式のドリル（Ｍｅｃｈａｎｉｃａｌ ｄｒｉｌｌ）でも十分な精密度で穿孔できる。
また、ヴィアホール３２は、図４に示したキャビティ（ｃａｖｉｔｙ）５２を形成する場合と同様に、多数の第１基板３０を積層して一度の加工で形成できる。このように機械的方式のドリル５４を用いて一度に多くの枚数を加工できるので、費用が節減される。
図６は、ひとつの実施形態に係る並列チップ内蔵印刷回路基板２００の製造方法を示すフローチャートである。また、図７はひとつの実施形態に係る並列チップ内蔵印刷回路基板２００の製造過程を、段階毎に断面構造により示す図であり、（ａ）は組立前の状態を、（ｂ）は組立後の状態をそれぞれ示す。図７には、並列チップ１、単位チップ１０、伝導性部材２０、第１基板３０、第２基板４０、ヴィアホール３２、４２、伝導性ペースト３４、４４、第３基板５０およびキャビティが図示される。
図６に示す方法では、複数の単位チップ１０を並列に連結して薄型の高容量の並列チップ１を形成した後、これを第１基板３０と第２基板４０の間に介在させて内蔵させる。こうして、並列チップ１を内蔵した印刷回路基板とすることにより、内蔵される並列チップ１の機械的強度および容量限界の問題点を解決する。また、レーザドリリングによって遂行された加工作業を機械的方式のドリルまたはルータなどを用いて安価にて遂行できるようにする。
すなわち、図６のステップ１００に示すように、上面と下面に電極１２の形成された上下方式の複数の単位チップ１０を伝導性部材２０により並列に連結することによりひとつの並列チップ１を形成する。ここで、伝導性部材２０は、伝導性ポリマーフィルム、伝導性高分子、異方伝導性テープおよび伝導性エポキシの中のひとつまたはいくつかの組合せを用い得る。
伝導性部材２０は、複数の単位チップ１０を並列に連結する役目を果たすだけでなく、並列チップ１の機械的強度を増大させ、従来の内蔵技術に用いられた薄型チップの破れ現象などを解決する。また、複数の単位チップ１０間の厚さの公差を吸収して、並列チップ１を容易に内蔵させる役目もある。
また、後述のように、ペースト内に伝導性物質の含有させた伝導性部材２０を用いる場合は、加圧により電気的連結が形成されるので、ひとつの並列チップ１を内蔵された単位チップ１０のそれぞれを外部回路に対して電気的に連結できる。
次に、図６に段階１１０として示す通り、複数の単位チップ１０を連結して形成された並列チップ１の一方の電極を第１基板３０に結合させる。また、図６に段階１２０として示す通り、他方の電極を第２基板４０に結合させる。これにより、印刷回路基板の内部に、並列チップ１を内蔵させることができる。
上記の段階１１０、１２０において、更に、第１基板３０および第２基板４０の間には並列チップ１の高さに相当する厚さを有する第３基板５０を介在させることが好ましい。第３基板５０にはキャビティ（ｃａｖｉｔｙ）５２が形成され、第１基板３０と第２基板４０の間に挟まれた状態で、そのキャビティに並列チップ１を収容する。
すなわち、図６に示す段階１０２において、並列チップ１を形成する段階または並列チップ１を第１基板３０に結合する段階にて、並列チップ１の大きさに対応したキャビティ（ｃａｖｉｔｙ）５２を穿孔された第３基板５０を別途形成する。次に、並列チップ１を第１基板３０に結合した後、図６に示す段階１１２において、第３基板５０を積層して、更に、その上に第２基板４０を積層することにより並列チップ１が埋設される。
第３基板５０は、片面または両面に回路の形成された銅箔積層板（ＣＣＬ）でありうる。この場合、必要に応じて第３基板５０に形成されている回路と並列チップ１の電極間に電気的な連結または絶縁を形成できる。
第３基板５０に形成されるキャビティ（ｃａｖｉｔｙ）５２は、並列チップ１を収容できる空間を有する。一方、並列チップ１は複数の単位チップ１０を連結して形成されるので、並列チップ１の寸法は、単位チップ１０の数倍または数十倍以上になることもある。従って、キャビティ５２は、レーザドリルではなく、機械的方式のドリル（Ｍｅｃｈａｎｉｃａｌ Ｄｒｉｌｌ）５４またはルータ（Ｒｏｕｔｅｒ）を用いて穿孔することが好ましい。このような加工方式の違いによって、製造の容易性および費用節減の效果が導出される。
図６に示す段階１２２で、並列チップ１を第１基板３０および第２基板４０の間に介在させる過程において、第１基板３０または第２基板４０にはひとつ以上のヴィアホール３２、４２が形成される。また、ヴィアホール３２、４２には、伝導性ペースト３４、４４が充填される。ヴィアホール３２、４２は、外部回路および並列チップ１を電気的に連結させる通路の役目を果たす。従って、ヴィアホール３２、４３は、並列チップ１の結合される部分に形成される。また、ヴィアホール３２、４３を穿孔してそれを伝導性ペースト３４、４４で充填する作業は、並列チップ１を結合する前に実施することにより容易になる。
ただし、ヴィアホール３２、４２の穿孔および伝導性ペースト３４、４４の充填が、並列チップ１の結合の前になされるとは限らない。並列チップ１および第１基板３０または第２基板４０に形成されている外部回路とを電気的に連結できる範囲内であれば、並列チップ１を結合した後になすこともできる。
図８は、ひとつの実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。同図には、並列チップ１、単位チップ１０、伝導性部材２０、第１基板３０、第２基板４０、第３基板５０、ヴィアホール３２、４２、内部回路３６、４６および外部回路３８、４８が図示される。
この並列チップ内蔵印刷回路基板２００において、並列チップ１の形成のために用いられた複数の単位チップ１０および外部回路３８、４８の個別的な電気的連結のために、第１基板３０または第２基板４０に複数のヴィアホール３２、４２が穿孔される。従って、複数のヴィアホール３２、４２は、複数の単位チップ１０の位置に対応する部分に形成するのが好ましい。また、図８に示すように、複数のヴィアホール３２、４２の位置に対応して、外部回路３８、４８が形成される。
伝導性部材２０は電気伝導性を有するが、図８のように形成するだけでは、単位チップ１０の各々と外部回路３８、４８との個別的な電気的連結が形成されるとは限らない。上述したように伝導性物質を含有するペーストである伝導性部材２０を用いた場合は、加圧によって電気的連結が確実に実現される。こうして、ひとつの並列チップ１を内蔵させた後、それぞれの単位チップ１０が個別に外部回路３８、４８との電気的連結を形成される。
即ち、図８に示す構造の場合は、伝導性部材２０は、並列チップ１および第１基板３０または第２基板４０と必ずしも導通していない。しかしながら、第１基板３０または第２基板４０を並列チップ１に向かって加圧すると、伝導性ペーストに圧力が加わって内部に含有された伝導性物質が圧迫され、有効な伝導性が得られる。
なお、図７に示した構造において、異方伝導性フィルムのように加圧により伝導性を発揮する伝導性部材２０を用いる場合、単位チップ１０ごとにそれに対応するヴィアホールが形成されていないので、図８に示した構造に比較すると、単位面積当たりに加わる圧力が小さく、加圧による電気的連結が完全には得られない場合がある。また、各単位チップ１０がひとつのヴィアホール３２、４２を通じて外部の回路に電気的に結合されるので、加圧による電気的連結はあまり有効ではない場合がある。
そこで、各単位チップ１０別に外部回路３８および４８との個別的な連結のためには、単位チップ１０の各々に対応する位置にヴィアホール３２、４２を形成して、伝導性ペースト３４、４４を充填した後、図６の段階１３０に示すように、第１基板３０または第２基板４０を加圧することが好ましい。また、図８に図示すように、単位チップ１０およびヴィアホール３２、４２の各々に対応して内部回路３６、４６および外部回路３８、４８を形成することも好ましい。
図９は、ひとつの実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。図９には、並列チップ１、単位チップ１０、伝導性部材２０、第１基板３０、第２基板４０、第３基板５０、ヴィアホール３２、４２、内部回路３６、３６および外部回路３８、４８が図示される。
図８に示した構造のように、加圧によって伝導性が形成される伝導性部材２０を用いる場合でも、単位チップ１０および外部回路３８、４８の各々を連結することなしに、ひとつの並列チップ１と外部回路３８、４８を連結する場合がある。この場合には図７に示した構造のように、ひとつのヴィアホール３２、４２を形成する方法の他に、単位チップ１０の各々に対応する位置にヴィアホール３２、４２を形成した上で、第１基板３０または第２基板４０を加圧することにより単位チップ１０および外部回路３８、４８の間の電気的連結を形成できる。これにより、外部回路３８、４８は、各単位チップ１０に対応せず、ひとつに形成できる。
この実施形態は、加圧する場合に単位チップ１０毎に加わる力が図７に示した構造の場合よりも大きいので、良好な電気的連結が形成されやすくなる。
図１０は、さらに他の実施形態に係る並列チップ内蔵印刷回路基板２００を示す断面図である。図１０には、並列チップ１、単位チップ１０、伝導性部材２０、第１基板３０、第２基板４０、第３基板５０、銅箔板６０および突起６２が図示される。
この実施形態では、第１基板３０と第２基板４０の間に並列チップ１を内蔵させた後、図６に示す段階１４０において、第１基板３０または第２基板４０の外側に複数の突起６２が突き出されている銅箔板（Ｂｕｍｐｅｄ ｃｏｐｐｅｒ ｆｏｉｌ）６０を並列チップ１に向かって加圧し、複数の単位チップ１０の各々と電気的に連結させる。
当業者に知られる銅箔板６０は、複数の突起６２が突き出されている。本実施形態は、内蔵されたチップと外部回路との電気的連結のために第１基板３０または第２基板４０にヴィアホール３２、４２を形成して伝導性ペースト３４、４４を充填する過程を省略することにより、迅速で低価格のチップの内蔵された印刷回路基板を製造できる。
上記の銅箔板６０を外側から加圧することにより、銅箔板６０から突き出されている複数の突起６２が、第１基板３０または第２基板４０に挿入されて、伝導性部材２０と結合する。なお、当業者の知る他の部材で、第１基板３０または第２基板４０に換えることができるものもある。
図８および図９を参照して説明したように、単位チップ１０の各々および銅箔板６０が電気的に繋がれるように、銅箔板６０は加圧される。このは合い、銅箔板６０から突き出さして形成された複数の突起６２が、並列チップ１に含まれる複数の単位チップ１０に対応した位置にそれぞれ形成されていることが好ましい。
一方、上記のような並列チップ内蔵印刷回路基板２００の製造方法によって製造される印刷回路基板は、図７の（ｂ）、図８、図９、図１０の（ｂ）に図示されるように、並列チップ１の内蔵された印刷回路基板である。ここで、並列チップ１は、上面および下面に電極を形成された複数の単位チップ１０の上面電極を電気的に連結する第１伝導性部材２０と、同じく複数の単位チップの下面電極を電気的に連結する第２伝導性部材２０を含んで形成される。
図１１は他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。また、図１２はさらに他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。これらの図には、単位チップ１０、伝導性ペースト２２、第１基板３０、第２基板４０、第３基板５０、ヴィアホール３２、４２、外部回路３８、４８、銅箔板６０および突起６２が示される。
図１１および図１２は、相互に異なる実施形態を示す。即ち、前述した実施形態のように、並列チップ１を形成した後これを基板内に埋設するのではなく、複数の単位チップ１０を基板に実装する過程で並列チップ１が形成される。
図１１および図１２に示された並列チップ内蔵印刷回路基板２００の製造においては、先ず、回路を形成されたＣＣＬ基板の第１基板３０に伝導性部材２０として伝導性ペースト２２を塗布する。次に、伝導性ペースト２２の塗布されている部位にＳＭＴ実装により複数の単位チップ１０を装荷する。こうして、複数の単位チップ１０が整列された並列チップ１が形成される。
次に、伝導性ペースト２２を乾燥させた後に絶縁基板を積層するが、この作業は前述した実施形態と等しい。すなわち、複数の単位チップ１０の位置に対応してキャビティ５２が穿孔された第３基板５０を第１基板３０に積層し、更に、第２基板４０を第３基板５０に積層した後、複数の単位チップ１０を外部回路と電気的に連結して印刷回路基板を形成する。
単位チップ１０の各々と外部回路３８、４８との連結は、前述した実施形態と同様にヴィアホール３２、４２を穿孔して伝導性ペーストを充填するか、複数の突起６２の形成された銅箔板６０を加圧することにより形成される。
図１１に示した実施形態では、第１基板３０は伝導性ペースト２２を塗布された部分に、また第２基板４０は複数の単位チップ１０と結合された部分に、それぞれヴィアホール３２、４２が穿孔される。ヴィアホール３２、４２は伝導性ペースト３４で充填され、単位チップ１０および外部回路３８、４８が電気的に連結される。
図１２に示した実施形態では、第１基板３０は伝導性ペースト２２の塗布された部分に、また第２基板４０は複数の単位チップ１０と結合された部分に、それぞれひとつ以上の突起６２が突き出されている銅箔板６０が結合され、加圧される。これにより、複数の単位チップ１０と外部回路である銅箔板６０とが電気的に連結される。
図１３は、更に他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。同図には、単位チップ１１、電極１４、連結部材１５、１６、伝導性部材２０、第１基板３０、ヴィアホール３２、外部回路３８、第２基板４０、第３基板５０、銅箔板６０および突起６２が示される。
この実施形態に係る製造方法では、伝導性ペースト２２を塗布した図１１および図１２に示した実施形態とは異なり、伝導性部材２０を第１基板３０に結合させた状態で単位チップ１１を実装して、並列チップ１を形成する。
すなわち、この実施形態においては、第１基板３０であるＣＣＬ基板の上に、伝導性テープのような伝導性部材２０を付着させておいて、図１１および図１２に示すように、ＳＭＴ実装により、複数の単位チップ１１を並列に整列して並列チップ１が形成される。
単位チップ１１としては、上下面に電極の形成されたチップまたは左右側面に電極の形成されたチップをいずれも用いることができる。ただし、左右両側に電極１４が形成されたチップを用いる場合は、電極１４に連結部材１５、１６を結合し、その一部がチップの上下面に位置するようにして、上下面に電極の形成されたチップと同様に取り扱う。
連結部材１５、１６を用いて電極１４がチップの上下面に形成された状態を実現するためには、連結部材１５の一部分を伝導性のある物質で形成し、それ以外の部分を絶縁性物質で形成することができる。
以降の工程は、前述した実施形態と同様に、第３基板５０（絶縁基板）を積層した後複数の突起６２を有する銅箔板６０を加圧することにより、外部回路との電気的連結が形成される。
図１１乃至図１３に示された実施形態に係る製造方法では、伝導性部材２０として伝導性フィルム、異方性伝導フィルムなどを使用せずに、ＣＣＬ基板の上に伝導性ペースト２２を塗布するか伝導性テープを附着した後、ＳＭＴ実装により並列形態にチップを整列して並列チップを形成し、更に、第１基板３０および第２基板４０にヴィアホール３２を穿孔した後に伝導性ペーストで充填するか、複数の突起６２を形成された銅箔板６０を加圧して電気的連結を形成する。
図１４は、他の実施形態係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。同図には、単位チップ１１、電極１４、連結部材１５、１６、伝導性部材２０、第１基板３０、第２基板４０、第３基板５０、銅箔板６０および突起６２が示される。
この実施形態では、左右両側に電極１４が形成されたＭＬＣＣのような単位チップ１１を用いて、並列チップ１が内蔵された印刷回路基板２００が形成される。
左右両側に電極１４が形成された単位チップ１１の場合も、上下面に電極１２が形成された単位チップ１０の場合と類似している。即ち、電極１１の位置が異なるので、電極１４に連結部材１５、１６を結合することにより、上下面に形成された電極１０を備える単位チップ１０と同じように取り扱うことができる。
単位チップ１１を内蔵させた後、外部回路との電気的連結は前述したように、第１基板３０および第２基板４０にヴィアホール３２を穿孔し、伝導性ペーストで充填するか、あるいは、複数の突起６２が形成された銅箔板６０を加圧して電気的連結を形成する。
なお、この実施形態は、ＭＬＣＣだけではなく、抵抗、インダクタなど多様な種類のチップを内蔵させる場合にも汎用的に用いることができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加え得ることは当業者に明らかである。また、そのような変更または改良を加えた形態が本発明の技術的範囲に含まれ得ることは、特許請求の範囲の記載から明らかである。
受動回路２１０のチッピングを説明する斜視図である。 受動回路２１０が内蔵された基板２２０に形成されるヴィアホール２３０を説明する斜視図である。 基板２２０に内蔵される受動回路２１０に生じる割れ２１４を説明する斜視図である。 ひとつの実施形態に係る並列チップ内蔵回路基板の構造を示す断面図および分解斜視図である。 ひとつの実施形態に係る上下方式の電極が形成されたチップを示す概念図である。 第３基板５０にキャビティ５２を形成する方法を示す概念図である。 第１基板３０または第２基板４０にヴィアホール３２、４２を形成する方法を示す概念図である。 並列チップ内蔵印刷回路基板２００の製造方法を示すフローチャートである。 並列チップ内蔵印刷回路基板２００の製造過程を示す断面図である。 ひとつの実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。 他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。 他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。 他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。 他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。 他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。 他の実施形態に係る並列チップ内蔵印刷回路基板２００の構造を示す断面図である。
符号の説明
１ 並列チップ、
１０、１１ 単位チップ、
１２、１４ 電極、
１３、３２、４２、２３０ ヴィアホール、
１５、１６ 連結部材、
２０ 伝導性部材、
３０ 第１基板、
３４、４４ 伝導性ペースト、
３６、４６ 内部回路
３８、４８ 外部回路、
４０ 第２基板、
５０ 第３基板、
５１ テーブル、
５２ キャビティ、
５４ ドリル、
１００、１０２、１１０、１１２、１２０、１２２、１３０、１４０ 段階、
２００ 並列チップ内蔵印刷回路基板、
２１０ 受動部品、
２１２ 外部電極、
２１４ 割れ、
２２０ 基板

Claims (23)

  1. （ａ）電極または電極に対して電気的に連結された部材が上面および下面に形成される複数の単位チップを、伝導性部材を用いて並列に連結して並列チップを形成する段階、
    （ｂ）前記並列チップの一方の電極を第１基板に結合する段階、および、
    （ｃ）前記並列チップの他方の電極を第２基板に結合する段階
    を含む並列チップ内蔵印刷回路基板の製造方法。
  2. （ｄ）伝導性部材が結合されている第１基板の前記伝導性部材の上に複数の単位チップを実装して並列チップを形成する段階、
    （ｅ）前記複数の単位チップの位置に対応して貫通ホールの穿孔された第３基板を前記第１基板に積層する段階、および、
    （ｆ）第２基板を前記第３基板に積層し、前記複数の単位チップを外部回路と電気的に連結する段階
    を含む並列チップ内蔵印刷回路基板の製造方法。
  3. 前記段階（ａ）または前記段階（ｂ）は前記並列チップの大きさに対応してキャビティ（ｃａｖｉｔｙ）の穿孔された第３基板を形成する段階をともに含み、
    前記段階（ｂ）および前記段階（ｃ）の間には前記キャビティ（ｃａｖｉｔｙ）に前記並列チップが挿入されるように前記第３基板を前記第１基板に積層する段階をさらに含む請求項１に記載の並列チップ内蔵印刷回路基板の製造方法。
  4. 前記伝導性部材は、伝導性ペースト、伝導性ポリマーフィルム、伝導性高分子、異方伝導性テープ、および伝導性エポキシから選択されたひとつ以上である請求項１または２に記載の並列チップ内蔵印刷回路基板の製造方法。
  5. 前記第３基板は、回路の形成された銅箔積層板（ＣＣＬ）である請求項２または３に記載の並列チップ内蔵印刷回路基板の製造方法。
  6. 前記第３基板に形成された回路は、前記並列チップと電気的に繋がれる請求項５に記載の並列チップ内蔵印刷回路基板の製造方法。
  7. 前記キャビティ（ｃａｖｉｔｙ）は、ドリル（Ｍｅｃｈａｎｉｃａｌ Ｄｒｉｌｌ）またはルータ（Ｒｏｕｔｅｒ）を用いて穿孔される請求項２または３に記載の並列チップ内蔵印刷回路基板の製造方法。
  8. 前記段階（ａ）乃至前記段階（ｃ）の中のひとつは、前記第１基板または前記第２基板の前記並列チップの結合される部分にひとつ以上のヴィアホールを形成し、前記ヴィアホールに伝導性ペーストを充填する段階をさらに含む請求項１に記載の並列チップ内蔵印刷回路基板の製造方法。
  9. 前記ヴィアホールは、前記複数の単位チップに対応する位置にそれぞれ形成される請求項８に記載の並列チップ内蔵印刷回路基板の製造方法。
  10. 前記段階（ｃ）よりも後に、前記第１基板または前記第２基板を前記並列チップの方向に加圧して前記複数の単位チップと前記伝導性ペーストを電気的に連結する段階をさらに含む請求項８または９に記載の並列チップ内蔵印刷回路基板の製造方法。
  11. 前記段階（ｄ）乃至前記段階（ｆ）の中のひとつは前記第１基板の前記伝導性部材の結合される部分、または前記第２基板の前記複数の単位チップの結合される部分にひとつ以上のヴィアホールを形成し、前記ヴィアホールに伝導性ペーストを充填する段階をさらに含む請求項２に記載の並列チップ内蔵印刷回路基板の製造方法。
  12. 最後の段階よりも後に、前記第１基板または前記第２基板の外側に複数の突起が突き出した銅箔板（Ｂｕｍｐｅｄ ｃｏｐｐｅｒ ｆｏｉｌ）を付加し、前記銅箔板を前記複数の単位チップの方向に加圧して前記複数の単位チップと前記銅箔板を電気的に連結する段階をさらに含む請求項１または２に記載の並列チップ内蔵印刷回路基板の製造方法。
  13. 前記複数の突起は、前記複数の単位チップに対応する位置にそれぞれ形成される請求項１２に記載の並列チップ内蔵印刷回路基板の製造方法。
  14. 前記単位チップは、左右両側に電極が形成され、前記電極とそれぞれ電気的に繋がれた部材が前記単位チップの上面と下面にそれぞれ結合される請求項１または２に記載の並列チップ内蔵印刷回路基板の製造方法。
  15. 上面と下面に電極または電極と電気的に繋がれた部材が形成される複数の単位チップと、
    前記複数の単位チップの上面を電気的に連結する第１伝導性部材と、
    前記複数の単位チップの下面を電気的に連結する第２伝導性部材と
    を含む並列チップの内蔵された印刷回路基板。
  16. 前記第１伝導性部材は第１基板に結合され、前記第２伝導性部材は第２基板に結合される請求項１５に記載の並列チップの内蔵された印刷回路基板。
  17. 前記第１基板と前記第２基板の間には前記並列チップの大きさに対応してキャビティ（ｃａｖｉｔｙ）の穿孔された第３基板が介在されるし、前記並列チップは前記キャビティ（ｃａｖｉｔｙ）に挿入される請求項１５に記載の並列チップの内蔵された印刷回路基板。
  18. 前記第３基板は回路の形成された銅箔積層版（ＣＣＬ）であり、前記回路は前記並列チップと電気的に繋がれる請求項１７に記載の並列チップの内蔵された印刷回路基板。
  19. 前記第１基板または前記第２基板の前記並列チップの結合される部分にひとつ以上のヴィアホールが形成されるし、前記ヴィアホールには伝導性ペーストが充填された請求項１６に記載の並列チップの内蔵された印刷回路基板。
  20. 前記ヴィアホールは前記複数の単位チップに対応する位置にそれぞれ形成される請求項１９に記載の並列チップの内蔵された印刷回路基板。
  21. 前記第１基板または前記第２基板の外側に複数の突起が突き出されている銅箔板（Ｂｕｍｐｅｄ ｃｏｐｐｅｒ ｆｏｉｌ）が結合され、前記複数の突起は前記第１基板または前記第２基板に挿入される請求項１６に記載の並列チップの内蔵された印刷回路基板。
  22. 前記複数の突起は前記複数の単位チップに対応する位置にそれぞれ形成される請求項２１に記載の並列チップの内蔵された印刷回路基板。
  23. 前記第１伝導性部材および前記第２伝導性部材は、伝導性ポリマーフィルム、伝導性高分子、異方伝導性テープ、伝導性エポキシの中のひとつ以上の請求項１５に記載の並列チップの内蔵された印刷回路基板。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013171926A (ja) * 2012-02-20 2013-09-02 Denso Corp 電子部品

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100788213B1 (ko) * 2006-11-21 2007-12-26 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
DE102007004815A1 (de) * 2007-01-31 2007-11-22 Siemens Ag Manipulationsgeschütztes Funkgerät
JP5550977B2 (ja) * 2009-06-23 2014-07-16 ビアメカニクス株式会社 プリント基板の穴明け加工方法
EP3181284B1 (de) * 2015-12-17 2018-09-12 Robert Bosch Gmbh Stromrichterschaltung
DE112018002209A5 (de) * 2017-04-27 2020-05-07 Allied Vision Technologies Gmbh Vorrichtung zur Erfassung von Daten
CN107949166B (zh) * 2017-11-30 2020-04-14 广州兴森快捷电路科技有限公司 埋置元件电路板的制作方法及埋置元件电路板
CN112996216B (zh) * 2019-12-12 2023-04-04 华为技术有限公司 一种堆叠式模组及其制作方法和终端
CN113891582A (zh) * 2021-09-26 2022-01-04 东莞康源电子有限公司 一种新的埋置芯片类载板加工方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US6388207B1 (en) * 2000-12-29 2002-05-14 Intel Corporation Electronic assembly with trench structures and methods of manufacture
JP2004349457A (ja) * 2003-05-22 2004-12-09 Matsushita Electric Ind Co Ltd Ｌｓｉパッケージ
KR100688769B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013171926A (ja) * 2012-02-20 2013-09-02 Denso Corp 電子部品

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