CN1893771A - 并联晶片嵌入式印刷电路板及其制造方法 - Google Patents

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block
parallel chip
wafer
circuit board
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安镇庸
柳彰燮
曹硕铉
金俊成
曹汉瑞
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Samsung Electro Mechanics Co Ltd
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Abstract

本发明涉及一种并联晶片嵌入式印刷电路板及其制造方法。制造并联晶片嵌入式印刷电路板的方法包括：(a)使用至少一个导电件，通过并联其上表面和下表面形成有电极或电连接件的多个单元晶片形成并联晶片；(b)将并联晶片一侧的电极连接到第一块板；以及(c)将并联晶片另一侧的电极连接到第二块板。并联晶片可以低成本地嵌入印刷电路板中，因为可以一次嵌入多个单元晶片，并且可以在加工空洞或通孔时使用机械钻床或刨槽机替代激光钻孔。

Description

并联晶片嵌入式印刷电路板及其制造方法
相关申请的交叉引用
本申请要求2005年6月30日提交韩国知识产权局的韩国专利申请No.2005-57993以及2005年9月27日提交韩国工业产权局的韩国专利申请No.2005-89685的优先权，这两件申请在此作为参考文献整体引述。
技术领域
本发明涉及一种印刷电路板，特别是涉及一种并联晶片嵌入式(parallelchip embedded)印刷电路板及其制造方法。
背景技术
随着电路变得更加密集和高度集成化，电路板上用于安装无源元件的空间日益缺乏。为了解决这个问题，趋势是增加电路板中嵌入的元件数量。在电路板中形成无源元件的方法包括使用目前的基底材料，同时使用铜(Cu)布线，插入聚合物薄片并形成薄膜绝缘体，等等。
在现有技术中，该方法主要用于将普通无源元件制造成具有薄的形式。但是，传统的嵌入方法可能出现以下问题。
首先，无源元件必须做薄，以便于将它们嵌入电路板中。将通常由陶瓷材料制成的无源元件做薄，增大了破碎和开裂的危险(图1(a))。
其次，为了将具有涂层外电极的无源元件插入电路板之后将端子连接于外部，必须利用激光形成通孔。这造成成本增加，并且在嵌入小晶片时，晶片的尺寸可能小于激光打孔的公差，从而使得通过通孔连接是不可能的(图1(b))。
第三，当在电路板制造或处理过程中出现弯曲时，存在内部电容器破坏的危险(图1(c))。
第四，由于能实现嵌入的晶片的容量通常等于或小于100nF，因此不可能嵌入等于或大于100nF的高容量晶片。
第五，为了将晶片嵌入电路板中，必须形成空洞，并且为了插入几个晶片，必须形成与晶片数量相同的空洞，导致加工成本增加。并且，由于一个嵌入式晶片需要两个通孔，例如，如果一块面板有1000个模块，每个模块中嵌入60个晶片，就需要形成总共120000个通孔。这大大增加了加工成本并延长了制造周期。
第六，当对于晶片厚度来说公差较大时，不可能形成激光通孔；并且当通孔的宽度与深度之比大于1∶1时，不会恰当地形成层叠。
与印刷电路板中嵌入式晶片相关的现有技术包括，第一，通过激光通孔将嵌入式晶片上的电容器连接外部电极的方法，此方法存在增加制造成本和延长制造时间等问题；第二，将两个或多个电容器并联形成单个元件的工艺，此工艺的局限性是没有公开的具体工艺将并联晶片嵌入电路板。
发明内容
本发明旨在提供一种并联晶片嵌入式印刷电路板及其制造方法，由此可以提高嵌入印刷电路板中的薄晶片的机械强度，能够实现高容量，嵌入式晶片和外部电路的位置公差可以变小，通孔处的不恰当层叠可以避免，以及可以在低成本下进行加工。
本发明的另外特征和优点，部分在以下的描述中给出，部分将从说明书中明显看出，或者可以通过实施本发明获知。
本发明的一个方面是提供一种并联晶片嵌入式印刷电路板的制造方法，该方法包括：(a)使用至少一个导电件，通过并联其上表面和下表面上具有电极或者电连接件的多个单元晶片以形成并联晶片；(b)将并联晶片一侧的电极连接到第一块板；以及(c)将并联晶片另一侧的电极连接到第二块板。
此外，提供一种并联晶片嵌入式印刷电路板的制造方法，该方法包括：(d)通过将多个单元晶片安装在与第一块板连接的至少一个导电件上形成并联晶片；(e)将在对应于多个单元晶片的位置加工出至少一个空洞的第三块板堆积到第一块板上；以及(f)将第二块板堆积在第三块板上，并且将多个单元晶片电连接外部电路。
操作(a)或操作(b)还可以包括形成第三块板，该第三块板上被加工出对应于并联晶片尺寸的至少一个空洞，并且优选地，该方法还可以包括在操作(b)和操作(c)之间，将第三块板堆积到第一块板上，使并联晶片插入空洞中。
导电件可以是以下的任何一种或多种：导电膏、导电聚合物膜、导电聚合物、双向导电带和导电环氧树脂。第三块板可以是上面形成有电路的铜覆层(CCL)。形成在第三块板上的电路，可以优选地电连接并联晶片。
优选地，空洞可以使用机械钻孔或刨槽机(router)加工。
操作(a)到(c)中的任何一个还可以包括在第一块板或第二块板上连接并联晶片的部分形成一个或多个通孔，并用导电膏填充该通孔。可以优选的是，每个通孔形成在对应于多个单元晶片的位置。
所述方法还可以包括通过将第一块板或第二块板压向并联晶片，使多个单元晶片和导电膏电连接。
操作(d)到(f)中的任何一个还可以包括在第一块板上连接导电件的部分或者在第二块板上连接多个单元晶片的部分形成一个或多个通孔，并且用导电膏填充该通孔。
所述方法还可以包括，在最后操作之后，从第一块板或第二块板的外部增加至少一个具有多个凸点的凸点铜箔，并且通过将该凸点铜箔压向多个单元晶片而使多个单元晶片电连接该凸点铜箔。优选地，多个凸点中的每一个可以形成在对应于多个单元晶片的位置。
优选地，电极可以形成在单元晶片的左侧和右侧，并且分别电连接到各个电极的部件可以分别连接到单元晶片的上表面和下表面。
本发明还提供一种具有并联晶片嵌入式印刷电路板，包括在其上表面和下表面形成有电极或电连接件的多个单元晶片，电连接多个单元晶片上表面的第一导电件，以及电连接多个单元晶片下表面的第二导电件。
优选地，第一导电件可以连接第一块板，第二导电件可以连接第二块板。优选地，具有与并联晶片尺寸对应的空洞的第三块板可以定位在第一块板和第二块板之间，并且并联晶片插在空洞中。
第三块板可以是上面形成有电路的铜覆层(CCL)，并且电路可以电连接并联晶片。优选地，在第一块板或第二块板上连接并联晶片的部分可以形成一个或多个通孔，并且该通孔可以填充导电膏。优选地，每个通孔形成在对应于多个单元晶片的位置。
优选地，具有多个凸点的至少一个凸点铜箔可以连接到第一块板或第二块板的外部，并且多个凸点可以插入第一块板或第二块板中。多个凸点中的每一个可以优选地形成在对应于多个单元晶片的位置。
第一导电件和第二导电件可以是以下的任何一种或多种：导电膏、导电聚合物膜、导电聚合物、双向导电带和导电环氧树脂。
附图说明
结合附图，从以下实施方式的描述中，本发明的这些和/或其它方面和优点将变得清楚和更加容易理解。在附图中：
图1表示现有技术中的嵌入工艺问题的示意图；
图2表示根据本发明一个优选实施方式的并联晶片组成的示意图；
图3表示根据本发明一个优选实施方式的其中电极按上/下结构形成的晶片的示意图；
图4表示根据本发明一个优选实施方式的用于在第三块板中形成空洞的方法的示意图；
图5表示根据本发明一个优选实施方式的用于在第一或第二块板中形成通孔的方法的示意图；
图6表示根据本发明一个优选实施方式的用于制造并联晶片嵌入式印刷电路板的方法的流程图；
图7表示根据本发明一个优选实施方式的用于制造并联晶片嵌入式印刷电路板的方法的示意图；
图8表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图；
图9表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图；
图10表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图；
图11表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图；
图12表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图；
图13表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图；
图14表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图。
具体实施方式
下面将详细参考本发明的实施方式，其实施例表示在附图中，其中所有附图中的相同参考数字表示相同部分。为了解释本发明，下面将参考附图说明实施方式。
本发明的特征是提供一种低成本下嵌入薄晶片的技术，其主要特征将在下面说明。
图2表示根据本发明一个优选实施方式的并联晶片组成的示意图。图2表示单元晶片10和导电件20。为了在对嵌入了晶片的板施加弯曲力时防止晶片的开裂和损坏，本发明的实施方式使用导电件20将并联的多个单元晶片10嵌入，而不是嵌入单个高容量晶片。
在现有技术中，待嵌入的晶片的尺寸可能小于激光钻孔的公差，从而不可能通过通孔实现电连接。但是，本发明的实施方式无论单元晶片10的尺寸如何都能电连接，因为这是将几个小晶片10并联形成一个单独的并联晶片。
因此，通过利用导电件20形成并联晶片，多个单元晶片10的厚度公差可以消除；并且由于激光通孔的宽度可以远大于深度，因此还可以解决不恰当层叠的问题。
图3表示根据本发明一个优选实施方式的其中电极按上/下结构形成的晶片的示意图。图3表示出单元晶片10、电极12和通孔13。本发明实施方式中的嵌入式晶片的电极是上/下结构，而不是左右结构。为了在上/下结构中分开电极，内电极层通过通孔13连接，具有不同极性的电极12分别形成在上侧和下侧。
但是，具有上/下结构的电极的单元晶片，用于构成根据本发明特征的并联晶片，可以不必按上述方式形成，可以按使电极分别形成在上表面和下表面上的任何其它方式形成。
为了使用诸如图3所示的单元晶片构成诸如图2所示的并联晶片，将多个单元晶片10的上表面和下表面的每个电极电连接。每个电极之间的电连接是利用导电件20实现的，优选的是导电聚合物膜、导电聚合物、双向导电带和导电环氧树脂，等等。
通过将单元晶片10排列在导电件20上，切割以形成并联晶片，并且随后插入板中，可以将高容量的晶片嵌入板中。而且，通过将导电件20连接到单元晶片的上表面和下表面，导电件20消除多个单元晶片的厚度公差，并且并联晶片的机械强度可以通过连接在上表面和下表面的导电件20改进。
图4表示根据本发明一个优选实施方式的、在第三块板中形成空洞的方法的示意图。图4表示板50、空洞52和钻头54。为了根据本发明的实施方式将并联晶片嵌入印刷电路板中，在板50上嵌入并联晶片的部分形成空洞52，并且堆积板，从而将并联晶片插入空洞52中。
使用机械钻床或刨槽机可以形成根据本发明实施方式的空洞52。因此，与使用激光使晶片和外部电路之间电连接的现有方法相比，可以明显降低成本。
即，当使用通过连接几个或几十个单元晶片构成的单独并联晶片时，可以通过单独一轮钻孔而不是几轮或几十轮激光钻孔实现单元晶片与外部电路的电连接。并且，由于钻孔的尺寸对应于几倍或几十倍的单元晶片尺寸，因此可以通过很低精度的钻孔形成令人满意的空洞52。
这样，由于现有技术中依赖激光钻孔的工艺可以使用机械钻孔或刨槽机54实现，因此可以减小与激光加工相关的成本。而且，如图4所示，可以使用机械钻孔或刨槽机54一次加工几块板，从而进一步降低成本。即，一次可以嵌入多个晶片，而不必加工与嵌入式晶片数量相同的轮次，从而可以在低成本下进行加工。
但是，本发明并不限于使用机械钻孔或刨槽机形成空洞的情况。可以理解的是，也可以使用其它类型的钻孔工具获得所需精度的空洞。
图5表示根据本发明一个优选实施方式的、在第一或第二块板中形成通孔的方法的示意图。图5表示出了板30、通孔32和导电膏34。
为了降低成本，在本发明的实施方式中，嵌入式晶片与外部电路之间的电连接不是依赖激光通孔，而是在板30中加工出通孔32并填充导电膏34，以形成外部电路与嵌入式晶片之间的电连接通道。由于通孔32是并联晶片的电连接通道，并联晶片中连接多个单元晶片，因此明显的是，通孔32可以通过足够精度的机械钻孔加工，而不用激光钻孔。
并且，通过重叠多层板可以一次加工通孔32，如图4的空洞所示。可以使用机械钻孔的事实以及可以一次加工几层的事实，使本发明实施方式体现出降低成本的特点。
图6表示根据本发明一个优选实施方式的、制造并联晶片嵌入式印刷电路板的方法的流程图，图7表示根据本发明一个优选实施方式的、制造并联晶片嵌入式印刷电路板的方法的示意图。图7表示出并联晶片1、单元晶片10、导电件20、第一块板30、第二块板40、通孔32和42、导电膏34和44、第三块板50以及空洞52。
本发明的实施方式并联多个单元晶片10而形成嵌入印刷电路板中的薄的高容量并联晶片1，这不但解决了与嵌入式晶片的机械强度和容量限制相关的问题，而且通过在先前使用激光钻孔的加工操作中使用机械钻孔或刨槽机可以降低成本。在形成并联晶片1后，基本模式是在其定位在第一块板30和第二块板40之间之后将其嵌入。
换言之，上表面和下表面上形成有电极的上/下结构的多个单元晶片10，利用导电件20并联连接形成并联晶片(操作100)。这里，导电件20可以是导电聚合物膜、导电聚合物、双向导电带和导电环氧树脂中的任何一种，或者是它们的组合。
本发明实施方式的导电件不但并联联接多个单元晶片10，而且还增大并联晶片1的机械强度，解决现有嵌入技术中所用的薄晶片会被破坏等问题，并且还消除了多个单元晶片的厚度公差，便于并联晶片的嵌入。
并且，如下所述，当导电件使用膏中含有导电物质的类型时，通过施加压力实现电连接，因此在嵌入并联晶片之后，可以在每个单独的单元晶片和外部电路之间形成电连接。
接着，在通过连接多个单元晶片10构成的并联晶片1的一侧形成的电极连接到第一块板30(操作110)，另一侧的电极连接到第二块板40(操作120)。即，并联晶片1定位在中间并嵌入印刷电路板中。
这里，优选地，将厚度与并联晶片1的高度相对应的第三块板50定位在第一块板30和第二块板40之间。这里，需要在第三块板50上形成空洞52，在将并联晶片1置于第一块板30和第二块板40之间时将并联晶片1装在空洞52中。
即，在形成并联晶片1的操作过程中，或者在将并联晶片1连接到第一块板30的操作过程中，可以单独形成第三块板50，其中加工出与并联晶片1尺寸对应的空洞52(操作102)，并且在将并联晶片1连接到第一块板30之后，可以堆积第三块板50(操作112)并且将第二块板40堆放在第三块板50上面，由此完成并联晶片的嵌入。
第三块板50可以是在一侧或两侧形成有电路的铜覆层(CCL)。在这种情况下，第三块板50上所形成的电路与并联晶片1的电极可以根据需要电连接或电绝缘。
在第三块板50上所形成的空洞52对应于封装并联晶片1的空间，并且由于并联晶片1是多个单元晶片10的连接，因此其尺寸可以是单元晶片10的尺寸的几倍到几十倍。这样，优选地，加工空洞52可以不必使用像现有技术一样的激光打孔，而是通过机械钻孔或刨槽机。这种加工方法的差别可以使加工容易并且成本降低，成为本发明的优势。
在将并联晶片1形成在第一块板30和第二块板40之间的位置时，需要在第一块板30或第二块板40上形成一个或多个通孔32、42，并用导电膏34、44填充该通孔(操作122)。由于通孔32、42是电连接外部电路和并联晶片1的通道，因此它们形成在并联晶片1连接的部分；并且为了便于进行打孔和填充过程，优选地它们在连接并联晶片1之前形成。
当然，根据本发明的实施方式，加工通孔32、42以及填充导电膏34、44不必要在连接并联晶片1之前进行。可以理解的是，只要可以在并联晶片1与第一块板30或第二块板40上形成的外部电路之间实现电连接，这些可以在连接并联晶片1之后进行。
图8表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图。图8表示出并联晶片1、单元晶片10、导电件20、第一块板30、第二块板40、第三块板50、通孔32和42、内部电路36和46以及外部电路38和48。
在本发明的另一个实施方式中，在第一块板30或第二块板40上加工出多个通孔32、42，用于分别实现形成并联晶片1的多个单元晶片10与外部电路38、48之间的电连接。这样，需要在对应于多个单元晶片10的位置形成多个通孔32、42。而且，如图8所示，在与多个通孔32、42对应的位置形成外部电路38、48。
当然，由于导电件20是导电的，所以图8本身的组成不需要每个单元晶片10与外部电路38、48之间实现单独电连接，但是当导电件使用含有导电物质的导电膏时，由于通过施加压力实现电连接，所以在嵌入并联晶片1之后，可以在每个单元晶片10和外部电路38、48之间实现电连接。
换言之，虽然在诸如图8所示的组成中导电件20是不导电的，但当第一块板30或第二块板40被压向并联晶片1时，压力施加在导电膏上，使其中所含的导电物质被压缩，从而实现导电。
当导电件(双向导电膜)也应用在通过对诸如图7所示的组成施加压力实现导电的条件下，由于未形成与每个单元晶片10对应的通孔，因此单位面积的作用力小于诸如图8所示的组成，就存在通过施加压力不可能实现电连接的可能性。并且，由于单元晶片通过一个通孔与外部电路电连接，因此没有一个实质数值用于通过施加压力形成电连接。
因此，在每个单元晶片10和外部电路38、48之间形成单独的电连接时，优选地，在对应于每个单元晶片10的位置形成通孔32、42并且填充导电膏34、44，此后在第一块板30或第二块板40上施加压力(图6的操作130)。并且，如图8所示，内部电路36、46和外部电路38、48对应于每个单元晶片10和通孔32、42形成。
图9表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图。图9表示出并联晶片1、单元晶片10、导电件20、第一块板30、第二块板40、第三块板50、通孔32和42、内部电路36和46以及外部电路38和48。
甚至在通过施加压力实现导电的条件下使用导电件，如同图8所示的实施方式，仍然存在不需要连接每个单元晶片10和外部电路38、48的情况下连接并联晶片1和外部电路38、48的情况。在这种情况下，除了如图7所示形成一个通孔的方法外，可以在对应于每个单元晶片的位置形成通孔，并且在第一块板30或第二块板40上施加压力可以实现单元晶片10与外部电路38、48之间的电连接，同时可以形成不对应于每个单元晶片的外部电路38、48。
由于加压过程每个单元晶片施加的作用力大于图7所示的情况，因此提高了通过施加压力实现电连接的可能性。
图10表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图。图10表示出并联晶片1、单元晶片10、导电件20、第一块板30、第二块板40、第三块板50、凸点铜箔60和凸点62。
此实施方式的特征在于，当并联晶片1定位在第一块板30和第二块板40之间并嵌入之后，每块具有多个凸点62的凸点铜箔60，被从第二块板40和第一块板30的外部压向并联晶片1，从而使多个单元晶片10和凸点铜箔60电连接(图6的操作140)。
具有多个凸点62的凸点铜箔(bumped copper foil)是本领域一般技术人员公知的制品，省略其详细解释。在此实施方式中，使用每块具有多个凸点62的凸点铜箔，由此省略了以下过程：在第一块板30或第二块板40上形成用于嵌入式晶片与外部电路之间电连接的通孔32、42，以及填充导电膏34、44。因此，可以更快地制造晶片嵌入式印刷电路板，并且成本低。
可以理解的是，可以应用于第一块板30和第二块板40，使凸点铜箔60上突出的多个凸点62可以插入第一块板30或第二块板40中以连接到导电件20的、本领域一般技术人员所公知的任何类型的材料，都包括在本发明的范围之内。
而且，如图8和图9所示，为了使每个单元晶片10电连接凸点铜箔60，优选地，在凸点铜箔60上对应于并联晶片1中所包括的多个单元晶片10的位置形成多个凸点62。
同时，通过根据本发明实施方式的制造并联晶片嵌入式印刷电路板的方法制备的印刷电路板，如图7(b)、图8、图9和图10(b)所示，是其中嵌入有并联晶片1的印刷电路板，其中的并联晶片1包括第一导电件20，电连接到在上和下表面上形成有电极的多个单元晶片10的上表面电极；以及第二连接件20，电连接多个单元晶片的下表面电极。
图11表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图，图12表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路的横截面图。图11和图12表示出单元晶片10、导电膏22、第一块板30、第二块板40、第三块板50、通孔32和42、外部电路38和48、凸点铜箔60和凸点62。
图11和图12表示本发明的不同实施方式，其中不是像前面的实施方式一样形成并联晶片而后嵌入板中，而是在多个单元晶片10制成并联晶片的同时装在板上。
这样，为了制造如图11或12所示的并联晶片嵌入式印刷电路板，首先将导电膏22涂覆在第一块板30上作为导电件，其中第一块板30是CCL板。接着，使用SMT设备，将多个单元晶片10装在涂覆有导电膏22的部分形成并联晶片，其中多个单元晶片10并联对齐。
以下的过程是干燥导电膏22并堆积绝缘板，如同前面的实施方式一样。即，将在对应于多个单元晶片10的位置加工出空洞的第三块板50堆积在第一块板30上，第二块板40堆积在第三块板50上，然后将多个单元晶片10电连接外部电路，完成印刷电路板。
单元晶片10和外部电路38、48之间的电连接，如同前面的实施方式一样，可以通过钻通孔32、42并填充导电膏完成，或者通过加压具有多个凸点62的凸点铜箔60完成。
在图11中，在第一块板30上涂覆导电膏22的部分以及第二块板40上连接多个单元晶片10的部分加工出通孔32、42，并且填充导电膏，从而电连接单元晶片10和外部电路38、48。
在图12中，凸点铜箔60已经连接，在与第一块板30上涂覆导电膏22的部分以及第二块板40上连接多个单元晶片10的部分具有一个或多个凸点62，并且加压使单元晶片10和凸点铜箔60电连接，凸点铜箔60是外部电路38、48。
图13表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图。图13表示出单元晶片11、电极14、连接件15a和15b、导电件20、第一块板30、通孔32、外部电路38、第二块板40、第三块板50、凸点铜箔60和凸点62。
在图13所示的实施方式中，与图11和12中涂覆导电膏22的那些不同，在导电件20连接到第一块板30之后，安装单元晶片11以形成并联晶片。
即，诸如导电带的导电件20装到CCL板上，即第一块板30，并且如同图11和图12所示，通过SMT将多个单元晶片11并联对齐形成并联晶片。
这里，可以使用任何晶片，它们具有形成在上表面和下表面或者左表面和右表面上的电极。但是，当使用在左侧和右侧形成电极的晶片时，电极与连接件15a、15b连接，部分连接件15a、15b位于晶片的上表面和下表面，实现与在上和下表面形成电极的晶片具有等同的形式。
在使用连接件15a、15b实现与晶片的上和下表面形成电极等同的方式时，本领域一般技术人员清楚的是，那些连接件15a、15b必须应用于由导电物质制成的部分15a，而其余部分由绝缘物质制成。
如同前面的实施方式一样，以下过程用于堆积第三块板50(绝缘板)，然后加压具有多个凸点62的凸点铜箔60，从而完成与外部电路的电连接。
在图11到13所示的实施方式中，作为导电件20，在CCL板上涂覆导电膏22或粘贴导电带，而不是使用导电膜或双向导电膜等，此后使用SMT设备按并联方式对齐晶片形成并联晶片，然后在第一块板30和第二块板40上形成通孔32并且填充导电膏，或者加压上面形成多个凸点62的凸点铜箔60，完成电连接。
图14表示根据本发明另一个优选实施方式的并联晶片嵌入式印刷电路板的横截面图。图14表示出单元晶片11、电极14、连接件15a和15b、导电件20、第一块板30、第二块板40、第三块板50、凸点铜箔60和凸点62。
图14所示的实施方式表示使用单元晶片11制造并联晶片嵌入式印刷电路板的情况，其中的单元晶片11，例如典型的MLCC，其左侧和右侧形成电极14。
虽然单元晶片11的电极14形成在左侧和右侧的情况类似于单元晶片11的电极形成在上表面和下表面的情况，但由于晶片的电极形成在不同位置，通过将电极14连接到连接件15a、15b，形成与电极形成在上表面和下表面的情况相同的结构。
在嵌入单元晶片11之后，与外部电路的电连接，如上所述，可以通过在第一块板30和第二块板40上形成通孔32并填充导电膏完成，或者通过加压具有多个凸点62的凸点铜箔60完成。
此实施方式一般用于MLCC，也可以用于嵌入不同类型的晶片，例如电阻和电感等等。
根据如上构成的本发明，可以在低成本下将晶片嵌入印刷电路板中，因为一次可以嵌入多个单元晶片，并且在加工空洞或通孔时可以使用机械钻孔或刨槽机代替激光钻孔。同时利用单独的多个单元晶片或者作为一个单独的并联晶片得到优异的适用性，因为嵌入可以在多个实施方式中执行。
并且，由于使用导电件并联多个单元晶片，可以消除各个晶片之间的厚度差产生的公差，也可以提高并联晶片的机械强度。此外，通过并联容量有限的薄晶片，可以得到高容量(大于100nF)，从而可以以较薄的厚度制造和嵌入晶片。
由于嵌入式晶片和外部电路之间的电连接不是通过形成激光通孔(BVH)和层叠实现，而是通过机械加工通孔并填充导电膏实现的，因此BVH的深度可以大于其宽度，从而可以解决不恰当层叠的问题。
虽然已经参考特殊实施例详细说明了本发明的精神，但实施例仅是用于解释的目的，并不是限制本发明。本领域一般技术人员应该认识到，在不偏离本发明的范围和精神的情况下可以改变或修改这些实施例。

Claims (23)

1.一种制造并联晶片嵌入式印刷电路板的方法，所述方法包括：
(a)使用至少一个导电件，通过并联其上表面和下表面形成有电极或电连接件的多个单元晶片而形成并联晶片；
(b)将并联晶片一侧的电极连接到第一块板；以及
(c)将并联晶片另一侧的电极连接到第二块板。
2.一种制造并联晶片嵌入式印刷电路板的方法，所述方法包括：
(d)通过将多个单元晶片安装在与第一块板连接的至少一个导电件上而形成并联晶片；
(e)将在对应于多个单元晶片的位置加工出至少一个空洞的第三块板堆积到第一块板上；以及
(f)将第二块板堆积在第三块板上，并且将多个单元晶片与外部电路电连接。
3.根据权利要求1所述的方法，其中所述操作(a)或所述操作(b)还包括形成第三块板，所述第三块板上被加工出对应于并联晶片尺寸的至少一个空洞，并且所述方法还包括在所述操作(b)和所述操作(c)之间，将第三块板堆积到第一块板上，使并联晶片插入所述空洞中。
4.根据权利要求1或2所述的方法，其中导电件是以下的任何一种或多种：导电膏、导电聚合物膜、导电聚合物、双向导电带和导电环氧树脂。
5.根据权利要求2或3所述的方法，其中第三块板是上面形成有电路的铜覆层。
6.根据权利要求5所述的方法，其中形成在第三块板上的电路与并联晶片电连接。
7.根据权利要求2或3所述的方法，其中空洞是使用机械钻孔或刨槽机加工的。
8.根据权利要求1所述的方法，其中所述操作(a)到(c)中的任何一个还包括：在第一块板上或第二块板上连接并联晶片的部分形成一个或多个通孔，并用导电膏填充该通孔。
9.根据权利要求8所述的方法，其中每个通孔形成在与多个单元晶片对应的位置。
10.根据权利要求8或9所述的方法，还包括：通过将第一块板或第二块板压向并联晶片，使多个单元晶片和导电膏电连接。
11.根据权利要求2所述的方法，其中所述操作(d)到(f)中的任何一个还包括：在第一块板上连接导电件的部分或者在第二块板上连接多个单元晶片的部分形成一个或多个通孔，并且用导电膏填充该通孔。
12.根据权利要求1或2所述的方法，还包括：在最后操作之后，从第一块板或第二块板的外部增加具有多个凸点的至少一个凸点铜箔，并且通过将该凸点铜箔朝多个单元晶片加压而使多个单元晶片电连接该凸点铜箔。
13.根据权利要求12所述的方法，其中多个凸点中的每一个形成在对应于多个单元晶片的位置。
14.根据权利要求1或2所述的方法，其中电极形成在单元晶片的左侧和右侧，并且分别电连接到电极的部件分别连接到单元晶片的上表面和下表面。
15.一种具有嵌入式并联晶片的印刷电路板，包括：
在其上表面和下表面上形成有电极或电连接件的多个单元晶片；
电连接多个单元晶片的上表面的第一导电件；以及
电连接多个单元晶片的下表面的第二导电件。
16.根据权利要求15所述的具有嵌入式并联晶片的印刷电路板，其中第一导电件连接第一块板，第二导电件连接第二块板。
17.根据权利要求15所述的具有嵌入式并联晶片的印刷电路板，其中第三块板上具有与并联晶片尺寸对应的空洞，并且该第三块板定位在第一块板和第二块板之间，使并联晶片插在空洞中。
18.根据权利要求17所述的具有嵌入式并联晶片的印刷电路板，其中第三块板是上面形成有电路的铜覆层，并且该电路电连接并联晶片。
19.根据权利要求16所述的具有嵌入式并联晶片的印刷电路板，其中在第一块板上或第二块板上连接并联晶片的部分形成有一个或多个通孔，并且用导电膏填充该通孔。
20.根据权利要求19所述的具有嵌入式并联晶片的印刷电路板，其中每个通孔形成在与多个单元晶片对应的位置。
21.根据权利要求16所述的具有嵌入式并联晶片的印刷电路板，其中具有多个凸点的至少一个凸点铜箔连接到第一块板或第二块板的外部，并且多个凸点插入第一块板或第二块板中。
22.根据权利要求21所述的具有嵌入式并联晶片的印刷电路板，其中多个凸点中的每一个形成在与多个单元晶片对应的位置。
23.根据权利要求15所述的具有嵌入式并联晶片的印刷电路板，其中第一导电件和第二导电件是以下的任何一种或多种：导电膏、导电聚合物膜、导电聚合物、双向导电带和导电环氧树脂。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103987195B (zh) * 2009-06-23 2017-04-12 维亚机械株式会社 印刷基板的开孔加工方法
CN107949166A (zh) * 2017-11-30 2018-04-20 广州兴森快捷电路科技有限公司 埋置元件电路板的制作方法及埋置元件电路板
CN113891582A (zh) * 2021-09-26 2022-01-04 东莞康源电子有限公司 一种新的埋置芯片类载板加工方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100788213B1 (ko) * 2006-11-21 2007-12-26 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
DE102007004815A1 (de) * 2007-01-31 2007-11-22 Siemens Ag Manipulationsgeschütztes Funkgerät
JP2013171926A (ja) * 2012-02-20 2013-09-02 Denso Corp 電子部品
EP3181284B1 (de) * 2015-12-17 2018-09-12 Robert Bosch Gmbh Stromrichterschaltung
DE112018002209A5 (de) * 2017-04-27 2020-05-07 Allied Vision Technologies Gmbh Vorrichtung zur Erfassung von Daten
CN112996216B (zh) * 2019-12-12 2023-04-04 华为技术有限公司 一种堆叠式模组及其制作方法和终端

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5869894A (en) * 1997-07-18 1999-02-09 Lucent Technologies Inc. RF IC package
US6388207B1 (en) * 2000-12-29 2002-05-14 Intel Corporation Electronic assembly with trench structures and methods of manufacture
JP2004349457A (ja) * 2003-05-22 2004-12-09 Matsushita Electric Ind Co Ltd Ｌｓｉパッケージ
KR100688769B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103987195B (zh) * 2009-06-23 2017-04-12 维亚机械株式会社 印刷基板的开孔加工方法
CN107949166A (zh) * 2017-11-30 2018-04-20 广州兴森快捷电路科技有限公司 埋置元件电路板的制作方法及埋置元件电路板
CN107949166B (zh) * 2017-11-30 2020-04-14 广州兴森快捷电路科技有限公司 埋置元件电路板的制作方法及埋置元件电路板
CN113891582A (zh) * 2021-09-26 2022-01-04 东莞康源电子有限公司 一种新的埋置芯片类载板加工方法

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