JPH06334098A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH06334098A
JPH06334098A JP11842293A JP11842293A JPH06334098A JP H06334098 A JPH06334098 A JP H06334098A JP 11842293 A JP11842293 A JP 11842293A JP 11842293 A JP11842293 A JP 11842293A JP H06334098 A JPH06334098 A JP H06334098A
Authority
JP
Japan
Prior art keywords
semiconductor device
package body
board
circuit board
cavity recess
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11842293A
Other languages
English (en)
Inventor
Masatoshi Akagawa
雅俊 赤川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP11842293A priority Critical patent/JPH06334098A/ja
Publication of JPH06334098A publication Critical patent/JPH06334098A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 半導体チップを搭載するキャビティ凹部が接
続用ピンの立設面に開口されているキャビティダウン型
の半導体装置において、半導体装置を形成するパッケー
ジ本体とキャビティ凹部を覆う回路基板との組立を容易
に行うことのできる半導体装置を提供する。 【構成】 半導体チップ14が搭載されたパッケージ本
体10のキャビティ凹部24が開口されたパッケージ面
に、複数本の接続用ピン16が立設されたキャビティダ
ウン型の半導体装置において、該キャビティ凹部24の
開口部を覆うように配設された、電気絶縁性樹脂層から
成る回路基板11の配線パターンとパッケージ本体10
の配線パターンとが、可撓性フィルムから成るフレキシ
ブル基板20の配線パターンを介して電気的に接続され
ていると共に、回路基板11に複数本の接続用ピン26
が立設されていることを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に関し、更に
詳細には半導体チップが搭載されたパッケージ本体のキ
ャビティ凹部が開口されたパッケージ面に、外部回路基
板の端子等と接続される複数本の接続用ピンが立設され
た、いわゆるキャビティダウン型の半導体装置に関す
る。
【0002】
【従来の技術】半導体装置に搭載される半導体チップ
は、高集積化が進むと共に、高出力化しつつある。この
様な高出力の半導体チップを搭載された半導体装置で
は、半導体チップから放出される熱を迅速に放散するこ
とを要するため、図3に示す如く、放熱フィン103が
装着される。この放熱フィン103は、半導体チップ1
04を搭載するキャビティ凹部110が形成されるよう
に、セラミックパッケージ100の一面に樹脂系接着剤
106を介して接合されたアルミ製又は銅製のヒートシ
ンク102に、樹脂系接着剤106を介して接合され
る。尚、半導体チップ104は、キャビティ凹部110
の底面を形成するヒートシンク102に、熱伝導性接着
剤108を介して接合される。
【0003】図3に示す半導体装置のセラミックパッケ
ージ100は、配線パターンが内部に形成され、半導体
チップ104の電極とパッケージ100のキャビティ凹
部110内の段差部に形成された配線パターンの電極と
がワイヤにて電気的に接合される。これら半導体チップ
104及びワイヤは、キャビティ凹部110を覆うキャ
ップ114によって密閉される。この様に、図3に示す
半導体装置は、セラミックパッケージ100の一面側に
放熱フィン103が装着されているため、外部配線基板
の端子等と接続する接続用ピン116、116・・は、
キャビティ凹部110が開口されたパッケージ面に立設
された、いわゆるキャビティダウン型の半導体装置とな
る。
【0004】図3に示すキャビティダウン型の半導体装
置によれば、半導体チップ104が発熱する熱を半導体
装置から迅速に放熱できるため、高出力の半導体チップ
を使用しても蓄熱に因る誤動作等の懸念を解消できる。
しかし、キャビティダウン型の半導体装置においては、
接続用ピン116を立設する場所が、キャビティ凹部1
10の開口部周縁に限定される。このため、立設する接
続用ピン116の本数が増加すると、接続用ピン116
の立設面積を確保すべく、パッケージ100を大型化せ
ざるを得ず、半導体装置の小型化の要請に応えることが
できない。特に、最近の様に、半導体チップの高集積化
の進展等に因り、半導体装置の多ピン化が要請される場
合、パッケージの大型化が顕著になってきた。このた
め、特開平3ー256351号公報等において、キャビ
ティ凹部を覆う金属性キャップに、電源用又は接地用等
の特定用途に用いる接続用ピンを立設したキャビティダ
ウン型の半導体装置が提案されている。
【0005】
【発明が解決しようとする課題】この様に、キャビティ
ダウン型の半導体装置において、キャビティ凹部を覆う
キャップに接続用ピンを立設することによって、接続用
ピンの立設面積を拡大でき、多ピン化の要請に応えつつ
半導体装置の小型化を図ることも可能となる。しかしな
がら、キャビティ凹部を覆うキャップに接続用ピンが立
設されたキャビティダウン型の半導体装置は、半導体装
置を形成するセラミックパッケージ本体の配線パターン
とキャビティ凹部を覆うキャップの配線パターンとの電
気的接続を行う際に、両者の厳密な位置合わせを要する
ため、セラミックパッケージ本体とキャップとの組立作
業が極めて困難となり、工業的生産がなされていなかっ
た。そこで、本発明の目的は、半導体チップを搭載する
キャビティ凹部が接続用ピンの立設面に開口されている
キャビティダウン型の半導体装置において、半導体装置
を形成するパッケージ本体とキャビティ凹部を覆う回路
基板との組立を容易に行うことのできる半導体装置を提
供することにある。
【0006】
【課題を解決するための手段】本発明者は、前記目的を
達成するために検討を重ねた結果、パッケージ本体とキ
ャビティ凹部を覆う回路基板との各々に形成された配線
パターンの電気的接続を、可撓性フィルム上に配線パタ
ーンが形成されたフレキシブル基板によって行うことが
有効であることを知り、本発明に到達した。すなわち、
本発明は、配線パターンが内部に形成されたパッケージ
本体のキャビティ凹部に半導体チップが搭載された半導
体装置において、該キャビティ凹部の開口部が、配線パ
ターンが形成された回路基板によって覆われていると共
に、前記回路基板とパッケージ本体との配線パターン
が、電気絶縁性樹脂によって形成された可撓性フィルム
から成るフレキシブル基板に設けられた配線パターンを
介して電気的に接続され、且つ前記回路基板に複数本の
接続用ピンが立設されていることを特徴とする半導体装
置にある。かかる構成を有する本発明において、パッケ
ージ本体のキャビティ凹部が開口されたパッケージ面に
対して反対側の面に、放熱板を介して放熱用フィンを装
着することにより、半導体チップの発熱を迅速に半導体
装置外に放熱できる。また、パッケージ本体及び回路基
板の各々を、電気絶縁性樹脂から成り且つ配線パターン
が多層に配設された多層リジット基板によって形成する
ことによって、半導体装置をセラミックパッケージから
成る半導体装置に比較して安価に製造できる。
【0007】
【作用】本発明によれば、キャビティダウン型の半導体
装置において、キャビティ凹部の開口部を覆う回路基板
とパッケージ本体との配線パターンの電気的接続を、可
撓性フィルム上に配線パターンが形成されたフレキシブ
ル基板を介して行うため、予めフレキシブル基板に形成
された配線パターンの両端にパッケージ本体と回路基板
との各配線パターンを接続した後、パッケージ本体と回
路基板とを接合することができる。このため、パッケー
ジ本体と回路基板とを接合する際に、両者の厳密な位置
合わせを行うことを要せず、半導体装置の組立を容易に
行うことができる。
【0008】
【実施例】本発明を図面を用いて更に詳細に説明する。
図1に本発明の一実施例に係る断面図を示す。図1に示
すパッケージ本体10は、低誘電率の電気絶縁性樹脂層
を介して配線パターンが多層に形成された多層リジッド
基板から成る。このパッケージ本体10の中央部には、
フレキシブル基板20の一端部に樹脂系接着剤16で接
合されたアルミ製又は銅製のヒートシンク12によって
底面が形成され、且つ配線パターンのワイヤボンディン
グエリヤが設けられた段差部を具備するキャビティ凹部
24が形成されている。かかるキャビティ凹部24の底
面には、半導体チップ14がキャビティ凹部24の底面
を形成するヒートシンク12に熱伝導性接着剤18によ
って接合されている。更に、ヒートシンク12とパッケ
ージ本体10との間には、ポリイミド等の電気絶縁性樹
脂から成る可撓性フィルム上に配線パターンが形成され
たフレキシブル基板20の一端部がパッケージ10と一
体に形成されている。このフレキシブル基板20の配線
パターンは、パッケージ本体10内の配線パターンとビ
ア等により電気的に接続されている。
【0009】かかるフレキシブル基板20は可撓性を有
するため、その途中が曲折されて他方の端部がパッケー
ジ本体10のキャビティ凹部24の開口部周縁に樹脂系
接着剤16によって接合される。このフレキシブル基板
20の他方の端部には、パッケージ本体10と同様に、
低誘電率の電気絶縁性樹脂層を介して配線パターンが多
層に形成された回路基板11が一体に形成されている。
かかる回路基板11は、その配線パターンとフレキシブ
ル基板20の配線パターンとがビア等によって電気的に
接合され、且つキャビティ凹部24が開口されているパ
ッケージ面の全面を覆う様に、フレキシブル基板20を
介して接合される。
【0010】しかも、回路基板11には、接続用ピン2
6、26・・・が立設される。このため、図1に示す半
導体装置では、キャビティ凹部24が開口されたパッケ
ージ面の全面を接続用ピン26の立設面に利用できるの
である。図1に示す半導体装置では、キャビティ凹部2
4に搭載された半導体チップ24と、キャビティ凹部2
4の途中の段差部に形成されたパッケージ本体10の配
線パターンとがワイヤによって電気的に接続され、且つ
搭載された半導体チップ14とワイヤ等はシリコーン樹
脂等の耐熱性樹脂22がキャビティ凹部24に充填され
て封止されている。更に、図1に示す半導体装置には、
ヒートシンク12上に放熱フィン13が樹脂系接着剤1
6を介して接合され、放熱効率の向上を図っている。
【0011】図1に示す半導体装置を製造する際には、
図2に示す様に、先ず、フレキシブル基板20の両端部
の各々に、パッケージ本体10と接続用ピン26が立設
される回路基板11とを一体に接続する。この際に、パ
ッケージ本体10とフレキシブル基板20、及びフレキ
シブル基板20と回路基板11において、各々に対応す
る配線パターン同士がビア等によって電気的に接続され
る。更に、パッケージ本体10と一体に接続されたフレ
キシブル基板20の一端部には、アルミ製又は銅製のヒ
ートシンク12を樹脂系接着剤16によって接続し、キ
ャビティ凹部24を形成する。次いで、キャビティ凹部
24の底面を形成するヒートシンク12に、半導体チッ
プ14を熱伝導性接着剤18によって接合した後、半導
体チップ14の電極と、キャビティ凹部24の途中の段
差部に形成されたパッケージ本体10の配線パターンと
をワイヤボンディングする。その後、半導体チップ14
及びワイヤを、キャビティ凹部24にシリコーン樹脂等
の耐熱性樹脂22を充填し封止する。
【0012】図2に示す様に、フレキシブル基板20の
両端部の各々に、パッケージ本体10と回路基板11と
を一体に接続した後、フレキシブル基板20を図2に示
す矢印R方向に曲折しつつ、フレキシブル基板20の回
路基板11が接続された端部面をパッケージ本体10の
キャビティ凹部24の開口面に樹脂系接着剤によって接
合する。この際に、キャビティ凹部24の開口部が開口
されたパッケージ本体10の全面は、フレキシブル基板
20を介して回路基板11と接合される。また、パッケ
ージ本体10の他方の面に接合されたヒートシンク12
には、放熱フィン13を樹脂系接着剤によって接合す
る。尚、本実施例においては、種々の接着剤を使用して
いるため、各部品の組立を完了した後にキュアを施し、
各部品の接合の完全を図る。この様に、本実施例の半導
体装置においては、キャビティ凹部24の開口部が開口
されたパッケージ本体10面の全面を、接続用ピン26
の立設面に利用できるため、従来のキャビティダウン型
の半導体装置(図3)の如く、キャビティ凹部24が開
口部周縁に限定されることがなく、多ピン化を図りつつ
半導体装置を小型化できる。更に、キャビティ凹部24
の開口部が開口されたパッケージ本体10面の反対面に
は、放熱フィン13を装着でき、半導体装置の放熱性を
向上できるため、高出力の半導体チップを搭載できる。
【0013】
【発明の効果】本発明によれば、高出力の半導体チップ
が搭載されるキャビティダウン型の半導体装置におい
て、接続用ピンの立設面積を著しく拡大できるため、多
ピン化を図りつつ半導体装置の小型化を図ることができ
る。しかも、かかる半導体装置の組立作業を容易に行う
ことができ、工業的生産を可能とすることができる。
【図面の簡単な説明】
【図1】本発明の一実施例を示す断面図である。
【図2】図1に示す半導体装置の製造方法を説明するた
めの説明図である。
【図3】従来のキャビティダウン型の半導体装置の断面
図である。
【符号の説明】
10 パッケージ本体 11 回路基板 12 ヒートシンク 13 放熱フィン 14 半導体チップ 20 フレキシブル基板 24 キャビティ凹部 26 接続用ピン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/34 A

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 配線パターンが内部に形成されたパッケ
    ージ本体のキャビティ凹部に半導体チップが搭載された
    半導体装置において、 該キャビティ凹部の開口部が、配線パターンが形成され
    た回路基板によって覆われていると共に、 前記回路基板とパッケージ本体との配線パターンが、電
    気絶縁性樹脂によって形成された可撓性フィルムから成
    るフレキシブル基板に設けられた配線パターンを介して
    電気的に接続され、 且つ前記回路基板に複数本の接続用ピンが立設されてい
    ることを特徴とする半導体装置。
  2. 【請求項2】 パッケージ本体のキャビティ凹部が開口
    されたパッケージ面に対して反対側の面に、放熱板を介
    して放熱用フィンが装着されている請求項1記載の半導
    体装置。
  3. 【請求項3】 パッケージ本体及び回路基板が、電気絶
    縁性樹脂から成り且つ配線パターンが多層に配設された
    多層リジット基板によって形成されている請求項1記載
    の半導体装置。
JP11842293A 1993-05-20 1993-05-20 半導体装置 Pending JPH06334098A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11842293A JPH06334098A (ja) 1993-05-20 1993-05-20 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11842293A JPH06334098A (ja) 1993-05-20 1993-05-20 半導体装置

Publications (1)

Publication Number Publication Date
JPH06334098A true JPH06334098A (ja) 1994-12-02

Family

ID=14736254

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11842293A Pending JPH06334098A (ja) 1993-05-20 1993-05-20 半導体装置

Country Status (1)

Country Link
JP (1) JPH06334098A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09191068A (ja) * 1996-01-09 1997-07-22 Riyoosan:Kk 放熱効果の良好な半導体素子用ヒートシンク
US6014320A (en) * 1998-03-30 2000-01-11 Hei, Inc. High density stacked circuit module
US6441476B1 (en) 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
US6674869B2 (en) 2000-02-23 2004-01-06 Hei, Inc. Hearing-aid assembly using folded flex circuits
JP2007081408A (ja) * 2005-09-14 2007-03-29 Samsung Electro-Mechanics Co Ltd リジッド−フレキシブルパッケージオンパッケージ(pop)用印刷回路基板及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09191068A (ja) * 1996-01-09 1997-07-22 Riyoosan:Kk 放熱効果の良好な半導体素子用ヒートシンク
US6014320A (en) * 1998-03-30 2000-01-11 Hei, Inc. High density stacked circuit module
US6646335B2 (en) 1999-10-20 2003-11-11 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
US6674869B2 (en) 2000-02-23 2004-01-06 Hei, Inc. Hearing-aid assembly using folded flex circuits
US6441476B1 (en) 2000-10-18 2002-08-27 Seiko Epson Corporation Flexible tape carrier with external terminals formed on interposers
JP2007081408A (ja) * 2005-09-14 2007-03-29 Samsung Electro-Mechanics Co Ltd リジッド−フレキシブルパッケージオンパッケージ(pop)用印刷回路基板及びその製造方法
US7802358B2 (en) 2005-09-14 2010-09-28 Samsung Electro-Mechanics Co., Ltd. Rigid-flexible printed circuit board manufacturing method for package on package

Similar Documents

Publication Publication Date Title
US10079226B2 (en) Semiconductor device
US6566164B1 (en) Exposed copper strap in a semiconductor package
US7098533B2 (en) Printed circuit board with a heat dissipation element and package comprising the printed circuit board
JPH0669402A (ja) プリント基板およびその製造方法
US20050205970A1 (en) [package with stacked substrates]
JP2002076252A (ja) 半導体装置
US20040135243A1 (en) Semiconductor device, its manufacturing method and electronic device
JP3448159B2 (ja) 電力用半導体装置
JPH08222690A (ja) マイクロプロセッサ用半導体モジュール
JP2573809B2 (ja) 電子部品内蔵のマルチチップモジュール
JPH06334098A (ja) 半導体装置
JPH0661372A (ja) ハイブリッドic
JP3253154B2 (ja) 半導体装置用パッケージ及び半導体装置
JP2620611B2 (ja) 電子部品搭載用基板
JP4810898B2 (ja) 半導体装置
JP3408375B2 (ja) 半導体装置
US11553616B2 (en) Module with power device
JP2003007914A (ja) 半導体装置
JP2001244667A (ja) 電子回路装置
JP2005167159A (ja) 積層型半導体装置
JP2816496B2 (ja) 電子部品搭載用基板
JP2002064174A (ja) 半導体装置及びその製造方法
JP3206545B2 (ja) 積層可能な半導体装置およびモジュール
CN117293101A (zh) 一种功率模组及其制作方法、功率设备
JP2504262Y2 (ja) 半導体モジュ―ル