DE102005007373A1 - Leistungshalbleiterbaugruppe - Google Patents
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Abstract
Die Erfindung betrifft eine Leistungshalbleiterbaugruppe mit einem Träger (50), einem ersten Halbleiterchip (10) und einem zweiten Halbleiterchip (20). Dabei weist der erste Halbleiterchip (10) einen ersten Hauptanschluss (11) und einen zweiten Hauptanschluss (12) auf, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips (10) angeordnet sind. Der zweite Halbleiterchip (20) weist einen ersten Hauptanschluss (21) und einen zweiten Hauptanschluss (22) auf, die auf einander gegenüberliegenden Seiten des zweiten Halbleiterchips (20) angeordnet sind. DOLLAR A Eine erste Seite (51) des Trägers (50) ist mit einer strukturierten Metallisierung (60) versehen, die einen ersten Abschnitt (61) und einen von diesem beabstandeten zweiten Abschnitt (62) aufweist. Der erste Halbleiterchip (10) ist auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (12) mechanisch und elektrisch leitend mit dem ersten Abschnitt (61) verbunden. Der zweite Halbleiterchip (20) ist auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (22) mechanisch und elektrisch leitend mit dem zweiten Abschnitt (62) verbunden. DOLLAR A Der erste Hauptanschluss (11) des ersten Halbleiterchips (10) und der erste Hauptanschluss (21) des zweiten Halbleiterchips (20) sind miteinander sowie mit einem zum Anschluss einer externen Last (100) oder einer externen Versorgungsspannung vorgesehenen ersten Anschlusskontakt (71) elektrisch ...
Description
- Die Erfindung betrifft eine Leistungshalbleiterbaugruppe.
- Derartige Leistungshalbleiterbaugruppen umfassen typischerweise einen oder mehrere Halbleiterchips, die auf einem gemeinsamen Träger montiert sind. In der Regel weist jeder der Halbleiterchips zwei Hauptanschlüsse auf, die insbesondere bei vertikalen Bauelementen auf einander gegenüberliegenden Seiten des Halbleiterchips angeordnet sind.
- Es ist üblich, die einzelnen Chips elektrisch leitend jeweils auf einem Träger zu montieren, der gleichzeitig einen Anschluss des Bauelements bildet.
- In der Regel werden derartige Leistungshalbleiterbaugruppen zum Schalten einer Last verwendet. Dazu wird einer der Hauptanschlüsse mit der Last und der andere der Hauptanschlüsse mit einer Versorgungsspannung elektrisch leitend verbunden, wobei einer der Anschlüsse durch den Träger gebildet ist.
- Solche Leistungshalbleiterbaugruppen werden häufig gegenüberliegend den Halbleiterchips mit einem Kühlkörper thermisch kontaktiert, um die in den Halbleiterchips entstehende Verlustwärme abzuleiten. Anstelle des Kühlkörpers oder zusätzlich zu diesem kann auf der den Halbleiterchips abgewandten Seite des Trägers eine Metallplatte, ein Wärmespeicher oder eine metallische Folie angeordnet sein.
- In jedem Fall sind dabei zwischen den dem Träger zugewandten Hauptanschlüssen der Halbleiterchips und einer damit elektrisch leitend verbundenen Metallisierung des Trägers einerseits und dem Kühlkörper und/oder dem Wärmespeicher und/oder der Metallplatte und/oder der metallischen Folie Koppelkapazitäten ausgebildet, die insbesondere bei hohen Schaltfre quenzen zu Schaltungsverlusten führen. Ist der Kühlkörper, der Wärmespeicher, die Metallplatte bzw. die metallische Folie geerdet, so resultieren diese Schaltungsverluste im Wesentlichen aus Verschiebungsströmen im Erdleiter, ohne Erdung im Wesentlichen aus der Abstrahlung elektromagnetischer Wellen.
- Es ist daher die Aufgabe der vorliegenden Erfindung, eine Leistungshalbleiterbaugruppe mit reduzierten Schaltungsverlusten und reduzierter Störstrahlung bereitzustellen, ohne die Wärmeableitung der Leistungshalbleiterbaugruppe zu verschlechtern.
- Diese Aufgabe wird durch eine Leistungshalbleiterbaugruppe gemäß Anspruch 1 sowie durch eine Leistungshalbleiterbaugruppe gemäß Anspruch 26 gelöst. Bevorzugte Ausführungsformen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
- Eine erfindungsgemäße Leistungshalbleiterbaugruppe umfasst einen Träger, einen ersten Halbleiterchip und einen zweiten Halbleiterchip. Der erste Halbleiterchip weist einen ersten Hauptanschluss und einen zweiten Hauptanschluss auf, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips angeordnet sind. Der zweite Halbleiterchip weist einen ersten Hauptanschluss und einen zweiten Hauptanschluss auf, die auf einander gegenüberliegenden Seiten des zweiten Halbleiterchips angeordnet sind.
- Eine erste Seite des Trägers ist mit einer strukturierten Metallisierung versehen, die einen ersten Abschnitt und einen von diesem beabstandeten zweiten Abschnitt aufweist. Der erste Halbleiterchip ist auf der ersten Seite des Trägers angeordnet und mittels seines zweiten Hauptanschlusses mechanisch und elektrisch leitend mit dem ersten Abschnitt verbunden. Der zweite Halbleiterchip ist auf der ersten Seite des Trägers angeordnet und mittels seines zweiten Hauptanschlusses mechanisch und elektrisch leitend mit dem zweiten Abschnitt verbunden.
- Der erste Hauptanschluss des ersten Halbleiterchips und der erste Hauptanschluss des zweiten Halbleiterchips sind miteinander sowie mit einem zum Anschluss einer externen Last oder einer externen Versorgungsspannung vorgesehenen ersten Anschlusskontakt elektrisch leitend miteinander verbunden.
- Damit ist bei der erfindungsgemäßen Leitungshalbleiterbaugruppe der Lastanschluss des Halbleiterchips auf dessen dem Träger abgewandter Seite angeordnet.
- Wird auf der dem Halbleiterchip abgewandten Seite des Trägers ein metallischer Körper, beispielsweise ein Kühlkörper und/oder ein Wärmespeicher und/oder eine Metallplatte und/oder eine metallische Folie, angeordnet, so ist die eingangs erwähnte, zwischen dem metallischen Körper und dem mit dem Lastanschluss verbundenen Hauptanschluss gebildete Koppelkapazität gegenüber einer Anordnung gemäß dem Stand der Technik reduziert.
- Ursache hierfür sind vor allem der durch den metallischen Körper hervorgerufene Abschirmeffekt sowie der vergrößerte Abstand zwischen dem metallischen Körper und dem mit dem Lastanschluss verbundenen Hauptanschluss.
- Zum Anderen kann diese Koppelkapazität weiter reduziert werden, da die leitende Verbindung zwischen dem Lastanschluss und dem damit leitend verbundenen Hauptanschluss bei einer erfindungsgemäßen Anordnung eine geringere zur Koppelkapazität beitragende Fläche erfordert als eine entsprechende leitende Verbindung bei einer Anordnung gemäß dem Stand der Technik, bei der zumindest ein zwischen dem Halbleiterchip und dem Träger angeordneter Abschnitt der Metallisierung zur Koppelkapazität beiträgt. Dieser Abschnitt der Metallisierung ist dem Halbleiterchip verlötet und erfordert daher eine be stimmte Größe, die durch die Größe der betreffenden Lötfläche des Halbleiterchips bestimmt ist.
- Bei einer erfindungsgemäßen Anordnung muss die leitende Verbindung zum Lastanschluss lediglich für die erforderliche Stromtragfähigkeit ausgelegt sein, da die Wärmeableitung nach wie vor über den dem Träger zugewandten Hauptanschluss des ersten Halbleiterchips erfolgt.
- Die erfindungsgemäße Leistungshalbleiterbaugruppe wird nachfolgend anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Figuren näher erläutert. In den Figuren zeigen:
-
1 eine Seitenansicht einer als Halbbrücke ausgebildeten erfindungsgemäßen Leistungshalbleiterbaugruppe mit zwei zueinander komplementären Halbleiterchips, sowie zwei entsprechende Schaltbilder mit zwei Feldeffekttransistoren bzw. zwei bipolaren Transistoren, -
2 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei zueinander komplementären Halbleiterchips, die jeweils in Flip-Chip-Anordnung mit einem Träger verbunden sind, sowie zwei entsprechende Schaltbilder, -
3 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei äquivalenten Halbleiterchips, von denen der dem unteren Halbbrückenzweig zugeordnete Halbleiterchip in Flip-Chip-Anordnung mit einem Träger verbunden ist, sowie zwei entsprechende Schaltbilder, -
4 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei äquivalenten Halbleiterchips, von denen der dem oberen Halbbrückenzweig zugeord nete Halbleiterchip in Flip-Chip-Anordnung mit einem Träger verbunden ist, sowie zwei entsprechende Schaltbilder, -
5 das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, von denen jeder mit einer separaten Ansteuerschaltung angesteuert wird, wobei beide Ansteuerschaltungen mit dem Potenzial am Lastanschluss der Halbbrücke verbunden sind, sowie mit einer galvanisch trennenden Ansteuereinheit und einer Spannungsversorgungseinheit zur Bereitstellung der Versorgungsspannung für eine oder mehrere Ansteuerschaltungen, -
6a das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, die durch eine kombinierte Ansteuerschaltung angesteuert werden, -
6b den zeitlichen Verlauf der Ausgangsspannung des ersten Halbleiterchips gemäß6a , -
6c den zeitlichen Verlauf der Ausgangsspannung des zweiten Halbleiterchips gemäß6a , -
7a ein Schaltbild einer Halbbrücke mit zwei Halbleiterchips, deren Steueranschlüsse elektrisch leitend miteinander verbunden sind und die von einer kombinierten Ansteuerschaltung durch unterschiedliche Vorzeichen aufweisende Spannungspulse angesteuert werden, -
7b den zeitlichen Verlauf der Ausgangsspannung der kombinierten Ansteuerschaltung gemäß7a , -
8 einen Querschnitt durch eine Ansteuereinheit mit Potenzialtrennstelle und eine Ansteuerschaltung, die in einem gemeinsamen Gehäuse angeordnet sind, -
9 einen Querschnitt durch eine Halbbrücke mit zwei Halbleiterchips, bei der der Lastanschluss mittels einer Leiterbahn mit den ersten Hauptanschlüssen elektrisch verbunden ist, -
10 einen Querschnitt durch eine Halbbrücke mit zwei Halbleiterchips, die mittels einer Folientechnik kontaktiert sind, -
11 eine perspektivische Ansicht einer Halbbrücke, bei der jeder Halbbrückenzweig mehrere zueinander parallel geschaltete Halbleiterchips aufweist, deren erste Hauptanschlüsse mit dem Lastanschluss elektrisch verbunden sind und deren Steueranschlüsse elektrisch miteinander verbunden sind, -
12 das Schaltbild eines an ein Stromnetz angeschlossenen Umrichters mit vorgeschaltetem Gleichrichter, -
13 ein Schaltbild gemäß12 , bei dem Thyristoren anstelle von IGBTs vorgesehen sind, und -
14 ein Schaltbild eines mit Thyristoren aufgebauten Gleichrichters. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
-
1 zeigt eine Seitenansicht einer erfindungsgemäßen Leistungshalbleiterbaugruppe, die beispielhaft als Halbbrücke ausgebildet ist. Die Halbbrücke umfasst einen oberen Halbbrückenzweig I und einen unteren Halbbrückenzweig II. Der obere Halbbrückenzweig I umfasst einen ersten Halbleiterchip10 und eine erste Diode30 , der untere Halbbrückenzweig II einen zweiten Halbleiterchip20 und eine zweite Diode40 . Die Halbleiterchips10 bzw.20 weisen jeweils einen ersten Hauptan schluss11 bzw.21 , einen zweiten Hauptanschluss12 bzw.22 sowie Steueranschlüsse13 bzw.23 auf. - Die Halbleiterchips
10 ,20 sind mittels ihrer zweiten Hauptanschlüsse12 ,22 mit ersten und zweiten Abschnitten61 bzw.62 der strukturierten Metallisierung60 , die auf einer ersten Seite51 des Trägers50 angeordnet ist, elektrisch leitend und mechanisch verbunden. - Auf einer der ersten Seite
51 gegenüberliegenden zweiten Seite52 weist der Träger50 eine Metallisierung67 auf. Der Träger50 ist vorzugsweise aus einer Keramik, die Metallisierungen60 ,67 vorzugsweise aus Kupfer gebildet. An der zweiten Seite52 ist ein Kühlkörper70 angeordnet, um in den Halbleiterchips10 ,20 anfallende Verlustwärme über deren zweite Hauptanschlüsse12 ,22 , die strukturierte Metallisierung60 , den Träger50 sowie die Metallisierung67 zum Kühlkörper70 hin abzuleiten. - Zur Realisierung der Halbbrücke sind er erste Halbleiterchip
10 und der zweite Halbleiterchip20 elektrisch in Reihe geschaltet. Dazu sind ihre ersten Hauptanschlüsse11 ,21 elektrisch leitend miteinander verbunden. Die elektrisch leitende Verbindung zwischen den ersten Hauptanschlüssen11 ,21 kann beispielsweise mittels eines ersten Anschlusskontakts71 erfolgen, der als gestanzter, vorzugsweise abgewinkelter Blechstreifen ausgebildet ist. Der erste Anschlusskontakt71 kann gleichzeitig zum Anschließen einer externen Last ausgebildet sein und wird daher im Folgenden auch als Lastanschluss bezeichnet. - Die in
1 symbolisch dargestellte Koppelkapazität C zwischen dem Kühlkörper70 und einer damit leitend verbundenen Metallisierung67 des Trägers50 einerseits und dem Anschlusskontakt71 sowie den damit verbundenen ersten Hauptanschlüssen11 ,21 andererseits ist sehr gering, da die Dimensionierung des Anschlusskontaktes71 im Wesentlichen nur durch die erforderliche Stromtragfähigkeit bestimmt ist, nicht jedoch durch ein bestimmtes Wärmeableitvermögen. - Darüber hinaus sind der Anschlusskontakt
71 und die damit leitend verbundenen Hauptanschlüsse11 ,21 auf der dem Träger50 abgewandten Seite der Halbleiterchips10 bzw.20 angeordnet und damit relative weit vom Kühlkörper70 beabstandet, was die Koppelkapazität C weiter reduziert. - Bei dem vorliegenden Ausführungsbeispiel sind der erste Halbleiterchip
10 und der zweite Halbleiterchip20 als zueinander komplementäre Bauelemente ausgeführt. Beispielsweise kann der erste Halbleiterchip10 als n-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss11 den Source-Anschluss und dessen zweiter Hauptanschluss12 den Drain-Anschluss darstellt. Ebenso kann der erste Halbleiterchip10 auch als bipolarer npn-Transistor ausgebildet sein, bei dem der erste Hauptanschluss11 den Emitter und der zweite Hauptanschluss12 den Kollektor darstellt. - Entsprechend kann der zum ersten Halbleiterchip
10 komplementäre zweite Halbleiterchip20 als p-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss21 den Source-Anschluss und dessen zweiter Hauptanschluss22 den Drain-Anschluss darstellt. Ebenso kann der zweite Halbleiterchip20 auch als bipolarer npn-Transistor ausgebildet sein, dessen ersten Hauptanschluss21 den Emitter und dessen zweiter Hauptanschluss22 den Kollektor darstellt. - Die Dioden
30 ,40 sind antiparallel zu den Laststrecken des ersten bzw. Halbleiterchips10 ,20 geschaltet und dienen dazu, den jeweiligen Halbleiterchip10 ,20 vor Spannungsspitzen zuschützen, wie sie entstehen können, wenn eine induktive Last, beispielsweise ein Motor, an dem betreffenden ersten Lastanschluss11 bzw.21 angeschlossen ist. Dazu ist die Kathode31 der ersten Diode30 elektrisch leitend mit dem ersten Abschnitt61 der strukturierten Metallisierung60 verbun den. Die Anode32 der ersten Diode30 ist mittels eines Bonddrahtes77 elektrisch leitend mit dem ersten Hauptanschluss11 des ersten Halbleiterchips10 verbunden. - Entsprechend ist die zweite Diode
40 mit ihrer Anode42 elektrisch leitend mit dem zweiten Abschnitt62 der strukturierten Metallisierung60 verbunden, während die Kathode41 der zweiten Diode40 mittels eines Bonddrahtes78 elektrisch leitend mit dem ersten Hauptanschluss21 des zweiten Halbleiterchips20 verbunden ist. - Die Halbbrücke wird mit einer positiven Versorgungsspannung U1+ und einer negativen Versorgungsspannung U1– gespeist. Dazu wird – wie in
1 nicht näher dargestellt ist – die positive Versorgungsspannung U1+ dem ersten Abschnitt61 der strukturierten Metallisierung60 und die negative Versorgungsspannung U1– dem zweiten Abschnitt62 der strukturierten Metallisierung60 zugeführt. - Die in den Halbleiterchips
10 ,20 entstehende Verlustwärme kann über deren zweite Hauptanschlüsse12 bzw.22 sowie über den Träger50 mit seinen Metallisierungen60 ,67 zu einem Kühlkörper70 hin abgeführt werden, der auf der den Halbleiterchips10 ,20 abgewandten Seite des Trägers50 angeordnet und thermisch mit diesem kontaktiert ist. - Anstelle des Kühlkörpers
70 oder zwischen dem Kühlkörper70 und dem Träger50 kann auch ein Wärmespeicher, eine metallische Platte, eine metallische Folie oder ein beliebiger metallischer Körper angeordnet sein. - Durch entsprechende Ansteuerung der Steueranschlüsse
13 ,23 des ersten bzw. zweiten Halbleiterchips10 bzw.20 können die positive Versorgungsspannung U1+ und die negative Versorgungsspannung U1– der Halbbrücke auf den Lastanschluss71 durchgeschaltet werden, wobei vorzugsweise der obere Halbbrü ckenzweig I und der untere Halbbrückenzweig II nicht gleichzeitig durchgeschaltet werden. - Die
1b und1c zeigen Schaltbilder gemäß der Anordnung aus1a , wobei zusätzlich eine bevorzugt induktive Last100 an den Lastanschluss71 angeschlossen ist. Bei dem Schaltbild gemäß1b sind der erste Halbleiterchip10 als n-Kanal-Feldeffekttransistor und der zweite Halbleiterchip20 als p-Kanal-Feldeffekttransistor ausgebildet. - Bei dem Schaltbild gemäß
1c sind der erste Halbleiterchip10 als bipolarer npn-Transistor und der zweite Halbleiterchip20 als bipolarer pnp-Transistor ausgebildet. -
2a zeigt ebenfalls eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe, bei der der erste Halbleiterchip10 und der zweite Halbleiterchip20 als zueinander komplementäre Bauelemente ausgebildet sind. Beispielsweise kann der erste Halbleiterchip10 als p-Kanal-Feldeffekttransistor oder als bipolarer pnp-Transistor und der zweite Halbleiterchip20 als n-Kanal-Feldeffekttransistor oder als bipolarer npn-Transistor ausgebildet sein. - Wie bei der Halbbrücke gemäß
1a sind auch bei der Halbbrücke gemäß2a die ersten Hauptanschlüsse11 ,21 elektrisch leitend miteinander sowie mit dem Lastanschluss71 verbunden. Der erste Halbleiterchip10 und der zweite Halbleiterchip20 sind dabei in Flip-Chip-Anordnung mit der strukturierten Metallisierung60 des Trägers50 verbunden. Das bedeutet, dass die Halbleiterchips10 ,20 nicht mit ihren Drain- bzw. Kollektoranschlüssen sondern mit ihren Source- bzw. Emitteranschlüssen und vorzugsweise auch mit den Steueranschlüssen13 ,23 mit der strukturierten Metallisierung60 des Trägers50 verbunden sind. Dazu wird gemäß einer bevorzugten Ausführungsform der Erfindung die Verbindung zwischen den zweiten Hauptanschlüssen12 ,22 und den Abschnitten61 bzw.62 der Metallisierung60 sowie zwischen den Steueran schlüssen13 ,23 und den Abschnitten63 bzw.64 der Metallisierung60 als Lötverbindung mittels sogenannter "Löt-Bumps"79 hergestellt. Ebenso können eine oder mehrere dieser Verbindungen auch vollflächig, beispielsweise mittels Löten oder mittels Niedertemperaturverbindungstechnik wie z.B. Drucksintern hergestellt werden. Zur Kontaktierung der zweiten Hauptanschlüsse12 ,22 sowie der Steueranschlüsse13 ,23 weist die strukturierte Metallisierung60 voneinander beabstandete Abschnitte61 ,62 ,63 und64 auf. - Die
2b und2c zeigen Schaltbilder zu der Anordnung gemäß2a , wobei beispielhaft bei2b der erste Halbleiterchip10 als p-Kanal-Feldeffekttransistor und der zweite Halbleiterchip20 als n-Kanal-Feldeffekttransistor ausgebildet sind. Bei dem Ausführungsbeispiel gemäß2c sind der erste Halbleiterchip10 als bipolarer pnp-Transistor und der zweite Halbleiterchip20 als bipolarer npn-Transistor ausgebildet. -
3a zeigt ebenfalls eine erfindungsgemäße Leistungshalbleiterbaugruppe, die als Halbbrücke ausgebildet ist. Hierbei sind der erste Halbleiterchip10 und der zweite Halbleiterchip20 als äquivalente Bauelemente ausgebildet, wobei der zweite Halbleiterchip20 in Flip-Chip-Anordnung an einem zweiten Abschnitt62 der strukturierten Metallisierung60 des Trägers50 befestigt und mit diesem elektrisch leitend verbunden ist. - Die ersten Hauptanschlüsse
11 ,21 sind elektrisch leitend untereinander sowie mit einem Lastanschluss71 verbunden. Wie in Verbindung mit den3b und3c ersichtlich ist, kann der erste Halbleiterchip10 ein n-Kanal-Feldeffekttransisor sein, dessen erster Hauptanschluss11 der Source-Anschluss und dessen zweiter Hauptanschluss12 der Drain-Anschluss ist. Ebenso kann der erste Halbleiterchip10 auch ein bipolarer npn-Transistor sein, dessen erster Hauptanschluss11 der E mitter und dessen zweiter Hauptanschluss12 der Kollektor ist. - Des Weiteren kann der zweite Halbleiterchip
20 beispielsweise als n-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss21 der Drain-Anschluss und dessen zweiter Hauptanschluss22 der Source-Anschluss ist. Der zweite Halbleiterchip20 kann jedoch auch als npn-Transistor ausgebildet sein, dessen erster Hauptanschluss21 der Kollektor-Anschluss und dessen zweiter Hauptanschluss22 der Emitter-Anschluss ist. - Auch
4a zeigt eine Leistungshalbleiterbaugruppe, die als Halbbrücke mit zwei komplementären Halbleiterchips10 ,20 ausgebildet ist. Bei diesem Ausführungsbeispiel ist der erste Halbleiterchip10 in Flip-Chip-Anordnung mit einem Abschnitt61 der strukturierten Metallisierung60 des Trägers50 verbunden. - Der erste Halbleiterchip
10 kann beispielsweise als p-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss11 der Drain-Anschluss und dessen zweiter Hauptanschluss12 der Source-Anschluss ist. Ebenso kann der erste Halbleiterchip10 als bipolarer pnp-Transistor ausgebildet sein, dessen erster Hauptanschluss11 der Kollektor-Anschluss und dessen zweiter Hauptanschluss12 der Emitter-Anschluss ist. - Der zweite Halbleiterchip
12 kann ebenfalls als P-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss21 der Source-Anschluss und dessen zweiter Hauptanschluss22 der Drain-Anschluss ist. Ebenso kann der zweite Halbleiterchip20 als bipolarer pnp-Transistor ausgebildet sein, dessen erster Hauptanschluss21 der Emitter-Anschluss und dessen zweiter Hauptanschluss22 der Kollektor-Anschluss ist. - Die
4b und4c zeigen Schaltbilder für bevorzugte Ausführungsformen der Leistungshalbleiterbaugruppe gemäß4a . - Bei allen Ausführungsbeispielen gemäß den
1 bis4 sind der erste Halbleiterchip10 des oberen Halbbrückenzweigs I und der zweite Halbleiterchip20 des unteren Halbbrückenzweigs II einer Halbbrücke bevorzugt vom gleichen Bauteiltyp, d.h. entweder beide als Feldeffekt-Transistoren oder beide als bipolare Transistoren ausgebildet. Anstelle eines ersten Halbleiterchips10 können auch mehrere dazu identische Halbleiterchips elektrisch parallel geschaltet und vorzugsweise mit ihren zweiten Seiten12 mit einem gemeinsamen Abschnitt61 der strukturierten Metallisierung60 verbunden sein. In entsprechender Weise können auch anstelle des zweiten Halbleiterchips20 mehrere derartige Halbleiterchips elektrisch parallel geschaltet und mit ihren zweiten Seiten mit einem gemeinsamen zweiten Abschnitt62 der strukturierten Metallisierung60 verbunden sein. - In den
1a ,2a ,3a ,4a sind jeweils Dioden30 ,40 parallel zu einem Halbleiterchip10 ,20 geschaltet. Das wesentliche Merkmal von Dioden ist ein in einem Halbleiterkörper ausgebildeter pn-Übergang. Ein solcher pn-Übergang wird in der Regel dadurch hergestellt, dass in einem dotierten Gebiet eine zu diesem komplementär dotierte Wanne erzeugt wird. Die Dotierung des dotierten Gebietes ist dabei vorzugsweise durch die Grunddotierung eines Substrates gebildet. - In klassischer Weise wird dabei ein n-dotiertes Substrat verwendet, in dem eine p-dotierte Wanne erzeugt wird. Es kann jedoch umgekehrt auch ein p-dotiertes Substrat verwendet werden, in dem eine n-dotierte Wanne erzeugt wird.
- Bei den Anordnungen gemäß den
1 bis4 ist vorzugsweise jeweils eine der Dioden30 ,40 – beispielsweise als Freilaufdiode – einem der Halbleiterchips10 ,20 zugeordnet. Da bei besteht die Möglichkeit, die betreffende Diode30 ,40 im Halbleiterkörper des Halbleiterchips10 ,20 zu integrieren. - Üblicher Weise wird bei der Herstellung eines Halbleiterchips
10 ,20 zunächst ein Halbleiterkörper mit einer p- oder n-Grunddotierung bereitgestellt und darin die Struktur Halbleiterchips erzeugt. Bei einem Halbleiterchip, der beispielsweise als Leistungsschalter ausgebildet ist und in dessen Halbleiterkörper eine Diode in der beschriebenen Weise integriert ist, ist es vorteilhaft, wenn sich der Aufbau der Diode dem des Halbleiterchips anschließt, d.h. wenn der Halbleiterkörper des Halbleiterchips ein n-Grunddotierung aufweist, ist es vorteilhaft, die Anode der integrierten Diode als p-Wanne herzustellen und wenn der Halbleiterkörper des Halbleiterchips ein p-Grunddotierung aufweist, ist es vorteilhaft, die Kathode der integrierten Diode als n-Wanne herzustellen. - Bei den Anordnungen gemäß den
1a ,2a ,3a ,4a sind die ersten Hauptanschlüsse11 ,21 mittels eines wechselndes Potenzial führenden ersten Anschlusskontaktes71 miteinander verbunden. Dabei kann der erste Anschlusskontakt71 sowohl elektrisch leitend mit einem Abschnitt der strukturierten Metallisierung60 verbunden als auch von der Metallisierung60 beabstandet sein. - Je größer im zweiten Fall der Abstand zwischen der Metallisierung
60 und dem ersten Anschlusskontakt71 in vertikaler Richtung gewählt ist, desto geringer ist die Koppelkapazität zwischen dem ersten Anschlusskontakt71 und einem auf der dem Träger50 abgewandten Seite der Halbleiterchips10 ,20 angeordneten und gegebenenfalls geerdeten metallischen Körper70 . Zwischen dem ersten Anschlusskontakt71 und dem Träger50 kann dabei abschnittweise ein Dielektrikum oder Luft angeordnet sein. - Gemäß einer bevorzugten Ausführungsform der Erfindung ist der Abstand zwischen dem ersten Anschlusskontakt
71 und dem Trä ger50 größer oder gleich dem kleineren der Abstände zwischen dem Träger50 und der diesem abgewandten Seiten der ersten Lastanschlüsse11 ,21 . - Um dem Lastanschluss
71 gezielt die positive Versorgungsspannung U1+ oder die negative Versorgungsspannung U1– der Halbbrücke zuführen zu können, ist es erforderlich, die Steueranschlüsse13 ,23 der Halbleiterchips10 bzw.20 entsprechend anzusteuern. Wie in5a dargestellt ist, kann dies beispielsweise mittels zweier Ansteuerschaltungen81 ,82 erfolgen. - Zur Ansteuerung eines Feldeffekt-Transistors ist die entsprechende Ansteuerschaltung sowohl mit dem Source-Anschluss als auch mit dem Steueranschluss verbunden.
- Bei der Ansteuerung eines bipolaren Transistors ist die entsprechende Ansteuerschaltung mit dem Emitter und mit dem Steueranschluss des Transistors verbunden.
- Damit ergibt sich speziell bei den Ausführungsbeispielen gemäß den
1a ,1b und1c der Vorteil, dass keine der Ansteuerschaltungen mit der positiven oder negativen Versorgungsspannung U1+ bzw. U1– der Halbbrücke verbunden werden muss, so dass sich eine ansonsten wegen der üblicherweise hohen Beträge der Versorgungsspannungen U1+ bzw. U1– erforderliche Potenzialtrennung erübrigt. - In
5a ist beispielsweise eine Halbbrücke gemäß1b gezeigt, an die eine Last100 angeschlossen ist. Der Steueranschluss13 des ersten Halbleiterchips10 ist mit dem Ausgang einer Ansteuerschaltung81 , der Steuereingang23 des zweiten Halbleiterchips20 mit dem Ausgang einer zweiten Ansteuerschaltung82 verbunden. Des Weiteren sind die erste und die zweite Ansteuerschaltung81 ,82 mit den ersten Hauptanschlüssen11 bzw.21 des ersten bzw. zweiten Halbleiterchips10 bzw.20 verbunden. - Um den ersten Halbleiterchip
10 aufzusteuern, gibt die erste Ansteuerschaltung81 bezogen auf den ersten Hauptanschluss11 eine Spannung US1 auf den Steueranschluss13 des ersten Halbleiterchips10 . Entsprechend gibt die zweite Ansteuerschaltung82 zum Aufsteuern des zweiten Halbleiterchips20 eine Spannung US2 auf den Steueranschluss23 des zweiten Halbleiterchips20 . - Damit wird der ersten Halbleiterchip
10 mit einer ersten Steuerspannung ΔUS1 = US1 – UL und der zweite Halbleiterchip20 mit einer zweiten Steuerspannung ΔUS2 = UL – US2 angesteuert. Die erste und die zweite Steuerspannung ΔUS1, ΔUS2 sind somit auf das Potenzial UL der elektrisch leitend miteinander verbundenen Hauptanschlüsse11 ,21 bezogen. - Die Beträge der von den Ansteuerschaltungen
81 ,82 ausgegebenen ersten bzw. zweiten Steuerspannung ΔUS1 bzw. ΔUS2 liegen vorzugsweise im Bereich von etwa 15 V. Daher sind an die Isolationsfestigkeit zwischen den Ansteuerschaltungen81 ,82 keine besonders hohen Anforderungen zu stellen, so dass es möglich ist, beide Ansteuerschaltungen81 ,82 in einer gemeinsamen Einheit, beispielsweise in einem gemeinsamen Chipgehäuse oder einem gemeinsamen integrierten Schaltkreis, zu integrieren. -
6a zeigt das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, die durch eine kombinierte Ansteuerschaltung83 angesteuert werden. Die kombinierte Ansteuerschaltung83 ist ausgangsseitig mit den Steuereingängen13 bzw.23 des ersten bzw. zweiten Halbleiterchips10 ,20 sowie mit dem Lastanschluss71 verbunden. Die von dieser Ansteuerschaltung83 auf die Steuereingänge13 ,23 ausgegebenen Steuerspannungen ΔUS1 und ΔUS2 entsprechen den Steuerspannungen ΔUS1 bzw. ΔUS2 gemäß5a . - Ein typischer Verlauf der Ansteuerspannung ΔUS1 zur Ansteuerung des ersten Halbleiterchips
10 gemäß6a ist in6b gezeigt. Die Ansteuerspannung ΔUS1 ist bezogen auf das Potenzial UL der leitend miteinander verbundenen ersten Hauptanschlüsse11 und21 dargestellt. Der erste Halbleiterchip10 wird mittels eines ausreichend positiven Ansteuersignals85 der Ansteuerspannung ΔUS1 aufgesteuert, so dass das Potenzial UL im wesentlichen der positiven Versorgungsspannung U1+ entspricht. - Entsprechend wird der zweite Halbleiterchip
20 mittels eines ausreichend negativen Ansteuersignals86 der Ansteuerspannung ΔUS2 aufgesteuert, so dass das Potenzial UL im wesentlichen der negativen Versorgungsspannung U1– entspricht. - Die Ansteuerspannungen ΔUS1 und ΔUS2 sind so aufeinander abgestimmt, dass sich nie beide Halbleiterchips
10 ,20 gleichzeitig in leitendem Zustand befinden. Zwischen dem Einschalten des einen Halbleiterchips10 bzw. 20 und dem Ausschalten des anderen Halbleiterchips20 bzw.10 ist jeweils eine Totzeit Δtd vorgesehen, während der sich beide Halbleiterchips10 ,20 im Sperrzustand befinden. - Eine weitere Schaltungsvariante, bei der die Steuereingänge
13 und23 des ersten bzw. zweiten Halbleiterchips10 bzw.20 elektrisch miteinander verbunden sind, zeigt7a . Die Halbleiterchips10 ,20 werden mittels einer kombinierten Ansteuerschaltung83 , die eine Spannung US an die miteinander verbundenen Steuereingänge13 ,23 ausgibt, angesteuert. Auf die Halbleiterchips10 ,20 wirkt damit eine Ansteuerspannung ΔUS = US – UL. - Einen möglichen Verlauf einer solchen Ansteuerspannung ΔUS in Abhängigkeit von der Zeit t zeigt
7b . Die Ansteuerspannung ΔUS weist bezogen auf die Spannung UL des Lastanschlusses positive Pulse85 auf, die den ersten Halbleiterchip10 aufsteuern, sowie negative Pulse86 , die den zweiten Halbleiterchip20 aufsteuern. Zeitlich benachbarte positive bzw. negative Pulse85 ,86 sind wiederum durch eine Totzeit Δtd beabstandet. - Infolge der niedrigen Beträge der Steuerspannungen ΔUS1 und ΔUS2 ist es außerdem ausreichend, für beide Ansteuerschaltungen
81 ,82 gemäß5a bzw. für eine kombinierte Ansteuerschaltung83 gemäß den6a und7a nur eine einzige, gemeinsame und galvanisch trennende Ansteuereinheit90 vorzusehen, deren Sekundärseite sowohl mit einem Eingang der ersten Ansteuerschaltung81 als auch mit einem Eingang der zweiten Ansteuerschaltung82 elektrisch leitend verbunden ist. Infolge der erfindungsgemäßen Schaltungsanordnung kann somit eine Potenzialtrennstelle eingespart werden. - Ein weiterer Vorteil, der durch eine gemeinsame Ansteuerschaltung, wie sie z.B. in den
5a –c,6a und7 gezeigt ist, entsteht, ist die Möglichkeit, in die Ansteuerschaltungen81 und/oder82 gemäß5a sowie in die Ansteuerschaltungen83 gemäß6a oder7a eine Verriegelungsschaltung (Exklusiv-Oder Schaltung) zu integrieren, die verhindert, dass sich der erste Halbleiterchip10 und der zweite Halbleiterchip20 gleichzeitig in leitendem Zustand befinden, ohne dass potenzialtrennende Maßnahmen erforderlich sind. Hierdurch können zum einen Schaltverzögerungen (Totzeiten Δtd) reduziert und zum anderen Kosten für die Potenzialtrennung eingespart werden. - Die Ansteuereinheit
90 umfasst vorzugsweise einen kernlosen Transformator, der bevorzugt in einer der Ansteuerschaltungen81 ,82 oder83 , integriert ist. Anstelle einer mit einem kernlosen Transformator realisierten galvanisch trennenden Ansteuereinheit90 kann auch eine galvanisch trennende Ansteuereinheit90' gemäß5b vorgesehen sein, bei der die galvanische Trennung mittels eines Optokopplers erfolgt. Ein derartiger kernloser Transformator oder Optokoppler einer solchen Ansteuereinheit90 kann optional in ein gemeinsames Chipgehäuse der Ansteuerschaltungen81 und82 integriert werden. - Die Ansteuerschaltungen
81 ,82 bei der Schaltungsanordnung gemäß5a sind elektrisch leitend mit dem Lastanschluss71 verbunden und geben bezogen auf dessen Potenzial UL Steuerspannungen ΔUS1 bzw. ΔUS2 auf die Steuereingänge13 bzw.23 aus. Dadurch ist es möglich, beide Ansteuerschaltungen81 ,82 aus einer gemeinsamen Spannungsversorgungseinheit, die gegenüber der Primärseite der Ansteuereinheit90 isoliert ist, zu versorgen. Solche Spannungsversorgungseinheiten sind typischerweise als Gleichstrom-Wandler (DC-DC-Wandler) ausgebildet und umfassen einen Transformator. - Eine derartige Spannungsversorgungseinheit
99 ist in5c dargestellt. Die Versorgungsspannungseinheit99 erzeugt aus einer Eingangsspannungsdifferenz UE eine positive Ausgangsspannung U2+, eine negative Ausgangsspannung U2– sowie eine dazwischenliegende Ausgangspannung U20. Die Ausgangsspannung U20 wird elektrisch leitend mit dem Lastanschluss71 verbunden, an den auch die erste und zweite Ansteuerschaltung81 bzw.82 angeschlossen sind. Weiterhin wird die positive Ausgangsspannung U2+ mit der ersten Ansteuerschaltung81 und die negative Ausgangsspannung U2– mit der zweiten Ansteuerschaltung82 verbunden. Durch die gemeinsame Speisung der beiden Ansteuerschaltungen81 ,82 aus einer gemeinsamen Spannungsversorgungseinheit99 entfällt insbesondere ein in einer zweiten Spannungsversorgungseinheit erforderlicher Transformator. -
8 zeigt ein Ansteuerbauelement mit einer Ansteuereinheit und einer Ansteuerschaltung zur Ansteuerung einer Halbbrücke, welche in einem gemeinsamen Gehäuse89 angeordnet sind. - Die Ansteuereinheit umfasst einen Ansteuer-IC
90a sowie einen kernlosen Übertrager ("coreless transformer"), der im Wesent lichen aus einer Primärwicklung90b und einer Sekundärwicklung90c gebildet ist. Die Primärwicklung90b und die Sekundärwicklung90c sind mittels eines Isolators90d voneinander isoliert und bilden zusammen eine Potenzialtrennstelle. - Eine derartige Ansteuerschaltung kann beispielsweise als Ansteuerschaltung
90 gemäß5a ,6a oder7a eingesetzt werden. - Die Ansteuerschaltung kann – wie in
8 dargestellt – als kombinierte Ansteuerschaltung83 entsprechend der Ansteuerschaltung83 gemäß6a oder7a ausgebildet sein, oder alternativ – wie in8 nicht dargestellt – eine erste und eine zweite Ansteuerschaltung81 ,82 entsprechend den Ansteuerschaltungen81 ,82 gemäß5a ausgebildet sein. - In
1a wurde ein Anschlusskontakt71 erläutert, der die ersten Hauptanschlüsse11 ,21 elektrisch miteinander verbindet. Eine weiteres bevorzugtes Ausführungsbeispiel einer elektrisch leitenden Verbindung zwischen den ersten Hauptanschlüssen11 ,21 ist in9 gezeigt. Dabei weist die Metallisierung60 des Trägers50 einen mit einem Anschlusskontakt71 leitend verbundenen fünften Abschnitt65 , z.B. eine Leiterbahn, auf, der mittels eines Bonddrahtes84 elektrisch leitend an die ersten Hauptanschlüsse11 ,21 angeschlossen ist. - Auch bei diesem Ausführungsbeispiel ist die Koppelkapazität zwischen dem Kühlkörper
70 und der Metallisierung67 einerseits und dem Lastanschluss71 , den ersten Hauptanschlüssen11 ,21 , dem fünften Abschnitt65 der Metallisierung60 und dem Bonddraht84 andererseits insbesondere infolge der geringen Abmessungen des fünften Abschnitts65 ebenfalls sehr gering, obwohl der fünfte Abschnitt65 in der Ebene der Metallisierung60 und damit nahe an der Metallisierung67 und am Kühlkörper70 angeordnet ist. -
10 zeigt einen Querschnitt durch eine Halbbrücke mit zwei Halbleiterchips10 ,20 , die mittels einer Folientechnik kontaktiert sind. Die Halbleiterchips10 ,20 sind in Reihe geschaltet und mit ihren ersten Hauptanschlüssen11 ,21 elektrisch leitend miteinander verbunden. Die Anordnung der Halbleiterchips10 ,20 entspricht im Wesentlichen derjenigen aus1a und9 , wobei prinzipiell auch Anordnungen gemäß den2a ,3a und4a mittels einer entsprechend angepassten Folientechnik realisierbar sind. - Die Folientechnik umfasst jeweils eine elektrisch leitende erste, zweite und dritte Metallfolie
74 ,75 bzw.76 , die mittels elektrisch isolierender Folien80 voneinander isoliert sind. - Ein mit der ersten Metallfolie
74 elektrisch leitend verbundener zweiter Anschlusskontakt72 ist dazu vorgesehen, dem zweiten Hauptanschluss12 des ersten Halbleiterchips10 eine positive Versorgungsspannung U1+ zuzuführen. - Entsprechend ist ein mit dem zweiten Abschnitt
62 der strukturierten Metallisierung elektrisch leitend verbundener dritter Anschlusskontakt73 dazu vorgesehen, dem zweiten Hauptanschluss22 des zweiten Halbleiterchips20 eine negative Versorgungsspannung U1– zuzuführen. - Der erste Anschlusskontakt
71 – in dieser Ansicht nicht erkennbar – stellt wiederum den Lastanschluss der Halbbrücke dar und ist elektrisch leitend an der zweiten Metallfolie75 angeschlossen, die die ersten Hauptanschlüsse11 ,21 des ersten bzw. zweiten Halbleiterchips10 bzw.20 elektrisch miteinander verbindet. - In
10 nicht erkennbar sind die zu den Laststrecken der Halbleiterchips10 ,20 antiparallel geschalteten Dioden entsprechend den Dioden30 ,40 gemäß den1a und9 , da sie bei der Halbbrücke gemäß10 hinter den Halbleiter chips10 ,20 angeordnet sind und von diesen verdeckt werden. Die Anti-Parallelschaltung der Dioden erfolgt vorzugsweise mittels derselben Folientechnik, die auch zur Beschaltung der Halbleiterchips10 ,20 verwendet wird. - Der zweite und dritte Anschlusskontakt
72 bzw.73 sowie vorzugsweise auch der nicht dargestellte erste Anschlusskontakt sind auf der dem ersten Halbleiterchip10 abgewandten Seite des zweiten Halbleiterchips20 angeordnet und verlaufen im wesentlichen parallel zueinander, bevorzugt senkrecht zum Träger50 und erstrecken sich vorzugsweise etwa über die Breite des Trägers50 . - Bei einer derartigen Beschaltung fließt – eine an den ersten Anschlusskontakt angeschlossene externe Last vorausgesetzt – der Laststrom bei durchgeschaltetem ersten Halbleiterchip
10 und sperrendem zweiten Halbleiterchip20 ausgehend vom zweiten Anschlusskontakt72 über die erste Metallfolie74 vom zweiten Anschlusskontakt72 weg und dann in der Gegenrichtung über den ersten Abschnitt61 der Metallisierung60 , die Laststrecke des ersten Halbleiterchips10 und die zweite Metallfolie75 und dem mit dieser elektrisch leitend verbundenen fünften Abschnitt65 der strukturierten Metallisierung60 zum ersten Anschlusskontakt. - Entsprechend fließt der Strom bei sperrendem ersten Halbleiterchip
10 und bei durchgeschaltetem zweiten Halbleiterchip20 ausgehend vom ersten Anschlusskontakt über den fünften Abschnitt65 der Metallisierung, die zweite Metallfolie75 vom ersten Anschlusskontakt weg, und dann in Gegenrichtung über die Laststrecke des zweiten Halbleiterchips20 und den zweiten Abschnitt62 der Metallisierung60 zum dritten Anschlusskontakt73 . - In jedem der beiden Fälle fließt der Laststrom zunächst vom Bereich der Anschlusskontakte weg und dann wieder in entge gengesetzter Richtung auf den Bereich der Anschlusskontakte zu, wodurch unerwünschte Störstrahlung verringert wird.
- Optional können die Anschlusskontakte
72 ,73 ,74 auch auf der dem zweiten Halbleiterchip20 abgewandten Seite des ersten Halbleiterchips10 angeordnet sein. - Bei Anordnungen, bei denen an einem Abschnitt der strukturierten Metallisierung
60 wie dem fünften Abschnitt65 bei den9 und10 ein wechselndes Potenzial, beispielsweise das Lastpotenzial UL, anliegt, kann die Fläche dieses Abschnitts kleiner gewählt werden als beim Stand der Technik. Beim Stand der Technik nämlich ist dieser Abschnitt flächig mit jeweils einem Lastanschluss des ersten bzw. zweiten Halbleiterchips verbunden und somit ist dessen Fläche durch die Flächen der betreffenden Lastanschlüsse bestimmt. - Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Fläche eines ein wechselndes Potenzial, insbesondere eines wechselndes Lastpotenzial UL führenden Abschnitts
65 der Metallisierung60 kleiner oder gleich 30% der kleinsten der Flächen der Hauptanschlüsse11 ,12 ,21 ,22 des ersten und zweiten Halbleiterchips10 ,20 . -
11 zeigt eine perspektivische Ansicht einer Halbbrücke. Der obere Halbbrückenzweig I weist zwei zueinander parallel geschaltete erste Halbleiterchips10 , der untere Halbbrückenzweig II zwei zueinander parallel geschaltete zweite Halbleiterchips20 auf. - Die ersten Halbleiterchips
10 sind mit ihren zweiten Hauptanschlüssen12 auf einen ersten Abschnitt61 , die zweiten Halbleiterchips20 mit ihren zweiten Hauptanschlüssen22 auf einen zweiten Abschnitt62 der strukturierten Metallisierung60 gelötet. - Die ersten Hauptanschlüsse
11 ,21 der Halbleiterchips10 ,20 sind mittels Bonddrähten84 mit einem fünften Abschnitt65 der strukturierten Metallisierung60 verbunden, an den eine externe Last mittels eines nicht dargestellten ersten Anschlusskontakts angeschlossen werden kann. - Die Steueranschlüsse
13 bzw.23 der Halbleiterchips10 ,20 sind mittels Bonddrähten87 bzw.88 mit einem sechsten Abschnitt66 der strukturierten Metallisierung60 und damit entsprechend dem Schaltbild gemäß7a auch miteinander verbunden. Über den sechsten Abschnitt66 kann den Steueranschlüssen13 ,23 eine Steuerspannung US entsprechend der Steuerspannung US gemäß den7a und7b zugeführt werden. - Der erste Abschnitt
61 der Metallisierung60 ist elektrisch mit einem flächig ausgebildeten zweiten Anschlusskontakt72 verbunden. Der zweite Abschnitt62 weist zwei Fortsätze auf, die den ersten Abschnitt61 umgreifen und elektrisch mit einem ebenfalls flächig ausgebildeten dritten Anschlusskontakt73 verbunden. Der zweite Anschlusskontakt72 und der dritte Anschlusskontakt73 dienen dazu, der Halbbrücke eine positive bzw. negative Versorgungsspannung U1+ bzw. U1– zuzuführen. -
12 zeigt ein Schaltbild eines an ein Wechselstromnetz N angeschlossenen Umrichters, an den wiederum eine Last100 angeschlossen ist. - Der Wechselrichter W umfasst drei mit IGBTs
10a ,20a ,10b ,20b ,10c ,20c und Dioden30a ,40a ,30b ,40b ,30c ,40c realisierte Halbbrücken. Jede Halbbrücke wird durch eine Treiberelektronik105a ,105b ,105c angesteuert. Jede dieser Treiberelektroniken105a ,105b ,105c umfasst eine Ansteuerschaltung und eine Ansteuereinheit entsprechend der Ansteuerschaltung83 und der Ansteuereinheit90 gemäß6a . Alternativ dazu können jedoch eine oder mehrere der Halbbrücken auch entspre chend den Schaltungen gemäß den5a –c oder7a ,7b angesteuert werden. - An die Lastanschlüsse
71a ,71b und71c der Halbbrücken ist eine als Motor ausgebildete Last100 angeschlossen. Mittels eines ersten, zweiten und dritten Stromsensors91 ,92 bzw.93 – wobei der zweite Stromsensor92 optional ist – ermittelt eine Überwachungselektronik120 die Lastströme der Halbbrücken sowie deren Phasenlagen zueinander und gibt die ermittelten Daten an eine Steuerelektronik110 weiter, die in Abhängigkeit davon die Treiberelektroniken105a ,105b ,105c für die einzelnen Halbbrücken ansteuert. - Die positive und die negative Versorgungsspannung U1+ bzw. U1– der Halbbrücke wird mittels eines Gleichrichters G erzeugt, der sechs Dioden
130a ,140a ,130b ,140b ,130c ,140c sowie einen Kondensator C0 umfasst. Anstelle der Dioden130a ,140a ,130b ,140b ,130c ,140c des Gleichrichters G kann jeweils auch ein Thyristor vorgesehen sein (siehe hierzu auch14 ). - Der Gleichrichter G wird über Anschlüsse
171a ,171b ,171c vom Netz N gespeist. An den Anschlüssen171a ,171b ,171c , die mit ersten Hauptanschlüssen131a ,131b ,1310 ,141a ,141b ,141c der Dioden130a ,140a ,130b ,140b ,130c ,140c bzw. Thyristoren leitend verbunden sind, liegt also wechselndes Potenzial an, so dass es auch hier infolge von Koppelkapazitäten zwischen den Dioden130a ,140a ,130b ,140b ,130c ,140c bzw. Thyristoren sowie elektrisch damit verbundener Anschlussleitungen und Kontaktflächen einerseits und einem metallischen Körper, beispielsweise einem Kühlkörper, andererseits zu Schaltungsverlusten durch Umladungsvorgänge oder durch elektromagnetische Abstrahlung kommen kann. - Die Dioden
130a ,140a ,130b ,140b ,130c ,140c bzw. Thyristoren sind bevorzugt als Halbleiterchips ausgebildet, auf der ersten Seite eines Trägers angeordnet und mittels ihrer zwei ten Seiten132a ,142a ,132b ,142b ,132c ,142c mit einer Metallisierung der ersten Seite des Trägers verbunden. Auf einer der ersten Seite gegenüberliegenden zweiten Seite des Trägers ist vorzugsweise ein metallischer Körper, z.B. ein Kühlkörper, angeordnet und thermisch mit den Halbleiterchips verbunden. Bei einer derartigen Anordnung sind die ersten Hauptanschlüsse131a ,131b ,131c ,141a ,141b ,141c bevorzugt auf der dem Träger abgewandten Seite der betreffenden Halbleiterchips angeordnet. -
13 zeigt ein Schaltbild eines an ein Netz N angeschlossenen Gleichrichters G und eines nachgeschalteten Umrichters W, wie es bereits aus12 bekannt ist, allerdings sind bei dem Umrichter W gemäß13 Thyristoren anstelle von IGBTs bei dem Umrichter W gemäß12 vorgesehen. - Dabei sind gemäß einer bevorzugten Ausführungsform der Erfindung die ersten Halbleiterchips
10a ,10b ,10c als p-gesteuerte Thyristoren und die zweiten Halbleiterchips20a ,20b ,20c als n-gesteuerte Thyristoren ausgebildet, was den Vorteil aufweist, dass für die Ansteuerung der Thyristoren jeweils einer Halbbrücke10a /20a ,10b /20b ,10c /20c eine gemeinsame Treiberelektronik105a ,150b bzw.105c ohne Potenzialtrennung verwendet werden kann. -
14 zeigt ein Schaltbild eines an ein Netz N angeschlossenen Gleichrichters G. Dieser Gleichrichter G ist aus Thyristoren gebildet und kann anstelle der Gleichrichter G gemäß den11 oder12 eingesetzt werden. - Der Gleichrichter G umfasst drei Gleichrichterhalbbrücken
230a /240a ,230b /240b ,230c /240c , von denen jede wie eine erfindungsgemäße Leistungshalbleiterbaugruppe, wie anhand der1a ,2a ,3a und4a ,8 ,9 ,10 beschrieben, aufgebaut und auf einem Träger angeordnet sein kann. - Die Anode
231a –c jedes der oberen Thyristoren230a –c ist elektrisch leitend mit der Kathode241a –c des jeweils entsprechenden unteren Thyristors240a –c verbunden. Im Unterschied zu den Dioden130a –c,140a –c des in den11 und12 dargestellten Gleichrichters G müssen die Thyristoren230a –c und240a –c des Gleichrichters G gemäß14 auf geeignete Weise angesteuert werden. Hierzu ist für jede Gleichrichterhalbbrücke230a /240a ,230b /240b ,230c /240c eine Treiberelektronik205a –c vorgesehen, die von einer gemeinsamen Steuerelektronik210 angesteuert werden. Die Steueranschlüsse (Gates)233a /243a ,233b /243b ,233c /243c jeweils einer Gleichrichterhalbbrücke230a /240a ,230b /240b ,230c /240c werden entsprechend der MOSFET-Halbbrücke10 /20 gemäß den6a –c angesteuert. - Ebenso ist jedoch eine Ansteuerung entsprechend den MOSFET-Halbbrücken
10 /20 gemäß den5a –c oder7a ,7b möglich. - Eine Ansteuerung gemäß den
5a –c,6a –c oder7a ,7b weist den Vorteil auf, dass keine der dabei versendeten Ansteuerschaltungen81 ,82 bzw.83 mit der Ausgangsspannung U1+ bzw. U1– der Gleichrichterhalbbrücke verbunden werden muss und dass somit an dieser Stelle auf Maßnahmen zur Potenzialtrennung verzichtet werden kann. - Alle in der vorliegenden Erfindung beschriebenen Umrichter W können mittels eines beliebigen, insbesondere mittels einem der beschriebenen Gleichrichter G von einem Netz N gespeist werden.
- Eine erfindungsgemäße Leistungshalbleiterbaugruppe kann insbesondere eine oder mehrere Halbbrücken eines Umrichters W umfassen. Ebenso kann eine erfindungsgemäße Leistungshalbleiterbaugruppe insbesondere eine oder mehrere Halbbrücken eines Gleichrichters G umfassen.
- Bei einer erfindungsgemäßen Leistungshalbleiterbaugruppe sind deren Halbleiterchips auf einer strukturierten Metallisierung eines Trägers angeordnet. Geeignete Verfahren zur Platzierung bzw. Kontaktierung der Halbleiterchips mit der strukturierten Metallisierung sind beispielsweise wie in der WO 03/030247 A2 und in der
DE 103 20 877 A1 beschrieben. -
- 10, 10a–c
- erster Halbleiterchip
- 11, 11a–c
- erster Hauptanschluss des ersten Halbleiterchips
- 12, 12a–c
- zweiter Hauptanschluss des ersten Halbleiter
- chips
- 13, 13a–c
- Steueranschluss des ersten Halbleiterchips
- 20, 20a–c
- zweiter Halbleiterchip
- 21, 21a–c
- erster Hauptanschluss des zweiten Halbleiter
- chips
- 22, 22a–c
- zweiter Hauptanschluss des zweiten Halbleiter
- chips
- 23, 23a–c
- Steueranschluss des zweiten Halbleiterchips
- 30, 30a–c
- erste Diode
- 31, 31a–c
- Kathode der ersten Diode
- 32, 32a–c
- Anode der ersten Diode
- 40, 40a–c
- zweite Diode
- 41, 41a–c
- Kathode der zweiten Diode
- 42, 42a–c
- Anode der zweiten Diode
- 50
- Träger
- 51
- erste Seite des Trägers
- 52
- zweite Seite des Trägers
- 60
- strukturierte Metallisierung
- 61
- erster Abschnitt der strukturierten
- Metallisierung
- 62
- zweiter Abschnitt der strukturierten
- Metallisierung
- 63
- dritter Abschnitt der strukturierten
- Metallisierung
- 64
- vierter Abschnitt der strukturierten
- Metallisierung
- 65
- fünfter Abschnitt der Metallisierung
- 66
- sechster Abschnitt der Metallisierung
- 67
- Metallisierung
- 70
- Kühlkörper
- 71, 71a–c
- erster Anschlusskontakt (Lastanschluss)
- 72
- zweiter Anschlusskontakt
- 73
- dritter Anschlusskontakt
- 74
- erste Metallfolie
- 75
- zweite Metallfolie
- 76
- dritte Metallfolie
- 77
- Bonddraht
- 78
- Bonddraht
- 79
- Lot
- 80
- Isolatorfolie
- 81
- erste Ansteuerschaltung
- 82
- zweite Ansteuerschaltung
- 83
- kombinierte Ansteuerschaltung
- 84
- Bonddraht
- 85
- positives Ansteuersignal
- 86
- negatives Ansteuersignal
- 87
- Bonddraht
- 88
- Bonddraht
- 89
- Gehäuse
- 90
- Ansteuereinheit (Transformator)
- 90'
- Ansteuereinheit (Optokoppler)
- 90a
- xxx
- 90b
- Primärwicklung
- 90c
- Senkundärwicklung
- 91
- erster Stromsensor
- 92
- zweiter Stromsensor
- 93
- dritter Stromsensor
- 99
- Spannungsversorgungseinheit
- 100
- Last
- 105a–c
- Treiberlektronik
- 110
- Steuerelektronik
- 120
- Überwachungselektronik
- 130a
- Diode
- 130b
- Diode
- 130c
- Diode
- 140a
- Diode
- 140b
- Diode
- 140c
- Diode
- 205a–c
- Treiberlektronik
- 210
- Steuerelektronik
- 230a–c
- Thyristor (erster Halbleiterchip)
- 231a–c
- Anode (zweiter Hauptanschluss)
- 232a–c
- Kathode (erster Hauptanschluss)
- 233a–c
- Gate (Steueranschluss)
- 240a–c
- Thyristor (zweiter Halbleiterchip)
- 241a–c
- Anode (zweiter Hauptanschluss)
- 242a–c
- Kathode (erster Hauptanschluss)
- 243a–c
- Gate (Steueranschluss)
- 171a–c
- Anschlüsse für Netzspannung
- t
- Zeit
- C
- Koppelkapazität
- C0
- Kondensator
- N
- Netz
- G
- Gleichrichter
- U1+
- positive Versorgungsspannung der Halbbrücke
- U1–
- negative Versorgungsspannung der Halbbrücke
- U10
- Bezugspotenzial der Brücke
- U2+
- positive Versorgungsspannung der Ansteuereinheit
- U2–
- negative Versorgungsspannung der Ansteuereinheit
- U20
- Bezugspotenzial der Ansteuereinheit
- UE
- Eingangsspannungsdifferenz
- UL
- Potenzial am Lastanschluss
- US1, US2, US
- Ausgangsspannung Ansteuerschaltung
- ΔUS1, ΔUS2
- Steuerspannung
- ΔUS
- Steuerspannung
- Δtd
- Totzeit
- W
- Wechselrichter
- I
- oberer Halbbrückenzweig
- II
- unterer Halbbrückenzweig
Claims (27)
- Leistungshalbleiterbaugruppe mit einem Träger (
50 ), einem ersten Halbleiterchip (10 ) und einem zweiten Halbleiterchip (20 ), wobei – der erste Halbleiterchip (10 ) einen ersten Hauptanschluss (11 ) und einen zweiten Hauptanschluss (12 ) aufweist, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips (10 ) angeordnet sind, – der zweite Halbleiterchip (20 ) einen ersten Hauptanschluss (21 ) und einen zweiten Hauptanschluss (22 ) aufweist, die auf einander gegenüberliegenden Seiten des zweiten Halbleiterchips (20 ) angeordnet sind, – der Träger (50 ) eine erste Seite (51 ) aufweist, die mit einer strukturierten Metallisierung (60 ) versehen ist und die einen ersten Abschnitt (61 ) und einen von diesem beabstandeten zweiten Abschnitt (62 ) aufweist, – der erste Halbleiterchip (10 ) auf der ersten Seite (51 ) des Trägers (50 ) angeordnet und mittels seines zweiten Hauptanschlusses (12 ) mechanisch und elektrisch leitend mit dem ersten Abschnitt (61 ) verbunden ist, – der zweite Halbleiterchip (20 ) auf der ersten Seite (51 ) des Trägers (50 ) angeordnet und mittels seines zweiten Hauptanschlusses (22 ) mechanisch und elektrisch leitend mit dem zweiten Abschnitt (62 ) verbunden ist, – der erste Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) und der erste Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) miteinander sowie mit einem zum Anschluss einer externen Last (100 ) oder einer externen Versorgungsspannung vorgesehenen ersten Anschlusskontakt (71 ) elektrisch leitend verbunden sind. - Leistungshalbleiterbaugruppe Anspruch 1, bei der eine der ersten Seite (
51 ) gegenüberliegende zweite Seite (52 ) des Trägers (50 ) mit einem metallischen Körper (70 ) in thermischem Kontakt steht. - Leistungshalbleiterbaugruppe nach Anspruch 1 oder 2, bei der der metallische Körper (
70 ) als Kühlkörper oder als Wärmespeicher oder als Metallplatte oder als Metallfolie ausgebildet ist. - Leistungshalbleiterbaugruppe nach Anspruch 2 oder 3, bei der der metallische Körper geerdet ist.
- Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einem zum Anschluss einer positiven Versorgungsspannung (U1+) vorgesehenen zweiten Anschlusskontakt (
72 ) und einem zum Anschluss einer negativen Versorgungsspannung (U1–) vorgesehenen dritten Anschlusskontakt (73 ), wobei der zweite Anschlusskontakt (72 ) elektrisch leitend mit dem zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) verbunden ist, der dritte Anschlusskontakt (73 ) elektrisch leitend mit dem zweiten Hauptanschluss (22 ) des zweiten Halbleiterchips (20 ) verbunden ist, und der zweite Anschlusskontakt (72 ) und der dritte Anschlusskontakt (73 ) entweder auf der dem ersten Halbleiterchip (10 ) abgewandten Seite des zweiten Halbleiterchips (20 ) oder auf der dem zweiten Halbleiterchip (20 ) abgewandten Seite des ersten Halbleiterchips (10 ) angeordnet sind. - Leistungshalbleiterbaugruppe nach Anspruch 5, bei der der Strompfad vom zweiten Anschlusskontakt (
72 ) zum ersten Anschlusskontakt (71 ) und der Strompfad vom ersten Anschluss kontakt (71 ) zum dritten Anschlusskontakt (73 ) im Wesentlichen einander entgegengerichtet sind. - Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Halbleiterchip (
10 ) ein n-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) darstellt, oder bei dem der erste Halbleiterchip (10 ) ein p-Kanal Feldeffekttransistor ist, dessen Drain-Anschluss den ersten Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) darstellt und dessen Source-Anschluss den zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) darstellt, oder bei dem der erste Halbleiterchip (10 ) ein bipolarer npn-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) darstellt und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) darstellt, oder bei dem der erste Halbleiterchip (10 ) ein bipolarer pnp-Transistor ist, dessen Kollektor-Anschluss den ersten Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) darstellt und dessen Emitter-Anschluss den zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) darstellt, oder bei dem der erste Halbleiterchip (10a –c) ein Thyristor ist, dessen Kathode den ersten Hauptanschluss (11a –c) des ersten Halbleiterchips (10a –c) darstellt und dessen Anode den zweiten Hauptanschluss (12a –c) des ersten Halbleiterchips (10a –c) darstellt. - Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der zweite Halbleiterchip (
20 ) ein p-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (22 ) des zweiten Halbleiterchips (20 ) darstellt, oder bei dem der zweite Halbleiterchip (20 ) ein n-Kanal Feldeffekttransistor ist, dessen Drain-Anschluss den ersten Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) darstellt und dessen Source-Anschluss den zweiten Hauptanschluss (22 ) des zweiten Halbleiterchips (20 ) darstellt, oder bei dem der zweite Halbleiterchip (20 ) ein bipolarer pnp-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (21 ) der des zweiten Halbleiterchips (20 ) darstellt ist und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12 ) des zweiten Halbleiterchips (20 ) darstellt, oder bei dem der zweite Halbleiterchip (20 ) ein bipolarer npn-Transistor ist, dessen Kollektor-Anschluss den ersten Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) darstellt und dessen Emitter-Anschluss den zweiten Hauptanschluss (22 ) des zweiten Halbleiterchips (20 ) darstellt, oder bei dem der zweite Halbleiterchip (20a –c) ein Thyristor ist, dessen Anode den ersten Hauptanschluss (21a –c) des zweiten Halbleiterchips (20a –c) darstellt und dessen Kathode den zweiten Hauptanschluss (12a –c) des zweiten Halbleiterchips (20a –c) darstellt. - Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Halbleiterchip (
10 ) ein n-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) darstellt oder bei dem der erste Halbleiterchip (10 ) ein bipolarer npn-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) darstellt und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) darstellt, und bei der der zweite Halbleiterchip (20 ) ein p-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (22 ) des zweiten Halbleiterchips (20 ) darstellt, oder bei dem der zweite Halbleiterchip (20 ) ein bipolarer pnp-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) darstellt und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12 ) des zweiten Halbleiterchips (20 ) darstellt. - Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Halbleiterchip (
10a –c) ein p-gesteuerter Thyistor ist, dessen Kathode den ersten Hauptanschluss (11a –c) des ersten Halbleiterchips (10a –c) darstellt und dessen Anode den zweiten Hauptanschluss (12a –c) des ersten Halbleiterchips (10a –c) darstellt und bei der der zweite Halbleiterchip (20a –c) ein n-gesteuerter Thyristor ist, dessen Anode den ersten Hauptanschluss (21a –c) des zweiten Halbleiterchips (20a –c) darstellt und dessen Kathode den zweiten Hauptanschluss (22a –c) des zweiten Halbleiterchips (20 ) darstellt. - Leistungshalbleiterbaugruppe nach einem der Ansprüche 7 bis 9, bei der erste Halbleiterchip (
10 ) und/oder der zweite Halbleiterchip (20 ) ein MOSFET ist. - Leistungshalbleiterbaugruppe nach einem der Ansprüche 7 bis 9, bei der erste Halbleiterchip (
10 ) und/oder der zweite Halbleiterchip (20 ) ein IGBT ist. - Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Halbleiterchip (
10 ) und der zweite Halbleiterchip (20 ) eine Halbbrücke bilden, wobei der erste Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) und der erste Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) elektrisch leitend miteinander verbunden sind, mit einer ersten Ansteuerschaltung (81 ) zur Ansteuerung eines Steuereingangs (13 ) des ersten Halbleiterchips (10 ), und einer zweiten Ansteuerschaltung (82 ) zur Ansteuerung eines Steuereingangs (23 ) des zweiten Halbleiterchips (20 ), wobei die erste Ansteuerschaltung (81 ) und die zweite Ansteuerschaltung (82 ) sowohl mit dem ersten Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) als auch mit dem ersten Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) elektrisch leitend verbunden ist. - Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer ersten Diode (
30 ,30a –c), deren Anode (32 ,32a –c) elektrisch leitend mit dem ersten Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) verbunden und als p-Wanne ausgebildet ist. - Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 13 mit einer ersten Diode (
30 ,30a –c), deren Kathode (31 ,31a –c) elektrisch leitend mit dem zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) verbunden und als n-Wanne ausgebildet ist. - Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer zweiten Diode (
40 ,40a –c), deren Anode (42 ,42a –c) elektrisch leitend mit dem zweiten Hauptanschluss (22 ) des zweiten Halbleiterchips (20 ) verbunden und als p-Wanne ausgebildet ist. - Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 15 mit einer zweiten Diode (
40 ,40a –c), deren Kathode (41 ,41a –c) elektrisch leitend mit dem ersten Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) verbunden und als n-Wanne ausgebildet ist. - Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 4 mit einem zur Bereitstellung einer positiven Versorgungsspannung (U1+) vorgesehenen zweiten Anschlusskontakt (
72 ) und einem zur Bereitstellung einer negativen Versorgungsspannung (U1–) vorgesehenen dritten Anschlusskontakt (73 ), wobei der zweite Anschlusskontakt (72 ) elektrisch leitend mit dem zweiten Hauptanschluss (12 ) des ersten Halbleiterchips (10 ) verbunden ist, der dritte Anschlusskontakt (73 ) elektrisch leitend mit dem zweiten Hauptanschluss (22 ) des zweiten Halbleiterchips (20 ) verbunden ist, und der zweite Anschlusskontakt (72 ) und der dritte Anschlusskontakt (73 ) entweder auf der dem ersten Halbleiterchip (10 ) abgewandten Seite des zweiten Halbleiterchips (20 ) oder auf der dem zweiten Halbleiterchip (20 ) abgewandten Seite des ersten Halbleiterchips (10 ) angeordnet sind. - Leistungshalbleiterbaugruppe nach einem Ansprüche 1 bis 4, bei der der erste Halbleiterchip (
230a –c) ein n-gesteuerter Thyristor ist, dessen Anode den ersten Hauptanschluss (231a –c) des ersten Halbleiterchips (230a –c) darstellt und dessen Kathode den zweiten Hauptanschluss (232a –c) des ersten Halbleiterchips (230a –c) darstellt, und bei der der zweite Halbleiterchip (240a –c) ein p-gesteuerter Thyristor ist, dessen Kathode den ersten Hauptanschluss (240a –c) des zweiten Halbleiterchips (240a –c) darstellt und dessen Anode den zweiten Hauptanschluss (242a –c) des zweiten Halbleiterchips (240a –c) darstellt. - Leistungshalbleiterbaugruppe nach Anspruch 19, bei der der erste Halbleiterchip (
230a –c) und der zweite Halbleiterchip (240a –c) ein Gleichrichterhalbbrücke bilden, wobei der erste Hauptanschluss (231a –c) des ersten Halbleiterchips (230a –c) und der erste Hauptanschluss (241a –c) des zweiten Halbleiterchips (240a –c) elektrisch leitend miteinander verbunden sind, mit einer ersten Ansteuerschaltung (81 ) zur Ansteuerung eines Steuereingangs (13 ) des ersten Halbleiterchips (10 ), und einer zweiten Ansteuerschaltung (82 ) zur Ansteuerung eines Steuereingangs (23 ) des zweiten Halbleiterchips (20 ), wobei die erste Ansteuerschaltung (81 ) und die zweite Ansteuerschaltung (82 ) sowohl mit dem ersten Hauptanschluss (231a –c) des ersten Halbleiterchips (230a –c) als auch mit dem ers ten Hauptanschluss (241a –c) des zweiten Halbleiterchips (240a –c) elektrisch leitend verbunden ist. - Leistungshalbleiterbaugruppe nach Anspruch 13 oder 20 mit einer Spannungsversorgungseinheit (
99 ), die einen genau einen Transformator enthaltenden Gleichspannungswandler aufweist und die sowohl mit der ersten Ansteuerschaltung (81 ) als auch mit der zweiten Ansteuerschaltung (82 ) verbunden und zu deren Spannungsversorgung vorgesehen ist. - Leistungshalbleiterbaugruppe nach Anspruch 13, 20 oder 21 mit einer Ansteuereinheit (
90 ), die eine Primärseite und eine galvanisch von dieser getrennte Sekundärseite aufweist, wobei die Sekundärseite sowohl mit einem Eingang der ersten Ansteuerschaltung (81 ) als auch mit einem Eingang der zweiten Ansteuerschaltung (82 ) elektrisch leitend verbunden ist. - Leistungshalbleiterbaugruppe nach Anspruch 22, bei dem die Ansteuereinheit (
90 ,90' ) ein Optokoppler oder ein Transformator ist. - Leistungshalbleiterbaugruppe nach Anspruch 22 oder 23, bei der die Sekundärseite, die erste Ansteuerschaltung (
81 ) und die zweite Ansteuerschaltung (82 ) in einem gemeinsamen Chipgehäuse oder in einem gemeinsamen integrierten Schaltkreis angeordnet sind. - Leistungshalbleiterbaugruppe nach einem der Ansprüche 3 bis 24, bei der der erste Hauptanschluss (
11 ) des ersten Halbleiterchips (10 ) und der erste Hauptanschluss (21 ) des zweiten Halbleiterchips (20 ) mittels einer Metallfolie (75 ) elektrisch leitend verbunden sind. - Leistungshalbleiterbaugruppe mit einem Träger (
50 ) und einem mit einer Metallisierung (60 ) einer ersten Seite (51 ) des Trägers (50 ) verbundenen ersten Halbleiterchip (10 ), wobei der erste Halbleiterchip (10 ) einen ersten Hauptanschluss (11 ) und einen zweiten Hauptanschluss (12 ) aufweist, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips (10 ) angeordnet sind, und wobei der erste Halbleiterchip (10 ) mittels seines zweiten Hauptanschlusses (12 ) mechanisch und elektrisch leitend mit einem ersten Abschnitt (61 ) der Metallisierung (60 ) verbunden ist, und der erste Hauptanschluss (11 ) des ersten Halbleiterchips (10 ) mit einem zum Anschluss einer externen Last (100 ) oder einer externen Versorgungsspannung vorgesehenen ersten Anschlusskontakt (71 ) elektrisch leitend verbunden ist. - Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer ein gleichzeitiges Einschalten des ersten Halbleiterchips (
10 ) und des zweiten Halbleiterchips (20 ) verhindernden Verriegelungsschaltung.
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102006012781A1 (de) * | 2006-03-17 | 2007-09-20 | Infineon Technologies Ag | Multichip-Modul mit verbessertem Systemträger |
DE102006038541A1 (de) * | 2006-08-17 | 2008-02-28 | Infineon Technologies Ag | Halbleiterbauelementanordnung mit komplementären Leistungsbauelementen |
DE102006037118B3 (de) * | 2006-08-07 | 2008-03-13 | Infineon Technologies Ag | Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben |
DE102007012154A1 (de) * | 2007-03-12 | 2008-09-25 | Infineon Technologies Ag | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
DE102007006447B4 (de) * | 2006-02-06 | 2012-03-22 | Infineon Technologies Ag | Elektronisches Modul und Verfahren zur Herstellung des elektronischen Moduls |
DE102019202728A1 (de) * | 2019-02-28 | 2020-09-03 | Robert Bosch Gmbh | Schaltungsanordnung zur Ansteuerung einer elektrischen Maschine |
EP3716329A1 (de) * | 2019-03-29 | 2020-09-30 | Heraeus Deutschland GmbH & Co. KG | Leistungsmodul mit flip chip anordnung und herstellungsverfahren für ein derartiges leistungsmodul |
DE102015115271B4 (de) | 2015-09-10 | 2021-07-15 | Infineon Technologies Ag | Elektronikbaugruppe mit entstörkondensatoren und verfahren zum betrieb der elektronikbaugruppe |
EP3901996A3 (de) * | 2020-03-30 | 2022-07-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur verbindung von komponenten bei der herstellung leistungselektronischer module oder baugruppen mit direktem bonden glatter metallischer oberflächenschichten sowie entsprechendes leistungselektronsiches modul und entsprechende leistungselektronische baugruppe |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102005007373B4 (de) | 2005-02-17 | 2013-05-29 | Infineon Technologies Ag | Leistungshalbleiterbaugruppe |
US7960997B2 (en) * | 2007-08-08 | 2011-06-14 | Advanced Analogic Technologies, Inc. | Cascode current sensor for discrete power semiconductor devices |
JP2009081976A (ja) * | 2007-09-27 | 2009-04-16 | Fuji Electric Systems Co Ltd | 電力変換装置 |
US20090103342A1 (en) * | 2007-10-17 | 2009-04-23 | Saul Lin | Silicon-controlled rectifier with a heat-dissipating structure |
US8174103B2 (en) * | 2008-05-01 | 2012-05-08 | International Business Machines Corporation | Enhanced architectural interconnect options enabled with flipped die on a multi-chip package |
FR2947949B1 (fr) * | 2009-07-08 | 2012-03-02 | Centre Nat Rech Scient | Module electronique de puissance |
DE102010002627B4 (de) * | 2010-03-05 | 2023-10-05 | Infineon Technologies Ag | Niederinduktive Leistungshalbleiterbaugruppen |
JP5921055B2 (ja) | 2010-03-08 | 2016-05-24 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
DE102010044709B4 (de) * | 2010-09-08 | 2015-07-02 | Vincotech Holdings S.à.r.l. | Leistungshalbleitermodul mit Metallsinterverbindungen sowie Herstellungsverfahren |
US8441128B2 (en) * | 2011-08-16 | 2013-05-14 | Infineon Technologies Ag | Semiconductor arrangement |
US9275966B2 (en) * | 2012-06-21 | 2016-03-01 | Freescale Semiconductor, Inc. | Semiconductor device apparatus and assembly with opposite die orientations |
JPWO2014061178A1 (ja) * | 2012-10-16 | 2016-09-05 | 富士電機株式会社 | 冷却構造体及び発熱体 |
JP6245365B2 (ja) | 2014-07-03 | 2017-12-13 | 日産自動車株式会社 | ハーフブリッジパワー半導体モジュール及びその製造方法 |
EP3226294B1 (de) * | 2014-11-28 | 2021-04-07 | Nissan Motor Co., Ltd. | Halbbrückenleistungshalbleitermodul und verfahren zu dessen herstellung |
SG10201508520PA (en) * | 2015-10-14 | 2017-05-30 | Delta Electronics Int’L Singapore Pte Ltd | Power module |
US10250115B2 (en) * | 2016-11-02 | 2019-04-02 | Ford Global Technologies, Llc | Inverter switching devices with common source inductance layout to avoid shoot-through |
JP6805768B2 (ja) * | 2016-12-02 | 2020-12-23 | アイシン精機株式会社 | 半導体装置 |
US10008411B2 (en) | 2016-12-15 | 2018-06-26 | Infineon Technologies Ag | Parallel plate waveguide for power circuits |
US10410952B2 (en) | 2016-12-15 | 2019-09-10 | Infineon Technologies Ag | Power semiconductor packages having a substrate with two or more metal layers and one or more polymer-based insulating layers for separating the metal layers |
DE102019206260A1 (de) * | 2019-05-02 | 2020-11-05 | Abb Schweiz Ag | Verfahren zur Herstellung eines Halbleitermoduls |
DE102020133622A1 (de) * | 2020-12-15 | 2022-06-15 | Danfoss Power Electronics A/S | Kühlkörperanordnung für einen Stromrichter |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE9203000U1 (de) * | 1992-03-06 | 1992-06-17 | Eupec Europaeische Gesellschaft Fuer Leistungshalbleiter Mbh + Co.Kg, 4788 Warstein, De | |
EP0706221A2 (de) * | 1994-10-07 | 1996-04-10 | Hitachi, Ltd. | Halbleiteranordnung mit einer Mehrzahl von Halbleiterelementen |
Family Cites Families (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3274926D1 (en) * | 1981-05-12 | 1987-02-05 | Lucas Ind Plc | A multi-phase bridge arrangement |
JPS58147351A (ja) | 1982-02-26 | 1983-09-02 | 新日本製鐵株式会社 | 片面プレコ−ト鋼板 |
JPS6054342U (ja) * | 1983-09-22 | 1985-04-16 | 富士電機株式会社 | 半導体装置 |
US4724474A (en) * | 1986-12-05 | 1988-02-09 | Zenith Electronics Corporation | Power bridge rectifier assembly |
DE9200300U1 (de) | 1992-01-13 | 1992-02-27 | Silu Verwaltung Ag, Littau, Ch | |
JPH07256147A (ja) * | 1994-03-18 | 1995-10-09 | Hitachi Koki Co Ltd | 遠心機用モータの制御装置 |
JPH10289999A (ja) * | 1997-04-14 | 1998-10-27 | Fuji Electric Co Ltd | 絶縁ゲート型サイリスタ |
JP2000125560A (ja) * | 1998-10-15 | 2000-04-28 | Nagano Japan Radio Co | スイッチング電源装置 |
JP3525823B2 (ja) * | 1999-09-13 | 2004-05-10 | 株式会社日立製作所 | 相補型igbtの実装構造 |
US6518880B2 (en) * | 2000-06-28 | 2003-02-11 | Denso Corporation | Physical-quantity detection sensor |
JP4226200B2 (ja) * | 2000-07-25 | 2009-02-18 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP2002093995A (ja) | 2000-09-20 | 2002-03-29 | Unisia Jecs Corp | 半導体装置 |
JP2002203942A (ja) * | 2000-12-28 | 2002-07-19 | Fuji Electric Co Ltd | パワー半導体モジュール |
DE10103472A1 (de) | 2001-01-26 | 2002-08-22 | Eupec Gmbh & Co Kg | Halbleitermodul |
JP4761644B2 (ja) * | 2001-04-18 | 2011-08-31 | 三菱電機株式会社 | 半導体装置 |
WO2003003247A2 (de) | 2001-06-27 | 2003-01-09 | Nova Ratio Ag | Integriertes dokumentationssystem mit zeitindiziertem relationalem datenbanksystem |
US6856007B2 (en) * | 2001-08-28 | 2005-02-15 | Tessera, Inc. | High-frequency chip packages |
EP1430524A2 (de) * | 2001-09-28 | 2004-06-23 | Siemens Aktiengesellschaft | Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen |
JP3780230B2 (ja) * | 2002-07-03 | 2006-05-31 | 株式会社日立製作所 | 半導体モジュール及び電力変換装置 |
JP4039202B2 (ja) * | 2002-10-16 | 2008-01-30 | 日産自動車株式会社 | 積層型半導体装置およびその組み立て方法 |
JP2004186504A (ja) * | 2002-12-04 | 2004-07-02 | Hitachi Unisia Automotive Ltd | 半導体装置 |
DE10320877A1 (de) * | 2003-05-09 | 2004-12-09 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements |
DE10329101A1 (de) | 2003-06-27 | 2005-01-27 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH | Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung |
DE10333329B4 (de) | 2003-07-23 | 2011-07-21 | SEMIKRON Elektronik GmbH & Co. KG, 90431 | Leistungshalbleitermodul mit biegesteifer Grundplatte |
JP2005184891A (ja) * | 2003-12-16 | 2005-07-07 | Toyota Motor Corp | 電力変換装置およびそれを備えた自動車 |
JP2005184981A (ja) | 2003-12-19 | 2005-07-07 | Yaskawa Electric Corp | エンコーダユニットおよびサーボモータ |
JP4867140B2 (ja) * | 2004-07-01 | 2012-02-01 | 富士電機株式会社 | 半導体装置 |
DE102005007373B4 (de) | 2005-02-17 | 2013-05-29 | Infineon Technologies Ag | Leistungshalbleiterbaugruppe |
US8164176B2 (en) * | 2006-10-20 | 2012-04-24 | Infineon Technologies Ag | Semiconductor module arrangement |
-
2005
- 2005-02-17 DE DE102005007373A patent/DE102005007373B4/de not_active Expired - Fee Related
-
2006
- 2006-01-19 WO PCT/EP2006/000457 patent/WO2006087065A2/de active Application Filing
- 2006-01-19 US US11/816,340 patent/US8472949B2/en active Active
- 2006-01-19 JP JP2007555474A patent/JP4685884B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE9203000U1 (de) * | 1992-03-06 | 1992-06-17 | Eupec Europaeische Gesellschaft Fuer Leistungshalbleiter Mbh + Co.Kg, 4788 Warstein, De | |
EP0706221A2 (de) * | 1994-10-07 | 1996-04-10 | Hitachi, Ltd. | Halbleiteranordnung mit einer Mehrzahl von Halbleiterelementen |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102007006447B4 (de) * | 2006-02-06 | 2012-03-22 | Infineon Technologies Ag | Elektronisches Modul und Verfahren zur Herstellung des elektronischen Moduls |
DE102006012781A1 (de) * | 2006-03-17 | 2007-09-20 | Infineon Technologies Ag | Multichip-Modul mit verbessertem Systemträger |
DE102006012781B4 (de) * | 2006-03-17 | 2016-06-16 | Infineon Technologies Ag | Multichip-Modul mit verbessertem Systemträger und Verfahren zu seiner Herstellung |
US8115294B2 (en) | 2006-03-17 | 2012-02-14 | Infineon Technologies Ag | Multichip module with improved system carrier |
DE102006037118B3 (de) * | 2006-08-07 | 2008-03-13 | Infineon Technologies Ag | Halbleiterschaltmodul für Bordnetze mit mehreren Halbleiterchips, Verwendung eines solchen Halbleiterschaltmoduls und Verfahren zur Herstellung desselben |
US7705470B2 (en) | 2006-08-07 | 2010-04-27 | Infineon Technologies Ag | Semiconductor switching module and method |
DE102006038541B4 (de) * | 2006-08-17 | 2012-12-06 | Infineon Technologies Ag | Halbleiterbauelementanordnung mit komplementären Leistungsbauelementen |
DE102006038541A1 (de) * | 2006-08-17 | 2008-02-28 | Infineon Technologies Ag | Halbleiterbauelementanordnung mit komplementären Leistungsbauelementen |
DE102007012154A1 (de) * | 2007-03-12 | 2008-09-25 | Infineon Technologies Ag | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
DE102007012154B4 (de) * | 2007-03-12 | 2014-05-08 | Infineon Technologies Ag | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
US7880288B2 (en) | 2007-03-12 | 2011-02-01 | Infineon Technologies Ag | Semiconductor module with semiconductor chips and method for producing it |
DE102015115271B4 (de) | 2015-09-10 | 2021-07-15 | Infineon Technologies Ag | Elektronikbaugruppe mit entstörkondensatoren und verfahren zum betrieb der elektronikbaugruppe |
DE102019202728A1 (de) * | 2019-02-28 | 2020-09-03 | Robert Bosch Gmbh | Schaltungsanordnung zur Ansteuerung einer elektrischen Maschine |
EP3716329A1 (de) * | 2019-03-29 | 2020-09-30 | Heraeus Deutschland GmbH & Co. KG | Leistungsmodul mit flip chip anordnung und herstellungsverfahren für ein derartiges leistungsmodul |
EP3901996A3 (de) * | 2020-03-30 | 2022-07-20 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Verfahren zur verbindung von komponenten bei der herstellung leistungselektronischer module oder baugruppen mit direktem bonden glatter metallischer oberflächenschichten sowie entsprechendes leistungselektronsiches modul und entsprechende leistungselektronische baugruppe |
Also Published As
Publication number | Publication date |
---|---|
US20090016088A1 (en) | 2009-01-15 |
US8472949B2 (en) | 2013-06-25 |
JP2008530807A (ja) | 2008-08-07 |
JP4685884B2 (ja) | 2011-05-18 |
WO2006087065A2 (de) | 2006-08-24 |
DE102005007373B4 (de) | 2013-05-29 |
WO2006087065A3 (de) | 2008-02-21 |
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