DE102007012154A1 - Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben - Google Patents
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Abstract
Die Erfindung betrifft ein Halbleitermodul (1) mit Halbleiterchips (4, 5) und ein Verfahren zur Herstellung desselben. Das Halbleitermodul (1) weist mindestens zwei Halbleiterchips (4, 5) mit wenigstens einer ersten und einer zweiten Elektrode (12, 13) auf ihren ersten Seiten auf. Ferner weisen die Halbleiterchips (4, 5) jeweils eine dritte Elektrode (14) auf ihren zweiten Seiten (16) auf. Eine Chipanordnung innerhalb des Halbleitermoduls (1) ist derart vorgesehen, dass die Elektroden (12, 13) auf den ersten Seiten der Halbleiterchips (4, 5) zu einer zweiten Seite des Halbleitermoduls (1) und die dritten Elektroden (14) auf deen zweiten Seiten (16) der Halbleiterchips (4, 5) zu einer ersten Seite des Halbleitermoduls (1) ausgerichtet sind. Dazu sind Außenanschlüsse (19, 20) auf der zweiten Seite des Halbleitermoduls (1) mit den Elektroden (12, 13) der ersten Seiten direkt gekoppelt und Verbindungselemente (22) koppeln elektrisch die dritten Elektroden (14) mit entsprechenden Außenanschlüssen (21).
Description
- Erfindungshintergrund
- Die Erfindung betrifft ein Halbleitermodul mit Halbleiterchips und ein Verfahren zur Herstellung desselben. Dazu weist das Halbleitermodul mindestens zwei Halbleiterchips auf, die auf ihren Oberseiten wenigstens eine erste und eine zweite Elektrode aufweisen und auf ihren Rückseiten eine dritte Elektrode besitzen, welche nahezu die gesamte Rückseite bedeckt.
- Derartige Halbleiterchips werden in Halbleitermodulen mit ihren Elektroden der Rückseite auf Halbleiterchipinseln aus Flachleitermaterial fixiert, während die Elektroden der Oberseite kostenintensiv und technisch aufwendig über entsprechend viele und teilweise auch unterschiedliche Verbindungselemente innerhalb des Halbleitermoduls mit Außenanschlüssen verbunden werden.
- Auch ist es möglich, derartige Halbleiterchips zu stapeln, wobei der gestapelte Halbleiterchip mit seiner dritten Elektrode auf seiner Rückseite auf die erste Elektrode der Oberseite eines Basishalbleiterchips des Stapels fixiert wird, während auf die zweite Elektrode der Oberseite des Basishalbleiterchips über ein Verbindungselement von einem Außenanschluss aus zugegriffen werden kann.
- Üblicherweise werden jedoch die zwei Halbleiterchips mit ihren Elektroden der Rückseiten auf entsprechenden elektrisch getrennten Flachleitern nebeneinander fixiert, wobei auch Anordnungen bekannt sind, bei denen ineinander greifende Kontaktbügel bzw. Clips die Verbindung der Elektroden der Oberseite mit entsprechenden Außenanschlüssen ermöglichen. Die Außenanschlüsse können bei den bekannten Halbleitermodulen als oberflächenmontierbare Kontaktflächen auf der Unterseite der Halbleitermodule angeordnet sein oder sie stehen seitlich aus einem Gehäuse heraus oder sind zusätzlich von den Randseiten der Halbleitermodule aus kontaktierbar. Dabei sind die dritten Elektroden auf den Rückseiten der Halbleiterchips in Richtung auf die Unterseite des Halbleitermoduls ausgerichtet und auf Außenanschlüssen fixiert und die Elektroden der Oberseite sind zur Oberseite des Halbleitermoduls ausgerichtet.
- Anstelle von Flachleitern für die Aufnahme, Fixierung und den elektrischen Anschluss der dritten Elektroden können auch mit leitenden Materialien kaschierte Substrate eingesetzt werden, wobei Durchkontakte durch die Substrate zu entsprechenden Außenkontaktflächen auf der Unterseite der Halbleitermodule einen Zugriff auf die dritten Elektroden der Halbleiterchips ermöglichen und entsprechende Kontaktbügel die ersten und zweiten Elektroden der Oberseite mit dem Substrat verbinden. Auch in diesen Fällen sind die dritten Elektroden zur Unterseite des Halbleitermoduls ausgerichtet und die Elektroden der Oberseite der Halbleiterchips zeigen zu der Oberseite des Halbleitermoduls.
- Häufig werden auch MOSFET-Halbleiterchips mit elektronischen Steuerchips zu Halbleitermodulen kombiniert, wobei die dritte Elektrode der Halbleiterchips zu der Unterseite des Halbleitermoduls ausgerichtet ist und zwischen als Außenanschlüssen angebrachten Lotkugeln auf der Unterseite des Halbleitermoduls zusätzlich der Steuerchip angeordnet ist. Darüber hinaus sind Halbleiterbrücken und Vollbrückenschaltungen für KFZ-Bordnetze als Halbleitermodule bekannt, die ebenfalls davon ausgehen, dass die Halbleiterchips mit ihren dritten Elektroden auf ihren Rückseiten zur Unterseite des Halbleitermoduls ausgerichtet sind. Dazu müssen aufwendige Konstruktionen zum Anschluss der auf der Oberseite der Halbleiterchips angeordneten ersten und zweiten Elektroden in Kauf genommen werden.
- Zusammenfassung der Erfindung
- Eine Ausführungsform der Erfindung betrifft ein Halbleitermodul mit Halbleiterchips sowie ein Verfahren zur Herstellung desselben. Das Halbleitermodul weist mindestens zwei Halbleiterchips mit wenigstens einer ersten und einer zweiten Elektrode auf ihren ersten Seiten auf. Ferner weisen die Halbleiterchips jeweils eine dritte Elektrode auf ihren zweiten Seiten auf. Eine Chipanordnung innerhalb des Halbleitermoduls ist derart vorgesehen, dass die Elektroden auf den ersten Seiten der Halbleiterchips zu einer zweiten Seite des Halbleitermoduls und die dritten Elektroden auf den zweiten Seiten der Halbleiterchips zu einer ersten Seite des Halbleitermoduls ausgerichtet sind. Dazu sind Außenanschlüsse auf der zweiten Seite des Halbleitermoduls mit den Elektroden der ersten Seiten direkt gekoppelt und Verbindungselemente koppeln elektrisch die dritten Elektroden mit entsprechenden Außenanschlüssen.
- Die Erfindung wird nun anhand der beigefügten Figuren näher erläutert.
- Kurze Beschreibung der Figuren
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1 zeigt eine schematische Schaltung eines Halbleitermoduls einer Ausführungsform der Erfindung; -
2 zeigt eine schematische Draufsicht auf ein Halbleitermodul gemäß1 ; -
3 zeigt einen schematischen Querschnitt durch das Halbleitermodul gemäß1 ; -
4 zeigt eine schematische Schaltung eines Halbleitermoduls einer weiteren Ausführungsform der Erfindung; -
5 zeigt eine schematische Draufsicht auf ein Halbleitermodul gemäß4 ; -
6 zeigt einen schematischen Querschnitt durch das Halbleitermodul gemäß4 ; -
7 zeigt eine schematische Schaltung eines Halbleitermoduls gemäß einer weiteren Ausführungsform der Erfindung; -
8 zeigt eine schematische Draufsicht auf das Halbleitermodul gemäß7 ; -
9 zeigt einen schematischen Querschnitt durch das Halbleitermodul gemäß7 . - Detaillierte Beschreibung der Figuren
-
1 zeigt eine schematische Schaltung eines Halbleitermoduls1 einer Ausführungsform der Erfindung. Bei dieser erfin dungsgemäßen Montagevariante wird eine Schaltungsanordnung mit kreuzverschaltetem Gate-Drain-Verbindungen von zwei sekundärseitigen Power-MOSFETs verwirklicht, wobei die Chiprückseiten-Potentiale über Kontaktclips mit Kleber-, Weich- oder Diffusionslot-Verbindung umverdrahtet werden können. Dazu weist die Schaltung zwei n-Kanalleistungstransistoren T1 und T2 des MOSFET-Typs auf, die miteinander kreuzverschaltet für einen AC/DC-Konverter oder einen DC/DC-Konverter sind. Bei dieser Kreuzverschaltung ist die Gateelektrode G1 des ersten Transistors T1 mit der Drainelektrode D2 des zweiten Transistors T2 elektrisch verbunden. Während die beiden Sourceelektroden S1 des ersten Transistors34 und S2 des zweiten Transistors35 gemeinsam auf einem 0 V-Potential liegen, ist die Drainelektrode D1 an das Versorgungspotential VD angeschlossen und mit der Gateelektrode G2 des zweiten Transistors35 elektrisch zusammengeschaltet. Diese kreuzverschaltete Schaltungsanordnung wird nun mit Hilfe des erfindungsgemäßen Grundgedanken in einem Multi-Chip-Modul (MCM) für die Applikation „Strom- und Spannungsversorgung" durch Integration entsprechender elektronischer Bauteilkomponenten unter Vereinfachung der Fertigungsmöglichkeiten verwirklicht. - Mittels der erfindungsgemäß vorgeschlagenen Multi-Flipchip-Montage werden die beiden Leistungsbauelemente, nämlich die Transistoren T1 und T2, in einem Bauteil geflipt montiert. Damit wird eine Erhöhung der Integration bei gleichzeitiger Verbesserung des Kosten-Nutzenverhältnisses der Verbindungstechnologie ermöglicht, da nur noch jeweils eine einzige Leistungselektrode als dritte Elektrode auf der Chiprückseite mittels eines Verbindungselements aus Bonddrähten oder Kontakt-Clips umzuverdrahten ist. Dabei wird die Flipchip-Montage beispielsweise über Kupferpfeiler als Flipchipkontakte mit Diffusionslot für die Leistungstransistoren dem Multi chipmodul unter Nutzung unterschiedlicher Kontaktelemente wie Bonddrähte oder Kontaktclips zur Verbindung der unterschiedlichen Rückseitenpotentiale eingesetzt. Dabei entsteht ein Halbleitermodul
1 , wie es die2 und3 zeigen. -
2 zeigt eine schematische Draufsicht auf ein Halbleitermodul1 gemäß1 . Dieses Halbleitermodul1 weist mindestens zwei Halbleiterchips4 und5 mit wenigstens einer ersten und einer zweiten Elektrode12 und13 auf ihren ersten Seiten, die in dieser Ausführungsform die Oberseiten15 sind, auf. Ferner weisen die Halbleiterchips4 und5 jeweils eine dritte Elektrode14 auf ihren zweiten Seiten, die in dieser Ausführungsform die den Oberseiten15 gegenüberliegenden Rückseiten16 sind auf. Eine Chipanordnung innerhalb des Halbleitermoduls1 ist derart vorgesehen, dass die Elektroden12 und13 auf den Oberseiten der Halbleiterchips4 und5 zu einer zweiten Seite des Halbleitermoduls1 , die in dieser Ausführungsform die Unterseite17 ist, und die dritten Elektroden14 auf den Rückseiten16 der Halbleiterchips4 und5 zu einer ersten Seite des Halbleitermoduls ausgerichtet sind. Dazu sind Außenanschlüsse19 und20 auf der Unterseite des Halbleitermoduls mit den Elektroden12 und13 der Oberseiten direkt gekoppelt und Verbindungselemente22 koppeln elektrisch die dritten Elektroden14 mit entsprechenden Außenanschlüssen21 . - Um dieses zu verdeutlichen, ist in
2 die Kunststoffgehäusemasse weggelassen, und strichpunktierte Linien55 kennzeichnen lediglich die Randseiten27 ,28 ,29 und30 des Halbleitermoduls1 . Das Halbleitermodul1 weist auf seiner Unterseite die Außenanschlüsse19 für 0 V,20 für 12 V und21 als EIN/AUS-Anschluss auf. Um die kreuzverschaltete, in1 gezeigte Schaltungsanordnung zu verwirklichen, ist der erste Transistor T1 als erster Halbleiterchip4 ausgeführt und mit seinen Sourceelektroden S1 direkt auf dem als streifenförmiger Außenkontaktblock23 ausgeführten Außenanschluss19 in Flipchiptechnik montiert. Die ebenfalls auf der ersten Seite des ersten Halbleiterchips4 mit einem Flipchipkontakt ausgestattete Gateelektrode G1 bzw. zweite Elektrode13 ist auf dem Außenanschluss EIN/AUS des Halbleitermoduls1 fixiert, da sie mit der Drainelektrode D2 des zweiten Halbleiterchips5 gemäß Schaltungsanordnung der1 elektrisch gekoppelt ist. Bei dieser Ausführungsform sind demnach auf einem Außenkontaktblock23 Flip-Chip-Kontakte von Elektroden12 ,13 der Oberseiten15 unterschiedlicher Halbleiterchips4 ,5 angeordnet, so dass die Elektroden12 ,13 elektrisch miteinander verbunden sind. - Die auf der Rückseite
16 des ersten Halbleiterchips4 angeordnete Drainelektrode D1 ist über einen ersten Verbindungsbügel44 mit dem 12 V-Außenanschluss an der Unterseite des Halbleitermoduls1 elektrisch verbunden. Dabei bedeckt der erste Verbindungsbügel44 fast vollständig die dritte Elektrode14 auf der Rückseite16 des ersten Halbleiterchips4 . - Der zweite Halbleiterchip
5 ist mit seinen Sourceelektroden S2 als erste Elektroden12 ebenfalls auf dem 0 V-Außenanschluss in Flipchiptechnik montiert, während zur Verwirklichung der kreuzverschalteten Schaltungsanordnung der1 die zweite Elektrode13 des Halbleiterchips5 als Gateelektrode G2 auf dem 12 V-Außenanschluss20 liegt. Die auf der Rückseite16 des zweiten Halbleiterchips5 angeordnete dritte Elektrode14 ist über einen zweiten Bondbügel45 mit dem EIN/AUS-Außenanschluss auf der Unterseite des Halbleitermoduls1 elektrisch verbunden, so dass auf dem Außenanschluss21 in Form eines streifenförmigen Außenkontaktblocks23 die zweite Drainelektrode D2 mit der ersten Gateelektrode G1 zusammengeschaltet sind. Für diese Anordnung sind somit lediglich zwei Verbindungselemente22 erforderlich, die hier in Form von Verbindungsbügeln44 und45 verwirklicht sind. - Anstelle der Verbindungsbügel
44 und45 können jedoch auch Bonddrähte oder Bondbänder eingesetzt werden, um die dritten Elektroden14 der Rückseiten16 der Halbleiterchips4 und5 mit den entsprechenden Außenanschlüssen21 bzw.20 elektrisch zu verbinden. Bei dieser Ausführungsform der Erfindung kann nicht nur von der Unterseite des Halbleitermoduls1 auf die Außenanschlüsse zugegriffen werden, sondern die streifenförmigen Außenkontaktblöcke23 sind auch von den Randseiten28 und30 in dieser Ausführungsform der Erfindung zugänglich, da sie an den Randseiten28 und30 ebenfalls Außenkontaktflächen25 aufweisen. Ferner ist es möglich, die streifenförmigen Außenkontaktblöcke23 aus den Randseiten28 und30 in Form von Flachleitern eines Flachleiterrahmens herausragen zu lassen und als Anschlussfahnen auf einer Randseite oder auf beiden Randseiten auszubilden. -
3 zeigt einen schematischen Querschnitt durch das Halbleitermodul1 gemäß1 entlang der in2 gezeigten Schnittlinie A-A. Dieser Querschnitt zeigt, dass die in2 gezeigten streifenförmigen Außenkontaktblöcke23 oberflächenmontierbare Außenkontaktflächen24 auf der Unterseite17 des Halbleitermoduls1 aufweisen und frei zugänglich sind und in einem Halbleitermodulgehäuse26 fixiert sind. Dieses Halbleitermodulgehäuse26 weist in dieser Ausführungsform der Erfindung eine Kunststoffgehäusemasse31 auf, in welche die Außenkontaktblöcke23 teilweise und die Halbleiterchips5 , von denen in diesem Querschnitt der Halbleiterchip5 des zweiten Transistors T2 zu sehen ist, mit den Verbindungselementen22 vollständig eingebettet sind. - Dabei ist kennzeichnend für diese Ausführungsform, dass auf der ersten Elektrode
12 und der zweiten Elektrode13 der Ersten Seite15 des Halbleiterchips5 Kontaktpfeiler32 angeordnet sind, welche eine Flipchipmontage des Halbleiterchips5 auf den Außenkontaktblöcken23 erleichtern. Diese Kontaktpfeiler32 weisen eine Kupferlegierung auf und sind über Lotschichten56 mit den Außenkontaktblöcken23 elektrisch und mechanisch verbunden. Diese Lotschichten56 können ein Diffusionslot aufweisen. Ein derartiges Diffusionslot hat den Vorteil, dass es intermetallische Phasen ausbildet. Diese intermetallischen Phasen weisen eine höhere Schmelztemperatur auf als die Diffusionslöttemperatur. Dadurch ist ein nachfolgendes Aufbringen des in3 gezeigten Verbindungsbügels43 bei Löttemperaturen für Weichlote oder bei Aushärttemperaturen für leitende Klebstoffe möglich, ohne dass die bereits bestehende Flipchipanordnung des Halbleiterchips5 auf den Außenanschlüssen19 und20 geschädigt wird. - Die Elektroden
12 und13 der ersten Seite15 des Halbleiterchips5 sind auf voneinander getrennten Außenkontaktblöcken23 fixiert. Die dritte Elektrode14 auf der Rückseite16 des Halbleiterchips5 ist in dieser Ausführungsform der Erfindung über ein Verbindungselement43 mit einer Kontaktanschlussfläche54 eines weiteren Außenanschlusses21 , der ebenfalls aus einem Außenkontaktblock23 gebildet ist, elektrisch verbunden. Anstelle eines Verbindungsbügels43 können auch Bondbänder oder eine Mehrzahl von Bonddrähten die Verbindung zwischen der dritten Elektrode14 , die hier die Drainelektrode D2 darstellt, und dem Außenanschluss21 bereitstellen. - Auf dem Außenanschluss
21 liegt nicht nur die Drainelektrode D2 des zweiten Halbleiterchips5 , sondern auch gleichzeitig die Gateelektrode G1 des in2 gezeigten ersten Halbleiterchips4 . Diese bilden zusammen einen EIN/AUS-Anschluss des Halbleitermoduls. Ein in der Mitte der Unterseite17 des Halbleitermoduls1 angeordneter Außenanschluss19 verbindet die beiden Sourceelektroden S1 und S2 und liegt für diese Schaltung auf ein Massepotential von 0 V. Schließlich verbindet der Außenanschluss20 die Gateelektrode G2 des zweiten Halbleiterchips5 mit der Drainelektrode D1 des ersten Halbleiterchips. - Anstelle des hier gezeigten Halbleiterchips
5 als Leistungshalbleiterchip des MOSFET-Typs kann auch ein Leistungshalbleiterchip des IGBT-Typs vorgesehen werden. In diesem Fall ist die erste Elektrode12 eine Emitterelektrode E und die zweite Elektrode13 der ersten Seite15 des Halbleiterchips5 eine isolierte Gateelektrode G, während die Drainelektrode dann als Kollektorelektrode K ausgeführt ist. Ferner können die Außenkontaktblöcke23 des Halbleitermoduls1 Flachleiterstücke eines Flachleiterrahmens darstellen, der bei der Herstellung der Halbleitermodule eingesetzt wird. - Ein Verfahren zur Herstellung mehrerer Halbleitermodule
1 gemäß den1 bis3 mit Halbleiterchips4 und5 weist die nachfolgenden Verfahrensschritte auf. Zunächst wird ein Flachleiterrahmen mit mehreren Halbleitermodulpositionen bereitgestellt, wobei in den Halbleitermodulpositionen Außenanschlüsse19 ,20 und21 vorgesehen sind. Diese Halbleitermodulpositionen werden von dem Flachleiterrahmen in Position gehalten, wobei die Außenanschlüsse19 ,20 und21 derart benachbart zueinander angeordnet sind, dass elektrisch getrennt angeordnete Außenanschlüsse19 und20 mit ersten und zweiten Elektroden12 bzw.13 auf einer ersten Seite15 eines Halbleiterchips4 bzw.5 in Flipchipanordnung kontaktiert werden können. - Dazu werden mindestens zwei Halbleiterchips
4 bzw.5 in einer Halbleitermodulposition in Flipchipanordnung auf die Außenanschlüsse19 ,20 und21 aufgebracht. Nach dem Aufbringen des ersten und des zweiten Halbleiterchips4 bzw.5 werden Verbindungselemente22 zwischen dem Außenanschluss21 für D2 und dem Außenanschluss20 für D1 und einer dritten Elektrode14 auf der Rückseite16 der eine Flipchipanordnung aufweisenden Halbleiterchips4 und5 angebracht. Anschließend werden die Halbleiterchips4 und5 , die Verbindungselemente22 und teilweise die Außenanschlüsse19 ,20 und21 in eine Kunststoffgehäusemasse31 unter Freilassen von Außenkontaktflächen24 der Außenanschlüsse19 ,20 und21 des Flachleiterrahmens in den Halbleiterchippositionen eingebettet. Da der Flachleiterrahmen mehrere Halbleiterchippositionen aufweist, kann nach dem Verpacken der Halbleitermodule1 in ein Kunststoffgehäuse26 ein Auftrennen des Flachleiterrahmens in den einzelnen Halbleitermodulpositionen zu einzelnen Halbleitermodulen1 erfolgen. - Zum Bereitstellen eines Flachleiterrahmens wird eine Metallplatte, vorzugsweise eine ebene Kupferplatte strukturiert. Für ein derartiges Strukturieren der ebenen Metallplatte können Nass- oder Trocken-Ätzverfahren oder auch Stanz- oder Schneid-Verfahren eingesetzt werden.
- Anstelle einer ebenen Metallplatte kann das Herstellen eines Flachleiterrahmens auch dadurch erfolgen, dass eine Flachleiterrahmenstruktur galvanisch auf einem Hilfsträger abgeschie den und anschließend der Hilfsträger entfernt bzw. die Flachleiterrahmenstruktur von dem Hilfsträger abgenommen wird.
- Als Verbindungselement
22 zwischen der dritten Elektrode14 der Rückseite16 der Halbleiterchips4 bzw.5 und den Außenkontaktblöcken23 wird ein Verbindungsbügel43 aufgebracht. Das Anbringen von Verbindungselementen22 zwischen der dritten Elektrode14 auf den Rückseiten16 der Halbleiterchips4 bzw.5 und den Außenkontaktblöcken23 kann auch über Bonden von Bonddrähten oder Bondbändern erfolgen. - Das Aufbringen der ersten und zweiten Elektroden
12 und13 der Halbleiterchips4 bzw.5 auf die vorgesehenen getrennten Außenanschlüsse19 ,20 oder21 kann durch Löten oder Kleben der Elektroden12 und13 auf entsprechenden Kontaktanschlussflächen54 elektrisch getrennten der Außenkontaktblöcke23 erfolgen. - Nach Vergießen bzw. Einbetten der Komponenten wie Halbleiterchips
4 und5 , Verbindungselemente22 und Außenkontaktblöcke23 in eine Kunststoffgehäusemasse in den unterschiedlichen Halbleitermodulpositionen des Flachleiterrahmens kann dieser mittels eines Stanz- oder Sägeverfahrens in einzelne Halbleitermodule1 aufgetrennt werden und außerdem ist es möglich, zum Auftrennen des Flachleiterrahmens in einzelne Halbleitermodule1 ein Ätzverfahren oder ein Laserablationsverfahren einzusetzen. -
4 zeigt eine schematische Schaltung eines Halbleitermoduls2 einer weiteren Ausführungsform der Erfindung. Diese Ausführungsform beinhaltet eine erfindungsgemäße Montagevariante für eine H-Brücke einer Elektro-Motor-Steuerung, wobei die Versorgungsleitungen z. B. 0 V und 12 V durchgezogen sind und die anderen Kontakte jeweils nur auf einer Gehäuseseite verfügbar sind. Ein derartiges Halbleitermodul ist für Bordnetze vorgesehen, wobei der zwischen den Motoranschlüssen52 und53 angeordnete Motor33 nicht Bestandteil des Halbleitermoduls ist. Die Brückenschaltung gemäß4 umfasst vier Transistoren34 bis37 bzw. T1 bis T4. Zwischen dem 0 V Potential und dem 12 V Potential sind bei dieser Bordnetzschaltung zur Steuerung eines Motors33 die Transistoren T1 und T4 in Reihe geschaltet, wobei die Sourceelektrode S4 auf 0 V liegt und die Drainelektrode D1 auf 12 V, und die Sourceelektrode S1 und die Drainelektrode D4 sind zusammengeschaltet zu dem Motoranschluss52 . Der zweite Motoranschluss53 liegt auf der Drainelektrode D2 und der Sourceelektrode S3 der Transistoren T2 und T3, wobei die Transistoren T2 und T3 zwischen 0 und 12 V in Reihe geschaltet sind. -
5 zeigt eine schematische Draufsicht auf ein Halbleitermodul2 gemäß der Schaltung in4 . Komponenten mit gleichen Funktionen wie in2 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Auch hier ist zur Verdeutlichung der Anordnung von Halbleiterchips4 bis7 , Verbindungsbügeln43 und Außenkontaktblöcken23 die Kunststoffgehäusemasse weggelassen und lediglich ihre Kontur durch eine Strichpunktierte Linie55 gekennzeichnet. Auch bei diesem Halbleitermodul wird darauf geachtet, dass die Zahl der Verbindungselemente in Form von Verbindungsbügeln43 so gering wie möglich gehalten wird. - Für das Zusammenschalten der
12 Elektroden der vier Halbleiterchips4 bis7 werden lediglich vier Verbindungsbügel44 bis47 eingesetzt. Diese verbinden die vier Halbleiterchips4 bis7 mit streifenförmigen Außenkontaktblöcken57 bis65 . Die beiden äußeren Außenkontaktblöcke57 und58 sind für die 12 V Versorgung der Drainelektroden D1 und D3 vorgesehen. Entsprechende Verbindungsbügel44 und46 stellen die elektrische Verbindung zu den Halbleiterchips4 und6 der Transistoren T1 bzw. T3 her. Ein zentraler Außenkontaktblock61 , auf dem über Flipchipkontakte die Sourceelektroden S2 und S4 der Transistoren T2 bzw. T4 angeordnet sind, bildet den Anschluss für das Massepotential und kann auf 0 V gelegt werden. - Vier getrennte Außenkontaktblöcke
62 bis65 sind neben dem zentralen Außenkontaktblock61 für die vier Gateelektroden G1 bis G4 angeordnet und somit isoliert voneinander ansteuerbar. Ein weiterer Außenkontaktblock60 verbindet die Sourceelektrode S1 mit der Drainelektrode D4, während der Außenkontaktblock59 mit der Sourceelektrode S3 und der Drainelektrode D2 in Verbindung steht und den Motoranschluss53 bildet. Dieses Halbbrückenmodul zur Ansteuerung eines Motors33 zeichnet sich durch einen kompakten und preiswert herstellbaren Aufbau aus und nutzt die Vorteile der Flipchipmontage von Leistungshalbleiterchips4 bis7 auf entsprechenden Außenkontaktblöcken59 bis65 . -
6 zeigt einen schematischen Querschnitt durch das Halbleitermodul2 gemäß4 entlang der Schnittebene A-A in5 . In diesem Querschnitt werden die Transistoren T3 und T4 mit ihren Halbleiterchip6 bzw.7 gezeigt. Der Halbleiterchip6 ist über den Verbindungsbügel46 mit dem Außenkontaktblock57 , der auf 12 V liegt, verbunden. Die erste Elektrode12 auf der ersten Seite15 des Halbleiterchips6 ist über zwei Kontaktpfeiler32 aus Kupfer mit dem Außenkontaktblock59 verbunden, der gleichzeitig eine elektrische Verbindung zur Drainelektrode D2 bereitstellt. - Die zweite Elektrode
13 ist als Gateelektrode G3 ausgebildet und steht über einen Kupferpfeiler32 mit dem Außenkontaktblock62 elektrisch in Verbindung. Dieser Außenkontaktblock62 ist isoliert von den übrigen Außenkontaktblöcken ansteuerbar. Der vierte Halbleiterchip7 ist wiederum mit seiner Sourceelektrode12 über zwei Kontaktpfeiler32 , die als Flipchipkontakte dienen mit dem Außenkontaktblock61 verbunden, der auf Massepotential 0 V liegt. Die zweite Elektrode13 des Halbleiterchips7 ist als Gateelektrode G4 ausgebildet und isoliert von den anderen Außenkontaktblöcken mit dem Außenkontaktblock63 elektrisch verbunden. - Schließlich ist der dritte Kontakt
14 auf der Rückseite16 des vierten Halbleiterchips7 über einen vierten Verbindungsbügel47 mit einem weiteren Außenkontaktblock60 verbunden, der im Zusammenwirken mit der Sourceelektrode S1 den Motoranschluss52 bildet. Zwischen dem Motoranschluss52 und dem Motoranschluss53 kann ein Motor33 , der nicht Bestandteil des Halbleitermoduls2 ist, angesteuert werden. - Der Außenkontaktblock
58 zeigt in dieser Schnittebene kein Verbindungselement, ist jedoch mit der Drainelektrode D1 des ersten Transistors T1 verbunden und liegt gemäß4 auf dem 12 V Potential. Eine derartige Schaltung kann durch Aneinanderreihung und Verlängerung der Außenkontaktblöcke57 bis61 beliebig erweitert werden und auch komplexere beispielsweise Vollbrückenschaltungen umfassen. -
7 zeigt eine schematische Schaltung eines Halbleitermoduls3 gemäß einer weiteren Ausführungsform der Erfindung. Dieses Halbleitermodul3 ist ein weiteres Anwendungsbeispiel eines MCM-Bauelements für einen High Power-DC/DC-Konverter, wobei hier mehrere Chipkontakte mit einem Kontaktelement bei spielsweise einem Leadframe oder einem Kontaktclip bzw. Verbindungsbügel parallel verbunden werden, wodurch der Montageaufbau und die Montagekosten reduziert werden. Das Halbleitermodul3 dient der Transformation einer niedrigen Gleichspannung beispielsweise von 12 V zu einer höheren Gleichspannung beispielsweise von 48 V. Dazu steht ein Schaltmodul in Verbindung mit einem Transformationselement, das primärseitig 12 V aufnimmt und sekundärseitig 48 V abgibt. Dabei ist der gleichrichtende Bereich auf der Sekundärseite für 48 V Gleichspannung nicht im Detail abgebildet. Lediglich die Schaltung auf der Primärseite ist gezeigt, wobei diese Schaltung zwei Transformatorspulen70 und71 à 12 V versorgt und dazu eine Schaltung mit acht Transistoren T1 bis T8 vorsieht. -
8 zeigt eine schematische Draufsicht auf das Halbleitermodul3 gemäß7 . Die Kunststoffgehäusemasse ist wiederum weggelassen und nur die äußere Kontur ist mit einer strichpunktierten Linie55 gekennzeichnet. Innerhalb des Kunststoffgehäuses sind auf der Unterseite des Halbleitermoduls5 streifenförmige Außenkontaktblöcke57 bis61 vorgesehen, wobei der Außenkontaktblock57 in der Mitte unterbrochen ist, um zu ermöglichen, dass die Transformatorspulen70 und71 der Primärseite galvanisch getrennt versorgt werden können. Das Gleiche gilt für den zentralen streifenförmigen Außenkontaktblock61 , der das Massepotential 0 V hält, und der ebenfalls in zwei Hälften aufgeteilt sein kann, um eine galvanisch entkoppelte Versorgung der Spule70 mit den Transformatoranschlüssen66 und68 sowie der Spule71 mit den Transformatoranschlüssen67 und69 zu gewährleisten. - Ferner ist für die Transistoren T2, T4, T6 und T8 ein Außenkontaktblock
59 vorgesehen, um die Gateelektroden dieser Transistoren T2, T4, T6 und T8 anzusteuern. Darüber hinaus ist ein weiterer Außenkontaktblock60 als Steuerleitung vorgesehen zum Ansteuern der Gateelektroden der Transistoren T1, T3, T5 und T7. Ein fünfter Außenkontaktblock58 versorgt schließlich die Schaltung mit einem 1,5 V Potential. Die vierundzwanzig Elektroden der acht Transistoren T1 bis T8 benötigen lediglich acht Verbindungsbügel44 bis51 , die für die Drainelektroden D1 bis D8 auf den Rückseiten16 der Halbleiterchips vorzusehen sind. - Die acht Sourceelektroden S1 bis S8 sind paarweise übereinander gestapelt, so dass in der Draufsicht lediglich vier Sourceelektroden zu sehen sind. Dieses wird dadurch erreicht, dass zunächst auf dem Außenkontaktblock
61 über Flipchipkontakte in Form von Kontaktpfeilern32 eine Sourceelektrode S1 eines Basistransistors beispielsweise T1 angeordnet ist und auf der dritten Elektrode14 auf der Rückseite16 des Transistors T1 die Sourceelektrode S2 eines gestapelten Halbleiterchips5 mechanisch fixiert und elektrisch verbunden ist. - Eine derartig kompakte Anordnung mit paarweise gestapelten Halbleiterchips
4 und5 in Flipchipanordnung wird im Detail in9 gezeigt. Durch die Stapelung der Halbleiterchips4 und5 der Transistoren T1 und T2 sowie der Halbleiterchips6 und7 der Transistoren T3 bzw. T4 sowie der Halbleiterchips8 und9 der Transistoren T5 bzw. T6 und der Halbleiterchips10 und11 der Transistoren T7 und T8 wird deutlich der Raumbedarf vermindert und ein kompaktes Modul erreicht, bei dem die Transistoren T1, T3, T5 und T7 den Basishalbleiterchip mit den Halbleiterchips4 ,6 ,8 und10 bilden, auf deren Rückseiten16 jeweils die Halbleiterchips5 ,7 ,9 und11 der Transistoren T2, T4, T6 und T8 gestapelt sind. - Dadurch werden auch die streifenförmigen Außenkontaktblöcke
23 auf fünf Außenkontaktblöcke57 bis61 reduziert, wobei zum Ausgleich der Dicke des Basishalbleiterchips der Außenkontaktblock59 gegenüber den übrigen Außenkontaktblöcken57 ,58 ,60 und61 eine unterschiedliche Höhe aufweist. Diese Höhe kann durch eine Auflage auf den als Flachleitern ausgebildeten Außenkontaktblöcken erfolgen, wie es beispielsweise für den Außenkontaktblock59 in dem Querschnitt gemäß9 zu sehen ist. -
- 1
- Halbleitermodul (Ausführungsform)
- 2
- Halbleitermodul (weitere Ausführungsform)
- 3
- Halbleitermodul (weitere Ausführungsform)
- 4
- erster Halbleiterchip
- 5
- zweiter Halbleiterchip
- 6
- dritter Halbleiterchip
- 7
- vierter Halbleiterchip
- 8
- fünfter Halbleiterchip
- 9
- sechster Halbleiterchip
- 10
- siebter Halbleiterchip
- 11
- achter Halbleiterchip
- 12
- erste Elektrode
- 13
- zweite Elektrode
- 14
- dritte Elektrode
- 15
- erste Seite des Halbleiterchips
- 16
- zweite Seite des Halbleiterchips
- 17
- zweite Seite des Halbleitermoduls
- 18
- erste Seite des Halbleitermoduls
- 19
- Außenanschlüsse (Source)
- 20
- Außenanschlüsse (Gate)
- 21
- Außenanschlüsse (Drain)
- 22
- Verbindungselement
- 23
- Außenkontaktblock
- 24
- oberflächenmontierbare Außenkontaktfläche
- 25
- Außenkontaktfläche auf Randseiten
- 26
- Halbleitermodulgehäuse
- 27
- Randseite des Halbleitermoduls
- 28
- Randseite des Halbleitermoduls
- 29
- Randseite des Halbleitermoduls
- 30
- Randseite des Halbleitermoduls
- 31
- Kunststoffgehäusemasse
- 32
- Kontaktpfeiler
- 33
- Gleichstrommotor
- 34
- erster Transistor
- 35
- zweiter Transistor
- 36
- dritter Transistor
- 37
- vierter Transistor
- 38
- fünfter Transistor
- 39
- sechster Transistor
- 40
- siebter Transistor
- 41
- achter Transistor
- 42
- Halbleiterchipstapel
- 43
- Verbindungsbügel
- 44
- erster Verbindungsbügel
- 45
- zweiter Verbindungsbügel
- 46
- dritter Verbindungsbügel
- 47
- vierter Verbindungsbügel
- 48
- fünfter Verbindungsbügel
- 49
- sechster Verbindungsbügel
- 50
- siebter Verbindungsbügel
- 51
- achter Verbindungsbügel
- 52
- Motoranschluss
- 53
- Motoranschluss
- 54
- Kontaktanschlussfläche
- 55
- strichpunktierte Linie
- 56
- Lotschicht VD Versorgungspotential
- 57
- Außenkontaktblock (12 V)
- 58
- Außenkontaktblock (12 V)
- 59
- Außenkontaktblock (M)
- 60
- Außenkontaktblock (M)
- 61
- Außenkontaktblock (0 V)
- 62
- Außenkontaktblock (G2)
- 63
- Außenkontaktblock (G4)
- 64
- Außenkontaktblock (G2)
- 65
- Außenkontaktblock (G1)
- 66
- Trafoanschluss
- 67
- Trafoanschluss
- 68
- Trafoanschluss
- 69
- Trafoanschluss
- 70
- Trafospule
- 71
- Trafospule
- 72
- Trafospule
- D1 bis D8
- Drainelektrode
- E
- Emitterelektrode
- G1 bis G8
- Gateelektrode
- K
- Kollektorelektrode
- S1 bis S8
- Sourceelektrode
- T1 bis T8
- Transistoren
Claims (28)
- Halbleitermodul aufweisend: – mindestens zwei Halbleiterchips (
4 ,5 ) mit – wenigstens einer ersten und einer zweiten Elektrode (12 ,13 ) auf ihren ersten Seiten (15 ) und – jeweils einer dritten Elektrode (14 ) auf ihren zweiten Seiten (16 ), wobei die Halbleiterchips (4 ,5 ) derart innerhalb des Halbleitermoduls (1 ) angeordnet sind, dass die Elektroden (12 ,13 ) auf den ersten Seiten (15 ) der Halbleiterchips (4 ,5 ) zu einer zweiten Seite (17 ) des Halbleitermoduls (1 ) und die dritten Elektroden (14 ) auf den zweiten Seiten (16 ) der Halbleiterchips (4 ,5 ) zu einer ersten Seite (18 ) des Halbleitermoduls (1 ) ausgerichtet sind, – Außenanschlüsse (19 ,20 ) auf der zweiten Seite (17 ) des Halbleitermoduls (1 ), mit denen die Elektroden (12 ,13 ) der ersten Seiten (15 ) gekoppelt sind, – Verbindungselemente (22 ), welche die dritten Elektroden (14 ) mit den Außenanschlüssen (21 ) elektrisch koppeln. - Halbleitermodul nach Anspruch 1, wobei die Elektroden (
12 ,13 ) der ersten Seite (15 ) Flipchipkontakte aufweisen, die auf elektrisch voneinander getrennten Außenkontaktblöcken (23 ) angeordnet sind. - Halbleitermodul nach Anspruch 2, wobei die Außenkontaktblöcke (
23 ) mit oberflächenmontierbaren Außenkontaktflächen (24 ) auf der zweiten Seite (17 ) des Halbleitermoduls (1 ) frei zugänglich sind und in einem Halbleitermodulgehäuse (26 ) fixiert sind. - Halbleitermodul nach Anspruch 2 oder Anspruch 3, wobei die Außenkontaktblöcke (
23 ) Außenkontaktflächen (24 ,25 ) auf Randseiten (27 ) und auf der zweiten Seite (17 ) des Halbleitermoduls (1 ) aufweisen. - Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei das Halbleitermodulgehäuse (
26 ) eine Kunststoffgehäusemasse (31 ) aufweist, in welche die Halbleiterchips (4 ,5 ), die Verbindungselemente (22 ) und die Außenanschlüsse (19 ,20 ,21 ) unter Freilassung von Außenkontaktflächen (24 ) eingebettet sind. - Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei auf der ersten und der zweiten Elektrode (
12 ,13 ) kupferhaltige Pfeiler (32 ) als Flipchipkontakte angeordnet sind, die eine Diffusionslotbeschichtung aufweisen. - Halbleitermodul nach einem der Ansprüche 1 bis 6, wobei die dritte Elektrode (
14 ) der Halbleiterchips (4 ,5 ) über einen Verbindungsbügel (43 ) mit einem der Außenanschlüsse (21 ) elektrisch in Verbindung steht. - Halbleitermodul nach einem der Ansprüche 1 bis 6, wobei die dritte Elektrode (
14 ) der Halbleiterchips (4 ,5 ) über Bondbänder mit einem der Außenanschlüsse (21 ) elektrisch in Verbindung steht. - Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei innerhalb des Halbleitermoduls (
19 ) ein Halbleiterchipstapel (42 ) angeordnet ist, und eine erste Elektrode (12 ) eines gestapelten Halbleiterchips (4 ) in Flipchipanordnung auf einer dritten Elektrode (14 ) eines an deren Halbleiterchips (5 ) derart fixiert ist, dass separat von der ersten Elektrode (12 ) auf die zweite Elektrode (13 ) des gestapelten Halbleiterchips (5 ) über einen Außenanschluss (20 ) von der zweiten Seite (17 ) des Halbleitermoduls (1 ) aus zugegriffen werden kann. - Halbleitermodul nach einem der Ansprüche 2 bis 9, wobei das Halbleitermodul (
1 ) Außenkontaktblöcke (23 ) unterschiedlicher Höhe aufweist welche Höhendifferenzen gestapelter Halbleiterchips (4 ,5 ) ausgleicht. - Halbleitermodul nach einem der Ansprüche 2 bis 10, wobei die Außenkontaktblöcke (
13 ) des Halbleitermoduls (1 ) Flachleiterstücke eines Fachleiterrahmens sind. - Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei als Halbleiterchips (
4 ,5 ) Leistungshalbleiterchips des MOSFET- oder des IGBT-Typs vorgesehen sind, und wobei die erste Elektrode (12 ) eine Source- (S) bzw. Emitterelektrode (E), die zweite Elektrode (13 ) eine Gate- (G) bzw. eine Steuerelektrode und die dritte Elektrode (14 ) eine Drain- (D) bzw. Kollektorelektrode (K) ist. - Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei das Halbleitermodul (
1 ) für ein Bordnetz vorgesehen ist. - Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei das Halbleitermodul (
2 ) eine Brückenschaltung für eine Motorsteuerung aufweist. - Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei das Halbleitermodul (
1 ) einen kreuzverschalteten AC/DC-Konverter aufweist. - Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei das Halbleitermodul (
3 ) einen DC/DC-Konverter aufweist. - Verfahren zur Herstellung mehrerer Halbleitermodule (
1 ) mit Halbleiterchips (4 ,5 ), wobei das Verfahren folgende Verfahrensschritte aufweist: – Bereitstellen eines Flachleiterrahmens mit Außenanschlüssen (19 ,20 ,21 ), wobei die Außenanschlüsse (19 ,20 ,21 ) derart benachbart zueinander angeordnet sind, dass elektrisch getrennt angeordnete Außenanschlüsse (19 ,20 ) mit ersten und zweiten Elektroden (12 ,13 ) auf einer ersten Seite (15 ) eines Halbleiterchips (4 ,5 ) in Flipchipanordnung kontaktiert werden können; – Aufbringen von mindestens zwei Halbleiterchips (4 ,5 ) in Halbleitermodulpositionen in Flipchipanordnung auf die Außenanschlüsse (19 ,20 ); – Anbringen von Verbindungselementen (22 ) zwischen Außenanschlüssen (21 ) und einer dritten Elektrode (14 ) auf zweiten Seiten (16 ) der eine Flipchipanordnung aufweisenden Halbleiterchips (4 ,5 ). - Verfahren nach Anspruch 17, wobei nach Anbringen von Verbindungselementen (
22 ) die Halbleiterchips (4 ,5 ), die Verbindungselemente (22 ) und die Außenanschlüsse (19 ,20 ,21 ) in eine Kunststoffgehäusemasse (31 ) unter Freilassen von Außenkontaktflächen (24 ) der Außenanschlüsse (19 ,20 ,21 ) des Flachleiter rahmens in den Halbleitermodulpositionen eingebettet werden. - Verfahren nach Anspruch 17 oder 18, wobei nach dem Verpacken der Halbleitermodule (
1 ) in ein Kunststoffgehäuse (26 ) ein Auftrennen des Flachleiterrahmens in den Halbleitermodulpositionen in einzelne Halbleitermodule (1 ) erfolgt. - Verfahren nach einem der Ansprüche 17 bis 19, wobei zum Bereitstellen eines Flachleiterrahmens eine Metallplatte, vorzugsweise eine ebene Kupferplatte, strukturiert wird.
- Verfahren nach Anspruch 20, wobei zum Strukturieren die ebene Metallplatte nass- oder trocken geätzt oder gestanzt wird.
- Verfahren nach Anspruch 20 oder Anspruch 21, wobei beim Strukturieren der Metallplatte Außenkontaktblöcke (
23 ) als Außenanschlüsse (19 ,20 ,21 ) mit unterschiedlichen Höhen hergestellt werden. - Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass wobei zum Herstellen eines Flachleiterrahmens die Flachleiterrahmenstruktur galvanisch auf einem Hilfsträger abgeschieden und anschließend von dem Hilfsträger abgenommen wird.
- Verfahren nach Anspruch 22 oder Anspruch 23, wobei beim Anbringen von Verbindungselementen (
22 ) zwischen dritten Elektroden (14 ) der zweiten Seiten (16 ) der Halbleiterchips (4 ,5 ) und den Außenkontaktblöcken (23 ) Verbindungsbügel (43 ) aufgebracht werden. - Verfahren nach Anspruch 22 oder Anspruch 23, wobei beim Anbringen von Verbindungselementen (
22 ) zwischen dritten Elektroden (14 ) der zweiten Seiten (16 ) der Halbleiterchips (4 ,5 ) und den Außenkontaktblöcken (23 ) Verbindungsbügel (43 ) oder Bondraht- und/oder Bondbandverbindungen angebracht werden. - Verfahren nach einem der Ansprüche 17 bis 25, wobei beim Aufbringen der Halbleiterchips (
4 ,5 ) auf die vorgesehenen Außenanschlüsse (19 ,20 ,21 ) die Elektroden (12 ,13 ,14 ) der Halbleiterchips (4 ,5 ) auf Kontaktanschlussflächen (54 ) der Außenkontaktblöcke (23 ) gelötet oder geklebt werden. - Verfahren nach einem der Ansprüche 17 bis 26, wobei zum Auftrennen des Flachleiterrahmens in einzelne Halbleitermodule (
1 ) ein Stanz- oder Sägerverfahren eingesetzt wird. - Verfahren nach einem der Ansprüche 17 bis 26, wobei zum Auftrennen des Flachleiterrahmens in einzelne Halbleitermodule (
1 ) ein Ätzverfahren oder Laserablationsverfahren eingesetzt wird.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102007012154.9A DE102007012154B4 (de) | 2007-03-12 | 2007-03-12 | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
US11/692,020 US7880288B2 (en) | 2007-03-12 | 2007-03-27 | Semiconductor module with semiconductor chips and method for producing it |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102007012154.9A DE102007012154B4 (de) | 2007-03-12 | 2007-03-12 | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102007012154A1 true DE102007012154A1 (de) | 2008-09-25 |
DE102007012154B4 DE102007012154B4 (de) | 2014-05-08 |
Family
ID=39712886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102007012154.9A Expired - Fee Related DE102007012154B4 (de) | 2007-03-12 | 2007-03-12 | Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben |
Country Status (2)
Country | Link |
---|---|
US (1) | US7880288B2 (de) |
DE (1) | DE102007012154B4 (de) |
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Publication number | Publication date |
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DE102007012154B4 (de) | 2014-05-08 |
US20080224300A1 (en) | 2008-09-18 |
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