DE10329101A1 - Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung - Google Patents

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Abstract

Das Halbleiterbauelement umfasst ein Substrat (4) und einen Leistungshalbleiterchip (1) mit einem Source-Anschluss (36), wobei der Leistungshalbleiterchip (1) auf dem Substrat (4) angeordnet und rückseitig kontaktiert ist. DOLLAR A Um bei einfacher Herstellbarkeit eine hoch strombelastbare Verbindung niedriger Induktivität zwischen Source-Anschluss (36) und einem weiterführenden Leiter (19) zu realisieren, sind Source-Anschluss und weiterführender Leiter (19) durch eine Lotbump-Verbindung (20) miteinander verbunden.

Description

  • Die Erfindung betrifft eine Halbleiteranordnung mit einem Substrat und einem Leistungshalbleiterchip mit einem Source-Anschluss, wobei der Leistungshalbleiterchip auf dem Substrat angeordnet und rückseitig kontaktiert ist und der Source-Anschluss mit einem weiterführenden Leiter verbunden ist.
  • Die Erfindung liegt auf dem Gebiet der Leistungshalbleitertechnik und ist auf die Kontaktierung, insbesondere die Source-Kontaktierung oder Emitterkontaktierung (nachfolgend nur noch Source-Kontaktierung genannt), eines Leistungshalbleiterchips, wie beispielsweise MOS-FETs oder IGBTs, bei Halbleiteranordnungen gerichtet.
  • Eine Halbleiteranordnung mit einem eingangs genannten Aufbau ist aus der DE 197 21 061 A1 bekannt. Bei dieser bekannten Halbleiteranordnung werden Kontaktierungen für Source und Gate des Leistungshalbleiterchips (nachfolgend auch nur Leistungshalbleiter genannt) durch Draht-Bonden realisiert. Die Stromrückführung von dem jeweiligen Leistungshalbleiter erfolgt z.B, durch Rückseitenkontaktierung über ein leitendes oder leitend beschichtetes Substrat.
  • Mit zunehmender Leistungsanforderung steigen auch die Stromdichten, für die diese elektrischen Kontaktierungen ausgelegt sein müssen. Diesen Anforderungen werden klassische Verbindungstechniken, wie z.B. das in der DE 197 21 061 A1 dargestellte Draht-Bonden, nicht mehr ohne weiteres gerecht. Im Hinblick auf den erforderlichen Leitungs- bzw. Verbindungsquerschnitt muss daher beispielsweise auf ein mehrfaches Bonden oder sog. Dickdraht-Bonden zurückgegriffen werden. Dies ist allerdings fertigungstechnisch aufwendig und führt zu ei ner unerwünschten Steigerung der Induktivität solcher Verbindungen.
    •
  • Aufgabe der vorliegenden Erfindung ist daher die Bereitstellung einer Halbleiteranordnung, die hohe Stromdichten zulässt und dennoch im Hinblick auf die Source- und bevorzugt auch Gate-Kontaktierung seines Leistungshalbleiters fertigungstechnisch einfach und für die Massenfertigung geeignet ist. Aufgabe der vorliegenden Erfindung ist es ferner, ein Verfahren zur Herstellung einer solchen Halbleiteranordnung anzugeben.
  • Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halbleiteranordnung nach Anspruch 1 sowie durch ein Verfahren nach Anspruch 5. Ausgestaltungen und Weiterbildungen des Erfindungsgedankens sind Gegenstand von Unteransprüchen.
  • Ein ganz wesentlicher Aspekt der Erfindung besteht darin, dass die Verbindung zwischen der Anschlussstelle des Leistungshalbleiterchips und dem – bevorzugt auf einem weiteren Substrat ausgebildeten – weiterführenden Leiter durch einen Lotbump gebildet ist. Unter dem Begriff Lotbump ist – in Entsprechung der wörtlichen Übersetzung – eine Erhebung oder ein Hügel, allgemein also eine zuvor aufgebrachte Materialanhäufung von Lot zu verstehen. Diese Maßnahme erlaubt in verblüffend einfacher Art, Source und/oder bedarfsweise Gate eines Leistungshalbleiterchips, z.B. bei einem MOS FET oder IGBT, mit einer Verbindungsart zu kontaktieren, die erheblichen Gestaltungsspielraum lässt. So kann der stromleitende Querschnitt ohne großen fertigungstechnischen Aufwand bedarfsweise variabel dimensioniert werden. Der Querschnitt und damit die Stromleitung sind vorteilhafterweise nicht mehr durch den Bonddrahtquerschnitt limitiert, so dass vergleichsweise hohe Ströme zulässig sind. Neben einer erhöhten Stromtragfähigkeit werden aber auch unerwünschte Induktivitäten stark vermindert und der Einschaltwiderstand der Anordnung verringert, was zu einer geringeren Verlustleistung führt.
  • Fertigungstechnisch bevorzugte Ausgestaltungen der erfindungsgemäßen Halbleiteranordnung sehen vor, dass der Lotbump eine auf dem Substrat in einer strukturierten Beschichtung vorgesehene Öffnung durchdringt und/oder dass der Lotbump eine auf dem Leistungshalbleiterchip in einer strukturierten Beschichtung vorgesehene Öffnung durchdringt.
  • Die Verwendung eines zweiten mit Leiterbahnen versehenen Substrats hat gegenüber beispielsweise Lead Frames den Vorteil, dass die beiderseitigen Kontaktierungen des Leistungshalbleiterchips die gleichen (geringen) Ausdehnungskoeffizienten haben.
  • Das erfindungsgemäße Verfahren zum Herstellen einer Halbleiteranordnung ist besonders dadurch geprägt, dass auf einem Substrat an vorgegebenen Stellen eines oder mehrerer Leiter (z.B. Kupfer oder DCB) ein oder mehrere Lotbumps vorgesehen werden, die in ihren Positionen den Positionen von elektrischen Anschlussbereichen (Pads) der Source- und/oder Gate-Struktur eines Leistungshalbleiterchips entsprechen, dass der Leistungshalbleiterchip mit den elektrischen Anschlussflecken seiner Source- und/oder Gate-Struktur in Bezug auf die Lotbumps vorausgerichtet wird und dass durch Aufschmelzen der Lotbumps eine elektrische Verbindung zwischen den Anschlussbereichen und den jeweils zugeordneten Leiterflächen erzeugt wird.
  • Ein wesentlicher Aspekt dieses Verfahrens ist darin zu sehen, dass die Lotbumps zunächst – bevorzugt unter vorteilhafter Verwendung einer strukturierten Lotstoppbeschichtung – auf dem Substrat ausgebildet werden. Dies kann nach entsprechender Beschichtung des Substrats vorteilhafterweise durch Auftrag von Lotpaste im Lotpastendruckverfahren erfolgen. Anschließend kann das Lot in einem ersten Reflow-Prozess erwärmt und dadurch zur Ausbildung von entsprechenden Lotbumps (Lotkugeln) veranlasst werden. Damit bilden sich die Lotbumps durch Selbstjustierung exakt an den gewünschten substratseitigen Stellen der später zu erzeugenden Verbindungen aus. Dabei kann vorteilhafterweise eine Vielzahl von Lotbumps gleichzeitig erzeugt werden.
  • Ein wesentlicher Vorteil ist außerdem, dass der Leistungshalbleiterchip von den damit einhergehenden thermischen Belastungen verschont bleibt. Eine thermische Belastung des Leistungshalbleiterchips erfolgt erst im anschließenden weiteren Verbindungsprozess, bei dem z.B. in einem weiteren Reflow-Lötvorgang die Lotbumps mit den entsprechenden Anschlussflecken des Leistungshalbleiterchips verbunden werden.
  • In diesem Zusammenhang sieht eine vorteilhafte Weiterbildung des erfindungsgemäßen Verfahrens vor, dass der Leistungshalbleiterchip oberseitig mit einer Lotstoppbeschichtung versehen wird und Öffnungen durch diese Lotstoppbeschichtung an den Stellen erzeugt werden, an denen die Anschlüsse für Source und/oder Gate liegen. Besonders bevorzugt wird zur Erzeugung einer besonders gut lötfähigen Fläche durch die Öffnungen hindurch eine lötfähige Metallisierung aufgebracht.
  • Die Öffnungen korrespondieren mit den entsprechenden Positionen der Lotbumps auf dem elektrischen Leiter, insbesondere einem (keramischen) Substrat bzw. mit den zugeordneten Öffnungen in der Beschichtung des Substrats. Eine besonders geeignete lötfähige Metallisierungsaufbringung umfasst das chemische Aufbringen einer Nickel(Ni)-Schicht von z.B. 4 μm Schichtdicke und eine darauf abgeschiedene Gold(Au)-Schicht. Diese Nickel-Gold-Metallisierung hat nur durch die Öffnungen in der Lotstoppbeschichtung Zugang bzw. Kontakt mit der Leistungshalbleiterchip-Metallisierung. Damit ergeben sich auch chipseitig exakt definierte Anschlussflächengeometrien. Die Nickel-Schicht wirkt vorteilhafterweise als Diffusionssperre gegen Kupferdiffusion von dem ggf. kupferbeschichteten Substrat her.
  • Die nur partielle Nickel-Gold-Beschichtung des Leistungshalbleiterchips hat gegenüber einer großflächigen Beschichtung den Vorteil erheblich verminderter mechanischer Spannungen.
    •
  • Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand den Figuren der Zeichnung näher erläutert, deren
  • 1 eine erfindungsgemäße Halbleiteranordnung in Gesamtansicht und
  • 2 einen vergrößerten Ausschnitt A aus 1 zeigt.
  • Bei dem in 1 in Seitenansicht vergrößert dargestellten Halbleiterbauelement handelt es sich um eine Anordnung mit einer Vielzahl einzelner Leistungshalbleiter 1, die jeweils mit ihrer Rückseite 2 (Drain-Anschlüsse) mit einer leitenden (Kupfer-)Schicht 4b eines ersten Substrats 4 – z.B. durch vollflächiges Verlöten – elektrisch leitend verbunden sind. Schematisch ist erkennbar, dass auch auf der Frontseite der Leistungshalbleiter 1 eine Vielzahl von elektrischen Verbindungen 5 vorgesehen ist, die über Lotbumps 20 realisiert sind.
  • Zur näheren Erläuterung auch der Herstellungsschritte zeigt 2 einen Ausschnitt A aus 1 in stark vergrößerter Darstellung im Querschnitt. Man erkennt das untenliegende erste Substrat 4, das eine beidseitig mit beispielsweise 300 μm dicken Kupferschichten 4a, 4b versehene Keramik 4c mit beispielsweise 380 μm Dicke umfasst. Auf der oberen Kupferschicht 4b ist eine Lotschicht 8 zu erkennen, durch die wie schon erwähnt die Unterseite 10 eines Leistungshalbleiters 1 mit dem Substrat 4 verbunden ist.
  • Auf der (vor Montage oben liegenden) Oberseite 11 eines beispielsweise wie Substrat 4 ausgeführten zweiten Substrats 12 ist eine hochtemperaturfeste Lotstoppschicht 14 von z.B. 50 μm Dicke aufgebracht. Diese kann z.B. aus photosensitivem Mate rial bestehen, das in geeigneter Weise maskiert und belichtet – d.h. in an sich bekannter Weise strukturiert – worden ist, um im Bereich 16 eine Öffnung 18 auszubilden und den umliegenden Bereich abzudecken. Die Weite der Öffnung beträgt z.B. 200 μm.
  • Das Aufbringen der Beschichtung kann auch durch isostatisches Laminieren einer fotosensitiven Folie erfolgen. Gegenüber der Verwendung von Foto- oder Lotstopplack ist eine Lotstoppfolie vorteilhafterweise auch dann einsetzbar, wenn heterogene Substratoberflächen und Topographien, insbesondere größere Höhenunterschiede der einzelnen Substratbereiche, bestehen.
  • Nach anschließender Reinigung wird eine Lotpaste z.B. im Schablonendruck aufgebracht. Diese kann direkt auf die vorzugsweise kupferbeschichteten, von der Lotstoppbeschichtung freigelassenen Anschlussflecken oder Anschlussflächen des Substrats 12 aufgebracht werden, so dass keine die Lötbarkeit der Oberfläche verbessernden Maßnahmen erforderlich sind.
  • Anschließend wird das Substrat 12 über die Schmelz-Temperatur der Lotpaste erwärmt, so dass sich direkt auf den weiterführenden Leitern 19, die durch entsprechende Strukturierung der Oberseite 11 gebildet sind, Lotbumps (in den Figuren wegen ihrer nur vorübergehenden Form mit 6 angedeutet) bilden.
  • Die in 1 und 2 im bereits fertigen Zustand gezeigten Verbindungen mittels endgültiger Lotbumps 20 werden nach dem o.g. ersten Reflow-Löten in folgender Weise erzeugt:
    Auch die Oberseite 30 des Leistungshalbleiterchips 1 – d.h. die Seite, auf der sich die Anschlüsse des Chips 1 für Source bzw. Gate befinden – wird mit einer photosensitiven Schicht 31 (z.B. sog. PI-Folie oder einem Photolack) zur Definition eines Schichtfensters beschichtet. In entsprechender Weise werden dann durch Maskierung und Belichtung sowie anschließende partielle Entfernung der – je nach Negativ bzw. Posi tiv-Belichtung der Beschichtung – belichteten bzw. unbelichteten Folienbereiche Öffnungen 32 über der Source bzw. dem Gate erzeugt. Die Position dieser Öffnungen korrespondiert mit dem Öffnungsmuster der substratseitigen Beschichtung. Die Rückseite des Leistungshalbleiterchips kann zum Schutz zunächst mit einer entfernbaren Klebefolie versehen werden. Um eine lötfähige Metallisierung der Source- bzw. Gate-Anschlüsse zu erhalten wird nachfolgend chemisch eine Nickel-Schicht 34 und anschließend eine Gold-Schicht 35 abgeschieden. Diese benetzt wegen der strukturierten Folie 31 nur die unter der Öffnung 32 liegende Anschlussflecken 36 (hier der Source).
  • Der Leistungshalbleiterchip 1 wird dann mit seiner Oberseite 30 so auf das Substrat 12 gelegt, dass die korrespondierenden Öffnungen im wesentlichen fluchten. In einem zweiten Reflow-Prozess wird dann das Lot der ursprünglich substratseitig ausgebildeten Lotbumps 6 erneut verflüssigt und geht dabei unter Ausbildung von Lotbumps 20 die gewünschte Verbindung mit dem jeweiligen chipseitigen Anschluss (z.B. Source 33 bzw. Anschluss 36) ein. Ein wesentlicher Vorteil ist dabei die selbstausrichtende Wirkung des Lotes, durch die der Chip optimal gegenüber dem Substrat positioniert wird.
  • Zur Rückseitenkontaktierung wird das Substrat 4 mit den Rückseiten der Leistungshalbleiterchips 1 verlötet, nachdem zuvor die ggf. zum Schutz aufgebrachte Klebefolie entfernt wurde. Als Substrat wird ein DCB (Direct Copper Bonding)-Substrat verwendet, das auf seinen Außenflächen je eine Kupferbeschichtung aufweist. Hierbei wird ein Lot mit bevorzugt niedrigerer Schmelztemperatur als das für die Lotbumps 20 verwendete Lot vorgesehen, um ein unbeabsichtigtes Wiederaufschmelzen der Verbindungen zu vermeiden.
  • Durch die zunächst substratseitig (Substrat 12) vorgesehenen Lotbumps 6 werden in einfacher Weise Lotverbindungen mit den entsprechenden Anschlussstellen des Leistungshalbleiterchips erzeugt, die sich durch einen gegenüber Drahtbondverbindungen größeren Querschnitt und eine kürzere Länge und damit höhere Strombelastbarkeit und durch eine geringe Induktivität auszeichnen. Die Geometrie der Verbindungen ist einfach durch die Ausgestaltung der Lotbumps 6 variierbar. Die Materialmenge des Lotbumps kann darüber hinaus zur gezielten Steuerung der Lotbump- bzw. Verbindungshöhe dienen. Vorteilhaft ist auch, dass die Leistungshalbleiterchips von den thermischen Belastungen des ersten Reflow-Lötvorgangs völlig verschont bleiben. Die chipseitige Aufbringung der lotfähigen Beschichtung (z.B Nickel-Gold-Beschichtung) erfolgt selektiv (z.B. durch stromloses Vernickeln, Sputtern, Bedampfen), was sich auch günstig auf die mechanischen Belastungen/Spannungen auswirkt. Neben Nickelbeschichtungen können aber auch andere lotfähige Metallisierungen wie etwa Kupfer, UBM etc. verwendet werden.
    • A
    Ausschnitt
    1
    Leistungshalbleiter (chip)
    2
    Rückseite des Leistungshalbleiters
    4
    erstes Substrat
    4a
    (Kupfer-)Schicht
    4b
    (Kupfer-)Schicht
    4c
    Keramik
    5
    Verbindungen
    6
    Lotbumps
    8
    Lotschicht
    10
    Unterseite des Leistungshalbleiters
    11
    Oberseite des zweiten Substrats
    12
    zweites Substrat
    14
    Lotstoppschicht
    16
    Bereich
    18
    Öffnung
    19
    Leiter
    20
    Lotbump
    30
    Oberseite des Leistungshalbleiters
    31
    Folie
    32
    Öffnungen
    33
    Source
    34
    Nickel-Schicht
    35
    Gold-Schicht
    36
    Anschluss

Claims (10)

  1. Halbleiteranordnung mit einem Substrat (4) und mit einem Leistungshalbleiterchip (1) mit einem Source-Anschluss (36), wobei der Leistungshalbleiterchip (1) auf dem Substrat (4) angeordnet und rückseitig kontaktiert ist und der Source-Anschluss (36) mit einem weiterführenden Leiter (19) verbunden ist, dadurch gekennzeichnet, dass • der weiterführende Leiter (19) und der Source-Anschluss (33) durch einen Lotbump (20) verbunden sind.
  2. Halbleiteranordnungen nach Anspruch 1, dadurch gekennzeichnet, dass • der weiterführende Leiter auf einem weiteren Substrat (12) ausgebildet ist.
  3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass • der Leistungshalbleiterchip (1) einen Gate-Anschluss aufweist, der mit einem weiterführenden Leiter durch einen Lotbump (20) verbunden ist.
  4. Halbleiteranordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass • der Lotbump (20) eine auf dem mindestens einen Substrat (12) in einer strukturierten Beschichtung (14) vorgesehene Öffnung (18) durchdringt.
  5. Halbleiteranordnung nach Anspruch 1, 2, 3 oder 4, dadurch gekennzeichnet, dass • der Lotbump (20) eine auf dem Leistungshalbleiterchip (1) in einer strukturierten Beschichtung (31) vorgesehene Öffnung (32) durchdringt.
  6. Verfahren zum Herstellen einer Halbleiteranordnung, nach einem der Ansprüche 1–5, bei dem • auf mindestens einem Substrat (12) an vorgegebenen Stellen eines oder mehrerer Leiter (19) ein oder mehrere Lotbumps (6) vorgesehen werden, die in ihrer Position den Positionen von elektrischen Anschlussflecken der Source- und/oder Gate-Struktur eines Leistungshalbleiterchips (1) entsprechen und durch Aufschmelzen der Lotbumps eine elektrische Verbindung zwischen den Anschlussflecken und den jeweils zugeordneten Leitern erzeugt wird.
  7. Verfahren nach Anspruch 6, bei dem • mindestens ein Substrat (12) mit einer Lotstoppbeschichtung (14) versehen wird, • Öffnungen (18) durch diese Lotstoppbeschichtung (14) an den Stellen erzeugt werden, an denen die Lotbumps (6) gebildet werden sollen, • zur Erzeugung der Lotbumps eine Lotpaste auf das mindestens eine Substrat (12) aufgebracht wird und zur Ausbildung der Lotbumps ein Reflow-Prozess durchgeführt wird.
  8. Verfahren nach Anspruch 6 oder 7, bei dem • der Leistungshalbleiterchip (1) oberseitig (30) mit einer Lotstoppbeschichtung (31) versehen wird und • Öffnungen (32) durch diese Lotstoppbeschichtung an den Stellen erzeugt werden, an denen die Anschlüsse für Source und/oder Gate liegen.
  9. Verfahren nach Anspruch 8, bei dem • durch die Öffnungen (32) hindurch eine lötfähige Metallisierung (34, 35) aufgebracht wird.
  10. Verfahren nach einem der Ansprüche 6–9, bei dem • zumindest eine Seite (10) des Leistungshalterchips (1) vollflächig verlötet ist.
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