JP4685884B2 - パワー半導体アセンブリ - Google Patents

Description

発明の詳細な説明

本発明は、パワー半導体アセンブリに関する。

このようなパワー半導体アセンブリは、通常、１つの共通の支持体（キャリア）に搭載された１以上の半導体チップを含む。通常、該半導体チップはそれぞれ２つの主接続部を有し、特に垂直の素子では、これら２つの主接続部は、半導体チップの互いに向かい合う各面に配置されている。

一般的に、個々の上記チップは、それぞれ導通した状態で１つの支持体に搭載されており、同時に、上記支持体は、上記素子の一方の接続部を構成している。

基本的にこのようなパワー半導体アセンブリは、負荷のスイッチングに用いられる。そのために、上記２つの主接続部のうちの一方は上記負荷に導電的に接続され、上記２つの主接続部のうちの他方は供給電圧の電源に導電的に接続されており、上記２つの主接続部のうちのいずれか一方は、上記支持体によって構成されている。

このようなパワー半導体アセンブリは、上記半導体チップ内で生じる損失熱を放散するために、多くの場合、上記半導体チップの反対側に放熱板が伝熱的に当接されている。該放熱板の代わりに、または、該放熱板に加えて、半導体チップに搭載面と離れた、異なる上記支持体の面に、金属板、蓄熱器、または金属薄膜が配置されることもある。

上記のどの場合でも、一方の、上記支持体に面した上記半導体チップの主接続部および該接続部に導電的に接続されている該支持体の金属層と、他方の、放熱板および／または蓄熱器および／または金属板および／または金属薄膜との間に、結合容量が形成される。

該結合容量は、特にスイッチング周波数が高い場合、スイッチング損失を招く。該スイッチング損失は、放熱板、蓄熱器、金属板、または金属薄膜が接地されている場合、主として接地線の変位電流が原因となって生じ、接地されていない場合、主として電磁波の放射が原因となって生じる。

従って、本発明の目的は、スイッチング損失および障害放射が少なく、熱放散を低下させることのないパワー半導体アセンブリを提供することである。

上記目的を、請求項１に記載のパワー半導体アセンブリ、および、請求項２６に記載のパワー半導体アセンブリにより達成する。本発明の好ましい形態と他の発展形態を、従属請求項に記載する。

本発明のパワー半導体アセンブリは、支持体と第１半導体チップと第２半導体チップとを含む。該第１半導体チップは、第１主接続部および第２主接続部を有し、上記第１主接続部および上記第２主接続部は、上記第１半導体チップの互いに向かい合う各面にそれぞれ配置されている。第２半導体チップは、第１主接続部および第２主接続部を有し、上記第１主接続部および上記第２主接続部は、上記第２半導体チップの互いに向かい合う各面にそれぞれ配置されている。

上記支持体の第１面は、第１部分と該第１部分から間隔を空けた第２部分とを有するパターン化された金属層を備えている。上記第１半導体チップは上記支持体の第１面上に配置され、該第１半導体チップの第２主接続部を介して上記第１部分に対し機械的および導電的に接続されている。上記第２半導体チップは、上記支持体の第１面上に配置され、該第２半導体チップの第２主接続部を介して上記第２部分に対し機械的および導電的に接続されている。

上記第１半導体チップの第１主接続部と上記第２半導体チップの第１主接続部とは、互いに導電的に接続されており、外部の負荷または外部の供給電圧の電源に接続するために設けられた第１コンタクト用の接続部に導電的に接続されている。

従って、本発明のパワー半導体アセンブリでは、上記半導体チップにおける、上記負荷の接続部は、上記半導体チップにおける、上記支持体の搭載面と離れた、異なる面上に配置されている。

上記支持体における、上記半導体チップの搭載面と離れた、異なる面上に、例えば放熱板および／または蓄熱器および／または金属板および／または金属薄膜のような金属体が配置されている場合、本明細書の冒頭で言及したような、上記金属体と上記負荷の接続部に接続された主接続部との間に形成された結合容量は、従来技術に基づいた構成の場合よりも低減される。

上記低減の理由は、主に、上記金属体によって遮蔽効果がもたらされたこと、および、該金属体と上記負荷の接続部に接続されている主接続部との間の距離が増加したことにある。

他にも、この結合容量をさらに低減することができる。なぜなら、本発明の構成では、上記負荷の接続部とそれによって導電的に接続された上記主接続部との間の導電的な接続が必要とする、上記結合容量の原因となる面積が、従来技術の構成の導電的な接続よりもより小さいからである。

従来技術の構成では、上記半導体チップと上記支持体との間に構造された金属層の少なくとも一部分が上記結合容量の原因となっている。上記金属体のこの部分は上記半導体チップに対し、はんだ付けされているので、該部分には、該半導体チップにおける、上記はんだ付けされた面積に応じて決定されるある一定の面積が必要である。

本発明の構成では、要求された通電規格の大きさだけを考慮して上記負荷の接続部への導電的な接続を設計すればよい。なぜなら、上記熱放散は、依然として上記支持体に面した第１半導体チップの主接続部を介して行われるからである。

以下に、本発明のパワー半導体アセンブリを、好ましい実施形態に基づいて添付の図面を参照しながらさらに詳細に示す。

図１は、ハーフブリッジとして形成された相互補完的な２つの半導体チップを有する本発明のパワー半導体アセンブリの側面図、および、それに対応する、２つの電界効果トランジスタと２つのバイポーラトランジスタとを有する２つの回路を示す回路図である。

図２は、ハーフブリッジとして形成され、フリップチップ構造において１つの支持体に接続されている相互補完的な２つの半導体チップを有する、パワー半導体アセンブリの側面図、および、それに対応する２つの回路を示す回路図である。

図３は、ハーフブリッジとして形成され、フリップチップ構造において下流側ハーフブリッジ枝部に割り当てられた半導体チップが支持体に接続されている２つの等しい半導体チップを有する、パワー半導体アセンブリの側面図、および、それに対応する２つの回路を示す回路図である。

図４は、ハーフブリッジとして形成され、フリップチップ構造において上流側ハーフブリッジ枝部に割り当てられた半導体チップが支持体に接続されている２つの等しい半導体チップを有する、パワー半導体アセンブリの側面図、および、それに対応する２つの回路を示す回路図である。

図５は、２つの半導体チップと、電気的に絶縁している駆動ユニットおよび電圧供給ユニットとを有するハーフブリッジを示す回路図である。これら２つの半導体チップのそれぞれは別々の駆動回路により駆動され、これら２つの駆動回路は、上記ハーフブリッジの負荷の接続部において電位部に接続されている。また、該電圧供給ユニットは、該電圧供給ユニットと電気的に分離されている１以上の駆動回路に供給電圧を印加するためのものである。

図６ａは、複合駆動回路により駆動される２つの半導体チップを有する、ハーフブリッジを示す回路図である。図６ｂは、図６ａの第１半導体チップにおける出力電圧の経時変化を示す波形図である。図６ｃは、図６ａの第２半導体チップにおける出力電圧の経時変化を示す波形図である。

図７ａは、２つの半導体チップを有するハーフブリッジを示す回路図である。これらの半導体チップの制御接続部は互いに導電的に接続され、上記半導体チップは、異なる符号を示している電圧パルスによって複合駆動回路から駆動されている。図７ｂは、図７ａの上記複合駆動回路の出力電圧の時間変化を示す図である。

図８は、共通のハウジング内に配置されている電位絶縁位置および駆動回路、を有する駆動ユニットの断面図を示す。

図９は、２つの半導体チップを有するハーフブリッジを示す断面図である。該ハーフブリッジでは、上記負荷接続部は配線を介して各第１主接続部に電気的に接続されている。

図１０は、薄膜技術により接触し合っている２つの半導体チップを有するハーフブリッジを示す断面図である。

図１１は、ハーフブリッジを示す斜視図である。該ハーフブリッジでは、各ハーフブリッジ枝部は、互いに並列接続された複数の半導体チップを有する。これらの半導体チップの第１主接続部は上記負荷接続部に電気的に接続され、これらの半導体チップの制御接続部は互いに電気的に接続されている。

図１２は、電源供給システムに接続されている、上流側に接続された整流器を有するコンバータを示す回路図である。図１３は、図１２の回路において、ＩＧＢＴに代えてサイリスタが設けられた回路を示す回路図である。図１４は、サイリスタを用いて設計された整流器を示す回路図である。上記各図面では、同一の参照符号は、同一の意味を備えた同一の部材を示す。

図１では、典型的にはハーフブリッジとして形成されている本発明のパワー半導体アセンブリの一側面図を示す。該ハーフブリッジは、上流側ハーフブリッジ枝部Ｉと下流側ハーフブリッジ枝部ＩＩとを含む。上流側ハーフブリッジ枝部Ｉは、第１半導体チップ１０および第１ダイオード３０を含み、下流側ハーフブリッジ枝部ＩＩは、第２半導体チップ２０および第２ダイオード４０を含む。半導体チップ１０は、第１主接続部１１、第２主接続部１２、および、制御接続部１３を有している。半導体チップ２０は、第１主接続部２１、第２主接続部２２、および、制御接続部２３を有している。

半導体チップ１０、２０は、それらの第２主接続部１２、２２によって、上記支持体５０の第１面５１に配置されたパターン化された金属層６０である第１部分６１、第２部分６２に対し、それぞれ、導電的および機械的に接続されている。

第１面５１に対して向かい合う第２面５２上では、支持体５０は金属層６７を有している。支持体５０はセラミックス製であることが好ましく、各金属層６０、６７は銅製であることが好ましい。第２面５２上には放熱板（ヒートシンク）７０を配置して、各半導体チップ１０、２０内で生じる損失熱を、それらの各第２主接続部１２、２２、パターン化された金属層６０、支持体５０、および、金属層６７を介して、放熱板７０に放散する。

上記ハーフブリッジを実現するために、第１半導体チップ１０および第２半導体チップ２０は電気的に直列に接続されている。そのために、これらの第１主接続部１１、２１は互いに導電的に接続されている。第１主接続部１１、２１間の導電的な接続は、例えば、第１コンタクト用接続部７１によって行われる。第１コンタクト用接続部７１は、穿孔された、好ましくは折り曲げられた細長い金属薄板として形成されている。第１コンタクト用接続部７１を、同時に、外部の負荷に接続するために形成することもできる。このため、以下では第１コンタクト用接続部７１を負荷の接続部とも呼ぶ。

図１で記号により示した、一方の、放熱板７０およびそれにより導電的に接続されている支持体５０の金属層６７と、他方の、コンタクト用接続部７１およびそれに接続されている第１主接続部１１、２１との間に生じる結合容量Ｃは、非常に少ない。なぜなら、コンタクト用接続部７１の寸法は、特定の熱放散性によって決定されるのではなく、必要とされる通電規格の大きさによってほぼ決定されるからである。

その上、コンタクト用接続部７１およびそれに導電的に接続されている主接続部１１、２１は、半導体チップ１０、２０における、支持体５０の設置面から離れた、異なる面上にそれぞれ配置されているので、放熱板７０から比較的遠く隔てられている。そのため、上記結合容量Ｃはさらに低減される。

本実施形態では、第１半導体チップ１０および第２半導体チップ２０を、相互補完的な素子として実施している。例えば、第１半導体チップ１０をｎチャネル型電界効果トランジスタとして形成できる。この場合、その第１主接続部１１はソース端子であり、その第２主接続部１２はドレイン端子である。同様に、第１半導体チップ１０を、バイポーラｎｐｎ型トランジスタとして形成してもよい。この場合、第１主接続部１１はエミッタであり、第２主接続部１２はコレクタである。

これに応じて、第１半導体チップ１０に対して相互補完的な第２半導体チップ２０を、ｐチャネル型電界効果トランジスタとして形成できる。この場合、その第１主接続部２１はソース端子であり、その第２主接続部２２はドレイン端子である。同様に、第２半導体チップ２０をバイポーラｎｐｎ型トランジスタとして形成してもよい。この場合、その第１主接続部２１はエミッタであり、その第２主接続部２２はコレクタである。

ダイオード３０、４０は、第１半導体チップ１０および第２半導体チップ２０の負荷経路に対して並列に逆方向にて接続され、例えばモータのような誘電性負荷がその第１負荷接続部１１、２１に接続されている場合に生じ得るような電圧スパイクから、各半導体チップ１０、２０を保護するために用いられる。そのために、第１ダイオード３０のカソード３１は、パターン化された金属層６０の第１部分６１に導電的に接続されている。第１ダイオード３０のアノード３２は、ボンディングワイヤ７７によって第１半導体チップ１０の第１主接続部１１に導電的に接続されている。

同様に、第２ダイオード４０はそのアノード４２によって、パターン化された金属層６０の第２部分６２に導電的に接続されている。他方、第２ダイオード４０のカソード４１は、ボンディングワイヤ７８を介して第２半導体チップ２０の第１主接続部２１に導電的に接続されている。

上記ハーフブリッジに、正の供給電圧Ｕ１＋および負の供給電圧Ｕ１−を供給する。そのために、図１では詳細に図示していないが、正の供給電圧Ｕ１＋を、パターン化された金属層６０の第１部分６１に供給し、負の供給電圧Ｕ１−を、パターン化された金属層６０の第２部分６２に供給する。

半導体チップ１０、２０内で生じる損失熱を、それらの第２主接続部１２、２２、および、金属層６０、６７を有する支持体５０を介して、放熱板７０に放散することができる。該放熱板は、支持体５０における、半導体チップ１０、２０に搭載面から離れた、異なる面上に配置され、上記支持体に対し伝熱的に当接して接続されている。

放熱板７０に代えて、または、放熱板７０と支持体５０との間に、蓄熱器、金属板、金属薄膜、または所望の金属体を配置してもよい。

第１半導体チップ１０の制御接続部１３および第２半導体チップ２０の制御接続部２３を適切に制御することによって、上記ハーフブリッジの正の供給電圧Ｕ１＋および負の供給電圧Ｕ１−を負荷接続部７１に印加することができる。この場合、上流側ハーフブリッジ枝部Ｉと上記下流側ハーフブリッジ枝部ＩＩとを同時に活性化しないことが好ましい。

図１ｂおよび図１ｃは、図１ａの構造に従った回路図を示す。さらに１つの好ましい誘導性を有する負荷１００が負荷接続部７１に接続されている。図１ｂの回路図では、第１半導体チップ１０をｎチャネル型電界効果トランジスタとして形成しており、第２半導体チップ２０をｐチャネル型電界効果トランジスタとして形成している。

図１ｃの回路図では、第１半導体チップ１０をバイポーラｎｐｎ型トランジスタとして形成し、第２半導体チップ２０をバイポーラｐｎｐ型トランジスタとして形成している。

図２ａは、同様に、ハーフブリッジとして形成されているパワー半導体アセンブリを示す。上記パワー半導体アセンブリでは、第１半導体チップ１０および第２半導体チップ２０を相互補完的な素子として形成している。例えば、第１半導体チップ１０をｐチャネル型電界効果トランジスタまたはバイポーラｐｎｐ型トランジスタとして形成でき、第２半導体チップ２０をｎチャネル型電界効果トランジスタまたはバイポーラｎｐｎ型トランジスタとして形成できる。

図１ａのハーフブリッジのように、図２ａのハーフブリッジでは、第１主接続部１１、２１は、互いに導電的に接続されており、負荷接続部７１に対しても導電的に接続されている。この場合、フリップチップ構造において、第１半導体チップ１０および第２半導体チップ２０は支持体５０のパターン化された金属層６０に接続されている。

これは、半導体チップ１０、２０が、それらのドレイン端子またはコレクタ接続部にでなく、それらのソース端子またはエミッタ接続部によって、および、好ましくは制御接続部１３、２３によって、支持体５０のパターン化された金属層６０に接続されていること意味している。

そのため、本発明の好ましい一実施形態では、第２主接続部１２、２２と金属層６０の部分６１、６２との間の接続、および、制御接続部１３、２３と金属層６０の部分６３、６４との間の接続を、いわゆる「はんだバンプ」を用いた、はんだ付け接続として形成する。同様に、これらはんだ付け接続のうちの１以上を、例えば、はんだ付け、または圧縮焼結のような低温接続技術を用いて、全平面に形成することができる。第２主接続部１２、２２および制御接続部１３、２３に接触するために、パターン化された金属層６０は、互いに離間した各部分６１、６２、６３、６４を有する。

図２ｂおよび図２ｃは、図２ａの構造に関する回路図を示す。図２ｂでは、典型的には、第１半導体チップ１０をｐチャネル型電界効果トランジスタとして形成し、第２半導体チップ２０をｎチャネル型電界効果トランジスタとして形成している。図２ｃの実施形態では、第１半導体チップ１０をバイポーラｐｎｐ型トランジスタとして形成し、第２半導体チップ２０をバイポーラｎｐｎ型トランジスタとして形成している。

図３ａは、同様に、ハーフブリッジとして形成されている、本発明のパワー半導体アセンブリを示す。ここでは、第１半導体チップ１０および第２半導体チップ２０を、互いに同一の構成素子としてそれぞれ形成している。第２半導体チップ２０は、フリップチップ構造では、支持体５０のパターン化された金属層６０の第２部分６２に固定され、第２部分６２に導電的に接続されている。

第１主接続部１１、２１は互いに導電的に接続されており、負荷接続部７１にも導電的に接続されている。図３ｂおよび図３ｃに関して見られるように、第１半導体チップ１０はｎチャネル型電界効果トランジスタであってもよい。この場合、その第１主接続部１１はソース端子であり、その第２主接続部１２はドレイン端子である。同様に、第１半導体チップ１０はバイポーラｎｐｎ型トランジスタであってもよい。この場合、その第１主接続部１１はエミッタであり、その第２主接続部１２はコレクタである。

さらに、第２半導体チップ２０を、例えばｎチャネル型電界効果トランジスタとして形成できる。この場合、その第１主接続部２１はドレイン端子であり、その第２主接続部２２はソース端子である。さらに、第２半導体チップ２０を、ｎｐｎ型トランジスタとしても形成してもよい。この場合、その第１主接続部２１はコレクタ接続部であり、その第２主接続部２２はエミッタ接続部である。

図４ａも同様に、２つの相互補完的な半導体チップ１０、２０を有するハーフブリッジとして形成されているパワー半導体アセンブリを示す。本実施形態では、第１半導体チップ１０は、フリップチップ構造において、支持体５０のパターン化された金属層６０の部分６１に接続されている。

第１半導体チップ１０を、例えばｐチャネル型電界効果トランジスタとして形成できる。この場合、その第１接続部１１はドレイン端子であり、その第２主接続部１２はソース端子である。同様に第１半導体チップ１０を、バイポーラｐｎｐ型トランジスタとして形成できる。この場合、その第１主接続部１１はコレクタ接続部であり、その第２主接続部１２はエミッタ接続部である。

同様に、第２半導体チップ２０を、ｐチャネル型電界効果トランジスタとして形成できる。この場合、その第１接続部２１はソース端子であり、その第２主接続部２２はドレイン端子である。同様に、第２半導体チップ２０を、バイポーラｐｎｐ型トランジスタとして形成することも可能である。この場合、その第１主接続部２１はエミッタ接続部であり、その第２主接続部２２はコレクタ接続部である。

図４ｂおよび図４ｃは、図４ａのパワー半導体アセンブリの好ましい実施形態に関する回路図を示す。

図１〜図４の全ての各実施形態では、１つのハーフブリッジ内の、上流側ハーフブリッジ枝部Ｉの第１半導体チップ１０および下流側ハーフブリッジ枝部ＩＩの第２半導体チップ２０は、同じコンポーネントタイプであることが好ましい。つまり、両方とも電界効果トランジスタとして形成されているか、または、両方ともバイポーラトランジスタとして形成されているかのどちらかであることが好ましい。

第１半導体チップ１０の代わりに、それと同一の複数の各半導体チップを電気的に並列接続することもでき、その場合には、複数の各半導体チップの各第２面１２をパターン化された金属層６０の共通の第１部分６１にそれぞれ接続できることが好ましい。同様に、第２半導体チップ２０の代わりに、そのような複数の半導体チップを電気的に並列接続して、それらの各第２面を、パターン化された金属層６０の共通の第２部分６２に接続することもできる。

図１ａ、図２ａ、図３ａ、図４ａでは、ダイオード３０、４０はそれぞれ、半導体チップ１０、２０に対して並列接続されている。ダイオードの基本的特徴は、半導体基板内に形成されたｐｎ接合である。このようなｐｎ接合を、通常、ドープされた領域において、該領域に対して相補的にドープされたウェルを生成することによって、形成する。この場合、上記ドープされた領域へのドーピングは、基板へのベーシックドーピングにより行われる。

従来の方法では、この場合、ｐ型にドープされたウェルが生成されるｎ型にドープされた基板を用いる。その反対に、ｎ型にドープされたウェルが生成されるｐ型にドープされた基板を、用いてもよい。

図１〜図４の各構成では、例えばフリーホイールダイオードとしてのダイオード３０、４０のうちのいずれか１つが、半導体チップ１０、２０のうちのいずれかに割り当てられることが好ましい。この場合、その割り当てられたダイオード３０、４０を、半導体チップ１０、２０の半導体基板内に集積することが可能になる。

通常、半導体チップ１０、２０の製造では、まず、ｐ型またはｎ型のベーシックドーピングによって半導体基板を設け、その中に半導体チップの構造を形成する。例えば電源スイッチとして形成され、上記半導体チップの半導体基板内にダイオードが説明したような方法で集積されている半導体チップでは、上記ダイオードの構造が上記半導体チップの構造に接続されていることが有効である。つまり、上記半導体チップの半導体基板がｎ型ベーシックドーピングを有する場合、上記集積されたダイオードのアノードをｐ型ウェルとして形成することが有効であり、半導体チップの半導体基板がｐ型ベーシックドーピングを有する場合、該集積されたダイオードのカソードをｎ型ウェルとして形成することが有効である。

図１ａ、図２ａ、図３ａ、図４ａの構造では、第１主接続部１１、２１は、交流電位を供給する第１コンタクト用接続部７１によって、互いに接続されている。この場合、第１コンタクト用接続部７１を、パターン化された金属層６０の部分に導電的に接続でき、それと同時にパターン化された金属層６０から空間的に離間させて間隔を空けることができる。

金属層６０と第１コンタクト用接続部７１との間隔を垂直方向に大きく選択すればするほど、第１コンタクト用接続部７１と、支持体５０に対し離れた、異なる半導体チップ１０、２０の面に配置され、場合によっては接地されている金属体７０との間の結合容量は低減する。場合によっては、第１コンタクト用接続部７１と支持体５０との間に、誘電体または空間を部分的に配置することが可能である。

本発明の好ましい実施形態では、第１コンタクト用接続部７１と支持体５０との間隔は、支持体５０と、それに面していない第１負荷接続部１１の面との間隔、および支持体５０と、それに面していない第１負荷接続部２１の面との間隔のうちの小さい方の間隔以上に広い。

上記ハーフブリッジの正の供給電圧Ｕ１＋または負の供給電圧Ｕ１−を負荷接続部７１に印加できるように、半導体チップ１０、２０の制御接続部１３、２３を適切に駆動することが必要である。このことを、図５ａで示したように、例えば２つの各駆動回路８１、８２を介して行ってもよい。

電界効果トランジスタを駆動するために、上記適切な駆動回路が上記ソース端子および上記制御接続部に接続されている。

バイポーラトランジスタを駆動する場合は、上記適切な駆動回路が上記トランジスタのエミッタおよび制御接続部に接続されている。

そのために、特に図１ａ、図１ｂおよび図１ｃの実施形態では、上記駆動回路に、上記ハーフブリッジの正の供給電圧Ｕ１＋または負の供給電圧Ｕ１−を供給する必要がないという利点が生じる。その結果、そうでなければ通常は供給電圧Ｕ１＋およびＵ１−の大きさが大きいことに起因して必要となる電位絶縁が不要になる。

図５ａでは、負荷１００が接続されている図１ｂのハーフブリッジを例として示す。第１半導体チップ１０の制御接続部１３は、駆動回路８１の出力部に接続され、第２半導体チップ２０の制御入力部２３は、第２駆動回路８２の出力部に接続されている。さらに、第１駆動回路８１は、第１半導体チップ１０の第１主接続部１１に接続されており、第２駆動回路８２は、第２半導体チップ２０の第１主接続部２１に接続されている。

第１半導体チップ１０をオン状態とするために、第１駆動回路８１は、第１主接続部１１を基準として、第１半導体チップ１０の制御接続部１３に電圧ＵＳ１を通電する。これに対して第２駆動回路８２は、第２半導体チップ２０をオン状態とするために、第２半導体チップ２０の制御接続部２３に電圧ＵＳ２を通電する。

従って、第１半導体チップ１０は第１制御電圧ΔＵＳ１＝ＵＳ１−ＵＬによって駆動され、第２半導体チップ２０は第２制御電圧ΔＵＳ２＝ＵＬ−ＵＳ２によって駆動される。つまり、第１制御電圧ΔＵＳ１および第２制御電圧ΔＵＳ２は、互いに導電的に接続されている主接続部１１、２１の電位ＵＬに関連づけられている。

駆動回路８１、８２から出力された第１制御電圧ΔＵＳ１および第２制御電圧ΔＵＳ２の大きさは、約１５ボルトの範囲内であることが好ましい。従って、駆動回路８１と駆動回路８２との間に特に大きな絶縁強度を必要としない。その結果、駆動回路８１と駆動回路８２との両方を１つの共通のユニット（例えば１つの共通のチップハウジングまたは１つの共通の集積回路）に集積することができる。

図６ａは、複合駆動回路８３によって駆動される２つの半導体チップを有する、ハーフブリッジの回路図を示す。複合駆動回路８３は、出力側において、第１半導体チップ１０および第２半導体チップ２０の制御入力部１３、２３に接続されていると共に、負荷接続部７１に接続されている。この駆動回路８３から制御入力部１３、２３に出力された制御電圧ΔＵＳ１およびΔＵＳ２は、図５ａの制御電圧ΔＵＳ１、ΔＵＳ２に相当する。

図６ａの第１半導体チップ１０を駆動するための駆動電圧ΔＵＳ１の典型的な変化を図６ｂに示す。駆動電圧ΔＵＳ１を、互いに導電的に接続されている第１主接続部１１、２１の電位ＵＬに関して示す。第１半導体チップ１０を、駆動電圧ΔＵＳ１の十分に正である駆動信号８５によってオン状態とする。従って、電位ＵＬは、正の供給電圧Ｕ１＋にほぼ応じて設定されている。

これに対応して、第２半導体チップ２０を、駆動電圧ΔＵＳ２の十分に負である駆動信号８６によってオン状態とする。従って、電位ＵＬは、負の供給電圧Ｕ１−にほぼ応じて設定されている。

駆動電圧ΔＵＳ１と駆動電圧ΔＵＳ２とは、半導体チップ１０、２０の両方が同時にオン状態であることは決してないように、互いに調整されている。半導体チップ１０または半導体チップ２０の電源がＯＮ状態になってから他方の半導体チップ２０または半導体チップ１０の電源が切断されるまでの間、各半導体チップ１０、２０の両方が停止状態であるデッドタイムΔｔｄが生じる。

第１半導体チップ１０および第２半導体チップ２０の制御入力部１３および２３が互いに電気的に接続されている他の回路変形例を、図７ａに示す。半導体チップ１０、２０は、互いに接続されている制御入力部１３、２３に電圧ＵＳを出力する複合駆動回路８３を用いて、駆動されている。これによって、半導体チップ１０、２０に駆動電圧ΔＵＳ＝ＵＳ−ＵＬが作用する。

時間ｔに対するこのような駆動電圧ΔＵＳの起こりうる変化を、図７ｂに示す。駆動電圧ΔＵＳは、上記負荷接続部の電圧ＵＳに関連して、第１半導体チップ１０をオン状態にさせる正のパルス８５と、第２半導体チップ２０をオン状態にさせる負のパルス８６とを有する。

制御電圧ΔＵＳ１、ΔＵＳ２の電圧値が低いので、図５の駆動回路８１、８２、または、図６ａおよび図７ａの複合駆動回路８３のために、さらに電気的に絶縁された共通の駆動ユニット９０を１つだけ設けるだけでよい。この駆動ユニット９０の二次側は、第１駆動回路８１の入力部および第２駆動回路８２の入力部にも導電的に接続されている。本発明の回路構成によって、電位絶縁位置を省略できる。

例えば図５ａ〜図５ｃ、図６ａ、図７に示したような共通の駆動回路によって生じる他の利点は、図５ａの駆動回路８１および／または８２、および、図６ａまたは図７ａの駆動回路８３に、ラッチ回路（排他的論理和回路）を集積できる点である。該ラッチ回路は、電位絶縁処置を必要とせずに、第１半導体チップ１０および第２半導体チップ２０が同時にオン状態になることを防止する。これによって、スイッチング遅延（デッドタイムΔｔｄ）を低減でき、さらに電位絶縁を行うためのコストを削減できる。

駆動ユニット９０は、駆動回路８１、８２、８３のいずれかに統合されていることが好ましいコアレストランスを含むことが好ましい。該コアレストランスによって形成された、電気的に絶縁している駆動ユニット９０の代わりに、図５ｂの電気的に絶縁している駆動ユニット９０´を設けてもよい。駆動回路９０´では、電気的な絶縁はフォトカプラによって成される。このような駆動ユニット９０のコアレストランスまたはフォトカプラを、駆動回路８１および駆動回路８２の共通のチップハウジングに任意で統合させることができる。

図５ａの回路構造では、駆動回路８１、８２は、負荷接続部７１に導電的に接続され、その電位ＵＬを基準として、制御入力部１３、２３に制御電圧ΔＵＳ１、ΔＵＳ２を出力する。これによって、駆動回路９０の一次側に対して絶縁されている共通の電圧供給ユニットから、両方の駆動回路８１、８２に対し電圧を供給することができる。このような電圧供給ユニットは、直流変換器（ＤＣ−ＤＣ変換器）として通常形成され、トランスを含む。

このような電圧供給ユニット９９を、図５ｃに示す。電圧供給ユニット９９は、１つの入力電圧差ＵＥから、正の出力電圧Ｕ２＋、負の出力電圧Ｕ２−、および、その中間にある出力電圧Ｕ２０を生成する。出力電圧Ｕ２０は、負荷接続部７１に導電的に接続されている。

負荷接続部７１には、第１駆動回路８１および第２駆動回路８２も接続されている。さらに、正の出力電圧Ｕ２＋は第１駆動回路８１に接続され、負の出力電圧Ｕ２−は第２駆動回路８２に接続されている。共通の電圧供給ユニット９９から、両方の駆動回路８１，８２に電圧を同時に供給することによって、特に、もう１つの電圧供給ユニットにおいて必要なトランスを用いる必要がなくなる。

図８は、共通のハウジング８９内に形成されている、ハーフブリッジを駆動するための駆動ユニットおよび駆動回路と共に設けられた駆動構成要素を示す。

上記駆動ユニットは、駆動ＩＣ９０ａおよびコアレストランスを含む。該トランスは、実質的に第一次コイル９０ｂと第二次コイル９０ｃとから形成される。第一次コイル９０ｂおよび第二次コイル９０ｃは、絶縁体９０ｄによって互いに絶縁され、共に電位絶縁位置を形成している。

このような駆動回路を、例えば、図５ａ、図６ａまたは図７ａの駆動回路９０として用いることが可能である。

図８に示したように、上記駆動回路を、図６ａまたは図７ａの駆動回路８３に対応する複合駆動回路８３として形成できる。あるいは、それに代わるものとして、図８では示していないが、図５ａの駆動回路８１、８２に対応する第１駆動回路８１および第２駆動回路８２を形成してもよい。

図１ａでは、各第１主接続部１１、２１を互いに導電的に接続しているコンタクト用接続部７１について説明した。各第１主接続部１１、２１間の導電的な接続の他の好ましい実施形態を図９に示す。図９では、支持体５０の金属層６０は、例えば導電線のような、コンタクト用接続部７１に導電的に接続されている第５部分６５を有する。該導電線は、ボンディングワイヤ８４によって、各第１主接続部１１、２１に対しそれぞれ導電的に接続されている。

本実施形態でも、第５部分６５が、金属層６０の平面に、従って金属層６７および放熱板７０の近傍に配置されているにもかかわらず、一方の放熱板７０および金属層６７と、他方の負荷接続部７１、各第１主接続部１１、２１、金属層６０の第５部分６５、および、ボンディングワイヤ８４との間に生じる結合容量は、同様に、特に第５部分６５の寸法が小さいために非常に少ない。

図１０は、薄膜技術により互いに接触し合っている２つの半導体チップ１０、２０を有するハーフブリッジの断面図を示す。半導体チップ１０、２０は、直列に接続に接続され、それらの主接続部１１、２１によって互いに導電的に接続されている。半導体チップ１０、２０の構造は、図１ａおよび図９の構造にほぼ同一であり、原理上、図２ａ、図３ａ、および図４ａの構造も、適切な薄膜技術を用いて実現できる。

上記薄膜技術を用いて、電気的に絶縁した薄膜８０によって互いに絶縁されている導電性の第１金属薄膜７４、第２金属薄膜７５、および、第３金属薄膜７６が形成される。

第１半導体チップ１０の第２主接続部１２に正の供給電圧Ｕ１＋を供給するために、第１半導体チップ１０の第１金属薄膜７４に導電的に接続されている第２コンタクト用接続部７２を設けている。

これに応じて、第２半導体チップ２０の第２主接続部２２に負の供給電圧Ｕ１−を供給するために、パターン化された金属層の第２部分６２に導電的に接続されている第３コンタクト用接続部７３を設けている。

この図では識別できないが、第１コンタクト用接続部７１は、ここでも、上記ハーフブリッジの上記負荷接続部を形成し、第２金属薄膜７５に導電的に接続されている。第２金属薄膜７５は、第１半導体チップ１０第１主接続部１１および第２半導体チップ２０の第１主接続部２１を互いに電気的に接続している。

図１０では、半導体チップ１０、２０の負荷経路に対して並列で逆方向に接続されている、図１ａおよび図９に記載の各ダイオード３０、４０に相当するダイオードを識別できない。なぜなら、該ダイオードは、図１０のハーフブリッジでは、半導体チップ１０、２０の後ろ側に配置されており、これらの半導体チップにより隠されているからである。該ダイオードの並列で逆方向の接続は、半導体チップ１０、２０の接続にも用いられている薄膜技術と同一の技術を用いて行われることが好ましい。

第２コンタクト用接続部７２、第３コンタクト用接続部７３、および好ましくは、図表していない第１コンタクト用接続部も、第１半導体チップ１０と離れた、第２半導体チップ２０の側に配置され、互いにほぼ平行に、好ましくは、板状の支持体５０の表面から、上記表面方向に対して垂直に、ほぼ支持体５０の幅（厚さ）以上に伸びていることが好ましい。

このような接続では、第１コンタクト用接続部に外部の負荷が接続されているということを前提として、第１半導体チップ１０がＯＮ状態であり、かつ、第２半導体チップ２０がＯＦＦ状態である場合の負荷電流は、第２コンタクト用接続部７２から流れ、第１金属薄膜７４を介して、該第２コンタクト用接続部７２から離れる方向に流れ、その後、金属層６０の第１部分６１を介して反対方向にて、第１半導体チップ１０の負荷経路、第２金属薄膜７５、および、第２金属薄膜７５に導電的に接続されているパターン化された金属層６０の第５部分６５を介して、第１コンタクト用接続部に流れている。

これに対して、第１半導体チップ１０がＯＦＦ状態であり、第２半導体チップ２０がＯＮ状態である場合の負荷電流は、上記第１コンタクト用接続部から流れ、金属層の第５部分６５および第２金属薄膜７５を介して、該第１コンタクト用接続部から離れる方向に流れ、その後、第２半導体チップ２０の負荷経路および金属層６０の第２部分６２を介して反対方向にて第３コンタクト用接続部７３に流れている。

これら両方のいずれの場合でも、上記負荷電流は、初めに、上記コンタクト用接続部の領域から離れる方向に流れ、その後、再び、上記コンタクト用接続部の領域に向かう逆方向にて流れる。これによって、望ましくない障害放射が低減される。

任意で、各コンタクト用接続部７２、７３、７４を、第２半導体チップ２０から離れた第１半導体チップ１０の側に配置してもよい。

パターン化された金属層６０の、例えば、図９および図１０の第５部分６５のような部分に交流電位（例えば、負荷電位ＵＬ）が存在する構成では、該部分の面積を従来技術における該部分の面積よりも小さく選択することが可能である。つまり、従来技術では、この部分は第１半導体チップおよび第２半導体チップのそれぞれ１つの負荷接続部に平面的に接続されているので、該部分の面積は、該負荷接続部の面積によって決定されているからである。

本発明の好ましい一実施形態によれば、交流電位（特に負荷電位ＵＬ）を伝達する、金属層６０の部分６５の面積は、第１半導体チップ１０および第２半導体チップ２０の各主接続部１１、１２、２１、２２の最小面積の３０％以下である。

図１１は、ハーフブリッジの斜視図を示す。上流側ハーフブリッジ枝部Ｉは、互いに並列接続された２つの第１半導体チップ１０を有し、下流側ハーフブリッジ枝部ＩＩは、互いに並列接続された２つの第２半導体チップ２０を有する。

第１半導体チップ１０は、その第２主接続部１２により、パターン化された金属層６０の第１部分６１に対し、はんだ付けされている。第２半導体チップ２０は、その第２主接続部２２により、パターン化された金属層６０の第２部分６２に対し、はんだ付けされている。

半導体チップ１０、２０の第１主接続部１１、２１は、ボンディングワイヤ８４によって、パターン化された金属層６０の第５部分６５に接続されている。金属層６０には、図示していない第１コンタクト用接続部によって、外部の負荷を接続することができる。

半導体チップ１０、２０の制御接続部１３、２３は、ボンディングワイヤ８７、８８によって、パターン化された金属層６０の第６部分６６に接続されており、従って図７ａの回路図のように互いに接続されている。第６部分６６を介して、制御接続部１３、２３に対し、図７ａおよび図７ｂに記載に基づく制御電圧ＵＳに応じた制御電圧ＵＳを供給できる。

パターン化された金属層６０の第１部分６１は、平面的に形成された第２コンタクト用接続部７２に電気的に接続している。第２部分６２は、第１部分６１を囲む位置に達する、２つの各延長部をそれぞれ有し、同様に平面的に形成された第３コンタクト用接続部７３に電気的に接続している。第２コンタクト用接続部７２および第３コンタクト用接続部７３は、上記ハーフブリッジに対し、正の供給電圧Ｕ１＋および、負の供給電圧Ｕ１−を供給するために用いられる。

図１２は、交流電源供給システムＮに接続されているコンバータの回路図を示す。該コンバータには、ここでも負荷１００が接続されている。

インバータＷは、各ＩＧＢＴ１０ａ、２０ａ、１０ｂ、２０ｂ、１０ｃ、２０ｃと、各ダイオード３０ａ、４０ａ、３０ｂ、４０ｂ、３０ｃ、４０ｃとによって実現された３つの各ハーフブリッジを含む。各ハーフブリッジは、各駆動電子ユニット１０５ａ、１０５ｂ、１０５ｃによってそれぞれ駆動される。これら各駆動電子ユニット１０５ａ、１０５ｂ、１０５ｃのそれぞれは、図６の駆動回路８３および駆動ユニット９０に相当する駆動回路および駆動ユニットを含む。しかしながら、これらに代わるものとして、上記ハーフブリッジのうちの１以上を図５ａ〜図５ｃ、または、図７ａ、図７ｂの回路に従って制御してもよい。

上記各ハーフブリッジの各負荷接続部７１ａ、７１ｂ、７１ｃに、モータとして形成されている負荷１００が接続されている。第１電流センサ９１、第２電流センサ９２、第３電流センサ９３（第２電流センサ９２は任意であるが）を用いて、監視電子ユニット１２０が、ハーフブリッジの負荷電流およびそれらハーフブリッジの互いの位相角を決定し、該決定されたデータを制御電子ユニット１１０に送る。制御電子ユニット１１０は、このデータに応じて、個々のハーフブリッジの各駆動電子ユニット１０５ａ、１０５ｂ、１０５ｃを駆動する。

上記ハーフブリッジの正の供給電圧Ｕ１＋および負の供給電圧Ｕ１−を、整流器Ｇによって生成する。整流器Ｇは、６つの各ダイオード１３０ａ、１４０ａ、１３０ｂ、１４０ｂ、１３０ｃ、１４０ｃ、および、コンデンサＣ０を含む。整流器Ｇの各ダイオード１３０ａ、１４０ａ、１３０ｂ、１４０ｂ、１３０ｃ、１４０ｃの代わりに、サイリスタをそれぞれに設けてもよい（図１４を参照されたい）。

整流器Ｇには、各接続部１７１ａ、１７１ｂ、１７１ｃを介して、電源供給システムＮから電流が供給されている。各ダイオード１３０ａ、１４０ａ、１３０ｂ、１４０ｂ、１３０ｃ、１４０ｃ、または、それぞれのサイリスタの第１主接続部１３１ａ、１３１ｂ、１３１ｃ、１４１ａ、１４１ｂ、１４１ｃに対し導電的に接続されている接続部１７１ａ、１７１ｂ、１７１ｃに、交流電位が存在する。その結果、ここでも、一方のダイオード１３０ａ、１４０ａ、１３０ｂ、１４０ｂ、１３０ｃ、１４０ｃ、またはそれぞれのサイリスタおよびそれに電気的に接続している接続部配線および接触面と、他方の放熱板のような金属体との間に生じる結合容量の結果、電荷反転プロセス、または、電磁波の放射によって、スイッチング損失を招くこともある。

各ダイオード１３０ａ、１４０ａ、１３０ｂ、１４０ｂ、１３０ｃ、１４０ｃ、または、それぞれのサイリスタを、半導体チップとして形成し、支持体の第１面に配置して、その第２面１３２ａ、１４２ａ、１３２ｂ、１４２ｂ、１３２ｃ、１４２ｃによって上記支持体の第１面の金属層に接続することが好ましい。上記支持体の第１面に向かい合う第２面のうちのいずれかに、例えば放熱板のような金属体を配置し、上記半導体チップに伝熱的に接続していることが好ましい。このような構成では、各第１主接続部１３１ａ、１３１ｂ、１３１ｃ、１４１ａ、１４１ｂ、１４１ｃは、上記支持体と離れた位置の、半導体チップの側に配置されていることが好ましい。

図１３は、既に図１２により示したような、電源供給システムＮに接続されている整流器Ｇと下流側のコンバータＷとの回路図を示す。ただし、図１３のコンバータＷでは、図１２のコンバータＷにおいて設けたＩＧＢＴの代わりに、サイリスタを設けている。

本発明の好ましい一実施形態では、第１半導体チップ１０ａ、１０ｂ、１０ｃをｐ型に制御されたサイリスタとして形成し、第２半導体チップ２０ａ、２０ｂ、２０ｃをｎ型に制御されたサイリスタとして形成している。この結果、ハーフブリッジ１０ａ／２０ａ、１０ｂ／２０ｂ、１０ｃ／２０ｃの各々のサイリスタを駆動するために、電位絶縁を行うことなく、共通の各駆動電子ユニット１０５ａ、１０５ｂ、１０５ｃを用いることができるという利点が生じる。

図１４は、電源供給システムに接続された整流器Ｇの回路図を示す。この整流器Ｇは、サイリスタから構成されており、図１１および図１２の整流器Ｇに代えて用いることが可能である。

整流器Ｇは、３つの各整流器ハーフブリッジ２３０ａ／２４０ａ、２３０ｂ／２４０ｂ、２３０ｃ／２４０ｃを含む。これら３つの各整流器ハーフブリッジを、それぞれ、図１ａ、２ａ、３ａ、および、図４ａ、８、９、１０に基づいて説明したような本発明のパワー半導体アセンブリのように構成し、１つの支持体上に配置できる。

各上流側サイリスタ２３０ａ〜２３０ｃのアノード２３１ａ〜２３１ｃは、対応する各下流側サイリスタ２４０ａ〜２４０ｃのカソード２４１ａ〜ｃに導電的に接続されている。図１１および図１２において示した整流器Ｇの各ダイオード１３０ａ〜１３０ｃ、１４０ａ〜ｃとは違い、図１４の整流器Ｇの各サイリスタ２３０ａ〜２３０ｃ、および、２４０ａ〜２４０ｃを適切な方法で駆動する必要がある。

そのために、各整流器ハーフブリッジ２３０ａ／２４０ａ、２３０ｂ／２４０ｂ、２３０ｃ／２４０ｃに、共通の駆動電子ユニット１１０によって駆動される駆動電子ユニット２０５ａ〜２０５ｃを設置している。

各整流器ハーフブリッジ２３０ａ／２４０ａ、２３０ｂ／２４０ｂ、２３０ｃ／２４０ｃの各制御接続部（ゲート）２３３ａ／２４３ａ、２３３ｂ／２４３ｂ、２３３ｃ／２４３ｃは、図６ａ〜６ｃのＭＯＳＦＥＴハーフブリッジ１０／２０と同様にしてそれぞれ駆動されている。

同様に、図５ａ〜５ｃ、または、図７ａ、７ｂに記載のＭＯＳＦＥＴハーフブリッジ１０／２０に応じた駆動も可能である。

図５ａ〜５ｃ、図６ａ〜図６ｃ、または、図７ａ、７ｂの駆動の利点は、この場合に用いられている各駆動回路８１、８２、８３の何れも、整流器ハーフブリッジの出力電圧Ｕ１＋またはＵ１−に接続する必要がなく、それゆえ、この点において電位絶縁のための手段を無しにて済ますことが可能となることである。

本発明において示された全ての各コンバータＷには、任意の整流器Ｇを用いて、特に上記した各整流器Ｇの内の１つの整流器を用いて、電源供給システムＮにより電流を供給できる。

本発明に係るパワー半導体アセンブリは、特に１以上のハーフブリッジをコンバータＷに含んでもよい。同様に、本発明のパワー半導体アセンブリは、特に１以上のハーフブリッジを整流器Ｇに含んでもよい。

本発明のパワー半導体アセンブリでは、その複数の半導体チップは、支持体のパターン化された金属層上に配置されている。半導体チップの、パターン化された金属層への位置決めや接触接続に適した方法は、例えばＷＯ０３／０３０２４７Ａ２、および、ＤＥ１０３２０８７７Ａ１に記載されている。

ハーフブリッジとして形成された、相互補完的な２つの半導体チップを有する本発明のパワー半導体アセンブリの側面図、および、それに対応する、２つの電界効果トランジスタと２つのバイポーラトランジスタとを有する２つの回路を示す回路図である。 ハーフブリッジとして形成され、フリップチップ構造において１つの支持体に接続されている相互補完的な２つの半導体チップを有する、パワー半導体アセンブリの側面図、および、それに対応する２つの回路を示す回路図である。 ハーフブリッジとして形成され、フリップチップ構造において下流側ハーフブリッジ枝部に割り当てられた半導体チップが支持体に接続されている２つの等しい半導体チップを有する、パワー半導体アセンブリの側面図、および、それに対応する２つの回路を示す回路図である。 ハーフブリッジとして形成され、フリップチップ構造において上流側ハーフブリッジ枝部に割り当てられた半導体チップが支持体に接続されている２つの等しい半導体チップを有する、パワー半導体アセンブリの側面図、および、それに対応する２つの回路を示す回路図である。 ２つの半導体チップと、電気的に絶縁している駆動ユニットおよび電圧供給ユニットとを有するハーフブリッジを示す回路図であり、これら２つの半導体チップのそれぞれは別々の駆動回路により駆動され、これら２つの駆動回路は、上記ハーフブリッジの負荷接続部において電位部に接続され、また、該電圧供給ユニットは、該電圧供給ユニットと電気的に分離されている１以上の駆動回路に供給電圧を印加するためのものである。 複合駆動回路により駆動される２つの半導体チップを有する、ハーフブリッジを示す回路図である。 図６ａの第１半導体チップにおける出力電圧の経時変化を示す波形図である。 図６ａの第２半導体チップにおける出力電圧の経時変化を示す波形図である。 ２つの半導体チップを有するハーフブリッジを示す回路図であり、これらの半導体チップの制御接続部は互いに導電的に接続され、上記半導体チップは、異なる符号を示している電圧パルスによって複合駆動回路から駆動されている。 図７ａの上記複合駆動回路の出力電圧の経時変化を示す波形図である。 共通のハウジング内に配置されている電位絶縁位置および駆動回路、を有する駆動ユニットの断面図を示す。 上記負荷の接続部が配線を介して各第１主接続部に電気的に接続されている、２つの半導体チップを有するハーフブリッジを示す断面図である。 薄膜技術により接触し合っている２つの半導体チップを有するハーフブリッジを示す断面図である。 ハーフブリッジを示す斜視図であり、該ハーフブリッジでは、各ハーフブリッジ枝部は、互いに並列接続された複数の半導体チップを有し、これらの半導体チップの第１主接続部は上記負荷の接続部に電気的に接続され、これらの半導体チップの制御接続部は互いに電気的に接続されている。 電源供給システムに接続されている、上流側に接続された整流器を有するコンバータを示す回路図である。 図１２の回路において、ＩＧＢＴに代えてサイリスタが設けられた回路を示す回路図である。 サイリスタを用いて設計された整流器を示す回路図である。

符号の説明

１０、１０ａ〜ｃ 第１半導体チップ
１１、１１ａ〜ｃ 第１半導体チップの第１主接続部
１２、１２ａ〜ｃ 第１半導体チップの第２主接続部
１３、１３ａ〜ｃ 第１半導体チップの制御接続部
２０、２０ａ〜ｃ 第２半導体チップ
２１、２１ａ〜ｃ 第２半導体チップの第１主接続部
２２、２２ａ〜ｃ 第２半導体チップの第２主接続部
２３、２３ａ〜ｃ 第２半導体チップの制御接続部
３０、３０ａ〜ｃ 第１ダイオード
３１、３１ａ〜ｃ 第１ダイオードのカソード
３２、３２ａ〜ｃ 第１ダイオードのアノード
４０、４０ａ〜ｃ 第２ダイオード
４１、４１ａ〜ｃ 第２ダイオードのカソード
４２、４２ａ〜ｃ 第２ダイオードのアノード
５０ 支持体
５１ 支持体の第１面
５２ 支持体の第２面
６０ パターン化された金属層
６１ パターン化された金属層の第１部分
６２ パターン化された金属層の第２部分
６３ パターン化された金属層の第３部分
６４ パターン化された金属層の第４部分
６５ 金属層の第５部分
６６ 金属層の第６部分
６７ 金属層
７０ 放熱板
７１、７１ａ〜ｃ 第１コンタクト用接続部（負荷接続部）
７２ 第２コンタクト用接続部
７３ 第３コンタクト用接続部
７４ 第１金属薄膜
７５ 第２金属薄膜
７６ 第３金属薄膜
７７ ボンディングワイヤ
７８ ボンディングワイヤ
７９ はんだ
８０ 絶縁薄膜
８１ 第１駆動回路
８２ 第２駆動回路
８３ 複合駆動回路
８４ ボンディングワイヤ
８５ 正の駆動信号
８６ 負の駆動信号
８７ ボンディングワイヤ
８８ ボンディングワイヤ
８９ ハウジング
９０ 駆動ユニット（トランス）
９０´ 駆動ユニット（フォトカプラ）
９０ａ ＸＸＸ
９０ｂ 第一次コイル
９０ｃ 第二次コイル
９１ 第１電流センサ
９２ 第２電流センサ
９３ 第３電流センサ
９９ 電圧供給ユニット
１００ 負荷
１０５ａ〜ｃ 駆動電子ユニット
１１０ 制御電子ユニット
１２０ 監視電子ユニット
１３０ａ ダイオード
１３０ｂ ダイオード
１３０ｃ ダイオード
１４０ａ ダイオード
１４０ｂ ダイオード
１４０ｃ ダイオード
２０５ａ〜ｃ 駆動電子ユニット
２１０ 制御電子ユニット
２３０ａ〜ｃ サイリスタ（第１半導体チップ）
２３１ａ〜ｃ アノード（第２主接続部）
２３２ａ〜ｃ カソード（第１主接続部）
２３３ａ〜ｃ ゲート（制御接続部）
２４０ａ〜ｃ サイリスタ（第２半導体チップ）
２４１ａ〜ｃ アノード（第２主接続部）
２４２ａ〜ｃ カソード（第１主接続部）
２４３ａ〜ｃ ゲート（制御接続部）
１７１ａ〜ｃ 電源供給システム電圧の接続部
ｔ 時間
Ｃ 結合容量
Ｃ０ コンデンサ
Ｎ 電源供給システム
Ｇ 整流器
Ｕ１＋ ハーフブリッジの正の供給電圧
Ｕ１− ハーフブリッジの負の供給電圧
Ｕ１０ ブリッジの基準電位
Ｕ２＋ 駆動ユニットの正の供給電圧
Ｕ２− 駆動ユニットの負の供給電圧
Ｕ２０ 駆動ユニットの基準電位
ＵＥ 入力電圧偏差
ＵＬ 負荷接続部における電位
ＵＳ１、ＵＳ２、ＵＳ 駆動回路の出力電圧
ΔＵＳ１、ΔＵＳ２ 制御電圧
ΔＵＳ 制御電圧
Δｔｄ デッドタイム
Ｗ インバータ
Ｉ 上流側ハーフブリッジ枝部
ＩＩ 下流側ハーフブリッジ枝部

Claims (27)

1. 支持体（５０）と、第１半導体チップ（１０）と、第２半導体チップ（２０）とを有するパワー半導体アセンブリであって、
   上記第１半導体チップ（１０）は、第１主接続部（１１）および第２主接続部（１２）を上記第１半導体チップ（１０）の互いに向かい合う各面にそれぞれ配置されて有し、
   上記第２半導体チップ（２０）は、第１主接続部（２１）および第２主接続部（２２）を上記第２半導体チップ（２０）の互いに向かい合う各面にそれぞれ配置されて有し、
   上記支持体（５０）は、パターン化された金属層（６０）が設けられた第１面（５１）を有し、上記第１面（５１）は、第１部分（６１）と上記第１部分（６１）から間隔を空けた第２部分（６２）とを備え、
   上記第１半導体チップ（１０）は、上記支持体（５０）の第１面（５１）上に配置され、上記第１半導体チップ（１０）の第２主接続部（１２）を介して第１部分（６１）に機械的および導電的に接続されており、
   上記第２半導体チップ（２０）は、上記支持体（５０）の第１面（５１）上に配置され、上記第２半導体チップ（２０）の第２主接続部（２２）を介して第２部分（６２）に機械的および導電的に接続されており、
   上記第１半導体チップ（１０）の第１主接続部（１１）と、上記第２半導体チップ（２０）の第１主接続部（２１）とは、互いに導電的に接続されており、外部の負荷（１００）または外部の供給電圧に接続するために備えられた第１コンタクト用接続部（７１）とも導電的に接続されており、
   上記第１半導体チップ（１０）および上記第２半導体チップ（２０）はハーフブリッジを形成し、
   第１半導体チップ（１０）の第１主接続部（１１）および第２半導体チップ（２０）の第１主接続部（２１）は互いに導電的に接続されており、
   上記第１半導体チップ（１０）の制御入力部（１３）を駆動するための第１駆動回路（８１）、および、
   上記第２半導体チップ（２０）の制御入力部（２３）を駆動するための第２駆動回路（８２）を含み、
   上記第１駆動回路（８１）および上記第２駆動回路（８２）は、上記第１半導体チップ（１０）の第１主接続部（１１）と、上記第２半導体チップ（２０）の第１主接続部（２１）とに導電的に接続されている、パワー半導体アセンブリ。
2. 上記支持体（５０）の第１面（５１）に向かい合う第２面（５２）が、金属体（７０）に対し、伝熱的に接触している、請求項１に記載のパワー半導体アセンブリ。
3. 上記金属体（７０）は、放熱板、蓄熱器、金属板、または、金属薄膜として形成されている、請求項２に記載のパワー半導体アセンブリ。
4. 上記金属体は接地されている、請求項２または３に記載のパワー半導体アセンブリ。
5. 正の供給電圧（Ｕ１＋）に接続するために設けられている第２コンタクト用接続部（７２）と、
   負の供給電圧（Ｕ１−）に接続するために設けられている第３コンタクト用接続部（７３）とを有し、
   上記第２コンタクト用接続部（７２）は、上記第１半導体チップ（１０）の第２主接続部（１２）に導電的に接続され、
   上記第３コンタクト用接続部（７３）は、上記第２半導体チップ（２０）の第２主接続部（２２）に導電的に接続され、
   上記第２コンタクト用接続部（７２）および上記第３コンタクト用接続部（７３）は、上記第１半導体チップ（１０）から離れた上記第２半導体チップ（２０）の側、または、上記第２半導体チップ（２０）から離れた上記第１半導体チップ（１０）の側に配置されている、請求項１〜４のいずれか１項に記載のパワー半導体アセンブリ。
6. 上記第２コンタクト用接続部（７２）から第１コンタクト用接続部（７１）までの電流路、および、第１コンタクト用接続部（７１）から第３コンタクト用接続部（７３）までの電流路は、互いにほぼ逆方向に電流が流れるように設定されている、請求項５に記載のパワー半導体アセンブリ。
7. 上記第１半導体チップ（１０）は、ｎチャネル型電界効果トランジスタであり、そのソース端子は第１半導体チップ（１０）の上記第１主接続部（１１）を構成し、上記ｎチャネル型電界効果トランジスタのドレイン端子は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
   上記第１半導体チップ（１０）は、ｐチャネル型電界効果トランジスタであり、そのドレイン端子は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記ｐチャネル型電界効果トランジスタのソース端子は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
   上記第１半導体チップ（１０）は、バイポーラｎｐｎ型トランジスタであり、そのエミッタ接続部は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記バイポーラｎｐｎ型トランジスタのコレクタ接続部は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
   上記第１半導体チップ（１０）は、バイポーラｐｎｐ型トランジスタであり、そのコレクタ接続部は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記バイポーラｐｎｐ型トランジスタのエミッタ接続部は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
   上記第１半導体チップ（１０ａ〜ｃ）は、サイリスタであり、そのカソードは上記第１半導体チップ（１０ａ〜ｃ）の第１主接続部（１１ａ〜ｃ）を構成し、上記サイリスタのアノードは上記第１半導体チップ（１０ａ〜ｃ）の第２主接続部（１２ａ〜ｃ）を構成している、請求項１〜６のいずれか１項に記載のパワー半導体アセンブリ。
8. 上記第２半導体チップ（２０）は、ｐチャネル型電界効果トランジスタであり、そのソース端子は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記ｐチャネル型電界効果トランジスタのドレイン端子は上記第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
   上記第２半導体チップ（２０）は、ｎチャネル型電界効果トランジスタであり、そのドレイン端子は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記ｎチャネル型電界効果トランジスタのソース端子は上記第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
   上記第２半導体チップ（２０）は、バイポーラｐｎｐ型トランジスタであり、そのエミッタ接続部は第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記バイポーラｐｎｐ型トランジスタのコレクタ接続部は第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
   上記第２半導体チップ（２０）は、バイポーラｎｐｎ型トランジスタであり、そのコレクタ接続部は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記バイポーラｎｐｎ型トランジスタのエミッタ接続部は上記第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
   上記第２半導体チップ（２０ａ〜ｃ）は、サイリスタであり、そのアノードは上記第２半導体チップ（２０ａ〜ｃ）の第１主接続部（２１ａ〜ｃ）を構成し、上記サイリスタのカソードは上記第２半導体チップ（２０ａ〜ｃ）の第２主接続部（２２ａ〜ｃ）を構成している、請求項１〜７のいずれか１項に記載のパワー半導体アセンブリ。
9. 上記第１半導体チップ（１０）は、ｎチャネル型電界効果トランジスタであり、そのソース端子は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記ｎチャネル型電界効果トランジスタのドレイン端子は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しているか、または、
   上記第１半導体チップ（１０）は、バイポーラｎｐｎ型トランジスタであり、そのエミッタ接続部は上記第１半導体チップ（１０）の第１主接続部（１１）を構成し、上記バイポーラｎｐｎ型トランジスタのコレクタ接続部は上記第１半導体チップ（１０）の第２主接続部（１２）を構成しており、および、
   上記第２半導体チップ（２０）は、ｐチャネル型電界効果トランジスタであり、そのソース端子は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記ｐチャネル型電界効果トランジスタのドレイン端子は上記第２半導体チップ（２０）の第２主接続部（２２）を構成しているか、または、
   上記第２半導体チップ（２０）は、バイポーラｐｎｐ型トランジスタであり、そのエミッタ接続部は上記第２半導体チップ（２０）の第１主接続部（２１）を構成し、上記バイポーラｐｎｐ型トランジスタのコレクタ接続部は上記第２半導体チップ（２０）の第２主接続部（２２）を構成している、請求項１〜６のいずれか１項に記載のパワー半導体アセンブリ。
10. 上記第１半導体チップ（１０ａ〜ｃ）は、ｐ型に制御されたサイリスタであり、そのカソードは上記第１半導体チップ（１０ａ〜ｃ）の第１主接続部（１１ａ〜ｃ）を構成し、上記ｐ型に制御されたサイリスタのアノードは上記第１半導体チップ（１０ａ〜ｃ）の第１主接続部（１２ａ〜ｃ）を構成しており、および、
    上記第２半導体チップ（２０ａ〜ｃ）は、ｎ型に制御されたサイリスタであり、そのアノードは上記第２半導体チップ（２０ａ〜ｃ）の第１主接続部（２１ａ〜ｃ）を構成し、上記ｎ型に制御された上記サイリスタのカソードは上記第２半導体チップ（２０）の第２主接続部（２２ａ〜ｃ）を構成している、請求項１〜８のいずれか１項に記載のパワー半導体アセンブリ。
11. 上記第１半導体チップ（１０）および／または上記第２半導体チップ（２０）は、ＭＯＳＦＥＴである、請求項７〜９のいずれか１項に記載のパワー半導体アセンブリ。
12. 上記第１半導体チップ（１０）および／または上記第２半導体チップ（２０）は、ＩＧＢＴである、請求項７〜９のいずれか１項に記載のパワー半導体アセンブリ。
13. 上記第１駆動回路（８１）および上記第２駆動回路（８２）は、上記第１半導体チップ（１０）の第１主接続部（１１）と、上記第２半導体チップ（２０）の第１主接続部（２１）との電位（ＵＬ）に関連づけられて、それぞれ、上記第１半導体チップ（１０）および上記第２半導体チップ（２０）を駆動するものである、請求項１〜１２のいずれか１項に記載のパワー半導体アセンブリ。
14. 第１ダイオード（３０、３０ａ〜ｃ）を含み、
    上記第１ダイオード（３０、３０ａ〜ｃ）のアノード（３２、３２ａ〜ｃ）は、上記第１半導体チップ（１０）の第１主接続部（１１）に導電的に接続され、ｐ型ウェルとして形成されている、請求項１〜１３のいずれか１項に記載のパワー半導体アセンブリ。
15. 第１ダイオード（３０、３０ａ〜ｃ）を含み、
    上記第１ダイオード（３０、３０ａ〜ｃ）のカソード（３１、３１ａ〜ｃ）は、上記第１半導体チップ（１０）の第２主接続部（１２）に導電的に接続され、ｎ型ウェルとして形成されている、請求項１〜１３のいずれか１項に記載のパワー半導体アセンブリ。
16. 第２ダイオード（４０、４０ａ〜ｃ）を含み、
    上記第２ダイオード（４０、４０ａ〜ｃ）のアノード（４２、４２ａ〜ｃ）は、上記第２半導体チップ（２０）の第２主接続部（２２）に導電的に接続され、ｐ型ウェルとして形成されている、請求項１〜１５のいずれか１項に記載のパワー半導体アセンブリ。
17. 第２ダイオード（４０、４０ａ〜ｃ）を含み、
    上記第２ダイオード（４０、４０ａ〜ｃ）のカソード（４１、４１ａ〜ｃ）は、上記第２半導体チップ（２０）の第１主接続部（２１）に導電的に接続され、ｎ型ウェルとして形成されている、請求項１〜１５のいずれか１項に記載のパワー半導体アセンブリ。
18. 正の供給電圧（Ｕ１＋）を供給するために設けられた第２コンタクト用接続部（７２）、および、負の供給電圧（Ｕ１−）を供給するために設けられた第３コンタクト用接続部（７３）を含み、
    上記第２コンタクト用接続部（７２）は、上記第１半導体チップ（１０）の第２主接続部（１２）に導電的に接続され、
    上記第３コンタクト用接続部（７３）は、上記第２半導体チップ（２０）の第２主接続部（２２）に導電的に接続され、
    上記第２コンタクト用接続部（７２）および上記第３コンタクト用接続部（７３）は、上記第１半導体チップ（１０）から離れた、上記第２半導体チップ（２０）の側、または、上記第２半導体チップ（２０）から離れた、上記第１半導体チップ（１０）の側に、配置されている、請求項１〜４のいずれか１項に記載のパワー半導体アセンブリ。
19. 上記第１半導体チップ（２３０ａ〜ｃ）は、ｎ型に制御されたサイリスタであり、そのアノードは、上記第１半導体チップ（２３０ａ〜ｃ）の第１主接続部（２３１ａ〜ｃ）を構成し、上記ｎ型に制御されたサイリスタのカソードは、上記第１半導体チップ（２３０ａ〜ｃ）の第２主接続部（２３２ａ〜ｃ）を構成しており、
    上記第２半導体チップ（２４０ａ〜ｃ）は、ｐ型に制御されたサイリスタであり、そのカソードは、上記第２半導体チップ（２４０ａ〜ｃ）の第１主接続部（２４１ａ〜ｃ）を構成し、上記ｐ型に制御されたサイリスタのアノードは、上記第２半導体チップ（２４０ａ〜ｃ）の第２主接続部（２４２ａ〜ｃ）を構成している、請求項１〜４のいずれか１項に記載のパワー半導体アセンブリ。
20. 上記ハーフブリッジは、整流器である、請求項１９に記載のパワー半導体アセンブリ。
21. 単一のトランスを含有する直流−直流コンバータを有し、第１駆動回路（８１）および第２駆動回路（８２）に接続され、上記第１駆動回路（８１）および上記第２駆動回路（８２）に電圧を供給するために設けられた電圧供給ユニット（９９）を含む、請求項１または２０に記載のパワー半導体アセンブリ。
22. 一次側と、上記一次側から電気的に絶縁している二次側とを有する駆動ユニット（９０）を含み、
    上記二次側は、上記第１駆動回路（８１）の入力部、および、上記第２駆動回路（８２）の入力部に導電的に接続されている、請求項１、２０または２１に記載のパワー半導体アセンブリ。
23. 上記駆動ユニット（９０、９０´）は、フォトカプラまたはトランスを有する、請求項２２に記載のパワー半導体アセンブリ。
24. 上記二次側、上記第１駆動回路（８１）および上記第２駆動回路（８２）は、１つの共通のチップハウジング内、または、１つの共通の集積回路内に配置されている、請求項２２または２３に記載のパワー半導体アセンブリ。
25. 上記第１半導体チップ（１０）の第１主接続部（１１）および上記第２半導体チップ（２０）の第１主接続部（２１）は、金属薄膜（７５）により導電的に接続されている、請求項３〜２４のいずれか１項に記載のパワー半導体アセンブリ。
26. さらに、上記第１半導体チップ（１０）を保護するために、上記第１半導体チップ（１０）の負荷経路に対して並列に逆方向に接続された第１ダイオード（３０）と、
    上記第２半導体チップ（２０）を保護するために、上記第２半導体チップ（２０）の負荷経路に対して並列に逆方向に接続された第２ダイオード（４０）とを備え、
    上記第１半導体チップ（１０）および上記第２半導体チップ（２０）は、上記第１ダイオード（３０）および上記第２ダイオード（４０）の間に配置されている、請求項１〜１３のいずれか１項に記載のパワー半導体アセンブリ。
27. 上記第１半導体チップ（１０）および上記第２半導体チップ（２０）が、同時にＯＮ状態に切り換わることを防止するラッチ回路を含む、請求項１〜２６のいずれか１項に記載のパワー半導体アセンブリ。

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