JP2015506102A - 半導体モジュール及びその製造方法 - Google Patents

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Abstract

電子モジュール及びモジュールを製造する方法及び動作させる方法を開示する。モジュールは、コンデンサ、第１のスイッチングデバイス及び第２のスイッチングデバイスを含む。電子モジュールは、ＤＢＣ基板等の基板を更に含み、ＤＢＣ基板は、第１の金属層と第２の金属層との間の絶縁層を含み、互いに積層されたＤＢＣ基板の複数の層を含んでいてもよい。第１の金属層は、第１の部分と第２の部分を含み、これらは、２つの部分の間の第１の金属層を介して形成されたトレンチによって、互いに分離される。第１及び第２のスイッチングデバイスは、第１の金属層の上にあり、コンデンサの第１の端子は、第１の金属層の第１の部分に電気的に接続され、コンデンサの第２の端子は、第１の金属層の第２の部分に電気的に接続され、コンデンサは、トレンチ上を横断するように形成されている。【選択図】 図１２

Description

本発明は、半導体電子デバイスから形成される電子モジュールの構成に関する。
パワースイッチング回路、例えば、ブリッジ回路は、様々な用途で一般的に使用されている。モータを駆動するように構成された従来の３相ブリッジ回路１０の概略的な回路図を図１に示す。回路１０内の３つのハーフブリッジ１５、２５、３５は、それぞれ２つのトランジスタ（４１〜４６）を含み、これらによって、第１の方向の電圧を阻止することができ、及びこの第１の方向又は両方向に電流を流すことができる。ブリッジ回路１０内でトランジスタを使用する用途では、一方向のみに電流を流すことができ、例えば、シリコンＩＧＢＴを使用する場合、各トランジスタ４１〜４６に逆並列ダイオード（図示せず）を接続してもよい。トランジスタ４１〜４６は、それぞれ、オフ状態にバイアスされている場合、少なくとも回路１０の高電圧（ＨＶ）源１１の電圧と同程度の電圧を阻止する。すなわち、何れのトランジスタ４１〜４６においても、ゲート−ソース電圧ＶＧＳがトランジスタ閾値電圧Ｖｔｈより低ければ、ドレイン−ソース電圧ＶＤＳ（すなわち、ソースに対するドレインの電圧）が０Ｖ〜ＨＶの間である場合、トランジスタには、実質的に電流が流れない。トランジスタ４１〜４６は、オン状態にバイアスされると（すなわち、ＶＧＳがトランジスタ閾値電圧より高くなると）、使用される用途に応じて十分に大きな電流を流すことができる。トランジスタ４１〜４６は、エンハンスメントモード又はＥモードトランジスタ（ノーマリーオフ、Ｖｔｈ＞０）であってもよく、デプリーションモード又はＤモードトランジスタ（ノーマリーオン、Ｖｔｈ＜０）であってもよい。パワー回路では、トランジスタが偶発的にオンになると、デバイス又は他の回路部品を損傷するおそれがあるため、これを回避するために、通常、エンハンスモードデバイスが使用される。ノード１７、１８、１９は、全て、誘導負荷、すなわち、誘導成分、例えば、モータコイル（図１には示していない。）を介して、互いに接続されている。
図２ａは、図１の完全な３相モータ駆動回路の従来のハーフブリッジ１５と共に、モータ電流が供給されるノード１７及びノード１８の間のモータのコイル（誘導成分２１）及びトランジスタ４４を示している。このパワーの位相ではトランジスタ４４は、常にオン（Ｖｇｓ４４＞Ｖｔｈ）であり、トランジスタ４２は、常にオフ（エンハンスメントモードトランジスタが使用されている場合、Ｖｇｓ４２＜Ｖｔｈ、すなわち、Ｖｇｓ４２＝０Ｖ）であり、トランジスタ４１は、パルス幅変調（ＰＷＭ）信号によって変調されて、所望のモータ電流が流される。図２ｂは、トランジスタ４１がオンにバイアスされている間の電流２７の経路を示している。このバイアスでは、モータ電流は、トランジスタ４１、４４を流れ、一方、トランジスタ４２は、オフにバイアスされるため、トランジスタ４２には、電流が流れず、ノード１７の電圧は、ＨＶに近く、したがって、トランジスタ４２は、ＨＶに近い電圧を阻止する。
ここで言う「電圧を阻止する」とは、トランジスタ、デバイス又は部品に亘って電圧が印加されたときに、有意の電流、例えば、通常のオン状態の導通の間の平均動作電流の０．００１倍より大きい電流が、トランジスタ、デバイス又は部品を流れることを防ぐことができるトランジスタ、デバイス又は部品の能力を意味する。換言すれば、トランジスタ、デバイス又は部品が、そこに印加されている電圧を阻止している間、トランジスタ、デバイス又は部品を流れる総電流は、通常のオン状態の導通の間の平均の０．００１倍を超えない。
図２ｃに示すように、トランジスタ４１がオフに切換えられると、トランジスタ４１には、電流が流れなくなり、したがって、モータ電流は、トランジスタ４２がオンにバイアスされているか、オフにバイアスされているかにかかわらず、トランジスタ４２を介して、逆方向に流れる。これに代えて、トランジスタ４２に逆並列環流ダイオード（図示せず）を接続してもよく、この場合、逆方向電流は、環流ダイオードを流れる。このような動作の間、誘導成分２１によって、ノード１７の電圧は、トランジスタ４２に逆導通を引き起こすために十分な負の値になり、トランジスタ４１は、ＨＶに近い電圧を阻止する。
多くの高電圧用途において、回路部品は、基板に取り付けられ、基板は、例えば、ＡｌＮ又はＡｌ２Ｏ３等のセラミック又は他の電気的絶縁性及び高い熱伝導性を有する材料を含む。電気的絶縁性及び高い熱伝導性を有する材料の少なくとも一方の側（通常、両側）は、熱容量が大きな金属、例えば、銅によってコーティングされ、これによって、回路部品から発生した熱が消散される。特に、高温溶融及び拡散プロセスによって、ＡｌＮ又はＡｌ２Ｏ３等のセラミックアイソレータに純銅を直接的に接合することによって形成される直接接合銅（direct bonded copper：ＤＢＣ）基板は、好適な基板である。図３に示す例示的な従来のＤＢＣ基板は、セラミック層６０の両面に接合された銅層６１、６２を備える。熱伝導率が低いプリント回路板（printed circuit board：ＰＣＢ）基板は、互いに積層された複数の絶縁層の間に各導電性金属層を挟み込んで形成できるが、これとは異なり、ＤＢＣ基板は、現在、単層基板としてしか利用できない。高電圧用途のために十分高い熱伝導率を確実に有するＤＢＣ基板を形成するために用いられる現在のプロセスでは、単一の絶縁／セラミック層の両側に純銅層を直接的に接合したＤＢＣ基板を形成することしかできない。したがって、ＤＢＣ基板を組み込むレイアウトは、金属−セラミック−金属ＤＢＣ材料の単層に制約されている。ＰＣＢ基板は、それぞれが金属層によって分離された複数の絶縁層から形成でき、柔軟性が高い回路レイアウトを実現しているが、このような基板の熱伝導率及び／又は熱容量は、ＤＢＣ基板の熱伝導率及び／又は熱容量より小さく、多くの高電圧回路、例えば、パワー変換のために用いられるブリッジ回路にとって十分な大きさではない。
図２ａ〜図２ｃに戻って説明すると、図２ａ〜図２ｃに示す従来のスイッチングモードは、ハードスイッチング（hard-switching）と呼ばれている。ハードスイッチング回路は、スイッチングトランジスタがオンになると、これらに直ちに大きな電流が流れ、スイッチングトランジスタがオフになると、これらに直ちに高い電圧が印加されるように構成される。詳しくは、ハードスイッチング回路構成では、スイッチングトランジスタは、トランジスタに高いドレイン−ソース電圧が印加されている状態でオフからオンに切換えられ、トランジスタがオンになると、直ちにトランジスタに大きな電流が流れる。このような条件で切換えられるトランジスタは、「ハードスイッチング」と呼ばれる。ハードスイッチング回路は、比較的単純であり、様々な出力負荷電力で動作できる傾向を有する。しかしながら、ハードスイッチング回路は、電圧オーバーシュートが大きくなりやすく、したがって、電磁干渉（electro-magnetic interference：ＥＭＩ）のレベルが高くなりやすい。これに代わる回路構成では、受動及び／又は能動部品を利用し、又は代替となる信号タイミング技術を用いて、トランジスタを「ソフトスイッチング」する。ソフトスイッチング回路構成では、スイッチングトランジスタは、ゼロ電流（又は略々ゼロ電流）の条件下又はゼロ電圧（又は略々ゼロ電圧）の条件下でオンになるように構成される。ソフトスイッチング方法及び構成は、スイッチング損失を低減し、特に大電流及び／又は高電圧用途におけるハードスイッチング回路で観測される高レベルの電磁干渉（ＥＭＩ）及びこれに関連するリンギングの問題を解決するために開発された。ソフトスイッチングは、多くの場合、これらの問題を軽減できるが、ソフトスイッチングに必要な回路は、通常、多くの追加的な部品を含み、この結果、全体的なコスト及び複雑性が高くなる。また、ソフトスイッチングでは、通常、ゼロ電流又はゼロ電圧条件が満たされた特定のタイミングで回路を切換えるように構成する必要があるため、適用できる制御信号に制約があり、多くの場合、回路性能が低下する。更に、ソフトスイッチング動作には、共振条件が要求されるため、各ソフトスイッチング回路の出力負荷が所定の範囲内の値である必要があり、したがって、回路の動作範囲に制約がある。そこで、これらに代えて、過度な高電圧オーバーシュートを防止し、ＥＭＩを十分低いレベルに維持しながら、様々なアウトプット負荷に対応できるハードスイッチング型パワースイッチング回路の構成及び方法が望まれている。
本発明の第１の側面として、電子モジュールを開示する。電子モジュールは、コンデンサと、第１のトランジスタを含む第１のスイッチングデバイス及び第２のトランジスタを含む第２のスイッチングデバイスとを備える。電子モジュールは、更に、第１の金属層と第２の金属層との間の絶縁層を含む基板を備え、第１の金属層は、第１の部分及び第２の部分を含み、第２の部分は、第１の部分と第２の部分との間の第１の金属層に形成されたトレンチによって、第１の部分から電気的に分離されている。第１及び第２のスイッチングデバイスは、第１の金属層の上にあり、コンデンサの第１の端子は、第１の金属層の第１の部分に電気的に接続され、コンデンサの第２の端子は、第１の金属層の第２の部分に電気的に接続され、コンデンサは、トレンチ上を横断するように形成されている。
本発明の第２の側面として、電子モジュールを開示する。電子モジュールは、第１の絶縁層の上に第１の部分及び第２の部分を含む第１の金属層を有する第１の基板と、第２の金属層と第３の金属層との間に第２の絶縁層を有する第２の基板とを備え、第２の基板は、第２の表面と、第２の表面に対して第２の基板の反対側にある第３の表面とを有し、第２の絶縁層は、第１の絶縁層より小さい面積を有する。電子モジュールは、更に、第１の半導体デバイスを備える。第２の基板は、第１の金属層の第２の部分の上に重ならないように第１の金属層の第１の部分の上に取り付けられ、第２の基板の第２の表面は、第１の金属層と直接的に接触し、第１の半導体デバイスは、第２の基板の第３の表面に取り付けられている。
本発明の第３の側面として、電子モジュールを開示する。電子モジュールは、第１の金属層と第２の金属層との間の第１の絶縁層を含む第１の基板と、第３の金属層と第４の金属層との間の第２の絶縁層を含む第２の基板とを備える。第２の基板は、第１の基板より面積が小さく、第３の金属層を第２の金属層に隣接又は接触させて、第１の基板の第１の部分に取り付けられている。電子モジュールは、更に、第１のゲート及び第１のソースを有する第１のスイッチングデバイスと、第２のゲート及び第２のソースを有する第２のスイッチングデバイスとを備える。第１のスイッチングデバイスは、第１の基板の第２の金属層に取り付けられ、第２の基板は、第２のスイッチングデバイスと第１の基板との間にある。
ここに開示する電子モジュールは、以下の１つ以上の特徴を有することができる。第１のトランジスタのドレインは、第２のトランジスタのソースに電気的に接続してもよく、第１及び第２のトランジスタは、共に第１の金属層の第１の部分の上にあってもよい。第１の金属層の第１の部分は、第１の金属層の第１の部分をＤＣグラウンド又は第１のＤＣ電圧に電気的に接続する手段を含んでいてもよく、第１の金属層の第２の部分は、第１の金属層の第２の部分を第２のＤＣ電圧に電気的に接続する手段を含んでいてもよい。コンデンサは、第１の金属層の第１の部分と第２の部分との間の電位差を安定させるように構成してもよい。第１のトランジスタ又は第２のトランジスタは、ＩＩＩ族窒化物トランジスタであってもよい。基板は、直接接合銅（direct bonded copper：ＤＢＣ）基板であってもよい。電子モジュールは、第３の金属層と第４の金属層との間に第２の絶縁層を含む第２の基板を更に備えていてもよく、第２の基板は、第１の金属層の第３の部分の上にあるが、第１の金属層の第１及び第２の部分の上になく、第２の基板は、第２のトランジスタと、第１の基板との間にあり、第１のトランジスタは、第１の金属層の第１又は第２の部分の上にある。
第１の基板及び第２の基板は、直接接合銅基板を含んでいてもよい。電子モジュールは、第１の金属層の第２の部分に取り付けられた第２の半導体デバイスを更に備えていてもよい。第１の半導体デバイスは、第１のトランジスタを含んでいてもよく、第２の半導体デバイスは、第２のトランジスタを含んでいてもよく、第１のトランジスタのソース及び第２のトランジスタのドレインは、第３の金属層に電気的に接続してもよい。第１のトランジスタ又は第２のトランジスタは、ＩＩＩ族窒化物トランジスタであってもよい。第１の金属層は、第３の部分を更に有していてもよく、第３の部分は、第３の部分と第２の部分との間で第１の金属層を介して形成されたトレンチによって、第２の部分から電気的に分離されている。電子モジュールは、コンデンサを更に備えていてもよく、コンデンサの第１の端子は、第１の金属層の第３の部分に電気的に接続され、コンデンサの第２の端子は、第１の金属層の第２の部分に電気的に接続され、コンデンサは、トレンチ上を横断するように形成されている。第１のトランジスタのドレインは、第１の金属層の第３の部分に電気的に接続してもよい。第１の半導体デバイスは、第３のトランジスタを更に有していてもよく、第３のトランジスタのソースは、第１のトランジスタのドレインに電気的に接続してもよく、第１のトランジスタのドレインは、第１の金属層の第３の部分に電気的に接続してもよい。
電子モジュールは、第４の金属層と第５の金属層との間の第３の絶縁層を有する第３の基板を更に備えていてもよく、第３の絶縁層は、第２の絶縁層より小さい面積を有し、第３の基板は、第２の基板の第３の表面の上に直接的に取り付けられている。第１の半導体デバイスは、第１のトランジスタを含んでもよく、第２の半導体デバイスは、第２のトランジスタを含んでもよく、第１のトランジスタのソース及び第２のトランジスタのドレインは、第３の金属層に電気的に接続してもよい。第１の金属層は、第３の部分を更に有していてもよく、第３の部分は、第３の部分と第２の部分との間で第１の金属層を介して形成されたトレンチによって、第２の部分から電気的に分離されている。電子モジュールは、コンデンサを更に備えていてもよく、コンデンサの第１の端子は、第１の金属層の第３の部分に電気的に接続され、コンデンサの第２の端子は、第１の金属層の第２の部分に電気的に接続され、コンデンサは、トレンチ上を横断するように形成されている。第１のトランジスタのドレインは、第１の金属層の第３の部分に電気的に接続してもよい。第１の半導体デバイスは、第３のトランジスタを更に有していてもよく、第３のトランジスタのソースは、第１のトランジスタのドレインに電気的に接続され、第１のトランジスタのドレインは、第１の金属層の第３の部分に電気的に接続されている。
第１及び第２の半導体デバイスは、トランジスタを含んでいてもよく、トランジスタは、ハーフブリッジの一部である。第１のソースは、第１のソースリードに電気的に接続してもよく、第１のゲートは、第１のゲートリードに電気的に接続してもよく、第２のソースは、第２のソースリードに電気的に接続してもよく、第２のゲートは、第２のゲートリードに電気的に接続してもよい。第１のソースリード及び第１のゲートリードは、第１の基板の第２の金属層に取り付けてもよく、第２のソースリード及び第２のゲートリードは、第２の基板の第４の金属層に取り付けてもよい。第１のソースリードは、第１の基板の表面から延び出していてもよく、第２のゲートリードは、第２の基板の表面から延び出していてもよく、第１のソースリードは、第２のスイッチングデバイスから離れる方向への屈曲を有していてもよく、第２のゲートリードは、第１のスイッチングデバイスから離れる方向への屈曲を有していてもよい。
本発明の第４の側面として、電子モジュールを製造する方法を開示する。方法は、第１の絶縁層の上に第１の金属層を有する第１の基板であって、第１の表面を有し、第１の部分及び第２の部分を含む第１の基板を準備するステップを有する。方法は、第２の金属層と第３の金属層との間に第２の絶縁層を有する第２の基板であって、第２の表面と、第２の表面に対して第２の基板の反対側にある第３の表面とを有する第２の基板を準備するステップを更に有する。方法は、第２の表面を第３の表面と第１の表面との間にして、第１の基板の第１の部分において、第１の表面の上に第２の基板を取り付けるステップを更に有する。
ここに開示する電子モジュールを製造する方法は、以下の特徴の１つ以上を含むことができる。方法は、第１の基板の第２の部分において、第１の基板の第１の表面の上に第２の半導体デバイスを取り付けるステップを更に有していてもよい。第２の半導体デバイスは、トランジスタであってもよい。トランジスタは、ソース電極、ゲート電極及びドレイン電極を有していてもよく、電極のそれぞれは、トランジスタの第１の側にある。トランジスタは、ＩＩＩ族窒化物トランジスタであってもよい。第１の半導体デバイス又は第２の半導体デバイスは、ハードスイッチング型として構成されたスイッチングトランジスタであってもよい。スイッチングトランジスタのスイッチング期間は、約３ナノ秒以下であってもよい。第１の半導体デバイスを第２の基板に取り付けるステップ又は第２の半導体デバイスを第１の基板に取り付けるステップは、第１の基板の第１の部分において、第１の表面の上に第２の基板を取り付けるステップの前に実行してもよい。第２の基板の第２の表面は、第１の基板の第１の部分において、第１の基板の第１の表面に直接的に取り付けてもよい。第１の基板の第１の表面は、第１の金属層の表面を含んでいてもよく、第２の基板の第２の表面は、第２の金属層の表面を含んでいてもよく、第２の基板の第３の表面は、第３の金属層の表面を含んでいてもよい。
方法は、第１の金属層を部分的に取り除くステップを更に有していてもよい。第１の金属層を部分的に取り除くステップは、第１の金属層を介して分離トレンチを形成するステップを含んでいてもよい。第１の金属層を部分的に取り除くステップは、第１の基板の第１の部分において、第２の基板を第１の表面の上に取り付ける前に実行してもよい。第１の基板の第１の部分の上に第２の基板を取り付けるステップは、第２の基板の第２の表面を第１の基板の第１の表面の第１の部分にはんだ付けするステップを含んでいてもよい。第１の絶縁層又は第２の絶縁層は、セラミック材料を含んでいてもよい。第１、第２又は第３の金属層の１つ以上は、銅を含んでいてもよい。第１の基板又は第２の基板は、直接接合銅（direct bonded copper：ＤＢＣ）基板であってもよい。
第１の基板の第１の表面の面積は、第２の基板の第２の表面の面積より広くてもよい。電子モジュールは、ハーフブリッジを含んでいてもよい。電子モジュールは、パワーインバータ又はパワーコンバータを含んでいてもよい。方法は、電子モジュールの上に、第１の端子及び第２の端子を有するコンデンサを取り付けるステップを更に有していてもよい。第１の基板の第２の部分において、第１の金属層を介してトレンチを形成するステップを更に有していてもよい。コンデンサを電子モジュールに取り付けるステップは、トレンチの第１の側において、第１の端子を第１の金属層に接続するステップと、トレンチの第２の側において、第２の端子を第１の金属層に接続するステップとを含んでいてもよい。第１の基板は、第１の金属層に対して第１の絶縁層の反対側にある第４の金属層を更に備えていてもよい。
本発明の第５の側面として、電子デバイスを開示する。電子デバイスは、第１のソース電極、第１のゲート電極、第１のドレイン電極及び第１の半導体層を有するエンハンスメントモードトランジスタを備える。第１のソース電極及び第１のゲート電極は、第１のゲート電極に対して第１の半導体層の反対側にある。電子デバイスは、更に、第２のソース電極及び第２のゲート電極を含み、第２のソース電極が第２の半導体層の上にあるデプリーションモードトランジスタを備える。エンハンスメントモードトランジスタは、第１のドレイン電極を第２のソース電極に電気的に接触させて、第２のソース電極の頂部に直接的に又は第２のソース電極の上に取り付けられている。
ここに開示する電子デバイス及び部品は、以下の特徴の１つ以上を含むことができる。デプリーションモードトランジスタは、第２のドレイン電極を更に有していてもよく、第２のソース電極及び第２のドレイン電極は、共に第２の半導体層の第１の側にあってもよい。デプリーションモードトランジスタは、横型デバイスであってもよい。エンハンスメントモードトランジスタは、シリコンベースのトランジスタであってもよい。デプリーションモードトランジスタは、ＩＩＩ族窒化物トランジスタであってもよい。第１のソース電極は、第２のゲート電極に電気的に接続してもよい。デプリーションモードトランジスタは、半導体層上に絶縁体層を有していてもよく、第２のソース電極は、絶縁体層の上にあってもよい。デプリーションモードトランジスタは、デバイスアクティブ領域及び非アクティブ領域を含んでいてもよく、デバイスチャネルは、デバイスアクティブ領域内の半導体層にあるが、非アクティブ領域内の半導体層にはなく、絶縁体層は、デバイスアクティブ領域及び非アクティブ領域の両方の上にある。エンハンスメントモードトランジスタは、絶縁層上にあり、デバイスアクティブ領域の一部及び非アクティブ領域の一部の直接上にあってもよい。デプリーションモードトランジスタは、エンハンスメントモードトランジスタより高い降伏電圧を有していてもよい。
本発明の第６の側面として、電子デバイスを製造する方法を開示する。方法は、第１のソース電極、第１のゲート電極、第１のドレイン電極及び第１の半導体層を有し、第１のソース電極及び第１のゲート電極は、第１のゲート電極に対して第１の半導体層の反対側にあるエンハンスメントモードトランジスタを準備するステップを有する。方法は、更に、第２のソース電極及び第２のゲート電極を含み、第２のソース電極が第２の半導体層の上にあるデプリーションモードトランジスタを準備するステップを有する。方法は、更に、第１のドレイン電極を第２のソース電極に電気的に接触させて、エンハンスメントモードトランジスタを第２のソース電極の頂部に直接的に又は第２のソース電極の上に取り付けるステップを有する。
ここに開示する電子デバイス及びモジュールを製造する方法は、以下の特徴の１つ以上を含むことができる。デプリーションモードトランジスタは、横型デバイスであってもよい。方法は、第２のゲート電極を第１のソース電極にワイヤ接続するステップを更に有していてもよい。
本発明の第７の側面として、パワーインバータを動作させる方法を開示する。方法は、パワーインバータを、少なくとも５００Ｖの電圧を供給する高電圧源に接続するステップと、スイッチングデバイスをオフ状態からオン状態に、又はオフ状態からオン状態にスイッチングするステップとを有する。オン状態において、スイッチングデバイスは、４０〜５０Ａの電流を流し、オフ状態において、スイッチングデバイスは、高電圧源が供給する電圧を阻止し、スイッチングのスイッチング期間は、１０ナノ秒未満であり、スイッチングデバイスに印加される電圧は、高電圧源が供給する電圧の１．３５倍を超えない。
ここに開示するパワーインバータを動作させる方法は、以下の特徴の１つ以上を含むことができる。スイッチング期間は、５ナノ秒未満であってもよい。スイッチングデバイスに印加される電圧は、７００Ｖを超えない。
本明細書に開示されている主題の１つ以上の実施形態の詳細は、添付の図面及び以下の記述において説明される。本発明の主題のこの他の特徴、側面及び利点は、以下の説明、図面及び特許請求の範囲によって明らかとなる。
従来の３相ブリッジ回路の概要的な回路図である。 様々な動作条件下での図１の従来の３相ブリッジ回路の一部を示す図である。 様々な動作条件下での図１の従来の３相ブリッジ回路の一部を示す図である。 様々な動作条件下での図１の従来の３相ブリッジ回路の一部を示す図である。 従来の直接接合銅（ＤＢＣ）基板の斜視図である。 ブリッジ回路の一部の回路図である。 ブリッジ回路の一部の回路図である。 ブリッジ回路を特徴とする電子モジュールの概略的平面図である。 ブリッジ回路を特徴とする電子モジュールの概略的平面図である。 ブリッジ回路を特徴とする電子モジュールの概略的平面図である。 図７の電子モジュールの一部に沿った断面図である。 図７の電子モジュールの一部に沿った断面図である。 図７の電子モジュールを製造するプロセスを説明する図である。 図７の電子モジュールを製造するプロセスを説明する図である。 図７の電子モジュールを製造するプロセスを説明する図である。 図７の電子モジュールを製造するプロセスを説明する図である。 図７の電子モジュールを製造するプロセスを説明する図である。 電子モジュール内で使用できる電子デバイスを示す図である。 電子モジュール内で使用できる電子デバイスを示す図である。 電子モジュール内で使用できる電子デバイスを製造するプロセスを説明する図である。 電子モジュール内で使用できる電子デバイスを製造するプロセスを説明する図である。 電子モジュール内で使用できる電子デバイスを製造するプロセスを説明する図である。 電子モジュール内で使用できる電子デバイスを製造するプロセスを説明する図である。 電子モジュール内で使用できる電子デバイスを製造するプロセスを説明する図である。 電子モジュール内で使用できる電子デバイスを製造するプロセスを説明する図である。 ハーフブリッジを特徴とする電子モジュールの概略的平面図である。 動作の間のパワーインバータの電流特性及び電圧特性のグラフ図である。 動作の間のパワーインバータの電流特性及び電圧特性のグラフ図である。
複数の図面において、同様の要素には、同様の符号を付している。
電子パワースイッチング回路におけるＥＭＩを低レベルに維持し、これによって、回路安定性が高められ、性能が向上した電子部品及び方法を開示する。また、電子部品は、従来の部品と比べてサイズが縮小され、これにより、製造コストが低減される。
ここに説明する回路内のトランジスタ又は他のスイッチングデバイスは、通常、上述したような、スイッチングレートが非常に高い（すなわち、スイッチング期間が非常に短い）ハードスイッチング型として構成される。ここに説明する回路の１つに含まれるトランジスタがオフ状態である場合、トランジスタには実質的な電流が流れず、トランジスタは、ドレイン端子とソース端子の間で、回路高電圧に近い電圧を阻止する。ここに説明する回路の１つに含まれるトランジスタがオン状態である場合、トランジスタには、実質的なドレイン−ソース電流が流れ、デバイスに印加される電圧は僅かなもののみとなる。ハードスイッチング条件下でスイッチングされるスイッチングトランジスタのスイッチング期間は、以下のように定義される。トランジスタが上述したオフ状態から上述したオン状態に切換えられるとき、デバイスを流れる電流は、スイッチングが開始した時点から増加し始め、この増加の速度は、デバイスに印加されている電圧を略々同じに保ったまま、制御回路の条件を調整することによって調整できる。デバイスに印加されるドレイン−ソースソース電圧は、実質的に全ての負荷電流がトランジスタを流れる時点まで、実質的に低下しない。スイッチングの開始からデバイスに印加される電圧の低下までに経過する時間は、トランジスタをオンにするための「スイッチング期間」と呼ばれる。より具体的には、トランジスタをオンにするための「スイッチング期間」は、ドレイン−ソース電圧が阻止電圧の９０％に等しい時点からドレイン−ソース電圧が阻止電圧の１０％に等しい時点までに経過する時間と定義することができる。デバイスに印加される切換えられた総電圧をスイッチング期間で除算した値（ｄＶ／ｄｔ）は、「電圧スイッチングレート」又は単に「スイッチングレート」と呼ばれる。
トランジスタをオン状態からオフ状態に切換える場合、デバイスに印加される電圧は、概ねスイッチングの開始の時点のオフ状態電圧まで上昇し、一方、オン状態値からオフ状態値への電流の減少は、より長い時間がかかり、この減少のレートも、制御回路の条件を調整することによって調整することができる。スイッチングの開始からデバイスを流れる電流がゼロになるまでに経過する時間は、トランジスタをオフにするための「スイッチング期間」と呼ばれる。より具体的には、トランジスタをオフにするための「スイッチング期間」は、ドレイン−ソース電圧が阻止電圧の１０％に等しい時点からドレイン−ソース電圧が阻止電圧の９０％に等しい時点までに経過する時間と定義することができる。デバイスに流れる切換えられた総電流をスイッチング期間で除算した値（ｄＩ／ｄｔ）は、「電流スイッチングレート」又は単に「スイッチングレート」と呼ばれる。一般的に、スイッチング期間が短い程（したがって、スイッチングレートが高い程）、スイッチング損失が小さくなる傾向があるが、同時に、ＥＭＩのレベルが高くなりやすく、このために、回路部品が劣化又は損傷し、動作不能になることもある。
図１及び図２等に示すような回路レイアウトを有する回路を確実に適切に動作させるためには、ＤＣ高電圧ノード１１をＡＣグラウンドとして維持する必要がある。すなわち、図４ａに示すように、コンデンサ５１の一方の端子を高電圧ノード１１に接続し、コンデンサの他方の端子をグラウンド１２に接続することによって、ノード１１をＤＣグラウンド１２に容量結合することが好ましい。これによって、トランジスタ４１又はトランジスタ４２の何れかがオン又はオフに切換えられると、コンデンサ５１は、必要に応じて充電又は放電を行い、回路の高電圧側及び低電圧側において実質的な定電圧を維持するために必要な電流を提供する。より高いスイッチングレートでは、ＥＭＩが生じるので、コンデンサ５１は、通常、回路を安定させるために、より短い期間により高い電流レベルを提供する必要がある。多くの場合、コンデンサ５１と回路との間の導電性コネクタは、図４ｂにおいて、インダクタ５２、５３として表されている大きな寄生インダクタンスを有する。この寄生インダクタンスによって、コンデンサ５１に流れる電流が十分に速やかに切換えられなくなり、この結果、コンデンサ５１は、トランジスタがオン又はオフに切換えられた後に、トランジスタ４１又はトランジスタ４２に印加される電圧の変化を防ぐために十分速いレートで電流を提供することができなくなる。この結果、電圧振動（すなわち、リンギング）及び過大なＥＭＩ等の悪影響が生じる。特に、回路内の何れかのトランジスタに印加される過大な電圧振動によって、トランジスタが故障して動作不能になることもある。
図５〜図７は、電子部品、すなわち、ブリッジ回路の概略的レイアウトを示している。図５〜図７に示す各電子部品の回路は、図５〜図７の電子部品が高電圧側とグラウンド側との間にコンデンサ７１／９１を含む点を除き、図１に示す回路と同様である。図５〜図７の電子部品は、回路内の寄生インダクタンスを実質的に低減する特徴を含み、これによって、回路は、より小さい損失で、より速いスイッチング速度で動作できる。
図５に示すブリッジ回路の概略的レイアウトでは、ブリッジ回路の部品は、全て、絶縁材料又はセラミック材料に接合された金属層７５を有する単一の共通のＤＢＣ基板７４上に取り付けられている。ハーフブリッジ１２１は、トランジスタ８１、８２を含み、ハーフブリッジ１２２は、トランジスタ８３、８４を含み、ハーフブリッジ１２３は、トランジスタ８５、８６を含む。トランジスタ８１〜８６は、それぞれ、トランジスタのドレイン電極の反対側にソース電極及びゲート電極を有し、ドレイン電極が金属層７５に接触するように基板に取り付けられている縦型トランジスタ（vertical transistor）である。これに代えて、トランジスタ８１〜８６として、それぞれ、デバイスの同じ側にソース、ゲート及びドレインが設けられた横型トランジスタ（lateral transistor）を用いてもよく、この場合、ドレインは、例えば、ワイア接続によって金属層７５に接続できる。使用できる横型トランジスタの具体例としては、ＩＩＩ族窒化物高電子移動度トランジスタ（high electron mobility transistor：ＨＥＭＴ）等のＩＩＩ族窒化物トランジスタが含まれる。ここで使用するＩＩＩ族窒化物又はＩＩＩ−Ｎ材料、層、デバイス、構造等の用語は、化学量論式ＡｌｘＩｎｙＧａｚＮで表される化合物半導体材料を含む材料、層、デバイス又は構造を意味し、ｘ＋ｙ＋ｚは、約１である。ＩＩＩ族窒化物又はＩＩＩ−Ｎデバイス、例えば、トランジスタ又はＨＥＭＴでは、導電チャネルは、部分的又は完全にＩＩＩ−Ｎ材料層内に含まれる。
金属層には、トレンチ７６が形成され、トレンチ領域では、セラミック材料が露出し、トレンチ７６は、トランジスタ８２、８４、８６のそれぞれの周囲の金属層７５を残りの金属層７５から電気的に分離している。基板の下部３７（すなわち、トレンチ７６の下の部分）で金属層７５に電気的に接続されているリード７７は、ＤＣグラウンドに接続されるように構成され、これによって、下部３７の金属層７５は、ＤＣグラウンド電位に維持される。基板の上部３８（すなわち、トレンチ７６の上の部分）で金属層７５に電気的に接続されているリード７８は、ＤＣ高電圧源（図示せず）に接続されるように構成され、これによって、上部３８の金属層７５は、ＤＣ高電圧に維持される。ここで言う２つ以上のコンタクト又は他のアイテム、例えば、導電層又は部品が「電気的に接続される」とは、これらが十分な導電性を有する材料によって接続され、各コンタクト又は他のアイテムの電位がバイアス条件によらず、実質的に同じ又は略々同じになることを意味する。ゲートリード８７及びソースリード８８は、例えば、図に示すように、ワイヤ接続３９によって、トランジスタ８１〜８６のそれぞれのゲート及びソースに電気的に接続される（図を明瞭にするため、図５では、１つのワイヤ接続のみに符号３９を付している）。ゲートリード８７及びソースリード８８は、金属層７５の厚さの全体に亘って形成され、各ゲートリード８７及びソースリード８８を取り囲むトレンチ５６によって、それぞれのトランジスタのドレインから電気的に分離されている。誘導負荷（図示せず）に接続されるように構成された出力リード７９は、それぞれ、各トランジスタ８２、８４、８６を囲む領域において、金属層７５に電気的に接続されている。
図５に示すように、部分３７、３８の間には、比較的大きい空間的な分離が存在し、したがって、部分３７のグラウンド面を部分３８の高電圧面に容量的に接続するコンデンサ７１は、コンデンサを部分３７、３８内の金属層７５にそれぞれ接続する導電性コネクタ７２、７３によって、外部に取り付けられる。部分３７、３８の間の空間的な分離のために、コネクタ７２、７３は、比較的長いので、これらは、大きな寄生インダクタンスを有する傾向があり、これは、図４ｂに示すインダクタ５２、５３のインダクタンスの値が大きいことを意味する。したがって、図５の電子部品は、トランジスタが低いスイッチングレートで切換えられる場合、及び／又は十分長いスイッチング期間で十分低いスイッチング電流及び電圧レベルで切換えられる場合は、動作できるが、より高いスイッチングレート及び／又はより高いスイッチング電圧又は電流では、回路の寄生インダクタンスによって、許容できない高いレベルのＥＭＩ及び電圧フリッカ／発振が生じることがある。具体的には、トランジスタ切換の間にトランジスタに印加される電圧の変化率（ｄＶ／ｄｔ）又はトランジスタを流れる電流の変化率（ｄＩ／ｄｔ）が大きすぎると、電圧フリッカ／発振及びＥＭＩによって、回路の効率及び性能が低下し又は回路部品の１つ以上が故障することがある。
図６は、電子部品、すなわち、ブリッジ回路の他の概略的レイアウトを示している。図６の電子部品は、単一のＤＢＣ基板７４上の高電圧面と接地面との間にカップリングコンデンサ９１を含むようにレイアウトが変更され、これによって、カップリングコンデンサの両側に長いコネクタを設ける必要性を排除し、回路内の寄生インダクタンスを低減している点を除いて図５の電子部品と同様である。具体的には、部分３８が、トランジスタ８２、８４の間及びトランジスタ８４、８６の間の領域９２を含むように、ＤＢＣ基板の金属層７５を介して形成されるトレンチ７６の形状が変更されている。領域９２の金属層７５は、部分３７の金属層７５に向かって延びているが、トレンチ７６の幅によって部分３７の金属層７５から分離されており、この幅は、２ｃｍ未満、例えば、約１ｃｍ以下であってもよい。図に示すように、コンデンサ９１は、トレンチ７６の直接上に取り付けられ、コンデンサ９１の第１の端子は、トレンチの一方の側で金属層７５に接続され、コンデンサ９１の第２の端子は、トレンチの他方の側で金属層７５に接続されている。コンデンサの２つの端子のそれぞれが接続される金属層７５上の点は、トレンチから２ｃｍ未満及び／又はお互いから４ｃｍ未満の位置にあり、これによって、寄生インダクタンスが低いコンパクト設計が実現されている。
図６のレイアウトは、図５のレイアウトに比べて、回路内の寄生インダクタンスを実質的に減少させることができるが、コンデンサ９１及びトランジスタ８１、８３、８５の何れかを流れる全ての電流は、比較的狭い領域９２を流れる必要があり、これによって、回路内に寄生インダクタンスが生じ、幾つかの用途、例えば、トランジスタに印加される電圧及び／又はトランジスタを流れる電流のスイッチングレートが非常に高い用途では、この寄生インダクタンスが高くなりすぎることがある。領域９２の幅を広くすれば、寄生インダクタンスを低減できるが、これによって電子部品の全体的なサイズが大きくなり、コストが上昇する。ここで、フットプリント及び材料コストを最小化しながら、同時に回路の速度及び性能を向上させるためには、カップリングコンデンサとトランジスタとの間を流れる電流が、大きな幅の導電材料に亘って拡散するコンパクトなレイアウトが望ましい。
図７は、図５及び図６のレイアウトと比べて、寄生インダクタンスを更に低減できるブリッジ回路のためのコンパクトなレイアウトを示している。コンパクト設計は、以下で更に説明するように、ＤＢＣ基板７４上に追加的なＤＢＣ基板９４〜９６を積層することによって達成され、コンデンサ９１の何れかを流れる電流は、高電圧側デバイス（high-side devices）１０１、１０３、１０５の何れかの下を流れることができ、したがって、比較的狭いチャネルに閉じ込められない。
図７に示すブリッジ回路は、ＤＢＣ基板７４上に形成され、横型トランジスタであるトランジスタ１０１〜１０６を含み、トランジスタ１０１〜１０６は、全て同じ側に又はデバイスの共通の半導体層上に形成されたソース、ゲート及びドレインを有する。横型トランジスタ１０１〜１０６は、ソース、ゲート、ドレインのそれぞれが１つ以上のデバイス半導体層上に形成され、１つ以上のデバイス半導体層は、ＤＢＣ基板７４と、ソース、ゲート、ドレインのそれぞれとの間に存在する。図７の電子部品は、更に、ＤＢＣ基板７４上に積層され、高電圧側トランジスタ（high-side transistor）１０１、１０３、１０５が設けられた追加的ＤＢＣ基板９４〜９６を含み、ハーフブリッジ１２１”、１２２”、１２３”は、それぞれ、基板９４、９５、９６上にある。図７の電子部品の破線１００に沿った断面図である図８Ａに示すように、絶縁／セラミックの層９７の両側に設けられた金属層９８、９９を含むＤＢＣ基板９５は、ＤＢＣ基板７４の下部３７（すなわち、図７に符号を付している金属層７５がグラウンドに接続されている部分）の一部の上に取り付けられている。ＤＢＣ基板９５の金属層９９は、ＤＢＣ基板７４の金属層７５に電気的に接続でき、例えば、導電性接着剤又はエポキシによって、金属層７５上に取り付けることができる。横型パワートランジスタ１０３は、金属層９８上に形成され、ソース電極は、ソースリード８８（図７に示しているが図８Ａでは示していない。）と、ＤＢＣ基板９５の金属層９８との両方にワイヤ接続され、ゲート電極は、ゲートリード８７（図７に示しているが図８Ａでは示していない。）にワイヤ接続され、ドレイン電極は、ＤＢＣ層７４の部分３８内の金属層７５にワイヤ接続されている。
図７に戻って説明すると、出力リード７９は、それぞれ、ＤＢＣ基板９４〜９６の上側の金属層（図８Ａの層９８）に電気的に接続される。ＤＢＣ基板の一部であって、追加的ＤＢＣ基板を含まない部分３７に取り付けられた低電圧側トランジスタ１０２、１０４、１０６は、以下のように構成される。図に示すように、ソース電極は、部分３７内の金属層７５及びソースリード８８にワイヤ接続され、ゲート電極は、ゲートリード８７にワイヤ接続され、ドレイン電極は、ＤＢＣ基板９４〜９６の上側の金属層（すなわち、ＤＢＣ基板７４から最も遠い金属層）にワイヤ接続される。
図７の電子部品において、コンデンサ９１の何れかからトランジスタ１０２、１０４、１０６の何れかのソースに流れる電流、又は反対の方向に流れる電流は、金属層７５を流れ、したがって、金属層７５がトランジスタ１０１、１０３、１０５の下側に広がっているため、トランジスタ１０１、１０３、１０５の少なくとも１つの下側を流れる。このように、図６の場合と異なり、電流は、横方向に比較的狭いチャネルに閉じ込められることはない。この結果、この電子部品の寄生インダクタンスは、図６の電子部品の寄生インダクタンスに比べて低減される。更に、図６の電子部品に含まれている狭い領域９２は、図７の電子部品では不要であるので、図７の電子部品は、図６の電子部品に比べて、よりコンパクトに製造でき、フットプリントを小さくすることができる。
図８Ｂは、図７の電子部品の破線９０に沿った断面図であり、トランジスタ１０３、１０４のそれぞれのソースリード８８及びゲートリード８７の構成を示している。図７の電子部品のコンパクト設計のため、特に、トランジスタ１０３、１０４の間の間隔が小さいために、リード８７、８８は、互いのデバイスの偶然のショートを防止するために曲げられている。すなわち、トランジスタ１０３のリード８７、８８は、トランジスタ１０４から離れる方向への屈曲を有し、トランジスタ１０４のリード８７、８８は、トランジスタ１０３から離れる方向への屈曲を有し、隣接するデバイスのリードの間の最小の間隔５７を増加させている。
図７の電子部品を製造する手順の具体例を図９Ａ〜９Ｅに示す。まず、図９Ａに示すように、第１のＤＢＣ基板７４と共に、ＤＢＣ基板９４〜９６を準備する。ＤＢＣ基板９４〜９６の断面積は、ＤＢＣ基板７４の断面積より小さい。具体的には、図９Ｅに示すように、各ＤＢＣ基板９４〜９６は、互いに重なり合うことなく、ＤＢＣ基板７４の領域内に納められるため、ＤＢＣ基板９４〜９６の断面積は、それぞれ、ＤＢＣ基板７４の断面積の１／３より小さくする必要がある。更に、部分３８及びトランジスタ１０２、１０４、１０６を設けるための十分な面積を確保する必要があるため、ＤＢＣ基板９４〜９６の断面積は、それぞれ、ＤＢＣ基板７４の断面積の１／３より小さくする必要がある。
続いて、図９Ｂに示すように、ＤＢＣ基板７４の金属層７５にトレンチ７６を形成し、各ＤＢＣ基板７５、９４〜９６の上側の金属層にトレンチ５６を形成する。次に、図９Ｃに示すように、各トランジスタ１０１、１０３、１０５をＤＢＣ基板９４、９５、９６の上側の金属表面にそれぞれ取り付け、及びＤＢＣ基板７４の部分３７（すなわち、トレンチ７６よりリード７７と同じ側にあるＤＢＣ基板７４の部分）において、トランジスタ１０２、１０４、１０６を金属層７５に取り付ける。トレンチ７６上には、コンデンサ９１を取り付け、コンデンサ９１の一方の端子は、部分３７において、金属層７５に接触し、他方の端子は、部分３８（すなわち、トレンチ７６よりリード７８と同じ側にあるＤＢＣ基板７４の部分）において、金属層７５に接触する。グラウンドリード７７は、部分３７において、金属層７５に取り付けられ、電気的に接続され、高電圧リード７８は、部分３８において、金属層７５に取り付けられ、電気的に接続され、出力リード７９は、各ＤＢＣ基板９４〜９６の上側の金属表面にそれぞれ取り付けられ、電気的に接続される。図に示すように、ソースリード８８及びゲートリード８７は、各トランジスタ１０１〜１０６の近傍に取り付ける。
次に、図９Ｄに示すように、ＤＢＣ基板７４の上にＤＢＣ基板９４〜９６を取り付け、ＤＢＣ基板７４の金属層７５をＤＢＣ基板９４〜９６の各底面金属層に接触させる。そして、ワイヤ接続３９を形成し、図７と同様の図９Ｅに示す電子部品を完成させる（図を明瞭にするため、図７及び図９Ｅでは、１つのワイヤ接続のみに符号３９を付している）。
トランジスタ１０１〜１０６は、正の閾値電圧を有するエンハンスメントモード（Ｅモード）トランジスタであってもよく、負の閾値電圧を有するデプリーション（Ｄモード）トランジスタであってもよい。多くの高電圧又はパワースイッチング用途では、トランジスタ１０１〜１０６の何れかが誤動作した場合の回路へのダメージを防止するために、トランジスタは、エンハンスメントモードデバイスであることが望ましい。また、デバイスの一部をＤＢＣ基板から電気的に分離するために、トランジスタ１０１〜１０６は、一部又は全てのデバイス半導体層と、デバイス半導体層が取り付けられているＤＢＣ基板との間に絶縁層又は半絶縁層、例えば、Ａｌ２Ｏ３、シリコン又は炭化シリコン等の半絶縁基板を含んでいてもよい。
図７では、トランジスタ１０１〜１０６を単一の横型トランジスタとして示しているが、これに代えて、他のデバイスを用いることもできる。例えば、スイッチングトランジスタ１０１〜１０６の何れか又は全ての代わりに図１０Ａ及び図１０Ｂに示すハイブリッドデバイス１０７のようなスイッチングデバイスを用いてもよい。高電圧エンハンスメントモードトランジスタから構成されるスイッチングデバイスは、高い信頼度で製造することが困難な場合があるので、図１０Ａ及び図１０Ｂの構成のように、単一の高電圧Ｅモードトランジスタに代えて、高電圧Ｄモードトランジスタ１０８を低電圧Ｅモードトランジスタ１０９と組み合わせてハイブリッドデバイス１０７を形成することもできる。ハイブリッドデバイス１０７は、単一の高電圧Ｅモードトランジスタと同様に動作でき、多くの場合、単一の高電圧Ｅモードトランジスタと同じ又は同様の出力特性を実現できる。図１０Ａは、ハイブリッドデバイス１０７の概略的平面図を示しており、図１０Ｂは、ハイブリッドデバイス１０７の回路の概要を示している。ハイブリッドデバイス１０７は、高電圧Ｄモードトランジスタ１０８及び低電圧Ｅモードトランジスタ１０９を含む。図１０Ａ及び図１０Ｂに示す構成では、Ｅモードトランジスタ１０９は、ソース電極１１１及びゲート電極１１２に対して、ドレイン電極１１３がデバイスの半導体層の反対側に設けられている縦型トランジスタであり、Ｄモードトランジスタ１０８は、ソース電極１１４、ゲート電極１１５及びドレイン電極１１６が全てデバイスの半導体層の同じ側に設けられている横型トランジスタである。但し、各トランジスタ１０８、１０９は、この他の構成を有していてもよい。幾つかの具体例では、Ｄモードトランジスタ１０８は、ＩＩＩ族窒化物トランジスタである。幾つかの具体例では、Ｅモードトランジスタ１０９は、シリコンベースのトランジスタであり、他の具体例では、ＩＩＩ族窒化物トランジスタである。
低電圧Ｅモードトランジスタ１０９のソース電極１１１及び高電圧Ｄモードトランジスタ１０８のゲート電極１１５は、例えば、ワイヤ接続３９（図１０Ａに示す。）によって互いに電気的に接続され、ハイブリッドデバイス１０７のソース１２１（図１０Ｂに示す。）を共に構成する。低電圧Ｅモードトランジスタ１０９のゲート電極１１２は、ハイブリッドデバイス１０７のゲート１２２（図１０Ｂに示す。）を構成する。高電圧Ｄモードトランジスタ１０８のドレイン電極１１６は、ハイブリッドデバイス１０７のドレイン１２３（図１０Ｂに示す。）を構成する。高電圧Ｄモードトランジスタ１０８のソース電極１１４は、低電圧Ｅモードトランジスタ１０９のドレイン電極１１３に電気的に接続される。図１０Ａに示すようにソース及びドレイン電極１１１、１１２に対してＥモードトランジスタ１０９の反対側にあるドレイン電極１１３は、例えば、導電性はんだ又は樹脂を用いて、ソース電極又はソース電極１１４の直接上に低電圧Ｅモードトランジスタ１０９を取り付け、ドレイン電極１１３（Ｅモードトランジスタ１０９の底面にあり、図１０Ｂに示す。）と、ソース電極１１４とを直接的に接触させることによってソース電極１１４に電気的に接続できる。このため、低電圧Ｅモードトランジスタ１０９のフットプリント（したがって、断面積）は、高電圧Ｄモードトランジスタ１０８のフットプリントより小さく、具体的には、低電圧Ｅモードトランジスタ１０９のフットプリントは、高電圧Ｄモードトランジスタ１０８のソース電極１１４より小さい。
図１０Ａに示すハイブリッドデバイス１０７を製造する手順を図１１Ａ〜図１１Ｆに示す。まず、図１１Ａ〜図１１Ｅに示すように、高電圧Ｄモードトランジスタ１０８を形成する。図１１Ａでは、基板１３０上にＩＩＩ族窒化物層１３１、１３２を含むＩＩＩ族窒化物材料構造が形成されている。層１３１、１３２の間の組成の違いの結果、ＩＩＩ族窒化物材料構造内に２次元電子ガス（two-dimensional electron gas：２ＤＥＧ）チャネル１３３が誘起されている。次に、デバイスのアクティブ領域１４０及び非アクティブ領域１４１が以下のようにして画定される。２ＤＥＧチャネル１３３を非アクティブ領域１４１から除去し、アクティブ領域に残すことによって非アクティブ領域１４１を処理する。このような処理は、図１１Ａに示すように、領域１３４にイオンを注入する処理を含んでいてもよい。これに代えて、処理は、非アクティブ領域１４１内のＩＩＩ族窒化物材料層１３１及び／又は１３２の一部又は全てをエッチングによって除去する処理を含んでいてもよい。例えば、２ＤＥＧチャネル１３３の深さより深くエッチングを行い、非アクティブ領域１４１内の２ＤＥＧチャネル１３３を含む材料を取り除いてもよい。図１１Ｂは、１１Ａの構造の平面図（上面図）である。
次に、図１１Ｃに示すように、デバイスのアクティブ領域１４０内のＩＩＩ族窒化物層上にソースフィンガ１１４’、ゲートフィンガ１１５’及びドレインフィンガ１１６’を形成する。ソースフィンガ１１４’及びドレインフィンガ１１６’は、それぞれ、２ＤＥＧチャネル１３３とオーミックコンタクトを形成し、ゲートフィンガ１１５’は、ゲートフィンガ１１５’の直下の２ＤＥＧチャネル１３３の荷電密度を変調する。図１１Ｄに示すように、デバイスアクティブ領域１４０の全体の上、及びオプションとして、非アクティブ領域１４１の全体の上に絶縁体層１３５を形成する。図１１Ｄでは、デバイスアクティブ領域の周辺、並びにソースフィンガ、ゲートフィンガ及びドレインフィンガは、破線によって表され、この破線は、絶縁体層１３５の下のそれらの位置を示している。次に、ソースフィンガ１１４’の部分の上の絶縁体層１３５の厚さ全体に亘ってビア１４３をエッチングし、ドレインフィンガ１１６’の部分の上の絶縁体層１３５の厚さ全体に亘って、ビア１４４をエッチングする。図１１Ｄには示していないが、ゲートフィンガ１１５’の上の絶縁体層１３５の厚さ全体に亘ってもビアを形成する。
次に、図１１Ｅに示すように絶縁体層１３５上にソース電極１１４及びドレイン電極１１６をそれぞれ形成する。ソース電極１１４は、ビア１４３（図１１Ｄに示す）の上に形成され、これらのビアにおいてソースフィンガ１１４’（図１１Ｃ）に接触し、ドレイン電極１１６は、ビア１４４（図１１Ｄに示す）の上に形成され、これらのビアにおいてドレインフィンガ１１６’（図１１Ｃ）に接触し、これによって、Ｄモードトランジスタ１０８が完成する。また、図には示していないが、ゲート電極も絶縁体層１３５の上に形成され、ゲートフィンガ１１５’（図１１Ｃに示す）と接触する。
そして、図１１Ｆに示すように、Ｅモードトランジスタ１０９をＤモードトランジスタ１０８に接続することによってハイブリッドデバイス１０７が形成される。Ｅモードトランジスタ１０９は、Ｄモードトランジスタ１０８のソース電極１１４の直接上に配置され、Ｅモードトランジスタ１０９のドレイン電極は、Ｄモードトランジスタ１０８のソース電極１１４に直接的に接触する。図１１Ｆに示すように、Ｄモードトランジスタ１０８のアクティブデバイス領域１４０の直接上にＥモードトランジスタ１０９の上部があり、Ｄモードトランジスタ１０８の非アクティブデバイス領域１４１の直接上にＥモードトランジスタ１０９の下部がある。図１１Ｆには示していないが、Ｅモードトランジスタ１０９のソース電極１１１は、例えば、図１０Ａに示したようなワイヤ接続によって、Ｄモードトランジスタ１０８のゲート電極１１５に接続される。
図１１Ｅ〜図１１Ｆには示していないが、非アクティブ領域１４１の上にソース電極１１４を拡張し、Ｅモードトランジスタ１０９の全体がＤモードトランジスタ１０８の非アクティブデバイス領域１４１の上にあるようにしてもよい。これは、Ｄモードトランジスタ１０８のアクティブデバイス領域１４０の平均温度が非アクティブ領域１４１の平均温度より高いために、動作の間、Ｅモードトランジスタ１０９からより効果的に熱を消散させることができるという点で、望ましい場合がある。Ｅモードトランジスタ１０９の動作の間に発生した熱が十分に消散されない場合、Ｅモードトランジスタ１０９の温度が上昇し、効率の低下又はデバイスの動作不良が生じることがある。但し、Ｅモードトランジスタ１０９の少なくとも一部をアクティブデバイス領域１４０の上にすることによって、材料コストが削減され、デバイスの全体的なフットプリントが縮小される。
Ｅモードトランジスタ１０９の少なくとも一部がＤモードトランジスタ１０８のアクティブデバイス領域１４０の上にある構造において、動作の間にＥモードトランジスタ１０９から熱を効率的に消散させるために、Ｅモードトランジスタ１０９とＤモードトランジスタ１０８との間の熱抵抗をできるだけ小さくすることができる。これは、ソース電極１１４の下にある全てのビア１４３の面積の和である総面積を増加させ、ビアの総面積に対するソース電極１１４の総面積の比を可能な限り大きくすることによって実現できる。例えば、ビアの総面積は、ソース電極１１４の総面積の少なくとも１０％とすることができる。
ここで用いる「ハイブリッドエンハンスメントモード電子デバイス又は部品」又は単に「ハイブリッドデバイス又は部品」という用語は、デプリーションモードトランジスタ及びエンハンスメントモードトランジスタによって構成された電子デバイス又は部品を意味し、ここで、デプリーションモードトランジスタは、エンハンスメントモードトランジスタと比べてより高い動作電圧及び／又は降伏電圧を有し、ハイブリッドデバイス又は部品は、デプリーションモードトランジスタの降伏電圧及び／又は動作電圧と同じくらい高い降伏電圧及び／又は動作電圧で単一のエンハンスメントモードトランジスタと同様に動作するように構成される。すなわち、ハイブリッドエンハンスメントモードデバイス又は部品は、以下の特性を有する少なくとも３つのノードを含む。第１のノード（ソースノード）及び第２のノード（ゲートノード）が同じ電圧に保持されると、ハイブリッドエンハンスメントモードデバイス又は部品は、ソースノードに対して第３のノード（ドレインノード）に印加される正の高電圧（すなわち、エンハンスメントモードトランジスタが阻止できる最大電圧より大きい電圧）を阻止することができる。ゲートノードがソースノードに対して十分な正電圧（すなわち、エンハンスメントモードトランジスタの閾値電圧より高い電圧）に保持されると、ソースノードからドレインノードに電流が流れ、ソースノードに対してドレインノードに十分な正電圧が印加されると、ドレインノードからソースノードに電流が流れる。エンハンスメントモードトランジスタが低電圧デバイスであり、デプリーションモードトランジスタが高電圧デバイスである場合、ハイブリッド部品は、単一の高電圧のエンハンスメントモードトランジスタと同様に動作することができる。デプリーションモードトランジスタは、エンハンスメントモードトランジスタの少なくとも２倍、少なくとも３倍、少なくとも５倍、少なくとも１０倍又は少なくとも２０倍の降伏電圧及び／又は最大動作電圧を有することができる。
ここで言う高電圧トランジスタ等の「高電圧デバイス」とは、高電圧スイッチング用途に最適化された電子デバイスである。すなわち、トランジスタがオフになると、トランジスタは、約３００Ｖ以上、約６００Ｖ以上、約１２００Ｖ以上又は約１７００Ｖ以上といった高電圧を阻止でき、トランジスタがオンになると、トランジスタが使用される用途にとって十分低いオン抵抗（ＲＯＮ）を有し、すなわち、実質的な電流がデバイスを通過する際の導電損失が十分小さい。高電圧デバイスは、少なくとも高電圧源又はデバイスが使用されている回路の最大電圧に等しい電圧を阻止できる。高電圧デバイスは、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ又は用途によって必要とされる他の適切な電圧を阻止してもよい。換言すれば、高電圧デバイスは、０Ｖから少なくともＶｍａｘの間のあらゆる電圧を阻止でき、ここで、Ｖｍａｘは、回路又は電源が供給できる最大電圧である。幾つかの具体例では、高電圧デバイスは、０Ｖから少なくとも２＊Ｖｍａｘの間のあらゆる電圧を阻止する。ここで言う低電圧トランジスタ等の「低電圧デバイス」とは、０ＶからＶｌｏｗ（Ｖｌｏｗは、Ｖｍａｘより小さい。）の間の低電圧は阻止できるが、Ｖｌｏｗより高い電圧は阻止できない電子デバイスを意味する。幾つかの具体例では、Ｖｌｏｗは、約｜Ｖｔｈ｜、｜Ｖｔｈ｜より大、２＊｜Ｖｔｈ｜、約３＊｜Ｖｔｈ｜又は約｜Ｖｔｈ｜と３＊｜Ｖｔｈ｜の間であり、ここで、｜Ｖｔｈ｜は、低電圧トランジスタが使用されているハイブリッド部品内に含まれている高電圧デプリーションモードトランジスタ等の高電圧トランジスタの閾値電圧の絶対値である。他の具体例では、Ｖｌｏｗは、約１０Ｖ、約２０Ｖ、約３０Ｖ、約４０Ｖ又は約５Ｖから５０Ｖの間、例えば、約１０Ｖから４０Ｖの間である。更に他の具体例では、Ｖｌｏｗは、約０．５＊Ｖｍａｘ未満、約０．３＊Ｖｍａｘ未満、約０．１＊Ｖｍａｘ未満、約０．０５＊Ｖｍａｘ未満又は約０．０２＊Ｖｍａｘ未満である。
高電圧スイッチングトランジスタが使用される典型的なパワースイッチング用途では、トランジスタは、大部分の状況下で２つの状態のうちの１つである。一般的に「オン状態」と呼ばれる第１の状態では、ソース電極に対するゲート電極の電圧は、トランジスタ閾値電圧より高く、トランジスタを介して実質的な電流が流れる。この状態では、ソースとドレインとの間の電位差は、一般的に低く、通常、数ボルトを超えず、例えば、約０．１〜５Ｖである。一般的に「オフ状態」と呼ばれる第２の状態では、ソース電極に対するゲート電極の電圧は、トランジスタ閾値電圧より低く、オフ状態漏れ電流を除いて、トランジスタを介して実質的な電流は流れない。この第２の状態では、ソースとドレインとの間の電圧は、０Ｖから、幾つかの場合、１００Ｖ、３００Ｖ、６００Ｖ、１２００Ｖ、１７００Ｖ又はこれ以上の高さの回路高電圧源までの範囲内のどこかにあるが、トランジスタの降伏電圧より小さい。幾つかの応用例では、回路の誘導素子によって、ソースとドレインとの間の電圧が回路高電圧源よりも高くなることもある。更に、ゲートがオン又はオフに切換えられた直後の短時間、トランジスタが上述した２つの状態の間の遷移モードとなることがある。トランジスタがオフ状態にある場合、ソースとドレインとの間で「電圧が阻止されている」と表現される。ここで言う「電圧を阻止する」とは、トランジスタ、デバイス又は部品に亘って電圧が印加されたときに、有意の電流、例えば、通常のオン状態の導通の間の平均動作電流の０．００１倍より大きい電流が、トランジスタ、デバイス又は部品を流れることを防ぐことができるトランジスタ、デバイス又は部品の能力を意味する。換言すれば、トランジスタ、デバイス又は部品が、印加されている電圧を阻止している間、トランジスタ、デバイス又は部品を流れる総電流は、通常のオン状態の導通の間の平均の０．００１倍を超えない。
幾つかの場合、ハーフブリッジのトランジスタ、例えば、図７の１２１”〜１２３”等は、特定の回路用途のための大きな電流を十分に流す能力がないことがある。これらの場合、ハーフブリッジ１２１”〜１２３”を変更し、これらの高電圧側トランジスタ及び低電圧側トランジスタをそれぞれ並列に接続された２つのトランジスタに置き換えてもよい。このようなハーフブリッジ構成のためのレイアウトを図１２に示す。図１２のレイアウトは、並列に接続されたトランジスタ間の寄生インダクタンスを最小にするように最適化される。
図１２のハーフブリッジでは、高電圧側トランジスタ１０５’、１０５”は、並列に接続され、それぞれのソース及びドレインは、低電圧側トランジスタ１０６’、１０６”と同じように電気的に接続されている。トランジスタ１０５’、１０５”のソースは、コモンソースリードに接続され、トランジスタ１０５’、１０５”のゲートは、コモンゲートリードに接続されている。トランジスタ１０６’、１０６”のソースは、コモンソースリードに接続され、トランジスタ１０６’、１０６”のゲートは、コモンゲートリードに接続されている。トランジスタ１０５’／１０５”のソースリード８８及びゲートリード８７は、それぞれ第３のＤＢＣ基板１２６上にある。リード８８、８７を互いに電気的に分離し、及びＤＢＣ基板１２６の上側の金属層の残りの部分から分離するために、ＤＢＣ基板１２６の上側の金属層を介してトレンチがエッチングされている。図１２に示すように一方のトレンチは、ソースリード８８を囲み、他方のトレンチは、ゲートリード８７を囲んでいる。ＤＢＣ基板１２６は、ＤＢＣ基板９６’の直接上に取り付けられており、ＤＢＣ基板９６’の上側の金属層は、ＤＢＣ基板１２６の下で連続している。ＤＢＣ基板９６’の上側の金属層を連続させることによって、トランジスタ１０５’、１０５”のソース間及びトランジスタ１０６’、１０６”のドレイン間の寄生インダクタンス低減させることができ、これによって、スイッチングの間の性能を向上させることができる。
ここに説明した回路は、回路を不安定にさせ、又は回路部品に動作不良を引き起こすことなく、高いスイッチングレートでトランジスタを切換えることができるように設計される。例えば、トランジスタ１０５’／１０５”、１０６’／１０６”として、通常、高いスイッチングレートの能力を有するＩＩＩ−Ｎ ＨＥＭＴ等のトランジスタを使用した場合、Ｖｈｉｇｈを回路高電圧として、スイッチングの間に、何れかのトランジスタに印加される電圧が２×Ｖｈｉｇｈを超えることなく、４０Ｖ／ナノ秒より高い電圧スイッチングレートｄＶ／ｄｔ及び５Ａ／ナノ秒より高い電流スイッチングレートｄＩ／ｄｔを実現できる。幾つかの場合、スイッチングの間に、トランジスタに印加される電圧が２×Ｖｈｉｇｈ又は１．５×Ｖｈｉｇｈを超えることなく、９０Ｖ／ナノ秒より高い電圧スイッチングレートｄＶ／ｄｔ及び１０Ａ／ナノ秒より高い電流スイッチングレートｄＩ／ｄｔが可能である。
図１３Ａ及び図１３Ｂは、負荷（すなわち、インダクタ）電流を０Ａから５０Ａに増加させるようにハーフブリッジの高電圧側デバイス（図１３Ａ）及び低電圧側デバイス（図１３Ｂ）をスイッチングするためのスイッチングシーケンスの間のデバイスの電流特性及び電圧特性を示しており、ここで、ハーフブリッジパワーインバータは、５２０Ｖ高電圧源（すなわち、５００Ｖより高い電圧を供給する電源）によって動作させた。ハーフブリッジは、トランジスタ１０５’／１０５”、１０６’／１０６”に代えて、図１０Ａ〜図１０Ｂ又は図１１に示すようなハイブリッドスイッチングデバイスを使用している点を除いて、図１２と同様に設計されている。高電圧側デバイスは、高電圧源に接続されるデバイス、例えば、図１２のトランジスタ１０５’／１０５”を意味する。低電圧側デバイスは、ＤＣグラウンドに接続されるデバイス、例えば、図１２の例示的デバイス１０６’／１０６”を意味する。トランジスタのスイッチング期間は、３ナノ秒に設定され、これは、５ナノ秒未満であり、より高い寄生インダクタンスを有する回路が要求する１０ナノ秒のスイッチング期間に比べて、実質的に短い。このように、高電圧側デバイスが、５０Ａ以下、例えば、４０〜５０Ａの電流を流すオン状態から高電圧の全てが高電圧側デバイスによって阻止されるオフ状態に切換えられる場合、高電圧側デバイスに印加される電圧は、回路高電圧の１．３５である７００Ｖを超えない。高電圧側デバイスで切換えられる電流が３０Ａ未満、例えば、２０〜３０Ａである場合、高電圧側デバイスに印加される側の電圧は、回路高電圧の１．２１倍である６３０Ｖを超えない。低電圧側デバイスが５０Ａ以下、例えば、４０〜５０Ａの電流を流すオン状態から高電圧の全てが低電圧側デバイスによって阻止されるオフ状態に切換えられる場合、低電圧側デバイスに印加される電圧は、回路高電圧の１．３５である７００Ｖを超えない。低電圧側デバイスで切換えられる電流が３０Ａ未満、例えば、２０〜３０Ａである場合、低電圧側デバイスに印加される側の電圧は、回路高電圧の１．１７倍である６１０Ｖを超えない。高電圧側及び低電圧側のトランジスタに印加される高電圧源を超える電圧は、従来のパワーコンバータで生じる可能性がある電圧より低い。
多くの具体例について説明した。但し、ここに説明した技術及びデバイスの思想及び範囲から逸脱することなく、様々な変形を行えることは明らかである。したがって、他の具体例も以下の特許請求の範囲に含まれる。

Claims (66)

  1. コンデンサと、
    第１のトランジスタを含む第１のスイッチングデバイス及び第２のトランジスタを含む第２のスイッチングデバイスと、
    第１の金属層と第２の金属層との間の絶縁層を含む基板であって、前記第１の金属層が第１の部分及び第２の部分を含み、前記第２の部分が前記第１の部分と前記第２の部分との間の前記第１の金属層に形成されたトレンチによって、前記第１の部分から電気的に分離されている基板とを備え、
    前記第１及び第２のスイッチングデバイスは、前記第１の金属層の上にあり、
    前記コンデンサの第１の端子は、前記第１の金属層の第１の部分に電気的に接続され、前記コンデンサの第２の端子は、前記第１の金属層の第２の部分に電気的に接続され、前記コンデンサは、前記トレンチ上を横断するように形成されている電子モジュール。
  2. 前記第１のトランジスタのドレインは、前記第２のトランジスタのソースに電気的に接続され、前記第１及び第２のトランジスタは、共に前記第１の金属層の第１の部分の上にある請求項１記載の電子モジュール。
  3. 前記第１の金属層の第１の部分は、前記第１の金属層の第１の部分をＤＣグラウンド又は第１のＤＣ電圧に電気的に接続する手段を含み、前記第１の金属層の第２の部分は、前記第１の金属層の第２の部分を第２のＤＣ電圧に電気的に接続する手段を含む請求項１記載の電子モジュール。
  4. 前記コンデンサは、前記第１の金属層の第１の部分と第２の部分との間の電位差を安定させるように構成されている請求項３記載の電子モジュール。
  5. 前記第１のトランジスタ又は前記第２のトランジスタは、ＩＩＩ族窒化物トランジスタである請求項１記載の電子モジュール。
  6. 前記基板は、直接接合銅基板を含む請求項５記載の電子モジュール。
  7. 第３の金属層と第４の金属層との間に第２の絶縁層を含む第２の基板を更に備え、前記第２の基板は、前記第１の金属層の第３の部分の上にあるが、前記第１の金属層の第１及び第２の部分の上になく、前記第２の基板は、前記第２のトランジスタと、前記第１の基板との間にあり、前記第１のトランジスタは、前記第１の金属層の第１又は第２の部分の上にある請求項１記載の電子モジュール。
  8. 第１の絶縁層の上に第１の部分及び第２の部分を含む第１の金属層を有する第１の基板と、
    第２の金属層と第３の金属層との間に第２の絶縁層を有する第２の基板であって、第２の表面と、前記第２の表面に対して前記第２の基板の反対側にある第３の表面とを有し、前記第２の絶縁層は、前記第１の絶縁層より小さい面積を有する第２の基板と、
    第１の半導体デバイスとを備え、
    前記第２の基板は、前記第１の金属層の第２の部分の上に重ならないように前記第１の金属層の第１の部分の上に取り付けられ、前記第２の基板の第２の表面は、前記第１の金属層と直接的に接触し、
    前記第１の半導体デバイスは、前記第２の基板の第３の表面に取り付けられている電子モジュール。
  9. 前記第１の基板及び前記第２の基板は、直接接合銅基板を含む請求項８記載の電子モジュール。
  10. 前記第１の金属層の第２の部分に取り付けられた第２の半導体デバイスを更に備える請求項８記載の電子モジュール。
  11. 前記第１の半導体デバイスは、第１のトランジスタを含み、前記第２の半導体デバイスは、第２のトランジスタを含み、前記第１のトランジスタのソース及び前記第２のトランジスタのドレインは、前記第３の金属層に電気的に接続されている請求項１０記載の電子モジュール。
  12. 前記第１のトランジスタ又は前記第２のトランジスタは、ＩＩＩ族窒化物トランジスタである請求項１１記載の電子モジュール。
  13. 前記第１の金属層は、第３の部分を更に有し、前記第３の部分は、前記第３の部分と前記第２の部分との間で前記第１の金属層を介して形成されたトレンチによって、前記第２の部分から電気的に分離されている請求項１１記載の電子モジュール。
  14. コンデンサを更に備え、前記コンデンサの第１の端子は、前記第１の金属層の第３の部分に電気的に接続され、前記コンデンサの第２の端子は、前記第１の金属層の第２の部分に電気的に接続され、前記コンデンサは、前記トレンチ上を横断するように形成されている請求項１３記載の電子モジュール。
  15. 前記第１のトランジスタのドレインは、前記第１の金属層の第３の部分に電気的に接続されている請求項１３記載の電子モジュール。
  16. 前記第１の半導体デバイスは、第３のトランジスタを更に有し、前記第３のトランジスタのソースは、前記第１のトランジスタのドレインに電気的に接続され、前記第１のトランジスタのドレインは、前記第１の金属層の第３の部分に電気的に接続されている請求項１３記載の電子モジュール。
  17. 第４の金属層と第５の金属層との間の第３の絶縁層を有する第３の基板を更に備え、前記第３の絶縁層は、前記第２の絶縁層より小さい面積を有し、前記第３の基板は、前記第２の基板の第３の表面の上に直接的に取り付けられている請求項１０記載の電子モジュール。
  18. 前記第１の半導体デバイスは、第１のトランジスタを含み、前記第２の半導体デバイスは、第２のトランジスタを含み、前記第１のトランジスタのソース及び前記第２のトランジスタのドレインは、前記第３の金属層に電気的に接続されている請求項１７記載の電子モジュール。
  19. 前記第１の金属層は、第３の部分を更に有し、前記第３の部分は、前記第３の部分と前記第２の部分との間で前記第１の金属層を介して形成されたトレンチによって、前記第２の部分から電気的に分離されている請求項１８記載の電子モジュール。
  20. コンデンサを更に備え、前記コンデンサの第１の端子は、前記第１の金属層の第３の部分に電気的に接続され、前記コンデンサの第２の端子は、前記第１の金属層の第２の部分に電気的に接続され、前記コンデンサは、前記トレンチ上を横断するように形成されている請求項１９記載の電子モジュール。
  21. 前記第１のトランジスタのドレインは、前記第１の金属層の第３の部分に電気的に接続されている請求項１９記載の電子モジュール。
  22. 前記第１の半導体デバイスは、第３のトランジスタを更に有し、前記第３のトランジスタのソースは、前記第１のトランジスタのドレインに電気的に接続され、前記第１のトランジスタのドレインは、前記第１の金属層の第３の部分に電気的に接続されている請求項１９記載の電子モジュール。
  23. 前記第１及び第２の半導体デバイスは、トランジスタを含み、前記トランジスタは、ハーフブリッジの一部である請求項１０記載の電子モジュール。
  24. 電子モジュールを製造する方法において、
    第１の絶縁層の上に第１の金属層を有する第１の基板であって、第１の表面を有し、第１の部分及び第２の部分を含む第１の基板を準備するステップと、
    第２の金属層と第３の金属層との間に第２の絶縁層を有する第２の基板であって、第２の表面と、前記第２の表面に対して前記第２の基板の反対側にある第３の表面とを有する第２の基板を準備するステップと、
    前記第２の表面を前記第３の表面と前記第１の表面との間にして、前記第１の基板の第１の部分において、前記第１の表面の上に前記第２の基板を取り付けるステップと、
    前記第２の基板の前記第３の表面に前記第１の半導体デバイスを取り付けるステップとを有する方法。
  25. 前記第１の基板の第２の部分において、前記第１の基板の前記第１の表面の上に前記第２の半導体デバイスを取り付けるステップを更に有する請求項２４記載の方法。
  26. 前記第１の半導体デバイス又は前記第２の半導体デバイスは、トランジスタである請求項２５記載の方法。
  27. 前記トランジスタは、ソース電極、ゲート電極及びドレイン電極を有し、前記電極のそれぞれは、前記トランジスタの第１の側にある請求項２６記載の方法。
  28. 前記トランジスタは、ＩＩＩ族窒化物トランジスタである請求項２６記載の方法。
  29. 前記第１の半導体デバイス又は前記第２の半導体デバイスは、ハードスイッチング型として構成されたスイッチングトランジスタである請求項２５記載の方法。
  30. 前記スイッチングトランジスタのスイッチング期間は、約３ナノ秒以下である請求項２５記載の方法。
  31. 前記第１の半導体デバイスを前記第２の基板に取り付けるステップ又は前記第２の半導体デバイスを前記第１の基板に取り付けるステップは、前記第１の基板の第１の部分において、前記第１の表面の上に前記第２の基板を取り付けるステップの前に実行される請求項２５記載の方法。
  32. 前記第２の基板の第２の表面は、前記第１の基板の第１の部分において、前記第１の基板の第１の表面に直接的に取り付けられる請求項２４記載の方法。
  33. 前記第１の基板の第１の表面は、前記第１の金属層の表面を含み、前記第２の基板の第２の表面は、前記第２の金属層の表面を含み、前記第２の基板の第３の表面は、第３の金属層の表面を含む請求項２４記載の方法。
  34. 前記第１の金属層を部分的に取り除くステップを更に有する請求項２４記載の方法。
  35. 前記第１の金属層を部分的に取り除くステップは、前記第１の金属層を介して分離トレンチを形成するステップを含む請求項３４記載の方法。
  36. 前記第１の金属層を部分的に取り除くステップは、前記第１の基板の第１の部分において、前記第２の基板を前記第１の表面の上に取り付ける前に実行される請求項３４記載の方法。
  37. 前記第１の基板の第１の部分の上に前記第２の基板を取り付けるステップは、前記第２の基板の第２の表面を前記第１の基板の第１の表面の第１の部分にはんだ付けするステップを含む請求項２４記載の方法。
  38. 前記第１の絶縁層又は前記第２の絶縁層は、セラミック材料を含む請求項２４記載の方法。
  39. 前記第１、第２又は第３の金属層の１つ以上は、銅を含む請求項２４記載の方法。
  40. 前記第１の基板又は前記第２の基板は、直接接合銅（direct bonded copper：ＤＢＣ）基板である請求項２４記載の方法。
  41. 前記第１の基板の第１の表面の面積は、前記第２の基板の第２の表面の面積より広い請求項２４記載の方法。
  42. 前記電子モジュールは、ハーフブリッジを含む請求項２４記載の方法。
  43. 前記電子モジュールは、パワーインバータ又はパワーコンバータを含む請求項２４記載の方法。
  44. 前記電子モジュールの上に、第１の端子及び第２の端子を有するコンデンサを取り付けるステップを更に有する請求項２４記載の方法。
  45. 前記第１の基板の第２の部分において、前記第１の金属層を介してトレンチを形成するステップを更に有し、前記コンデンサを前記電子モジュールに取り付けるステップは、前記トレンチの第１の側において、前記第１の端子を前記第１の金属層に接続するステップと、前記トレンチの第２の側において、前記第２の端子を前記第１の金属層に接続するステップとを含む請求項４４記載の方法。
  46. 前記第１の基板は、前記第１の金属層に対して前記第１の絶縁層の反対側にある第４の金属層を更に備える請求項２４記載の方法。
  47. 第１の金属層と第２の金属層との間の第１の絶縁層を含む第１の基板と、
    第３の金属層と第４の金属層との間の第２の絶縁層を含む第２の基板であって、前記第１の基板より面積が小さく、前記第３の金属層を前記第２の金属層に隣接又は接触させて、前記第１の基板の第１の部分に取り付けられている第２の基板と、
    第１のゲート及び第１のソースを有する第１のスイッチングデバイスと、
    第２のゲート及び第２のソースを有する第２のスイッチングデバイスとを備え、
    前記第１のスイッチングデバイスは、前記第１の基板の第２の金属層に取り付けられ、前記第２の基板は、前記第２のスイッチングデバイスと前記第１の基板との間にある電子モジュール。
  48. 前記第１のソースは、第１のソースリードに電気的に接続され、前記第１のゲートは、第１のゲートリードに電気的に接続され、前記第２のソースは、第２のソースリードに電気的に接続され、前記第２のゲートは、第２のゲートリードに電気的に接続されている請求項４７記載の電子モジュール。
  49. 前記第１のソースリード及び前記第１のゲートリードは、前記第１の基板の第２の金属層に取り付けられており、前記第２のソースリード及び前記第２のゲートリードは、前記第２の基板の第４の金属層に取り付けられている請求項４８記載の電子モジュール。
  50. 前記第１のソースリードは、前記第１の基板の表面から延び出し、前記第２のゲートリードは、前記第２の基板の表面から延び出し、前記第１のソースリードは、前記第２のスイッチングデバイスから離れる方向への屈曲を有し、前記第２のゲートリードは、前記第１のスイッチングデバイスから離れる方向への屈曲を有する請求項４９記載の電子モジュール。
  51. 第１のソース電極、第１のゲート電極、第１のドレイン電極及び第１の半導体層を有し、前記第１のソース電極及び前記第１のゲート電極は、前記第１のゲート電極に対して前記第１の半導体層の反対側にあるエンハンスメントモードトランジスタと、
    第２のソース電極及び第２のゲート電極を含み、前記第２のソース電極が第２の半導体層の上にあるデプリーションモードトランジスタとを備え、
    前記エンハンスメントモードトランジスタは、前記第１のドレイン電極を前記第２のソース電極に電気的に接触させて、前記第２のソース電極の頂部に直接的に又は前記第２のソース電極の上に取り付けられている電子デバイス。
  52. 前記デプリーションモードトランジスタは、第２のドレイン電極を更に有し、前記第２のソース電極及び前記第２のドレイン電極は、共に前記第２の半導体層の第１の側にある請求項５１記載の電子デバイス。
  53. 前記デプリーションモードトランジスタは、横型デバイスである請求項５２記載の電子デバイス。
  54. 前記エンハンスメントモードトランジスタは、シリコンベースのトランジスタである請求項５３記載の電子デバイス。
  55. 前記デプリーションモードトランジスタは、ＩＩＩ族窒化物トランジスタである請求項５４記載の電子デバイス。
  56. 前記第１のソース電極は、前記第２のゲート電極に電気的に接続されている請求項５１記載の電子デバイス。
  57. 前記デプリーションモードトランジスタは、前記半導体層上に絶縁体層を有し、前記第２のソース電極は、前記絶縁体層の上にある請求項５１記載の電子デバイス。
  58. 前記デプリーションモードトランジスタは、デバイスアクティブ領域及び非アクティブ領域を含み、デバイスチャネルは、前記デバイスアクティブ領域内の半導体層にあるが、前記非アクティブ領域内の半導体層にはなく、前記絶縁体層は、前記デバイスアクティブ領域及び前記非アクティブ領域の両方の上にある請求項５７記載の電子デバイス。
  59. 前記エンハンスメントモードトランジスタは、前記絶縁層上にあり、前記デバイスアクティブ領域の一部及び前記非アクティブ領域の一部の直接上にある請求項５８記載の電子デバイス。
  60. 前記デプリーションモードトランジスタは、前記エンハンスメントモードトランジスタより高い降伏電圧を有する請求項５１記載の電子デバイス。
  61. 電子デバイスを製造する方法において、
    第１のソース電極、第１のゲート電極、第１のドレイン電極及び第１の半導体層を有し、前記第１のソース電極及び前記第１のゲート電極は、前記第１のゲート電極に対して前記第１の半導体層の反対側にあるエンハンスメントモードトランジスタを準備するステップと、
    第２のソース電極及び第２のゲート電極を含み、前記第２のソース電極が第２の半導体層の上にあるデプリーションモードトランジスタを準備するステップと、
    前記第１のドレイン電極を前記第２のソース電極に電気的に接触させて、前記エンハンスメントモードトランジスタを前記第２のソース電極の頂部に直接的に又は前記第２のソース電極の上に取り付けるステップと、を有する方法。
  62. 前記デプリーションモードトランジスタは、横型デバイスである請求項６１記載の方法。
  63. 前記第２のゲート電極を前記第１のソース電極にワイヤ接続するステップを更に有する請求項６１記載の方法。
  64. スイッチングデバイスを含むパワーインバータを動作させる方法において、
    パワーインバータを、少なくとも５００Ｖの電圧を供給する高電圧源に接続するステップと、
    前記スイッチングデバイスをオフ状態からオン状態にスイッチングするステップと、を有し、
    前記オン状態において、前記スイッチングデバイスは、４０〜５０Ａの電流を流し、
    前記オフ状態において、前記スイッチングデバイスは、前記高電圧源が供給する電圧を阻止し、
    前記スイッチングのスイッチング期間は、１０ナノ秒未満であり、
    前記スイッチングデバイスに印加される電圧は、前記高電圧源が供給する電圧の１．３５倍を超えない方法。
  65. 前記スイッチング期間は、５ナノ秒未満である請求項６４記載の方法。
  66. 前記スイッチングデバイスに印加される電圧は、７００Ｖを超えない請求項６４記載の方法。
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