WO2006087065A2 - Leistungshalbleiterbaugruppe - Google Patents

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WO2006087065A2
WO2006087065A2 PCT/EP2006/000457 EP2006000457W WO2006087065A2 WO 2006087065 A2 WO2006087065 A2 WO 2006087065A2 EP 2006000457 W EP2006000457 W EP 2006000457W WO 2006087065 A2 WO2006087065 A2 WO 2006087065A2
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Reinhold Bayerer
Markus Thoben
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Infineon Technologies Ag
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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Definitions

  • the invention relates to a power semiconductor module.
  • Such power semiconductor modules typically include one or more semiconductor chips mounted on a common carrier.
  • each of the semiconductor chips has two main terminals, which are arranged in particular in vertical components on opposite sides of the semiconductor chip.
  • such power semiconductor modules are used to switch a load.
  • one of the main terminals is electrically connected to the load and the other of the main terminals to a supply voltage, wherein one of the terminals is formed by the carrier.
  • Such power semiconductor modules are often thermally contacted opposite the semiconductor chips with a heat sink in order to dissipate the heat loss arising in the semiconductor chips.
  • a heat sink or in addition to this, a metal plate, a heat storage or a metallic foil may be arranged on the side of the carrier facing away from the semiconductor chips.
  • coupling capacitances are formed between the main terminals of the semiconductor chips facing the carrier and a metallization of the carrier electrically connected thereto on the one hand and the heat sink and / or the heat accumulator and / or the metal plate and / or the metallic foil high switching frequency lead to circuit losses. If the heat sink, the heat accumulator, the metal plate or the metallic foil are grounded, these circuit losses essentially result from displacement currents in the earth conductor, without grounding, essentially from the emission of electromagnetic waves.
  • a power semiconductor module comprises a carrier, a first semiconductor chip and a second semiconductor chip.
  • the first semiconductor chip has a first main terminal and a second main terminal arranged on opposite sides of the first semiconductor chip.
  • the second semiconductor chip has a first main terminal and a second main terminal arranged on opposite sides of the second semiconductor chip.
  • a first side of the carrier is provided with a structured metallization having a first portion and a second portion spaced therefrom.
  • the first semiconductor chip is arranged on the first side of the carrier and mechanically and electrically conductively connected to the first portion by means of its second main terminal.
  • the second semiconductor chip is arranged on the first side of the carrier and by means of its second main terminal mechanically and electrically connected to the second section.
  • the first main terminal of the first semiconductor chip and the first main terminal of the second semiconductor chip are electrically conductively connected with each other and with a first terminal contact provided for connecting an external load or an external supply voltage.
  • the load connection of the semiconductor chip is arranged on its side facing away from the carrier.
  • a metallic body for example a heat sink and / or a heat accumulator and / or a metal plate and / or a metallic foil, is arranged on the side of the carrier facing away from the semiconductor chip, then the one mentioned above is between the metallic body and the one with the load connection connected main terminal formed Kopper capacity over an arrangement according to the prior art
  • this coupling capacity can be further reduced since the conductive connection between the load terminal and the main terminal connected thereto in an inventive arrangement requires a smaller area contributing to the coupling capacitance than a corresponding conductive connection in an arrangement according to the prior art, in which at least a portion of the metallization disposed between the semiconductor chip and the carrier contributes to the coupling capacitance.
  • This section of the metallization is soldered to the semiconductor chip and therefore requires a agreed size, which is determined by the size of the respective soldering surface of the semiconductor chip.
  • the conductive connection to the load connection only has to be for the required
  • FIG. 1 shows a side view of a half-bridge formed power semiconductor module according to the invention with two mutually complementary semiconductor chips, and two corresponding circuit diagrams with two field effect transistors and two bipolar transistors,
  • FIG. 2 shows a semiconductor module designed as a half-bridge with two mutually complementary semiconductor chips, which are each connected in a flip-chip arrangement to a carrier, and two corresponding circuit diagrams,
  • FIG. 3 shows a semiconductor module designed as a half-bridge with two equivalent semiconductor chips, of which the semiconductor chip assigned to the lower half-bridge branch is connected in flip-chip arrangement to a carrier, and two corresponding circuit diagrams,
  • Figure 5 shows the circuit diagram of a half-bridge with two semiconductor chips, each of which is driven by a separate drive circuit, both drive circuits are connected to the potential at the load port of the half-bridge, as well as with a galvanically isolating drive unit and a power supply unit for providing the supply voltage for a or several drive circuits,
  • 6a shows the circuit diagram of a half-bridge with two semiconductor chips, which are driven by a combined drive circuit
  • FIG. 6b shows the time profile of the output voltage of the first semiconductor chip according to FIG. 6a
  • FIG. 6c shows the time profile of the output voltage of the second semiconductor chip according to FIG. 6a, FIG.
  • FIG. 7a shows a circuit diagram of a half-bridge with two semiconductor chips whose control terminals are connected to one another in an electrically conductive manner and the voltage pulses having different signs are triggered by a combined control circuit
  • FIG. 7b shows the time profile of the output voltage of the combined drive circuit according to FIG. 7a
  • FIG. 10 shows a cross section through a half bridge with two semiconductor chips which are contacted by means of a foil technique
  • FIG. 11 shows a perspective view of a half-bridge, in which each half-bridge branch has a plurality of semiconductor chips connected in parallel to each other, whose first main terminals are electrically connected to the load terminal and whose control terminals are electrically connected to one another,
  • FIG. 12 shows the circuit diagram of a converter connected to a power supply with a rectifier connected in front
  • FIG. 13 shows a circuit diagram according to FIG. 12, in which thyristors are provided instead of IGBTs, and
  • Figure 14 is a circuit diagram of a rectifier constructed with thyristors.
  • FIG. 1 shows a side view of a device according to the invention
  • the half-bridge comprises an upper half-bridge branch I and a lower half-bridge branch II.
  • the upper half-bridge branch I comprises a first semiconductor chip 10 and a first diode 30, the lower half-bridge branch II a second semiconductor chip 20 and a second diode 40.
  • the semiconductor chips 10 and 20 respectively a first main Conclusion 11 and 21, a second main terminal 12 and 22 and control terminals 13 and 23, respectively.
  • the semiconductor chips 10, 20 are electrically conductively and mechanically connected by means of their second main terminals 12, 22 with first and second sections 61 and 62 of the structured metallization 60, which is arranged on a first side 51 of the carrier 50.
  • the carrier 50 On a second side 52 opposite the first side 51, the carrier 50 has a metallization 67.
  • the carrier 50 is preferably made of a ceramic, the metallizations 60, 67 are preferably formed of copper.
  • a heat sink 70 is arranged to dissipate heat loss in the semiconductor chips 10, 20 via their second main terminals 12, 22, the structured metallization 60, the carrier 50 and the metallization 67 to the heat sink 70.
  • first main terminals 11, 21 are electrically conductively connected to each other.
  • the electrically conductive connection between the first main terminals 11, 21 can be effected for example by means of a first connection contact 71, which is formed as a stamped, preferably angled sheet-metal strip.
  • the first connection contact 71 can simultaneously be designed for connecting an external load and is therefore also referred to below as a load connection.
  • the coupling capacitance C shown symbolically in FIG. 1, between the heat sink 70 and a metallization 67 of the carrier 50 on the one hand and the terminal contact 71 and the first main terminals 11, 21 connected thereto is very small, since the dimensioning of the terminal contact 71 in FIG Essentially only is determined by the required current carrying capacity, but not by a specific heat dissipation.
  • terminal contact 71 and the main terminals 11, 21 connected therewith are arranged on the side of the semiconductor chips 10 and 20 facing away from the carrier 5D and are therefore relatively far away from the heat sink 70, which further reduces the coupling capacitance C.
  • the first semiconductor chip 10 and the second semiconductor chip 20 are designed as mutually complementary components.
  • the first semiconductor chip 10 may be formed as an n-channel field-effect transistor whose first main terminal 11 has the source terminal and whose second main terminal 12 is the drain terminal.
  • the first semiconductor chip 10 may also be formed as a bipolar NPN transistor, in which the first main terminal 11, the emitter and the second main terminal 12 is the collector.
  • the second semiconductor chip 20 which is complementary to the first semiconductor chip 10, can be embodied as a p-channel field effect transistor whose first main terminal 21 represents the source terminal and whose second main terminal 22 represents the drain terminal.
  • the second semiconductor chip 20 may also be formed as a bipolar NPN transistor whose first main terminal 21 is the emitter and whose second main terminal 22 is the collector.
  • the diodes 30, 40 are connected in anti-parallel to the load paths of the first or semiconductor chip 10, 20 and serve to protect the respective semiconductor chip 10, 20 from voltage surges, as may arise when an inductive load, for example a motor, on the relevant first load terminal 11 and 21 is connected.
  • the cathode 31 of the first diode 30 is connected in an electrically conductive manner to the first section 61 of the structured metallization 60.
  • the anode 32 of the first diode 30 is electrically conductively connected to the first main terminal 11 of the first semiconductor chip 10 by means of a bonding wire 77.
  • the second diode 40 with its anode 42 is electrically conductively connected to the second section 62 of the structured metallization 60, while the cathode 41 of the second diode 40 is electrically conductively connected to the first main terminal 21 of the second semiconductor chip 20 by means of a bonding wire 78 connected is.
  • the half-bridge is supplied with a positive supply voltage Ul + and a negative supply voltage Ul-.
  • a positive supply voltage Ul + the positive supply voltage Ul + the first portion 61 of the patterned metallization 60 and the negative supply voltage Ul- the second portion 62 of the patterned metallization 60 is supplied.
  • the heat loss arising in the semiconductor chips 10, 20 can be dissipated via the second main terminals 12, 22 and via the carrier 50 with its metallizations 60, 67 to a heat sink 70 which is on the side of the carrier 50 facing away from the semiconductor chips 10, 20 arranged and thermally contacted with this.
  • heat sink 70 may also be a heat storage, a metallic plate, a metallic foil or any metallic body be arranged.
  • the positive supply voltage Ul + and the negative supply voltage Ul- the half-bridge can be switched through to the load terminal 71, wherein preferably the upper half-bridge branch I and the lower half bridge branch II are not switched through at the same time.
  • FIGS. 1 b and 1 c show circuit diagrams according to the arrangement of FIG. 1 a, wherein additionally a preferably inductive load 100 is connected to the load terminal 71.
  • the first semiconductor chip 10 is designed as an n-channel field-effect transistor and the second semiconductor chip 20 as a p-channel field-effect transistor.
  • the first semiconductor chip 10 is designed as a npn bipolar transistor and the second semiconductor chip 20 as a bipolar pnp transistor.
  • FIG. 2 a likewise shows a power semiconductor module in the form of a half-bridge, in which the first semiconductor chip 10 and the second semiconductor chip 20 are designed as components which are complementary to one another.
  • the first semiconductor chip 10 may be formed as a p-channel field-effect transistor or as a bipolar pnp transistor and the second semiconductor chip 20 as an n-channel field-effect transistor or as a bipolar npn transistor.
  • the first main terminals 11, 21 are electrically conductively connected to one another and to the load terminal 71 in the case of the half-bridge according to FIG.
  • the first semiconductor chip 10 and the second semiconductor chip 20 are connected in a flip-chip arrangement with the structured metallization 60 of the carrier 50. This means that the semiconductor chips 10, 20 not with their
  • Drain or collector terminals but with their source or emitter terminals and preferably also with the control terminals 13, 23 are connected to the structured metallization 60 of the carrier 50.
  • the connection between the second main terminals 12, 22 and the sections 61 and 62 of the metallization 60 and between the control Locks 13, 23 and the sections 63 and 64 of the metallization 60 as a solder connection by means of so-called "solder bumps" 19 produced.
  • solder bumps Likewise, one or more of these compounds can also be produced over the entire surface, for example by means of soldering or by means of low-temperature connection technology, for example pressure sintering.
  • the structured metallization 60 has spaced apart sections 61, 62, 63 and 64.
  • FIGS. 2 b and 2 c show circuit diagrams of the arrangement according to FIG. 2 a, where, for example, in FIG. 2 b the first semiconductor chip 10 is designed as p-channel field-effect transistor and the second semiconductor chip 20 as n-channel field-effect transistor.
  • the first semiconductor chip 10 is designed as a bipolar pnp transistor and the second semiconductor chip 20 as a bipolar npn transistor.
  • FIG. 3 a likewise shows a power semiconductor module according to the invention, which is designed as a half-bridge.
  • the first semiconductor chip 10 and the second semiconductor chip 20 are formed as equivalent components, wherein the second semiconductor chip 20 is attached in a flip-chip arrangement to a second portion 62 of the structured metallization 60 of the carrier 50 and electrically conductively connected thereto.
  • the first main terminals 11, 21 are electrically conductively connected to one another and to a load terminal 71.
  • the first semiconductor chip 10 may be an n-channel field-effect transistor whose first main terminal 11 is the source terminal and whose second main terminal 12 is the drain terminal.
  • the first semiconductor chip 10 may also be a bipolar NPN transistor whose first main terminal 11 is the mitter and whose second main terminal 12 is the collector.
  • the second semiconductor chip 20 may be formed, for example, as an n-channel field effect transistor whose first main terminal 21 is the drain terminal and whose second main terminal 22 is the source terminal.
  • the second semiconductor chip 20 may also be formed as an npn transistor whose first main terminal 21 is the collector terminal and whose second main terminal 22 is the emitter terminal.
  • FIG. 4 a also shows a power semiconductor module which is designed as a half-bridge with two complementary semiconductor chips 10, 20.
  • the first semiconductor chip 10 is connected in a flip-chip arrangement to a portion 61 of the structured metallization 60 of the carrier 50.
  • the first semiconductor chip 10 may be formed, for example, as a p-channel field effect transistor whose first main terminal 11 is the drain terminal and whose second main terminal 12 is the source terminal. Likewise, the first semiconductor chip 10 may be formed as a bipolar pnp transistor whose first main terminal 11 is the collector terminal and whose second main terminal 12 is the emitter terminal.
  • the second semiconductor chip 12 may also be formed as a P-channel field effect transistor whose first main terminal 21 is the source terminal and whose second main terminal 22 is the drain terminal.
  • the second semiconductor chip 20 may be formed as a bipolar PNP transistor whose first main terminal 21 is the emitter terminal and whose second main terminal 22 is the collector terminal.
  • FIGS. 4b and 4c show circuit diagrams for preferred embodiments of the power semiconductor module according to FIG. 4a.
  • the first semiconductor chip 10 of the upper half-bridge branch I and the second semiconductor chip 20 of the lower half-bridge branch II of a half-bridge are preferably of the same component type, ie. either both designed as field effect transistors or both as bipolar transistors.
  • a first semiconductor chip 10 a plurality of semiconductor chips identical thereto may also be electrically connected in parallel and preferably connected with their second sides 12 to a common section 61 of the structured metallization 60.
  • the second semiconductor chip 20 a plurality of such semiconductor chips may be electrically connected in parallel and connected with their second sides to a common second section 62 of the structured metallization 60.
  • diodes 30, 40 are connected in parallel to a semiconductor chip 10, 20.
  • the essential feature of diodes is a pn junction formed in a semiconductor body. As a rule, such a pn junction is produced by producing a well that is doped in a complementary manner in a doped region. The doping of the doped region is preferably formed by the basic doping of a substrate.
  • an n-doped substrate is used in which a p-doped well is produced. Conversely, however, a p-doped substrate may also be used in which an n-doped well is produced.
  • one of the diodes 30, 40 is assigned to one of the semiconductor chips 10, 20, for example as a freewheeling diode. There- it is possible to integrate the relevant diode 30, 40 in the semiconductor body of the semiconductor chip 10, 20.
  • Basic doping provided and in the structure generates semiconductor chips.
  • a semiconductor chip which is designed, for example, as a power switch and in the semiconductor body, a diode is integrated in the manner described, it is advantageous if the structure of the diode is connected to the semiconductor chip, i. If the semiconductor body of the semiconductor chip has an n-type fundamental doping, it is advantageous to produce the anode of the integrated diode as a p-type well and if the semiconductor body of the semiconductor chip has a p-type fundamental doping, it is advantageous to designate the cathode of the integrated diode as n Make tub.
  • the first main terminals 11, 21 are connected to one another by means of an alternating potential-carrying first terminal contact 71.
  • the first connection contact 71 can both be electrically conductively connected to a section of the structured metallization 60 and also be spaced apart from the metallization 60.
  • the distance between the metallization 60 and the first terminal 71 is selected in the vertical direction, the lower the coupling capacitance between the first terminal 71 and a side facing away from the carrier 50 side of the semiconductor chips 10, 20 arranged and possibly grounded Metallic body 70.
  • Between the first terminal contact 71 and the carrier 50 may be arranged in sections, a dielectric or air.
  • the distance between the first connection contact 71 and the carrier ger 50 greater than or equal to the smaller of the distances between the carrier 50 and the side facing away from the first load terminals 11, 21st
  • the corresponding drive circuit is connected both to the source terminal and to the control terminal.
  • the corresponding drive circuit When driving a bipolar transistor, the corresponding drive circuit is connected to the emitter and to the control terminal of the transistor.
  • FIG. 5 a for example, a half-bridge according to FIG. 1 b is shown, to which a load 100 is connected.
  • the control terminal 13 of the first semiconductor chip 10 is connected to the output of a drive circuit 81, the control input 23 of the second semiconductor chip 20 to the output of a second drive circuit 82.
  • the first and second drive circuits 81, 82 are connected to the first main terminals 11, 21 of the first and second semiconductor chips 10, 20, respectively.
  • the first drive circuit 81 outputs voltage USI to the control terminal 13 of the first semiconductor chip 10 with respect to the first main terminal He.
  • the second drive circuit 82 outputs a voltage US2 to the control terminal 23 of the second to drive the second semiconductor chip 20 Semiconductor chips 20.
  • the first semiconductor chip 10 with a first
  • the first and the second control voltage ⁇ US1, ⁇ US2 are thus related to the potential UL of the electrically connected main terminals 11, 21.
  • the amounts of the first and second control voltages ⁇ US1 and ⁇ US2 output by the drive circuits 81, 82 are preferably in the range of approximately 15 V. Therefore, the insulation strength between the drive circuits 81, 82 need not be particularly stringent, so that it is possible to integrate both drive circuits 81, 82 in a common unit, for example in a common chip housing or a common integrated circuit.
  • FIG. 6a shows the circuit diagram of a half-bridge with two semiconductor chips, which are driven by a combined drive circuit 83.
  • the combined drive circuit 83 is connected to the control inputs 13 or 23 of the first or second semiconductor chip 10, 20 and to the load terminal 71.
  • the control voltages ⁇ US1 and ⁇ US2 output by the control circuit 83 to the control inputs 13, 23 correspond to the control voltages ⁇ US1 and ⁇ US2, respectively, according to FIG. 5a.
  • a typical profile of the drive voltage ⁇ US1 for driving the first semiconductor chip 10 according to FIG. 6a is shown in FIG. 6b.
  • the drive voltage .DELTA.US1 is shown with respect to the potential UL of the first main terminals 11 and 21 connected to each other in a conductive manner.
  • the first semiconductor chip 10 is turned on by means of a sufficiently positive drive signal 85 of the drive voltage ⁇ US1, so that the potential UL essentially corresponds to the positive supply voltage Ul +.
  • the second semiconductor chip 20 is turned on by means of a sufficiently negative drive signal 86 of the drive voltage ⁇ US2, so that the potential UL substantially corresponds to the negative supply voltage Ul-.
  • the drive voltages ⁇ US1 and ⁇ US2 are so. each other. matched that never both semiconductor chips 10, 20 are simultaneously in a conductive state. Between the switching on of the one semiconductor chip 10 or 20 and the switching off of the other semiconductor chip 20 or 10, a dead time ⁇ td is respectively provided during which both semiconductor chips 10, 20 are in the blocking state.
  • FIG. 7a Another circuit variant in which the control inputs 13 and 23 of the first and second semiconductor chip 10 and 20 are electrically connected to each other, Figure 7a shows.
  • the semiconductor chips 10, 20 are driven by means of a combined drive circuit 83, which outputs a voltage US to the interconnected control inputs 13, 23.
  • FIG. 7b A possible course of such a drive voltage ⁇ US as a function of time t is shown in FIG. 7b.
  • the drive voltage .DELTA.US has positive pulses 85, which drive the first semiconductor chip 10 relative to the voltage UL of the load connection, and negative pulses 86, which form the second one Turn on semiconductor chip 20. Time-adjacent positive and negative pulses 85, 86 are in turn spaced by a dead time ⁇ td.
  • FIGS. 5a-c, 6a and 7 Another advantage provided by a common drive circuit, e.g. is shown in FIGS. 5a-c, 6a and 7, it is possible to provide a locking circuit in the drive circuits 81 and / or 82 according to FIG. 5a as well as in the drive circuits 83 according to FIG. 6a or 7a
  • the drive unit 90 preferably comprises a coreless transformer, which is preferably in one of the drive circuits
  • an electrically isolating drive unit 90 'according to FIG. 5b can also be provided, in which the galvanic isolation takes place by means of an optocoupler.
  • a coreless transformer or optocoupler of such a drive unit 90 may optionally in a common Chip housing of the drive circuits 81 and 82 are integrated.
  • the drive circuits 81, 82 in the circuit arrangement according to FIG. 5a are connected in an electrically conductive manner to the load terminal 71 and, based on their potential, output UL control voltages ⁇ US1 or ⁇ US2 to the control inputs 13 and 23, respectively.
  • Such power supply units are typically designed as DC converters (DC-DC converters) and comprise a transformer.
  • Such a voltage supply unit 99 is shown in FIG. 5c.
  • the supply voltage unit 99 generates from an input voltage difference UE a positive output voltage U2 +, a negative output voltage U2- and an intermediate output voltage U20.
  • the output voltage U20 is electrically connected to the load terminal 71, to which the first and second drive circuits 81 and 82 are also connected.
  • the positive output voltage U2 + is connected to the first drive circuit 81 and the negative output voltage U2- to the second drive circuit 82.
  • the common supply of the two drive circuits 81, 82 from a common voltage supply unit 99 eliminates in particular a transformer required in a second voltage supply unit.
  • FIG. 8 shows a drive component with a drive unit and a drive circuit for driving a half-bridge, which are arranged in a common housing 89.
  • the drive unit comprises a drive IC 90a and a coreless transformer, which essentially borrowed from a primary winding 90b and a secondary winding 90c is formed.
  • the primary winding 90b and the secondary winding 90c are insulated from each other by means of an insulator 9Od and together form a potential separation point.
  • Such a drive circuit can be used, for example, as drive circuit 90 according to FIG. 5a, 6a or 7a.
  • the drive circuit may be designed as a combined drive circuit 83 corresponding to the drive circuit 83 according to FIG. 6a or 7a, or alternatively - as not shown in FIG. 8 - a first and a second drive circuit 81, 82 corresponding to the on - Control circuits 81, 82 may be formed according to Figure 5a.
  • connection contact 71 has been explained, which electrically connects the first main terminals 11, 21 with each other.
  • a further preferred embodiment of an electrically conductive connection between the first main terminals 11, 21 is shown in FIG.
  • the metallization 60 of the carrier 50 has a fifth section 65, which is conductively connected to a connection contact 71, e.g. a conductor track, which is electrically conductively connected to the first main terminals 11, 21 by means of a bonding wire 84.
  • FIG. 10 shows a cross section through a half bridge with two semiconductor chips 10, 20, which are contacted by means of a foil technique.
  • the semiconductor chips 10, 20 are connected in series and electrically conductively connected to one another with their first main terminals 11, 21.
  • the arrangement of the semiconductor chips 10, 20 essentially corresponds to that of FIGS. 1 a and 9, wherein, in principle, arrangements according to FIGS. 2 a, 3 a and 4 a can also be realized by means of a suitably adapted foil technique.
  • the foil technique comprises in each case an electrically conductive first, second and third metal foil 74, 75 and 76, respectively, which are insulated from one another by means of electrically insulating foils 80.
  • a second terminal contact 72 which is electrically conductively connected to the first metal foil 74, is provided to supply a positive supply voltage U1 + to the second main terminal 12 of the first semiconductor chip 10.
  • a third connection contact 73 electrically connected to the second section 62 of the structured metallization is provided to supply a negative supply voltage U1 to the second main connection 22 of the second semiconductor chip 20.
  • the first connection contact 71 - not visible in this view - again represents the load connection of the half-bridge and is electrically connected to the second metal foil 75, which electrically connects the first main connections 11, 21 of the first and second semiconductor chip 10, 20, respectively.
  • the anti-parallel connection of the diodes is preferably carried out by means of the same foil technique, which is also used for the connection of the semiconductor chips 10, 20.
  • connection contacts 72 and 73 and preferably also the first connection contact, not shown, are arranged on the side of the second semiconductor chip 20 facing away from the first semiconductor chip 10 and extend substantially parallel to one another, preferably perpendicular to the support 50 and preferably extend approximately over the latter Width of the carrier 50.
  • the load current flows through the first metal foil 74 away from the second terminal contact 72 when the first semiconductor chip 10 and the blocking second semiconductor chip 20 are switched through, starting from the second terminal contact 72 and then in the opposite direction via the first external contact connected to the first connection contact first section 61 of the metallization 60, the load path of the first semiconductor chip 10 and the second metal foil 75 and the electrically conductively connected fifth section 65 of the structured metallization 60 to the first connection contact.
  • the current flows from the first terminal contact via the fifth section 65 of the metallization, the second metal foil 75 away from the first terminal contact, and then in the opposite direction via the load path of the second semiconductor chip 20 and the second Section 62 of the metallization 60 to the third terminal contact 73rd
  • the load current initially flows away from the region of the connection contacts and then again in a different manner. Directed direction of the area of the terminals to, whereby unwanted interference is reduced.
  • connection contacts 72, 73, 74 may also be arranged on the side of the first semiconductor chip 10 facing away from the second semiconductor chip 20.
  • this portion can be made smaller than in the prior art. Namely, in the prior art, this section is connected areally to one load terminal of each of the first and second semiconductor chips, and thus its area is determined by the areas of the respective load terminals.
  • the area of an alternating potential, in particular a changing load potential UL leading portion 65 of the metallization 60 is less than or equal to 30% of the smallest of the areas of the main terminals 11, 12, 21, 22 of the first and second semiconductor chips 10, 20.
  • FIG. 11 shows a perspective view of a half-bridge.
  • the upper half-bridge branch I has two first semiconductor chips 10 connected in parallel to each other, the lower half-bridge branch II has two second semiconductor chips 20 connected in parallel to one another.
  • the first semiconductor chips 10 are soldered with their second main terminals 12 to a first portion 61, the second semiconductor chips 20 with their second main terminals 22 to a second portion 62 of the structured metallization 60.
  • the first main terminals 11, 21 of the semiconductor chips 10, 20 are connected by means of bonding wires 84 to a fifth portion 65 of the structured metallization 60, to which an external load can be connected by means of a first terminal not shown.
  • control connections 13 or 23 of the semiconductor chips 10, 20 are also connected to one another by means of bonding wires 87 and 88 with a sixth section 66 of the structured metallization 60 and thus corresponding to the circuit diagram according to FIG. Via the sixth section 66, the control terminals 13, 23 can be supplied with a control voltage US corresponding to the control voltage US according to FIGS. 7a and 7b.
  • the first section 61 of the metallization 60 is electrically connected to a flat second connection contact 72.
  • the second section 62 has two extensions which engage around the first section 61 and are electrically connected to a likewise flat third connection contact 73.
  • the second connection contact 72 and the third connection contact 73 serve to supply the half-bridge with a positive or negative supply voltage Ul + or Ul-.
  • FIG. 12 shows a circuit diagram of an inverter connected to an AC network N, to which in turn a load 100 is connected.
  • the inverter W comprises three half-bridges realized with IGBTs 10a, 20a, 10b, 20b, 10c, 20c and diodes 30a, 40a, 30b, 40b, 30c, 40c.
  • Each half-bridge is driven by a driver electronics 105a, 105b, 105c.
  • Each of these drive electronics 105a, 105b, 105c comprises a drive circuit and a drive unit corresponding to the drive circuit 83 and the drive unit 90 according to FIG. 6a.
  • one or more of the half-bridges may also correspond to The circuits according to the figures 5a-c or 7a, 7b are controlled.
  • a load 100 Connected to the load terminals 71a, 71b and 71c of the half bridges is a load 100 formed as a motor.
  • a monitoring electronics 120 determines the load currents of the half bridges and their phase positions to each other and passes the determined data to an electronic control unit 110 which in Depending on the drive electronics 105a, 105b, 105c drives for the individual half-bridges.
  • the positive and the negative supply voltage Ul + or Ul- the half-bridge is generated by means of a rectifier G comprising six diodes 130a, 140a, 130b, 140b, 130c, 140c and a capacitor CO.
  • a thyristor can also be provided in each case (see also FIG. 14).
  • the rectifier G is fed from the network N via terminals 171a, 171b, 171c.
  • terminals 171a, 171b, 171c which are conductively connected to first main terminals 131a, 131b, 131c, 141a, 141b, 141c of the diodes 130a, 140a, 130b, 140b, 130c, 140c or thyristors, there is therefore an alternating potential.
  • the diodes 130a, 140a, 130b, 140b, 130c, 140c or thyristors are preferably formed as semiconductor chips, arranged on the first side of a carrier and by means of their two th sides 132a, 142a, 132b, 142b, 132c, 142c connected to a metallization of the first side of the carrier.
  • On a first side opposite the second side of the carrier is preferably a metallic body, such as a heat sink, arranged and thermally connected to the semiconductor chips.
  • the first main terminals 131a, 131b, 131c, 141a, 141b, 141c are preferably arranged on the side of the respective semiconductor chips facing away from the carrier.
  • FIG. 13 shows a circuit diagram of a rectifier G connected to a network N and a downstream converter W, as is already known from FIG. 12, however thyristors instead of IGBTs are provided in the converter W according to FIG.
  • the first semiconductor chips 10a, 10b, 10c are designed as p-controlled thyristors and the second semiconductor chips 20a, 20b, 20c as n-controlled thyristors, which has the advantage that for the control of the thyristors each of a half-bridge 10a / 20a, 10b / 20b, 10c / 20c a common drive electronics 105a, 150b and 105c can be used without isolation.
  • FIG. 14 shows a circuit diagram of a rectifier G connected to a network N.
  • This rectifier G is formed from thyristors and can be used instead of the rectifier G according to FIGS. 11 or 12.
  • the rectifier G comprises three rectifier half-bridges 230a / 240a, 230b / 240b, 230c / 240c, each of which is constructed like a power semiconductor assembly according to the invention as described with reference to FIGS. 1a, 2a, 3a and 4a, 8, 9, 10 and on a carrier can be arranged.
  • the anode 231a-c of each of the upper thyristors 230a-c is electrically connected to the cathode 241a-c of the respective lower thyristor 240a-c.
  • driver electronics 205a-c are provided for each rectifier half-bridge 230a / 240a, 230b / 240b, 230c / 240c, which are controlled by a common control electronics 210.
  • the gates 233a / 243a, 233b / 243b, 233c / 243c of a rectifier half-bridge 230a / 240a, 230b / 240b, 230c / 240c, respectively, are driven according to the MOSFET half-bridge 10/20 according to FIGS. 6a-c.
  • a drive according to FIGS. 5a-c, 6a-c or 7a, 7b has the advantage that none of the drive circuits 81, 82 or 83 sent thereto must be connected to the output voltage Ul + or Ul- of the rectifier half bridge and thus to In this position, measures for potential separation can be dispensed with.
  • All inverters W described in the present invention can be fed by a network N by means of any network, in particular by means of one of the rectifiers G described.
  • a power semiconductor module according to the invention may in particular comprise one or more half-bridges of an inverter W.
  • a power semiconductor module according to the invention may in particular comprise one or more half-bridges of a rectifier G.
  • the semiconductor chips thereof are arranged on a structured metallization of a carrier. Suitable methods for placing or contacting the semiconductor chips with the structured metallization are described, for example, as in WO 03/030247 A2 and in DE 103 20 877 A1.

Abstract

Die Erfindung betrifft eine Leistungshalbleiterbaugruppe mit einem Träger (50), einem ersten Halbleiterchip (10) und einem zweiten Halbleiterchip (20). Dabei weist der erste Halbleiterchip (10) einen ersten Hauptanschluss (11) und einen zweiten Hauptanschluss (12) auf, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips (10) angeordnet sind. Der zweite Halbleiterchip (20) weist einen ersten Hauptanschluss (21) und einen zweiten Hauptanschluss (22) auf, die auf einander gegenüberliegenden Seiten des zweiten Halbleiterchips (20) angeordnet sind. Eine erste Seite (51) des Trägers (50) ist mit einer strukturierten Metallisierung (60) versehen, die einen ersten Abschnitt (61) und einen von diesem beabstandeten zweiten Abschnitt (62) aufweist. Der erste Halbleiterchip (10) ist auf der ersten Seite (51) des Trägers (50) angeordnet, und mittels seines zweiten Hauptanschlusses (12) mechanisch und elektrisch leitend mit dem ersten Abschnitt (61) verbunden. Der zweite Halbleiterchip (20) ist auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (22) mechanisch und elektrisch leitend mit dem zweiten Abschnitt (62) verbunden. Der erste Hauptanschluss (11) des ersten Halbleiterchips (10) und der erste Hauptanschluss (21) des zweiten Halbleiterchips (20) sind miteinander sowie mit einem zum Anschluss einer externen Last (100) oder einer externen Versorgungsspannung vorgesehenen ersten Anschlusskontakt (71) elektrisch leitend miteinander verbunden.

Description

Beschreibung
Leistungshalbleiterbaugruppe
Die Erfindung betrifft eine Leistungshalbleiterbaugruppe.
Derartige Leistungshalbleiterbaugruppen umfassen typischerweise einen oder mehrere Halbleiterchips, die auf einem gemeinsamen Träger montiert sind. In der Regel weist jeder der Halbleiterchips zwei Hauptanschlüsse auf, die insbesondere bei vertikalen Bauelementen auf einander gegenüberliegenden Seiten des Halbleiterchips angeordnet sind.
Es ist üblich, die einzelnen Chips elektrisch leitend jeweils auf einem Träger zu montieren, der gleichzeitig einen An- schluss des Bauelements bildet.
In der Regel werden derartige Leistungshalbleiterbaugruppen zum Schalten einer Last verwendet. Dazu wird einer der Haupt- anschlüsse mit der Last und der andere der Hauptanschlüsse mit einer Versorgungsspannung elektrisch leitend verbunden, wobei einer der Anschlüsse durch den Träger gebildet ist.
Solche Leistungshalbleiterbaugruppen werden häufig gegenüber- liegend den Halbleiterchips mit einem Kühlkörper thermisch kontaktiert, um die in den Halbleiterchips entstehende Verlustwärme abzuleiten. Anstelle des Kühlkörpers oder zusätzlich zu diesem kann auf der den Halbleiterchips abgewandten Seite des Trägers eine Metallplatte, ein Wärmespeicher oder eine metallische Folie angeordnet sein.
In jedem Fall sind dabei zwischen den dem Träger zugewandten Hauptanschlüssen der Halbleiterchips und einer damit elektrisch leitend verbundenen Metallisierung des Trägers einer- seits und dem Kühlkörper und/oder dem Wärmespeicher und/oder der Metallplatte und/oder der metallischen Folie Koppelkapazitäten ausgebildet, die insbesondere bei hohen Schaltfre- quenzen zu Schaltungsverlusten führen. Ist der Kühlkörper, der Wärmespeicher, die Metallplatte bzw. die metallische Folie geerdet, so resultieren diese Schaltungsverluste im Wesentlichen aus Verschiebungsströmen im Erdleiter, ohne Erdung im Wesentlichen aus der Abstrahlung elektromagnetischer Wellen.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Leistungshalbleiterbaugruppe mit reduzierten Schaltungsver- lusten und reduzierter Störstrahlung bereitzustellen, ohne die Wärmeableitung der Leistungshalbleiterbaugruppe zu verschlechtern.
Diese Aufgabe wird durch eine Leistungshalbleiterbaugruppe gemäß Anspruch 1 sowie durch eine Leistungshalbleiterbaugruppe gemäß Anspruch 26 gelöst. Bevorzugte Ausführungsformen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
Eine erfindungsgemäße Leistungshalbleiterbaugruppe umfasst einen Träger, einen ersten Halbleiterchip und einen zweiten Halbleiterchip. Der erste Halbleiterchip weist einen ersten Hauptanschluss und einen zweiten Hauptanschluss auf, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips angeordnet sind. Der zweite Halbleiterchip weist einen ersten Hauptanschluss und einen zweiten Hauptanschluss auf, die auf einander gegenüberliegenden Seiten des zweiten Halbleiterchips angeordnet sind.
Eine erste Seite des Trägers ist mit einer strukturierten Metallisierung versehen, die einen ersten Abschnitt und einen von diesem beabstandeten zweiten Abschnitt aufweist. Der erste Halbleiterchip ist auf der ersten Seite des Trägers angeordnet und mittels seines zweiten Hauptanschlusses mechanisch und elektrisch leitend mit dem ersten Abschnitt verbunden. Der zweite Halbleiterchip ist auf der ersten Seite des Trägers angeordnet und mittels seines zweiten Hauptanschlusses mechanisch und elektrisch leitend mit dem zweiten Abschnitt verbunden .
Der erste Hauptanschluss des ersten Halbleiterchips und der erste Hauptanschluss des zweiten Halbleiterchips sind miteinander sowie mit einem zum Anschluss einer externen Last oder einer externen VersorgungsSpannung vorgesehenen ersten Anschlusskontakt elektrisch leitend miteinander verbunden.
Damit ist bei der erfindungsgemäßen Leitungshalbleiterbaugruppe der Lastanschluss des Halbleiterchips auf dessen dem Träger abgewandter Seite angeordnet .
Wird auf der dem Halbleiterchip abgewandten Seite des Trägers ein metallischer Körper, beispielsweise ein Kühlkörper und/oder ein Wärmespeicher und/oder eine Metallplatte und/oder eine metallische Folie, angeordnet, so ist die eingangs erwähnte, zwischen dem metallischen Körper und dem mit dem Lastanschluss verbundenen Hauptanschluss gebildete Kop- pelkapazität gegenüber einer Anordnung gemäß dem Stand der
Technik reduziert .
Ursache hierfür sind vor allem der durch den metallischen Körper hervorgerufene Abschirmeffekt sowie der vergrößerte Abstand zwischen dem metallischen Körper und dem mit dem Lastanschluss verbundenen Hauptanschluss.
Zum Anderen kann diese Koppelkapazität weiter reduziert werden, da die leitende Verbindung zwischen dem Lastanschluss und dem damit leitend verbundenen Hauptanschluss bei einer erfindungsgemäßen Anordnung eine geringere zur Koppelkapazität beitragende Fläche erfordert als eine entsprechende leitende Verbindung bei einer Anordnung gemäß dem Stand der Technik, bei der zumindest ein zwischen dem Halbleiterchip und dem Träger angeordneter Abschnitt der Metallisierung zur Koppelkapazität beiträgt. Dieser Abschnitt der Metallisierung ist dem Halbleiterchip verlötet und erfordert daher eine be- stimmte Größe, die durch die Größe der betreffenden Lötfläche des Halbleiterchips bestimmt ist.
Bei einer erfindungsgemäßen Anordnung muss die leitende Ver- bindung zum Lastanschluss lediglich für die erforderliche
Stromtragfähigkeit ausgelegt sein, da die Wärmeableitung nach wie vor über den dem Träger zugewandten Hauptanschluss des ersten Halbleiterchips erfolgt .
Die erfindungsgemäße Leistungshalbleiterbaugruppe wird nachfolgend anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Figuren näher erläutert. In den Figuren zeigen:
Figur 1 eine Seitenansicht einer als Halbbrücke ausgebildeten erfindungsgemäßen Leistungshalbleiterbaugruppe mit zwei zueinander komplementären Halbleiterchips, sowie zwei entsprechende Schaltbilder mit zwei Feldeffekttransistoren bzw. zwei bipolaren Transis- toren,
Figur 2 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei zueinander komplementären Halbleiterchips, die jeweils in Flip-Chip-Anordnung mit einem Träger verbunden sind, sowie zwei entsprechende Schaltbilder,
Figur 3 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei äquivalenten Halbleiterchips, von denen der dem unteren Halbbrückenzweig zugeordnete Halbleiterchip in Flip-Chip-Anordnung mit einem Träger verbunden ist, sowie zwei entsprechende Schaltbilder,
Figur 4 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei äquivalenten Halbleiterchips, von denen der dem oberen Halbbrückenzweig zugeord- nete Halbleiterchip in Flip-Chip-Anordnung mit einem Träger verbunden ist, sowie zwei entsprechende Schaltbilder,
Figur 5 das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, von denen jeder mit einer separaten Ansteuerschaltung angesteuert wird, wobei beide Ansteuerschaltungen mit dem Potenzial am Lastan- schluss der Halbbrücke verbunden sind, sowie mit einer galvanisch trennenden Ansteuereinheit und einer Spannungsversorgungseinheit zur Bereitstellung der VersorgungsSpannung für eine oder mehrere Ansteuerschaltungen,
Figur 6a das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, die durch eine kombinierte Ansteuerschaltung angesteuert werden,
Figur 6b den zeitlichen Verlauf der AusgangsSpannung des ersten Halbleiterchips gemäß Figur 6a,
Figur 6c den zeitlichen Verlauf der AusgangsSpannung des zweiten Halbleiterchips gemäß Figur 6a,
Figur 7a ein Schaltbild einer Halbbrücke mit zwei Halbleiterchips, deren Steueranschlüsse elektrisch leitend miteinander verbunden sind und die von einer kombinierten Ansteuerschaltung durch unterschiedliche Vorzeichen aufweisende Spannungspulse angesteuert werden,
Figur 7b den zeitlichen Verlauf der AusgangsSpannung der kombinierten Ansteuerschaltung gemäß Figur 7a,
Figur 8 einen Querschnitt durch eine Ansteuereinheit mit Potenzialtrennstelle und eine Ansteuerschaltung, die in einem gemeinsamen Gehäuse angeordnet sind, Figur 9 einen Querschnitt durch eine Halbbrücke mit zwei
Halbleiterchips, bei der der Lastanschluss mittels einer Leiterbahn mit den ersten Hauptanschlüssen elektrisch verbunden ist,
Figur 10 einen Querschnitt durch eine Halbbrücke mit zwei Halbleiterchips, die mittels einer Folientechnik kontaktiert sind,
Figur 11 eine perspektivische Ansicht einer Halbbrücke, bei der jeder Halbbrückenzweig mehrere zueinander parallel geschaltete Halbleiterchips aufweist, deren erste Hauptanschlüsse mit dem Lastanschluss elekt- risch verbunden sind und deren Steueranschlüsse e- lektrisch miteinander verbunden sind,
Figur 12 das Schaltbild eines an ein Stromnetz angeschlossenen Umrichters mit vorgeschaltetem Gleichrichter,
Figur 13 ein Schaltbild gemäß Figur 12, bei dem Thyristoren anstelle von IGBTs vorgesehen sind, und
Figur 14 ein Schaltbild eines mit Thyristoren aufgebauten Gleichrichters.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
Figur 1 zeigt eine Seitenansicht einer erfindungsgemäßen
Leistungshalbleiterbaugruppe, die beispielhaft als Halbbrücke ausgebildet ist. Die Halbbrücke umfasst einen oberen Halbbrückenzweig I und einen unteren Halbbrückenzweig II. Der obere Halbbrückenzweig I umfasst einen ersten Halbleiterchip 10 und eine erste Diode 30, der untere Halbbrückenzweig II einen zweiten Halbleiterchip 20 und eine zweite Diode 40. Die Halbleiterchips 10 bzw. 20 weisen jeweils einen ersten Hauptan- Schluss 11 bzw. 21, einen zweiten Hauptanschluss 12 bzw. 22 sowie Steueranschlüsse 13 bzw. 23 auf.
Die Halbleiterchips 10, 20 sind mittels ihrer zweiten Haupt- anschlüsse 12, 22 mit ersten und zweiten Abschnitten 61 bzw. 62 der strukturierten Metallisierung 60, die auf einer ersten Seite 51 des Trägers 50 angeordnet ist, elektrisch leitend und mechanisch verbunden.
Auf einer der ersten Seite 51 gegenüberliegenden zweiten Seite 52 weist der Träger 50 eine Metallisierung 67 auf. Der Träger 50 ist vorzugsweise aus einer Keramik, die Metallisierungen 60, 67 vorzugsweise aus Kupfer gebildet. An der zweiten Seite 52 ist ein Kühlkörper 70 angeordnet, um in den Halbleiterchips 10, 20 anfallende Verlustwärme über deren zweite Hauptanschlüsse 12, 22, die strukturierte Metallisierung 60, den Träger 50 sowie die Metallisierung 67 zum Kühlkörper 70 hin abzuleiten.
Zur Realisierung der Halbbrücke sind er erste Halbleiterchip
10 und der zweite Halbleiterchip 20 elektrisch in Reihe geschaltet. Dazu sind ihre ersten Hauptanschlüsse 11, 21 elektrisch leitend miteinander verbunden. Die elektrisch leitende Verbindung zwischen den ersten Hauptanschlüssen 11, 21 kann beispielsweise mittels eines ersten Anschlusskontakts 71 erfolgen, der als gestanzter, vorzugsweise abgewinkelter Blechstreifen ausgebildet ist. Der erste Anschlusskontakt 71 kann gleichzeitig zum Anschließen einer externen Last ausgebildet sein und wird daher im Folgenden auch als Lastanschluss be- zeichnet.
Die in Figur 1 symbolisch dargestellte Koppelkapazität C zwischen dem Kühlkörper 70 und einer damit leitend verbundenen Metallisierung 67 des Trägers 50 einerseits und dem An- Schlusskontakt 71 sowie den damit verbundenen ersten Hauptanschlüssen 11, 21 andererseits ist sehr gering, da die Dimensionierung des Anschlusskontaktes 71 im Wesentlichen nur durch die erforderliche Stromtragfähigkeit bestimmt ist, nicht jedoch durch ein bestimmtes Wärmeableitvermögen.
Darüber hinaus sind der Anschlusskontakt 71 und die damit leitend verbundenen Hauptanschlüsse 11, 21 auf der dem Träger 5D abgewandten Seite der Halbleiterchips 10 bzw. 20 angeordnet und damit relative weit vom Kühlkörper 70 beabstandet, was die Koppelkapazität C weiter reduziert.
Bei dem vorliegenden Ausführungsbeispiel sind der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 als zueinander komplementäre Bauelemente ausgeführt. Beispielsweise kann der erste Halbleiterchip 10 als n-Kanal -Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 11 den Source- Anschluss und dessen zweiter Hauptanschluss 12 den Drain-
Anschluss darstellt. Ebenso kann der erste Halbleiterchip 10 auch als bipolarer npn-Transistor ausgebildet sein, bei dem der erste Hauptanschluss 11 den Emitter und der zweite Hauptanschluss 12 den Kollektor darstellt .
Entsprechend kann der zum ersten Halbleiterchip 10 komplementäre zweite Halbleiterchip 20 als p-Kanal-Feldeffekttransis- tor ausgebildet sein, dessen erster Hauptanschluss 21 den Source-Anschluss und dessen zweiter Hauptanschluss 22 den Drain-Anschluss darstellt. Ebenso kann der zweite Halbleiterchip 20 auch als bipolarer npn-Transistor ausgebildet sein, dessen ersten Hauptanschluss 21 den Emitter und dessen zweiter Hauptanschluss 22 den Kollektor darstellt.
Die Dioden 30, 40 sind antiparallel zu den Laststrecken des ersten bzw. Halbleiterchips 10, 20 geschaltet und dienen dazu, den jeweiligen Halbleiterchip 10, 20 vor Spannungsspitzen zuschützen, wie sie entstehen können, wenn eine induktive Last, beispielsweise ein Motor, an dem betreffenden ersten Lastanschluss 11 bzw. 21 angeschlossen ist. Dazu ist die Kathode 31 der ersten Diode 30 elektrisch leitend mit dem ersten Abschnitt 61 der strukturierten Metallisierung 60 verbun- den. Die Anode 32 der ersten Diode 30 ist mittels eines Bonddrahtes 77 elektrisch leitend mit dem ersten Hauptanschluss 11 des ersten Halbleiterchips 10 verbunden.
Entsprechend ist die zweite Diode 40 mit ihrer Anode 42 e- lektrisch leitend mit dem zweiten Abschnitt 62 der strukturierten Metallisierung 60 verbunden, während die Kathode 41 der zweiten Diode 40 mittels eines Bonddrahtes 78 elektrisch leitend mit dem ersten Hauptanschluss 21 des zweiten Halblei- terchips 20 verbunden ist.
Die Halbbrücke wird mit einer positiven VersorgungsSpannung Ul+ und einer negativen VersorgungsSpannung Ul- gespeist. Dazu wird - wie in Figur 1 nicht näher dargestellt ist - die positive VersorgungsSpannung Ul+ dem ersten Abschnitt 61 der strukturierten Metallisierung 60 und die negative Versorgungsspannung Ul- dem zweiten Abschnitt 62 der strukturierten Metallisierung 60 zugeführt.
Die in den Halbleiterchips 10, 20 entstehende Verlustwärme kann über deren zweite Hauptanschlüsse 12 bzw. 22 sowie über den Träger 50 mit seinen Metallisierungen 60, 67 zu einem Kühlkörper 70 hin abgeführt werden, der auf der den Halbleiterchips 10, 20 abgewandten Seite des Trägers 50 angeordnet und thermisch mit diesem kontaktiert ist.
Anstelle des Kühlkörpers 70 oder zwischen dem Kühlkörper 70 und dem Träger 50 kann auch ein Wärmespeicher, eine metallische Platte, eine metallische Folie oder ein beliebiger me- tallischer Körper angeordnet sein.
Durch entsprechende Ansteuerung der Steueranschlüsse 13, 23 des ersten bzw. zweiten Halbleiterchips 10 bzw. 20 können die positive Versorgungsspannung Ul+ und die negative Versor- gungsspannung Ul- der Halbbrücke auf den Lastanschluss 71 durchgeschaltet werden, wobei vorzugsweise der obere Halbbrü- ckenzweig I und der untere Halbbrückenzweig II nicht gleichzeitig durchgeschaltet werden.
Die Figuren Ib und Ic zeigen Schaltbilder gemäß der Anordnung aus Figur Ia, wobei zusätzlich eine bevorzugt induktive Last 100 an den Lastanschluss 71 angeschlossen ist. Bei dem Schaltbild gemäß Figur Ib sind der erste Halbleiterchip 10 als n-Kanal-Feldeffekttransistor und der zweite Halbleiterchip 20 als p-Kanal-Feldeffekttransistor ausgebildet.
Bei dem Schaltbild gemäß Figur Ic sind der erste Halbleiterchip 10 als bipolarer npn-Transistor und der zweite Halbleiterchip 20 als bipolarer pnp-Transistor ausgebildet.
Figur 2a zeigt ebenfalls eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe, bei der der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 als zueinander komplementäre Bauelemente ausgebildet sind. Beispielsweise kann der erste Halbleiterchip 10 als p-Kanal-Feldeffekttransistor oder als bipolarer pnp-Transistor und der zweite Halbleiterchip 20 als n-Kanal-Feldeffekttransistor oder als bipolarer npn-Transistor ausgebildet sein.
Wie bei der Halbbrücke gemäß Figur Ia sind auch bei der HaIb- brücke gemäß Figur 2a die ersten Hauptanschlüsse 11, 21 e- lektrisch leitend miteinander sowie mit dem Lastanschluss 71 verbunden. Der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 sind dabei in Flip-Chip-Anordnung mit der strukturierten Metallisierung 60 des Trägers 50 verbunden. Das bedeutet, dass die Halbleiterchips 10, 20 nicht mit ihren
Drain- bzw. Kollektoranschlüssen sondern mit ihren Source- bzw. Emitteranschlüssen und vorzugsweise auch mit den Steueranschlüssen 13, 23 mit der strukturierten Metallisierung 60 des Trägers 50 verbunden sind. Dazu wird gemäß einer bevor- zugten Ausführungsform der Erfindung die Verbindung zwischen den zweiten Hauptanschlüssen 12, 22 und den Abschnitten 61 bzw. 62 der Metallisierung 60 sowie zwischen den Steueran- Schlüssen 13, 23 und den Abschnitten 63 bzw. 64 der Metallisierung 60 als Lötverbindung mittels sogenannter "Löt-Bumps" 19 hergestellt. Ebenso können eine oder mehrere dieser Verbindungen auch vollflächig, beispielsweise mittels Löten oder mittels Niedertemperaturverbindungstechnik wie z.B. Drucksintern hergestellt werden. Zur Kontaktierung der zweiten Hauptanschlüsse 12, 22 sowie der Steueranschlüsse 13, 23 weist die strukturierte Metallisierung 60 voneinander beabstandete Abschnitte 61, 62, 63 und 64 auf.
Die Figuren 2b und 2c zeigen Schaltbilder zu der Anordnung gemäß Figur 2a, wobei beispielhaft bei Figur 2b der erste Halbleiterchip 10 als p-Kanal-Feldeffekttransistor und der zweite Halbleiterchip 20 als n-Kanal-Feldeffekttransistor ausgebildet sind. Bei dem Ausführungsbeispiel gemäß Figur 2c sind der erste Halbleiterchip 10 als bipolarer pnp-Transistor und der zweite Halbleiterchip 20 als bipolarer npn-Transistor ausgebildet .
Figur 3a zeigt ebenfalls eine erfindungsgemäße Leistungshalbleiterbaugruppe, die als Halbbrücke ausgebildet ist. Hierbei sind der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 als äquivalente Bauelemente ausgebildet, wobei der zweite Halbleiterchip 20 in Flip-Chip-Anordnung an einem zweiten Abschnitt 62 der strukturierten Metallisierung 60 des Trägers 50 befestigt und mit diesem elektrisch leitend verbunden ist .
Die ersten Hauptanschlüsse 11, 21 sind elektrisch leitend un- tereinander sowie mit einem Lastanschluss 71 verbunden. Wie in Verbindung mit den Figuren 3b und 3c ersichtlich ist, kann der erste Halbleiterchip 10 ein n-Kanal-Feldeffekttransisor sein, dessen erster Hauptanschluss 11 der Source-Anschluss und dessen zweiter Hauptanschluss 12 der Drain-Anschluss ist. Ebenso kann der erste Halbleiterchip 10 auch ein bipolarer npn-Transistor sein, dessen erster Hauptanschluss 11 der E- mitter und dessen zweiter Hauptanschluss 12 der Kollektor ist .
Des Weiteren kann der zweite Halbleiterchip 20 beispielsweise als n-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 21 der Drain-Anschluss und dessen zweiter Hauptanschluss 22 der Source-Anschluss ist. Der zweite Halbleiterchip 20 kann jedoch auch als npn-Transistor ausgebildet sein, dessen erster Hauptanschluss 21 der Kollektor- Anschluss und dessen zweiter Hauptanschluss 22 der Emitter- Anschluss ist.
Auch Figur 4a zeigt eine Leistungshalbleiterbaugruppe, die als Halbbrücke mit zwei komplementären Halbleiterchips 10, 20 ausgebildet ist. Bei diesem Ausführungsbeispiel ist der erste Halbleiterchip 10 in Flip-Chip-Anordnung mit einem Abschnitt 61 der strukturierten Metallisierung 60 des Trägers 50 verbunden.
Der erste Halbleiterchip 10 kann beispielsweise als p-Kanal- Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 11 der Drain-Anschluss und dessen zweiter Hauptanschluss 12 der Source-Anschluss ist. Ebenso kann der erste Halbleiterchip 10 als bipolarer pnp-Transistor ausgebildet sein, dessen erster Hauptanschluss 11 der Kollektor-Anschluss und dessen zweiter Hauptanschluss 12 der Emitter-Anschluss ist .
Der zweite Halbleiterchip 12 kann ebenfalls als P-Kanal- Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 21 der Source-Anschluss und dessen zweiter Hauptanschluss 22 der Drain-Anschluss ist. Ebenso kann der zweite Halbleiterchip 20 als bipolarer pnp-Transistor ausgebildet sein, dessen erster Hauptanschluss 21 der Emitter-Anschluss und dessen zweiter Hauptanschluss 22 der Kollektor-Anschluss ist . Die Figuren 4b und 4c zeigen Schaltbilder für bevorzugte Ausführungsformen der Leistungshalbleiterbaugruppe gemäß Figur 4a.
Bei allen Ausführungsbeispielen gemäß den Figuren 1 bis 4 sind der erste Halbleiterchip 10 des oberen Halbbrückenzweigs I und der zweite Halbleiterchip 20 des unteren Halbbrückenzweigs II einer Halbbrücke bevorzugt vom gleichen Bauteiltyp, d.h. entweder beide als Feldeffekt-Transistoren oder beide als bipolare Transistoren ausgebildet. Anstelle eines ersten Halbleiterchips 10 können auch mehrere dazu identische Halbleiterchips elektrisch parallel geschaltet und vorzugsweise mit ihren zweiten Seiten 12 mit einem gemeinsamen Abschnitt 61 der strukturierten Metallisierung 60 verbunden sein. In entsprechender Weise können auch anstelle des zweiten Halbleiterchips 20 mehrere derartige Halbleiterchips elektrisch parallel geschaltet und mit ihren zweiten Seiten mit einem gemeinsamen zweiten Abschnitt 62 der strukturierten Metallisierung 60 verbunden sein.
In den Figuren Ia, 2a, 3a, 4a sind jeweils Dioden 30, 40 parallel zu einem Halbleiterchip 10, 20 geschaltet. Das wesentliche Merkmal von Dioden ist ein in einem Halbleiterkδrper ausgebildeter pn-Übergang. Ein solcher pn-Übergang wird in der Regel dadurch hergestellt, dass in einem dotierten Gebiet eine zu diesem komplementär dotierte Wanne erzeugt wird. Die Dotierung des dotierten Gebietes ist dabei vorzugsweise durch die Grunddotierung eines Substrates gebildet.
In klassischer Weise wird dabei ein n-dotiertes Substrat verwendet, in dem eine p-dotierte Wanne erzeugt wird. Es kann jedoch umgekehrt auch ein p-dotiertes Substrat verwendet werden, in dem eine n-dotierte Wanne erzeugt wird.
Bei den Anordnungen gemäß den Figuren 1 bis 4 ist vorzugsweise jeweils eine der Dioden 30, 40 - beispielsweise als Freilaufdiode - einem der Halbleiterchips 10, 20 zugeordnet. Da- bei besteht die Möglichkeit, die betreffende Diode 30, 40 im Halbleiterkörper des Halbleiterchips 10, 20 zu integrieren.
Üblicher Weise wird bei der Herstellung eines Halbleiterchips 10, 20 zunächst ein Halbleiterkörper mit einer p- oder n-
Grunddotierung bereitgestellt und darin die Struktur Halbleiterchips erzeugt. Bei einem Halbleiterchip, der beispielsweise als Leistungsschalter ausgebildet ist und in dessen Halbleiterkörper eine Diode in der beschriebenen Weise integriert ist, ist es vorteilhaft, wenn sich der Aufbau der Diode dem des Halbleiterchips anschließt, d.h. wenn der Halbleiterkörper des Halbleiterchips ein n-Grunddotierung aufweist, ist es vorteilhaft, die Anode der integrierten Diode als p-Wanne herzustellen und wenn der Halbleiterkörper des Halbleiter- chips ein p-Grunddotierung aufweist, ist es vorteilhaft, die Kathode der integrierten Diode als n-Wanne herzustellen.
Bei den Anordnungen gemäß den Figuren -Ia, 2a, 3a, 4a sind die ersten Hauptanschlüsse 11, 21 mittels eines wechselndes Po- tenzial führenden ersten Anschlusskontaktes 71 miteinander verbunden. Dabei kann der erste Anschlusskontakt 71 sowohl elektrisch leitend mit einem Abschnitt der strukturierten Metallisierung 60 verbunden als auch von der Metallisierung 60 beabstandet sein.
Je größer im zweiten Fall der Abstand zwischen der Metallisierung 60 und dem ersten Anschlusskontakt 71 in vertikaler Richtung gewählt ist, desto geringer ist die Koppelkapazität zwischen dem ersten Anschlusskontakt 71 und einem auf der dem Träger 50 abgewandten Seite der Halbleiterchips 10, 20 angeordneten und gegebenenfalls geerdeten metallischen Körper 70. Zwischen dem ersten Anschlusskontakt 71 und dem Träger 50 kann dabei abschnittweise ein Dielektrikum oder Luft angeordnet sein.
Gemäß einer bevorzugten Ausführungsform der Erfindung ist der Abstand zwischen dem ersten Anschlusskontakt 71 und dem Trä- ger 50 größer oder gleich dem kleineren der Abstände zwischen dem Träger 50 und der diesem abgewandten Seiten der ersten Lastanschlüsse 11, 21.
Um dem Lastanschluss 71 gezielt die positive VersorgungsSpannung Ul+ oder die negative VersorgungsSpannung Ul- der Halbbrücke zuführen zu können, ist es erforderlich, die Steueranschlüsse 13, 23 der Halbleiterchips 10 bzw. 20 entsprechend anzusteuern. Wie in Figur 5a dargestellt ist, kann dies bei- spielsweise mittels zweier Ansteuerschaltungen 81, 82 erfolgen.
Zur Ansteuerung eines Feldeffekt-Transistors ist die entsprechende Ansteuerschaltung sowohl mit dem Source-Anschluss als auch mit dem Steueranschluss verbunden.
Bei der Ansteuerung eines bipolaren Transistors ist die entsprechende Ansteuerschaltung mit dem Emitter und mit dem Steueranschluss des Transistors verbunden.
Damit ergibt sich speziell bei den Ausführungsbeispielen gemäß den Figuren Ia, Ib und Ic der Vorteil, dass keine der Ansteuerschaltungen mit der positiven oder negativen Versorgungsspannung Ul+ bzw. Ul- der Halbbrücke verbunden werden muss, so dass sich eine ansonsten wegen der üblicherweise hohen Beträge der Versorgungsspannungen Ul+ bzw. Ul- erforderliche Potenzialtrennung erübrigt.
In Figur 5a ist beispielsweise eine Halbbrücke gemäß Figur Ib gezeigt, an die eine Last 100 angeschlossen ist. Der Steueranschluss 13 des ersten Halbleiterchips 10 ist mit dem Ausgang einer Ansteuerschaltung 81, der Steuereingang 23 des zweiten Halbleiterchips 20 mit dem Ausgang einer zweiten Ansteuerschaltung 82 verbunden. Des Weiteren sind die erste und die zweite Ansteuerschaltung 81, 82 mit den ersten Hauptanschlüssen 11 bzw. 21 des ersten bzw. zweiten Halbleiterchips 10 bzw. 20 verbunden. Um den ersten Halbleiterchip 10 aufzusteuern, gibt die erste Ansteuerschaltung 81 bezogen auf den ersten Hauptanschluss Heine Spannung USl auf den Steueranschluss 13 des ersten Halbleiterchips 10. Entsprechend gibt die zweite Ansteuerschaltung 82 zum Aufsteuern des zweiten Halbleiterchips 20 eine Spannung US2 auf den Steueranschluss 23 des zweiten Halbleiterchips 20.
Damit wird der ersten Halbleiterchip 10 mit einer ersten
Steuerspannung ΔUS1 = USl-UL und der zweite Halbleiterchip 20 mit einer zweiten Steuerspannung ΔUS2 = UL-US2 angesteuert. Die erste und die zweite Steuerspannung ΔUS1, ΔUS2 sind somit auf das Potenzial UL der elektrisch leitend miteinander verbundenen Hauptanschlüsse 11, 21 bezogen.
Die Beträge der von den Ansteuerschaltungen 81, 82 ausgegebenen ersten bzw. zweiten SteuerSpannung ΔUS1 bzw. ΔUS2 liegen vorzugsweise im Bereich von etwa 15 V. Daher sind an die Iso- lationsfestigkeit zwischen den Ansteuerschaltungen 81, 82 keine besonders hohen Anforderungen zu stellen, so dass es möglich ist, beide Ansteuerschaltungen 81, 82 in einer gemeinsamen Einheit, beispielsweise in einem gemeinsamen Chipgehäuse oder einem gemeinsamen integrierten Schaltkreis, zu integrieren.
Figur 6a zeigt das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, die durch eine kombinierte Ansteuerschaltung 83 angesteuert werden. Die kombinierte Ansteuerschaltung 83 ist ausgangsseitig mit den Steuereingängen 13 bzw. 23 des ersten bzw. zweiten Halbleiterchips 10, 20 sowie mit dem Lastan- schluss 71 verbunden. Die von dieser Ansteuerschaltung 83 auf die Steuereingänge 13, 23 ausgegebenen Steuerspannungen ΔUS1 und ΔUS2 entsprechen den Steuerspannungen ΔUS1 bzw. ΔUS2 ge- maß Figur 5a. Ein typischer Verlauf der Ansteuerspannung ΔUS1 zur Ansteuerung des ersten Halbleiterchips 10 gemäß Figur 6a ist in Figur 6b gezeigt . Die Ansteuerspannung ΔUS1 ist bezogen auf das Potenzial UL der leitend miteinander verbundenen ersten Hauptanschlüsse 11 und 21 dargestellt. Der erste Halbleiterchip 10 wird mittels eines ausreichend positiven Ansteuersignals 85 der AnsteuerSpannung ΔUS1 aufgesteuert , so dass das Potenzial UL im wesentlichen der positiven Versorgungsspannung Ul+ entspricht.
Entsprechend wird der zweite Halbleiterchip 20 mittels eines ausreichend negativen Ansteuersignals 86 der Ansteuerspannung ΔUS2 aufgesteuert , so dass das Potenzial UL im wesentlichen der negativen Versorgungsspannung Ul- entspricht.
Die Ansteuerspannungen ΔUS1 und ΔUS2 sind so. aufeinander. abgestimmt, dass sich nie beide Halbleiterchips 10, 20 gleichzeitig in leitendem Zustand befinden. Zwischen dem Einschalten des einen Halbleiterchips 10 bzw. 20 und dem Ausschalten des anderen Halbleiterchips 20 bzw. 10 ist jeweils eine Totzeit Δtd vorgesehen, während der sich beide Halbleiterchips 10, 20 im Sperrzustand befinden.
Eine weitere Schaltungsvariante, bei der die Steuereingänge 13 und 23 des ersten bzw. zweiten Halbleiterchips 10 bzw. 20 elektrisch miteinander verbunden sind, zeigt Figur 7a. Die Halbleiterchips 10, 20 werden mittels einer kombinierten Ansteuerschaltung 83, die eine Spannung US an die miteinander verbundenen Steuereingänge 13, 23 ausgibt, angesteuert. Auf die Halbleiterchips 10, 20 wirkt damit eine Ansteuerspannung ΔUS = US-UL.
Einen möglichen Verlauf einer solchen Ansteuerspannung ΔUS in Abhängigkeit von der Zeit t zeigt Figur 7b. Die Ansteuer- Spannung ΔUS weist bezogen auf die Spannung UL des Lastanschlusses positive Pulse 85 auf, die den ersten Halbleiterchip 10 aufsteuern, sowie negative Pulse 86, die den zweiten Halbleiterchip 20 aufsteuern. Zeitlich benachbarte positive bzw. negative Pulse 85, 86 sind wiederum durch eine Totzeit Δtd beabstandet .
Infolge der niedrigen Beträge der Steuerspannungen ΔUS1 und ΔUS2 ist es außerdem ausreichend, für beide Ansteuerschaltungen 81, 82 gemäß Figur 5a bzw. für eine kombinierte Ansteuerschaltung 83 gemäß den Figuren 6a und 7a nur eine einzige, gemeinsame und galvanisch trennende Ansteuereinheit 90 vorzusehen, deren Sekundärseite sowohl mit einem Eingang der ersten Ansteuerschaltung 81 als auch mit einem Eingang der zweiten Ansteuerschaltung 82 elektrisch leitend verbunden ist. Infolge der erfindungsgemäßen Schaltungsanordnung kann somit eine Potenzialtrennstelle eingespart werden.
Ein weiterer Vorteil, der durch eine gemeinsame Ansteuerschaltung, wie sie z.B. in den Figuren 5a-c, 6a und 7 gezeigt ist, entsteht, ist die Möglichkeit, in die Ansteuerschaltungen 81 und/oder 82 gemäß Figur 5a sowie in die Ansteuerschal - tungen 83 gemäß Figur 6a oder 7a eine Verriegelungsschaltung
(Exklusiv-Oder Schaltung) zu integrieren, die verhindert, dass sich der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 gleichzeitig in leitendem Zustand befinden, ohne dass potenzialtrennende Maßnahmen erforderlich sind. Hier- durch können zum einen Schaltverzögerungen (Totzeiten Δtd) reduziert und zum anderen Kosten für die Potenzialtrennung eingespart werden.
Die Ansteuereinheit 90 umfasst vorzugsweise einen kernlosen Transformator, der bevorzugt in einer der Ansteuerschaltungen
81, 82 oder 83, integriert ist. Anstelle einer mit einem kernlosen Transformator realisierten galvanisch trennenden Ansteuereinheit 90 kann auch eine galvanisch trennende Ansteuereinheit 90' gemäß Figur 5b vorgesehen sein, bei der die galvanische Trennung mittels eines Optokopplers erfolgt. Ein derartiger kernloser Transformator oder Optokoppler einer solchen Ansteuereinheit 90 kann optional in ein gemeinsames Chipgehäuse der Ansteuerschaltungen 81 und 82 integriert werden.
Die Ansteuerschaltungen 81, 82 bei der Schaltungsanordnung gemäß Figur 5a sind elektrisch leitend mit dem Lastanschluss 71 verbunden und geben bezogen auf dessen Potenzial UL Steuerspannungen ΔUS1 bzw. ΔUS2 auf die Steuereingänge 13 bzw. 23 aus. Dadurch ist es möglich, beide Ansteuerschaltungen 81, 82 aus einer gemeinsamen Spannungsversorgungseinheit , die ge- genüber der Primärseite der Ansteuereinheit 90 isoliert ist, zu versorgen. Solche Spannungsversorgungseinheiten sind typischerweise als Gleichstrom-Wandler (DC-DC-Wandler) ausgebildet und umfassen einen Transformator.
Eine derartige Spannungsversorgungseinheit 99 ist in Figur 5c dargestellt. Die Versorgungsspannungseinheit 99 erzeugt aus einer Eingangsspannungsdifferenz UE eine positive Ausgangs- Spannung U2+, eine negative AusgangsSpannung U2- sowie eine dazwischenliegende Ausgangspannung U20. Die AusgangsSpannung U20 wird elektrisch leitend mit dem Lastanschluss 71 verbunden, an den auch die erste und zweite Ansteuerschaltung 81 bzw. 82 angeschlossen sind. Weiterhin wird die positive Ausgangsspannung U2+ mit der ersten Ansteuerschaltung 81 und die negative AusgangsSpannung U2- mit der zweiten Ansteuerschal- tung 82 verbunden. Durch die gemeinsame Speisung der beiden Ansteuerschaltungen 81, 82 aus einer gemeinsamen Spannungsversorgungseinheit 99 entfällt insbesondere ein in einer zweiten Spannungsversorgungseinheit erforderlicher Transformator.
Figur 8 zeigt ein Ansteuerbauelement mit einer Ansteuereinheit und einer Ansteuerschaltung zur Ansteuerung einer Halbbrücke, welche in einem gemeinsamen Gehäuse 89 angeordnet sind.
Die Ansteuereinheit umfasst einen Ansteuer-IC 90a sowie einen kernlosen Übertrager ("coreless transformier") , der im Wesent- liehen aus einer Primärwicklung 90b und einer Sekundärwicklung 90c gebildet ist. Die Primärwicklung 90b und die Sekundärwicklung 90c sind mittels eines Isolators 9Od voneinander isoliert und bilden zusammen eine Potenzialtrennstelle.
Eine derartige Ansteuerschaltung kann beispielsweise als Ansteuerschaltung 90 gemäß Figur 5a, 6a oder 7a eingesetzt werden.
Die AnsteuerSchaltung kann - wie in Figur 8 dargestellt - als kombinierte Ansteuerschaltung 83 entsprechend der Ansteuer- schaltung 83 gemäß Figur 6a oder 7a ausgebildet sein, oder alternativ - wie in Figur 8 nicht dargestellt - eine erste und eine zweite Ansteuerschaltung 81, 82 entsprechend den An- Steuerschaltungen 81, 82 gemäß Figur 5a ausgebildet sein.
In Figur Ia wurde ein Anschlusskontakt 71 erläutert, der die ersten Hauptanschlüsse 11, 21 elektrisch miteinander verbindet. Eine weiteres bevorzugtes Ausführungsbeispiel einer e- lektrisch leitenden Verbindung zwischen den ersten Hauptanschlüssen 11, 21 ist in Figur 9 gezeigt. Dabei weist die Metallisierung 60 des Trägers 50 einen mit einem Anschlusskontakt 71 leitend verbundenen fünften Abschnitt 65, z.B. eine Leiterbahn, auf, der mittels eines Bonddrahtes 84 elektrisch leitend an die ersten Hauptanschlüsse 11, 21 angeschlossen ist.
Auch bei diesem Ausführungsbeispiel ist die Koppelkapazität zwischen dem Kühlkörper 70 und der Metallisierung 67 einer- seits und dem Lastanschluss 71, den ersten Hauptanschlüssen 11, 21, dem fünften Abschnitt 65 der Metallisierung 60 und dem Bonddraht 84 andererseits insbesondere infolge der geringen Abmessungen des fünften Abschnitts 65 ebenfalls sehr gering, obwohl der fünfte Abschnitt 65 in der Ebene der Metal- lisierung 60 und damit nahe an der Metallisierung 67 und am Kühlkörper 70 angeordnet ist. Figur 10 zeigt einen Querschnitt durch eine Halbbrücke mit zwei Halbleiterchips 10, 20, die mittels einer Folientechnik kontaktiert sind. Die Halbleiterchips 10, 20 sind in Reihe geschaltet und mit ihren ersten Hauptanschlüssen 11, 21 e- lektrisch leitend miteinander verbunden. Die Anordnung der Halbleiterchips 10, 20 entspricht im Wesentlichen derjenigen aus Figur Ia und 9, wobei prinzipiell auch Anordnungen gemäß den Figuren 2a, 3a und 4a mittels einer entsprechend ange- passten Folientechnik realisierbar sind.
Die Folientechnik umfasst jeweils eine elektrisch leitende erste, zweite und dritte Metallfolie 74, 75 bzw. 76, die mittels elektrisch isolierender Folien 80 voneinander isoliert sind.
Ein mit der ersten Metallfolie 74 elektrisch leitend verbundener zweiter Anschlusskontakt 72 ist dazu vorgesehen, dem zweiten Hauptanschluss 12 des ersten Halbleiterchips 10 eine positive VersorgungsSpannung Ul+ zuzuführen.
Entsprechend ist ein mit dem zweiten Abschnitt 62 der strukturierten Metallisierung elektrisch leitend verbundener dritter Anschlusskontakt 73 dazu vorgesehen, dem zweiten Hauptanschluss 22 des zweiten Halbleiterchips 20 eine negative Ver- sorgungsspannung Ul- zuzuführen.
Der erste Anschlusskontakt 71 - in dieser Ansicht nicht erkennbar - stellt wiederum den Lastanschluss der Halbbrücke dar und ist elektrisch leitend an der zweiten Metallfolie 75 angeschlossen, die die ersten Hauptanschlüsse 11, 21 des ersten bzw. zweiten Halbleiterchips 10 bzw. 20 elektrisch miteinander verbindet.
In Figur 10 nicht erkennbar sind die zu den Laststrecken der Halbleiterchips 10, 20 antiparallel geschalteten Dioden entsprechend den Dioden 30, 40 gemäß den Figuren Ia und 9, da sie bei der Halbbrücke gemäß Figur 10 hinter den Halbleiter- chips 10, 20 angeordnet sind und von diesen verdeckt werden. Die Anti-Parallelschaltung der Dioden erfolgt vorzugsweise mittels derselben Folientechnik, die auch zur Beschaltung der Halbleiterchips 10, 20 verwendet wird.
Der zweite und dritte Anschlusskontakt 72 bzw. 73 sowie vorzugsweise auch der nicht dargestellte erste Anschlusskontakt sind auf der dem ersten Halbleiterchip 10 abgewandten Seite des zweiten Halbleiterchips 20 angeordnet und verlaufen im wesentlichen parallel zueinander, bevorzugt senkrecht zum Träger 50 und erstrecken sich vorzugsweise etwa über die Breite des Trägers 50.
Bei einer derartigen Beschaltung fließt - eine an den ersten Anschlusskontakt angeschlossene externe Last vorausgesetzt - der Laststrom bei durchgeschaltetem ersten Halbleiterchip 10 und sperrendem zweiten Halbleiterchip 20 ausgehend vom zweiten Anschlusskontakt 72 über die erste Metallfolie 74 vom zweiten Anschlusskontakt 72 weg und dann in der Gegenrichtung über den ersten Abschnitt 61 der Metallisierung 60, die Laststrecke des ersten Halbleiterchips 10 und die zweite Metall - folie 75 und dem mit dieser elektrisch leitend verbundenen fünften Abschnitt 65 der strukturierten Metallisierung 60 zum ersten Anschlusskontakt .
Entsprechend fließt der Strom bei sperrendem ersten Halbleiterchip 10 und bei durchgeschaltetem zweiten Halbleiterchip 20 ausgehend vom ersten Anschlusskontakt über den fünften Abschnitt 65 der Metallisierung, die zweite Metallfolie 75 vom ersten Anschlusskontakt weg, und dann in Gegenrichtung über die Laststrecke des zweiten Halbleiterchips 20 und den zweiten Abschnitt 62 der Metallisierung 60 zum dritten Anschlusskontakt 73.
In jedem der beiden Fälle fließt der Laststrom zunächst vom Bereich der Anschlusskontakte weg und dann wieder in entge- gengesetzter Richtung auf den Bereich der Anschlusskontakte zu, wodurch unerwünschte Störstrahlung verringert wird.
Optional können die Anschlusskontakte 72, 73, 74 auch auf der dem zweiten Halbleiterchip 20 abgewandten Seite des ersten Halbleiterchips 10 angeordnet sein.
Bei Anordnungen, bei denen an einem Abschnitt der strukturierten Metallisierung 60 wie dem fünften Abschnitt 65 bei den Figuren 9 und 10 ein wechselndes Potenzial, beispielsweise das Lastpotenzial UL, anliegt, kann die Fläche dieses Abschnitts kleiner gewählt werden als beim Stand der Technik. Beim Stand der Technik nämlich ist dieser Abschnitt flächig mit jeweils einem Lastanschluss des ersten bzw. zweiten HaIb- leiterchips verbunden und somit ist dessen Fläche durch die Flächen der betreffenden Lastanschlüsse bestimmt.
Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Fläche eines ein wechselndes Potenzial, insbesondere eines wechselndes Lastpotenzial UL führenden Abschnitts 65 der Metallisierung 60 kleiner oder gleich 30% der kleinsten der Flächen der Hauptanschlüsse 11, 12, 21, 22 des ersten und zweiten Halbleiterchips 10, 20. ι
Figur 11 zeigt eine perspektivische Ansicht einer Halbbrücke. Der obere Halbbrückenzweig I weist zwei zueinander parallel geschaltete erste Halbleiterchips 10, der untere Halbbrückenzweig II zwei zueinander parallel geschaltete zweite Halbleiterchips 20 auf.
Die ersten Halbleiterchips 10 sind mit ihren zweiten Hauptanschlüssen 12 auf einen ersten Abschnitt 61, die zweiten Halbleiterchips 20 mit ihren zweiten Hauptanschlüssen 22 auf einen zweiten Abschnitt 62 der strukturierten Metallisierung 60 gelötet. Die ersten Hauptanschlüsse 11, 21 der Halbleiterchips 10, 20 sind mittels Bonddrähten 84 mit einem fünften Abschnitt 65 der strukturierten Metallisierung 60 verbunden, an den eine externe Last mittels eines nicht dargestellten ersten An- Schlusskontakts angeschlossen werden kann.
Die Steueranschlüsse 13 bzw. 23 der Halbleiterchips 10, 20 sind mittels Bonddrähten 87 bzw. 88 mit einem sechsten Abschnitt 66 der strukturierten Metallisierung 60 und damit entsprechend dem Schaltbild gemäß Figur 7a auch miteinander verbunden. Über den sechsten Abschnitt 66 kann den Steueranschlüssen 13, 23 eine SteuerSpannung US entsprechend der SteuerSpannung US gemäß den Figuren 7a und 7b zugeführt werden.
Der erste Abschnitt 61 der Metallisierung 60 ist elektrisch mit einem flächig ausgebildeten zweiten Anschlusskontakt 72 verbunden. Der zweite Abschnitt 62 weist zwei Fortsätze auf, die den ersten Abschnitt 61 umgreifen und elektrisch mit ei- nem ebenfalls flächig ausgebildeten dritten Anschlusskontakt 73 verbunden. Der zweite Anschlusskontakt 72 und der dritte Anschlusskontakt 73 dienen dazu, der Halbbrücke eine positive bzw. negative VersorgungsSpannung Ul+ bzw. Ul- zuzuführen.
Figur 12 zeigt ein Schaltbild eines an ein Wechselstromnetz N angeschlossenen Umrichters, an den wiederum eine Last 100 angeschlossen ist .
Der Wechselrichter W umfasst drei mit IGBTs 10a, 20a, 10b, 20b, 10c, 20c und Dioden 30a, 40a, 30b, 40b, 30c, 40c realisierte Halbbrücken. Jede Halbbrücke wird durch eine Treiberelektronik 105a, 105b, 105c angesteuert. Jede dieser Treiberelektroniken 105a, 105b, 105c umfasst eine Ansteuerschaltung und eine Ansteuereinheit entsprechend der Ansteuerschaltung 83 und der Ansteuereinheit 90 gemäß Figur 6a. Alternativ dazu können jedoch eine oder mehrere der Halbbrücken auch entspre- chend den Schaltungen gemäß den Figuren 5a-c oder 7a, 7b angesteuert werden.
An die Lastanschlüsse 71a, 71b und 71c der Halbbrücken ist eine als Motor ausgebildete Last 100 angeschlossen. Mittels eines ersten, zweiten und dritten Stromsensors 91, 92 bzw. 93 - wobei der zweite Stromsensor 92 optional ist - ermittelt eine Überwachungselektronik 120 die Lastströme der Halbbrücken sowie deren Phasenlagen zueinander und gibt die ermit- telten Daten an eine Steuerelektronik 110 weiter, die in Abhängigkeit davon die Treiberelektroniken 105a, 105b, 105c für die einzelnen Halbbrücken ansteuert .
Die positive und die negative Versorgungsspannung Ul+ bzw. Ul- der Halbbrücke wird mittels eines Gleichrichters G erzeugt, der sechs Dioden 130a, 140a, 130b, 140b, 130c, 140c sowie einen Kondensator CO umfasst . Anstelle der Dioden 130a, 140a, 130b, 140b, 130c, 140c des Gleichrichters G kann jeweils auch ein Thyristor vorgesehen sein (siehe hierzu auch Figur 14) .
Der Gleichrichter G wird über Anschlüsse 171a, 171b, 171c vom Netz N gespeist. An den Anschlüssen 171a, 171b, 171c, die mit ersten Hauptanschlüssen 131a, 131b, 131c, 141a, 141b, 141c der Dioden 130a, 140a, 130b, 140b, 130c, 140c bzw. Thyristoren leitend verbunden sind, liegt also wechselndes Potenzial an, so dass es auch hier infolge von Koppelkapazitäten zwischen den Dioden 130a, 140a, 130b, 140b, 130c, 140c bzw. Thyristoren sowie elektrisch damit verbundener Anschlussleitun- gen und Kontaktflächen einerseits und einem metallischen Körper, beispielsweise einem Kühlkörper, andererseits zu Schaltungsverlusten durch Umladungsvorgänge oder durch elektromagnetische Abstrahlung kommen kann.
Die Dioden 130a, 140a, 130b, 140b, 130c, 140c bzw. Thyristoren sind bevorzugt als Halbleiterchips ausgebildet, auf der ersten Seite eines Trägers angeordnet und mittels ihrer zwei- ten Seiten 132a, 142a, 132b, 142b, 132c, 142c mit einer Metallisierung der ersten Seite des Trägers verbunden. Auf einer der ersten Seite gegenüberliegenden zweiten Seite des Trägers ist vorzugsweise ein metallischer Körper, z.B. ein Kühlkörper, angeordnet und thermisch mit den Halbleiterchips verbunden. Bei einer derartigen Anordnung sind die ersten Hauptanschlüsse 131a, 131b, 131c, 141a, 141b, 141c bevorzugt auf der dem Träger abgewandten Seite der betreffenden HaIb- leiterchips angeordnet.
Figur 13 zeigt ein Schaltbild eines an ein Netz N angeschlossenen Gleichrichters G und eines nachgeschalteten Umrichters W, wie es bereits aus Figur 12 bekannt ist, allerdings sind bei dem Umrichter W gemäß Figur 13 Thyristoren anstelle von IGBTs bei dem Umrichter W gemäß Figur 12 vorgesehen.
Dabei sind gemäß einer bevorzugten Ausführungsform der Erfindung die ersten Halbleiterchips 10a, 10b, 10c als p-gesteuer- te Thyristoren und die zweiten Halbleiterchips 20a, 20b, 20c als n-gesteuerte Thyristoren ausgebildet, was den Vorteil aufweist, dass für die Ansteuerung der Thyristoren jeweils einer Halbbrücke 10a/20a, 10b/20b, 10c/20c eine gemeinsame Treiberelektronik 105a, 150b bzw. 105c ohne Potenzialtrennung verwendet werden kann.
Figur 14 zeigt ein Schaltbild eines an ein Netz N angeschlossenen Gleichrichters G. Dieser Gleichrichter G ist aus Thyristoren gebildet und kann anstelle der Gleichrichter G gemäß den Figuren 11 oder 12 eingesetzt werden.
Der Gleichrichter G umfasst drei Gleichrichterhalbbrücken 230a/240a, 230b/240b, 230c/240c, von denen jede wie eine erfindungsgemäße Leistungshalbleiterbaugruppe, wie anhand der Figuren Ia, 2a, 3a und 4a, 8, 9, 10 beschrieben, aufgebaut und auf einem Träger angeordnet sein kann. Die Anode 231a-c jedes der oberen Thyristoren 230a-c ist e- lektrisch leitend mit der Kathode 241a-c des jeweils entsprechenden unteren Thyristors 240a-c verbunden. Im Unterschied zu den Dioden 130a-c, 140a-c des in den Figuren 11 und 12 dargestellten Gleichrichters G müssen die Thyristoren 230a-c und 240a-c des Gleichrichters G gemäß Figur 14 auf geeignete Weise angesteuert werden. Hierzu ist für jede Gleichrichterhalbbrücke 230a/240a, 230b/240b, 230c/240c eine Treiberelektronik 205a-c vorgesehen, die von einer gemeinsamen Steuer- elektronik 210 angesteuert werden. Die Steueranschlüsse (Gates) 233a/243a, 233b/243b, 233c/243c jeweils einer Gleichrichterhalbbrücke 230a/240a, 230b/240b, 230c/240c werden entsprechend der MOSFET-Halbbrücke 10/20 gemäß den Figuren 6a-c angesteuert .
Ebenso ist jedoch eine Ansteuerung entsprechend den MOSFET- Halbbrücken 10/20 gemäß den Figuren 5a-c oder 7a, 7b möglich.
Eine Ansteuerung gemäß den Figuren 5a-c, 6a-c oder 7a, 7b weist den Vorteil auf, dass keine der dabei versendeten Ansteuerschaltungen 81, 82 bzw. 83 mit der Ausgangsspannung Ul+ bzw. Ul- der Gleichrichterhalbbrücke verbunden werden muss und dass somit an dieser Stelle auf Maßnahmen zur Potenzial - trennung verzichtet werden kann.
Alle in der vorliegenden Erfindung beschriebenen Umrichter W können mittels eines beliebigen, insbesondere mittels einem der beschriebenen Gleichrichter G von einem Netz N gespeist werden.
Eine erfindungsgemäße Leistungshalbleiterbaugruppe kann insbesondere eine oder mehrere Halbbrücken eines Umrichters W umfassen. Ebenso kann eine erfindungsgemäße Leistungshalbleiterbaugruppe insbesondere eine oder mehrere Halbbrücken eines Gleichrichters G umfassen. Bei einer erfindungsgemäßen Leistungshalbleiterbaugruppe sind deren Halbleiterchips auf einer strukturierten Metallisierung eines Trägers angeordnet. Geeignete Verfahren zur Platzierung bzw. Kontaktierung der Halbleiterchips mit der strukturierten Metallisierung sind beispielsweise wie in der WO 03/030247 A2 und in der DE 103 20 877 Al beschrieben.
Bezugszeichenliste
10, 10a-c erster Halbleiterchip
11, lla-c erster Hauptanschluss des ersten Halbleiterchips 12, 12a-c zweiter Hauptanschluss des ersten Halbleiterchips
13, 13a-c Steueranschluss des ersten Halbleiterchips
20, 20a-c zweiter Halbleiterchip
21, 21a-c erster Hauptanschluss des zweiten Halbleiterchips
22, 22a-c zweiter Hauptanschluss des zweiten Halbleiterchips
23, 23a-c Steueranschluss des zweiten Halbleiterchips
30, 30a-c erste Diode 31, 31a-c Kathode der ersten Diode
32, 32a-c Anode der ersten Diode
40, 40a-c zweite Diode
41, 41a-c Kathode der zweiten Diode
42, 42a-c Anode der zweiten Diode 50 Träger
51 erste Seite des Trägers
52 zweite Seite des Trägers
60 strukturierte Metallisierung
61 erster Abschnitt der strukturierten Metallisierung
62 zweiter Abschnitt der strukturierten Metallisierung
63 dritter Abschnitt der strukturierten Metallisierung 64 vierter Abschnitt der strukturierten
Metallisierung
65 fünfter Abschnitt der Metallisierung
66 sechster Abschnitt der Metallisierung
67 Metallisierung 70 Kühlkörper
71, 71a-c erster Anschlusskontakt (Lastanschluss) 72 zweiter Anschlusskontakt 73 dritter Anschlusskontakt
74 erste Metallfolie
75 zweite Metallfolie
76 dritte Metallfolie
77 Bonddraht
78 Bonddraht
79 Lot
80 Isolatorfolie
81 erste Ansteuerschaltung
82 zweite Ansteuerschaltung
83 kombinierte Ansteuerschaltung
84 Bonddraht
85 positives Ansteuersignal
86 negatives Ansteuersignal
87 Bonddraht
88 Bonddraht
89 Gehäuse
90 Ansteuereinheit (Transformator)
90' Ansteuereinheit (Optokoppler)
90a XXX
90b Primärwicklung
90c Senkundärwicklung
91 erster Stromsensor
92 zweiter Stromsensor
93 dritter Stromsensor
99 Spannungsversorgungseinheit
100 Last
105a-c Treiberlektronik
110 Steuerelektronik
120 Überwachungselektronik
130a Diode
130b Diode
130c Diode
140a Diode
140b Diode
140c Diode
205a-c Treiberlektronik 210 Steuerelektronik
230a-c Thyristor (erster Halbleiterchip)
231a-c Anode (zweiter Hauptanschluss)
232a-c Kathode (erster Hauptanschluss) 233a-c Gate (Steueranschluss)
240a-c Thyristor (zweiter Halbleiterchip)
241a-c Anode (zweiter Hauptanschluss)
242a-c Kathode (erster Hauptanschluss)
243a-c Gate (Steueranschluss) 171a-c Anschlüsse für Netzspannung t Zeit
C Koppelkapazität
CO Kondensator
N Netz G Gleichrichter
Ul+ positive Versorgungsspannung der Halbbrücke
Ul- negative VersorgungsSpannung der Halbbrücke
UlO Bezugspotenzial der Brücke
U2+ positive Versorgungsspannung der Ansteuereinheit U2- negative VersorgungsSpannung der Ansteuereinheit
U20 Bezugspotenzial der Ansteuereinheit
UE Eingangsspannungsdifferenz
UL Potenzial am Lastanschluss USl, US2 , US AusgangsSpannung Ansteuerschaltung ΔUS1, ΔUS2 SteuerSpannung
AUS Steuerspannung
Δtd Totzeit
W Wechselrichter
I oberer Halbbrückenzweig II unterer Halbbrückenzweig

Claims

Patentansprüche
1. Leistungshalbleiterbaugruppe mit einem Träger (50), einem ersten Halbleiterchip (10) und einem zweiten Halbleiterchip (20) , wobei
- der erste Halbleiterchip (10) einen ersten Hauptanschluss (11) und einen zweiten Hauptanschluss (12) aufweist, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips (10) angeordnet sind,
- der zweite Halbleiterchip (20) einen ersten Hauptanschluss (21) und einen zweiten Hauptanschluss (22) aufweist, die auf einander gegenüberliegenden Seiten des zweiten Halbleiter- chips (20) angeordnet sind,
- der Träger (50) eine erste Seite (51) aufweist, die mit einer strukturierten Metallisierung (60) versehen ist und die einen ersten Abschnitt (61) und einen von diesem beabstande- ten zweiten Abschnitt (62) aufweist,
- der erste Halbleiterchip (10) auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (12) mechanisch und elektrisch leitend mit dem ers- ten Abschnitt (61) verbunden ist,
- der zweite Halbleiterchip (20) auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (22) mechanisch und elektrisch leitend mit dem zweiten Abschnitt (62) verbunden ist,
- der erste Hauptanschluss (11) des ersten Halbleiterchips (10) und der erste Hauptanschluss (21) des zweiten Halbleiterchips (20) miteinander sowie mit einem zum Anschluss einer externen Last (100) oder einer externen VersorgungsSpannung vorgesehenen ersten Anschlusskontakt (71) elektrisch leitend verbunden sind.
2. Leistungshalbleiterbaugruppe Anspruch 1, bei der eine der ersten Seite (51) gegenüberliegende zweite Seite (52) des Trägers (50) mit einem metallischen Körper (70) in thermischem Kontakt steht .
3. Leistungshalbleiterbaugruppe nach Anspruch 1 oder 2, bei der der metallische Körper (70) als Kühlkörper oder als Wärmespeicher oder als Metallplatte oder als Metallfolie ausgebildet ist.
4. Leistungshalbleiterbaugruppe nach Anspruch 2 oder 3, bei der der metallische Körper geerdet ist.
5. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einem zum Anschluss einer positiven Versorgungsspannung (Ul+) vorgesehenen zweiten Anschlusskontakt
(72) und einem zum Anschluss einer negativen Versorgungsspannung (Ul-) vorgesehenen dritten Anschlusskontakt (73), wobei
der zweite Anschlusskontakt (72) elektrisch leitend mit dem zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) verbunden ist,
der dritte Anschlusskontakt (73) elektrisch leitend mit dem zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) verbunden ist, und
der zweite Anschlusskontakt (72) und der dritte Anschlusskontakt (73) entweder auf der dem ersten Halbleiter- chip (10) abgewandten Seite des zweiten Halbleiterchips (20) oder auf der dem zweiten Halbleiterchip (20) abgewandten Seite des ersten Halbleiterchips (10) angeordnet sind.
6. Leistungshalbleiterbaugruppe nach Anspruch 5, bei der der Strompfad vom zweiten Anschlusskontakt (72) zum ersten Anschlusskontakt (71) und der Strompfad vom ersten Anschluss- kontakt (71) zum dritten Anschlusskontakt (73) im Wesentlichen einander entgegengerichtet sind.
7. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der
der erste Halbleiterchip (10) ein n-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptan- schluss (11) des ersten Halbleiterchips (10) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, oder bei dem
der erste Halbleiterchip (10) ein p-Kanal Feldeffekttransistor ist, dessen Drain-Anschluss den ersten Hauptan- Schluss (11) des ersten Halbleiterchips (10) darstellt und dessen Source-Anschluss den zweiten. Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, oder bei dem
der erste Halbleiterchip (10) ein bipolarer npn-Transis- tor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, oder bei dem
der erste Halbleiterchip (10) ein bipolarer pnp-Transis- tor ist, dessen Kollektor-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen E- mitter-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, oder bei dem
der erste Halbleiterchip (10a-c) ein Thyristor ist, dessen Kathode den ersten Hauptanschluss (lla-c) des ersten Halbleiterchips (10a-c) darstellt und dessen Anode den zweiten Hauptanschluss (12a-c) des ersten Halbleiterchips (10a-c) darstellt.
8. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der
der zweite Halbleiterchip (20) ein p-Kanal Feldeffekt- transistor ist, dessen Source-Anschluss den ersten Hauptan- schluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) darstellt, oder bei dem
der zweite Halbleiterchip (20) ein n-Kanal Feldeffekttransistor ist, dessen Drain-Anschluss den ersten Hauptan- schluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Source-Anschluss den zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) darstellt, oder bei dem
der zweite Halbleiterchip (20) ein bipolarer pnp- Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss -(21) der des zweiten Halbleiterchips (20) darstellt ist und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12) des zweiten Halbleiterchips (20) darstellt, oder bei dem
der zweite Halbleiterchip (20) ein bipolarer npn- Transistor ist, dessen Kollektor-Anschluss den ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Emitter-Anschluss den zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) darstellt, oder bei dem
der zweite Halbleiterchip (20a-c) ein Thyristor ist, dessen Anode den ersten Hauptanschluss (21a-c) des zweiten Halbleiterchips (20a-c) darstellt und dessen Kathode den zweiten Hauptanschluss (12a-c) des zweiten Halbleiterchips (20a-c) darstellt.
9. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Halbleiterchip (10) ein n-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptan- schluss (11) des ersten Halbleiterchips (10) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt oder bei dem der erste Halbleiterchip (10) ein bipolarer npn-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt,
und bei der
der zweite Halbleiterchip (20) ein p-Kanal Feldeffekt- transistor ist, dessen Source-Anschluss den ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) darstellt, oder bei dem der zweite Halbleiterchip (20) ein bipolarer pnp-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Kollektor- Anschluss den zweiten Hauptanschluss (12) des zweiten Halbleiterchips (20) darstellt.
10. Leistungshalbleiterbaugruppe nach einem der vorangehenden
Ansprüche, bei der
der erste Halbleiterchip (10a-c) ein p-gesteuerter Thy- istor ist, dessen Kathode den ersten Hauptanschluss (lla-c) des ersten Halbleiterchips (10a-c) darstellt und dessen Anode den zweiten Hauptanschluss (12a-c) des ersten Halbleiterchips (10a-c) darstellt
und bei der
der zweite Halbleiterchip (20a-c) ein n-gesteuerter Thyristor ist, dessen Anode den ersten Hauptanschluss (21a-c) des zweiten Halbleiterchips (20a-c) darstellt und dessen Kathode den zweiten Hauptanschluss (22a-c) des zweiten Halbleiterchips (20) darstellt.
11. Leistungshalbleiterbaugruppe nach einem der Ansprüche 7 bis 9, bei der erste Halbleiterchip (10) und/oder der zweite Halbleiterchip (20) ein MOSFET ist.
12. Leistungshalbleiterbaugruppe nach einem der Ansprüche 7 bis 9, bei der erste Halbleiterchip (10) und/oder der zweite
Halbleiterchip (20) ein IGBT ist.
13. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Halbleiterchip (10) und der zweite Halbleiterchip (20) eine Halbbrücke bilden, wobei der erste Hauptanschluss (11) des ersten Halbleiterchips (10) und der erste Hauptanschluss (21) des zweiten Halbleiterchips (20) elektrisch leitend miteinander verbunden sind, mit
einer ersten Ansteuerschaltung (81) zur Ansteuerung eines Steuereingangs (13) des ersten Halbleiterchips (10) , und
einer zweiten Ansteuerschaltung (82) zur Ansteuerung eines Steuereingangs (23) des zweiten Halbleiterchips (20) ,
wobei die erste Ansteuerschaltung (81) und die zweite Ansteuerschaltung (82) sowohl mit dem ersten Hauptanschluss (11) des ersten Halbleiterchips (10) als auch mit dem ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) elekt- risch leitend verbunden ist.
14. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer ersten Diode (30, 30a-c) , deren Anode
(32, 32a-c) elektrisch leitend mit dem ersten Hauptanschluss (11) des ersten Halbleiterchips (10) verbunden und als p- Wanne ausgebildet ist.
15. Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 13 mit einer ersten Diode (30, 30a-c) , deren Kathode (31, 31a-c) elektrisch leitend mit dem zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) verbunden und als n-Wanne ausgebildet ist.
16. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer zweiten Diode (40, 40a-c) , deren Anode
(42, 42a-c) elektrisch leitend mit dem zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) verbunden und als p- Wanne ausgebildet ist .
17. Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 15 mit einer zweiten Diode (40, 40a-c) , deren Kathode (41, 41a-c) elektrisch leitend mit dem ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) verbunden und als n- Wanne ausgebildet ist.
18. Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 4 mit einem zur Bereitstellung einer positiven Versorgungsspannung (Ul+) vorgesehenen zweiten Anschlusskontakt (72) und einem zur Bereitstellung einer negativen Versorgungsspannung (Ul-) vorgesehenen dritten Anschlusskontakt
(73) , wobei
der zweite Anschlusskontakt (72) elektrisch leitend mit dem zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) verbunden ist,
der dritte Anschlusskontakt (73) elektrisch leitend mit dem zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) verbunden ist, und
der zweite Anschlusskontakt (72) und der dritte An- schlusskontakt (73) entweder auf der dem ersten Halbleiterchip (10) abgewandten Seite des zweiten Halbleiterchips (20) oder auf der dem zweiten Halbleiterchip (20) abgewandten Seite des ersten Halbleiterchips (10) angeordnet sind.
19. Leistungshalbleiterbaugruppe nach einem Ansprüche 1 bis 4, bei der
der erste Halbleiterchip (230a-c) ein n-gesteuerter Thyristor ist, dessen Anode den ersten Hauptanschluss (231a-c) des ersten Halbleiterchips (230a-c) darstellt und dessen Ka- thode den zweiten Hauptanschluss (232a-c) des ersten Halbleiterchips (230a-c) darstellt,
und bei der
der zweite Halbleiterchip (240a-c) ein p-gesteuerter Thyristor ist, dessen Kathode den ersten Hauptanschluss (240a-c) des zweiten Halbleiterchips (240a-c) darstellt und dessen Anode den zweiten Hauptanschluss (242a-c) des zweiten Halbleiterchips (240a-c) darstellt.
20. Leistungshalbleiterbaugruppe nach Anspruch 19, bei der der erste Halbleiterchip (230a-c) und der zweite Halbleiterchip (240a-c) ein Gleichrichterhalbbrücke bilden, wobei der erste Hauptanschluss (231a-c) des ersten Halbleiterchips (230a-cj und der erste Hauptanschluss (241a-c) des zweiten
Halbleiterchips (240a-c) elektrisch leitend miteinander verbunden sind, mit
einer ersten Ansteuerschaltung (81) zur Ansteuerung ei- nes Steuereingangs (13) des ersten Halbleiterchips (10) , und
einer zweiten Ansteuerschaltung (82) zur Ansteuerung eines Steuereingangs (23) des zweiten Halbleiterchips (20) ,
wobei die erste Ansteuerschaltung (81) und die zweite Ansteuerschaltung (82) sowohl mit dem ersten Hauptanschluss (231a- c) des ersten Halbleiterchips (230a-c) als auch mit dem ers- ten Hauptanschluss (241a-c) des zweiten Halbleiterchips (240a-c) elektrisch leitend verbunden ist.
21. Leistungshalbleiterbaugruppe nach Anspruch 13 oder 20 mit einer Spannungsversorgungseinheit (99) , die einen genau einen
Transformator enthaltenden Gleichspannungswandler aufweist und die sowohl mit der ersten Ansteuerschaltung (81) als auch mit der zweiten Ansteuerschaltung (82) verbunden und zu deren Spannungsversorgung vorgesehen ist.
22. Leistungshalbleiterbaugruppe nach Anspruch 13, 20 oder 21 mit einer Ansteuereinheit (90) , die eine Primärseite und eine galvanisch von dieser getrennte Sekundärseite aufweist, wobei die Sekundärseite sowohl mit einem Eingang der ersten Ansteu- erschaltung (81) als auch mit einem Eingang der zweiten Ansteuerschaltung (82) elektrisch leitend verbunden ist.
23. Leistungshalbleiterbaugruppe nach Anspruch 22, bei dem ■ die Ansteuereinheit (90, 90') ein Optokoppler oder ein Trans- formator ist.
24. Leistungshalbleiterbaugruppe nach Anspruch 22 oder 23, bei der die Sekundärseite, die erste Ansteuerschaltung (81) und die zweite Ansteuerschaltung (82) in einem gemeinsamen Chipgehäuse oder in einem gemeinsamen integrierten Schaltkreis angeordnet sind.
25. Leistungshalbleiterbaugruppe nach einem der Ansprüche 3 bis 24, bei der der erste Hauptanschluss (11) des ersten Halbleiterchips (10) und der erste Hauptanschluss (21) des zweiten Halbleiterchips (20) mittels einer Metallfolie (75) elektrisch leitend verbunden sind.
26. Leistungshalbleiterbaugruppe mit einem Träger (50) und einem mit einer Metallisierung (60) einer ersten Seite (51) des Trägers (50) verbundenen ersten Halbleiterchip (10) , wobei der erste Halbleiterchip (10) einen ersten Hauptanschluss (11) und einen zweiten Hauptanschluss (12) aufweist, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips (10) angeordnet sind, und wobei
der erste Halbleiterchip (10) mittels seines zweiten Hauptanschlusses (12) mechanisch und elektrisch leitend mit einem ersten Abschnitt (61) der Metallisierung (60) verbunden ist, und
der erste Hauptanschluss (11) des ersten Halbleiterchips (10) mit einem zum Anschluss einer externen Last (100) oder einer externen VersorgungsSpannung vorgesehenen ersten Anschlusskontakt (71) elektrisch leitend verbunden ist.
27. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer ein gleichzeitiges Einschalten des ersten Halbleiterchips (10) und des zweiten Halbleiterchips (20) verhindernden Verriegelungsschaltung .
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009081976A (ja) * 2007-09-27 2009-04-16 Fuji Electric Systems Co Ltd 電力変換装置
US7705470B2 (en) 2006-08-07 2010-04-27 Infineon Technologies Ag Semiconductor switching module and method
US7880288B2 (en) 2007-03-12 2011-02-01 Infineon Technologies Ag Semiconductor module with semiconductor chips and method for producing it
US8115294B2 (en) 2006-03-17 2012-02-14 Infineon Technologies Ag Multichip module with improved system carrier
US8472949B2 (en) 2005-02-17 2013-06-25 Infineon Technologies Ag Semiconductor assembly

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7291869B2 (en) * 2006-02-06 2007-11-06 Infieon Technologies A.G. Electronic module with stacked semiconductors
DE102006038541B4 (de) * 2006-08-17 2012-12-06 Infineon Technologies Ag Halbleiterbauelementanordnung mit komplementären Leistungsbauelementen
US7960997B2 (en) * 2007-08-08 2011-06-14 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
US20090103342A1 (en) * 2007-10-17 2009-04-23 Saul Lin Silicon-controlled rectifier with a heat-dissipating structure
US8174103B2 (en) * 2008-05-01 2012-05-08 International Business Machines Corporation Enhanced architectural interconnect options enabled with flipped die on a multi-chip package
FR2947949B1 (fr) * 2009-07-08 2012-03-02 Centre Nat Rech Scient Module electronique de puissance
DE102010002627B4 (de) * 2010-03-05 2023-10-05 Infineon Technologies Ag Niederinduktive Leistungshalbleiterbaugruppen
JP5921055B2 (ja) 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
DE102010044709B4 (de) * 2010-09-08 2015-07-02 Vincotech Holdings S.à.r.l. Leistungshalbleitermodul mit Metallsinterverbindungen sowie Herstellungsverfahren
US8441128B2 (en) * 2011-08-16 2013-05-14 Infineon Technologies Ag Semiconductor arrangement
US9275966B2 (en) * 2012-06-21 2016-03-01 Freescale Semiconductor, Inc. Semiconductor device apparatus and assembly with opposite die orientations
CN104704629A (zh) * 2012-10-16 2015-06-10 富士电机株式会社 冷却构造体和发热体
EP3166144B1 (de) 2014-07-03 2019-08-07 Nissan Motor Co., Ltd Halbbrückenleistungshalbleitermodul und herstellungsverfahren dafür
EP3226294B1 (de) * 2014-11-28 2021-04-07 Nissan Motor Co., Ltd. Halbbrückenleistungshalbleitermodul und verfahren zu dessen herstellung
DE102015115271B4 (de) * 2015-09-10 2021-07-15 Infineon Technologies Ag Elektronikbaugruppe mit entstörkondensatoren und verfahren zum betrieb der elektronikbaugruppe
SG10201508520PA (en) * 2015-10-14 2017-05-30 Delta Electronics Int’L Singapore Pte Ltd Power module
US10250115B2 (en) * 2016-11-02 2019-04-02 Ford Global Technologies, Llc Inverter switching devices with common source inductance layout to avoid shoot-through
JP6805768B2 (ja) * 2016-12-02 2020-12-23 アイシン精機株式会社 半導体装置
US10410952B2 (en) 2016-12-15 2019-09-10 Infineon Technologies Ag Power semiconductor packages having a substrate with two or more metal layers and one or more polymer-based insulating layers for separating the metal layers
US10008411B2 (en) 2016-12-15 2018-06-26 Infineon Technologies Ag Parallel plate waveguide for power circuits
DE102019202728A1 (de) * 2019-02-28 2020-09-03 Robert Bosch Gmbh Schaltungsanordnung zur Ansteuerung einer elektrischen Maschine
EP3716329A1 (de) * 2019-03-29 2020-09-30 Heraeus Deutschland GmbH & Co. KG Leistungsmodul mit flip chip anordnung und herstellungsverfahren für ein derartiges leistungsmodul
DE102019206260A1 (de) * 2019-05-02 2020-11-05 Abb Schweiz Ag Verfahren zur Herstellung eines Halbleitermoduls
DE102020204119A1 (de) * 2020-03-30 2021-09-30 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung eingetragener Verein Verfahren zur Verbindung von Komponenten bei der Herstellung leistungselektronischer Module oder Baugruppen
DE102020133622A1 (de) * 2020-12-15 2022-06-15 Danfoss Power Electronics A/S Kühlkörperanordnung für einen Stromrichter

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4458305A (en) * 1981-05-12 1984-07-03 Lucas Industries Plc Multi-phase transistor/diode bridge circuit
US4724474A (en) * 1986-12-05 1988-02-09 Zenith Electronics Corporation Power bridge rectifier assembly
WO2003030247A2 (de) * 2001-09-28 2003-04-10 Siemens Aktiengesellschaft Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
EP1378941A2 (de) * 2002-07-03 2004-01-07 Hitachi, Ltd. Halbleitermodul und Leistungswandler

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58147351A (ja) 1982-02-26 1983-09-02 新日本製鐵株式会社 片面プレコ−ト鋼板
JPS6054342U (ja) * 1983-09-22 1985-04-16 富士電機株式会社 半導体装置
DE9200300U1 (de) 1992-01-13 1992-02-27 Silu Verwaltung Ag, Littau, Ch
DE9203000U1 (de) * 1992-03-06 1992-06-17 Eupec Europaeische Gesellschaft Fuer Leistungshalbleiter Mbh + Co.Kg, 4788 Warstein, De
JPH07256147A (ja) * 1994-03-18 1995-10-09 Hitachi Koki Co Ltd 遠心機用モータの制御装置
DE69535775D1 (de) * 1994-10-07 2008-08-07 Hitachi Ltd Halbleiteranordnung mit einer Mehrzahl von Halbleiterelementen
JPH10289999A (ja) * 1997-04-14 1998-10-27 Fuji Electric Co Ltd 絶縁ゲート型サイリスタ
JP2000125560A (ja) * 1998-10-15 2000-04-28 Nagano Japan Radio Co スイッチング電源装置
JP3525823B2 (ja) * 1999-09-13 2004-05-10 株式会社日立製作所 相補型ｉｇｂｔの実装構造
US6518880B2 (en) * 2000-06-28 2003-02-11 Denso Corporation Physical-quantity detection sensor
JP4226200B2 (ja) 2000-07-25 2009-02-18 三菱電機株式会社 半導体装置およびその製造方法
JP2002093995A (ja) * 2000-09-20 2002-03-29 Unisia Jecs Corp 半導体装置
JP2002203942A (ja) * 2000-12-28 2002-07-19 Fuji Electric Co Ltd パワー半導体モジュール
DE10103472A1 (de) 2001-01-26 2002-08-22 Eupec Gmbh & Co Kg Halbleitermodul
JP4761644B2 (ja) 2001-04-18 2011-08-31 三菱電機株式会社 半導体装置
EP1402421A2 (de) 2001-06-27 2004-03-31 Nova Ratio AG Integriertes dokumentationssystem mit zeitindiziertem relationalem datenbanksystem
US6856007B2 (en) * 2001-08-28 2005-02-15 Tessera, Inc. High-frequency chip packages
JP4039202B2 (ja) * 2002-10-16 2008-01-30 日産自動車株式会社 積層型半導体装置およびその組み立て方法
JP2004186504A (ja) * 2002-12-04 2004-07-02 Hitachi Unisia Automotive Ltd 半導体装置
DE10320877A1 (de) * 2003-05-09 2004-12-09 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
DE10329101A1 (de) 2003-06-27 2005-01-27 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Halbleiteranordnung und Verfahren zum Herstellen einer Halbleiteranordnung
DE10333329B4 (de) 2003-07-23 2011-07-21 SEMIKRON Elektronik GmbH & Co. KG, 90431 Leistungshalbleitermodul mit biegesteifer Grundplatte
JP2005184891A (ja) * 2003-12-16 2005-07-07 Toyota Motor Corp 電力変換装置およびそれを備えた自動車
JP2005184981A (ja) 2003-12-19 2005-07-07 Yaskawa Electric Corp エンコーダユニットおよびサーボモータ
JP4867140B2 (ja) * 2004-07-01 2012-02-01 富士電機株式会社 半導体装置
DE102005007373B4 (de) 2005-02-17 2013-05-29 Infineon Technologies Ag Leistungshalbleiterbaugruppe
US8164176B2 (en) * 2006-10-20 2012-04-24 Infineon Technologies Ag Semiconductor module arrangement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4458305A (en) * 1981-05-12 1984-07-03 Lucas Industries Plc Multi-phase transistor/diode bridge circuit
US4724474A (en) * 1986-12-05 1988-02-09 Zenith Electronics Corporation Power bridge rectifier assembly
WO2003030247A2 (de) * 2001-09-28 2003-04-10 Siemens Aktiengesellschaft Verfahren zum kontaktieren elektrischer kontaktflächen eines substrats und vorrichtung aus einem substrat mit elektrischen kontaktflächen
EP1378941A2 (de) * 2002-07-03 2004-01-07 Hitachi, Ltd. Halbleitermodul und Leistungswandler

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8472949B2 (en) 2005-02-17 2013-06-25 Infineon Technologies Ag Semiconductor assembly
US8115294B2 (en) 2006-03-17 2012-02-14 Infineon Technologies Ag Multichip module with improved system carrier
US7705470B2 (en) 2006-08-07 2010-04-27 Infineon Technologies Ag Semiconductor switching module and method
US7880288B2 (en) 2007-03-12 2011-02-01 Infineon Technologies Ag Semiconductor module with semiconductor chips and method for producing it
JP2009081976A (ja) * 2007-09-27 2009-04-16 Fuji Electric Systems Co Ltd 電力変換装置

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