DE102005063532B3 - Leistungshalbleiterbaugruppe - Google Patents

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Abstract

Leistungshalbleiterbaugruppe mit einem keramischen Träger (50), einem ersten Halbleiterchip (10) und einem zweiten Halbleiterchip (20), wobei- der erste Halbleiterchip (10) einen ersten Hauptanschluss (11) und einen zweiten Hauptanschluss (12) aufweist, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips (10) angeordnet sind,- der zweite Halbleiterchip (20) einen ersten Hauptanschluss (21) und einen zweiten Hauptanschluss (22) aufweist, die auf einander gegenüberliegenden Seiten des zweiten Halbleiterchips (20) angeordnet sind,- der Träger (50) eine erste Seite (51) aufweist, die mit einer strukturierten ersten Metallisierung (60) versehen ist und die einen ersten Abschnitt (61) und einen von diesem beabstandeten zweiten Abschnitt (62) aufweist,- der Träger (50) auf einer der ersten Seite (51) gegenüber liegenden zweiten Seite (52) eine zweite Metallisierung (67) aufweist,- der erste Halbleiterchip (10) auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (12) mechanisch und elektrisch leitend mit dem ersten Abschnitt (61) verbunden ist, wobei der erste Abschnitt (61) dafür vorgesehen ist und dazu eingerichtet ist, dass ihm eine positive Versorgungsspannung (U1+) zugeführt werden kann,- der zweite Halbleiterchip (20) auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (22) mechanisch und elektrisch leitend mit dem zweiten Abschnitt (62) verbunden ist, wobei der zweite Abschnitt (62) dafür vorgesehen ist und dazu eingerichtet ist, dass ihm eine negative Versorgungsspannung (U1-) zugeführt werden kann,- der erste Hauptanschluss (11) des ersten Halbleiterchips (10) und der erste Hauptanschluss (21) des zweiten Halbleiterchips (20) miteinander sowie mit einem zum Anschluss einer externen Last (100) oder einer weiteren externen Versorgungsspannung vorgesehenen ersten Anschlusskontakt (71) elektrisch leitend verbunden sind,- der erste Halbleiterchip (10) und der zweite Halbleiterchip (20) dadurch derart in Reihe geschaltet sind, dass sie eine Halbbrücke bilden, wobei der erste Abschnitt (61) der ersten Metallisierung (60) dafür vorgesehen ist und dazu eingerichtet ist, dass er die Halbbrücke mit der positiven Versorgungsspannung (U1+) elektrisch verbindet und der zweite Abschnitt (62) der ersten Metallisierung (60) dafür vorgesehen ist und dazu eingerichtet ist, dass er die Halbbrücke mit der negativen Versorgungsspannung (U1-) elektrisch verbindet, sodass der Halbbrücke über den ersten Abschnitt (61) der ersten Metallisierung (60) die positive Versorgungsspannung (U1+) und über den zweiten Abschnitt (62) der ersten Metallisierung (60) die negative Versorgungsspannung (U1-) zugeführt werden kann, und- die zweite Seite (52) des Trägers (50) mit einem metallischen Kühlkörper (70) in thermischem Kontakt steht.

Description

  • Die Erfindung betrifft eine Leistungshalbleiterbaugruppe.
  • Derartige Leistungshalbleiterbaugruppen umfassen typischerweise einen oder mehrere Halbleiterchips, die auf einem gemeinsamen Träger montiert sind. In der Regel weist jeder der Halbleiterchips zwei Hauptanschlüsse auf, die insbesondere bei vertikalen Bauelementen auf einander gegenüberliegenden Seiten des Halbleiterchips angeordnet sind.
  • Es ist üblich, die einzelnen Chips elektrisch leitend jeweils auf einem Träger zu montieren, der gleichzeitig einen Anschluss des Bauelements bildet.
  • In der Regel werden derartige Leistungshalbleiterbaugruppen zum Schalten einer Last verwendet. Dazu wird einer der Hauptanschlüsse mit der Last und der andere der Hauptanschlüsse mit einer Versorgungsspannung elektrisch leitend verbunden, wobei einer der Anschlüsse durch den Träger gebildet ist.
  • Solche Leistungshalbleiterbaugruppen werden häufig gegenüberliegend den Halbleiterchips mit einem Kühlkörper thermisch kontaktiert, um die in den Halbleiterchips entstehende Verlustwärme abzuleiten. Anstelle des Kühlkörpers oder zusätzlich zu diesem kann auf der den Halbleiterchips abgewandten Seite des Trägers eine Metallplatte, ein Wärmespeicher oder eine metallische Folie angeordnet sein.
  • In jedem Fall sind dabei zwischen den dem Träger zugewandten Hauptanschlüssen der Halbleiterchips und einer damit elektrisch leitend verbundenen Metallisierung des Trägers einerseits und dem Kühlkörper und/oder dem Wärmespeicher und/oder der Metallplatte und/oder der metallischen Folie Koppelkapazitäten ausgebildet, die insbesondere bei hohen Schalt- frequenzen zu Schaltungsverlusten führen. Ist der Kühlkörper, der Wärmespeicher, die Metallplatte bzw. die metallische Folie geerdet, so resultieren diese Schaltungsverluste im Wesentlichen aus Verschiebungsströmen im Erdleiter, ohne Erdung im Wesentlichen aus der Abstrahlung elektromagnetischer Wellen.
  • Aus der EP 0 706 221 ist es bekannt, mehrere IGBTs, die auf zwei Substrate verteilt angeordnet sind, zueinander parallel zu schalten.
  • In der DE 103 33 329 A1 ist ein Leistungshalbleitermodul mit zwei Substraten beschrieben, die mit Leistungshalbleiterbauelementen bestückt sind. Ähnliche Leistungshalbleitermodule sind aus den Publikationen EP 1 501 127 A2 und DE 103 16 355 B3 bekannt.
  • Aus der US 4 458 305 A ist eine dreiphasige Brückenschaltungsanordnung bekannt.
  • Es ist die Aufgabe der vorliegenden Erfindung, eine Leistungshalbleiterbaugruppe mit reduzierten Schaltungsverlusten und reduzierter Störstrahlung bereitzustellen, ohne die Wärmeableitung der Leistungshalbleiterbaugruppe zu verschlechtern.
  • Diese Aufgabe wird durch eine Leistungshalbleiterbaugruppe gemäß Anspruch 1 gelöst. Bevorzugte Ausführungsformen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Eine erfindungsgemäße Leistungshalbleiterbaugruppe umfasst einen keramischen Träger, einen ersten Halbleiterchip und einen zweiten Halbleiterchip. Der erste Halbleiterchip weist einen ersten Hauptanschluss und einen zweiten Hauptanschluss auf, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips angeordnet sind. Der zweite Halbleiterchip weist einen ersten Hauptanschluss und einen zweiten Hauptanschluss auf, die auf einander gegenüberliegenden Seiten des zweiten Halbleiterchips angeordnet sind.
  • Eine erste Seite des Trägers ist mit einer strukturierten ersten Metallisierung versehen, die einen ersten Abschnitt und einen von diesem beabstandeten zweiten Abschnitt aufweist. Weiterhin weist der Träger auf einer der ersten Seite gegenüber liegenden zweiten Seite eine zweite Metallisierung auf. Außerdem steht die zweite Seite mit einem metallischen Kühlkörper in thermischem Kontakt. Der erste Halbleiterchip ist auf der ersten Seite des Trägers angeordnet und mittels seines zweiten Hauptanschlusses mechanisch und elektrisch leitend mit dem ersten Abschnitt verbunden. Der erste Abschnitt ist dafür vorgesehen und dazu eingerichtet, dass ihm eine positive Versorgungsspannung zugeführt werden kann. Der zweite Halbleiterchip ist auf der ersten Seite des Trägers angeordnet und mittels seines zweiten Hauptanschlusses mechanisch und elektrisch leitend mit dem zweiten Abschnitt verbunden, sodass der erste Halbleiterchip und der zweite Halbleiterchip in Reihe geschaltet sind, um eine Halbbrücke zu bilden. Der zweite Abschnitt ist dafür vorgesehen und dazu eingerichtet, dass ihm eine negative Versorgungsspannung zugeführt werden kann.
  • Der erste Hauptanschluss des ersten Halbleiterchips und der erste Hauptanschluss des zweiten Halbleiterchips sind miteinander sowie mit einem zum Anschluss einer externen Last oder einer weiteren externen Versorgungsspannung vorgesehenen ersten Anschlusskontakt elektrisch leitend miteinander verbunden.
  • Damit ist bei der erfindungsgemäßen Leitungshalbleiterbaugruppe der Lastanschluss des Halbleiterchips auf dessen dem Träger abgewandter Seite angeordnet.
  • Der erste Abschnitt der ersten Metallisierung ist dafür vorgesehen und dazu eingerichtet, dass er die Halbbrücke mit der positiven Versorgungsspannung elektrisch verbindet und der zweite Abschnitt der ersten Metallisierung ist dafür vorgesehen und dazu eingerichtet, dass er die Halbbrücke mit der negativen Versorgungsspannung elektrisch verbindet, sodass der Halbbrücke über den ersten Abschnitt der erste Metallisierung die positive Versorgungsspannung und über den zweiten Abschnitt der ersten Metallisierung die negative Versorgungsspannung zugeführt werden kann.
  • Wird auf der dem Halbleiterchip abgewandten Seite des Trägers ein metallischer Kühlkörper angeordnet, so ist die eingangs erwähnte, zwischen dem Kühlkörper und dem mit dem Lastanschluss verbundenen Hauptanschluss gebildete Koppelkapazität gegenüber einer Anordnung gemäß dem Stand der Technik reduziert.
  • Ursache hierfür sind vor allem der durch den Kühlkörper hervorgerufene Abschirmeffekt sowie der vergrößerte Abstand zwischen dem Kühlkörper und dem mit dem Lastanschluss verbundenen Hauptanschluss.
  • Zum Anderen kann diese Koppelkapazität weiter reduziert werden, da die leitende Verbindung zwischen dem Lastanschluss und dem damit leitend verbundenen Hauptanschluss bei einer erfindungsgemäßen Anordnung eine geringere zur Koppelkapazität beitragende Fläche erfordert als eine entsprechende leitende Verbindung bei einer Anordnung gemäß dem Stand der Technik, bei der zumindest ein zwischen dem Halbleiterchip und dem Träger angeordneter Abschnitt der Metallisierung zur Koppelkapazität beiträgt. Dieser Abschnitt der Metallisierung ist mit dem Halbleiterchip verlötet und erfordert daher eine bestimmte Größe, die durch die Größe der betreffenden Lötfläche des Halbleiterchips bestimmt ist.
  • Bei einer erfindungsgemäßen Anordnung muss die leitende Verbindung zum Lastanschluss lediglich für die erforderliche Stromtragfähigkeit ausgelegt sein, da die Wärmeableitung nach wie vor über den dem Träger zugewandten Hauptanschluss des ersten Halbleiterchips erfolgt.
  • Die erfindungsgemäße Leistungshalbleiterbaugruppe wird nachfolgend anhand von bevorzugten Ausführungsformen unter Bezugnahme auf die beigefügten Figuren beispielhaft näher erläutert. In den Figuren zeigen:
    • 1 eine Seitenansicht einer als Halbbrücke ausgebildeten erfindungsgemäßen Leistungshalbleiterbaugruppe mit zwei zueinander komplementären Halbleiterchips, sowie zwei entsprechende Schaltbilder mit zwei Feldeffekttransistoren bzw. zwei bipolaren Transistoren,
    • 2 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei zueinander komplementären Halbleiterchips, die jeweils in Flip-Chip-Anordnung mit einem Träger verbunden sind, sowie zwei entsprechende Schaltbilder,
    • 3 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei äquivalenten Halbleiterchips, von denen der dem unteren Halbbrückenzweig zugeordnete Halbleiterchip in Flip-Chip-Anordnung mit einem Träger verbunden ist, sowie zwei entsprechende Schaltbilder,
    • 4 eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe mit zwei äquivalenten Halbleiterchips, von denen der dem oberen Halbbrückenzweig zugeordnete Halbleiterchip in Flip-Chip-Anordnung mit einem Träger verbunden ist, sowie zwei entsprechende Schaltbilder,
    • 5 das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, von denen jeder mit einer separaten Ansteuerschaltung angesteuert wird, wobei beide Ansteuerschaltungen mit dem Potenzial am Lastanschluss der Halbbrücke verbunden sind, sowie mit einer galvanisch trennenden Ansteuereinheit und einer Spannungsversorgungseinheit zur Bereitstellung der Versorgungsspannung für eine oder mehrere Ansteuerschaltungen,
    • 6a das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, die durch eine kombinierte Ansteuerschaltung angesteuert werden,
    • 6b den zeitlichen Verlauf der Ausgangsspannung des ersten Halbleiterchips gemäß 6a,
    • 6c den zeitlichen Verlauf der Ausgangsspannung des zweiten Halbleiterchips gemäß 6a,
    • 7a ein Schaltbild einer Halbbrücke mit zwei Halbleiterchips, deren Steueranschlüsse elektrisch leitend miteinander verbunden sind und die von einer kombinierten Ansteuerschaltung durch unterschiedliche Vorzeichen aufweisende Spannungspulse angesteuert werden,
    • 7b den zeitlichen Verlauf der Ausgangsspannung der kombinierten Ansteuerschaltung gemäß 7a,
    • 8 einen Querschnitt durch eine Ansteuereinheit mit Potenzialtrennstelle und eine Ansteuerschaltung, die in einem gemeinsamen Gehäuse angeordnet sind,
    • 9 einen Querschnitt durch eine Halbbrücke mit zwei Halbleiterchips, bei der der Lastanschluss mittels einer Leiterbahn mit den ersten Hauptanschlüssen elektrisch verbunden ist,
    • 10 einen Querschnitt durch eine Halbbrücke mit zwei Halbleiterchips, die mittels einer Folientechnik kontaktiert sind,
    • 11 eine perspektivische Ansicht einer Halbbrücke, bei der jeder Halbbrückenzweig mehrere zueinander parallel geschaltete Halbleiterchips aufweist, deren erste Hauptanschlüsse mit dem Lastanschluss elektrisch verbunden sind und deren Steueranschlüsse elektrisch miteinander verbunden sind,
    • 12 das Schaltbild eines an ein Stromnetz angeschlossenen Umrichters mit vorgeschaltetem Gleichrichter,
    • 13 ein Schaltbild gemäß 12, bei dem Thyristoren anstelle von IGBTs vorgesehen sind, und
    • 14 ein Schaltbild eines mit Thyristoren aufgebauten Gleichrichters.
  • In den Figuren bezeichnen gleiche Bezugszeichen gleiche Teile mit gleicher Bedeutung.
  • 1 zeigt eine Seitenansicht einer erfindungsgemäßen Leistungshalbleiterbaugruppe, die beispielhaft als Halbbrücke ausgebildet ist. Die Halbbrücke umfasst einen oberen Halbbrückenzweig I und einen unteren Halbbrückenzweig II. Der obere Halbbrückenzweig I umfasst einen ersten Halbleiterchip 10 und eine erste Diode 30, der untere Halbbrückenzweig II einen zweiten Halbleiterchip 20 und eine zweite Diode 40. Die Halbleiterchips 10 bzw. 20 weisen jeweils einen ersten Hauptanschluss 11 bzw. 21, einen zweiten Hauptanschluss 12 bzw. 22 sowie Steueranschlüsse 13 bzw. 23 auf.
  • Die Halbleiterchips 10, 20 sind mittels ihrer zweiten Hauptanschlüsse 12, 22 mit ersten und zweiten Abschnitten 61 bzw. 62 der strukturierten Metallisierung 60, die auf einer ersten Seite 51 des Trägers 50 angeordnet ist, elektrisch leitend und mechanisch verbunden.
  • Auf einer der ersten Seite 51 gegenüberliegenden zweiten Seite 52 weist der Träger 50 eine Metallisierung 67 auf. Der Träger 50 ist aus einer Keramik, die Metallisierungen 60, 67 sind vorzugsweise aus Kupfer gebildet. An der zweiten Seite 52 ist ein Kühlkörper 70 angeordnet, um in den Halbleiterchips 10, 20 anfallende Verlustwärme über deren zweite Hauptanschlüsse 12, 22, die strukturierte Metallisierung 60, den Träger 50 sowie die Metallisierung 67 zum Kühlkörper 70 hin abzuleiten.
  • Zur Realisierung der Halbbrücke sind er erste Halbleiterchip 10 und der zweite Halbleiterchip 20 elektrisch in Reihe geschaltet. Dazu sind ihre ersten Hauptanschlüsse 11, 21 elektrisch leitend miteinander verbunden. Die elektrisch leitende Verbindung zwischen den ersten Hauptanschlüssen 11, 21 kann beispielsweise mittels eines ersten Anschlusskontakts 71 erfolgen, der als gestanzter, vorzugsweise abgewinkelter Blechstreifen ausgebildet ist. Der erste Anschlusskontakt 71 kann gleichzeitig zum Anschließen einer externen Last ausgebildet sein und wird daher im Folgenden auch als Lastanschluss bezeichnet.
  • Die in 1 symbolisch dargestellte Koppelkapazität C zwischen dem Kühlkörper 70 und einer damit leitend verbundenen Metallisierung 67 des Trägers 50 einerseits und dem Anschlusskontakt 71 sowie den damit verbundenen ersten Hauptanschlüssen 11, 21 andererseits ist sehr gering, da die Dimensionierung des Anschlusskontaktes 71 im Wesentlichen nur durch die erforderliche Stromtragfähigkeit bestimmt ist, nicht jedoch durch ein bestimmtes Wärmeableitvermögen.
  • Darüber hinaus sind der Anschlusskontakt 71 und die damit leitend verbundenen Hauptanschlüsse 11, 21 auf der dem Träger 50 abgewandten Seite der Halbleiterchips 10 bzw. 20 angeordnet und damit relative weit vom Kühlkörper 70 beabstandet, was die Koppelkapazität C weiter reduziert.
  • Bei dem vorliegenden Ausführungsbeispiel sind der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 als zueinander komplementäre Bauelemente ausgeführt. Beispielsweise kann der erste Halbleiterchip 10 als n-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 11 den Source-Anschluss und dessen zweiter Hauptanschluss 12 den Drain-Anschluss darstellt. Ebenso kann der erste Halbleiterchip 10 auch als bipolarer npn-Transistor ausgebildet sein, bei dem der erste Hauptanschluss 11 den Emitter und der zweite Hauptanschluss 12 den Kollektor darstellt.
  • Entsprechend kann der zum ersten Halbleiterchip 10 komplementäre zweite Halbleiterchip 20 als p-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 21 den Source-Anschluss und dessen zweiter Hauptanschluss 22 den Drain-Anschluss darstellt. Ebenso kann der zweite Halbleiterchip 20 auch als bipolarer pnp-Transistor ausgebildet sein, dessen ersten Hauptanschluss 21 den Emitter und dessen zweiter Hauptanschluss 22 den Kollektor darstellt.
  • Die Dioden 30, 40 sind antiparallel zu den Laststrecken des ersten bzw. Halbleiterchips 10, 20 geschaltet und dienen dazu, den jeweiligen Halbleiterchip 10, 20 vor Spannungsspitzen zu schützen, wie sie entstehen können, wenn eine induktive Last, beispielsweise ein Motor, an dem betreffenden ersten Lastanschluss 11 bzw. 21 angeschlossen ist. Dazu ist die Kathode 31 der ersten Diode 30 elektrisch leitend mit dem ersten Abschnitt 61 der strukturierten Metallisierung 60 verbunden. Die Anode 32 der ersten Diode 30 ist mittels eines Bonddrahtes 77 elektrisch leitend mit dem ersten Hauptanschluss 11 des ersten Halbleiterchips 10 verbunden.
  • Entsprechend ist die zweite Diode 40 mit ihrer Anode 42 elektrisch leitend mit dem zweiten Abschnitt 62 der strukturierten Metallisierung 60 verbunden, während die Kathode 41 der zweiten Diode 40 mittels eines Bonddrahtes 78 elektrisch leitend mit dem ersten Hauptanschluss 21 des zweiten Halbleiterchips 20 verbunden ist.
  • Die Halbbrücke wird mit einer positiven Versorgungsspannung U1+ und einer negativen Versorgungsspannung U1- gespeist. Dazu wird - wie in 1 nicht näher dargestellt ist - die positive Versorgungsspannung U1+ dem ersten Abschnitt 61 der strukturierten Metallisierung 60 und die negative Versorgungsspannung U1- dem zweiten Abschnitt 62 der strukturierten Metallisierung 60 zugeführt.
  • Die in den Halbleiterchips 10, 20 entstehende Verlustwärme kann über deren zweite Hauptanschlüsse 12 bzw. 22 sowie über den Träger 50 mit seinen Metallisierungen 60, 67 zu einem Kühlkörper 70 hin abgeführt werden, der auf der den Halbleiterchips 10, 20 abgewandten Seite des Trägers 50 angeordnet und thermisch mit diesem kontaktiert ist.
  • Durch entsprechende Ansteuerung der Steueranschlüsse 13, 23 des ersten bzw. zweiten Halbleiterchips 10 bzw. 20 können die positive Versorgungsspannung U1+ und die negative Versorgungsspannung U1- der Halbbrücke auf den Lastanschluss 71 durchgeschaltet werden, wobei vorzugsweise der obere Halbbrückenzweig I und der untere Halbbrückenzweig II nicht gleichzeitig durchgeschaltet werden.
  • Die 1b und 1c zeigen Schaltbilder gemäß der Anordnung aus 1a, wobei zusätzlich eine bevorzugt induktive Last 100 an den Lastanschluss 71 angeschlossen ist. Bei dem Schaltbild gemäß 1b sind der erste Halbleiterchip 10 als n-Kanal-Feldeffekttransistor und der zweite Halbleiterchip 20 als p-Kanal-Feldeffekttransistor ausgebildet.
  • Bei dem Schaltbild gemäß 1c sind der erste Halbleiterchip 10 als bipolarer npn-Transistor und der zweite Halbleiterchip 20 als bipolarer pnp-Transistor ausgebildet.
  • 2a zeigt ebenfalls eine als Halbbrücke ausgebildete Leistungshalbleiterbaugruppe, bei der der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 als zueinander komplementäre Bauelemente ausgebildet sind. Beispielsweise kann der erste Halbleiterchip 10 als p-Kanal-Feldeffekttransistor oder als bipolarer pnp-Transistor und der zweite Halbleiterchip 20 als n-Kanal-Feldeffekttransistor oder als bipolarer npn-Transistor ausgebildet sein.
  • Wie bei der Halbbrücke gemäß 1a sind auch bei der Halbbrücke gemäß 2a die ersten Hauptanschlüsse 11, 21 elektrisch leitend miteinander sowie mit dem Lastanschluss 71 verbunden. Der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 sind dabei in Flip-Chip-Anordnung mit der strukturierten Metallisierung 60 des Trägers 50 verbunden. Das bedeutet, dass die Halbleiterchips 10, 20 nicht mit ihren Drain- bzw. Kollektoranschlüssen sondern mit ihren Source- bzw. Emitteranschlüssen und vorzugsweise auch mit den Steueranschlüssen 13, 23 mit der strukturierten Metallisierung 60 des Trägers 50 verbunden sind. Dazu wird gemäß einer bevorzugten Ausführungsform der Erfindung die Verbindung zwischen den zweiten Hauptanschlüssen 12, 22 und den Abschnitten 61 bzw. 62 der Metallisierung 60 sowie zwischen den Steueranschlüssen 13, 23 und den Abschnitten 63 bzw. 64 der Metallisierung 60 als Lötverbindung mittels sogenannter „Löt-Bumps“ 79 hergestellt. Ebenso können eine oder mehrere dieser Verbindungen auch vollflächig, beispielsweise mittels Löten oder mittels Niedertemperaturverbindungstechnik wie z.B. Drucksintern hergestellt werden. Zur Kontaktierung der zweiten Hauptanschlüsse 12, 22 sowie der Steueranschlüsse 13, 23 weist die strukturierte Metallisierung 60 voneinander beabstandete Abschnitte 61, 62, 63 und 64 auf.
  • Die 2b und 2c zeigen Schaltbilder zu der Anordnung gemäß 2a, wobei beispielhaft bei 2b der erste Halbleiterchip 10 als p-Kanal-Feldeffekttransistor und der zweite Halbleiterchip 20 als n-Kanal-Feldeffekttransistor ausgebildet sind. Bei dem Ausführungsbeispiel gemäß 2c sind der erste Halbleiterchip 10 als bipolarer pnp-Transistor und der zweite Halbleiterchip 20 als bipolarer npn-Transistor ausgebildet.
  • 3a zeigt ebenfalls eine erfindungsgemäße Leistungshalbleiterbaugruppe, die als Halbbrücke ausgebildet ist. Hierbei sind der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 als äquivalente Bauelemente ausgebildet, wobei der zweite Halbleiterchip 20 in Flip-Chip-Anordnung an einem zweiten Abschnitt 62 der strukturierten Metallisierung 60 des Trägers 50 befestigt und mit diesem elektrisch leitend verbunden ist.
  • Die ersten Hauptanschlüsse 11, 21 sind elektrisch leitend untereinander sowie mit einem Lastanschluss 71 verbunden. Wie in Verbindung mit den 3b und 3c ersichtlich ist, kann der erste Halbleiterchip 10 ein n-Kanal-Feldeffekttransisor sein, dessen erster Hauptanschluss 11 der Source-Anschluss und dessen zweiter Hauptanschluss 12 der Drain-Anschluss ist. Ebenso kann der erste Halbleiterchip 10 auch ein bipolarer npn-Transistor sein, dessen erster Hauptanschluss 11 der Emitter und dessen zweiter Hauptanschluss 12 der Kollektor ist.
  • Des Weiteren kann der zweite Halbleiterchip 20 beispielsweise als n-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 21 der Drain-Anschluss und dessen zweiter Hauptanschluss 22 der Source-Anschluss ist. Der zweite Halbleiterchip 20 kann jedoch auch als npn-Transistor ausgebildet sein, dessen erster Hauptanschluss 21 der Kollektor-Anschluss und dessen zweiter Hauptanschluss 22 der Emitter-Anschluss ist.
  • Auch 4a zeigt eine Leistungshalbleiterbaugruppe, die als Halbbrücke mit zwei komplementären Halbleiterchips 10, 20 ausgebildet ist. Bei diesem Ausführungsbeispiel ist der erste Halbleiterchip 10 in Flip-Chip-Anordnung mit einem Abschnitt 61 der strukturierten Metallisierung 60 des Trägers 50 verbunden.
  • Der erste Halbleiterchip 10 kann beispielsweise als p-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 11 der Drain-Anschluss und dessen zweiter Hauptanschluss 12 der Source-Anschluss ist. Ebenso kann der erste Halbleiterchip 10 als bipolarer pnp-Transistor ausgebildet sein, dessen erster Hauptanschluss 11 der Kollektor-Anschluss und dessen zweiter Hauptanschluss 12 der Emitter-Anschluss ist.
  • Der zweite Halbleiterchip 12 kann ebenfalls als P-Kanal-Feldeffekttransistor ausgebildet sein, dessen erster Hauptanschluss 21 der Source-Anschluss und dessen zweiter Hauptanschluss 22 der Drain-Anschluss ist. Ebenso kann der zweite Halbleiterchip 20 als bipolarer pnp-Transistor ausgebildet sein, dessen erster Hauptanschluss 21 der Emitter-Anschluss und dessen zweiter Hauptanschluss 22 der Kollektor-Anschluss ist.
  • Die 4b und 4c zeigen Schaltbilder für bevorzugte Ausführungsformen der Leistungshalbleiterbaugruppe gemäß 4a.
  • Bei allen Ausführungsbeispielen gemäß den 1 bis 4 sind der erste Halbleiterchip 10 des oberen Halbbrückenzweigs I und der zweite Halbleiterchip 20 des unteren Halbbrückenzweigs II einer Halbbrücke bevorzugt vom gleichen Bauteiltyp, d.h. entweder beide als Feldeffekt-Transistoren oder beide als bipolare Transistoren ausgebildet. Anstelle eines ersten Halbleiterchips 10 können auch mehrere dazu identische Halbleiterchips elektrisch parallel geschaltet und vorzugsweise mit ihren zweiten Seiten 12 mit einem gemeinsamen Abschnitt 61 der strukturierten Metallisierung 60 verbunden sein. In entsprechender Weise können auch anstelle des zweiten Halbleiterchips 20 mehrere derartige Halbleiterchips elektrisch parallel geschaltet und mit ihren zweiten Seiten mit einem gemeinsamen zweiten Abschnitt 62 der strukturierten Metallisierung 60 verbunden sein.
  • In den 1a, 2a, 3a, 4a sind jeweils Dioden 30, 40 parallel zu einem Halbleiterchip 10, 20 geschaltet. Das wesentliche Merkmal von Dioden ist ein in einem Halbleiterkörper ausgebildeter pn-Übergang. Ein solcher pn-Übergang wird in der Regel dadurch hergestellt, dass in einem dotierten Gebiet eine zu diesem komplementär dotierte Wanne erzeugt wird. Die Dotierung des dotierten Gebietes ist dabei vorzugsweise durch die Grunddotierung eines Substrates gebildet.
  • In klassischer Weise wird dabei ein n-dotiertes Substrat verwendet, in dem eine p-dotierte Wanne erzeugt wird. Es kann jedoch umgekehrt auch ein p-dotiertes Substrat verwendet werden, in dem eine n-dotierte Wanne erzeugt wird.
  • Bei den Anordnungen gemäß den 1 bis 4 ist vorzugsweise jeweils eine der Dioden 30, 40 - beispielsweise als Freilaufdiode - einem der Halbleiterchips 10, 20 zugeordnet. Dabei besteht die Möglichkeit, die betreffende Diode 30, 40 im Halbleiterkörper des Halbleiterchips 10, 20 zu integrieren.
  • Üblicher Weise wird bei der Herstellung eines Halbleiterchips 10, 20 zunächst ein Halbleiterkörper mit einer p- oder n-Grunddotierung bereitgestellt und darin die Struktur Halbleiterchips erzeugt. Bei einem Halbleiterchip, der beispielsweise als Leistungsschalter ausgebildet ist und in dessen Halbleiterkörper eine Diode in der beschriebenen Weise integriert ist, ist es vorteilhaft, wenn sich der Aufbau der Diode dem des Halbleiterchips anschließt, d.h. wenn der Halbleiterkörper des Halbleiterchips ein n-Grunddotierung aufweist, ist es vorteilhaft, die Anode der integrierten Diode als p-Wanne herzustellen und wenn der Halbleiterkörper des Halbleiterchips ein p-Grunddotierung aufweist, ist es vorteilhaft, die Kathode der integrierten Diode als n-Wanne herzustellen.
  • Bei den Anordnungen gemäß den 1a, 2a, 3a, 4a sind die ersten Hauptanschlüsse 11, 21 mittels eines wechselndes Potenzial führenden ersten Anschlusskontaktes 71 miteinander verbunden. Dabei kann der erste Anschlusskontakt 71 sowohl elektrisch leitend mit einem Abschnitt der strukturierten Metallisierung 60 verbunden als auch von der Metallisierung 60 beabstandet sein.
  • Je größer im zweiten Fall der Abstand zwischen der Metallisierung 60 und dem ersten Anschlusskontakt 71 in vertikaler Richtung gewählt ist, desto geringer ist die Koppelkapazität zwischen dem ersten Anschlusskontakt 71 und einem auf der dem Träger 50 abgewandten Seite der Halbleiterchips 10, 20 angeordneten und gegebenenfalls geerdeten Kühlkörper 70. Zwischen dem ersten Anschlusskontakt 71 und dem Träger 50 kann dabei abschnittweise ein Dielektrikum oder Luft angeordnet sein.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung ist der Abstand zwischen dem ersten Anschlusskontakt 71 und dem Träger 50 größer oder gleich dem kleineren der Abstände zwischen dem Träger 50 und der diesem abgewandten Seiten der ersten Lastanschlüsse 11, 21.
  • Um dem Lastanschluss 71 gezielt die positive Versorgungsspannung U1+ oder die negative Versorgungsspannung U1- der Halbbrücke zuführen zu können, ist es erforderlich, die Steueranschlüsse 13, 23 der Halbleiterchips 10 bzw. 20 entsprechend anzusteuern. Wie in 5a dargestellt ist, kann dies beispielsweise mittels zweier Ansteuerschaltungen 81, 82 erfolgen.
  • Zur Ansteuerung eines Feldeffekt-Transistors ist die entsprechende Ansteuerschaltung sowohl mit dem Source-Anschluss als auch mit dem Steueranschluss verbunden.
  • Bei der Ansteuerung eines bipolaren Transistors ist die entsprechende Ansteuerschaltung mit dem Emitter und mit dem Steueranschluss des Transistors verbunden.
  • Damit ergibt sich speziell bei den Ausführungsbeispielen gemäß den 1a, 1b und 1c der Vorteil, dass keine der Ansteuerschaltungen mit der positiven oder negativen Versorgungsspannung U1+ bzw. U1- der Halbbrücke verbunden werden muss, so dass sich eine ansonsten wegen der üblicherweise hohen Beträge der Versorgungsspannungen U1+ bzw. U1- erforderliche Potenzialtrennung erübrigt.
  • In 5a ist beispielsweise eine Halbbrücke gemäß 1b gezeigt, an die eine Last 100 angeschlossen ist. Der Steueranschluss 13 des ersten Halbleiterchips 10 ist mit dem Ausgang einer Ansteuerschaltung 81, der Steuereingang 23 des zweiten Halbleiterchips 20 mit dem Ausgang einer zweiten Ansteuerschaltung 82 verbunden. Des Weiteren sind die erste und die zweite Ansteuerschaltung 81, 82 mit den ersten Hauptanschlüssen 11 bzw. 21 des ersten bzw. zweiten Halbleiterchips 10 bzw. 20 verbunden.
  • Um den ersten Halbleiterchip 10 aufzusteuern, gibt die erste Ansteuerschaltung 81 bezogen auf den ersten Hauptanschluss 11 eine Spannung US1 auf den Steueranschluss 13 des ersten Halbleiterchips 10. Entsprechend gibt die zweite Ansteuerschaltung 82 zum Aufsteuern des zweiten Halbleiterchips 20 eine Spannung US2 auf den Steueranschluss 23 des zweiten Halbleiterchips 20.
  • Damit wird der ersten Halbleiterchip 10 mit einer ersten Steuerspannung ΔUS1 = US1-UL und der zweite Halbleiterchip 20 mit einer zweiten Steuerspannung ΔUS2 = UL-US2 angesteuert. Die erste und die zweite Steuerspannung ΔUS1, ΔUS2 sind somit auf das Potenzial UL der elektrisch leitend miteinander verbundenen Hauptanschlüsse 11, 21 bezogen.
  • Die Beträge der von den Ansteuerschaltungen 81, 82 ausgegebenen ersten bzw. zweiten Steuerspannung ΔUS1 bzw. ΔUS2 liegen vorzugsweise im Bereich von etwa 15 V. Daher sind an die Isolationsfestigkeit zwischen den Ansteuerschaltungen 81, 82 keine besonders hohen Anforderungen zu stellen, so dass es möglich ist, beide Ansteuerschaltungen 81, 82 in einer gemeinsamen Einheit, beispielsweise in einem gemeinsamen Chipgehäuse oder einem gemeinsamen integrierten Schaltkreis, zu integrieren.
  • 6a zeigt das Schaltbild einer Halbbrücke mit zwei Halbleiterchips, die durch eine kombinierte Ansteuerschaltung 83 angesteuert werden. Die kombinierte Ansteuerschaltung 83 ist ausgangsseitig mit den Steuereingängen 13 bzw. 23 des ersten bzw. zweiten Halbleiterchips 10, 20 sowie mit dem Lastanschluss 71 verbunden. Die von dieser Ansteuerschaltung 83 auf die Steuereingänge 13, 23 ausgegebenen Steuerspannungen ΔUS1 und ΔUS2 entsprechen den Steuerspannungen ΔUS1 bzw. ΔUS2 gemäß 5a.
  • Ein typischer Verlauf der Ansteuerspannung ΔUS1 zur Ansteuerung des ersten Halbleiterchips 10 gemäß 6a ist in 6b gezeigt. Die Ansteuerspannung ΔUS1 ist bezogen auf das Potenzial UL der leitend miteinander verbundenen ersten Hauptanschlüsse 11 und 21 dargestellt. Der erste Halbleiterchip 10 wird mittels eines ausreichend positiven Ansteuersignals 85 der Ansteuerspannung ΔUS1 aufgesteuert, so dass das Potenzial UL im wesentlichen der positiven Versorgungsspannung U1+ entspricht.
  • Entsprechend wird der zweite Halbleiterchip 20 mittels eines ausreichend negativen Ansteuersignals 86 der Ansteuerspannung ΔUS2 aufgesteuert, so dass das Potenzial UL im wesentlichen der negativen Versorgungsspannung U1- entspricht.
  • Die Ansteuerspannungen ΔUS1 und ΔUS2 sind so aufeinander abgestimmt, dass sich nie beide Halbleiterchips 10, 20 gleichzeitig in leitendem Zustand befinden. Zwischen dem Einschalten des einen Halbleiterchips 10 bzw. 20 und dem Ausschalten des anderen Halbleiterchips 20 bzw. 10 ist jeweils eine Totzeit Δtd vorgesehen, während der sich beide Halbleiterchips 10, 20 im Sperrzustand befinden.
  • Eine weitere Schaltungsvariante, bei der die Steuereingänge 13 und 23 des ersten bzw. zweiten Halbleiterchips 10 bzw. 20 elektrisch miteinander verbunden sind, zeigt 7a. Die Halbleiterchips 10, 20 werden mittels einer kombinierten Ansteuerschaltung 83, die eine Spannung US an die miteinander verbundenen Steuereingänge 13, 23 ausgibt, angesteuert. Auf die Halbleiterchips 10, 20 wirkt damit eine Ansteuerspannung ΔUS = US-UL.
  • Einen möglichen Verlauf einer solchen Ansteuerspannung ΔUS in Abhängigkeit von der Zeit t zeigt 7b. Die Ansteuerspannung ΔUS weist bezogen auf die Spannung UL des Lastanschlusses positive Pulse 85 auf, die den ersten Halbleiterchip 10 aufsteuern, sowie negative Pulse 86, die den zweiten Halbleiterchip 20 aufsteuern. Zeitlich benachbarte positive bzw. negative Pulse 85, 86 sind wiederum durch eine Totzeit Δtd beabstandet.
  • Infolge der niedrigen Beträge der Steuerspannungen ΔUS1 und ΔUS2 ist es außerdem ausreichend, für beide Ansteuerschaltungen 81, 82 gemäß 5a bzw. für eine kombinierte Ansteuerschaltung 83 gemäß den 6a und 7a nur eine einzige, gemeinsame und galvanisch trennende Ansteuereinheit 90 vorzusehen, deren Sekundärseite sowohl mit einem Eingang der ersten Ansteuerschaltung 81 als auch mit einem Eingang der zweiten Ansteuerschaltung 82 elektrisch leitend verbunden ist. Infolge der erfindungsgemäßen Schaltungsanordnung kann somit eine Potenzialtrennstelle eingespart werden.
  • Ein weiterer Vorteil, der durch eine gemeinsame Ansteuerschaltung, wie sie z.B. in den 5a-c, 6a und 7 gezeigt ist, entsteht, ist die Möglichkeit, in die Ansteuerschaltungen 81 und/oder 82 gemäß 5a sowie in die Ansteuerschaltungen 83 gemäß 6a oder 7a eine Verriegelungsschaltung (Exklusiv-Oder Schaltung) zu integrieren, die verhindert, dass sich der erste Halbleiterchip 10 und der zweite Halbleiterchip 20 gleichzeitig in leitendem Zustand befinden, ohne dass potenzialtrennende Maßnahmen erforderlich sind. Hierdurch können zum einen Schaltverzögerungen (Totzeiten Δtd) reduziert und zum anderen Kosten für die Potenzialtrennung eingespart werden.
  • Die Ansteuereinheit 90 umfasst vorzugsweise einen kernlosen Transformator, der bevorzugt in einer der Ansteuerschaltungen 81, 82 oder 83, integriert ist. Anstelle einer mit einem kernlosen Transformator realisierten galvanisch trennenden Ansteuereinheit 90 kann auch eine galvanisch trennende Ansteuereinheit 90' gemäß 5b vorgesehen sein, bei der die galvanische Trennung mittels eines Optokopplers erfolgt. Ein derartiger kernloser Transformator oder Optokoppler einer solchen Ansteuereinheit 90 kann optional in ein gemeinsames Chipgehäuse der Ansteuerschaltungen 81 und 82 integriert werden.
  • Die Ansteuerschaltungen 81, 82 bei der Schaltungsanordnung gemäß 5a sind elektrisch leitend mit dem Lastanschluss 71 verbunden und geben bezogen auf dessen Potenzial UL Steuerspannungen ΔUS1 bzw. ΔUS2 auf die Steuereingänge 13 bzw. 23 aus. Dadurch ist es möglich, beide Ansteuerschaltungen 81, 82 aus einer gemeinsamen Spannungsversorgungseinheit, die gegenüber der Primärseite der Ansteuereinheit 90 isoliert ist, zu versorgen. Solche Spannungsversorgungseinheiten sind typischerweise als Gleichstrom-Wandler (DC-DC-Wandler) ausgebildet und umfassen einen Transformator.
  • Eine derartige Spannungsversorgungseinheit 99 ist in 5c dargestellt. Die Versorgungsspannungseinheit 99 erzeugt aus einer Eingangsspannungsdifferenz UE eine positive Ausgangsspannung U2+, eine negative Ausgangsspannung U2- sowie eine dazwischenliegende Ausgangspannung U20. Die Ausgangsspannung U20 wird elektrisch leitend mit dem Lastanschluss 71 verbunden, an den auch die erste und zweite Ansteuerschaltung 81 bzw. 82 angeschlossen sind. Weiterhin wird die positive Ausgangsspannung U2+ mit der ersten Ansteuerschaltung 81 und die negative Ausgangsspannung U2- mit der zweiten Ansteuerschaltung 82 verbunden. Durch die gemeinsame Speisung der beiden Ansteuerschaltungen 81, 82 aus einer gemeinsamen Spannungsversorgungseinheit 99 entfällt insbesondere ein in einer zweiten Spannungsversorgungseinheit erforderlicher Transformator.
  • 8 zeigt ein Ansteuerbauelement mit einer Ansteuereinheit und einer Ansteuerschaltung zur Ansteuerung einer Halbbrücke, welche in einem gemeinsamen Gehäuse 89 angeordnet sind.
  • Die Ansteuereinheit umfasst einen Ansteuer-IC 90a sowie einen kernlosen Übertrager („coreless transformer“), der im Wesentlichen aus einer Primärwicklung 90b und einer Sekundärwicklung 90c gebildet ist. Die Primärwicklung 90b und die Sekundärwicklung 90c sind mittels eines Isolators 90d voneinander isoliert und bilden zusammen eine Potenzialtrennstelle.
  • Eine derartige Ansteuerschaltung kann beispielsweise als Ansteuerschaltung 90 gemäß 5a, 6a oder 7a eingesetzt werden.
  • Die Ansteuerschaltung kann - wie in 8 dargestellt - als kombinierte Ansteuerschaltung 83 entsprechend der Ansteuerschaltung 83 gemäß 6a oder 7a ausgebildet sein, oder alternativ - wie in 8 nicht dargestellt - eine erste und eine zweite Ansteuerschaltung 81, 82 entsprechend den Ansteuerschaltungen 81, 82 gemäß 5a ausgebildet sein.
  • In 1a wurde ein Anschlusskontakt 71 erläutert, der die ersten Hauptanschlüsse 11, 21 elektrisch miteinander verbindet. Eine weiteres bevorzugtes Ausführungsbeispiel einer elektrisch leitenden Verbindung zwischen den ersten Hauptanschlüssen 11, 21 ist in 9 gezeigt. Dabei weist die Metallisierung 60 des Trägers 50 einen mit einem Anschlusskontakt 71 leitend verbundenen fünften Abschnitt 65, z.B. eine Leiterbahn, auf, der mittels eines Bonddrahtes 84 elektrisch leitend an die ersten Hauptanschlüsse 11, 21 angeschlossen ist.
  • Auch bei diesem Ausführungsbeispiel ist die Koppelkapazität zwischen dem Kühlkörper 70 und der Metallisierung 67 einerseits und dem Lastanschluss 71, den ersten Hauptanschlüssen 11, 21, dem fünften Abschnitt 65 der Metallisierung 60 und dem Bonddraht 84 andererseits insbesondere infolge der geringen Abmessungen des fünften Abschnitts 65 ebenfalls sehr gering, obwohl der fünfte Abschnitt 65 in der Ebene der Metallisierung 60 und damit nahe an der Metallisierung 67 und am Kühlkörper 70 angeordnet ist.
  • 10 zeigt einen Querschnitt durch eine Halbbrücke mit zwei Halbleiterchips 10, 20, die mittels einer Folientechnik kontaktiert sind. Die Halbleiterchips 10, 20 sind in Reihe geschaltet und mit ihren ersten Hauptanschlüssen 11, 21 elektrisch leitend miteinander verbunden. Die Anordnung der Halbleiterchips 10, 20 entspricht im Wesentlichen derjenigen aus 1a und 9, wobei prinzipiell auch Anordnungen gemäß den 2a, 3a und 4a mittels einer entsprechend angepassten Folientechnik realisierbar sind.
  • Die Folientechnik umfasst jeweils eine elektrisch leitende erste, zweite und dritte Metallfolie 74, 75 bzw. 76, die mittels elektrisch isolierender Folien 80 voneinander isoliert sind.
  • Ein mit der ersten Metallfolie 74 elektrisch leitend verbundener zweiter Anschlusskontakt 72 ist dazu vorgesehen, dem zweiten Hauptanschluss 12 des ersten Halbleiterchips 10 eine positive Versorgungsspannung U1+ zuzuführen.
  • Entsprechend ist ein mit dem zweiten Abschnitt 62 der strukturierten Metallisierung elektrisch leitend verbundener dritter Anschlusskontakt 73 dazu vorgesehen, dem zweiten Hauptanschluss 22 des zweiten Halbleiterchips 20 eine negative Versorgungsspannung U1- zuzuführen.
  • Der erste Anschlusskontakt 71 - in dieser Ansicht nicht erkennbar - stellt wiederum den Lastanschluss der Halbbrücke dar und ist elektrisch leitend an der zweiten Metallfolie 75 angeschlossen, die die ersten Hauptanschlüsse 11, 21 des ersten bzw. zweiten Halbleiterchips 10 bzw. 20 elektrisch miteinander verbindet.
  • In 10 nicht erkennbar sind die zu den Laststrecken der Halbleiterchips 10, 20 antiparallel geschalteten Dioden entsprechend den Dioden 30, 40 gemäß den 1a und 9, da sie bei der Halbbrücke gemäß 10 hinter den Halbleiterchips 10, 20 angeordnet sind und von diesen verdeckt werden. Die Anti-Parallelschaltung der Dioden erfolgt vorzugsweise mittels derselben Folientechnik, die auch zur Beschaltung der Halbleiterchips 10, 20 verwendet wird.
  • Der zweite und dritte Anschlusskontakt 72 bzw. 73 sowie vorzugsweise auch der nicht dargestellte erste Anschlusskontakt sind auf der dem ersten Halbleiterchip 10 abgewandten Seite des zweiten Halbleiterchips 20 angeordnet und verlaufen im wesentlichen parallel zueinander, bevorzugt senkrecht zum Träger 50 und erstrecken sich vorzugsweise etwa über die Breite des Trägers 50.
  • Bei einer derartigen Beschaltung fließt - eine an den ersten Anschlusskontakt angeschlossene externe Last vorausgesetzt - der Laststrom bei durchgeschaltetem ersten Halbleiterchip 10 und sperrendem zweiten Halbleiterchip 20 ausgehend vom zweiten Anschlusskontakt 72 über die erste Metallfolie 74 vom zweiten Anschlusskontakt 72 weg und dann in der Gegenrichtung über den ersten Abschnitt 61 der Metallisierung 60, die Laststrecke des ersten Halbleiterchips 10 und die zweite Metallfolie 75 und dem mit dieser elektrisch leitend verbundenen fünften Abschnitt 65 der strukturierten Metallisierung 60 zum ersten Anschlusskontakt.
  • Entsprechend fließt der Strom bei sperrendem ersten Halbleiterchip 10 und bei durchgeschaltetem zweiten Halbleiterchip 20 ausgehend vom ersten Anschlusskontakt über den fünften Abschnitt 65 der Metallisierung, die zweite Metallfolie 75 vom ersten Anschlusskontakt weg, und dann in Gegenrichtung über die Laststrecke des zweiten Halbleiterchips 20 und den zweiten Abschnitt 62 der Metallisierung 60 zum dritten Anschlusskontakt 73.
  • In jedem der beiden Fälle fließt der Laststrom zunächst vom Bereich der Anschlusskontakte weg und dann wieder in entgegengesetzter Richtung auf den Bereich der Anschlusskontakte zu, wodurch unerwünschte Störstrahlung verringert wird.
  • Optional können die Anschlusskontakte 72, 73, 74 auch auf der dem zweiten Halbleiterchip 20 abgewandten Seite des ersten Halbleiterchips 10 angeordnet sein.
  • Bei Anordnungen, bei denen an einem Abschnitt der strukturierten Metallisierung 60 wie dem fünften Abschnitt 65 bei den 9 und 10 ein wechselndes Potenzial, beispielsweise das Lastpotenzial UL, anliegt, kann die Fläche dieses Abschnitts kleiner gewählt werden als beim Stand der Technik. Beim Stand der Technik nämlich ist dieser Abschnitt flächig mit jeweils einem Lastanschluss des ersten bzw. zweiten Halbleiterchips verbunden und somit ist dessen Fläche durch die Flächen der betreffenden Lastanschlüsse bestimmt.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung ist die Fläche eines ein wechselndes Potenzial, insbesondere eines wechselndes Lastpotenzial UL führenden Abschnitts 65 der Metallisierung 60 kleiner oder gleich 30% der kleinsten der Flächen der Hauptanschlüsse 11, 12, 21, 22 des ersten und zweiten Halbleiterchips 10, 20.
  • 11 zeigt eine perspektivische Ansicht einer Halbbrücke. Der obere Halbbrückenzweig I weist zwei zueinander parallel geschaltete erste Halbleiterchips 10, der untere Halbbrückenzweig II zwei zueinander parallel geschaltete zweite Halbleiterchips 20 auf.
  • Die ersten Halbleiterchips 10 sind mit ihren zweiten Hauptanschlüssen 12 auf einen ersten Abschnitt 61, die zweiten Halbleiterchips 20 mit ihren zweiten Hauptanschlüssen 22 auf einen zweiten Abschnitt 62 der strukturierten Metallisierung 60 gelötet.
  • Die ersten Hauptanschlüsse 11, 21 der Halbleiterchips 10, 20 sind mittels Bonddrähten 84 mit einem fünften Abschnitt 65 der strukturierten Metallisierung 60 verbunden, an den eine externe Last mittels eines nicht dargestellten ersten Anschlusskontakts angeschlossen werden kann.
  • Die Steueranschlüsse 13 bzw. 23 der Halbleiterchips 10, 20 sind mittels Bonddrähten 87 bzw. 88 mit einem sechsten Abschnitt 66 der strukturierten Metallisierung 60 und damit entsprechend dem Schaltbild gemäß 7a auch miteinander verbunden. Über den sechsten Abschnitt 66 kann den Steueranschlüssen 13, 23 eine Steuerspannung US entsprechend der Steuerspannung US gemäß den 7a und 7b zugeführt werden.
  • Der erste Abschnitt 61 der Metallisierung 60 ist elektrisch mit einem flächig ausgebildeten zweiten Anschlusskontakt 72 verbunden. Der zweite Abschnitt 62 weist zwei Fortsätze auf, die den ersten Abschnitt 61 umgreifen und elektrisch mit einem ebenfalls flächig ausgebildeten dritten Anschlusskontakt 73 verbunden. Der zweite Anschlusskontakt 72 und der dritte Anschlusskontakt 73 dienen dazu, der Halbbrücke eine positive bzw. negative Versorgungsspannung U1+ bzw. U1- zuzuführen.
  • 12 zeigt ein Schaltbild eines an ein Wechselstromnetz N angeschlossenen Umrichters, an den wiederum eine Last 100 angeschlossen ist.
  • Der Wechselrichter W umfasst drei mit IGBTs 10a, 20a, 10b, 20b, 10c, 20c und Dioden 30a, 40a, 30b, 40b, 30c, 40c realisierte Halbbrücken. Jede Halbbrücke wird durch eine Treiberelektronik 105a, 105b, 105c angesteuert. Jede dieser Treiberelektroniken 105a, 105b, 105c umfasst eine Ansteuerschaltung und eine Ansteuereinheit entsprechend der Ansteuerschaltung 83 und der Ansteuereinheit 90 gemäß 6a. Alternativ dazu können jedoch eine oder mehrere der Halbbrücken auch entsprechend den Schaltungen gemäß den 5a-c oder 7a, 7b angesteuert werden.
  • An die Lastanschlüsse 71a, 71b und 71c der Halbbrücken ist eine als Motor ausgebildete Last 100 angeschlossen. Mittels eines ersten, zweiten und dritten Stromsensors 91, 92 bzw. 93 - wobei der zweite Stromsensor 92 optional ist - ermittelt eine Überwachungselektronik 120 die Lastströme der Halbbrücken sowie deren Phasenlagen zueinander und gibt die ermittelten Daten an eine Steuerelektronik 110 weiter, die in Abhängigkeit davon die Treiberelektroniken 105a, 105b, 105c für die einzelnen Halbbrücken ansteuert.
  • Die positive und die negative Versorgungsspannung U1+ bzw. U1- der Halbbrücke wird mittels eines Gleichrichters G erzeugt, der sechs Dioden 130a, 140a, 130b, 140b, 130c, 140c sowie einen Kondensator C0 umfasst. Anstelle der Dioden 130a, 140a, 130b, 140b, 130c, 140c des Gleichrichters G kann jeweils auch ein Thyristor vorgesehen sein (siehe hierzu auch 14).
  • Der Gleichrichter G wird über Anschlüsse 171a, 171b, 171c vom Netz N gespeist. An den Anschlüssen 171a, 171b, 171c, die mit ersten Hauptanschlüssen 131a, 131b, 131c, 141a, 141b, 141c der Dioden 130a, 140a, 130b, 140b, 130c, 140c bzw. Thyristoren leitend verbunden sind, liegt also wechselndes Potenzial an, so dass es auch hier infolge von Koppelkapazitäten zwischen den Dioden 130a, 140a, 130b, 140b, 130c, 140c bzw. Thyristoren sowie elektrisch damit verbundener Anschlussleitungen und Kontaktflächen einerseits und einem metallischen Kühlkörper, andererseits zu Schaltungsverlusten durch Umladungsvorgänge oder durch elektromagnetische Abstrahlung kommen kann.
  • Die Dioden 130a, 140a, 130b, 140b, 130c, 140c bzw. Thyristoren sind bevorzugt als Halbleiterchips ausgebildet, auf der ersten Seite eines Trägers angeordnet und mittels ihrer zweiten Seiten 132a, 142a, 132b, 142b, 132c, 142c mit einer Metallisierung der ersten Seite des Trägers verbunden. Auf einer der ersten Seite gegenüberliegenden zweiten Seite des Trägers ist vorzugsweise ein metallischer Kühlkörper angeordnet und thermisch mit den Halbleiterchips verbunden. Bei einer derartigen Anordnung sind die ersten Hauptanschlüsse 131a, 131b, 131c, 141a, 141b, 141c bevorzugt auf der dem Träger abgewandten Seite der betreffenden Halbleiterchips angeordnet.
  • 13 zeigt ein Schaltbild eines an ein Netz N angeschlossenen Gleichrichters G und eines nachgeschalteten Umrichters W, wie es bereits aus 12 bekannt ist, allerdings sind bei dem Umrichter W gemäß 13 Thyristoren anstelle von IGBTs bei dem Umrichter W gemäß 12 vorgesehen.
  • Dabei sind gemäß einer bevorzugten Ausführungsform der Erfindung die ersten Halbleiterchips 10a, 10b, 10c als p-gesteuerte Thyristoren und die zweiten Halbleiterchips 20a, 20b, 20c als n-gesteuerte Thyristoren ausgebildet, was den Vorteil aufweist, dass für die Ansteuerung der Thyristoren jeweils einer Halbbrücke 10a/20a, 10b/20b, 10c/20c eine gemeinsame Treiberelektronik 105a, 150b bzw. 105c ohne Potenzialtrennung verwendet werden kann.
  • Die Kathode jedes der p-gesteuerten Thyristoren stellt jeweils den ersten Hauptanschluss 11a, 11b, 11c des ersten Halbleiterchips 10a, 10b, 10c dar und die Anode jedes der p-gesteuerten Thyristoren stellt jeweils den zweiten Hauptanschluss 12a, 12b, 12c des ersten Halbleiterchips 10a, 10b, 10c dar. Die Anode jedes der n-gesteuerten Thyristoren stellt jeweils den ersten Hauptanschluss 21a, 21b, 21c des zweiten Halbleiterchips 20a, 20b, 20c dar und die Kathode jedes der n-gesteuerten Thyristoren stellt jeweils den zweiten Hauptanschluss 22a, 22b, 22c des zweiten Halbleiterchips 20a, 20b, 20c dar. Die Kathode jedes der p-gesteuerten Thyristoren ist jeweils elektrisch leitend mit der Anode des jeweils zugeordneten der n-gesteuerten Thyristoren verbunden.
  • 14 zeigt ein Schaltbild eines an ein Netz N angeschlossenen Gleichrichters G. Dieser Gleichrichter G ist aus Thyristoren gebildet und kann anstelle der Gleichrichter G gemäß den 11 oder 12 eingesetzt werden.
  • Der Gleichrichter G umfasst drei Gleichrichterhalbbrücken 230a/240a, 230b/240b, 230c/240c, von denen jede wie eine erfindungsgemäße Leistungshalbleiterbaugruppe, wie anhand der 1a, 2a, 3a und 4a, 8, 9, 10 beschrieben, aufgebaut und auf einem Träger angeordnet sein kann.
  • Die Kathode jedes der oberen, p-gesteuerten Thyristoren stellt jeweils den ersten Hauptanschluss 231a, 231b, 231c des ersten Halbleiterchips 230a, 230b, 230c dar und die Anode jedes der oberen, p-gesteuerten Thyristoren stellt jeweils den zweiten Hauptanschluss 232a, 232b, 232c des ersten Halbleiterchips 230a, 230b, 230c dar. Die Anode jedes der unteren, n-gesteuerten Thyristoren stellt jeweils den ersten Hauptanschluss 241a, 241b, 241c des zweiten Halbleiterchips 240a, 240b, 240c dar und die Kathode jedes der unteren, n-gesteuerten Thyristoren stellt jeweils den zweiten Hauptanschluss 242a, 242b, 242c des zweiten Halbleiterchips 240a, 240b, 240c dar. Die Kathode 231a-c jedes der oberen, p-gesteuerten Thyristoren 230a-c ist elektrisch leitend mit der Anode 241a-c des jeweils entsprechenden der unteren, n-gesteuerten Thyristoren 240a-c verbunden. Im Unterschied zu den Dioden 130a-c, 140a-c des in den 11 und 12 dargestellten Gleichrichters G müssen die Thyristoren 230a-c und 240a-c des Gleichrichters G gemäß 14 auf geeignete Weise angesteuert werden. Hierzu ist für jede Gleichrichterhalbbrücke 230a/240a, 230b/240b, 230c/240c eine Treiberelektronik 205a-c vorgesehen, die von einer gemeinsamen Steuerelektronik 210 angesteuert werden. Die Steueranschlüsse (Gates) 233a/243a, 233b/243b, 233c/243c jeweils einer Gleichrichterhalbbrücke 230a/240a, 230b/240b, 230c/240c werden entsprechend der MOSFET-Halbbrücke 10/20 gemäß den 6a-c angesteuert.
  • Ebenso ist jedoch eine Ansteuerung entsprechend den MOSFET-Halbbrücken 10/20 gemäß den 5a-c oder 7a, 7b möglich.
  • Eine Ansteuerung gemäß den 5a-c, 6a-c oder 7a, 7b weist den Vorteil auf, dass keine der dabei versendeten Ansteuerschaltungen 81, 82 bzw. 83 mit der Ausgangsspannung U1+ bzw. U1- der Gleichrichterhalbbrücke verbunden werden muss und dass somit an dieser Stelle auf Maßnahmen zur Potenzialtrennung verzichtet werden kann.
  • Alle in der vorliegenden Erfindung beschriebenen Umrichter W können mittels eines beliebigen, insbesondere mittels einem der beschriebenen Gleichrichter G von einem Netz N gespeist werden.
  • Eine erfindungsgemäße Leistungshalbleiterbaugruppe kann insbesondere eine oder mehrere Halbbrücken eines Umrichters W umfassen. Ebenso kann eine erfindungsgemäße Leistungshalbleiterbaugruppe insbesondere eine oder mehrere Halbbrücken eines Gleichrichters G umfassen.
  • Bei einer erfindungsgemäßen Leistungshalbleiterbaugruppe sind deren Halbleiterchips auf einer strukturierten Metallisierung eines Trägers angeordnet. Geeignete Verfahren zur Platzierung bzw. Kontaktierung der Halbleiterchips mit der strukturierten Metallisierung sind beispielsweise wie in der WO 03/030247 A2 und in der DE 103 20 877 A1 beschrieben.
  • Bezugszeichenliste
    • 10, 10a-c
    erster Halbleiterchip
    11, 11a-c
    erster Hauptanschluss des ersten Halbleiterchips
    12, 12a-c
    zweiter Hauptanschluss des ersten Halbleiterchips
    13, 13a-c
    Steueranschluss des ersten Halbleiterchips
    20, 20a-c
    zweiter Halbleiterchip
    21, 21a-c
    erster Hauptanschluss des zweiten Halbleiterchips
    22, 22a-c
    zweiter Hauptanschluss des zweiten Halbleiterchips
    23, 23a-c
    Steueranschluss des zweiten Halbleiterchips
    30, 30a-c
    erste Diode
    31, 31a-c
    Kathode der ersten Diode
    32, 32a-c
    Anode der ersten Diode
    40, 40a-c
    zweite Diode
    41, 41a-c
    Kathode der zweiten Diode
    42, 42a-c
    Anode der zweiten Diode
    50
    Träger
    51
    erste Seite des Trägers
    52
    zweite Seite des Trägers
    60
    strukturierte Metallisierung
    61
    erster Abschnitt der strukturierten Metallisierung
    62
    zweiter Abschnitt der strukturierten Metallisierung
    63
    dritter Abschnitt der strukturierten Metallisierung
    64
    vierter Abschnitt der strukturierten Metallisierung
    65
    fünfter Abschnitt der Metallisierung
    66
    sechster Abschnitt der Metallisierung
    67
    Metallisierung
    70
    Kühlkörper
    71, 71a-c
    erster Anschlusskontakt (Lastanschluss)
    72
    zweiter Anschlusskontakt
    73
    dritter Anschlusskontakt
    74
    erste Metallfolie
    75
    zweite Metallfolie
    76
    dritte Metallfolie
    77
    Bonddraht
    78
    Bonddraht
    79
    Lot
    80
    Isolatorfolie
    81
    erste Ansteuerschaltung
    82
    zweite Ansteuerschaltung
    83
    kombinierte Ansteuerschaltung
    84
    Bonddraht
    85
    positives Ansteuersignal
    86
    negatives Ansteuersignal
    87
    Bonddraht
    88
    Bonddraht
    89
    Gehäuse
    90
    Ansteuereinheit (Transformator)
    90'
    Ansteuereinheit (Optokoppler)
    90a
    Ansteuer-IC
    90b
    Primärwicklung
    90c
    Senkundärwicklung
    91
    erster Stromsensor
    92
    zweiter Stromsensor
    93
    dritter Stromsensor
    99
    Spannungsversorgungseinheit
    100
    Last
    105a-c
    Treiberlektronik
    110
    Steuerelektronik
    120
    Überwachungselektronik
    130a
    Diode
    130b
    Diode
    130c
    Diode
    140a
    Diode
    140b
    Diode
    140c
    Diode
    205a-c
    Treiberlektronik
    210
    Steuerelektronik
    230a-c
    Thyristor (erster Halbleiterchip)
    231a-c
    Kathode (erster Hauptanschluss)
    232a-c
    Anode (zweiter Hauptanschluss)
    233a-c
    Gate (Steueranschluss)
    240a-c
    Thyristor (zweiter Halbleiterchip)
    241a-c
    Anode (erster Hauptanschluss)
    242a-c
    Kathode (zweiter Hauptanschluss)
    243a-c
    Gate (Steueranschluss)
    171a-c
    Anschlüsse für Netzspannung
    t
    Zeit
    C
    Koppelkapazität
    C0
    Kondensator
    N
    Netz
    G
    Gleichrichter
    U1+
    positive Versorgungsspannung der Halbbrücke
    U1-
    negative Versorgungsspannung der Halbbrücke
    U10
    Bezugspotenzial der Brücke
    U2+
    positive Versorgungsspannung der Ansteuereinheit
    U2-
    negative Versorgungsspannung der Ansteuereinheit
    U20
    Bezugspotenzial der Ansteuereinheit
    UE
    Eingangsspannungsdifferenz
    UL
    Potenzial am Lastanschluss
    US1, US2, US
    Ausgangsspannung Ansteuerschaltung
    ΔUS1, ΔUS2
    Steuerspannung
    ΔUS
    Steuerspannung
    Δtd
    Totzeit
    W
    Wechselrichter
    I
    oberer Halbbrückenzweig
    II
    unterer Halbbrückenzweig

Claims (22)

  1. Leistungshalbleiterbaugruppe mit einem keramischen Träger (50), einem ersten Halbleiterchip (10) und einem zweiten Halbleiterchip (20), wobei - der erste Halbleiterchip (10) einen ersten Hauptanschluss (11) und einen zweiten Hauptanschluss (12) aufweist, die auf einander gegenüberliegenden Seiten des ersten Halbleiterchips (10) angeordnet sind, - der zweite Halbleiterchip (20) einen ersten Hauptanschluss (21) und einen zweiten Hauptanschluss (22) aufweist, die auf einander gegenüberliegenden Seiten des zweiten Halbleiterchips (20) angeordnet sind, - der Träger (50) eine erste Seite (51) aufweist, die mit einer strukturierten ersten Metallisierung (60) versehen ist und die einen ersten Abschnitt (61) und einen von diesem beabstandeten zweiten Abschnitt (62) aufweist, - der Träger (50) auf einer der ersten Seite (51) gegenüber liegenden zweiten Seite (52) eine zweite Metallisierung (67) aufweist, - der erste Halbleiterchip (10) auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (12) mechanisch und elektrisch leitend mit dem ersten Abschnitt (61) verbunden ist, wobei der erste Abschnitt (61) dafür vorgesehen ist und dazu eingerichtet ist, dass ihm eine positive Versorgungsspannung (U1+) zugeführt werden kann, - der zweite Halbleiterchip (20) auf der ersten Seite (51) des Trägers (50) angeordnet und mittels seines zweiten Hauptanschlusses (22) mechanisch und elektrisch leitend mit dem zweiten Abschnitt (62) verbunden ist, wobei der zweite Abschnitt (62) dafür vorgesehen ist und dazu eingerichtet ist, dass ihm eine negative Versorgungsspannung (U1-) zugeführt werden kann, - der erste Hauptanschluss (11) des ersten Halbleiterchips (10) und der erste Hauptanschluss (21) des zweiten Halbleiterchips (20) miteinander sowie mit einem zum Anschluss einer externen Last (100) oder einer weiteren externen Versorgungsspannung vorgesehenen ersten Anschlusskontakt (71) elektrisch leitend verbunden sind, - der erste Halbleiterchip (10) und der zweite Halbleiterchip (20) dadurch derart in Reihe geschaltet sind, dass sie eine Halbbrücke bilden, wobei der erste Abschnitt (61) der ersten Metallisierung (60) dafür vorgesehen ist und dazu eingerichtet ist, dass er die Halbbrücke mit der positiven Versorgungsspannung (U1+) elektrisch verbindet und der zweite Abschnitt (62) der ersten Metallisierung (60) dafür vorgesehen ist und dazu eingerichtet ist, dass er die Halbbrücke mit der negativen Versorgungsspannung (U1-) elektrisch verbindet, sodass der Halbbrücke über den ersten Abschnitt (61) der ersten Metallisierung (60) die positive Versorgungsspannung (U1+) und über den zweiten Abschnitt (62) der ersten Metallisierung (60) die negative Versorgungsspannung (U1-) zugeführt werden kann, und - die zweite Seite (52) des Trägers (50) mit einem metallischen Kühlkörper (70) in thermischem Kontakt steht.
  2. Leistungshalbleiterbaugruppe nach Anspruch 1, bei der der metallische Kühlkörper (70) geerdet ist.
  3. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einem zum Anschluss der positiven Versorgungsspannung (U1+) vorgesehenen zweiten Anschlusskontakt (72) und einem zum Anschluss der negativen Versorgungsspannung (U1-) vorgesehenen dritten Anschlusskontakt (73), wobei der zweite Anschlusskontakt (72) elektrisch leitend mit dem zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) verbunden ist, der dritte Anschlusskontakt (73) elektrisch leitend mit dem zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) verbunden ist, und der zweite Anschlusskontakt (72) und der dritte Anschlusskontakt (73) entweder auf der dem ersten Halbleiterchip (10) abgewandten Seite des zweiten Halbleiterchips (20) oder auf der dem zweiten Halbleiterchip (20) abgewandten Seite des ersten Halbleiterchips (10) angeordnet sind.
  4. Leistungshalbleiterbaugruppe nach Anspruch 3, bei der der Strompfad vom zweiten Anschlusskontakt (72) zum ersten Anschlusskontakt (71) und der Strompfad vom ersten Anschlusskontakt (71) zum dritten Anschlusskontakt (73) im Wesentlichen einander entgegengerichtet sind.
  5. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Halbleiterchip (10) ein n-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, oder bei dem der erste Halbleiterchip (10) ein p-Kanal Feldeffekttransistor ist, dessen Drain-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen Source-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, oder bei dem der erste Halbleiterchip (10) ein bipolarer npn-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, oder bei dem der erste Halbleiterchip (10) ein bipolarer pnp-Transistor ist, dessen Kollektor-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen Emitter-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, oder bei dem der erste Halbleiterchip (10a-c; 230a-c) ein Thyristor ist, dessen Kathode den ersten Hauptanschluss (lla-c; 231a-c) des ersten Halbleiterchips (10a-c; 230a-c) darstellt und dessen Anode den zweiten Hauptanschluss (12a-c; 232a-c) des ersten Halbleiterchips (10a-c; 230a-c) darstellt.
  6. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der zweite Halbleiterchip (20) ein p-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) darstellt, oder bei dem der zweite Halbleiterchip (20) ein n-Kanal Feldeffekttransistor ist, dessen Drain-Anschluss den ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Source-Anschluss den zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) darstellt, oder bei dem der zweite Halbleiterchip (20) ein bipolarer pnp-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (21) der des zweiten Halbleiterchips (20) darstellt ist und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12) des zweiten Halbleiterchips (20) darstellt, oder bei dem der zweite Halbleiterchip (20) ein bipolarer npn-Transistor ist, dessen Kollektor-Anschluss den ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Emitter-Anschluss den zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) darstellt, oder bei dem der zweite Halbleiterchip (20a-c; 240a-c) ein Thyristor ist, dessen Anode den ersten Hauptanschluss (21a-c; 241a-c) des zweiten Halbleiterchips (20a-c; 240a-c) darstellt und dessen Kathode den zweiten Hauptanschluss (12a-c; 242a-c) des zweiten Halbleiterchips (20a-c; 240a-c) darstellt.
  7. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Halbleiterchip (10) ein n-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt oder bei dem der erste Halbleiterchip (10) ein bipolarer npn-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (11) des ersten Halbleiterchips (10) darstellt und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12) des ersten Halbleiterchips (10) darstellt, und bei der der zweite Halbleiterchip (20) ein p-Kanal Feldeffekttransistor ist, dessen Source-Anschluss den ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Drain-Anschluss den zweiten Hauptanschluss (22) des zweiten Halbleiterchips (20) darstellt, oder bei dem der zweite Halbleiterchip (20) ein bipolarer pnp-Transistor ist, dessen Emitter-Anschluss den ersten Hauptanschluss (21) des zweiten Halbleiterchips (20) darstellt und dessen Kollektor-Anschluss den zweiten Hauptanschluss (12) des zweiten Halbleiterchips (20) darstellt.
  8. Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 6, bei der der erste Halbleiterchip (10a-c; 230a-c) ein p-gesteuerter Thyristor ist, dessen Kathode den ersten Hauptanschluss (lla-c; 231a-c) des ersten Halbleiterchips (10a-c; 230a-c) darstellt und dessen Anode den zweiten Hauptanschluss (12a-c; 232a-c) des ersten Halbleiterchips (10a-c; 230a-c) darstellt und bei der der zweite Halbleiterchip (20a-c; 240a-c) ein n-gesteuerter Thyristor ist, dessen Anode den ersten Hauptanschluss (21a-c; 241a-c) des zweiten Halbleiterchips (20a-c; 240a-c) darstellt und dessen Kathode den zweiten Hauptanschluss (22a-c; 242a-c) des zweiten Halbleiterchips (20; 240a-c) darstellt.
  9. Leistungshalbleiterbaugruppe nach einem der Ansprüche 5 bis 7, bei der erste Halbleiterchip (10) ein MOSFET ist und/oder der zweite Halbleiterchip (20) ein MOSFET ist.
  10. Leistungshalbleiterbaugruppe nach einem der Ansprüche 5 bis 7, bei der erste Halbleiterchip (10, 10a-c) ein IGBT ist und/oder der zweite Halbleiterchip (20, 20a-c) ein IGBT ist.
  11. Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 7, 9 und 10, bei der der erste Halbleiterchip (10, 10a-c) und der zweite Halbleiterchip (20, 20a-c) eine Halbbrücke bilden, wobei der erste Hauptanschluss (11, 11a-c) des ersten Halbleiterchips (10, 10a-c) und der erste Hauptanschluss (21, 21a-c) des zweiten Halbleiterchips (20, 20a-c) elektrisch leitend miteinander verbunden sind, mit einer ersten Ansteuerschaltung (81) zur Ansteuerung eines Steuereingangs (13, 13a-c) des ersten Halbleiterchips (10, 10a-c), und einer zweiten Ansteuerschaltung (82) zur Ansteuerung eines Steuereingangs (23, 23a-c) des zweiten Halbleiterchips (20, 20a-c), wobei die erste Ansteuerschaltung (81) und die zweite Ansteuerschaltung (82) sowohl mit dem ersten Hauptanschluss (11, 11a-c) des ersten Halbleiterchips (10, 10a-c) als auch mit dem ersten Hauptanschluss (21, 21a-c) des zweiten Halbleiterchips (20, 20a-c) elektrisch leitend verbunden ist.
  12. Leistungshalbleiterbaugruppe nach Anspruch 8, bei der der erste Halbleiterchip (10a-c; 230a-c) und der zweite Halbleiterchip (20a-c; 240a-c) eine Halbbrücke, insbesondere eine Gleichrichterhalbbrücke bilden, wobei der erste Hauptanschluss (lla-c; 231a-c) des ersten Halbleiterchips (10a-c; 230a-c) und der erste Hauptanschluss (21a-c; 241a-c) des zweiten Halbleiterchips (20a-c; 240a-c) elektrisch leitend miteinander verbunden sind, mit einer ersten Ansteuerschaltung (81) zur Ansteuerung eines Steuereingangs (13a-c; 233a-c) des ersten Halbleiterchips (10a-c; 240a-c), und einer zweiten Ansteuerschaltung (82) zur Ansteuerung eines Steuereingangs (23a-c; 243a-c) des zweiten Halbleiterchips (20a-c; 240a-c), wobei die erste Ansteuerschaltung (81) und die zweite Ansteuerschaltung (82) sowohl mit dem ersten Hauptanschluss (lla-c; 231a-c) des ersten Halbleiterchips (10a-c; 230a-c) als auch mit dem ersten Hauptanschluss (21a-c; 241a-c) des zweiten Halbleiterchips (20a-c; 240a-c) elektrisch leitend verbunden ist.
  13. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer ersten Diode (30, 30a-c), deren Anode (32, 32a-c) elektrisch leitend mit dem ersten Hauptanschluss (11, 11a-c) des ersten Halbleiterchips (10, 10a-c) verbunden und als p-Wanne ausgebildet ist.
  14. Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 12 mit einer ersten Diode (30, 30a-c), deren Kathode (31, 31a-c) elektrisch leitend mit dem zweiten Hauptanschluss (12, 12a-c) des ersten Halbleiterchips (10, 10a-c) verbunden und als n-Wanne ausgebildet ist.
  15. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer zweiten Diode (40, 40a-c), deren Anode (42, 42a-c) elektrisch leitend mit dem zweiten Hauptanschluss (22, 22a-c) des zweiten Halbleiterchips (20, 20a-c) verbunden und als p-Wanne ausgebildet ist.
  16. Leistungshalbleiterbaugruppe nach einem der Ansprüche 1 bis 14 mit einer zweiten Diode (40, 40a-c), deren Kathode (41, 41a-c) elektrisch leitend mit dem ersten Hauptanschluss (21, 21a-c) des zweiten Halbleiterchips (20, 20a-c) verbunden und als n-Wanne ausgebildet ist.
  17. Leistungshalbleiterbaugruppe nach Anspruch 11 oder 12 mit einer Spannungsversorgungseinheit (99), die einen genau einen Transformator enthaltenden Gleichspannungswandler aufweist und die sowohl mit der ersten Ansteuerschaltung (81) als auch mit der zweiten Ansteuerschaltung (82) verbunden und zu deren Spannungsversorgung vorgesehen ist.
  18. Leistungshalbleiterbaugruppe nach Anspruch 11, 12 oder 17 mit einer Ansteuereinheit (90), die eine Primärseite und eine galvanisch von dieser getrennte Sekundärseite aufweist, wobei die Sekundärseite sowohl mit einem Eingang der ersten Ansteuerschaltung (81) als auch mit einem Eingang der zweiten Ansteuerschaltung (82) elektrisch leitend verbunden ist.
  19. Leistungshalbleiterbaugruppe nach Anspruch 18, bei dem die Ansteuereinheit (90, 90') ein Optokoppler oder ein Transformator ist.
  20. Leistungshalbleiterbaugruppe nach Anspruch 18 oder 19, bei der die Sekundärseite, die erste Ansteuerschaltung (81) und die zweite Ansteuerschaltung (82) in einem gemeinsamen Chipgehäuse oder in einem gemeinsamen integrierten Schaltkreis angeordnet sind.
  21. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche, bei der der erste Hauptanschluss (11) des ersten Halbleiterchips (10) und der erste Hauptanschluss (21) des zweiten Halbleiterchips (20) mittels einer Metallfolie (75) elektrisch leitend verbunden sind.
  22. Leistungshalbleiterbaugruppe nach einem der vorangehenden Ansprüche mit einer ein gleichzeitiges Einschalten des ersten Halbleiterchips (10) und des zweiten Halbleiterchips (20) verhindernden Verriegelungsschaltung.
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