DE10005161A1 - Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte - Google Patents

Abstract

Eine Halbleiter-Speicheranordnung umfaßt eine Detektiereinheit und eine Testeinheit. Die Detektiereinheit detektiert eine Vielzahl von Malen einen Zustand eines vorherbestimmten Anschlusses, wenn die Stromversorgung eingeschaltet wird, und aktiviert die Testeinheit, wenn alle Ergebnisse der Detektionen erwartete Werte zeigen. Die Anordnung schaltet zu einem Verbindungstestmodus durch die Aktivierung der Testeinheit, und nimmt einen vorherbestimmten Test vor. Daher kann der Test vorgenommen werden, indem die Anordnung veranlaßt wird, zum Testmodus zu schalten, ohne dedizierte Testanschlüsse zu verwenden. Außerdem wird verhindert, daß ein Schalten zum Verbindungstestmodus durch die Aktivierung aufgrund eines Fehlerbetriebs oder Energiezufuhrrauschens auftritt. In einer weiteren Halbleiter-Speicheranordnung empfängt die Wandlerschaltung parallele Testmuster über eine Vielzahl von Eingangsanschlüssen und wandelt die Muster in serielle Ausgabemuster um. Da die parallelen Testmuster in serielle Ausgabemuster umgewandelt werden, kann ein Verbindungstesten vorgenommen werden, auch wenn die Anzahl von Ausgangsanschlüssen gering ist. Ferner umfaßt eine weitere Halbleiter-Speicheranordnung eine Operationsschaltung und eine Wandlerschaltung. Die Operationsschaltung empfängt parallele Testmuster über eine Vielzahl von Eingangsanschlüssen, nimmt eine Logikoperation vor, und gibt parallele Operationsergebnismuster aus. Die Wandlerschaltung empfängt die parallelen ...

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf eine Halb­ leiter-Speicheranordnung, und spezifischer auf eine Halb­ leiter-Speicheranordnung mit einer Testfunktion.

Die vorliegende Erfindung bezieht sich auch auf eine Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist.

Ferner bezieht sich die vorliegend Erfindung auf ein Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte.

2. Beschreibung der verwandten Technik

Die Montagedichte einer gedruckten Verdrahtungsplatte oder dgl. hat sich aufgrund einer Verkleinerung der Größe elektronischer Komponenten erhöht, und die Größen elektro­ nischer Vorrichtungen werden immer kleiner. Die Gehäuseform einer Halbleiter-Speicheranordnung wurde beispielsweise von einem DIP (Dual-in-line-Gehäuse) zu einem SOP (Kleinprofil­ gehäuse) und zu einem TSOP (dünnen Kleinprofilgehäuse) redu­ ziert. Auch die Zwischenräume zwischen Anschlüssen von Halb­ leiter-Speicheranordnungen werden durch die Verringerung der Gehäusegröße immer schmäler. In letzter Zeit wurde das CSP (Gehäuse mit Chipgröße) entwickelt, bei dem Anschlüsse einer Halbleiter-Speicheranordnung zweidimensional angeordnet sind.

Verbindungsfehler zwischen Anschlüssen elektronischer Komponenten und gedruckten Verdrahtungsplatten, die zur Zeit der Montage der elektronischen Komponenten auf den Platten auftreten, haben mit der Verringerung der Gehäusegröße zuge­ nommen. Und es wird viel schwieriger, direkt eine Zwischen­ verbindung zwischen einem Anschluß und einer gedruckten Ver­ drahtungsplatte zu bestätigen. Aus diesem Grund wird ein Zwischenverbindungstestverfahren zur einfachen und sicheren Bestätigung einer Verbindung zwischen einer elektronischen Komponente und einer gedruckten Verdrahtungsplatte, auf der die Komponente montiert ist, gewünscht.

Als derartiges Verfahren ist ein Boundary Scan-Verfah­ ren bekannt. Das Boundary Scan-Verfahren ist ein als IEEE/ANSI Standard 1491.1 standardisiertes Verfahren.

Fig. 1 ist ein Blockbild, das einen Überblick über das Boundary Scan-Verfahren zeigt.

Ein TDI (Testdaten-Eingangs)-Anschluß, ein TMS (Test­ modus-Auswahl)-Anschluß, ein TCK (Testtakt)-Anschluß und ein TDO (Testdaten-Ausgangs)-Anschluß sind in jeder der elektro­ nischen Komponenten 1a und 1b, und auf einer Leiterplatte 2 gebildet. Der TDI-, TDO-, TCK- und TMS-Anschluß sind dedi­ zierte Testanschlüsse und werden für keine anderen Zwecke verwendet. Jeder der Testanschlüsse der elektronischen Kom­ ponenten 1a und 1b ist mit jedem der entsprechenden Test­ anschlüsse gemäß einem auf der Platte 2 gebildeten Ver­ drahtungsmuster verbunden.

Eine Vielzahl von BS-Zellen 4, ein Instruktionsregister 5, ein Bypass-Register 6 und ein TAP-Controller 7 sind in beiden der elektronischen Komponenten 1a und 1b als Test­ schaltung implementiert. Die BS-Zellen 4 sind in den elek­ tronischen Komponenten 1a und 1b entsprechend jeweiligen An­ schlüssen T angeordnet, die mit einer Kerneinheit 8 verbun­ den sind, und haben eine Verriegelungsfunktion. Das Instruk­ tionsregister 5 ist eine Schaltung zum Speichern einer In­ struktion zum Testen, die vom TDI-Anschluß empfangen wird. Das Bypass-Register 6 ist eine Schaltung zum Direkten Aus­ geben von Daten, die vom TDI-Anschluß empfangen werden, an den TDO-Anschluß. Der TAP-Controller 7 hat eine Funktion zum Decodieren eines Testmodussignals, das vom TMS-Anschluß emp­ fangen wird.

Wenn eine Vielzahl elektronischer Komponenten, wie die elektronischen Komponenten 1a und 1b, auf der gedruckten Verdrahtungsplatte 2 wie in Fig. 1 gezeigt montiert ist, ist der TDO-Anschluß der elektronischen Komponente 1a mit dem TDI-Anschluß der benachbarten elektronischen Komponente 1b verbunden. Ein Scan-Weg PATH auf einer mit fettgedruckten durchgehenden Linien gezeigten Schleife wird auf der Platte 2 gebildet.

Ein Zwischenverbindungstest wird an den elektronischen Komponenten 1a und 1b sowie an der Platte 2 auf folgende Weise durchgeführt. Ein Controller (in Fig. 1 nicht gezeigt), der mit der Außenseite der Platte 2 verbunden ist, führt eine Testinstruktion und ein Eingabemuster vom TDI-Anschluß den elektronischen Komponenten 1a und 1b zu, indem jeder der obigen Anschlüsse gesteuert wird. Jede der Testschaltungen 4, 5, 6 und 7 der elektronischen Komponenten 1a und 1b ope­ riert in Übereinstimmung mit der Instruktion und dem Ein­ gabemuster vom Controller, und gibt ein Ausgabemuster aus dem TDO-Anschluß aus.

Der Controller bestätigt eine Verbindung zwischen jedem der Anschlüsse T der elektronischen Komponenten 1a und 1b sowie der gedruckten Verdrahtungsplatte 2, indem das Ausga­ bemuster mit erwarteten Werten verglichen wird. Defekte, wie ein Lötfehler jedes Anschlusses und eine geringe Verschie­ bung der Montageposition der elektronischen Komponenten 1a und 1b, können detektiert werden.

Das Boundary Scan-Verfahren benötigt dedizierte Test­ anschlüsse und eine Vielzahl von Testschaltungen innerhalb einer elektronischen Komponente. Daher beeinträchtigt die Verwendung des Boundary Scan-Verfahrens die Chipgrößen we­ sentlich. Aus diesem Grund wird dieses Verfahren hauptsäch­ lich bei Logikprodukten wie Mikroprozessoren und ASICs (an­ wendungsspezifischen ICs) verwendet.

In der Zwischenzeit wurde als Verfahren zum Testen von Zwischenverbindungen für Halbleiter-Speicheranordnungen oder dgl. die SCITT (Static Component Interconnection Test Technology) entwickelt. Nachstehend wird ein Beispiel eines SDRAM (Synchron-DRAM) erläutert, bei dem das SCITT-Verfahren verwendet wird.

Ein SDRAM dieser Art hat einen Modus zum Testen von Zwischenverbindungen zusätzlich zu einem normalen Betriebs­ modus. Ein Schalten zum Verbindungstestmodus wird vorgenom­ men, indem ein vorherbestimmtes Signal einem vorherbestimm­ ten Anschluß zugeführt wird, bevor eine Netz-ein-Sequenz vorgenommen wird. Eine Halbleiter-Speicheranordnung, die synchron mit einem Takt operiert, wie ein SDRAM, kann leicht zwischen einer internen Schaltungssteuerung zur Zeit des EINschaltens des Netzes und der Normalbetriebssteuerung unterscheiden. Daher wird ein Fehlschalten zum Verbindungs­ testmodus während eines Normalbetriebs durch die Steuerung eines Schaltens zum Testmodus nur zu der Zeit verhindert, zu der das Netz EINgeschaltet wird.

Während des Verbindungstestmodus wird jeder Anschluß des SDRAM, ausgenommen als Steueranschlüsse verwendete Anschlüsse, entweder als Eingangstestanschluß, der ein Ein­ gabemuster zuführt, oder als Ausgangstestanschluß, der ein Ausgabemuster ausgibt, verwendet. Aus diesem Grund sind beim SCITT-Verfahren dedizierte Testanschlüsse nicht notwendig. In einem SDRAM ist eine einfache Operationsschaltung imple­ mentiert, die eine Logikoperation an Eingabemustern durch­ führt und ein Ergebnis der Operation als Ausgabemuster aus­ gibt. Der Maßstab der Schaltung, der für das Testen einer Zwischenverbindung notwendig ist, ist jedoch kleiner als beim Boundary Scan-Verfahren.

Im oben beschriebenen SCITT-Verfahren führt ein Speichercontroller, der beispielsweise auf einer gedruckten Verdrahtungsplatte mit einem SDRAM montiert ist, ein Einga­ bemuster dem Eingangstestanschluß des SDRAM zu. Der SDRAM führt eine Logikoperation durch und gibt ein Ergebnis der Operation als Ausgabemuster aus. Der Speichercontroller ver­ gleicht das Ausgabemuster mit erwarteten Werten und bestä­ tigt eine Zwischenverbindung zwischen jedem der Anschlüsse im SDRAM und der Platte. Auf diese Weise können Defekte, wie ein Lötfehler eines Anschlusses und eine geringfügige Ver­ schiebung der Montageposition eines Chips, detektiert werden.

Das SCITT-Verfahren kann einen Verbindungsfehler für alle Anschlüsse außer für Energiezufuhranschlüsse, einen Erdeanschluß und einen Steueranschluß zum Testen detektie­ ren. Die Defekte, die detektiert werden können, sind 0-Haft­ fehler, 1-Haftfehler, Unterbrechungsfehler, und 2-net-UND- Typ- und -ODER-Typ-Kurzschlußfehler.

Wie oben beschrieben benötigt das SCITT-Verfahren keine dedizierten Testanschlüsse, und der Maßstab der Schaltung, der zum Testen notwendig ist, ist kleiner als beim Boundary Scan-Verfahren. Daher wird die Chipgröße von der Verwendung des SCITT-Verfahrens nicht beeinträchtigt.

Um das oben beschriebene Boundary Scan-Verfahren durchzuführen, sind die TDI-Anschlüsse, die TMS-Anschlüsse, die TCK-Anschlüsse und die TDO-Anschlüsse, die dedizierte Testanschlüsse sind, in den elektronischen Komponenten 1a und 1b gebildet, und die Testschaltungen, wie das Instruk­ tionsregister 5 und der TAP-Controller 7, sind implemen­ tiert. Daher erhöhen sich die Chipgrößen der elektronischen Komponenten 1a und 1b. Da eine Erhöhung einer Chipgröße die Produktionskosten direkt beeinträchtigt, war die Verwendung des Boundary Scan-Verfahrens bei einer Halbleiter-Speicher­ anordnung, wie insbesondere einem DRAM, schwierig.

Das oben beschriebene SCITT-Verfahren ist bei einer Halbleiter-Speicheranordnung vom taktsynchronen Typ, wie einem SDRAM, zu verwenden. Spezifischer wird durch die Be­ grenzung eines Ziels des SCITT-Verfahrens auf eine Halb­ leiteranordnung mit einer Strom-ein-Sequenz ein Fehlschalten zum Testmodus während eines Normalbetriebs mit Sicherheit verhindert.

In dem Fall, wo das SCITT-Verfahren bei einer asynchro­ nen Halbleiter-Speicheranordnung ohne die Strom-ein-Sequenz verwendet wird, wurde hingegen keine Technik zur Verhinde­ rung eines Fehlschaltens zum Testmodus während eines Normal­ betriebs vorgeschlagen. Wenn daher das bestehende SCITT-Ver­ fahren bei einer asynchronen Halbleiter-Speicheranordnung ohne Verwendung eines Takts, wie bei einem Flash-Speicher oder einem SRAM, verwendet wird, kann ein Fehlschalten zum Verbindungstestmodus während eines Normalbetriebs auftreten.

Ferner wurde keine Technik zur Verwendung des SCITT- Verfahrens bei einer Halbleiter-Speicheranordnung, wie einem Flash-Speicher, mit einem Schaltanschluß zum Umschalten von Dateneingangs/Ausgangsanschlüssen zwischen 8 Bits und 16 Bits vorgeschlagen.

Außerdem ist das bestehende SCITT-Verfahren in dem Fall nicht verwendbar, wo ein Anschluß einer auf einer gedruckten Verdrahtungsplatte montierten Halbleiter-Speicheranordnung nicht mit der Außenseite der Anordnung verbunden ist. In einem derartigen Fall kann ein Zwischenverbindungstest nicht geeignet vorgenommen werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Eine Aufgabe der vorliegenden Erfindung ist, einen Zwi­ schenverbindungstest durchzuführen, indem eine Halbleiter- Speicheranordnung veranlaßt wird, zu einem Verbindungstest­ modus zu schalten, ohne dedizierte Testanschlüsse zu ver­ wenden.

Eine weitere Aufgabe der vorliegenden Erfindung ist, einen Test durchzuführen, indem eine asynchrone Halbleiter- Speicheranordnung ohne Verwendung eines Taktsignals veran­ laßt wird, nur bei Bedarf zu einem Verbindungstestmodus zu schalten.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, eine Halbleiter-Speicheranordnung vorzusehen, die ein Schalten zu einem Verbindungstestmodus verhindern kann, das durch einen Fehlerbetrieb während eines Normalbetriebs oder durch ein Energiezufuhrrauschen verursacht wurde, und eine Leiterplatte vorzusehen, auf der die Halbleiter-Speicheran­ ordnung montiert ist.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, eine Halbleiter-Speicheranordnung mit einem Rücksetz­ anschluß zu veranlassen, nur bei Bedarf zu einem Verbin­ dungstestmodus zu schalten.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, ein Schalten zum Verbindungstestmodus erneut zu ver­ hindern, nachdem das Schalten zum Verbindungstestmodus voll­ endet wurde.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, eine Halbleiter-Speicheranordnung vorzusehen, welche die Aktivierung einer Testeinheit im voraus vor oder nach der Lieferung der Anordnung verhindern kann.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, einen Anschlußverbindungstest ansprechend auf jede Wortinformation in einer Halbleiter-Speicheranordnung vor­ zunehmen, welche die Wortinformationen von Daten aus Ein­ gangs/Ausgangsanschlüssen mit einem Schaltanschluß umschal­ ten kann.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, ein Schalten vom Verbindungstestmodus zu einem Normal­ betrieb leicht zu steuern.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, den Zwischenverbindungstest mit Sicherheit unter Ver­ wendung einer Testeinheit mit einfacher Konfiguration vor­ zunehmen.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, eine Halbleiter-Speicheranordnung vorzusehen, welche die Ausführung des Zwischenverbindungstests auch in dem Fall ermöglicht, wo die Anzahl von Ausgangsanschlüssen gering ist.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, eine Halbleiter-Speicheranordnung vorzusehen, welche eine Reduktion in einem Ausgabemuster und einer Zwischenver­ bindungstestzeit ermöglicht.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, einen Verbindungstest jedes Anschlusses in einer Halbleiter-Speicheranordnung vorzunehmen, die einen Aus­ gangsanschluß umfaßt, der in einem vorherbestimmten Normal­ betrieb nicht verwendet wird, ungeachtet des aktuellen Be­ triebsmodus.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, den Zwischenverbindungstest zwischen jedem Anschluß einer Halbleiter-Speicheranordnung und Verbindungsteilen einer Leiterplatte auf einer Leiterplatte, auf der die An­ ordnung montiert ist, vorzunehmen.

Noch eine weitere Aufgabe der vorliegenden Erfindung ist, ein Testverfahren für die Halbleiter-Speicheranordnung vorzusehen, welches das Testen einer Zwischenverbindung zwi­ schen jedem Anschluß einer Halbleiter-Speicheranordnung und einer Leiterplatte ermöglicht, indem die Anordnung veranlaßt wird, nur bei Bedarf zum Verbindungstestmodus zu schalten.

Eine Halbleiter-Speicheranordnung der vorliegenden Er­ findung umfaßt eine Detektiereinheit und eine Testeinheit. Die Detektiereinheit detektiert eine Vielzahl von Malen einen Zustand eines vorherbestimmten Anschlusses zur der Zeit, zu der die Stromversorgung eingeschaltet wird, und aktiviert die Testeinheit, wenn alle Ergebnisse der Detek­ tionen erwartete Werte zeigen. Die Halbleiter-Speicheranord­ nung schaltet zu einem Verbindungstestmodus durch die Akti­ vierung der Testeinheit, und nimmt einen vorherbestimmten Test vor. Daher kann der Test vorgenommen werden, indem die Halbleiter-Speicheranordnung veranlaßt wird, zum Verbin­ dungstestmodus zu schalten, ohne dedizierte Testanschlüsse zu verwenden. In einer asynchronen Halbleiter-Speicheranord­ nung, die kein Taktsignal verwendet, wird ein Schalten zum Verbindungstestmodus nur bei Bedarf vorgenommen.

Um die Testeinheit zu aktivieren, sollten Zustände aller vorherbestimmten Anschlüsse mit erwarteten Werten zur Zeit der eine Vielzahl von Malen von der Detektiereinheit vorgenommenen Detektion übereinstimmen. Daher wird verhindert, daß ein Schalten zum Verbindungstestmodus durch die Aktivierung der Testeinheit aufgrund eines Fehler­ betriebs oder Energiezufuhrrauschens in einem Normalbetrieb auftritt.

Gemäß einem der Aspekte der Halbleiter-Speicheranord­ nung der vorliegenden Erfindung detektiert eine Detektier­ einheit einen Zustand eines vorherbestimmten Anschlusses zu der Zeit, zu der ein einem Rücksetzanschluß zugeführtes Rücksetzsignal geändert wird. Da das Rücksetzsignal während eines Normalbetriebs nicht geändert wird, wird eine Fehlak­ tivierung einer Testeinheit verhindert. Um die Testeinheit zu aktivieren, ist die Detektion des Zustands des vorherbe­ stimmten Anschlusses durch die Detektiereinheit notwendig. Daher wird die Testeinheit auch in dem Fall nicht aktiviert, wo das Rücksetzsignal zufällig aufgrund eines Energiezufuhr­ rauschens oder dgl. geändert wird.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung detektiert eine Detek­ tiereinheit einen Zustand eines vorherbestimmten Anschlusses zu der Zeit, zu der ein Rücksetzsignal zweimal oder mehrmals entweder aktiviert oder inaktiviert. Da das Rücksetzsignal während eines Normalbetriebs nicht aufeinanderfolgend geän­ dert wird, wird eine Fehlaktivierung einer Testeinheit ver­ hindert. Um die Testeinheit zu aktivieren, ist die Detektion des Zustands des vorherbestimmten Anschlusses durch die De­ tektiereinheit notwendig. Daher wird die Testeinheit auch in dem Fall nicht aktiviert, wo das Rücksetzsignal zufällig aufgrund eines Energiezufuhrrauschens oder dgl. geändert wird. Da die Detektiereinheit nur entweder die Anstiegkante oder Abfallkante des Rücksetzsignals detektieren muß, kann außerdem eine Schaltung, die für die Detektion benötigt wird, einfacher gemacht werden.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung wird ein von einem vor­ herbestimmten Anschluß empfangenes Signal zu einer internen Schaltung und einer Detektiereinheit über eine Eingangs­ schaltung gesendet. Die Eingangsschaltung wird ungeachtet eines Pegels eines Rücksetzsignals aktiv gehalten. Daher kann die Detektiereinheit einen Zustand des vorherbestimmten Anschlusses mit Sicherheit detektieren, auch wenn sich das Rücksetzsignal ändert.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung detektiert eine Detek­ tiereinheit einen Zustand jedes der vorherbestimmten An­ schlüsse an zwei aufeinanderfolgenden Kanten eines Rücksetz­ signals. Das Rücksetzsignal wird während eines Normalbe­ triebs nicht aufeinanderfolgend geändert. Daher kann eine Fehlaktivierung einer Testeinheit verhindert werden. Um die Testeinheit zu aktivieren, ist die Detektion des Zustands des vorherbestimmten Anschlusses durch die Detektiereinheit notwendig. Daher wird die Testeinheit auch in dem Fall nicht aktiviert, wo das Rücksetzsignal zufällig aufgrund eines Energiezufuhrrauschens oder dgl. geändert wird.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung enthält ein vorherbe­ stimmter Anschluß, dessen Zustand von einer Detektiereinheit detektiert wird, einen Aktivierungsanschluß, der ein Akti­ vierungssignal zum Aktivieren einer internen Schaltung emp­ fängt, und einen Steueranschluß, der ein Schreibsteuersignal oder ein Lesesteuersignal zum Zugreifen auf implementierte Speicherelemente empfängt. Die Detektiereinheit aktiviert eine Testeinheit, wenn der Aktivierungszustand sowohl des Aktivierungsanschlusses als auch des Steueranschlusses eine Vielzahl von Malen detektiert wird. Daher tritt eine Fehlak­ tivierung der Testeinheit nicht auf, da ein Rücksetzanschluß nicht geändert wird, wenn der Aktivierungszustand des Akti­ vierungsanschlusses und des Steueranschlusses während eines Normalbetriebs detektiert wird.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung wird eine Testeinheit in­ aktiviert, wenn eine Änderung eines Rücksetzsignals während der Aktivierung der Testeinheit inaktiviert wird. Um einen Normalbetrieb durchzuführen, muß das Rücksetzsignal in einem Inaktivierungszustand sein. Daher ist ein Schalten zum Nor­ malbetriebsmodus zur gleichen Zeit möglich, zu der die Test­ einheit inaktiviert wird. Folglich wird die Steuerung zum Umschalten vom Testmodus zum Normalbetriebsmodus leichter.

In einer Halbleiter-Speicheranordnung mit einem Rücksetzan­ schluß wird ein Normalbetrieb im allgemeinen vorgenommen, nachdem ein Rücksetzsignal beim Einschalten der Stromversorgung vom Aktivierungszustand zum Inaktivierungs­ zustand gewechselt wird. Daher ist es für einen Benutzer der Halbleiter-Speicheranordnung nicht notwendig, einen Ver­ bindungstestmodus zu berücksichtigen, und die Implementation des Verbindungstestmodus beeinträchtigt nicht die operatio­ nale Einfachheit der Halbleiter-Speicheranordnung. Im Fall eines Fehlschaltens zum Verbindungstestmodus wird der Test­ modus aufgehoben, da das Rücksetzsignal zum Inaktivierungs­ zustand während eines Normalbetriebs gewechselt wird.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Aktivitätsspei­ cherschaltung, die Informationen speichert, daß eine Test­ einheit aktiviert wurde, nachdem der Strom eingeschaltet wurde. Die Aktivitätsspeicherschaltung verbietet die Reakti­ vierung der Testeinheit, wenn die gespeicherten Informa­ tionen darin zurückgehalten werden. Aus diesem Grund wird die Testeinheit nicht zweimal oder mehrmals aktiviert, nach­ dem das Netz (die Stromversorgung) eingeschaltet wird. Daher wird die Testeinheit nicht aktiviert, auch wenn eine Detek­ tiereinheit einen Zustand eines vorherbestimmten Anschlusses eine Vielzahl von Malen während eines Normalbetriebs nach der Aktivierung der Testeinheit detektiert.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Inaktivitäts­ speicherschaltung zum Speichern von Informationen, daß eine Testeinheit inaktiviert wurde, nachdem das Netz eingeschal­ tet wurde. Die Inaktivitätsspeicherschaltung verbietet die Reaktivierung der Testeinheit, wenn die gespeicherten Infor­ mationen darin zurückgehalten werden. Aus diesem Grund wird die Testeinheit nicht zweimal oder mehrmals aktiviert, nach­ dem das Netz eingeschaltet wird. Daher wird die Testeinheit nicht aktiviert, auch wenn eine Detektiereinheit einen Zu­ stand eines vorherbestimmten Anschlusses eine Vielzahl von Malen während eines Normalbetriebs nach der Aktivierung der Testeinheit detektiert.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Aktivitätsver­ botsaktivierung einer Testeinheit ungeachtet eines Detek­ tionsergebnisses, das von einer Detektiereinheit erhalten wurde. Daher wird in dem Fall, wo die Halbleiter-Speicheran­ ordnung an einen Kunden geliefert wird, der keinen Verbin­ dungstestmodus benötigt, die Aktivierung der Testeinheit immer verboten, indem die Aktivitätsverbotsschaltung in einem Herstellungsverfahren in einen vorherbestimmten Zu­ stand versetzt wird. Ferner wird eine Fehlaktivierung der Testeinheit verhindert, indem in der Aktivitätsverbots­ schaltung nach der Vollendung des Testens durch die Testein­ heit ein vorherbestimmter Wert gesetzt wird.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung umfaßt eine Testeinheit davon eine Operationsschaltung. Ferner wird ein Teil von Anschlüssen darin als Eingangs- oder Ausgangstestanschlüsse verwendet, während die Testeinheit aktiv gehalten wird. Die Operationsschaltung führt eine Logikoperation von Eingabe­ mustern durch, die über den Eingangstestanschluß zugeführt werden, und gibt ein Ergebnis der Operation als Ausgabe­ muster aus dem Ausgangstestanschluß aus. Daher kann bei­ spielsweise durch das Zuführen der Eingabemuster von einer externen Steueranordnung oder dgl. über den Eingangstest­ anschluß und Empfangen des Ausgabemusters über den Ausgangs­ testanschluß ein Verbindungsfehler für jeden Anschluß detek­ tiert werden. Auf diese Weise kann der Zwischenverbindungs­ test vorgenommen werden, ohne daß dedizierte Testanschlüsse vorhanden sind. Beispielsweise kann der Zwischenverbindungs­ test zwischen jedem Anschluß und einer Leiterplatte vorge­ nommen werden, wenn die Halbleiter-Speicheranordnung auf der Leiterplatte montiert ist.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung einen Eingangs/Aus­ gangsanschluß zum Lesen und Schreiben von Daten aus und in implementierte Speicherelemente, einen erweiterten Ein­ gangs/Ausgangsanschluß, der zusammen mit dem Eingangs/Aus­ gangsanschluß zur Zeit der Erweiterung einer Wortinformation von Daten verwendet wird, und einen Schaltanschluß zum Um­ schalten der Wortinformation. Der Schaltanschluß wird allge­ mein in einem Normalbetrieb gesteuert, und nur der Ein­ gangs/Ausgangsanschluß oder sowohl der Eingangs/Ausgangs­ anschluß als auch der erweiterte Eingangs/Ausgangsanschluß werden zum Lesen und Schreiben von Daten verwendet. Der Ein­ gangs/Ausgangsanschluß und der erweiterte Eingangs/Ausgangs­ anschluß dienen als Ausgangstestanschlüsse, wenn eine Test­ einheit aktiv ist. Aus diesem Grund wird das Operationser­ gebnis von der Operationsschaltung nur aus dem Eingangs/Aus­ gangsanschluß oder aus dem Eingangs/Ausgangsanschluß und dem erweiterten Eingangs/Ausgangsanschluß in Abhängigkeit von einem Zustand des Schaltanschlusses ausgegeben. Ferner werden Ausgabemuster, die zwischen den Fällen der Erweite­ rung der Wortinformation und Nicht-Erweiterung der Wort­ information geändert werden, aus dem Eingangs/Ausgangs­ anschluß ausgegeben. Folglich kann in der Halbleiter-Spei­ cheranordnung, welche die Wortinformation von Daten aus Ein­ gangs/Ausgangsanschlüssen unter Verwendung eines Schaltan­ schlusses umschalten kann, der Zwischenverbindungstest von Anschlüssen entsprechend jeder Wortinformation vorgenommen werden.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung invertiert eine Testein­ heit einen Teil der oder alle Ausgabemuster, die aus einem erweiterten Eingangs/Ausgangsanschluß ausgegeben werden, zur Zeit der Erweiterung einer Wortinformation. Daher kann ohne Erhöhung einer Größe der Testeinheit ein Zwischenverbin­ dungstest vorgenommen werden, indem veranlaßt wird, daß die Ausgabemuster aus dem Eingangs/Ausgangsanschluß und aus dem erweiterten Eingangs/Ausgangsanschluß zur Zeit der Erweite­ rung der Wortinformation geändert werden.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung invertiert eine Testein­ heit die Logik eines Ausgabemusters, das aus einem Ein­ gangs/Ausgangsanschluß ausgegeben wird, indem sie von einem Schaltanschluß gesteuert wird. Mit anderen Worten wird das Ausgabemuster aus dem Eingangs/Ausgangsanschluß in Abhängig­ keit von einem Steuerzustand (Signalpegel) des Schaltan­ schlusses geändert. Daher kann durch die Bestätigung des Ausgabemusters der Zwischenverbindungstest für den Schalt­ anschluß, der weder zu den Eingangstestanschlüssen noch zu den Ausgangstestanschlüssen gehört, vorgenommen werden. Folglich kann, beispielsweise auch wenn der Schaltanschluß auf einen Hochpegel oder Niederpegel auf einer Leiterplatte oder dgl. festgelegt ist, ein Verbindungsfehler des Schalt­ anschlusses gefunden werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Wandlerschal­ tung. Die Wandlerschaltung empfängt parallele Eingabemuster (Testmuster) über eine Vielzahl von Eingangsanschlüssen zur Zeit des Testens einer Zwischenverbindung zwischen jedem An­ schluß und einer Leiterplatte. Die Wandlerschaltung wandelt die Muster in serielle Ausgabemuster um, die sequentiell aus einem Ausgangsanschluß auszugeben sind. Da die parallelen Eingabemuster in serielle Ausgabemuster umgewandelt und aus dem Ausgangsanschluß ausgegeben werden, kann der Zwischen­ verbindungstest vorgenommen werden, auch wenn die Anzahl von Ausgangsanschlüssen gering ist. In der vorliegenden Erfin­ dung ist die Anzahl von Ausgangsanschlüssen nicht von der Anzahl von Eingangsanschlüssen abhängig, und zumindest ein Ausgangsanschluß ist ausreichend.

Außerdem kann, indem nur Anschlüsse verwendet werden, die in einem Normalbetrieb verwendet werden, eine Anschluß­ verbindung ohne dedizierte Testanschlüsse vorgenommen werden.

Die Ausgabemuster (erwartete Werte) aus den Ausgangs­ anschlüssen sind die Muster, die von den parallelen Eingabe­ mustern nur in serielle Muster umgewandelt wurden. Daher kann ein Benutzer oder dgl., der den Zwischenverbindungstest vornimmt, leicht die Ausgabemuster analysieren und identifi­ zieren, wo ein Verbindungsfehler vorliegt.

Die Wandlerschaltung ist mit einer einfachen paralle­ len-seriellen Wandlerschaltung konfiguriert. Daher kann ein Schaltungsbereich für den Zwischenverbindungstest klein sein, und die Chipgröße wird durch die Testschaltung nicht beeinträchtigt.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung eine Vielzahl von Wandlerschaltungen, die jeweils jedem von Ausgangsan­ schlüssen entsprechen. Jede der Wandlerschaltungen wandelt parallele Eingabemuster in serielle Ausgabemuster um. Jeder der Ausgangsanschlüsse gibt das serielle Ausgabemuster aus. Folglich werden parallele Ausgabemuster von einer Vielzahl der Ausgangsanschlüsse ausgegeben, und die zum Ausgeben der Ausgabemuster notwendige Zeit wird verkürzt. Daher kann auch die für das Testen notwendige Zeit reduziert werden.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung ist eine Wandlerschaltung aus einem Schieberegister konfiguriert, das seriell eine Vielzahl von Verriegelungsschaltungen verbindet. Daher kann die Wandlerschaltung leicht konstruiert werden.

Gemäß einem weiteren Aspekt der Halbleiter-Speicheran­ ordnung der vorliegenden Erfindung empfängt eine Operations­ schaltung parallele Eingabemuster (Testmuster) über eine Vielzahl von Eingangsanschlüssen zur Zeit des Testens einer Zwischenverbindung zwischen jedem Anschluß der Halbleiter- Speicheranordnung und einer Leiterplatte, die in einem Nor­ malbetrieb verwendet werden, nimmt eine Logikoperation vor, und gibt parallele Operationsergebnismuster aus. Eine Wand­ lerschaltung empfängt die parallelen Operationsergebnismu­ ster von der Operationsschaltung und wandelt die Muster in serielle Ausgabemuster um. Die umgewandelten Ausgabemuster werden dann sequentiell aus Ausgangsanschlüssen ausgegeben.

Indem an den Eingabemustern eine Operation vorgenommen wird, kann der Datenbetrag (die Bitanzahl) der Eingabemu­ ster, die der Wandlerschaltung zugeführt werden, reduziert werden. Folglich werden die Ausgabemuster kürzer, und die Testzeit wird reduziert. Außerdem wird der Maßstab der Wand­ lerschaltung kleiner.

Da die parallelen Eingabemuster in die seriellen Muster umgewandelt und aus den Ausgangsanschlüssen ausgegeben werden, kann der Zwischenverbindungstest vorgenommen werden, auch wenn die Anzahl der Ausgangsanschlüsse gering ist. Die Anzahl der Ausgangsanschlüsse ist nicht von der Anzahl der Eingangsanschlüsse abhängig, und zumindest ein Ausgangsan­ schluß ist ausreichend.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Halbleiter-Speicheranordnung einen zweiten Aus­ gangsanschluß, der in einem vorherbestimmten Betriebsmodus unter einer Vielzahl von Normalbetriebsmodi verwendet wird. Eine Mustergeneratorschaltung empfängt sequentiell Ausgabe­ muster von einer Wandlerschaltung und generiert zweite se­ rielle Ausgabemuster, die von den Ausgabemustern, die emp­ fangen wurden, verschieden sind. Die zweiten Ausgabemuster, die generiert wurden, werden aus dem zweiten Ausgangsan­ schluß ausgegeben. Daher wird in einem Betriebsmodus, der den zweiten Ausgangsanschluß nicht verwendet, der Zwischen­ verbindungstest unter Verwendung der Wandlerschaltung vorge­ nommen. In einem Betriebsmodus, der den zweiten Ausgangsan­ schluß verwendet, wird hingegen der Zwischenverbindungstest unter Verwendung der Wandlerschaltung und der Mustergenera­ torschaltung vorgenommen. Die Eingabemuster können identisch sein, egal ob der zweite Ausgangsanschluß verwendet wird oder nicht.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Leiterplatte, auf der die Halbleiter-Speicheran­ ordnung montiert ist, eine Steuerschaltung und Verbindungs­ teile, die Anschlüsse der Halbleiter-Speicheranordnung ver­ binden. Die Steuerschaltung führt einem vorherbestimmten An­ schluß der Halbleiter-Speicheranordnung über den Verbin­ dungsteil ein Signal zu und aktiviert die Testeinheit. Die Steuerschaltung führt ein Eingabemuster dem Eingangstest­ anschluß über den Verbindungsteil zu und empfängt ein Ausga­ bemuster vom Ausgangstestanschluß. Daher kann durch das Ver­ gleichen des Ausgabemusters mit erwarteten Werten der Zwi­ schenverbindungstest zwischen jedem Anschluß der Halbleiter- Speicheranordnung und jedem der Verbindungsteile vorgenommen werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Leiterplatte, auf der die Halbleiter-Speicheran­ ordnung montiert ist, eine Anschlußeinheit und Verbindungs­ teile, die Anschlüsse der oben beschriebenen Halbleiter- Speicheranordnung verbinden. Die Anschlußeinheit ist mit den Anschlüssen der Halbleiter-Speicheranordnung über die Ver­ bindungsteile verbunden. Daher kann beispielsweise durch den Empfang eines Ausgabemusters vom Ausgangstestanschluß nach der Zufuhr eines Signals von der Außenseite der Leiterplatte zu einem vorherbestimmten Anschluß über die Anschlußeinheit und der Zufuhr eines Eingabemusters zum Eingangstestanschluß der Zwischenverbindungstest zwischen jedem Anschluß der Halbleiter-Speicheranordnung und jedem der Verbindungsteile vorgenommen werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung umfaßt die Leiterplatte, auf der die Halbleiter-Speicheran­ ordnung montiert ist, eine Steuerschaltung und Verbindungs­ teile, die jeden der Anschlüsse der Halbleiter-Speicheran­ ordnung miteinander verbinden. Die Steuerschaltung führt den Eingangsanschlüssen der Halbleiter-Speicheranordnung über die Verbindungsteile parallele Eingabemuster zu, und emp­ fängt serielle Ausgabemuster sequentiell vom Ausgangsan­ schluß. Durch das Vergleichen der Ausgabemuster mit erwarte­ ten Werten kann der Zwischenverbindungstest zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und jedem der Verbindungsteile vorgenommen werden.

Gemäß einem weiteren Aspekt der Leiterplatte, auf der die Halbleiter-Speicheranordnung der vorliegenden Erfindung montiert ist, ist die Anschlußeinheit mit jedem der An­ schlüsse der Halbleiter-Speicheranordnung über Verbindungs­ teile verbunden. Daher kann der Zwischenverbindungstest zwi­ schen jedem der Anschlüsse und jedem der Verbindungsteile vorgenommen werden, indem die Eingabemuster von der Außen­ seite der Leiterplatte den Eingangsanschlüssen über die An­ schlußeinheit zugeführt werden, und die Ausgabemuster aus dem Ausgangsanschluß zur Außenseite der Leiterplatte über die Anschlußeinheit ausgegeben werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung wird im Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte ein vorherbestimmtes Signal eine Vielzahl von Malen dem vor­ herbestimmten Anschluß der oben beschriebenen Halbleiter- Speicheranordnung, die auf einer Leiterplatte montiert ist, zugeführt, und die Testeinheit der Halbleiter-Speicheranord­ nung wird aktiviert. Dann wird ein Eingabemuster dem Ein­ gangstestanschluß zugeführt, und ein Ausgabemuster vom Aus­ gangstestanschluß wird empfangen, um mit erwarteten Werten verglichen zu werden. Auf diese Weise kann ein Zwischenver­ bindungstest zwischen jedem Anschluß der Halbleiter-Spei­ cheranordnung und der Leiterplatte vorgenommen werden.

Gemäß einem weiteren Aspekt der vorliegenden Erfindung werden im Verfahren zum Testen der Zwischenverbindung zwi­ schen der Halbleiter-Speicheranordnung und der Leiterplatte parallele Eingabemuster den Eingangsanschlüssen der Halblei­ ter-Speicheranordnung zugeführt. Durch das Vergleichen eines Ausgabemuster aus dem Ausgangsanschluß mit erwarteten Wer­ ten, die im voraus vorbereitet wurden, kann ein Zwischenver­ bindungstest zwischen jedem der Anschlüsse der Halbleiter- Speicheranordnung und jedem der Verbindungsteile einer Lei­ terplatte vorgenommen werden.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Blockbild, das einen Überblick über das Boundary Scan-Verfahren im Stand der Technik zeigt;

Fig. 2 ist ein Blockbild, das ein Grundprinzip einer Halbleiter-Speicheranordnung gemäß der vorliegenden Erfin­ dung zeigt;

Fig. 3 ist ein Blockbild, das ein Grundprinzip eines Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte sowie einer Leiterplatte, auf der die Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung montiert ist, zeigt;

Fig. 4 ist ein Blockbild, das ein weiteres Grundprinzip der Leiterplatte, auf der die Halbleiter-Speicheranordnung der vorliegenden Erfindung montiert ist, zeigt;

Fig. 5 ist eine Gesamtkonfigurationsdarstellung, welche die erste Ausführungsform der Halbleiter-Speicheranordnung, die erste Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und die erste Ausführungsform eines Verfahrens zum Testen der Zwischenver­ bindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte zeigt;

Fig. 6 ist ein Blockbild, das eine interne Konfiguration des Flash-Speichers von Fig. 5 zeigt;

Fig. 7 ist ein Schaltbild, das eine Rücksetzgenerator­ schaltung der Detektiereinheit von Fig. 6 zeigt;

Fig. 8 ist ein Schaltbild, das eine Initialisierungs­ schaltung der Detektiereinheit von Fig. 6 zeigt;

Fig. 9 ist ein Schaltbild, das eine Testmodus-Auftritts­ schaltung der Detektiereinheit von Fig. 6 zeigt;

Fig. 10 ist ein Schaltbild, das eine Wandlerschaltung zeigt;

Fig. 11 ist ein Schaltbild, das eine Operationsschaltung zeigt;

Fig. 12 ist ein Schaltbild, das eine Ausgangswandler­ schaltung zeigt;

Fig. 13 ist ein Schaltbild, das eine Ausgangswandler­ schaltung zeigt;

Fig. 14 ist ein Schaltbild, das eine Ausgangswandler­ schaltung zeigt;

Fig. 15 ist ein Zeitdiagramm, das eine Steuerung des Verbindungstestmodus zeigt;

Fig. 16 ist ein Zeitdiagramm, das den Zustand zeigt, daß der Zwischenverbindungstest vorgenommen wird;

Fig. 17 ist eine erläuternde Darstellung, die den erwar­ teten Wert der Eingabemuster und der Ausgabemuster im 8 Bit- Modus zeigt;

Fig. 18 ist eine erläuternde Darstellung, die den erwar­ teten Wert der Eingabemuster und der Ausgabemuster im 16 Bit-Modus zeigt;

Fig. 19 ist ein Schaltbild, das die zweite Ausführungs­ form der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;

Fig. 20 ist eine Gesamtkonfigurationsdarstellung, welche die zweite Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung gemäß der vorliegenden Erfin­ dung montiert ist, zeigt;

Fig. 21 ist ein Zeitdiagramm, das den Zustand zeigt, daß der Zwischenverbindungstest vorgenommen wird;

Fig. 22 ist ein Blockbild, das ein weiteres Prinzip der vorliegenden Erfindung zeigt;

Fig. 23 ist eine Gesamtkonfigurationsdarstellung, welche die dritte Ausführungsform der Halbleiter-Speicheranordnung, die dritte Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und die zweite Ausführungsform eines Verfahrens zum Testen der Zwischenver­ bindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte zeigt;

Fig. 24 ist ein Blockbild, das die interne Konfiguration des Flash-Speichers von Fig. 23 zeigt;

Fig. 25 ist ein Schaltbild, das eine Verriegelungsschal­ tung von Fig. 24 zeigt;

Fig. 26 ist ein Zeitdiagramm, das die Steuerung des Schaltens zum Verbindungstestmodus zeigt;

Fig. 27 ist ein Zeitdiagramm, das den Zustand zeigt, daß der Zwischenverbindungstest vorgenommen wird;

Fig. 28 ist eine erläuternde Darstellung, die Testmuster und Ausgabemuster in der dritten Ausführungsform der Halb­ leiter-Speicheranordnung zeigt;

Fig. 29 ist eine erläuternde Darstellung, die ein Bei­ spiel der Ausgabemuster zur Zeit des Verbindungsfehlers in der dritten Ausführungsfarm der Halbleiter-Speicheranordnung zeigt;

Fig. 30 ist eine erläuternde Darstellung, die ein Bei­ spiel der Ausgabemuster zur Zeit eines anderen Verbindungs­ fehlers in der dritten Ausführungsform der Halbleiter-Spei­ cheranordnung zeigt;

Fig. 31 ist ein Blockbild, das die vierte Ausführungs­ form der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;

Fig. 32 ist eine erläuternde Darstellung, die eine Logiktabelle des Decoders von Fig. 31 zeigt;

Fig. 33 ist ein Blockbild, das die fünfte Ausführungs­ form der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt;

Fig. 34 ist ein Blockbild, das die sechste Ausführungs­ form der Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung zeigt; und

Fig. 35 ist ein Blockbild, das ein weiteres Beispiel der Leiterplatte, auf der die Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung montiert ist, zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Im nachstehenden werden Ausführungsformen der vorlie­ genden Erfindung mit Bezugnahme auf die beigeschlossenen Zeichnungen erläutert.

Fig. 2 ist ein Blockbild, das ein Grundprinzip der ersten und zweiten Ausführungsform einer Halbleiter-Spei­ cheranordnung der vorliegenden Erfindung zeigt.

Eine Halbleiter-Speicheranordnung 13 umfaßt eine Detek­ tiereinheit 35, eine interne Schaltung 23, 25, 27 und 29, eine Testeinheit 37 und 31, eine Aktivitätsspeicherschaltung 53, eine Inaktivitätsspeicherschaltung 55, und eine Aktivi­ tätsverbotsschaltung 76. Die mit 37 und 31 bezeichnete Test­ einheit enthält eine Operationsschaltung 37b.

Die Detektiereinheit 35 detektiert einen Zustand eines vorherbestimmten Anschlusses zu der Zeit, zu der ein Rück­ setzsignal, das einem Rücksetzanschluß zugeführt wird, geän­ dert wird. Der vorherbestimmte Anschluß nimmt beispielsweise Bezug auf einen Aktivierungsanschluß, der ein Aktivierungs­ signal zum Aktivieren der internen Schaltung empfängt, und einen Speicheranschluß, der ein Lese- oder Schreibsteuer­ signal zum Zugreifen auf implementierte Speicherelemente MC empfängt. Die Halbleiter-Speicheranordnung 13 umfaßt ferner Eingangs/Ausgangsanschlüsse, erweiterte Eingangs/Ausgangsan­ schlüsse und einen Schaltanschluß. Die Eingangs/Ausgangsan­ schlüsse lesen und schreiben Daten aus dem und in das imple­ mentierte Speicherelement MC. Die erweiterten Eingangs/Aus­ gangsanschlüsse werden zusammen mit den Eingangs/Ausgangsan­ schlüssen zur Zeit der Erweiterung einer Wortbildung von Daten verwendet. Der Schaltanschluß wird zum Umschalten der Wortbildung verwendet. Ein Teil der Anschlüsse der Anordnung 13 wird als Eingangs- oder Ausgangstestanschlüsse verwendet, wenn die Testeinheit aktiv ist.

Ein vom vorherbestimmten Anschluß empfangenes Signal wird zur mit 23, 25, 27 und 29 bezeichneten internen Schal­ tung und zur Detektiereinheit 35 über eine Eingangsschaltung 39 gesendet.

Die Aktivitätspeicherschaltung 53 speichert Informa­ tionen, daß die Testeinheit 31 und 37 aktiviert wurde, nach­ dem das Netz eingeschaltet wird, während die Inaktivitäts­ speicherschaltung Informationen speichert, daß die Testein­ heit 31 und 37 inaktiviert wurde, nachdem das Netz einge­ schaltet wird. Die Aktivitätsverbotsschaltung 76 verbietet eine Aktivierung der Testeinheit 31 und 37, ungeachtet eines Ergebnisses der Detektion durch die Detektiereinheit 35.

Fig. 3 ist ein Blockbild, das ein Grundprinzip eines Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte sowie einer Leiterplatte, auf der die Halbleiter-Speicheranordnung gemäß der vorliegenden Erfindung montiert ist, zeigt.

Eine Leiterplatte 11, auf der die Halbleiter-Speicher­ anordnung montiert ist, umfaßt eine Steuerschaltung 15 und Verbindungsteile 17, die jeweils entsprechende Anschlüsse der Halbleiter-Speicheranordnung 13 verbinden. Die Steuer­ schaltung 15 führt ein Eingabemuster jedem der Eingangstest­ anschlüsse über den entsprechenden Verbindungsteil 17 zu, und empfängt ein Ausgabemuster vom entsprechenden Ausgangs­ testanschluß.

Fig. 4 ist ein Blockbild, das ein weiteres Grundprinzip der Leiterplatte, auf der die Halbleiter-Speicheranordnung der vorliegenden Erfindung montiert ist, zeigt.

Die Leiterplatte 11, auf der die Halbleiter-Speicheran­ ordnung montiert ist, umfaßt eine Anschlußeinheit 79 und Verbindungsteile 17, die Anschlüsse der Halbleiter-Speicher­ anordnungen 13a und 13b verbinden. Die Anschlußeinheit 79 ist mit den Anschlüssen der Halbleiter-Speicheranordnungen 13a und 13b über die Verbindungsteile 17 verbunden.

Fig. 5 zeigt die erste Ausführungsform der Halbleiter- Speicheranordnung, die erste Ausführungsform der Leiterplat­ te, auf der die Halbleiter-Speicheranordnung montiert ist, und die erste Ausführungsform eines Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheran­ ordnung und einer Leiterplatte.

In Fig. 5 sind ein Speichercontroller 15 und die Halb­ leiter-Speicheranordnung 13, die ein 64M Bit-Flash-Speicher ist, auf der Leiterplatte 11 montiert, die eine gedruckte Verdrahtungsplatte ist. Die gedruckte Verdrahtungsplatte 11, der Flash-Speicher 13 und der Speichercontroller 15 entspre­ chen der Leiterplatte, der Halbleiter-Speicheranordnung bzw. der Steuerschaltung, die in Fig. 3 gezeigt sind. Anschlüsse des Flash-Speichers 13 (wie ein /BYTE-Anschluß) und An­ schlüsse des Speichercontrollers 15 sind auf Lötaugen 17 ge­ lötet, die auf der gedruckten Verdrahtungsplatte 11 gebildet sind. Die Lötaugen 17 entsprechen den in Fig. 3 gezeigten Verbindungsteilen 17. Die Lötaugen 17 des Flash-Speichers 13 und die Lötaugen 17 des Speichercontrollers 15 sind gemäß einem durch Pfeile in Fig. 5 gezeigten Verdrahtungsmuster 19 miteinander verbunden. Die Richtungen der Pfeile zeigen die Richtungen, in denen Signale geführt werden.

Der Speichercontroller 15 ist aus einer Logik-LSI, wie einem Gatterarray, gebildet. Der Speichercontroller 15 hat eine Steuerschaltung für einen Normalbetrieb des Flash-Spei­ chers 13, eine Steuerschaltung zum Aktivieren eines SCITT- Decoders 37 des Flash-Speichers 13, der nachstehend erläu­ tert wird, eine Schaltung zum Eingeben eines Testeingabe­ musters in den Flash-Speicher 13, und eine Schaltung zum Vergleichen erwarteter Werte mit einem Ausgabemuster aus dem Flash-Speicher 13 ansprechend auf das Eingabemuster.

Alternativ dazu hat der Speichercontroller 15 eine Steuerschaltung für einen Normalbetrieb des Flash-Speichers 13 und eine Steuerschaltung zum Boundary Scannen. Mit ande­ ren Worten wird ein Steuersignal zum Aktivieren des SCITT- Decoders 37 des Flash-Speichers 13 zugeführt, indem die in Fig. 1 gezeigte BS-Zelle 4 oder dgl. dazu veranlaßt wird, und ein Eingabemuster zum Testen wird dem Flash-Speicher 13 zu­ geführt. Ein Ausgabemuster wird dann ansprechend auf das Eingabemuster aus dem Flash-Speicher 13 zum Speichercon­ troller 15 ausgegeben.

Jeder der Flash-Speicher 13 und der Speichercontroller 15 umfassen den Schaltanschluß /BYTE, einen Rücksetzanschluß /RESET, einen Chipfreigabeanschluß /CE, einen Schreibfrei­ gabeanschluß /WE, einen Ausgangsfreigabeanschluß /OE, Adres­ senanschlüsse A0-A21, Dateneingangs/Ausgangsanschlüsse DQ0- DQ14, einen Mehrzweckanschluß DQ15/A-1, und einen Be­ reit/Belegt-Anschluß RY/BY. Der Chipfreigabeanschluß /CE und der Schreibfreigabeanschluß /WE entsprechen dem Aktivie­ rungsanschluß und dem Steueranschluß, die in Fig. 2 gezeigt sind. Die Dateneingangs/Ausgangsanschlüsse DQ0-DQ14 und der Mehrzweckanschluß DQ15/A-1 des Flash-Speichers 13 entspre­ chen den in Fig. 2 gezeigten erweiterten Eingangs/Ausgangs­ anschlüssen. Der Ausdruck "/", wie beispielsweise in /BYTE oder /RESET, bedeutet eine negative Logik. Das heißt, die Anschlüsse werden aktiv, wenn der Pegel von Signalen darin niedrig ist. Der Bereit/Belegt-Anschluß RY/BY bedeutet, daß der Flash-Speicher 13 entweder bereit oder belegt ist. Der Mehrzweckanschluß DQ15/A-1 dient als Adressenanschluß A-1, wenn der Schaltanschluß /BYTE ein Niederpegelsignal emp­ fängt, während er als Dateneingangs/Ausgangsanschluß DQ15 dient, wenn der /BYTE-Anschluß ein Hochpegelsignal empfängt.

Der Flash-Speicher 13 hat eine Funktion zum Umschalten einer Wortbildung von Eingangs/Ausgangsdaten unter Verwen­ dung des /BYTE-Anschlusses. Der Flash-Speicher 13 ist in einem 8 Bit-Modus, wenn der Schaltanschluß /BYTE das Nieder­ pegelsignal empfängt. Zu dieser Zeit werden die Datenein­ gangs/Ausgangsanschlüsse DQ8-DQ14 in den oberen Bits nicht verwendet. Der Flash-Speicher 13 schaltet zu einem 16 Bit- Modus, wenn der Schaltanschluß /BYTE das Hochpegelsignal empfängt. Der Mehrzweckanschluß DQ15/A-1 dient als Daten­ eingangs/Ausgangsanschluß DQ15, und alle Dateneingangs/Aus­ gangsanschlüsse DQ0-DQ15 in den unteren und oberen Bits werden in diesem Fall verwendet.

Fig. 6 ist ein Blockbild, das eine interne Konfiguration des Flash-Speichers 13 zeigt. In der folgenden Erläuterung haben über die Anschlüsse zugeführte Signale dieselben Be­ zugscodes wie die Anschlußbezugscodes, wie "Rücksetzsignal /RESET". In Fig. 6 zeigen fettgedruckte Pfeile Signalleitun­ gen, die eine Vielzahl von Leitungen umfassen.

Der Flash-Speicher 13 hat eine Eingabepuffereinheit 21, eine Speicherzelleneinheit 23, einen Reihendecoder 25, einen Spaltendecoder 27, eine Leseverstärkereinheit 29, eine Aus­ gangswandlerschaltung 31, eine Ausgabepuffereinheit 33, eine Detektiereinheit 35, und einen SCITT-Decoder 37. Der SCITT- Decoder 37 und die Ausgangswandlerschaltung 31 entsprechen der in Fig. 2 gezeigten Testeinheit. Die Speicherzellenein­ heit 23, der Reihendecoder 25, der Spaltendecoder 27 und der Leseverstärker 29 entsprechen der internen Schaltung in Fig. 2. Eingangsschaltungen in die Dateneingangs/Ausgangsan­ schlüsse DQ0-DQ15 und eine Schreibschaltung für die Spei­ cherzelle 23 sind in Fig. 6 nicht gezeigt.

Die Eingabepuffereinheit 21 umfaßt eine Vielzahl der Eingangsschaltungen 39. Jede der Eingangsschaltungen 39 wandelt Eingangssignale vom Speichercontroller 15 in interne Signale um und gibt das interne Signal innerhalb des Chips aus. Spezifischer wird ein Schaltsignal /BYTE in Schaltsi­ gnale BYTE und BYTEB umgewandelt, und ein Rücksetzsignal /RESET wird in Hardware-Rücksetzsignale HWRESET und HWRESETB umgewandelt. Ein Chipfreigabesignal /CE wird in Chipfrei­ gabesignale CE und CEB umgewandelt, und ein Schreibfreigabe­ signal /WE wird in Schreibfreigabesignale WE und WEB umge­ wandelt. Ein Ausgangsfreigabesignal /OE wird in Ausgangs­ freigabesignale OE und OEB umgewandelt, und Adressensignale A0-A21 und A-1 werden in Adressensignale SCA0-SCA21 und SCA-1 umgewandelt. Das Chipfreigabesignal /CE entspricht dem in Fig. 2 gezeigten Aktivierungssignal. Das Schreibfreigabe­ signal /WE entspricht dem Schreibsteuersignal und dem Lese­ steuersignal, die in Fig. 2 gezeigt sind. Die internen Si­ gnale mit dem Suffix "B" bezeichnen Signale mit negativer Logik. Andere interne Signale sind positive Logiksignale. Keine der Eingangsschaltungen 39 wird vom Rücksetzsignal /RESET gesteuert. Daher werden die den Eingangsschaltungen 39 zugeführten Signale immer als interne Signale ungeachtet des Pegels des Eingangssignals /RESET ausgegeben.

Die Adressensignale SCA13-SCA21 werden dem Reihende­ coder 25 zugeführt, während die Adressensignale SCA0-SCA12 dem Spaltendecoder 27 zugeführt werden. In der Speicher­ zelleneinheit 23 ist eine Vielzahl von Speicherzellen MC vertikal und horizontal angeordnet. Die Speicherzellen MC entsprechen den in Fig. 2 gezeigten Speicherelementen. Der Reihendecoder 25 und der Spaltendecoder 27 sind Schaltungen zum Auswählen einer Speicherzelle in der Reihenrichtung bzw. in der Spaltenrichtung. Ein aus der ausgewählten Speicher­ zelle MC ausgegebenes Signal wird zum Leseverstärker 29 über den Spaltendecoder 27 und eine Bitleitung BL ausgegeben. Der Leseverstärker 29 verstärkt ein schwaches Signal, das aus der Speicherzelle MC ausgegeben wird, und gibt das ver­ stärkte Signal als Datenausgangssignale SOUT0-15 aus. Die Ausgangswandlereinheit 31 empfängt die Datenausgangssignale SOUT0-15, ein internes Bereit/Belegt-Signal IRY/BY, das Schaltsignal BYTEB, Operationsergebnissignale SCADQ0-SCADQ7 und SCARY/BY, und ein Testmodussignal SCITT, und gibt Aus­ gangssignale DQ0OUT-DQ15OUT und RY/BYOUT zum Ausgabepuffer 33 aus.

Der Ausgabepuffer 33 umfaßt eine Vielzahl von Ausgangs­ schaltungen 41. Die Ausgangsschaltungen 41 empfangen das Ausgangssignal DQ0OUT-DQ15OUT und RY/BYOUT, und geben ent­ sprechende Dateneingangs/Ausgangssignale DQ0-DQ15 und das Bereit/Belegt-Signal RY/BY an die Außenseite davon aus. Der Ausgabepuffer 33 wird vom Ausgangsfreigabesignal OEB ge­ steuert, und die Signale vom Ausgabepuffer 33 werden nur dann ausgegeben, wenn das Ausgangsfreigabesignal ein Nieder­ pegel ist.

Die Detektiereinheit 35 empfängt ein Netz-ein-Signal VCCDC, das Hardware-Rücksetzsignal HWRESET, das Schreibfrei­ gabesignal WE und das Chipfreigabesignal CE, und gibt das Testmodussignal SCITT aus.

Der SCITT-Decoder 37 empfängt das Schaltsignal BYTE, das Schreibfreigabesignal WE und die Adressensignale SCA0- SCA21 und SCA-1, und gibt die Operationsergebnissignale SCADQ0-SCADQ7 und SCARY/BY aus.

Zum besseren Verständnis der folgenden Erläuterung können die Namen der Signale weggelassen werden, wie das "RESET-Signal", welches das "Rücksetzsignal RESET" bedeutet, das "WE-Signal", welches das "Schreibfreigabesignal WE" be­ deutet, und das "CE-Signal", welches das "Chipfreigabesignal CE" bedeutet.

Fig. 7 bis 9 zeigen Details der Detektiereinheit 35. Die Detektiereinheit 35 umfaßt eine Rücksetzgeneratorschaltung 43, eine Initialisierungsschaltung 45 und eine Testmodus- Auftrittsschaltung 46.

Wie in Fig. 7 gezeigt, umfaßt die Rücksetzgenerator­ schaltung 43 ein NICHT-UND-Gatter 43a mit drei Eingängen, ein NICHT-ODER-Gatter 43b mit zwei Eingängen und einen Inverter 43c, die in Serie geschaltet sind. Eingänge des NICHT-UND-Gatters 43a empfangen des CE-Signal, das WE-Signal und das VCCDC-Signal. Ein Ausgang des NICHT-UND-Gatters 43a ist mit einem der Eingänge des NICHT-ODER-Gatters 43b ver­ bunden. Der andere Eingang des NICHT-ODER-Gatters 43b emp­ fängt ein Ausstiegssignal EXIT, das nachstehend erläutert wird. Das NICHT-ODER-Gatter 43b gibt das Rücksetzsignal RESETB aus. Der Inverter 43c empfängt das Rücksetzsignal RESETB und gibt das Rücksetzsignal RESET aus.

Wie in Fig. 8 gezeigt, umfaßt die Initialisierungsschal­ tung 45 eine erste Verriegelung 47, eine zweite Verriegelung 49 und eine dritte Verriegelung 51, wobei in jeder von diesen ein Eingang und ein Ausgang von zwei Invertern mit­ einander verbunden sind.

Ein Drain eines nMOS 45a und eine Source eines nMOS 45b sind mit einem Eingang 47a der ersten Verriegelung 47 ver­ bunden. Eine Source des nMOS 45a ist mit einer Erdeleitung VSS verbunden, und ein Drain des nMOS 45b ist mit einer Energiezufuhrleitung VCC verbunden. Eine Gatterelektrode des nMOS 45a empfängt das HWRESET-Signal. Ein Ausgang eines Rücksetzimpulsgenerators 52 ist mit einer Gatterelektrode des nMOS 45b verbunden. Der Rücksetzimpulsgenerator 52 emp­ fängt das HWRESET-Signal. Der Rücksetzimpulsgenerator 52 ist eine Schaltung zum Ausgeben eines positiven Impulses, wenn das /RESET-Signal vom Niederpegel zum Hochpegel wechselt. Ein Ausgang 47b der ersten Verriegelung 47 ist mit dem In­ verter 45c verbunden. Ein Ausgang des Inverters 45c ist mit einem Eingang einer UND-Schaltung 45d mit drei Eingängen verbunden. Andere Eingänge der UND-Schaltung 45d empfangen das CE-Signal und das WE-Signal. Die UND-Schaltung 45d gibt ein Testmodus-Freigabesignal SCITT-EN aus. Das CE-Signal und das WE-Signal werden als Signale verwendet, deren Pegel für ein Schalten zu einem Verbindungstestmodus detektiert werden, der nachstehend erläutert wird.

Ein Drain eines nMOS 45e und eine Source eines nMOS 45f sind mit einem Eingang 49a der zweiten Verriegelung 49 ver­ bunden. Eine Source des nMOS 45e ist mit der Erdeleitung VSS verbunden. Eine Gatterelektrode des nMOS 45e empfängt das RESET-Signal. Ein Drain des nMOS 45f empfängt das SCITT-EN- Signal. Eine Gatterelektrode des nMOS 45f empfängt das HWRESETB-Signal. Ein Ausgang 49b der zweiten Verriegelung 49 ist mit einem Eingang 51a der dritten Verriegelung 51 über einen nMOS 45g verbunden. Eine Gatterelektrode des nMOS 45g empfängt das HWRESET-Signal.

Ein Drain eines pMOS 45h ist mit dem Eingang 51a der dritten Verriegelung 51 verbunden. Eine Source eines pMOS 45h ist mit der Energiezufuhrleitung VCC verbunden. Eine Gatterelektrode des pMOS 45h empfängt das RESETB-Signal. Ein Ausgang 51b der dritten Verriegelung 51 ist mit einem Ein­ gang einer Inverterreihe 45j verbunden, worin 2 Inverter in Serie geschaltet sind. Die Inverterreihe 45j gibt ein Test­ modus-Setzsignal SCITT-SET aus.

Die Testmodus-Auftrittsschaltung 46 umfaßt eine Aktivi­ tätsspeicherschaltung 53, eine Inaktivitätsspeicherschaltung 55 und eine Kombinationsschaltung 57, wie in Fig. 9 gezeigt.

Die Aktivitätsspeicherschaltung 53 umfaßt einen pMOS 53a, nMOSe 53b und 53c, die in Serie geschaltet sind, und eine Eintrittsverriegelung 59, die einen Eingang und einen Ausgang von zwei Invertern verbindet, und zwei Inverter 53d und 53e, die in Serie geschaltet sind. Eine Source des pMOS 53a ist mit der Energiezufuhrleitung VCC verbunden. Eine Source des nMOS 53c ist mit der Erdeleitung VSS verbunden. Gatterelektroden des nMOS 53a und des nMOS 53b empfangen das VCCDC-Signal. Eine Gatterelektrode des nMOS 53b empfängt das SCITT-SET-Signal. Drains des nMOS 53a und des nMOS 53b sind mit einem Eingang 59a der Eintrittsverriegelung 59 verbun­ den. Ein Ausgang der Eintrittsverriegelung 59 ist mit einem Eingang des Inverters 53d verbunden. Die Inverter 53d und 53e geben die Eintrittssignale ENTRYB bzw. ENTRY aus.

Die Inaktivitätsspeicherschaltung 55 umfaßt einen pMOS 55a, nMOSe 55b und 55c, die in Serie geschaltet sind, eine Ausstiegsverriegelung 61, die einen Eingang und einen Aus­ gang von zwei Invertern verbindet, und zwei Inverter 55d und 55e, die in Serie geschaltet sind. Eine Source des pMOS 55a ist mit der Energiezufuhrleitung VCC verbunden. Eine Source des nMOS 55c ist mit der Erdeleitung VSS verbunden. Gatter­ elektroden des pMOS 55a und des nMOS 55c empfangen das VCCDC-Signal. Ein Ausgang eines NICHT-ODER-Gatters 55f mit zwei Eingängen ist mit einer Gatterelektrode des nMOS 55b verbunden. Ein Eingang des NICHT-ODER-Gatters 55f empfängt das ENTRYB-Signal und das HWRESET-Signal. Drains des pMOS 55a und des nMOS 55b sind mit einem Eingang 61a der Aus­ stiegsverriegelung 61 verbunden. Ein Ausgang der Ausstiegs­ verriegelung 61 ist mit einem Eingang des Inverters 55d ver­ bunden. Die Inverter 55d und 55e geben ein Eintrittssignal EXITB bzw. das Eintrittssignal EXIT aus.

Die Kombinationsschaltung 57 umfaßt einen Inverter 57a, ein NICHT-ODER-Gatter 57b mit zwei Eingängen und eine Inver­ terreihe 57c, die zwei Inverter in Serie schaltet. Ein Ein­ gang des Inverters 57a empfängt das ENTRY-Signal. Ein Aus­ gang des Inverters 57a ist mit einem der Eingänge des NICHT- ODER-Gatters 57b verbunden. Der andere Eingang des NICHT- ODER-Gatters 57b empfängt das EXIT-Signal. Ein Ausgang des NICHT-ODER-Gatters 57b ist mit einem Eingang der Inverter­ reihe 57c verbunden. Dis Inverterreihe 57c gibt das Test­ modussignal SCITT aus.

Fig. 10 und 11 zeigen Details des SCITT-Decoders 37. Der SCITT-Decoder 37 hat eine Wandlerschaltung 37a und eine Ope­ rationsschaltung 37b. Im 16 Bit-Modus, in dem die Anzahl von Ausgangsanschlüssen zunimmt, während die Anzahl von Ein­ gangsanschlüssen abnimmt, führt die Wandlerschaltung 37a ein gemeinsames Signal (WEB-Signal) verschiedenen Eingängen der Operationsschaltung 37b zu. Die Operationsschaltung 37b führt eine Operation an Eingabemustern durch, die vom Spei­ chercontroller 15 zugeführt werden, und gibt ein Ausgabemu­ ster aus.

Die Wandlerschaltung 37a umfaßt einen Inverter 63 und CMOS-Transmissionsgatter 63b und 63c, die jeweils eine Source und einen Drain eines pMOS und eines nMOS verbinden, wie in Fig. 10 gezeigt. Ein Eingang des Inverters 63a, eine Gatterelektrode des pMOS des CMOS-Transmissionsgatters 63b und eine Gatterelektrode des nMOS des CMOS-Transmissions­ gatters 63c empfangen das BYTE-Signal über einen Inverter 65. Ein Ausgang des Inverters 63a ist mit den Gatterelektro­ den des nMOS und des pMOS der CMOS-Transmissionsgatter 63b bzw. 63c verbunden. Ein Eingang des CMOS-Transmissionsgat­ ters 63b empfängt das Adressensignal SCA-1. Ein Eingang des CMOS-Transmissionsgatters 63c empfängt das WEB-Signal. Aus­ gänge der MOS-Schalter 63b und 63c sind miteinander verbun­ den und geben ein Signal SCA-2 zum Decodieren aus. Die Wand­ lerschaltung 37a führt eine Freigabe unter Verwendung der Operationsschaltung 37b sowohl im 8 Bit-Modus als auch im 16 Bit-Modus durch.

Wie in Fig. 11 gezeigt, hat die Operationsschaltung 37b Exklusiv-NICHT-ODER-Gatter 67a, 67b, 67c, 67d und 67e mit 6 Eingängen, Exklusiv-NICHT-ODER-Gatter 67f, 67g und 67h mit 4 Eingängen, und ein Exklusiv-NICHT-ODER-Gatter mit zwei Eingängen 67j. Jedes der Exklusiv-NICHT-ODER-Gatter ist eine Exklusiv-NICHT-ODER-Schaltung. Das Exklusiv-NICHT-ODER- Gatter 67a empfängt die Adressensignale SCA0 und SCA8-SCA12, und gibt ein Operationsergebnis als Decodiersignal SCADQ0 aus. Das Exklusiv-NICHT-ODER-Gatter 67b empfängt die Adres­ sensignale SCA1 und SCA13-SCA17, und gibt das Decodiersignal SCADQ1 aus. Das Exklusiv-NICHT-ODER-Gatter 67c empfängt die Adressensignale SCA1 und SCA18-SCA21, und das WEB-Signal, und gibt das Decodiersignal SCADQ2 aus. Das Exklusiv-NICHT- ODER-Gatter 67d empfängt die Adressensignale SCA3, SCA8, SCA13 und SCA18, das WEB-Signal und das SCA-2-Signal, und gibt das Decodiersignal SCADQ3 aus. Das Exklusiv-NICHT-ODER- Gatter 67e empfängt die Adressensignale SCA4, SCA9, SCA14 und SCA19, das WEB-Signal, und das SCA-2-Signal, und gibt das Decodiersignal SCADQ4 aus. Das Exklusiv-NICHT-ODER-Gat­ ter 67f empfängt die Adressensignale SCA5, SCA10, SCA15 und SCA20, und gibt das Decodiersignal SCADQ5 aus. Das Exklusiv- NICHT-ODER-Gatter 67g empfängt die Adressensignale SCA6, SCA11, SCA16 und SCA21, und gibt das Decodiersignal SCADQ6 aus. Das Exklusiv-NICHT-ODER-Gatter 67h empfängt die Adres­ sensignale SCA7, SCA12 und SCA17, und das WEB-Signal, und gibt das Decodiersignal SCADQ7 aus. Das Exklusiv-NICHT-ODER- Gatter 67j empfängt die Adressensignale SCA0 und das SCA-2- Signal, und gibt das Decodiersignal SCARY/BY aus. Die Opera­ tionsschaltung 37b wird nur dann aktiviert, wenn das Test­ modussignal SCITT ein Hochpegel ist.

Fig. 12 bis 14 zeigen Details der Ausgangswandlereinheit 31. Die Ausgangswandlereinheit 31 hat eine Funktion, die Dateneingangs/Ausgangsanschlüsse DQ0-DQ15 und den Bereit/Be­ legt-Anschluß RY/BY in Ausgangstestanschlüsse im Verbin­ dungstestmodus umzuwandeln, der nachstehend erläutert wird. Die Ausgangstestanschlüsse sind Anschlüsse zum Ausgeben von Ausgabemustern, die von der Operationsschaltung 37b gene­ riert werden, an die Außenseite davon im Verbindungstest­ modus. Die Ausgangswandlereinheit 31 hat drei Ausgangswand­ lerschaltungen 69, 71 und 73 in Übereinstimmung mit der Art der Ausgangstestanschlüsse.

Die in Fig. 12 gezeigten Ausgangswandlerschaltungen 69 sind Schaltungen zum Ausgeben der Datenausgangssignale SOUT0-SOUT7, die den Dateneingangs/Ausgangssignalen DQ0-DQ7 entsprechen. Jede der Wandlerschaltungen 69 umfaßt eine Invertierschaltung 75, drei Inverter 69a, 69b und 69c, und die in Fig. 10 gezeigte Wandlerschaltung 63. Die Invertier­ schaltung 75 umfaßt einen Inverter 75a, einen MOS-Schalter 75b und einen CMOS-Inverter 75c. Ein Eingangsanschluß IN1 ist mit einer Source des pMOS des CMOS-Inverters 75c, einer Gatterelektrode eines pMOS des MOS-Schalters 75b und einem Eingang des Inverters 75b verbunden. Ein Ausgang des Inver­ ters 75a ist mit einer Source eines nMOS des CMOS-Inverters 75c und einer Gatterelektrode eines nMOS des MOS-Schalters 75b verbunden. Ein Eingangsanschluß IN2 ist mit einem Ein­ gang des MOS-Schalters 75b und einem Eingang des CMOS- Inverters 75c verbunden. Ein Ausgang des MOS-Schalters 75b und ein Ausgang des CMOS-Inverters 75c sind miteinander ver­ bunden. Diese Ausgänge sind mit einem Eingang des MOS-Schal­ ters 63c der Wandlerschaltung 63 über den Inverter 69b ver­ bunden. Ein Eingang des MOS-Schalters 63b der Wandlerschal­ tung 63 ist mit einem Ausgang des Inverters 69a verbunden. Ein Eingangsanschluß IN3 ist mit einem Eingang des Inverters 69a verbunden. Ein Ausgang der Wandlerschaltung 63 ist mit einem Ausgangsanschluß OUT1 über den Inverter 69c verbunden.

Die Eingangsanschlüsse IN1 und IN4 der Wandlerschal­ tungen 69 empfangen das BYTEB-Signal und das SCITT-Signal. Die Eingangsanschlüsse IN2 und IN3 der Wandlerschaltungen 69 empfangen jeweils das Decodiersignal SCADQ0-SCADQ7, und das Datenausgangssignal SOUT0-SOUT7, ansprechend auf jedes Bit der Dateneingangs/Ausgangssignale DQ0-DQ7. Ähnlich gibt ein Ausgangsanschluß OUT1 jeder der Wandlerschaltungen 69 das Ausgangssignal DQ0OUT-DQ7OUT aus, das jedem Bit der Daten­ eingangs/Ausgangssignale DQ0-DQ7 entspricht.

Die in Fig. 13 gezeigten Ausgangswandlerschaltungen 71 sind Schaltungen zum Ausgeben von Datenausgangssignalen SOUT8-SOUT15, die den Dateneingangs/Ausgangssignalen DQ8-DQ15 entsprechen. Die Wandlerschaltungen 71 haben dieselbe Konfiguration wie die in Fig. 12 gezeigten Ausgangswandler­ schaltungen 69, ausgenommen die Invertierschaltung 75, die in den Wandlerschaltungen 71 nicht existiert. Mit anderen Worten ist der Eingangsanschluß IN2 direkt mit dem Eingang des MOS-Schalters 63c der Wandlerschaltung 63 über einen Inverter 71b verbunden.

Der Eingangsanschluß IN4 jeder der Wandlerschaltungen 71 empfängt das SCITT-Signal. Die Eingangsanschlüsse IN2 der Wandlerschaltungen 71 empfangen die Decodiersignale SCADQ0-SCADQ7, welche jeweils einer Zahl entsprechen, die aus der Subtraktion von 8 von jedem Bit der Dateneingangs/Ausgangs­ signale DQ8-DQ15 resultiert. Die Eingangsanschlüsse IN3 der Ausgangswandlerschaltungen 71 empfangen die Datenausgangs­ signale SOUT68-SOUT15, die jeweils jedem Bit der Datenein­ gangs/Ausgangssignale DQ8-DQ15 entsprechen. Ähnlich geben die Ausgangsanschlüsse OUT1 der Wandlerschaltungen 69 die Ausgangssignale DQ8OUT-DQ15OUT aus, die jeweils jedem Bit der Dateneingangs/Ausgangssignale DQ8-DQ15 entsprechen.

Die in Fig. 14 gezeigte Ausgangswandlerschaltung 73 ist gleich wie die in Fig. 13 gezeigte Ausgangswandlerschaltung 71. Die Eingangsanschlüsse IN2, IN3 und IN4 empfangen das SCARY/BY-Signal, das IRY/BY-Signal bzw. das SCITT-Signal. Der Ausgangsanschluß OUT1 gibt das Ausgangssignal RY/BYOUT aus.

Ein Zwischenverbindungstest wird auf folgende Weise zwischen jedem der Anschlüsse des Flash-Speichers 13 und jedem der Lötaugen 17 der gedruckten Verdrahtungsplatte 11 durchgeführt, auf welcher der Flash-Speicher 13 und der Speichercontroller 15 montiert sind.

Zur Zeit des Einschaltens des Netzes schaltet der Flash-Speicher 13 zum Verbindungstestmodus ansprechend auf die Steuerung durch den Speichercontroller 15.

Fig. 15 zeigt Zeiteinstellungen von Hauptsignalen, wenn der Flash-Speicher 13 zum Verbindungstestmodus schaltet, und dann zu einem Normalbetrieb zurückkehrt.

Nachdem das Netz EIN ist, erhöht sich die Spannung der Energiezufuhrleitung VCC auf einen vorherbestimmten Wert. Zu dieser Zeit gibt der Speichercontroller 15 das Nieder­ pegel /RESET-Signal (Fig. 15(a)) aus. Das VCCDC-Signal wird ein Hochpegel, das um T1 der Zeit der Spannungserhöhung der Energiezufuhrleitung VCC nacheilt. Das in Fig. 8 gezeigte HWRESET-Signal wird aufgrund des Niederpegel /RESET-Signals ein Hochpegel. Der nMOS 45a wird EIN, und der Ausgang 47b der ersten Verriegelung 47 wird ein Hochpegel. Das Testmo­ dus-Freigabesignal SCITT-EN wird ein Niederpegel, da der Ausgang 47b ein Hochpegel wird. Während das VCCDC-Signal ein Niederpegel ist, werden das RESET-Signal und das RESETB-Si­ gnal, die in Fig. 7 gezeigt sind, auf dem Hochpegel bzw. Niederpegel gehalten. Daher wird der in Fig. 8 gezeigte nMOS 45e EIN, und der Ausgang 49b der zweiten Verriegelung 49 wird hoch. Das HWRESETB-Signal wird aufgrund des Nieder­ pegel /RESET-Signals ein Niederpegel, und der nMOS 45f wird AUS. Der pMOS 45h wird EIN, und der Ausgang 51b der dritten Verriegelung 51 wird ein Niederpegel. Das Testmodus-Setz­ signal SCITT-SET wird ein Niederpegel, da der Ausgang 51b ein Niederpegel wird.

In der in Fig. 9 gezeigten Aktivitätsspeicherschaltung 53 wird der pMOS 53a EIN, während das VCCDC-Signal ein Nie­ derpegel ist, und der Ausgang 59b der Eintrittsverriegelung 59 wird ein Niederpegel. Durch den Niederpegel der Ein­ trittsverriegelung 59 werden die ENTRYB- und ENTRY-Signale ein Hochpegel bzw. Niederpegel. Durch den Hochpegel des ENTRY-Signals wird das Testmodussignal ein Niederpegel (Fig. 15(b)).

In der in Fig. 9 gezeigten Inaktivitätsspeicherschaltung wird hingegen der pMOS 55a EIN, und der Ausgang 61b der Aus­ stiegsverriegelung 61 wird ein Niederpegel, während das VCCDC-Signal ein Niederpegel ist. Die Eintrittsverriegelung 61 verriegelt den Niederpegelausgang, und das EXITB-Signal und das EXIT-Signal werden ein Hochpegel bzw. Niederpegel (Fig. 15(b)).

Das VCCDC-Signal wird kein Niederpegel, ausgenommen zu der Zeit, zu der das Netz EIN wird. Daher wird danach kein Hochpegelsignal an den Eingang 59a der Eintrittsverriegelung 59 und den Eingang 61a der Ausstiegsverriegelung 61 gelie­ fert. Mit anderen Worten wechseln der Ausgang 59b der Ein­ trittsverriegelung 59 und der Ausgang 61b der Ausstiegsver­ riegelung 61 nicht erneut zum Niederpegel, sobald sie beide zum Hochpegel wechseln.

Der Speichercontroller 15 gibt die Niederpegel /WE- und /CE-Signale aus. Die RESET- und RESETB-Signale in Fig. 7 werden ein Niederpegel bzw. ein Hochpegel aufgrund der Nie­ derpegel /WE- und /CE-Signale. Daher werden der nMOS 45e und der pMOS 45h, die in Fig. 8 gezeigt sind, AUS.

Der Speichercontroller 15 wechselt das /RESET-Signal zum Hochpegel, während er die Niederpegel /WE- und ICE-Si­ gnale ausgibt (Fig. 15(c)). Das HWRESET-Signal und das HWRESETB-Signal, die in Fig. 8 gezeigt sind, werden ein Nie­ derpegel bzw. Hochpegel aufgrund des Hochpegel /RESET-Si­ gnals. Der nMOS 45a wird AUS aufgrund des Nieder­ pegel HWRESET-Signals. Der Rücksetzimpulsgenerator 52 führt der Gatterelektrode des nMOS 45b einen positiven Impuls zu. Der nMOS 45b wird während einer vorherbestimmten Periode EIN gehalten, und der Ausgang 47b der ersten Verriegelung 47 wird ein Niederpegel. Da sowohl die CE- als auch WE-Signale ein Hochpegel sind, wird das Testmodus-Freigabesignal SCITT- EN ein Hochpegel aufgrund des Niederpegelausgangs 47b. Mit anderen Worten wird an einer Anstiegkante des /RESET-Signals die Detektion des Niederpegels der /CE- und /WE-Signale (ein erstes Mal) vorgenommen.

Der nMOS 45f wird EIN aufgrund des Hochpegel HWRESETB- Signals. Daher wird der Hochpegelzustand des SCITT-EN-Si­ gnals zur zweiten Verriegelung 49 gesendet. Der Ausgang 49b der zweiten Verriegelung 49 wird ein Niederpegel. Da der nMOS 49g AUS ist aufgrund des Niederpegel HWRESET-Signals wird der Niederpegel des Ausgangs 49b der zweiten Verriege­ lung 49 nicht zur dritten Verriegelung 51 gesendet. Mit an­ deren Worten werden der Ausgang 51b der dritten Verriegelung 51 und das Testmodus-Setzsignal SCITT-SET auf dem Niederpe­ gel gehalten.

Dann wechselt der Speichercontroller 15 das /RESET-Si­ gnal zum Niederpegel, während er die Niederpegel /WE- und /CE-Signale ausgibt (Fig. 15(d)). Aufgrund des Niederpegel /RESET-Signals wird das HWRESET-Signal ein Hochpegel, und das in Fig. 8 gezeigte HWRESETB-Signal wird ein Niederpegel.

Der nMOS 45a wird aufgrund des Hochpegel HWRESET-Si­ gnals EIN. Der Ausgang 47b der ersten Verriegelung 47 wird erneut ein Hochpegel, da der nMOS 45a EIN wird, und das Testmodus-Freigabesignal SCITT-EN wird ein Niederpegel. Der nMOS 45g wird aufgrund des Hochpegel HWRESET-Signals EIN, und der Niederpegelzustand des Ausgangs 49b der zweiten Ver­ riegelung 49 wird zur dritten Verriegelung 51 gesendet. Zu dieser Zeit sind das CE-Signal, das WE-Signal und das VCCDC- Signal, die in Fig. 7 gezeigt sind, alle ein Hochpegel, und das EXIT-Signal ist ein Niederpegel. Aus diesem Grund wird der Hochpegel des RESETB-Signals aufrechterhalten. Daher wird der in Fig. 8 gezeigte pMOS 45h AUS gehalten. Folglich wird der Ausgang 51b der dritten Verriegelung 51 ein Hoch­ pegel, und das Testmodus-Setzsignal SCITT-SET wird ein Hoch­ pegel. Mit anderen Worten wird der Niederpegelzustand der /CE- und /WE-Signale an einer Anstiegkante des /RESET-Si­ gnals erneut detektiert.

Der nMOS 53b der Aktivitätsspeicherschaltung 53, die in Fig. 9 gezeigt ist, wird aufgrund des Hochpegel-Testmodus- Setzsignals SCITT-SET EIN. Da das VCCDC-Signal ein Hochpegel ist, wird der Ausgang 59b der Eintrittsverriegelung 59 ein Hochpegel. Die ENTRYB- und die ENTRY-Signale werden ein Nie­ derpegel bzw. ein Hochpegel aufgrund des Hochpegelausgangs 59b (Fig. 15(e)). Da das EXIT-Signal den Niederpegel davon beibehält, wird das Testmodussignal SCITT ein Hochpegel, weil das ENTRY-Signal ein Niederpegel wird (Fig. 15(f)).

Der Flash-Speicher 13 schaltet zum Verbindungstestmodus aufgrund des Hochpegels des Testmodussignals SCITT. Die Adressenanschlüsse A0-A21 und der Schreibfreigabeanschluß /WE des Flash-Speichers 13 werden als Eingangstestanschlüsse zum Empfangen von Eingabemustern ansprechend auf das Schal­ ten zum Verbindungstestmodus verwendet. Im 8 Bit-Modus wird auch der Mehrzweckanschluß DQ15/A1 als Eingangstestanschluß verwendet. Der Flash-Speicher 13 aktiviert die in Fig. 11 ge­ zeigte Operationsschaltung 37b, und schaltet Ausgangswege der in Fig. 12 bis 14 gezeigten Ausgangswandlerschaltungen 69, 71 und 73 zu Decodiersignalseiten um.

Beispielsweise sind die Ausgangssignale DQ0OUT-DQ7OUT, die aus den Wandlerschaltungen 69 ausgegeben werden, in der­ selben Logik wie die Decodiersignale SCAD0-SCAD7, wenn das /BYTE-Signal ein Niederpegel ist (was den 8 Bit-Modus bedeu­ tet). Zu dieser Zeit sind die Ausgangssignale DQ8OUT- DQ15OUT, die aus den Wandlerschaltungen 71 ausgegeben werden, in derselben Logik wie die Decodiersignale SCADQ0- SCADQ7. Das Ausgangssignal RY/BYOUT, das aus der Ausgangs­ wandlerschaltung 73 ausgegeben wird, ist in derselben Logik wie das Decodiersignal SCARY/BY.

Die Ausgangssignale DQ0OUT-DQ7OUT, die aus den Aus­ gangswandlerschaltungen 69 ausgegeben werden, sind in der invertierten Logik der Decodiersignale SCAD0-SCAD7, wenn das /BYTE-Signal ein Hochpegel ist (was den 16 Bit-Modus bedeu­ tet). Zu dieser Zeit sind die Ausgangssignale DQ8OUT- DQ15OUT, die aus den Ausgangswandlerschaltungen 71 ausgege­ ben werden, in derselben Logik wie die Decodiersignale SCADQ0-SCADQ7. Das Ausgangssignal RY/BYOUT aus der Ausgangs­ wandlerschaltung 73 ist in derselben Logik wie das Decodier­ signal SCARY/BY. Mit anderen Worten werden im 16 Bit-Modus die Ausgangssignale DQ0OUT-DQ7OUT und die Ausgangssignale DQ8OUT-DQ15OUT mit der invertierten Logik von DQ0OUT-DQ7OUT unter Verwendung derselben Decodiersignale SCADQ0-SCADQ7 generiert.

Danach nimmt der Speichercontroller 15 den Zwischenver­ bindungstest vor, während das /RESET-Signal auf dem Nieder­ pegel gehalten wird. Nach der Vollendung des Zwischenverbin­ dungstests wechselt der Speichercontroller 15 das /RESET-Si­ gnal zum Hochpegel (Fig. 15(g)).

Der Ausgang des NICHT-ODER-Gatters 55f der in Fig. 9 ge­ zeigten Inaktivitätsspeicherschaltung wird ein Hochpegel, indem er das Niederpegel ENTRYB-Signal und das HWRESET-Si­ gnal empfängt. Der nMOS 55b wird EIN durch den Empfang eines Ausgangs aus dem NICHT-ODER-Gatter 55f. Da das VCCDC-Signal ein Hochpegel ist, wird der Ausgang 61b der Austrittsverrie­ gelung 61 ein Hochpegel. Das EXITB-Signal und das EXIT-Si­ gnal werden ein Niederpegel bzw. ein Hochpegel aufgrund des Hochpegelausgangs 61b (Fig. 15(h)). Der Ausgang des NICHT- ODER-Gatters 57b der Kombinationsschaltung 57 wird ein Nie­ derpegel aufgrund des Hochpegel EXIT-Signals, und das Test­ modussignal SCITT wird ein Niederpegel (Fig. 15(j)).

Der Flash-Speicher 13 vollendet den Verbindungstest­ modus durch den Empfang des Niederpegel SCITT-Signals. Da das /RESET-Signal ein Hochpegel ist, schaltet der Flash- Speicher 13 zu einem Normalbetrieb zur Zeit der Vollendung des Verbindungstestmodus. Die Operationsschaltung 37b wird inaktiviert, und die Ausgangswege der Ausgangswandlerschal­ tungen 69, 71 und 73 werden zu Ausgangssignalseiten im Nor­ malbetrieb gewechselt. Der Verbindungstestmodus wird durch den Wechsel des /RESET-Signals zum Hochpegel vollendet. Daher kann die einfache Steuerschaltung das Schalten zum Normalbetriebsmodus durchführen.

Fig. 16 zeigt Zeiteinstellungen von Hauptsignalen zu der Zeit, zu welcher der Speichercontroller 15 und der Flash- Speicher 13 den Zwischenverbindungstest vornehmen.

Der Speichercontroller 15 wechselt das /RESET-Signal zum Niederpegel und veranlaßt den Flash-Speicher, zum Ver­ bindungstestmodus zu schalten. Der Speichercontroller 15 wechselt das Ausgangsfreigabesignal /OE vom Hochpegel zum Niederpegel, nachdem eine Zeit T2 seit der Änderung des /RESET-Signals verstrichen ist. Der Flash-Speicher 13 emp­ fängt das Niederpegel /OE-Signal und aktiviert die Ausgangs­ schaltungen 41 der Ausgabepuffereinheit, die in Fig. 6 ge­ zeigt ist.

Dann führt der Speichercontroller 15 den Eingangstest­ anschlüssen de 60457 00070 552 001000280000000200012000285916034600040 0002010005161 00004 60338s Flash-Speichers 13 Eingabemuster in einer vorherbestimmten Periode zu. Der Flash-Speicher 13 empfängt die Eingabemuster und nimmt eine Logikoperation in der Ope­ rationsschaltung 37b vor, und gibt die Operationsergebnisse als Ausgabemuster aus den Ausgangstestanschlüssen aus. Der Speichercontroller 15 empfängt die Ausgabemuster und ver­ gleicht die Muster, die empfangen wurden, mit erwarteten Werten. Auf diese Weise wird ein Zustand einer Verbindung zwischen jedem der Anschlüsse des Flash-Speichers 13 und jedem der Lötaugen 17 beurteilt. Nachdem alle Ausgabemuster beurteilt wurden, wechselt der Speichercontroller 15 das /RESET-Signal zum Hochpegel und vollendet den Verbindungs­ testmodus.

Fig. 17 zeigt ein Beispiel der Eingabemuster, die den Eingangstestanschlüssen vom Speichercontroller 15 zugeführt werden, und der erwarteten Werte der Ausgabemuster aus den Ausgangstestanschlüssen. Die in Fig. 17 gezeigten Muster sind Testmuster zu der Zeit, zu welcher der Flash-Speicher 13 im 8 Bit-Modus arbeitet. Daher werden die Ausgabemuster der Datenausgangsanschlüsse DQ8-DQ15, die durch einen gepunkte­ ten Bereich gezeigt sind, innerhalb des Flash-Speichers 13 generiert, jedoch nicht an die Außenseite davon ausgegeben. In diesem Beispiel wird der Zwischenverbindungstest unter Verwendung von Walking-1-Mustern, eines All-0-Musters, Walking-0-Mustern und eines All-1-Musters vorgenommen. Das Walking-1-Muster gibt sequentiell Hochpegeldaten ("1" in Fig. 17) in nur einen Zielanschluß unter den Eingangstest­ anschlüssen ein. Das All-0-Muster gibt Niederpegeldaten an alle Eingangstestanschlüsse. Das Walking-0-Muster gibt se­ quentiell Niederpegeldaten ("0" in Fig. 17) in nur einen Zielanschluß unter den Eingangstestanschlüssen ein. Das All- 1-Muster gibt Hochpegeldaten an alle Eingangstestanschlüsse.

Fig. 18 zeigt ein weiteres Beispiel der Eingabemuster, die den Eingangstestanschlüssen vom Speichercontroller 15 zugeführt werden, und der erwarteten Werte der Ausgabemuster aus den Ausgangstestanschlüssen. Die in Fig. 18 gezeigten Muster sind Testmuster für den Fall, wo der Flash-Speicher 13 im 16 Bit-Modus arbeitet. Die Testmuster werden so gene­ riert, daß die erwarteten Werte der unteren Bit DQ0-DQ7-Si­ gnale im 16 Bit-Modus nicht gleich werden wie jene im 8 Bit- Modus. Die Ausgabemuster der unteren Bit DQ0-DQ7-Signale, ausgenommen ein Teil davon, sind in der invertierten Logik der Ausgabemuster der unteren Bit DQ0-DQ7-Signale zur Zeit des 8 Bit-Modus, wie in Fig. 17 gezeigt. Durch die Verwendung derartiger Testmuster kann die Operationsschaltung 37b wie in Fig. 11 gezeigt einfach konfiguriert werden.

Der Mehrzweckanschluß DQ15/A-1 wird als Datenein­ gangs/Ausgangsanschluß DQ15 zur Zeit des 16 Bit-Modus ver­ wendet. Daher kann der in Fig. 17 gezeigte Adressenanschluß A-1 nicht als Eingangstestanschluß verwendet werden. Aus diesem Grund wird das SCA-2-Signal, das vom WEB-Signal der Operationsschaltung 37b zugeführt wird, durch die in Fig. 10 gezeigte Wandlerschaltung 37a generiert.

Die Testmuster und die Operationsschaltung 37b werden gemäß den folgenden Regeln konfiguriert.

(Regel 1) Wenn die Anzahl der Eingangstestanschlüsse n ist, und die Anzahl der Ausgangstestanschlüsse, die ungeachtet des Zustands des Schaltanschlusses /BYTE gemeinsam verwendet werden, m ist, ist eine Logik der Anzahl m von Eingangstest­ anschlüssen in der Logik (den Operationsergebnissignalen SCADQ0-SCADQ7) der entsprechenden gemeinsamen Ausgangstest­ anschlüsse enthalten.

(Regel 2) In dem Fall, wo die Anzahl n der Eingangstestan­ schlüsse größer ist als die Anzahl m der gemeinsamen Aus­ gangstestanschlüsse unabhängig vom Schaltanschluß /BYTE (das heißt, wenn n < m), ist eine Logik der verbleibenden Anzahl (n - m) von Eingangstestanschlüssen in der Logik der beiden verschiedenen gemeinsamen Ausgangstestanschlüsse enthalten. Dieser Vorgang wird wiederholt, bis alle Eingangstestan­ schlüsse zugeordnet sind. Wenn n < m, ist ein Logik der Anzahl (m - n) von Eingangstestanschlüssen in der Logik von verschie­ denen Ausgangstestanschlüssen enthalten. Wenn n = m, ist die Regel 2 nicht notwendig.

(Regel 3) In dem Fall, wo die Anzahl der Eingangstestan­ schlüsse, die mit der Logik der gemeinsamen Ausgangstest­ anschlüsse verbunden ist, ungerade ist, wird die Anzahl von Eingängen zu gerade gewechselt, indem ein weiterer Eingangs­ testanschluß hinzugefügt wird.

(Regel 4) In dem Fall, wo noch ein Anschluß, der nicht ver­ bunden ist, existiert (beispielsweise RY/BY), ist die Logik von zwei willkürlichen Eingangstestanschlüssen enthalten.

(Regel 5) Die Logik eines Teils oder aller Eingangstestan­ schlüsse, die vom Schaltanschluß /BYTE umgeschaltet werden, ist die invertierte Logik der gemeinsamen Ausgangstestan­ schlüsse.

Unter Verwendung der oben beschriebenen Testmuster sind der SCITT-Decoder 37 und die Ausgangswandlerschaltung 31 durch die einfache Operationsschaltung, den Schaltungskreis und die Invertierschaltung konfiguriert, und der Zwischen­ verbindungstest kann im 8 Bit- und im 16 Bit-Modus durchge­ führt werden.

Wenn beispielsweise der 1-Haftfehler im Schaltanschluß /BYTE in der gedruckten Verdrahtungsplatte 11 gefunden wird, auf welcher der Schaltanschluß /BYTE auf einen Niederpegel festgelegt ist, wird der Fehler detektiert, indem ein Muster ausgegeben wird, das in der invertierten Logik der erwarte­ ten Werte ist. In dem Fall, wo der Schaltanschluß auf den Hochpegel festgelegt ist, wird auch der 0-Haftfehler davon detektiert.

In der in der obigen Weise konfigurierten Halbleiter- Speicheranordnung und der Leiterplatte, auf der die Halblei­ ter-Speicheranordnung montiert ist, und im Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter- Speicheranordnung und einer Leiterplatte ist die Detektier­ einheit 35, die den Niederpegel der /CE- und /WE-Signale an sich aufeinanderfolgend ändernden Kanten des /RESET-Signals detektiert, im Flash-Speicher 13 gebildet. Daher schaltet der Flash-Speicher 13, ohne dedizierte Testanschlüsse, zum Verbindungstestmodus, und der Zwischenverbindungstest kann durchgeführt werden. Ferner wird in einer Halbleiter-Spei­ cheranordnung vom taktasynchronen Typ, wie dem Flash-Spei­ cher 13, ein Schalten zum Verbindungstestmodus bei Bedarf durchgeführt, und ein Test kann durchgeführt werden.

Um zum Verbindungstestmodus zu schalten, müssen das /CE-Signal und das /WE-Signal ein Niederpegel an jeder Kante des sich aufeinanderfolgend ändernden /RESET-Signals sein. Das /RESET-Signal ändert sich nicht in einem Normalbetrieb, wenn die /CE- und /WE-Signale ein Niederpegel sind. Daher wird ein Schalten zum Verbindungstestmodus aufgrund eines Fehlerbetriebs oder Energiezufuhrrauschens im Normalbetrieb verhindert.

Die Eingangsschaltungen 39 in der Eingabepuffereinheit 21 werden nicht vom /RESET-Signal gesteuert. Daher können die den Eingangsschaltungen 39 zugeführten Signale der De­ tektiereinheit 35, dem SCITT-Decoder 37 oder dgl. zugeführt werden, wodurch ein Schalten zum Verbindungstestmodus mit Sicherheit ermöglicht wird.

Die Detektiereinheit 35 hebt den Verbindungstestmodus auf, wenn sie eine Anstiegkante des /RESET-Signals im Test­ modus detektiert. Daher kann zur Zeit der Aufhebung des Testmodus der Flash-Speicher 13 zum Normalbetriebsmodus ge­ schaltet werden. Ein Benutzer muß den Verbindungstestmodus nicht berücksichtigen. Mit anderen Worten kann eine Beein­ trächtigung der operationalen Zweckmäßigkeit verhindert werden.

(1) Die Aktivitätsspeicherschaltung 53 zum Speichern der Informationen eines Schaltens zum Testmodus und zum Ver­ bieten eines Schaltens zum Testmodus, wenn die gespeicherten Informationen gespeichert werden, nachdem das Netz einge­ schaltet wird, und (2) die Inaktivitätsspeicherschaltung 55, welche die Informationen der Aufhebung des Testmodus spei­ chert und ein Schalten zum Testmodus verbietet, wenn die ge­ speicherten Informationen gespeichert werden, werden verwen­ det. Daher wird, sobald ein Schalten zum Testmodus vollendet ist, ein weiteres Schalten zum Testmodus verhindert. Auf diese Weise kann in einem Normalbetrieb sicher verhindert werden, daß ein Schalten zum Testmodus aufgrund eines Feh­ lerbetriebs oder Energiezufuhrrauschens auftritt.

Im Verbindungstestmodus werden die vorherbestimmten An­ schlüsse des Flash-Speichers 13 als Eingangstestanschlüsse und Ausgangstestanschlüsse verwendet. Daher kann, ohne daß dedizierte Testanschlüsse vorliegen, der Zwischenverbin­ dungstest durchgeführt werden.

Die Ausgangswandlerschaltungen 69 der Ausgangswandler­ schaltung 31 werden vom /BYTE-Anschluß gesteuert, so daß die Ausgabemuster im 8 Bit-Modus und im 16 Bit-Modus verschieden werden. Daher kann in der Halbleiter-Speicheranordnung, die das Umschalten einer Wortbildung der Dateneingangs/Ausgangs­ anschlüsse durch die Verwendung eines Schaltanschlusses, wie des /BYTE, ermöglicht, der Verbindungstest in Übereinstim­ mung mit der Wortbildung durchgeführt werden. Folglich kann ein Verbindungsfehler des /BYTE-Anschlusses, der weder zu den Eingangstestanschlüssen noch zu den Ausgangstestan­ schlüssen gehört, gefunden werden. Mit anderen Worten kann für den Schaltanschluß /BYTE, dessen Pegel eine hohe Mög­ lichkeit aufweist, auf der gedruckten Verdrahtungsplatte 11 festgelegt zu sein, ein Zwischenverbindungstest durchgeführt werden, ohne den /BYTE-Anschluß entweder in den Eingangs­ testanschlüssen oder den Ausgangstestanschlüssen einzu­ schließen.

Die Ausgangswandlerschaltungen 69 der Ausgangswandler­ schaltung 31 werden vom /BYTE-Anschluß gesteuert, so daß die Logik der Ausgabemuster aus den Dateneingangs/Ausgangsan­ schlüssen DQ0-DQ7 und DQ8-DQ15 im 16 Bit-Modus invers zuein­ ander werden. Daher kann der Zwischenverbindungstest durch­ geführt werden, ohne den Maßstab der Ausgangswandlerschal­ tung 31 zu erhöhen, indem veranlaßt wird, daß die Ausgabemu­ ster aus den Eingangs/Ausgangsanschlüssen und den erweiter­ ten Eingangs/Ausgangsanschlüssen verschieden werden.

Fig. 19 zeigt die zweite Ausführungsform der Halbleiter- Speicheranordnung der vorliegenden Erfindung.

In dieser Ausführungsform ist eine Aktivitätsverbots­ schaltung 76 mit dem Drain des nMOS 45b der Initialisie­ rungsschaltung 45 verbunden. Die Konfiguration der zweiten Ausführungsform ist gleich wie jene der oben beschriebenen ersten Ausführungsform, ausgenommen die Aktivitätsverbots­ schaltung 76.

Die Aktivitätsverbotsschaltung 76 umfaßt eine Speicher­ zelle 76a eines Flash-Speichers, ein Inverterreihe 76b, in der zwei Inverter eine Kaskadenverbindung bilden, und einen heruntergezogenen Widerstand 76c mit hohem Widerstandswert. Ein Steuergatter der Speicherzelle 76a empfängt ein Steuer­ signal CN, das Spannungsänderungen zur Zeit des Schreibens von Daten und anderer Operationen gestattet. Ein Drain der Speicherzelle 76a ist mit der Energiezufuhrleitung VCC ver­ bunden. Eine Source der Speicherzelle 76a ist mit einem Ein­ gang der Inverterreihe 76b verbunden. Ein Ausgang der Inver­ terreihe 76b ist mit dem Drain des nMOS 45b verbunden.

In dieser Ausführungsform wird in dem Fall, wo ein Schalten zum Verbindungstestmodus notwendig ist, "1" im voraus in die Speicherzelle 76a geschrieben. Die Speicher­ zelle 76a bleibt EIN, wenn "1" in diese geschrieben ist, und der Ausgang der Inverterreihe 76b wird zu jeder Zeit auf dem Hochpegel gehalten. Mit anderen Worten wird dieselbe Schal­ tungsoperation durchgeführt wie in der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung, und ein Schalten zum Verbindungstestmodus wird möglich.

In dem Fall, wo ein Schalten zum Testmodus nicht not­ wendig ist, wird hingegen "0" im voraus in die Speicherzelle 76a geschrieben. Die Speicherzelle 76a bleibt AUS, da "0" in diese geschrieben ist. Der Eingang der Inverterreihe 76b wird immer mit einem Niederpegelsignal durch den Widerstand 76c mit hohem Widerstandswert zugeführt, und der Drain des nMOS 45b wird auf dem Niederpegel gehalten. Mit anderen Worten wird der Ausgang 47b der ersten Verriegelung 47 kein Niederpegel, und der Flash-Speicher 13 schaltet niemals zum Testmodus.

Die Daten können vor oder nach der Lieferung des Flash- Speichers 13 in die Speicherzelle 76a geschrieben werden. Beispielsweise kann durch das Schreiben von "0" in die Spei­ cherzelle 76a in einem Herstellungsverfahren ein Schalten zum Testmodus im voraus verhindert werden. Ferner kann durch das Schreiben von "0" in die Speicherzelle 76a nach dem Zwi­ schenverbindungstest ein Schalten zum Testmodus danach ver­ hindert werden.

In dieser Ausführungsform kann derselbe Effekt wie durch die oben beschriebene erste Ausführungsform der Halb­ leiter-Speicheranordnung erhalten werden. Ferner wird in dieser Ausführungsform die Akvititätsverbotsschaltung 76 verwendet, welche die Speicherzelle 76a vom Flash-Speicher­ typ umfaßt, und die Aktivierung der Detektiereinheit 35 wird durch die Steuerung der Initialisierungsschaltung 45 ver­ boten. Daher wird in dem Fall, wo im voraus bekannt ist, daß die Lieferung der Halbleiter-Speicheranordnung an den Kunden keinen Verbindungstestmodus erfordert, eine Aktivierung der Detektiereinheit 35 immer verboten, indem in einem Herstel­ lungsverfahren "0" in die Speicherzelle 76a geschrieben wird, und so wird die Aktivierung des SCITT-Decoders 37 ver­ hindert. Ferner wird nach dem Zwischenverbindungstest zwi­ schen jedem der Anschlüsse im Flash-Speicher 13 und jedem der Lötaugen 17 der gedruckten Verdrahtungsplatte 11 die Ak­ tivierung der Detektiereinheit 35 verboten, indem "0" in die Speicherzelle 76a geschrieben wird, und es wird verhindert, daß ein Betrieb des SCITT-Decoders 37 auftritt.

Mit anderen Worten kann entweder vor oder nach der Lie­ ferung des Flash-Speichers 13 ein Schalten zum Verbindungs­ testmodus im voraus verhindert werden, in Abhängigkeit von einem Kunden, der den Flash-Speicher 13 verwendet.

Fig. 20 zeigt die zweite Ausführungsform einer Leiter­ platte, auf der die Halbleiter-Speicheranordnung montiert ist.

In dieser Ausführungsform ist eine Anschlußeinheit 79 mit einer Vielzahl von Anschlüssen 79a auf einer gedruckten Verdrahtungsplatte 77 gebildet. Die Anschlußeinheit 79 ist mit einem Verbinder oder dgl. einer externen Steueranordnung (nicht gezeigt) verbunden. Zwei Flash-Speicher 13a und 13b sind auf der gedruckten Verdrahtungsplatte 77 montiert. Die Flash-Speicher 13a und 13b sind gleich wie der Flash-Spei­ cher 13 in der oben beschriebenen ersten Ausführungsform. Jeder der Anschlüsse der Flash-Speicher 13a und 13b ist auf das Lötauge 17 gelötet, das auf der gedruckten Verdrahtungs­ platte 77 gebildet ist. Die Lötaugen 17 der Flash-Speicher 13a und 13b sowie die Anschlüsse 79a der Anschlußeinheit 79 sind durch ein Verdrahtungsmuster 81 miteinander verbunden, das in Fig. 20 durch Pfeile gezeigt ist. Die Richtungen der Pfeile zeigen die Richtungen, in denen Signal zugeführt werden. Die /OE-Anschlüsse der Flash-Speicher 13a und 13b sind mit einem /OE1-Anschluß bzw. /OE2-Anschluß der An­ schlußeinheit 79 verbunden. Für andere Anschlüsse als den /OE-Anschluß in den Flash-Speichern 13a und 13b wird ein gemeinsames Verdrahtungsmuster verwendet.

In dieser Ausführungsform führt die externe Steueran­ ordnung ein Signal über die Anschlußeinheit 79 zu, und steuert die Flash-Speicher 13a und 13b.

Fig. 21 zeigt Zeiteinstellungen von Hauptsignalen zu der Zeit, zu der ein Zwischenverbindungstest zwischen den Flash- Speichern 13a und 13b und der gedruckten Verdrahtungsplatte 77 unter der Steuerung der externen Steueranordnung vorge­ nommen wird.

Die Steueranordnung steuert das /RESET-Signal, /CE-Si­ gnal und das /WE-Signal über die in Fig. 20 gezeigte An­ schlußeinheit 79, und veranlaßt die Flash-Speicher 13a und 13b, gleichzeitig zum Testmodus zu schalten. Die Steueran­ ordnung wechselt nur das /OE1-Signal, das dem /OE-Anschluß des Flash-Speichers 13a zugeführt wird, zum Niederpegel, während das /RESET-Signal und das /CE-Signal auf dem Nieder­ pegel gehalten werden. In diesem Zustand wird ein Eingabemu­ ster von der Steueranordnung zugeführt, und der Zwischenver­ bindungstest des Flash-Speichers 13a wird vorgenommen.

Dann wechselt die Steueranordnung das /OE1-Signal zum Hochpegel und das /OE2-Signal des Flash-Speichers 13b zum Niederpegel. In diesem Zustand wird ein Eingabemuster von der Steueranordnung zugeführt, und der Zwischenverbindungs­ test des Flash-Speichers 13b wird vorgenommen. Danach wechselt die Steueranordnung das /RESET-Signal zum Hoch­ pegel, und vollendet den Verbindungstestmodus. Mit anderen Worten schalten die Flash-Speicher 13a und 13b gleichzeitig zum Testmodus. Die Ausgangssignale aus den Flash-Speichern 13a und 13b stehen jedoch miteinander in keinem Konflikt, da die Ausgangssignale von den /OE1- und /OE2-Signalen gesteu­ ert werden. Daher kann der Zwischenverbindungstest der ge­ druckten Verdrahtungsplatte 77, auf der eine Vielzahl der Flash-Speicher montiert ist, leicht durchgeführt werden.

In dieser Ausführungsform kann derselbe Effekt wie in der oben beschriebenen ersten Ausführungsform der Leiter­ platte 11 erhalten werden, auf der die Halbleiter-Speicher­ anordnung montiert ist. Ferner ist in dieser Ausführungsform die Anschlußeinheit 79 mit der Vielzahl von Anschlüssen auf der gedruckten Verdrahtungsplatte 77 gebildet, auf der die Flash-Speicher 13a und 13b gebildet sind, und die Anschlüsse der Flash-Speicher 13a und 13b sind mit den Anschlüssen 79a der Anschlußeinheit 79 durch das Verdrahtungsmuster 81 ver­ bunden. Daher kann durch die Steuerung von der Außenseite der Flash-Speicher 13a und 13b über die Anschlußeinheit 79 der Zwischenverbindungstest zwischen den Anschlüssen der Flash-Speicher 13a und 13b und der Anschlußeinheit 79 der gedruckten Verdrahtungsplatte 77 vorgenommen werden.

Die /OE-Anschlüsse der Flash-Speicher 13a und 13b sind jeweils mit den /OE1- und /OE2-Anschlüssen der Anschlußein­ heit 79 verbunden, und die anderen Anschlüsse als die /OE- Anschlüsse sind mit den gemeinsamen Anschlüssen der An­ schlußeinheit verbunden. Daher können die Flash-Speicher 13a und 13b gleichzeitig zum Testmodus geschaltet werden. Außer­ dem kann durch die Steuerung der /OE-Anschlüsse der Flash- Speicher 13a und 13b, die unter Verwendung der /OE1- und /OE2-Anschlüsse zum Testmodus geschaltet wurden, der Zwi­ schenverbindungstest der Flash-Speicher 13a und 13b einzeln vorgenommen werden. Folglich kann ein Signalkonflikt im Ver­ drahtungsmuster auf der gedruckten Verdrahtungsplatte 77 verhindert werden.

Fig. 22 ist ein Blockbild, das ein weiteres Prinzip der vorliegenden Erfindung zeigt.

In der Halbleiter-Speicheranordnung empfängt eine Wand­ lerschaltung 10 parallele Eingabemuster (Testmuster) über eine Vielzahl von Eingangsanschlüssen zur Zeit des Testens einer Verbindung zwischen jedem Anschluß und der Leiter­ platte, und wandelt die Muster in serielle Ausgabemuster um. Die Ausgabemuster werden sequentiell aus einem Ausgangsan­ schluß ausgegeben.

Ferner empfängt während eines Normalbetriebs eine Ope­ rationsschaltung 12 parallele Eingabemuster (Testmuster) über eine Vielzahl von Eingangsanschlüssen zur Zeit eines Verbindungstests zwischen jedem Anschluß und der Leiter­ platte, nimmt eine Logikoperation vor, und gibt parallele Ausgabemuster aus. Die Wandlerschaltung 10 empfängt die par­ allelen Operationsergebnismuster von der Operationsschaltung 12 und wandelt die Muster in serielle Ausgabemuster um. Die Ausgabemuster werden sequentiell aus dem Ausgangsanschluß ausgegeben.

Außerdem umfaßt die Halbleiter-Speicheranordnung einen zweiten Ausgangsanschluß, der in einem vorherbestimmten Be­ triebsmodus unter einer Vielzahl von Normalbetriebsmodi ver­ wendet wird. Eine Mustergeneratorschaltung 14 empfängt se­ quentiell die Ausgabemuster von der Wandlerschaltung 10 und generiert zweite serielle Ausgabemuster, die von den Ausga­ bemustern, die empfangen wurden, verschieden sind. Die gene­ rierten Ausgabemuster werden aus dem zweiten Ausgangsan­ schluß ausgegeben.

Darüber hinaus umfaßt die Leiterplatte eine Steuer­ schaltung 18 und Verbindungsteile 16, die Anschlüsse der Halbleiter-Speicheranordnung miteinander verbinden. Die Steuerschaltung 18 führt den Eingangsanschlüssen der Halb­ leiter-Speicheranordnung über die Verbindungsteile 16 par­ allele Eingabemuster zu, und empfängt sequentiell die seriellen Ausgabemuster vom Ausgangsanschluß. Durch das Ver­ gleichen der Ausgabemuster mit erwarteten Werten kann der Verbindungstest zwischen den Anschlüssen der Halbleiter- Speicheranordnung und den Verbindungsteilen 16 vorgenommen werden.

Wie oben beschrieben wurde, kann durch das Zuführen der parallelen Eingabemuster zu den Eingangsanschlüssen der Halbleiter-Speicheranordnung und durch das Vergleichen der Ausgabemuster vom Ausgangsanschluß mit den erwarteten Werten ein Verbindungstest zwischen den Anschlüssen der Halbleiter- Speicheranordnung und der Leiterplatte durchgeführt werden.

Fig. 23 zeigt die dritte Ausführungsform der Halbleiter- Speicheranordnung, die dritte Ausführungsform der Leiter­ platte, auf der die Halbleiter-Speicheranordnung montiert ist, und die zweite Ausführungsform des Verfahrens zum Testen der Zwischenverbindung zwischen einer Halbleiter- Speicheranordnung und einer Leiterplatte gemäß der vorlie­ genden Erfindung.

In Fig. 23 sind ein Flash-Speicher 14 und der Speicher­ controller 15 auf der gedruckten Verdrahtungsplatte 11 mon­ tiert. Die gedruckte Verdrahtungsplatte 11, der Flash-Spei­ cher 14 und der Speichercontroller 15 entsprechen der Lei­ terplatte, der Halbleiter-Speicheranordnung und der Steuer­ schaltung 18, die in Fig. 22 gezeigt sind. Anschlüsse (wie /RESET) des Flash-Speichers 14 und die Anschlüsse des Spei­ chercontrollers 15 sind auf die Lötaugen 17 gelötet, die auf der gedruckten Verdrahtungsplatte 11 gebildet sind. Die Löt­ augen 17 entsprechen den in Fig. 22 gezeigten Verbindungs­ teilen 16. Die Lötaugen 17 des Flash-Speichers 14 und die Lötaugen 17 des Speichercontrollers 15 sind durch ein Ver­ drahtungsmuster 19 miteinander verbunden, das in Fig. 23 durch Pfeile gezeigt ist. Die Richtungen der Pfeile zeigen die Richtungen, in denen Signale zugeführt werden.

Der Speichercontroller 15 wird durch eine Logik-LSI, wie ein Gatterarray, gebildet. Der Speichercontroller 15 hat eine Steuerschaltung für einen Normalbetrieb des Flash-Spei­ chers 14, eine Schaltung zum Zuführen eines Eingabemusters zum Flash-Speicher 14 zur Zeit des Verbindungstests, und eine Schaltung zum Vergleichen eines Ausgabemusters aus dem Flash-Speicher 14 ansprechend auf das Eingabemuster mit er­ warteten Werten.

Der Flash-Speicher 14 und der Speichercontroller 15 haben jeweils den Rücksetzanschluß /RESET, den Chipfrei­ gabeanschluß /CE, den Schreibfreigabeanschluß /WE, den Aus­ gangsfreigabeanschluß /OE, eine Vielzahl von Adressenan­ schlüssen A0-A25, und einen Dateneingangs/Ausgangsanschluß DQ0. Mit anderen Worten werden unter Verwendung des einzigen Dateneingangs/Ausgangsanschlusses DQ0 Daten in den Flash- Speicher 14 geschrieben.

Der Rücksetzanschluß /RESET, der Chipfreigabeanschluß /CE, der Schreibfreigabeanschluß /WE, der Ausgangsfreigabe­ anschluß /OE und die Adressenanschlüsse A0-A25 entsprechen den in Fig. 22 gezeigten Eingangsanschlüssen. Der Datenein­ gangs/Ausgangsanschluß DQ0 entspricht dem in Fig. 22 ge­ zeigten Ausgangsanschluß.

Fig. 24 ist ein Blockbild, das eine interne Konfigura­ tion des Flash-Speichers 14 zeigt. In der nachstehenden Er­ läuterung haben den Anschlüssen zugeführte Signale dieselben Bezugscodes wie die Anschlußnamen, wie "Rücksetzsignal /RESET". Die Namen der Signale können abgekürzt werden, wie "/RESET-Signal" für das Rücksetzsignal /RESET, und "/WE-Si­ gnal" für das Schreibfreigabesignal /WE.

Der Flash-Speicher 14 umfaßt Eingabepuffer 22 jeweils zum Eingeben jedes Eingangssignals, eine Speicherzellenein­ heit 23, den Reihendecoder 25, den Spaltendecoder 27, den Leseverstärker 29, einen Ausgabepuffer 34, eine Steuerschal­ tung 36 und ein Schieberegister 38. Das Schieberegister 38 entspricht der in Fig. 22 gezeigten Wandlerschaltung 10. Eine Eingangsschaltung in den Dateneingangs/Ausgangsanschluß DQ0 und eine Schreibschaltung für die Speicherzelleneinheit 23 sind in Fig. 24 nicht gezeigt.

Jeder der Eingabepuffer 22 gibt ein Eingangssignal ein, das vom Speichercontroller 15 in Fig. 23 zugeführt wird, und wandelt das Signal, das eingegeben wurde, in ein internes Signal um, das innerhalb des Chips auszugeben ist. Spezifi­ scher wird das Rücksetzsignal /RESET in das Rücksetzsignal RESETB umgewandelt, und das Chipfreigabesignal /CE wird in das Chipfreigabesignal /CEB umgewandelt. Das Schreibfrei­ gabesignal /WE wird in das Schreibfreigabesignal WEB umge­ wandelt, und das Ausgangsfreigabesignal /OE wird in das Aus­ gangsfreigabesignal OEB umgewandelt. Die Adressensignale A0-A25 werden in Adressensignale AI0-AI25 umgewandelt. Die mit dem Suffix "B" versehenen internen Signale sind Signale mit negativer Logik. Die anderen internen Signale sind positive Logiksignale. In Klammern gezeigte Signale sind Signale, die den Anschlüssen im Verbindungstestmodus zugeführt werden, der nachstehend erläutert wird. Mit anderen Worten wird im Verbindungstestmodus ein Testfreigabesignal /TENT dem Rück­ setzanschluß /RESET zugeführt, und ein Schieberegistersignal RSFT wird dem Schreibfreigabeanschluß /WE zugeführt. Ein voreingestelltes Freigabesignal PEN wird dem Ausgangsfrei­ gabeanschluß /OE zugeführt, und ein Testmustersignal TIN wird den Adressenanschlüssen A0-A25 zugeführt.

Die Steuerschaltung 36 empfängt das Rücksetzsignal RESETB, das Chipfreigabesignal CEB und das Schreibfreigabe­ signal WEB, und gibt ein Testmodussignal TEST aus. Durch die Aktivierung des Testmodussignals TEST wechselt der Flash- Speicher 14 von einem Normalbetriebsmodus zum Verbindungs­ testmodus.

Das Schieberegister 38 wird gebildet, indem eine Viel­ zahl von Verriegelungsschaltungen 40, die den Adressenan­ schlüssen A0-A25 entsprechen, in Serie geschaltet werden. In dieser Ausführungsform entspricht die Verriegelungsschaltung 40 unten in Fig. 24 dem untersten Adressenanschluß A0, wäh­ rend die Verriegelungsschaltung oben dem höchsten Adressen­ anschluß A25 entspricht. Jede der Verriegelungsschaltungen 40 empfängt das Testmuster TIN durch den voreingestellten Anschluß PRE zu der Zeit, zu der ein voreingestelltes Frei­ gabesignal PEN2 ein Hochpegel ist, und verriegelt das Si­ gnal, das empfangen wurde. Jede der Verriegelungsschaltungen 40 gibt darin verriegelte Daten synchron mit einem Schiebe­ registersignal RSFT2 aus, das einem Taktanschluß zugeführt wird, wenn der voreingestellte Freigabeanschluß PEN2 auf einem Niederpegel vom voreingestellten Freigabeanschluß PEN empfangen wird. Ein Eingangsanschluß DIN der Verriegelungs­ schaltung 40 in der ersten Stufe ist mit einer Erdeleitung verbunden. Ein Testausgangssignal TOUT2 wird aus einem Aus­ gangsanschluß DOUT der Verriegelungsschaltungen 40 in der Endstufe ausgegeben. Jede der Verriegelungsschaltungen 40 wird im Verbindungstestmodus aktiviert.

Eine Vielzahl der Speicherzellen MC ist vertikal und horizontal in der Speicherzelleneinheit 23 angeordnet. Der Reihendecoder 25 und der Spaltendecoder 27 sind Schaltungen zum Auswählen einer der Speicherzellen MC in der Reihen- bzw. Spaltenrichtung. Ein Signal, das aus der ausgewählten Speicherzelle MC ausgegeben wird, wird zum Leseverstärker 29 über den Spaltendecoder 27 und die Bitleitung BL ausgegeben. Der Leseverstärker 29 verstärkt das schwache Signal, das aus der Speicherzelle MC ausgegeben wird, und gibt das Signal als Datenausgangssignal SOUT0 aus.

Der Ausgabepuffer 34 empfängt das Datenausgangssignal SOUT0 in einem Normalbetrieb, und gibt die Daten, die emp­ fangen wurden, zum Dateneingangs/Ausgangsanschluß DQ0 aus. Der Ausgabepuffer 34 empfängt das Testausgangssignal TOU2 im Testmodus, und gibt das Signal, das empfangen wurde, zum Dateneingangs/Ausgangsanschluß DQ0 als Testausgangssignal TOUT aus. Der Ausgabepuffer 34 wird vom Ausgangsfreigabe­ signal OEB gesteuert, und das Signal wird vom Ausgabepuffer 34 nur dann ausgegeben, wenn das Ausgangsfreigabesignal OEB ein Niederpegel ist.

Fig. 25 zeigt die Verriegelungsschaltung 40 im Detail.

Die Verriegelungsschaltung 40 umfaßt eine voreinge­ stellte Schaltung 42, einen Schaltungskreis 44, eine Verrie­ gelung 46 und einen Schaltungskreis 48, die in Serie geschaltet sind.

Die voreingestellte Schaltung 42 umfaßt CMOS-Transmis­ sionsgatter 42a und 42b, deren Ausgänge miteinander verbun­ den sind, und einen Inverter 42c, der die CMOS-Transmis­ sionsgatter 42a und 42b steuert. Die CMOS-Transmissions­ gatter 42a und 42b werden jeweils gebildet, indem eine Source und ein Drain eines pMOS und eines nMOS davon verbun­ den werden. Der Eingangsanschluß DIN ist mit einem Eingang des CMOS-Transmissionsgatters 42a verbunden. Der voreinge­ stellte Anschluß PRE ist mit einem Eingang des CMOS-Trans­ missionsgatters 42b verbunden. Der voreingestellte Freigabe­ anschluß PEN ist mit einem Gatter des pMOS des CMOS-Trans­ missionsgatters 42a, einem Gatter des nMOS des CMOS-Trans­ missionsgatters 42b und einem Eingang des Inverters 42c ver­ bunden. Ein Ausgang des Inverters 42c ist mit einem Gatter des nMOS des CMOS-Transmissionsgatters 42a und einem Gatter des pMOS des CMOS-Transmissionsgatters 42b verbunden.

Das CMOS-Transmissionsgatter 42a wird EIN, wenn das voreingestellte Freigabesignal PEN ein Niederpegel ist, und sendet das Eingangssignal DIN zur Ausgangsseite. Das CMOS- Transmissionsgatter 42b wird EIN, wenn das voreingestellte Freigabesignal PEN ein Hochpegel ist, und sendet das vorein­ gestellte Signal PRE zur Ausgangsseite. Als voreingestelltes Signal PRE wird das Testmustersignal TIN zugeführt.

Die Schaltungskreise 44 und 48 umfassen jeweils ein CMOS-Transmissionsgatter und einen Inverter, der das CMOS- Transmissionsgatter steuert. Der Schaltungskreis 44 wird EIN, wenn ein Taktsignal CLK ein Niederpegel ist. Der Schal­ tungskreis 48 wird EIN, wenn ein Taktsignal CLK ein Hochpe­ gel ist (wenn ein Taktsignal /CLK ein Niederpegel ist). Als Taktsignal CLK wird das Registerschiebesignal RSFT2 zuge­ führt.

Die Verriegelung 46 umfaßt zwei Inverter, deren Eingang und Ausgang miteinander verbunden sind.

Die Verriegelungsschaltung 40 hält das Signal vom Schaltungskreis 44 in der Verriegelung 46 zurück, wenn das Registerschiebesignal RSFT2 ein Niederpegel ist, während es die in der Verriegelung 46 zurückgehaltenen Daten ausgibt, wenn das Signal RSFT2 ein Hochpegel ist.

In der gedruckten Verdrahtungsplatte 11, auf welcher der oben beschriebene Flash-Speicher 14 und Speichercontrol­ ler 15 montiert sind, wird ein Zwischenverbindungstest auf folgende Weise zwischen jedem Anschluß des Flash-Speichers 14 und jedem der Lötaugen 17 der gedruckten Verdrahtungs­ platte 11 vorgenommen.

Im Zwischenverbindungstest steuert der Speichercontrol­ ler 15 den Flash-Speicher 14, um den Flash-Speicher zu ver­ anlassen, zum Testmodus zu schalten, wenn das Netz einge­ schaltet wird.

Fig. 26 zeigt Zeiteinstellungen von Hauptsignalen, wenn der Flash-Speicher 14 zum Testmodus und dann zu einem Nor­ malbetriebsmodus schaltet.

Wenn das Netz eingeschaltet wird, steigt die Energie­ zufuhrspannung VCC auf einen vorherbestimmten Wert. Zu dieser Zeit veranlaßt der Speichercontroller 15 in Fig. 23, daß das /RESET-Signal ein Niederpegel wird (Fig. 26(a)).

Dann veranlaßt der Speichercontroller, daß die /WE- und /CE-Signale Niederpegel werden, und veranlaßt, daß das /RESET-Signal ein Hochpegel wird, während der Zustand der /WE- und /CE-Signale aufrechterhalten wird (Fig. 26(b)). Dann veranlaßt der Speichercontroller 15, daß das /RESET-Signal ein Niederpegel wird (Fig. 26(c)).

Die Steuerschaltung 36 in Fig. 24 aktiviert das Testsi­ gnal TEST durch den Empfang des Wechsels des /RESET-Signals vom Hochpegel zum Niederpegel (Fig. 26(d)). Der Flash-Spei­ cher 14 wird zum Testmodus geschaltet, und das Schiebe­ register 38 in Fig. 24 wird aktiviert.

Der Speichercontroller 15 führt den Zwischenverbin­ dungstest durch, während das /RESET-Signal auf dem Niederpe­ gel gehalten wird. Nach der Vollendung des Tests veranlaßt der Speichercontroller 15, daß das /RESET-Signal ein Hochpe­ gel wird (Fig. 26(e)). Die Steuerschaltung 36 veranlaßt, daß das Testsignal TEST ein Niederpegel wird, indem sie den Wechsel des /RESET-Signals zum Hochpegel empfängt (Fig. 26(f)). Dann schaltet der Flash-Speicher 14 zu einem Normalbetrieb.

Mit anderen Worten wird in dieser Ausführungsform ein Zwischenverbindungstest in einer Rücksetzsequenz vor dem Beginn eines Normalbetriebs durchgeführt. In einem Normalbe­ trieb ändert sich das /RESET-Signal nicht, wenn die /WE- und /CE-Signale ein Niederpegel sind. Daher wird verhindert, daß der Chip aufgrund eines Fehlerbetriebs oder Rauschens wäh­ rend eines Normalbetriebs zum Verbindungstestmodus schaltet. Folglich wird ein Schalten zum Testmodus in der Halbleiter- Speicheranordnung vom asynchronen Typ, die das Taktsignal nicht aufweist, sichergestellt. Ferner sind dedizierte Test­ anschlüsse nicht notwendig.

Fig. 27 zeigt Zeiteinstellungen von Hauptsignalen, wenn dar Speichercontroller 15 und der Flash-Speicher 14 den Zwi­ schenverbindungstest vornehmen. Wie oben beschrieben wurde, wird im Verbindungstestmodus das Testfreigabesignal /TENT dem Rücksetzanschluß /RESET zugeführt, und das voreinge­ stellte Freigabesignal PEN wird dem Ausgangsfreigabeanschluß /OE zugeführt. Das Testmustersignal TIN wird den Adressenan­ schlüssen As zugeführt, und das Registerschiebesignal RSFT wird dem Schreibfreigabeanschluß /WE zugeführt. Das Testaus­ gangssignal TOUT wird aus dem Dateneingangs/Ausgangsanschluß DQ0 ausgegeben.

Der Speichercontroller 15 hält die /RESET- und /CE-Si­ gnale während des Zwischenverbindungstests auf dem Nieder­ pegel.

Der Speichercontroller 15 führt parallele Testmuster 1 jedem der Testanschlüsse TIN des Flash-Speichers 14 synchron mit einer Anstiegkante des PEN-Signals zu (Fig. 27(a)). Die Verriegelungsschaltungen 40 in Fig. 25 geben die Testmuster 1 in die Verriegelung 46 ein, indem sie das Hochpegel PEN-Si­ gnal empfangen.

Der Speichercontroller 15 veranlaßt, daß das RSFT-Si­ gnal ein Hochpegel in einer vorherbestimmten Periode wird, und veranlaßt das Schieberegister 38 in Fig. 23, zu arbeiten (Fig. 27(b)). Beim Empfang des RSFT-Signals gibt das Schiebe­ register 38 sequentiell die in der Verriegelungsschaltung 40 der Endstufe verriegelten Daten als serielles Testausgangs­ signal TOUT2 aus. Da zu dieser Zeit das PEN-Signal (= /OE-Si­ gnal) ein Niederpegel ist, wird das Testausqangssignal TOUT2 als Testausgangssignal TOUT an die Außenseite ausgegeben (Fig. 27(c)). Mit anderen Worten werden die parallel zuge­ führten Testmuster 1 als serielle Ausgabemuster ausgegeben.

Der Speichercontroller 15 empfängt die sequentiell aus­ gegebenen seriellen Testausgangssignale TOUT, und vergleicht die Signale mit erwarteten Werten. Auf diese Weise wird eine Verbindung zwischen jedem der Anschlüsse im Flash-Speicher 14 und jedem der Lötaugen 17 beurteilt.

Fig. 28 zeigt ein Beispiel der Testmuster (Eingabemu­ ster), die jedem Testanschluß TIN vom Speichercontroller 15 zugeführt werden, und Ausgabemuster (erwarteten Werte) aus dem Ausgangsanschluß DQ0. In diesem Beispiel sind der ein­ facheren Erläuterung halber die Adressensignale 7 Bits, und die Eingabemuster sind "Walking-1" und "All-0".

"Walking-1" ist ein Testmuster, das sequentiell Hochpe­ geldaten ("1" in Fig. 28) nur einem Zieleingangstestanschluß zuführt. "All-0" ist ein Testmuster, das Niederpegeldaten ("0" in Fig. 28) allen Eingangstestanschlüssen zuführt.

In dem Beispiel werden 8 Testmuster dem Flash-Speicher 14 zugeführt. Das Schieberegister 38 in Fig. 24 gibt die par­ allelen Testmuster aus dem PRE-Anschluß ein, und gibt se­ quentiell die Muster als serielle Ausgabemuster (TOUT-Si­ gnale) synchron mit dem RSFT2-Signal aus, das einem CLK- Anschluß zugeführt wird.

In dem Fall, wo eine Verbindung zwischen jedem der An­ schlüsse im Flash-Speicher 14 und jedem der Lötaugen 17 der gedruckten Verdrahtungsplatte 11 normal ist, sind die Testmuster und die Ausgabemuster in derselben Logik, wie in Fig. 28 gezeigt. Mit anderen Worten sind die Testmuster selbst die erwarteten Werte. Ferner kann ein Test nur unter Verwendung eines Ausgangsanschlusses durchgeführt werden.

Außerdem sind die Testmuster "Walking-1", "Walking-0", "All-1" und "All-0" zum Detektieren aller Fehler jedes An­ schlusses notwendig.

Fig. 29 zeigt ein Ausgabemuster in dem Fall, wo der Adressenanschluß A0 den 1-Haftfehler aufweist.

In diesem Fall wird in allen Testmustern das TOUT-Si­ gnal, das synchron mit dem ersten RSFT2-Signal ausgegeben wird, ein "H"-Pegel, was Hochpegel bedeutet. Daher kann ein den Test durchführender Benutzer leicht identifizieren, wo der Verbindungsfehler vorliegt.

Fig. 30 zeigt Ausgabemuster in dem Fall, wo die Adres­ senanschlüsse A1 und A2 2-net-ODER-Typ-Fehler aufweisen.

In dem Fall werden unter den Ausgabemustern, die den Testmustern in der zweiten und dritten Reihe entsprechen, die TOUT-Signale, die synchron mit dem zweiten und dritten RSFT2-Signal ausgegeben werden, ein Hochpegel. Daher kann wie in dem in Fig. 29 gezeigten Fall leicht identifiziert werden, wo der Verbindungsfehler vorliegt.

In der Halbleiter-Speicheranordnung, der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, und dem Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte in der oben beschriebenen Ausführungsform werden die parallelen Testmuster (Eingabemuster) vom Schieberegister 38 empfangen, und die Muster werden ausgegeben, nachdem sie in die seriel­ len Muster umgewandelt werden. Daher kann sogar in dem Fall, wo die Anzahl der Ausgangsanschlüsse DQs gering ist, ein Verbindungstest vorgenommen werden. Die Anzahl der Ausgangs­ anschlüsse ist nicht von der Anzahl der Eingangsanschlüsse abhängig, und zumindest ein Ausgangsanschluß ist aus­ reichend.

Ferner kann ein Verbindungstest durchgeführt werden, indem die Anordnung veranlaßt wird, zum Testmodus zu schal­ ten, wobei nur die Anschlüsse verwendet werden, die in einem Normalbetrieb verwendet werden, und dedizierte Testanschlüs­ se sind nicht notwendig.

Die Ausgabemuster (erwarteten Werte) sind Muster, die durch das Umwandeln der parallelen Eingabemuster in die seriellen Muster generiert werden. Daher kann ein Benutzer oder dgl., der den Verbindungstest durchführt, leicht iden­ tifizieren, wo der Fehler vorliegt.

Die Verriegelungsschaltungen 40 mit dem Schieberegister 38 sind nur in den Eingangsanschlüssen gebildet, was ein Unterschied zum Boundary Scan-Verfahren ist (im Boundary Scan-Verfahren sind Verriegelungsschaltungen für alle An­ schlüsse notwendig). Daher kann der Maßstab der Schaltung, die für einen Verbindungstest notwendig ist, kleiner sein. Mit anderen Worten beeinträchtigt die Testschaltung den Schaltungsmaßstab nicht wesentlich.

Fig. 31 zeigt die vierte Ausführungsform der Halbleiter- Speicheranordnung der vorliegenden Erfindung. In Fig. 31 haben die gleichen Schaltungen wie in der dritten Ausfüh­ rungsform dieselben Bezugscodes, und eine detaillierte Er­ läuterung dieser Schaltungen entfällt.

In dieser Ausführungsform hat der Flash-Speicher 14 einen Decoder 52 zwischen einem Schieberegister 50 und den Eingabepuffern 22, die den Adressenanschlüssen A0-A22 ent­ sprechen.

Der Decoder 52 wird im Testmodus aktiviert, und emp­ fängt die parallelen Testmuster (Adressensignale AI0-AI22), die von jedem der Eingabepuffer 22 zugeführt werden. Der De­ coder 52 führt eine Logikoperation an den Signalen durch, die empfangen wurden, und gibt die Signale als parallele Operationsergebnismuster OP0-OP7 aus.

Das Schieberegister 50 wird gebildet, indem acht Ver­ riegelungsschaltungen 40 (nicht gezeigt) in Serie geschaltet werden. Das Schieberegister 50 ist gleich wie das Schiebe­ register 38 in der dritten Ausführungsform, ausgenommen die Anzahl der Verriegelungsschaltungen 40. Das Schieberegister 50 wird im Testmodus aktiviert, und empfängt die Operations­ ergebnismuster OP0-OP7. Das Schieberegister 50 wandelt die Muster in serielle Ausgabemuster um, und gibt die umgewan­ delten Muster zum Ausgabepuffer 34 aus.

Die Konfiguration der vierten Ausführungsform ist gleich wie die dritte Ausführungsform, ausgenommen der Decoder 52 und das Schieberegister 50. In Fig. 31 sind die Speicherzelleneinheit 23, der Reihendecoder 25, der Spalten- Decoder 27 und der Leseverstärker 29 nicht gezeigt.

Fig. 32 zeigt ein Beispiel einer Logiktabelle des De­ coders 52.

Die Logiktabelle kann gebildet werden, indem beispiels­ weise eine im SCITT-Verfahren verwendete Tabelle angepaßt wird. In dieser Logiktabelle werden 8 Bit-Decodiersignale (Ausgabemuster) ansprechend auf 23 Bit-Eingangssignale (Ein­ gabemuster) ausgegeben. In diesem Beispiel sind die Eingabe­ muster "Walking-1" und "All-0".

In dieser Ausführungsform wandelt der Decoder 52 die parallelen 23 Bit-Eingabemuster, die von der Außenseite davon den Eingabepuffern 22 zugeführt werden, in die paral­ lelen 8 Bit-Operationsergebnismuster OP0-OP7 um. Dann werden die Operationsergebnismuster dem Schieberegister 50 zuge­ führt.

Das Schieberegister 50 wandelt die parallelen Opera­ tionsergebnismuster OP0-OP7, die empfangen wurden, in die seriellen Ausgabemuster um, wie in der dritten Ausführungs­ form, und gibt sequentiell die Muster als Testausgangssi­ gnale TOUT über den Ausgabepuffer 34 aus. Ein Testmuster wird aus dem Ausgabepuffer 34 ausgegeben, indem das Schiebe­ register 50 veranlaßt wird, achtmal zu schalten. Mit anderen Worten wird die Testzeit wesentlich reduziert im Vergleich zur dritten Ausführungsform.

Durch das Vergleichen der seriellen Testausgangssignale TOUT aus dem Ausgabepuffer 34 mit den erwarteten Werten kann ein Verbindungszustand zwischen jedem der Anschlüsse im Flash-Sgeicher 14 und jedem der Lötaugen 17 beurteilt werden.

In dieser Ausführungsform kann derselbe Effekt wie durch die dritte Ausführungsform erhalten werden. Ferner wandelt in dieser Ausführungsform der Decoder 52 die paral­ lelen 23 Bit-Eingabemuster, die von der Außenseite davon den Eingabepuffern 22 zugeführt werden, in die parallelen 8 Bit- Operationsergebnismuster OP0-OP7 um. Daher kann, indem das Schieberegister 50 veranlaßt wird, achtmal zu schalten, ein Testmuster aus dem Ausgabepuffer 34 ausgegeben werden. Folglich kann die Testzeit wesentlich reduziert werden.

Fig. 33 zeigt die fünfte Ausführungsform der Halbleiter- Speicheranordnung der vorliegenden Erfindung. Die gleichen Schaltungen wie in der dritten Ausführungsform haben die­ selben Bezugscodes, und die detaillierte Erläuterung davon entfällt hier.

In dieser Ausführungsform hat der Flash-Speicher 14 eine Mustergeneratorschaltung 54, welche die Testausgangs­ signale TOUT2 vom Schieberegister 38 empfängt, und einen Ausgabepuffer 34a, der einen Ausgang von der Mustergenera­ torschaltung 54 empfängt. Der Ausgabepuffer 34a ist die gleiche Schaltung wie der Ausgabepuffer 34 in Fig. 24.

Die Konfiguration der fünften Ausführungsform ist gleich wie jene der dritten Ausführungsform, ausgenommen die Mustergeneratorschaltung 54 und der Ausgabepuffer 34a. In Fig. 33 sind die Speicherzelleneinheit 23, der Reihendecoder 25, der Spaltendecoder 27 und der Leseverstärker 29 nicht gezeigt.

Die Mustergeneratorschaltung 54 umfaßt einen Inverter. Mit anderen Worten empfängt die Mustergeneratorschaltung 54 die Testausgangssignale TOUT2 und gibt zum Ausgabepuffer 34a ein Testausgangssignal /TOUT2 aus, das invers zum Testaus­ gangssignal TOUT2 ist.

In einem Normalbetrieb empfängt der Ausgabepuffer 34a das Datenausgangssignal vom Leseverstärker, der nicht ge­ zeigt ist, und gibt Daten, die dadurch empfangen wurden, zum Dateneingangs/Ausgangsanschluß DQ1 aus. Der Ausgabepuffer 34a empfängt das Testausgangssignal /TOUT2 im Verbindungs­ test, und gibt das empfangene Signal als Testausgangssignal TOUT1 zum Dateneingangs/Ausgangsanschluß DQ1 aus. Der Ausga­ bepuffer 34a wird vom Ausgangsfreigabesignal OEB gesteuert, wie der Ausgabepuffer 34. Der Dateneingangs/Ausgangsanschluß DQ1 entspricht dem in Fig. 22 gezeigten zweiten Ausgangsan­ schluß.

Der Dateneingangs/Ausgangsanschluß DQ1 ist nicht mit der Außenseite verbunden, in Abhängigkeit von einem Be­ triebsmodus. Mit anderen Worten kann die Halbleiter-Spei­ cheranordnung in dieser Ausführungsform eine Wortbildung des Dateneingangs/Ausgangsanschlusses zwischen 1 Bit und 2 Bits umschalten.

In dieser Ausführungsform werden im Testmodus, egal ob der Dateneingangs/Ausgangsanschluß DQ1 verwendet wird oder nicht, dieselben Testmuster TIN von den Adressenanschlüssen A zugeführt. Das Schieberegister 38 empfängt die parallelen Adressensignale AI wie in der dritten Ausführungsform, und gibt die seriellen Testausgangssignale TOUT2 aus. Die Mu­ stergeneratorschaltung 54 gibt die Testausgangssignale /TOUT2 aus, die invers zu den Testausgangssignalen TOUT2 sind.

In dem Fall, wo der Dateneingangs/Ausgangsanschluß DQ1 mit der gedruckten Verdrahtungsplatte verbunden ist, wird der Zwischenverbindungstest durchgeführt, indem sowohl die Testausgangssignale TOUT2 als auch /TOUT2 verwendet werden. In dem Fall, wo der Dateneingangs/Ausgangsanschluß DQ1 nicht mit der gedruckten Verdrahtungsplatte verbunden ist, wird der Zwischenverbindungstest durchgeführt, indem nur die Testausgangssignale TOUT2 verwendet werden. Mit anderen Worten kann, egal ob der Dateneingangs/Ausgangsanschluß DQ1 verwendet wird oder nicht, ein Zwischenverbindungstest unter Verwendung derselben Testmuster durchgeführt werden.

In dieser Ausführungsform kann derselbe Effekt wie durch die dritte Ausführungsform erhalten werden. Ferner wird in dieser Ausführungsform die Mustergeneratorschaltung 54 verwendet, welche die neuen Ausgabemuster /TOUT2 aus den aus dem Schieberegister 38 ausgegebenen Testausgabemustern TOUT2 generiert. Daher kann, egal ob der Dateneingangs/Aus­ gangsanschluß DQ1 mit der gedruckten Verdrahtungsplatte ver­ bunden ist oder nicht, der Zwischenverbindungstest unter Verwendung derselben Testmuster vorgenommen werden.

Fig. 34 zeigt die sechste Ausführungsform der Halblei­ ter-Speicheranordnung der vorliegenden Erfindung.

Die Halbleiter-Speicheranordnung in dieser Ausführungs­ form hat eine Vielzahl von Schieberegistern 38a, 38b, usw., und eine Vielzahl von Ausgabepuffern 34. Die Schieberegister 38a, 38b, usw., sind mit den Adressenanschlüssen A über die Eingabepuffer 22 verbunden. Jedes der Schieberegister wird gebildet, indem dieselbe Menge an Verriegelungsschaltungen 40 wie die Menge an Adressenanschlüssen verbunden wird. Mit anderen Worten werden die Adressenanschlüsse A gemäß den Schieberegistern gruppiert.

Das Schieberegister 38a hat beispielsweise acht Verrie­ gelungsschaltungen 40, und das Schieberegister 38b hat zehn Verriegelungsschaltungen 40.

In der Ausführungsform werden im Testmodus Testmuster von den Adressenanschlüssen A zugeführt, die der Vielzahl der Schieberegister 38 entsprechen. Zu dieser Zeit ist die Anzahl der Verriegelungsschaltungen in jedem Schieberegister kleiner als die Anzahl der Verriegelungsschaltungen in der dritten Ausführungsform. Folglich kann die Zeit zum Ausgeben von Mustern reduziert werden. Daher wird auch die Zeit zum Testen reduziert.

In der Ausführungsform kann derselbe Effekt wie durch die dritte Ausführungsform erhalten werden. Ferner ist in dieser Ausführungsform die Vielzahl von Schieberegistern 38a, 38b, . . . gebildet, und die Adressenanschlüsse A werden gemäß den Schieberegistern 38a, 38b, . . . gruppiert. Daher kann im Testmodus die zum Ausgeben der Muster notwendige Zeit reduziert werden, was zu einer Reduktion der Testzeit führt. Wie oben beschrieben wurde, können bemerkenswerte Effekte erhalten werden, indem die vorliegende Erfindung nicht nur bei den Halbleiter-Speicheranordnungen mit einer geringen Anzahl von Ausgangsanschlüssen, sondern auch bei Halbleiter-Speicheranordnungen mit Ausgangsanschlüssen im Bereich von 8 bis 16 oder dgl. verwendet wird.

In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wurde die vorliegende Erfindung beim Flash-Speicher 13 verwendet. Die vorliegende Erfindung kann jedoch bei einem anderen Typ von taktasynchronen Halbleiter-Speicheranordnungen oder Halbleiter-Speicheran­ ordnungen vom taktsynchronen Typ verwendet werden.

In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wurde die vorliegende Erfindung beim Flash-Speicher 13 verwendet, wodurch das Umschalten der Dateneingangs/Ausgangsanschlüsse DQ0-DQ15 zwischen dem 8 Bit-Modus und 16 Bit-Modus unter Verwendung des Schalt­ anschlusses /BYTE ermöglicht wurde. Die vorliegende Erfin­ dung kann jedoch bei Halbleiter-Speicheranordnungen mit Dateneingangs/Ausgangsanschlüssen mit einer festgelegten Bitanzahl verwendet werden.

In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wird der Niederpegelzustand der /CE- und /WE-Signale an konsekutiven Anstieg- oder Abfall­ kanten des /RESET-Signals detektiert, und der Modus wird zum Testmodus geschaltet. Daß die /CE- und /WE-Signale ein Nie­ derpegel werden, kann jedoch an 2 konsekutiven Anstieg- oder Abfallkanten des /RESET-Signals detektiert werden, um zum Testmodus zu schalten. Da in diesem Fall die Detektion der /CE- und /WE-Signale unter Verwendung nur eines Typs einer Kante des /RESET-Signals vorgenommen werden kann, kann die Schaltung der Detektiereinheit 35 einfacher sein.

In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wird der Niederpegelzustand der /CE- und /WE-Signale an 2 konsekutiven Kanten das /RESET-Si­ gnals detektiert, um zum Testmodus zu schalten. Daß die /CE- und /WE-Signale ein Niederpegel werden, kann jedoch an drei oder mehr konsekutiven Kanten des /RESET-Signals detektiert werden.

In der oben beschriebenen ersten Ausführungsform der Halbleiter-Speicheranordnung wird ein Schalten zum Testmodus durchgeführt, indem detektiert wird, daß die /CE- und /WE- Signale ein Niederpegel wurden. In einer Halbleiter-Spei­ cheranordnung mit Chipauswahlsignalen /CS, /CS1 und /CS2, einem Lesefreigabesignal /RD oder dgl. können jedoch aktive Pegel dieser Steueranschlüsse detektiert werden, um zum Testmodus zu schalten.

In der ersten Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung montiert ist, ist jeder der Anschlüsse des Flash-Speichers 13 an das Lötauge 17 der ge­ druckten Verdrahtungsplatte 11 gelötet, und der Zwischenver­ bindungstest wird für den gelöteten Teil durchgeführt. Die vorliegende Erfindung ist jedoch nicht auf dieses Beispiel beschränkt, und die Anschlüsse des Flash-Speichers 13 können durch Thermokompressionsbonden oder dgl. an die gedruckte Verdrahtungsplatte 11 gebondet werden, und ein Zwischenver­ bindungstest kann für den Thermokompressionsbondteil durch­ geführt werden.

In der oben beschriebenen zweiten Ausführungsform der Halbleiter-Speicheranordnung umfaßt die Aktivitätsverbots­ schaltung 76 die Speicherzelle 76a des Flash-Speichers, und die Initialisierungsschaltung 45 wird durch den in die Spei­ cherzelle 76a geschriebenen Wert gesteuert. Die vorliegende Erfindung ist jedoch nicht auf dieses Beispiel beschränkt, und eine Aktivitätsverbotsschaltung, deren Verdrahtung ver­ schieden wird, indem Leitfähigkeitsschichtmasken im Herstel­ lungsverfahren ausgetauscht werden, kann gebildet werden, so daß die Initialisierungsschaltung durch diese Aktivitätsver­ botsschaltung gesteuert wird.

In der oben beschriebenen vierten Ausführungsform der Halbleiter-Speicheranordnung wird der Decoder 52 gebildet, indem die Logiktabelle des SCITT-Verfahrens verwendet wird. Die Logiktabelle des Decoders 52 ist jedoch nicht auf diese Tabelle beschränkt, und es kann eine beliebige Tabelle ver­ wendet werden, in der die Bitbreite der Ausgabemuster kleiner ist als die Bitbreite der Eingabemuster.

In der oben beschriebenen fünften Ausführungsform der Halbleiter-Speicheranordnung wurde die vorliegende Erfindung bei dem Flash-Speicher mit dem Dateneingangs/Ausgangsan­ schluß DQ1 verwendet, der mit der Außenseite davon nicht verbunden sein kann. Die vorliegende Erfindung kann jedoch bei einem Flash-Speicher mit dem Bereit/Belegt-Anschluß RY/BY verwendet werden, der mit der Außenseite nicht verbun­ den sein kann. Ferner kann die vorliegende Erfindung bei einer Halbleiter-Speicheranordnung verwendet werden, welche eine Wortbildung ermöglicht, die zwischen 8 Bits und 16 Bits umschaltet.

In der oben beschriebenen dritten Ausführungsform der Leiterplatte, auf der die Halbleiter-Speicheranordnung mon­ tiert ist, ist der Speichercontroller 15 auf der gedruckten Verdrahtungsplatte 11 gebildet, und der Speichercontroller 15 steuert den Flash-Speicher 14, um den Verbindungstest durchzuführen. Wie in Fig. 35 gezeigt, kann jedoch eine An­ schlußeinheit 60 mit Anschlüssen 60a, die jeweils mit jedem der Lötaugen 17 verbunden sind, auf der gedruckten Verdrah­ tungsplatte 58 gebildet sein, auf welcher der Flash-Speicher 14 montiert ist, so daß der Flash-Speicher 14 von der Außen­ seite der gedruckten Verdrahtungsplatte 58 über die An­ schlußeinheit 60 gesteuert wird, um den Verbindungstest durchzuführen.

Obwohl die vorliegende Erfindung oben detailliert be­ schrieben wurde, sind die Ausführungsformen und ihre Modifi­ kationen bloße Beispiele der vorliegenden Erfindung, und die vorliegende Erfindung ist nicht auf diese Beispiele be­ schränkt. Für Fachleute ist klar, daß verschiedene Modifika­ tionen daran innerhalb des Grundgedankens und Umfangs der vorliegenden Erfindung vorgenommen werden können.

Claims (25)

1. Halbleiter-Speicheranordnung, mit einer Detektierein­ heit zum Detektieren eines Zustands des vorherbestimmten Anschlusses eine Vielzahl von Malen, wenn die Stromversor­ gung eingeschaltet wird, und einer Testeinheit, die ak­ tiviert wird, wenn alle Ergebnisse der Detektionen durch die Detektiereinheit erwartete Werte zeigen.

2. Halbleiter-Speicheranordnung nach Anspruch 1, ferner mit einem Rücksetzanschluß zum Empfangen eines Rücksetz­ signals zum Stoppen einer Operation einer internen Schal­ tung, wobei die Detektiereinheit den Zustand jedes der vorherbe­ stimmten Anschlüsse zu der Zeit detektiert, zu der das Rück­ setzsignal geändert wird.

3. Halbleiter-Speicheranordnung nach Anspruch 2, bei welcher die Detektiereinheit die Signalpegel jedes der vor­ herbestimmten Anschlüsse detektiert, wenn das Rücksetzsignal jeweils zweimal oder mehrmals aktiviert oder inaktiviert.

4. Halbleiter-Speicheranordnung nach Anspruch 2, ferner mit einer Eingangsschaltung zum Übertragen eines Signals, das den vorherbestimmten Anschlüssen zugeführt wird, zur De­ tektiereinheit, wobei die Eingangsschaltung ungeachtet des Signalpegels des Rücksetzsignals aktiv gehalten wird.

5. Halbleiter-Speicheranordnung nach Anspruch 2, bei welcher die Detektiereinheit einen Signalpegel jedes der vorherbestimmten Anschlüsse an zwei aufeinanderfolgenden Kanten des Rücksetzsignals detektiert.

6. Halbleiter-Speicheranordnung nach Anspruch 5, bei welcher die vorherbestimmten Anschlüsse einen Aktivierungs­ anschluß zum Empfangen eines Aktivierungssignals zum Akti­ vieren der internen Schaltung und einen Steueranschluß zum Empfangen eines Schreibsteuersignals oder eines Lesesteuer­ signals zum Zugreifen auf implementierte Speicherelemente enthalten, und die Detektiereinheit den Aktivierungszustand des Aktivierungsanschlusses und des Steueranschlusses detek­ tiert.

7. Halbleiter-Speicheranordnung nach Anspruch 5, bei welcher die Testeinheit, die aktiviert wurde, inaktiviert wird, wenn das Rücksetzsignal inaktiviert wird.

8. Halbleiter-Speicheranordnung nach Anspruch 1, ferner mit einer Aktivierungsspeicherschaltung zum Speichern von Informationen, daß die Testeinheit aktiviert wurde, nachdem die Stromversorgung eingeschaltet wurde, und zum Verbieten einer Aktivierung der Testeinheit, wenn die gespeicherten Informationen darin zurückgehalten werden.

9. Halbleiter-Speicheranordnung nach Anspruch 1, ferner mit einer Inaktivierungsspeicherschaltung zum Speichern von In­ formationen, daß die Testeinheit, die aktiviert wurde, nach­ dem die Stromversorgung eingeschaltet wurde, inaktiviert wurde, und zum Verbieten einer Aktivierung der Testeinheit, wenn die gespeicherten Informationen darin zurückgehalten werden.

10. Halbleiter-Speicheranordnung nach Anspruch 1, ferner mit einer Aktivierungsverbotsschaltung zum Verbieten einer Aktivierung der Testeinheit, wenn die Anordnung in einen vorherbestimmten Zustand versetzt worden ist.

11. Halbleiter-Speicheranordnung nach Anspruch 1, bei welcher
der Anschluß, der in einem Teil einer Vielzahl von An­ schlüssen enthalten ist, als Eingangstestanschluß oder als Ausgangstestanschluß verwendet wird, während die Testeinheit aktiv gehalten wird, und
die Testeinheit eine Operationsschaltung zum Durchfüh­ ren von Logikoperationen an Eingabemustern, die über den Eingangstestanschluß zugeführt werden, und zum Ausgeben von Operationsergebnissen als Ausgabemuster aus dem Ausgangs­ testanschluß umfaßt.

12. Halbleiter-Speicheranordnung nach Anspruch 11, ferner mit einem Eingangs/Ausgangsanschluß, der zum Lesen und Schreiben von Daten aus den und in die implementierten Spei­ cherelemente verwendet wird, einem erweiterten Eingangs/Aus­ gangsanschluß, der zusammen mit dem Eingangs/Ausgangsan­ schluß zur Zeit einer Erweiterung einer Wortbildung der Daten verwendet wird, und einem Schaltanschluß zum Umschal­ ten der Wortbildung, wobei
der Eingangs/Ausgangsanschluß und der erweiterte Ein­ gangs/Ausgangsanschluß als Ausgangstestanschlüsse verwendet werden, während die Testeinheit aktiv gehalten wird, und
die Testeinheit bewirkt, daß die Fälle einer Wortbil­ dung, die erweitert oder nicht erweitert sind, jeweils ver­ schiedene Ausgabemuster aufweisen, die aus dem Eingangs/Aus­ gangsanschluß ausgegeben werden.

13. Halbleiter-Speicheranordnung nach Anspruch 12, bei welcher die Testeinheit die Logik eines Teils oder aller Ausgabemuster, die aus dem erweiterten Eingangs/Ausgangsan­ schluß zur Zeit der Erweiterung der Wortbildung ausgegeben werden, invertiert.

14. Halbleiter-Speicheranordnung nach Anspruch 13, bei welcher die Testeinheit die Logik des Ausgabemusters, das aus dem Eingangs/Ausgangsanschluß ausgegeben wird, inver­ tiert, indem sie durch den Schaltanschluß gesteuert wird.

15. Halbleiter-Speicheranordnung, mit:
Eingangsanschlüssen und einem Ausgangsanschluß, die in einem Normalbetrieb verwendet werden, und
einer Wandlerschaltung zum Umwandeln paralleler Einga­ bemuster, die von den Eingangsanschlüssen zur Zeit des Te­ stens der Zwischenverbindung zwischen jedem der Anschlüsse und einer Leiterplatte empfangen werden, in serielle Aus­ gabemuster, die sequentiell aus dem Ausgangsanschluß ausge­ geben werden.

16. Halbleiter-Speicheranordnung nach Anspruch 15, ferner mit einer Vielzahl der Ausgangsanschlüsse und einer Vielzahl der Wandlerschaltungen, die jedem der Ausgangsanschlüsse entsprechen.

17. Halbleiter-Speicheranordnung nach Anspruch 15, bei welcher die Wandlerschaltung durch ein Schieberegister kon­ figuriert ist, das eine Vielzahl von in Serie geschalteten Verriegelungsschaltungen umfaßt.

18. Halbleiter-Speicheranordnung, mit:
Eingangsanschlüssen und einem Ausgangsanschluß, die in einem Normalbetrieb verwendet werden;
einer Operationsschaltung zum Durchführen einer Logik­ operation an parallelen Eingabemustern, die von einer Viel­ zahl der Eingangsanschlüsse zur Zeit des Testens der Zwi­ schenverbindung zwischen jedem der Anschlüsse und einer Leiterplatte empfangen werden; und
einer Wandlerschaltung zum Empfangen paralleler Opera­ tionsergebnismuster von der Operationsschaltung und Umwan­ deln der Muster in serielle Ausgabemuster, die sequentiell aus dem Ausgangsanschluß ausgegeben werden.

19. Halbleiter-Speicheranordnung nach Anspruch 15, ferner
mit einem zweiten Ausgangsanschluß, der in einem vorherbe­ stimmten Betriebsmodus unter einer Vielzahl der Normal­ betriebe verwendet wird, und
einer Mustergeneratorschaltung zum Empfangen der Ausga­ bemuster, die aus der Wandlerschaltung ausgegeben werden, zum Generieren zweiter Ausgabemuster, welche von den Ausga­ bemustern, die empfangen wurden, verschieden sind, und zum sequentiellen Ausgeben der zweiten Ausgabemuster aus dem zweiten Ausgangsanschluß.

20. Leiterplatte, auf welcher eine Halbleiter-Speicheran­ ordnung montiert ist, wobei die Halbleiter-Speicheranordnung umfaßt:

• 1. eine Detektiereinheit zum Detektieren des Zustands eines vorherbestimmten Anschlusses eine Vielzahl von Malen, wenn die Stromversorgung eingeschaltet wird;
• 2. eine Testeinheit, die zu aktivieren ist, wenn alle Ergebnisse der Detektionen durch die Detektiereinheit erwar­ tete Werte zeigen;
• 3. einen Anschluß, der als Eingangstestanschluß oder als Ausgangstestanschluß verwendet wird, während die Test­ einheit aktiv ist; und
• 4. eine Operationsschaltung, die in der Testeinheit gebildet ist, zum Durchführen einer Logikoperation an Ein­ gabemustern, die über den Eingangstestanschluß zugeführt werden, und zum Ausgeben eines Operationsergebnisses als Ausgabemuster aus dem Ausgangstestanschluß; und wobei die Leiterplatte umfaßt:
  Verbindungsteile jeweils zum Verbinden jedes Anschlus­ ses der Halbleiter-Speicheranordnung, und
  eine Steuerschaltung zum Aktivieren der Testeinheit durch das Zuführen eines Signals zum vorherbestimmten An­ schluß über den Verbindungsteil, zum Eingeben der Eingabe­ muster in den Eingangstestanschluß über den Verbindungsteil, und zum Beurteilen der Zwischenverbindung zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und jedem der Verbindungsteile durch das Empfangen des Ausgabemusters, das aus dem Ausgangstestanschluß ausgegeben wird.

21. Leiterplatte, auf welcher eine Halbleiter-Speicheran­ ordnung montiert ist, wobei die Halbleiter-Speicheranordnung umfaßt:

• 1. eine Detektiereinheit zum Detektieren des Zustands des vorherbestimmten Anschlusses eine Vielzahl von Malen, wenn die Stromversorgung eingeschaltet wird;
• 2. eine Testeinheit, die zu aktivieren ist, wenn alle Ergebnisse der Detektionen durch die Detektiereinheit erwar­ tete Werte zeigen;
• 3. einen Anschluß, der als Eingangstestanschluß oder Ausgangstestanschluß verwendet wird, während die Testeinheit aktiv ist; und
• 4. eine Operationsschaltung, die in der Testeinheit gebildet ist, zum Durchführen von Logikoperationen an Ein­ gabemustern, die über den Eingangstestanschluß zugeführt werden, und zum Ausgeben von Operationsergebnissen als Aus­ gabemuster aus den Ausgangstestanschlüssen; und wobei die Leiterplatte umfaßt:
  Verbindungsteile jeweils zum Verbinden jedes Anschlus­ ses der Halbleiter-Speicheranordnung, und
  eine Anschlußeinheit, die jeweils mit den Eingangstest­ anschlüssen oder den Ausgangstestanschlüssen über die Ver­ bindungsteile verbunden ist.

22. Leiterplatte, auf welcher eine Halbleiter-Speicheran­ ordnung montiert ist, wobei die Halbleiter-Speicheranordnung umfaßt:

• 1. Eingangsanschlüsse und einen Ausgangsanschluß, die in einem Normalbetrieb verwendet werden, und
• 2. eine Wandlerschaltung zum Umwandeln paralleler Ein­ gabemuster, die von einer Vielzahl der Eingangsanschlüsse zur Zeit des Testens der Zwischenverbindung zwischen jedem der Anschlüsse und der Leiterplatte empfangen werden, in se­ rielle Ausgabemuster, die sequentiell aus dem Ausgangsan­ schluß ausgegeben werden; und wobei die Leiterplatte umfaßt:
  eine Anschlußeinheit jeweils zum Verbinden jedes der Anschlüsse der Halbleiter-Speicheranordnung, und
  eine Steuerschaltung zum Eingeben der parallelen Ein­ gabemuster in die Eingangstestanschlüsse über die Verbin­ dungsteile, und zum Beurteilen der Zwischenverbindung zwi­ schen jedem der Anschlüsse und jedem der Verbindungsteile der Halbleiter-Speicheranordnung durch das Empfangen der seriellen Ausgabemuster aus dem Ausgangsanschluß.

23. Leiterplatte, auf welcher eine Halbleiter-Speicheran­ ordnung montiert ist, wobei die Halbleiter-Speicheranordnung umfaßt:

• 1. Eingangsanschlüsse und einen Ausgangsanschluß, die in einem Normalbetrieb verwendet werden, und
• 2. eine Wandlerschaltung zum Umwandeln paralleler Ein­ gabemuster, die von einer Vielzahl der Eingangsanschlüsse zur Zeit des Testens der Zwischenverbindung zwischen jedem der Anschlüsse und der Leiterplatte empfangen werden, in se­ rielle Ausgabemuster, die sequentiell aus dem Ausgangsan­ schluß ausgegeben werden; und wobei die Leiterplatte umfaßt:
  Verbindungsteile, die jeweils die Eingangsanschlüsse oder den Ausgangsanschluß der Halbleiter-Speicheranordnung verbinden, und
  eine Anschlußeinheit, die jeweils mit jedem der An­ schlüsse über jeden der Verbindungsteile verbunden ist.

24. Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte, wobei die Halbleiter-Speicheranordnung umfaßt:

• 1. eine Detektiereinheit zum Detektieren des Zustands des vorherbestimmten Anschlusses eine Vielzahl von Malen, wenn die Stromversorgung eingeschaltet wird;
• 2. eine Testeinheit, die zu aktivieren ist, wenn alle Ergebnisse der Detektionen durch die Detektiereinheit erwar­ tete Werte zeigen;
• 3. einen Anschluß, der als Eingangstestanschluß oder als Ausgangstestanschluß verwendet wird, während die Test­ einheit aktiv ist;
• 4. eine Operationsschaltung, die in der Testeinheit gebildet ist, zum Durchführen von Logikoperationen an Ein­ gabemustern, die über den Eingangstestanschluß zugeführt werden, und zum Ausgeben von Operationsergebnissen als Aus­ gabemuster aus den Ausgangstestanschlüssen; und wobei das Testverfahren die Schritte umfaßt:
  Aktivieren der Testeinheit der Halbleiter-Speicheran­ ordnung durch das Zuführen eines vorherbestimmten Signals eine Vielzahl von Malen zum vorherbestimmten Anschluß;
  Zuführen der Eingabemuster zum Eingangstestanschluß; und
  Beurteilen der Zwischenverbindung zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und einer Lei­ terplatte, auf der die Anordnung montiert ist, durch das Empfangen des Ausgabemusters, das aus dem Ausgangstestan­ schluß ausgegeben wird.

25. In einem Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Lei­ terplatte gemäß der vorliegenden Erfindung, wobei die Halbleiter-Speicheranordnung umfaßt:

• 1. Eingangsanschlüsse und einen Ausgangsanschluß, die in einem Normalbetrieb verwendet werden, und
• 2. eine Wandlerschaltung zum Umwandeln paralleler Ein­ gabemuster, die von einer Vielzahl der Eingangsanschlüsse zur Zeit des Testens der Zwischenverbindung zwischen jedem der Anschlüsse und einer Leiterplatte empfangen werden, in serielle Ausgabemuster, die sequentiell aus dem Ausgangs­ anschluß ausgegeben werden; und wobei das Testverfahren die Schritte umfaßt:
  Zuführen der Eingabemuster parallel zu einer Vielzahl der Eingangsanschlüsse der Halbleiteranordnung, und
  Beurteilen der Zwischenverbindung zwischen jedem der Anschlüsse der Halbleiter-Speicheranordnung und der Leiter­ platte, auf der die Anordnung montiert ist, durch das Emp­ fangen der Ausgabemuster, die seriell aus dem Ausgangsan­ schluß ausgegeben werden.