CN1862810A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1862810A
CN1862810A CNA2006100794853A CN200610079485A CN1862810A CN 1862810 A CN1862810 A CN 1862810A CN A2006100794853 A CNA2006100794853 A CN A2006100794853A CN 200610079485 A CN200610079485 A CN 200610079485A CN 1862810 A CN1862810 A CN 1862810A
Authority
CN
China
Prior art keywords
terminal
line
direct
semiconductor chip
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100794853A
Other languages
English (en)
Other versions
CN100595917C (zh
Inventor
柴田佳世子
池田博明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Longitudinal Authorization Co ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Publication of CN1862810A publication Critical patent/CN1862810A/zh
Application granted granted Critical
Publication of CN100595917C publication Critical patent/CN100595917C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H01L2223/5444—Marks applied to semiconductor devices or parts containing identification or tracking information for electrical read out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

披露了包括多个半导体芯片和多个直通线组的半导体器件。直通线组中的每一个都由唯一数目的直通线组成。和直通线组相关的数目彼此互质。当对于每个直通线组选择直通线中的一个时，通过多个直通线组的选择的直通线的组合，指定半导体芯片中的一个。

Description

半导体器件
技术领域
本发明涉及包括堆叠的半导体芯片的半导体器件，并且特别地涉及芯片选择或指定技术。
背景技术
用于多芯片半导体器件中的芯片选择或指定的各种技术已知使用穿透多个芯片的多个直通线。例如，在美国6,448,661 B1和美国2003/0040131 A1中披露了已知技术，其整体在此并入作为参考。
发明内容
本发明的目的是提供半导体器件中多个直通线的新的布置。
根据本发明的一个方面，半导体器件包括多个半导体芯片和预定数目的直通线。直通线中的每一个都构成由多个半导体芯片共享的电通路。沿着预定的方向堆叠半导体芯片。直通线根据预定配置来布置，并且穿透半导体芯片。所述预定配置通过垂直于所述预定方向的平面上的预定简单有向圈(directed cycle)来表示。所述预定简单有向圈由预定数目的节点和预定数目的有向边组成，所述有向边中的每一个都连接所述预定数目的节点之中的两个节点。
通过研究优选实施例的以下说明并且通过参考附图，可以得到本发明的目的的了解及其结构的更加完整的理解。
附图说明
图1是示意性显示根据本发明第一实施例的半导体器件的结构的示图；
图2是在说明芯片选择或指定方法的例子中使用的表格；
图3是在说明芯片选择或指定方法的另一个例子中使用的表格；
图4是示意性显示图1的半导体器件中包括的接口芯片的结构的示图；
图5是显示在图4的接口芯片中包括的直通线断定电路中使用的断定规则的表格；
图6是示意性显示图4的直通线断定电路的例子的示图；
图7是示意性显示图4的直通线断定电路的另一个例子的示图；
图8是示意性显示根据第一实施例的直通线的示图；
图9是示意性显示第一实施例的半导体芯片的结构的示图；
图10是显示各种类型的简单有向圈图的示图；
图11是显示根据本发明第二实施例的半导体芯片的部分的透视图；
图12是显示图11的半导体芯片的另一个部分的透视图；
图13是显示第二实施例的半导体器件的部分的透视图，其中堆叠了图11的半导体芯片；
图14是示意性显示根据第二实施例的直通线的示图；
图15是示意性显示第二实施例的半导体芯片的结构的示图；
图16是示意性显示第二实施例的半导体芯片的另一种结构的示图；
图17是示意性显示第三实施例的半导体芯片中包括的标识发生电路的示图；
图18是示意性显示连接到图17的标识发生电路的信号发生电路的示图；
图19是显示图18的信号发生电路的操作的时序图；以及
图20是显示根据第一和第三实施例的组合的另一种标识发生电路的示图。
尽管容易对本发明进行各种形式的修改和替换，但是其特定实施例经由附图中的例子被显示，并将在此详细说明。然而，应当理解，附图以及对它的详细说明并不打算将本发明限制到披露的特殊形式，而是相反，意图是要覆盖落在如附加的权利要求所规定的那样的本发明的精神和范围之内的所有修改、等同物以及替换物。
具体实施方式
根据本发明第一实施例的半导体器件是动态随机存取存储器(DRAM)器件，并且包括作为多个半导体芯片的多个DRAM芯片10-80以及接口芯片100，如图1所示。然而，本发明并不限于DRAM器件，而是可以是包括除了DRAM芯片之外的多个半导体芯片的另一种半导体器件。
在显示的DRAM器件中，在接口芯片100上堆叠8个DRAM芯片10-80。DRAM器件配备有多个直通线，所述直通线中的每一个都穿透DRAM芯片10-80，以便每个直通线都构成由DRAM芯片10-80共享的电通路；直通线用于选择、指定或识别每个DRAM芯片10-80。
直通线被分成多个直通线组。每个直通线组由这样的直通线组成，所述直通线的数目对于直通线组是唯一的。属于直通线组的直通线的数目相互“互质(coprime)”。术语“互质”用在数学意义中，并且等于“互质(relatively prime)”；例如，如果两个整数x和y的最大公约数为1，则它们互质。同样地，如果整数x、y和z的最大公约数为1，则整数x、y和z互质。
这里要注意的是，互质数目的可能组合的数目大于互质数目的总数目。根据本实施例，基于数目方面的关系，通过使用较小数目的直通线，来区别指定较大数目的半导体芯片。例如，7条直通线被分成两个直通线组；一个直通线组由4条直通线X1-X4组成，而另一个则由3条直通线Y1-Y3组成。如果对于每个直通线组都选择一个直通线并断定，则断定的直通线的可能组合的数目变为12。这样一来，将7条直通线分成4条直通线和3条直通线就提供了12个半导体芯片的可区别性，如图2所示。进而，如果9条直通线被分成两个组——4条直通线X1-X4和5条直通线Y1-Y5，则通过对于每个直通线组都选择并断定一个直通线，20个半导体芯片变为可指定，如图3所示。同样地，如果10条直通线被分成3个组，分别为2、3和5条直通线，则30个半导体芯片(30＝2×3×5)变为可区别。
在这个实施例中，总共有7条直通线，并且它们被分成两个直通线组——直通线X1-X4和直通线Y1-Y3。另一方面，如上所述，存在8个DRAM芯片10-80。在这个实施例中，3个存储区地址(bankaddress)BA0、BA1和BA2用于DRAM芯片10-80之中的一个DRAM芯片的选择/指定。换言之，存储区地址在这个实施例中充当用于指定DRAM芯片的指定信号。
参考图4，接口芯片100包括可根据图5的真值表操作的直通线断定电路110；所述真值表规定了存储区地址BA0-BA2和断定的直通线X1-X4与Y1-Y3之间的关系。直通线断定电路110适合于在存储区地址BA0-BA2的基础上选择直通线X1、X2、X3或X4和另一直通线Y1、Y2或Y3的组合，并且断定选择的组合。如从图2理解的那样，最多存在指定12个DRAM芯片的可能性。因此，如果存在进一步的存储区地址BA3，并且如果存储区地址BA3也用于指定DRAM芯片，则通过使用7条直通线X1-X4和Y1-Y3，能够区别12个DRAM芯片。换言之，关于直通线断定电路110的输入数目和/或输出数目并不限于本实施例。
参考图6，显示了直通线断定电路110a的例子，其包括MOD3电路和MOD4电路以及多个基本元件(primitive element)或门电路。如果进一步的存储区地址BA3被递送到MOD3电路和MOD4电路，则显示的直通线断定电路110a具有12个芯片指定的能力。
参考图7，显示了直通线断定电路110b的另一个例子，其由较少数目的基本门电路组成。显示的直通线断定电路110b只能够指定8个芯片。
参考图8和9，DRAM芯片10-80具有根据相同配置布置的终端；在图8和9中，用4A、4B、4C或4D及其下标描述每个终端，所述下标是终端所属的DRAM芯片的层数。如从图8和9中明显的那样，在每个DRAM芯片10-80中根据矩形配置布置终端4A1-4A8、4B1-4B8、4C1-4C8和4D1-4D8，并且直通线X1-X4中的每一个以直线的形式延伸。类似地，在每个DRAM芯片10-80中根据三角形配置布置和另一组的直通线Y1-Y3相关的其他终端，并且直通线Y1-Y3中的每一个以直线的形式延伸。
因为直通线具有直线的形式，所以对应于每个DRAM芯片10-80的断定终端不同于其他DRAM芯片的断定终端，如图9所示。因此，DRAM芯片10-80中的每一个具有内部信号发生电路11、21、31，其适合于在用于每个DRAM芯片的断定终端的唯一组合的基础上生成内部信号11a、21a、31a，其中，内部信号11a、21a、31a指示了提供内部信号发生电路11、21、31的DRAM芯片的选择。换言之，DRAM芯片10-80需要特定层的内部信号发生电路，以便DRAM芯片10-80彼此具有不同的结构。例如，为DRAM芯片10提供的内部信号发生电路11连接到终端4A1和3A1；为DRAM芯片20提供的内部信号发生电路21连接到终端4A2和3A2；并且为DRAM芯片30提供的内部信号发生电路31连接到终端4A3和3A3。
根据本发明第二实施例的DRAM器件是第一实施例的DRAM器件的修改。第二实施例的DRAM器件包括接口芯片和多个DRAM芯片，其中接口芯片和第一实施例中的相同，而DRAM芯片则不同于第一实施例中的DRAM芯片，且具有彼此相同的结构，如下面详细说明的那样。
在以下说明中，使用图论中的术语；这里简短地解释一下字词。圈是图论中使用的词，并且是始端节点和末端节点相同的闭合回路。有向圈由节点和有向边或弧组成。换言之，有向圈不包括无向边；简单有向圈中包括的所有节点都是有序的。简单有向圈是不具有重复节点的有向圈。换言之，在简单有向圈中，节点个数等于有向边个数。
在图10中显示了各种简单有向圈。第一个具有两个节点2A和2B。第二个具有三个节点3A-3C。在理论上，第三个同样是简单有向圈，其中节点5A、5E、5B、5D、5C按照这个顺序重复排序。进而，第四个也是简单有向圈，其中节点5A-5C物理地布置在共同的直线上。
参考图11，DRAM芯片中的每一个都包括构成直通线X1-X4的成分。详细地，每个DRAM芯片都具有底面和顶面，并且包括4个下终端4A-4D、4个上终端4A’-4D’和4个连接部分。在DRAM芯片的底面上形成下终端4A-4D。另一方面，在DRAM芯片的顶面上形成上终端4A’-4D’。分别对应于上终端4A’-4D’布置下终端4A-4D。换言之，分别在下终端4A-4D之上布置上终端4A’-4D’。然而，上终端4A’、4B’、4C’、4D’没有分别连接到下终端4A、4B、4C、4D，而是通过连接部分4B”、4C”、4D”、4A”分别连接到4B、4C、4D、4A，如图11所示。换言之，存在这样的简单有向圈，其根据顺序“4D-4C-4B-4A-4D”转圈，并且连接部分4B”、4C”、4D”、4A”中的每一个根据有向边中的一个使下终端4B、4C、4D、4A中的一个和上终端4A’、4B’、4C’、4D’中的一个连接。对应于连接部分4B”的有向边具有始端和末端节点，其分别对应于下终端4B和上终端4A’。对应于连接部分4C”的有向边具有始端和末端节点，其分别对应于下终端4C和上终端4B’。对应于连接部分4D”的有向边具有始端和末端节点，其分别对应于下终端4D和上终端4C’。对应于连接部分4A”的有向边具有始端和末端节点，其分别对应于下终端4A和上终端4D’。
同样地，DRAM芯片中的每一个都进一步包括构成直通线Y1-Y3的成分，如图12所示。详细地，每个DRAM芯片都进一步包括3个下终端3A-3C、3个上终端3A’-3C’和3个连接部分3A”-3C”。在DRAM芯片的底面上形成下终端3A-3C。另一方面，在DRAM芯片的顶面上形成上终端3A’-3C’。分别对应于上终端3A’-3C’布置下终端3A-3C。上终端3A’、3B’、3C’通过连接部分3B”、3C”、3A”分别连接到下终端3B、3C、3A，如图12所示。换言之，存在这样的简单有向圈，其根据顺序“3C-3B-3A-3C”转圈，并且连接部分3B”、3C”、3A”中的每一个根据有向边中的一个使下终端3B、3C、3A中的一个和上终端3A’、3B’、3C’中的一个连接。对应于连接部分3B”的有向边具有始端和末端节点，其分别对应于下终端3B和上终端3A’。对应于连接部分3C”的有向边具有始端和末端节点，其分别对应于下终端3C和上终端3B’。对应于连接部分3A”的有向边具有始端和末端节点，其分别对应于下终端3A和上终端3C’。
如图13所示，堆叠具有上述结构的DRAM芯片，以便形成如图14所示的直通线X1-X4以及直通线Y1-Y3。详细地，在DRAM芯片10上堆叠DRAM芯片20，以便DRAM芯片20的下终端4A2-4D2安装并连接到DRAM芯片10的上终端4A’1-4D’1；DRAM芯片30的下终端4A3-4D3连接到DRAM芯片20的上终端4A’2-4D’2；DRAM芯片40的下终端4A4-4D4连接到DRAM芯片30的上终端4A’3-4D’3。这样一来，就通过下终端4An-4Dn、上终端4A’n-4D’n和连接部分4A”n-4D”n形成了直通线X1-X4。在堆叠DRAM芯片时也同时形成其他直通线Y1-Y3。
这样获得的直通线X1-X4分别具有螺旋的形式，如图14所示。具体地，螺旋形式中的每一个均为多边形螺旋。详细地，多边形是由有限数目的连续线段组成的闭合平面回路。组成多边形的直线段被称为它的边，并且边相交处的点是多边形的顶点。简单多边形是具有单个无交叉边界的多边形。多边形螺旋是当沿着其螺旋轴来看时具有多边形形式的螺旋。
参考图15，DRAM芯片10、20、30具有彼此相同的结构。详细地，DRAM芯片10、20、30分别具有用于生成内部信号12a、22a、32a的相同结构的内部信号发生电路12、22、32。
这里要注意的是，在这个实施例中，直通线X1-X4、Y1-Y3中的每一个并不具有直线的形式，并且分别穿过对应于DRAM芯片上不同位置的终端，如图14和15所示。例如，直通线X1穿过DRAM芯片10的终端4A1、DRAM芯片20的终端4D2和DRAM芯片30的终端4C3；直通线X2穿过DRAM芯片10的终端4B1、DRAM芯片20的终端4A2和DRAM芯片30的终端4D3；直通线X3穿过DRAM芯片10的终端4C1、DRAM芯片20的终端4B2和DRAM芯片30的终端4A3；并且直通线X4穿过DRAM芯片10的终端4D1、DRAM芯片20的终端4C2和DRAM芯片30的终端4B3。同样地，直通线Y1穿过DRAM芯片10的终端3A1、DRAM芯片20的终端3C2和DRAM芯片30的终端3B3；直通线Y2穿过DRAM芯片10的终端3B1、DRAM芯片20的终端3A2和DRAM芯片30的终端3C3；并且直通线Y3穿过DRAM芯片10的终端3C1、DRAM芯片20的终端3B2和DRAM芯片30的终端3A3。
参考图5、14和15，当断定终端4An和终端3An的组合时，就指定或选择了DRAM芯片中的每一个，其中n是1到8的整数，并且对应于DRAM芯片10-80的层数。终端4An和终端3An被称作特定终端。特定终端4An和3An被分别安置在矩形配置和三角形配置上的特殊顶点处。在每个DRAM芯片10、20、30上，内部信号发生电路12、22、32被耦合到特定终端4An和3An，并且用于于基于特定终端4An和3An生成内部信号12a、22a、32a。在这个实施例中，对于每个DRAM芯片，内部信号发生电路12、22、32还以相同的方式连接到终端4Bn-4Dn以及终端3Bn和3Cn。当断定终端4Bn-4Dn或终端3Bn、3Cn时，即使断定特定终端4An和3An，这样构造的内部信号发生电路12、22、32也不生成内部信号12a、22a、32a。这样一来，内部信号发生电路12、22、32就能够防止不正确的动作，并且具有高可靠性。
能够简化内部信号发生电路13、23、33，如图16所示，其中，内部信号发生电路13、23、33中的每一个都仅连接到特定终端4An和3An，并且用于于仅在特定终端4An和3An的监测结果的基础上生成内部信号。
根据本发明第三实施例的DRAM器件包括不提供直通线断定电路的不同的接口芯片，并且当使用DRAM器件时，固定地断定直通线X1-X4中的一个和直通线Y1-Y3中的一个。在这个实施例中，例如通过供应直通线X1和直通线Y1以VDD，同时供应直通线X2-X4和直通线Y2、Y3以GND，来仅仅固定地断定直通线X1和直通线Y1。在这种情况下，因为断定终端的组合对于每个DRAM芯片是唯一的，所以通过检查断定终端的组合，DRAM芯片就能够确认其层数。
参考图17，对于每个DRAM芯片都提供了标识发生电路105。标识发生电路105连接到终端4A-4D和终端3A-3C。标识发生电路105适合于在断定终端4A-4D、3A-3C的组合的基础上生成标识信号ID1-ID8，其中标识信号ID1-ID8指示了DRAM芯片的层数。
参考图18，信号发生电路106包括：p沟道晶体管106b；双输入NAND电路106c，个数为8个；以及锁存电路106d。p沟道晶体管106b连接在电源和点106a之间，并且用于响应预充电信号α而预充电点106a。当点106a要被预充电时，预充电信号α变为低态。NAND电路106c中的每一个都连接在点106a和地(GND)之间。锁存电路106d保持点106a的电平，并且将所述电平传输到内部信号线106e。
用于每个NAND电路106c的输入中的一个是标识信号ID1-ID8中的相应一个；另一个是层指定信号，其指示要被指定的DRAM芯片的层数。层指定信号被显示为BA0N1N2N、BA0T1N2N、BA0N1T2N、BA0T1T2N、BA0N1N2T、BA0T1N2T、BA0N1T2T或BA0T1T2T，其中“N”指示“非”(＝假：0)，而“T”则指示“真”(＝1)。例如，如果只有第一层DRAM芯片要被指定，则断定层指定信号BA0N1N2N，而其他层指定信号则被否定。同样地，如果只有第二层DRAM芯片要被指定，则断定层指定信号BA0T1N2N，而其他层指定信号则被否定。通过译码被编码的指定信号，亦即这个实施例中的存储区信号BA0-BA2，来获得层指定信号。可以通过接口芯片或者通过每个DRAM芯片来执行译码。
进一步参考图19，关于第一层DRAM芯片10中嵌入的信号发生电路106的操作进行解释。DRAM芯片10的标识发生电路105生成低电平的ID1和高电平的ID2-ID8。在芯片选择/指定之前，断定预充电信号α，以便预充电点106a以具有高电平。预充电的电平由锁存电路106d保持，并且被传输到内部信号线106e。在那种状态下，当用断定的层指定信号BA0N1N2N指定第一层DRAM芯片10时，相应的NAND电路106c接通以便点106a的电平变为低电平。点106a的变化被传输到内部信号线106e。这样一来，只有当标识信号的层数和指定的层数之间匹配时，显示的内部信号发生电路106才断定内部信号线106e。
能够以各种方式修改上述优选实施例。例如，第一和第三实施例的概念组合允许DRAM芯片具有彼此相同的结构，即使直通线中的每一个都具有如图8所示的直线形式。图20显示了另一个标识发生电路105a的例子，其允许第一和第三实施例的概念组合。DRAM芯片可以具有彼此相同的结构；DRAM芯片中的每一个都包括图20中显示的标识发生电路105a和图18中显示的内部信号发生电路106。在优选实施例中，直通线被分成两个或更多组，但是可以仅形成单个组。在优选实施例中，存储区地址用作指定信号，但是可以使用包括片选信号的其他信号。在优选实施例中，仅指定了一个DRAM芯片，但是可以同时指定两个或更多DRAM芯片，如从它们的结构中明显的那样。
尽管已说明了被认为是本发明的优选实施例的内容，但是本领域技术人员会认识到，在不背离本发明的精神的情况下可以对其进行其他和进一步的修改，并且打算要求落在本发明的真实范围之内的所有这样的实施例的权利。

Claims (17)

1.一种半导体器件，包括多个半导体芯片和预定数目的直通线，其中
所述直通线中的每一个构成由所述多个半导体芯片共享的电通路；
沿着预定方向堆叠所述半导体芯片；
所述直通线根据预定配置来布置，并且穿透所述半导体芯片；
所述预定配置通过垂直于所述预定方向的平面上的预定简单有向圈来表示；并且
所述预定简单有向圈由预定数目的节点和预定数目的有向边组成，所述有向边中的每一个都连接所述预定数目的节点之中的两个节点。
2.根据权利要求1所述的半导体器件，其中：
所述半导体芯片中的每一个都具有底面和顶面，并且包括预定数目的下终端、预定数目的上终端和预定数目的连接部分；
所述下终端根据所述预定配置在所述底面上形成；
所述上终端根据所述预定配置在所述顶面上形成；
所述连接部分中的每一个根据所述有向边中的一个使所述下终端中的一个和所述上终端中的一个连接；
通过所述有向边中的一个连接的所述下终端和所述上终端分别对应于所述有向边的始端和末端节点；
所述半导体芯片中的一个堆叠在所述半导体芯片中的另一个上，以便前者半导体芯片的所述下终端连接到后者半导体芯片的所述上终端；并且
通过所述下终端、所述上终端和所述连接部分形成所述直通线。
3.根据权利要求1所述的半导体器件，其中，所述直通线是用于选择所述半导体芯片中的一个的线。
4.根据权利要求1所述的半导体器件，其中：所述预定配置是多边形；并且所述直通线中的每一个以直线形式或螺旋形式延伸。
5.根据权利要求1所述的半导体器件，其中
所述预定数目是第一数目；
所述第一数目的所述直通线是所述第一数目的第一直通线；
所述预定配置是第一配置；
所述预定简单有向圈是第一简单有向圈，其由所述第一数目的第一节点和所述第一数目的第一有向边组成；
所述半导体器件进一步包括第二数目的第二直通线；
所述第二直通线中的每一个构成由所述多个半导体芯片共享的电通路；
所述第二直通线根据第二配置来布置，并且穿透所述半导体芯片；
所述第二配置通过第二简单有向圈来表示，所述第二简单有向圈由所述第二数目的第二节点和所述第二数目的第二有向边组成；并且
所述第一和所述第二数目互质。
6.根据权利要求5所述的半导体器件，其中，所述第一和所述第二直通线是用于指定所述半导体芯片中的一个的线。
7.根据权利要求6所述的半导体器件，进一步包括接口芯片，其用于断定和要被指定的所述半导体芯片中的一个相一致的所述第一直通线中的一个和所述第二直通线中的一个的组合。
8.根据权利要求7所述的半导体器件，其中：
一组指定信号用于所述半导体芯片的指定；并且
所述接口芯片包括直通线断定电路，其用于响应所述指定信号组而断定所述组合。
9.根据权利要求6所述的半导体器件，其中：
所述第一和所述第二配置分别是简单多边形，并且分别具有第一和第二特殊顶点；
在所述半导体芯片的每一个中，第一特定终端被规定为对应于所述第一特殊顶点的所述第一上和下终端中的一个；
在所述半导体芯片的每一个中，第二特定终端被规定为对应于所述第二特殊顶点的所述第二上和下终端中的一个；
所述半导体芯片的每一个中的所述第二上和下终端中的一个被规定为第二特定终端；并且
所述半导体芯片中的每一个进一步包括信号发生电路，其被耦合到所述第一特定终端和所述第二特定终端，并且用于生成内部信号，所述内部信号指示提供所述信号发生电路的所述半导体芯片的选择，其中，当生成所述特殊信号时，断定至少所述第一特定终端和所述第二特定终端。
10.根据权利要求6所述的半导体器件，其中
当使用所述半导体器件时，选择并断定所述第一直通线中的一个和所述第二直通线中的一个，同时用对应于所述半导体芯片之中的指定半导体芯片的指定层数供应所述半导体芯片中的每一个；
沿着所述预定方向的一个取向将所述堆叠的半导体芯片编号成连续的层数；
所述半导体芯片中的每一个进一步包括标识发生电路和信号发生电路；
所述标识发生电路连接到所述第一下/上终端和所述第二下/上终端，并且用于在耦合到所述断定的第一和第二直通线的所述第一和第二下/上终端的组合的基础上生成标识信号；
所述标识信号指示所述半导体芯片的所述层数；并且
所述信号发生电路连接到所述标识发生电路，并且用于在所述标识信号的所述层数和所述指定层数之间匹配的基础上生成内部信号，所述内部信号指示提供所述信号发生电路的所述半导体芯片的选择。
11.根据权利要求5所述的半导体器件，其中：
所述半导体芯片中的每一个都具有底面和顶面，并且包括所述第一数目的第一下终端、所述第一数目的第一上终端、所述第一数目的第一连接部分、所述第二数目的第二下终端、所述第二数目的第二上终端以及所述第二数目的第二连接部分；
分别根据所述第一和所述第二配置，在所述底面上形成所述第一和所述第二下终端；
分别根据所述第一和所述第二配置，在所述顶面上形成所述第一和所述第二上终端；
所述第一连接部分中的每一个根据所述第一有向边中的一个使所述第一下终端中的一个和所述第一上终端中的一个连接；
通过所述有向边中的一个连接的所述第一下终端和所述第一上终端分别对应于所述第一有向边的始端和末端节点；
所述第二连接部分中的每一个根据所述第二有向边中的一个使所述第二下终端中的一个和所述第二上终端中的一个连接；
通过所述有向边中的一个连接的所述第二下终端和所述第二上终端分别对应于所述第二有向边的始端和末端节点；
所述半导体芯片中的一个堆叠在所述半导体芯片中的另一个上，以便前者半导体芯片的所述第一和所述第二下终端分别连接到后者半导体芯片的所述第一和所述第二上终端；并且
通过所述第一下终端、所述第一上终端和所述第一连接部分形成所述第一直通线，同时通过所述第二下终端、所述第二上终端和所述第二连接部分形成所述第二直通线。
12.根据权利要求5所述的半导体器件，其中：所述第一和所述第二配置中的每一个是多边形；并且所述第一和所述第二直通线中的每一个以直线形式或螺旋形式延伸。
13.根据权利要求5所述的半导体器件，其中，所述半导体芯片中的每一个具有和其他半导体芯片的结构相同的结构。
14.根据权利要求1所述的半导体器件，其中，所述半导体芯片包括存储器芯片。
15.根据权利要求14所述的半导体器件，其中，所述半导体芯片包括动态随机存取存储器芯片。
16.一种半导体器件，包括多个半导体芯片和多个直通线组，其中：
所述直通线组中的每一个由唯一数目的直通线组成；并且
和所述直通线组相关的数目彼此互质。
17.一种在半导体器件中包括的多个半导体芯片之中指定至少一个半导体芯片的方法，所述半导体器件进一步包括多个直通线组，所述直通线组中的每一个由唯一数目的直通线组成，和所述直通线组相关的数目彼此互质，所述方法包括：
对于所述每个直通线组选择所述直通线中的一个，其中所述多个直通线组的所述选择的直通线的组合对应于要被指定的一个半导体芯片；以及
断定所述选择的直通线，以将所述选择的直通线的所述组合传输到所述半导体芯片。
CN200610079485A 2005-05-09 2006-05-09 半导体器件 Active CN100595917C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005136659A JP4577688B2 (ja) 2005-05-09 2005-05-09 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
JP2005136659 2005-05-09

Publications (2)

Publication Number Publication Date
CN1862810A true CN1862810A (zh) 2006-11-15
CN100595917C CN100595917C (zh) 2010-03-24

Family

ID=37390186

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610079485A Active CN100595917C (zh) 2005-05-09 2006-05-09 半导体器件

Country Status (3)

Country Link
US (5) US7745919B2 (zh)
JP (1) JP4577688B2 (zh)
CN (1) CN100595917C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102915996A (zh) * 2011-08-03 2013-02-06 矽品精密工业股份有限公司 用于3d集成电路的电性互连机构
CN104465567A (zh) * 2013-09-24 2015-03-25 南亚科技股份有限公司 芯片封装结构及其制备方法
CN107209792A (zh) * 2015-01-30 2017-09-26 高通股份有限公司 三维集成电路堆叠
CN115799230A (zh) * 2023-02-08 2023-03-14 深圳时识科技有限公司 堆叠芯片及电子设备

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4577688B2 (ja) 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
US7327592B2 (en) * 2005-08-30 2008-02-05 Micron Technology, Inc. Self-identifying stacked die semiconductor components
US7352602B2 (en) 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
FR2947948B1 (fr) * 2009-07-09 2012-03-09 Commissariat Energie Atomique Plaquette poignee presentant des fenetres de visualisation
US9160349B2 (en) 2009-08-27 2015-10-13 Micron Technology, Inc. Die location compensation
US8400781B2 (en) 2009-09-02 2013-03-19 Mosaid Technologies Incorporated Using interrupted through-silicon-vias in integrated circuits adapted for stacking
JP5559507B2 (ja) * 2009-10-09 2014-07-23 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備える情報処理システム
JP5448698B2 (ja) 2009-10-09 2014-03-19 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びそのテスト方法
US8437163B2 (en) * 2010-02-11 2013-05-07 Micron Technology, Inc. Memory dies, stacked memories, memory devices and methods
KR20110112707A (ko) 2010-04-07 2011-10-13 삼성전자주식회사 층간 연결 유닛을 갖는 적층 메모리 장치, 이를 포함하는 메모리 시스템, 및 전송선의 지연시간 보상 방법
JP2012083243A (ja) * 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びそのテスト方法
JP5654855B2 (ja) * 2010-11-30 2015-01-14 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5647014B2 (ja) * 2011-01-17 2014-12-24 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP5684590B2 (ja) * 2011-01-28 2015-03-11 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US8546946B2 (en) * 2011-04-20 2013-10-01 Nanya Technology Corp. Chip stack package having spiral interconnection strands
JP2013004601A (ja) 2011-06-14 2013-01-07 Elpida Memory Inc 半導体装置
KR101843184B1 (ko) * 2011-06-16 2018-03-29 삼성전기주식회사 적층형 칩 소자 및 그 제조방법
JP5657499B2 (ja) 2011-09-30 2015-01-21 株式会社東芝 半導体装置及びその製造方法、並びに半導体装置の管理システム
JP2013131534A (ja) * 2011-12-20 2013-07-04 Elpida Memory Inc 半導体装置
KR102031074B1 (ko) * 2013-05-28 2019-10-15 에스케이하이닉스 주식회사 집적회로 칩 및 이를 포함하는 멀티 칩 시스템
CN106605266B (zh) * 2014-09-17 2019-10-18 东芝存储器株式会社 半导体装置
JP6736441B2 (ja) * 2016-09-28 2020-08-05 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04112209A (ja) * 1990-09-03 1992-04-14 Fuji Electric Co Ltd プログラマブルコントローラ
US5130894A (en) * 1990-11-26 1992-07-14 At&T Bell Laboratories Three-dimensional circuit modules
US5130891A (en) 1991-01-02 1992-07-14 Infinity Systems, Inc. Docking amplifier housing assembly
US5229647A (en) * 1991-03-27 1993-07-20 Micron Technology, Inc. High density data storage using stacked wafers
JPH0546214A (ja) * 1991-08-14 1993-02-26 Matsushita Electric Works Ltd プログラマブルコントローラのボード接続装置
US5585675A (en) * 1994-05-11 1996-12-17 Harris Corporation Semiconductor die packaging tub having angularly offset pad-to-pad via structure configured to allow three-dimensional stacking and electrical interconnections among multiple identical tubs
US5682062A (en) * 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US6072236A (en) * 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
US6809421B1 (en) * 1996-12-02 2004-10-26 Kabushiki Kaisha Toshiba Multichip semiconductor device, chip therefor and method of formation thereof
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
JP3563604B2 (ja) * 1998-07-29 2004-09-08 株式会社東芝 マルチチップ半導体装置及びメモリカード
JP2001053217A (ja) * 1999-08-10 2001-02-23 Nec Corp 三次元半導体装置用スタックキャリアおよび三次元半導体装置
US6271587B1 (en) 1999-09-15 2001-08-07 Robert Patti Connection arrangement for enbaling the use of identical chips in 3-dimensional stacks of chips requiring address specific to each chip
JP3980807B2 (ja) * 2000-03-27 2007-09-26 株式会社東芝 半導体装置及び半導体モジュール
JP2002176137A (ja) * 2000-09-28 2002-06-21 Toshiba Corp 積層型半導体デバイス
KR100364635B1 (ko) * 2001-02-09 2002-12-16 삼성전자 주식회사 칩-레벨에 형성된 칩 선택용 패드를 포함하는 칩-레벨3차원 멀티-칩 패키지 및 그 제조 방법
JP2003060053A (ja) * 2001-08-10 2003-02-28 Fujitsu Ltd 半導体チップ及びそれを用いた半導体集積回路装置及び半導体チップ選択方法
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
US7046522B2 (en) * 2002-03-21 2006-05-16 Raymond Jit-Hung Sung Method for scalable architectures in stackable three-dimensional integrated circuits and electronics
US6891447B2 (en) * 2002-07-12 2005-05-10 Massachusetts Institute Of Technology Electromagnetic coupling connector for three-dimensional electronic circuits
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100621992B1 (ko) * 2003-11-19 2006-09-13 삼성전자주식회사 이종 소자들의 웨이퍼 레벨 적층 구조와 방법 및 이를이용한 시스템-인-패키지
JP4441328B2 (ja) * 2004-05-25 2010-03-31 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP4409455B2 (ja) * 2005-01-31 2010-02-03 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4577688B2 (ja) * 2005-05-09 2010-11-10 エルピーダメモリ株式会社 半導体チップ選択方法、半導体チップ及び半導体集積回路装置
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP2007036104A (ja) * 2005-07-29 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
US7772116B2 (en) * 2005-09-01 2010-08-10 Micron Technology, Inc. Methods of forming blind wafer interconnects
JP4708176B2 (ja) * 2005-12-08 2011-06-22 エルピーダメモリ株式会社 半導体装置
JP4753725B2 (ja) * 2006-01-20 2011-08-24 エルピーダメモリ株式会社 積層型半導体装置
JP4828251B2 (ja) * 2006-02-22 2011-11-30 エルピーダメモリ株式会社 積層型半導体記憶装置及びその制御方法
US7663232B2 (en) * 2006-03-07 2010-02-16 Micron Technology, Inc. Elongated fasteners for securing together electronic components and substrates, semiconductor device assemblies including such fasteners, and accompanying systems
KR100807050B1 (ko) * 2006-08-23 2008-02-25 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US8492905B2 (en) * 2009-10-07 2013-07-23 Qualcomm Incorporated Vertically stackable dies having chip identifier structures

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102915996A (zh) * 2011-08-03 2013-02-06 矽品精密工业股份有限公司 用于3d集成电路的电性互连机构
CN102915996B (zh) * 2011-08-03 2015-04-15 矽品精密工业股份有限公司 用于3d集成电路的电性互连机构
CN104465567A (zh) * 2013-09-24 2015-03-25 南亚科技股份有限公司 芯片封装结构及其制备方法
CN104465567B (zh) * 2013-09-24 2018-02-09 南亚科技股份有限公司 芯片封装结构及其制备方法
CN107209792A (zh) * 2015-01-30 2017-09-26 高通股份有限公司 三维集成电路堆叠
CN115799230A (zh) * 2023-02-08 2023-03-14 深圳时识科技有限公司 堆叠芯片及电子设备
CN115799230B (zh) * 2023-02-08 2023-10-20 深圳时识科技有限公司 堆叠芯片及电子设备

Also Published As

Publication number Publication date
US20100193962A1 (en) 2010-08-05
JP4577688B2 (ja) 2010-11-10
US9640243B2 (en) 2017-05-02
JP2006313607A (ja) 2006-11-16
US20130187294A1 (en) 2013-07-25
US9048239B2 (en) 2015-06-02
CN100595917C (zh) 2010-03-24
US20060267212A1 (en) 2006-11-30
US20150262645A1 (en) 2015-09-17
US7745919B2 (en) 2010-06-29
US8907463B2 (en) 2014-12-09
US7952201B2 (en) 2011-05-31
US20110201154A1 (en) 2011-08-18

Similar Documents

Publication Publication Date Title
CN1862810A (zh) 半导体器件
TWI652801B (zh) 包括階梯結構之半導體裝置及相關方法
CN1052114C (zh) 有集成电路芯片堆叠平面阵列的电子模块
CN1199184C (zh) Mtj堆栈式单元存储器检测方法及装置
CN1183602C (zh) 一种集成电路及其为集成电路设计导线布局的方法
KR20100091164A (ko) 직렬-연결된 집적회로를 스택하는 방법 및 이 방법으로 제조한 멀티-칩 장치
CN1725366A (zh) 堆叠式半导体存储器器件
CN1967709A (zh) 堆叠存储器
CN1293636C (zh) 多路复用器单元的布局结构
CN108694971A (zh) 三维半导体存储器装置
CN1188569A (zh) 可缩放的多层互联结构
CN101350360A (zh) 一种三维堆叠非相变所致电阻转换存储装置及其制造方法
WO2010113713A1 (ja) 半導体装置
US6900540B1 (en) Simulating diagonal wiring directions using Manhattan directional wires
CN1093473A (zh) 用于电子计算机存贮器的位线开关阵列
CN1684254A (zh) 漫射和镭射光电偶合的集成电路信号线
CN1941309A (zh) 制造半导体器件的方法、半导体器件和包括其的装置
CN101536178B (zh) 内容可寻址存储器
CN1896905A (zh) 半导体集成电路装置
CN1207716C (zh) 具有减小的信号过耦合的任意选择存取的半导体存储器
CN105990361A (zh) 高速垂直通道三维与非门存储器装置
CN100338777C (zh) 使用铁磁隧道结元件的磁存储装置
CN1179363C (zh) 具有对称型双信道的快擦写存储器的操作方法
CN101045426A (zh) 密铺平面系统
CN1254750C (zh) 系统板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: PS4 LASCO CO., LTD.

Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD.

Effective date: 20130830

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20130830

Address after: Luxemburg Luxemburg

Patentee after: PS4 Russport Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: ELPIDA MEMORY, Inc.

CP01 Change in the name or title of a patent holder

Address after: Luxemburg Luxemburg

Patentee after: Longitude Semiconductor Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: PS5 Laskou Co.,Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20171114

Address after: Luxemburg Luxemburg

Patentee after: PS5 Laskou Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: PS4 Russport Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181220

Address after: Dublin, Ireland

Patentee after: Longitudinal Authorization Co.,Ltd.

Address before: Luxemburg Luxemburg

Patentee before: Longitude Semiconductor Co.,Ltd.

TR01 Transfer of patent right