CN1664997A - 具有多层互连结构的半导体器件 - Google Patents

具有多层互连结构的半导体器件 Download PDF

Info

Publication number
CN1664997A
CN1664997A CN200510053148.2A CN200510053148A CN1664997A CN 1664997 A CN1664997 A CN 1664997A CN 200510053148 A CN200510053148 A CN 200510053148A CN 1664997 A CN1664997 A CN 1664997A
Authority
CN
China
Prior art keywords
wiring layer
metal wiring
via hole
metal
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200510053148.2A
Other languages
English (en)
Other versions
CN100440458C (zh
Inventor
德岭好刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1664997A publication Critical patent/CN1664997A/zh
Application granted granted Critical
Publication of CN100440458C publication Critical patent/CN100440458C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种具有多层互连结构的半导体器件，包括：半导体衬底，在半导体衬底上提供的并通过层间绝缘膜与上和下层电绝缘的多个金属布线层，以及过孔，该过孔穿透该层间绝缘膜并与该第一金属布线层的布线和位于该第一金属布线层上方的第二金属布线层的布线连接。以及，该第一金属布线层的预定布线的电位与该半导体衬底电浮接，且在第一金属布线层的预定布线上提供的一个过孔的该第一金属布线层的布线和半导体衬底之间的电容值是预定值或更小。由此，在具有包括多个金属布线的多层互连结构的半导体器件中，能够减小在过孔形成时可能生成的由高电阻层导致的导电故障。

Description

具有多层互连结构的半导体器件
技术领域
本发明涉及一种具有包括多个布线层的多层互连结构的半导体器件，该多层互连结构通过层间绝缘膜中提供的过孔在布线层之间互连。
背景技术
在具有多层互连结构的半导体器件中，有必要通过在层间绝缘膜中形成过孔来连接下层布线和上层布线。
图1示出了常规半导体器件的常用过孔结构。布线100形成在下层层间绝缘膜1上。该布线100由形成在层间绝缘膜1上的下阻挡金属2、形成在下阻挡金属2上的金属布线(AlCu)3和形成在金属布线3上的上阻挡金属4组成。下阻挡金属2由Ti层2a和TiN层2b组成。上阻挡金属4由Ti层4a和TiN层4b组成。该布线100掩埋在下层层间绝缘膜1上形成的层间绝缘膜6中。
去除直接位于上阻挡金属4上的一部分层间绝缘膜6，包括一部分上阻挡金属4，由此形成了过孔。然后，通过在该过孔中填充金属(如钨)，形成了过孔5。过孔5与形成在层间绝缘膜6上的布线(未示出)连接。
这里，以下说明给出了金属布线100的下阻挡金属2，如层叠在Ti层2a上的TiN层2b的结构，然而，如图2所示，下阻挡金属可以是单层的TiN层2b。
对于上述结构的布线100和过孔5，在掩埋在直接位于布线100下面的下层层间绝缘膜1中的布线(未示出)为具有大面积且处于浮接状态的金属布线、或者布线100直接或通过其它布线与大电容的MOS晶体管栅极电极连接的情况下，电荷容易积累在金属布线3中，这存在问题。在该情况下，当在层间绝缘膜6中形成过孔时，容易在上阻挡金属4的表面层上形成高电阻层。如果在上阻挡金属4的表面层上形成高电阻层，则会在布线100和形成在层间绝缘膜6上的布线(未示出)之间出现导电故障。
由于通过制造期间的检查很难发现过孔5的导电故障，所以有必要防止这种情况在该结构中发生。
作为防止在具有多层互连的半导体器件中过孔部分断路的现有技术，在日本公布未审专利申请No.H04-38852中公开了这样的技术。对于在该日本公布未审专利申请No.H04-38852中描述的具有多层布线的常规半导体器件，通过多个过孔(通孔部分)连接上层布线和下层布线来确保上层布线和下层布线之间的导电。
然而，在日本公开的未审专利申请No.H04-38852中公开的现有技术是用于防止由热变形等影响引起的物理力所造成的断路，且没有考虑在上述过孔形成时产生的高电阻层所造成的导电故障。
也就是说，在上述现有技术中，由于没有措施抑制产生的高电阻层，所以即使当形成了多个过孔时，也可能在全部其上形成高电阻层而产生导电故障。
因而，具有多层互连结构的常规半导体器件有如下问题，当在金属布线上形成过孔时生成了高电阻层，且这会造成导电故障。
发明内容
本发明的目的在于减少在具有包括多个金属布线层的多层互连结构的半导体器件中、由过孔形成时可能生成的高电阻层所导致的导电故障。
根据本发明第一方面的具有多层互连结构的半导体器件，包括：半导体衬底，在该半导体衬底上提供的并通过它们之间的层间绝缘膜与上和下金属布线层电绝缘的多个金属布线层，以及至少一个过孔，该过孔穿透层间绝缘膜并与第一金属布线层的金属布线和位于第一金属布线层上的第二金属布线层的金属布线连接。具有多层互连结构的该半导体器件具有以下特征：第一金属布线层的预定布线的电位与该半导体衬底电浮接，且在第一金属布线层的预定布线上提供的一个过孔的第一金属布线层的预定布线和半导体衬底之间的电容值是预定值或更小。
在本发明第一方面的任一结构中，优选该第一金属布线层具有在其顶部的阻挡金属，且另外，更优选过孔和第一金属布线层的布线通过该阻挡金属连接。
另外，根据本发明第二方面的具有多层互连结构的半导体器件，其特征在于：除了根据本发明第一方面的具有多层互连结构的半导体器件外，第一金属布线层的预定布线与栅极电极连接，且预定值几乎等于在第一金属布线层的预定布线上提供的一个过孔的栅极电极和半导体衬底之间的电容值。在本发明的该第二方面中，优选该预定值是8pF。
在本发明第二方面的任一结构中，更优选该预定值是减小过孔导电故障的值。而且，在本发明第二方面的任一结构中，优选第一金属布线层的布线具有在其顶部的阻挡金属，且另外，更优选过孔和第一金属布线层的布线经由阻挡金属连接。
另外，为了实现上述目的，作为第三方面，本发明提供了具有多层互连结构的半导体器件，其特征在于：除了本发明的第二方面外，还经由层间绝缘膜在第二金属布线层上提供了第三金属布线层，第二金属布线层和第三金属布线层的布线通过至少一个第二过孔连接，第二金属布线层的预定布线仅与连接栅极电极的第一金属布线层的预定布线连接，且提供在第二金属布线层预定布线上的一个第二过孔的通过第一金属布线层连接第二金属布线层的预定布线的栅极电极和半导体衬底之间的电容值是预定值或更小。在本发明的第三方面中，优选预定值是8pF。
在本发明第三方面的任一结构中，优选该预定值是减小过孔导电故障的值。
在本发明第三方面的任一结构中，优选第一金属布线层具有在其布线顶部的第一阻挡金属，且第二金属布线层具有在其布线顶部的第二阻挡金属。另外，更优选过孔和第一金属布线层的布线经由第一阻挡金属连接，且第二过孔和第二金属布线层的布线经由第二阻挡金属连接。
另外，为了实现上述目的，作为第四方面，本发明提供了具有多层互连结构的半导体器件，其特征在于：除了本发明的第一方面外，第一金属布线层的预定布线仅连接到用于连接第二布线层的过孔上，预定值由在第一金属布线层的预定布线上提供的一个过孔的第一金属布线层的预定布线的面积控制，且在第一金属布线层的预定布线上提供的一个过孔的该第一金属布线层的预定布线的面积是预定值或更小。在本发明的第四方面中，优选该预定值是2500μm2。
在本发明第四方面的任一结构中，优选预定值是减小过孔导电故障的值。而且，在第四方面的任一结构中，第一金属布线层具有在其布线顶部的阻挡金属，且另外，更优选过孔和第一金属布线层的布线经由阻挡金属连接。
根据本发明，在具有包括多个金属布线的多层互连结构的半导体器件中，能够减小由过孔形成时可能生成的高电阻层所导致的导电故障。
附图说明
图1是示出金属布线和形成于其上的过孔的详细结构的图；
图2是示出金属布线和形成于其上的过孔的详细结构的图；
图3是示出形成在大电容电极上的过孔数与上、下布线之间的导电故障发生率之间关系的实例的图；
图4是示出形成在浮接状态的金属布线上的过孔数与故障发生率之间关系的实例的图；
图5是示出根据本发明第一优选实施例具有多层互连结构的半导体器件的剖面结构图；
图6是示出在每过孔单位面积的电极电容较大时具有多层互连结构的半导体器件的剖面结构图；
图7是示出根据本发明第二优选实施例具有多层互连结构的半导体器件的剖面结构图；
图8是示出在来自分开的栅极电极合并的电流增加时，在金属布线上形成的过孔的单位面积的电极电容的剖面结构图。
图9是示出在根据第二实施例具有多层互连结构的半导体器件中，在分开的栅极电极彼此电连接之前的结构图。
图10是示出根据本发明第三优选实施例的具有多层互连结构的半导体器件的剖面结构图。
图11是示出在浮接状态下每过孔单位面积的金属布线的面积较大时，具有多层互连结构的半导体器件的剖面结构图。
图12是示出通过放大过孔的截面面积减小了每过孔单位面积的布线电容时，具有多层互连结构的半导体器件的剖面结构图。
具体实施方式
首先，将描述本发明的原理。当在具有多层互连结构的半导体器件中通过过孔连接上布线和下布线时，如果各过孔的截面面积相同，则过孔和布线之间的总接触面积与过孔的数量成比例。
图3是示出在连接大面积栅极电极的布线上形成的过孔量与上、下布线之间的导电故障发生率之间关系的实例的图。图3的横轴表示一个过孔的栅极电极和半导体衬底之间的电容(基本电容)的值(pF)，且纵轴表示故障发生率(％)。这里，过孔截面是设计上大约0.4μm×0.4μm的规则正方形。事实上，在制造后变为约0.4μm直径的圆。
根据图3，如果一个过孔的栅极电极和半导体衬底之间的电容值，即通过过孔数划分栅极电极和半导体衬底之间的电容值所获得的值是8pF或更小，则过孔电阻的故障率为0％。因此，应理解，在上和下布线层之间没有出现导电故障，且在上阻挡金属的表面层上没有生成高电阻层。另外，如果一个过孔的栅极电极和半导体衬底之间的电容值超过8pF，则确定在上和下布线层的布线之间出现了导电故障，且生成了高电阻层。
因此，在这种情况下，设置过孔的数量，使得一个过孔的栅极电极和半导体衬底之间的电容值不超过8pF。
另外，图4示出了浮接状态下的金属布线上形成的过孔数和故障发生率之间的关系的实例。在图4中，横轴表示一个过孔的浮接状态下的金属布线的面积(μm2)，且纵轴表示故障发生率(％)。这里，过孔截面是设计上大约0.4μm×0.4μm的规则正方形，且在制造后其实际状态是具有约0.4μm直径的圆。
根据图4，如果一个过孔的浮接状态下的金属布线的面积，即通过过孔数划分浮接状态下金属布线的面积所获得的值是2500μm2或更小，那么应理解在上和下布线层的布线之间没有出现导电故障，且在下布线层的布线的上阻挡金属的表面层上没有生成高电阻层。另外，如果一个过孔的浮接状态的金属布线的面积超过了2500μm2，则应理解，在上和下布线层的布线之间出现了导电故障，且生成了高电阻层。
因此，在这种情况下，设置过孔数，使得一个过孔的浮接状态下的金属布线的面积不超过2500μm2。
依据金属布线的面积确定在半导体器件制造工艺中浮接状态下金属布线中积累的电荷。因此，在下金属布线层的布线连接栅极电极和下金属布线层的布线处于浮接状态时的任一情况下，通过提供一个过孔的电荷在预定值或更小，在过孔形成时可以抑制在上阻挡金属表面层上生成高电阻层。
因此，在栅极电极划分成多个的情况下，即使当各栅极电极绝缘时在过孔形成时没有形成高电阻层，但是在连接了多个栅极电极后也可能形成高电阻层。因此，在本发明中，使用了布线结构，使得栅极电极达到绝缘状态，在该阶段形成了来自各栅极电极的电流汇合的金属布线，且当形成了与其相比的上层的金属布线时电连接了多个栅极电极。通过这样连接各栅极电极，因而在过孔形成时可以抑制生成高电阻层。
以这种方式，在过孔形成时可以抑制生成高电阻层，且不仅可以当任一过孔发生导电故障时，借助另一过孔，确保了导电路径，而且可以抑制生成高电阻层本身。即，确保了上和下布线之间的导电，并提高了半导体器件的可靠性。
这里，为了简化说明起见，在此通过给出全部的过孔具有相同的截面面积的情况作为实例进行说明，且考虑了一个过孔的栅极电极和半导体衬底之间的电容值及一个过孔的浮接状态的金属布线的面积，然而，全部的过孔不必具有相同的截面面积，且可混合截面面积不同的过孔。换句话说，按照电极和半导体衬底单位面积之间电容或浮接状态下金属布线的面积最大的过孔，其值(单位面积的电容或面积)是预定值或更小就足够了。
在下文中，将详细地描述基于上述原理的本发明的优选实施例。
[第一实施例]
在下文中，将基于第一优选实施例描述本发明。图5是示出根据第一实施例的半导体器件的剖面图。
根据本实施例的半导体器件具有以栅极电极10、第一层间绝缘膜11、第一金属布线12(权利要求中第一金属布线层的布线)、第二层间绝缘膜13和第二金属布线14(权利要求中第二金属布线层的布线)的顺序层叠的结构。栅极电极10和第一金属布线12由触点15电连接。另外，第一金属布线12和第二金属布线14由过孔16(16a至16c)电连接。
如上所述，在具有多层结构的半导体器件中，当在与栅极电极10相通的金属布线(第一金属布线12)上形成过孔16(16a至16c)时，在如果过孔16的单位面积的电极电容值(栅极电极10和未示出的半导体衬底之间的电容值)超过了预定值的某些情况下，形成了高电阻层。电容(下文中，栅极电极和未示出的半导体之间的电容可以简单表示为栅极电极的电极电容)越大(栅极电极10的电极电容值越大，过孔16的总截面面积越小)，则越容易生成高电阻层。
例如，如图6所示，在第一金属布线12和第二金属布线14由单个过孔16连接的情况下，如果栅极电极10的电极电容值小，则不会产生问题，然而，如果栅极电极10的电极电容值增加，则在第一金属布线12的上阻挡金属的表面层上生成高电阻层。
因此，在图5示出的本实施例的半导体器件中，设置过孔16的数量，使得由过孔16的数量划分栅极电极10的电极电容获得的值是预定值或更小。即，将过孔16的总截面面积设置得大些。
由此，当形成了过孔16时，消除了在上阻挡金属的表面层上的高电阻层的生成，且确保了第一金属布线(下层布线)12和第二金属布线(上层布线)14之间的导电。
因此，不仅可以确保电流旁路，而且当过孔16a至16c中任一过孔发生导电故障时，则借助其它过孔减小导电故障本身的发生。
因而，在根据本实施例具有多层互连结构的半导体器件中，上布线和下布线由在没有生成高电阻层的条件下形成的过孔连接，出现导电故障的可能性低，且提供了高的可靠性。
[第二实施例]
接下来，将基于第二优选描述本发明。图7是示出根据第二实施例具有多层互连结构的半导体器件的剖面图。在该半导体器件中，第一层间绝缘膜21形成在包括栅极电极20(20a和20b)的半导体衬底上，且在第一层间绝缘膜21上形成了第一金属布线(权利要求中第一金属布线层的布线)22(22a和22b)。以及，在第一层间绝缘膜21上，包括在该第一金属布线22上形成了第二层间绝缘膜23。以及，在第二层间绝缘膜23上，形成了第二金属布线(权利要求中第二金属布线层的布线)24(24a和24b)。以及，在第二层间绝缘膜23上，包括在该第二金属布线24上形成了第三层间绝缘膜25。在该第三层间绝缘膜25上，形成了第三金属布线(权利要求中第三金属布线层的布线)26(26a和26b)。以这种方式，在包括栅极电极20的衬底上，层叠了三层金属布线22、24和26，同时由层间绝缘膜21、23和25相互绝缘。
栅极电极20a和第一金属布线22a经由形成在第一层间绝缘膜21中的触点27a电连接。另外，栅极电极20b和第一金属布线22b相似地经由形成在第一层间绝缘膜21中的触点27b电连接。
第一金属布线22a经由形成在第二层间绝缘膜23中的第一过孔28a与第二金属布线24a电连接。另外，第一金属布线22b经由形成在第二层间绝缘膜23中的第一过孔28b与第二金属布线24b电连接，而且相似地，也经由形成在第二层间绝缘膜23中的第一过孔28c与第三金属布线24c电连接。
第二金属布线24a经由形成在第三层间绝缘膜25中的第二过孔29a与第三金属布线26a电连接。另外，第二金属布线24b经由形成在第三层间绝缘膜25中的第二过孔29b与第三金属布线26a电连接。而且，第二金属布线24c经由形成在第三层间绝缘膜25中的第二过孔29c与第三金属布线26b电连接。
如图8所示，在其栅极电极20已分成多个块(20a和20b)的半导体器件中，第一过孔28a仅受到积累在第一栅极电极20a中的电荷的影响，且第一过孔28b仅受到积累在第一栅极电极20b中的电荷的影响。
然而，当第二过孔29形成在第二金属布线24上以成为来自多个栅极电极的电流汇合，由于第二金属布线24与两个栅极电极20a和20b导电，所以在两个电极中积累的电荷的影响叠加。因此，即使在第一过孔形成时没有生成高电阻层，也可能存在单位面积的电极电容值超过第二过孔形成时的预定值，且生成了高电阻层。
在此，假设第一栅极电极20a和20b每个都具有在它们和未示出的半导体衬底之间的5pF的电容，各过孔的截面面积都相同，且当一个过孔的电极电容超过8pF时，可能在上阻挡金属的前层上生成高电阻层。在该情况下，在形成了第一过孔28a和28b时，在第一金属布线22a和22b的上阻挡金属的表面层上没有生成高电阻层。然而，当在第二金属布线24上形成第二过孔29时，由于第二金属布线24基本上与具有总共10pF电容的栅极电极20a和20b连接，所以在其上形成了高电阻层。
在根据本实施例的半导体器件中，如图7和图9所示，栅极电极20a和栅极电极20b在形成了第二过孔29的点处电绝缘。以及，直到形成了第三金属布线26(图9中未示出)，栅极电极20a和栅极电极20b才电连接。因此，在过孔形成的任一情况下，金属布线决不受到分别积累在多个栅极电极20a和20b中的电荷的叠加影响，且没有形成高电阻层。
因而，对于根据本实施例的半导体器件的各过孔，当形成连接的栅极电极的总电极电容时，其不大于预定量。因此，在过孔形成时没有形成高电阻层。因此，确保了在上布线和下布线层的布线之间的电连接。
[第三实施例]
接下来，将描述本发明的第三实施例。图10是示出根据第三实施例具有多层互连结构的半导体器件的剖面图。该半导体器件具有以第一金属布线(权利要求中的第一层的金属布线)31、第一层间绝缘膜32、第二金属布线(权利要求中的第二层的金属布线)33、第二层间绝缘膜34和第三金属布线(权利要求中第三金属布线层)35的顺序层叠在下层层间绝缘膜30上的结构。
第一金属布线31是处于没有连接地或栅极电极中的任何一个的浮接状态的金属布线，且经由形成在第一层间绝缘膜32上的第一过孔36(36a至36c)与第二金属布线33电连接。第二金属布线33经由形成在第二层间绝缘膜34上的第二过孔37与第三金属布线35电连接。
处于浮接状态的金属布线的电容与其面积成比例。以及，如上所述，如果过孔单位面积的处于浮接状态的金属布线的面积(如果过孔的截面面积相等，则一个过孔的处于浮接状态的金属布线面积)大于预定值，则在下层金属布线上生成了高电阻层，且这会导致金属布线之间的导电故障。
例如，如图11所示，在形成了连接浮接状态的金属布线(第一金属布线31)和上层金属布线(第二金属布线33)的过孔(第一过孔36)的情况下，如果第一金属布线31的面积小，则没有问题，然而，如果增加第一金属布线31，则可能在第一金属布线31的表面层上生成高电阻层。
因此，在图10示出的本实施例的半导体器件中，设置过孔36(36a、36b和36c)的数量，使得通过由过孔36(36a、36b和36c)的数量划分浮接状态的第一金属布线31的面积获得的值，即一个过孔的处于浮接状态下的金属布线的面积为预定值或更小。即，将过孔36(36a、36b和36c)的总截面面积设置得大些。
由此，当形成了连接浮接状态的金属布线31和位于其上的金属布线33的过孔36(36a、36b和36c)时，能够防止高电阻层的生成。
这里，对于没有直接形成在浮接状态的金属布线上的过孔(电连接第二金属布线33和第三金属布线35的第二过孔37)，由于与连接的金属布线的电容的总值无关，没有形成高电阻层，所以这决不会导致上布线和下布线之间的导电故障。
因此，在根据本实施例的半导体器件中，几乎不会失去下金属布线31和上金属布线33之间的导电，且显示出高的可靠性。
这里，上述的实施例仅仅是本发明优选实施例的实例，且本发明不限于此。
例如，在第一实施例中，虽然已示出了通过在第一金属布线层和第二金属布线层的布线之间形成三个过孔，使一个过孔的电容为预定值或更小的结构实例，但可以将单位面积的电极电容设置为预定值或更小就够了，且过孔的数量不限于此。
另外，所有的过孔不必是相同的形状。例如，如果在图6示出的结构中第一金属布线12上阻挡金属的前层上生成高电阻层，则通过加宽图12所示的过孔16的截面面积，可减小单位面积的布线电容(或处于浮接状态的金属布线的面积)。
因而，可以对本发明进行各种修改。

Claims (14)

1.一种具有多层互连结构的半导体器件，包括：
半导体衬底；
在半导体衬底上提供的并通过层间绝缘膜与上和下金属布线层电绝缘的多个金属布线层；以及
至少一个过孔，该过孔穿透层间绝缘膜并连接第一金属布线层的布线和位于第一金属布线层上方的第二金属布线层的布线，其中
第一金属布线层的预定布线的电位与半导体衬底电浮接，且
在第一金属布线层的预定布线上提供的一个过孔的第一金属布线层的预定布线和半导体衬底之间的电容值是预定值或更小。
2.如权利要求1所述的具有多层互连结构的半导体器件，其中
第一金属布线层的预定布线与栅极电极连接，且预定值几乎等于在第一金属布线层的预定布线上提供的一个过孔的栅极电极和半导体衬底之间的电容值。
3.如权利要求2所述的具有多层互连结构的半导体器件，其中
预定值是8pF。
4.如权利要求2或3所述的具有多层互连结构的半导体器件，其中
预定值是减小过孔导电故障的值。
5.如权利要求2所述的具有多层互连结构的半导体器件，其中
第三金属布线层的布线还经由层间绝缘膜提供在第二金属布线层的布线上，
第二金属布线层的布线和第三金属布线层的布线通过至少一个第二过孔连接，
第二金属布线层的预定布线仅与连接栅极电极的第一金属布线层的预定布线连接，以及
提供在第二金属布线层的预定布线上的一个第二过孔的通过第一金属布线层的布线连接第二金属布线层的预定布线的栅极电极和半导体衬底之间的电容值是预定值或更小。
6.如权利要求5所述的具有多层互连结构的半导体器件，其中
预定值是8pF。
7.如权利要求5或6所述的具有多层互连结构的半导体器件，其中
预定值是减小过孔导电故障的值。
8.如权利要求1所述的具有多层互连结构的半导体器件，其中
第一金属布线层的预定布线仅连接到用于连接第二金属布线层的布线的过孔上，
预定值由在第一金属布线层的预定布线上提供的一个过孔的第一金属布线层的预定布线的面积控制，且在第一金属布线层的预定布线上提供的一个过孔的第一金属布线层的预定布线的面积是预定值或更小。
9.如权利要求8所述的具有多层互连结构的半导体器件，其中
预定值是2500μm2。
10.如权利要求8或9所述的具有多层互连结构的半导体器件，其中
预定值是减小过孔导电故障的值。
11.如权利要求1至3、8和9中任一权利要求所述的具有多层互连结构的半导体器件，其中
第一金属布线层的布线具有在其顶部的阻挡金属。
12.如权利要求11所述的具有多层互连结构的半导体器件，其中
过孔和第一金属布线层的布线经由阻挡金属连接。
13.如权利要求5或6所述的具有多层互连结构的半导体器件，其中
第一金属布线层的布线具有在其顶部的第一阻挡金属，且第二金属布线层的布线具有在其顶部的第二阻挡金属。
14.如权利要求13所述的具有多层互连结构的半导体器件，其中
过孔和第一金属布线层的布线经由第一阻挡金属连接，且第二过孔和第二金属布线层的布线经由第二阻挡金属连接。
CNB2005100531482A 2004-03-04 2005-03-04 具有多层互连结构的半导体器件 Expired - Fee Related CN100440458C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004061164A JP2005252027A (ja) 2004-03-04 2004-03-04 多層配線構造の半導体装置
JP2004061164 2004-03-04

Publications (2)

Publication Number Publication Date
CN1664997A true CN1664997A (zh) 2005-09-07
CN100440458C CN100440458C (zh) 2008-12-03

Family

ID=34909230

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100531482A Expired - Fee Related CN100440458C (zh) 2004-03-04 2005-03-04 具有多层互连结构的半导体器件

Country Status (3)

Country Link
US (1) US7518243B2 (zh)
JP (1) JP2005252027A (zh)
CN (1) CN100440458C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723848B2 (en) 2005-09-20 2010-05-25 Nec Electronics Corporation Semiconductor device and method for designing same
CN101996270A (zh) * 2009-08-12 2011-03-30 瑞萨电子株式会社 半导体器件的设计方法及其制造方法
CN105301857A (zh) * 2015-11-06 2016-02-03 深圳市华星光电技术有限公司 液晶显示面板
CN110246800A (zh) * 2018-03-07 2019-09-17 长鑫存储技术有限公司 存储器及其制造方法、半导体器件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007149857A (ja) * 2005-11-25 2007-06-14 Nec Electronics Corp 半導体装置の設計方法および半導体装置
CN100452063C (zh) * 2006-06-07 2009-01-14 清华大学 硅集成电路衬底多频率点下综合耦合参数的快速提取方法
JP5502339B2 (ja) * 2009-02-17 2014-05-28 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP6263093B2 (ja) * 2014-06-25 2018-01-17 ルネサスエレクトロニクス株式会社 半導体装置
EP3007224A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Metallisation for semiconductor device
KR20160073796A (ko) * 2014-12-17 2016-06-27 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4324038A (en) * 1980-11-24 1982-04-13 Bell Telephone Laboratories, Incorporated Method of fabricating MOS field effect transistors
US4657628A (en) * 1985-05-01 1987-04-14 Texas Instruments Incorporated Process for patterning local interconnects
JPH0775247B2 (ja) * 1990-05-28 1995-08-09 株式会社東芝 半導体記憶装置
JPH0438852A (ja) 1990-06-04 1992-02-10 Hitachi Ltd 多層配線を有する半導体装置
JPH11154701A (ja) * 1997-11-21 1999-06-08 Mitsubishi Electric Corp 半導体装置
JP2000003966A (ja) * 1998-06-15 2000-01-07 Nec Corp 半導体記憶装置及びその製造方法
JP2000235978A (ja) * 1999-02-15 2000-08-29 Matsushita Electronics Industry Corp 半導体装置の製造方法
JP3547364B2 (ja) * 2000-04-21 2004-07-28 シャープ株式会社 半導体装置の製造方法
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
JP2002373937A (ja) * 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法
JP2003223000A (ja) * 2002-01-31 2003-08-08 Hitachi Chem Co Ltd ポジ型感光性樹脂組成物、パターンの製造法及び電子部品
US6734090B2 (en) 2002-02-20 2004-05-11 International Business Machines Corporation Method of making an edge seal for a semiconductor device
US6919637B2 (en) * 2002-09-30 2005-07-19 Intel Corporation Interconnect structure for an integrated circuit and method of fabrication

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723848B2 (en) 2005-09-20 2010-05-25 Nec Electronics Corporation Semiconductor device and method for designing same
CN101996270A (zh) * 2009-08-12 2011-03-30 瑞萨电子株式会社 半导体器件的设计方法及其制造方法
CN105301857A (zh) * 2015-11-06 2016-02-03 深圳市华星光电技术有限公司 液晶显示面板
CN105301857B (zh) * 2015-11-06 2018-07-03 深圳市华星光电技术有限公司 液晶显示面板
CN110246800A (zh) * 2018-03-07 2019-09-17 长鑫存储技术有限公司 存储器及其制造方法、半导体器件
CN110246800B (zh) * 2018-03-07 2021-07-23 长鑫存储技术有限公司 存储器及其制造方法、半导体器件

Also Published As

Publication number Publication date
US7518243B2 (en) 2009-04-14
CN100440458C (zh) 2008-12-03
US20050194679A1 (en) 2005-09-08
JP2005252027A (ja) 2005-09-15

Similar Documents

Publication Publication Date Title
CN1664997A (zh) 具有多层互连结构的半导体器件
CN1835235A (zh) 半导体器件和mim电容器
CN1211855C (zh) 带有冗余衬垫的铜导电线
CN1219318C (zh) 低介电常数电介质集成电路用破裂挡板和氧势垒
CN2775841Y (zh) 金属导线结构
CN1770437A (zh) 接合垫结构
CN1477706A (zh) 具有多级互连的半导体集成电路器件
CN101047209A (zh) 电容器结构及多层电容器结构
CN1848417A (zh) 接合垫结构及其形成方法
CN1581475A (zh) 布线结构
CN1534777A (zh) 具有保护环的半导体器件
CN1893046A (zh) 半导体器件
CN1463454A (zh) 低电感格栅阵列电容器
CN1819158A (zh) 半导体器件
CN1655351A (zh) 半导体器件及其制造方法
CN1738025A (zh) 具有增大电容耦合的迹线的制造方法及相应的迹线
CN1977365A (zh) 贯通基板、内插器以及贯通基板的制造方法
CN1881557A (zh) 半导体内连接结构的顶金属线上的保护结构及其形成方法
CN1542968A (zh) 半导体器件及其制造方法
CN1291495C (zh) 半导体器件
CN1893059A (zh) 半导体器件
CN1595621A (zh) 半导体器件及其制造方法
CN101038913A (zh) 半导体集成电路器件
CN1862818A (zh) 半导体器件及其制造方法
DE112009004978T5 (de) Leistungshalbleitervorrichtung

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: NEC CORP.

Effective date: 20101119

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20101119

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20081203

Termination date: 20140304