CN1574304A - 用于半导体器件的封装 - Google Patents

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Abstract

为了防止在半导体元件与安装半导体元件的半导体封装之间的接合部分中出现应力，以使即使在安装具有小的强度的半导体元件时也不发生碎裂。用于半导体器件的封装形成为许多层的叠层(20)，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层，以及该封装在叠层的一个表面上具有用于安装半导体元件的部分。至少包括所述用于安装半导体元件的部分和它的周围的、叠层的绝缘树脂层(20d到20f)的整个区域或某些区域由通过用绝缘树脂浸渍液晶聚合物的编织纤维而得到的聚酯胶片构成。

Description

用于半导体器件的封装
技术领域
本发明涉及用于半导体器件，用于安装半导体元件的封装。更具体地，本发明涉及用于形成为许多层的叠层的半导体器件的封装，其中许多层包括互相交替地堆叠的多个导电层和绝缘树脂层，以及在其一个表面上有用于安装半导体元件的部分，或，另外，在许多层的叠层的上表面上有一个或多个绝缘树脂层，以及在其最上面的绝缘树脂层的上表面上有用于安装半导体元件的部分，其特征为在半导体元件与半导体封装之间的接合部分中的改进的接合强度。本发明还涉及放置在半导体元件与半导体封装之间的内插件。
背景技术
在许多情形下，在传统的技术领域中，绝缘树脂单独用作为用于半导体器件的多层封装的绝缘树脂层的材料，该半导体器件包括通过交替地堆叠多个导电层和绝缘树脂层而得到的许多层的叠层，以及具体地，绝缘树脂用作为用于多层半导体基片或半导体封装的绝缘树脂层的材料，多层半导体基片或半导体封装的所有的层是通过堆积过程形成的。所以，用于本身安装半导体元件的封装强度低，但具有大的线热膨胀系数。特别是，如果绝缘树脂层的线热膨胀系数与被安装的半导体元件的线热膨胀系数有很大的不同，则在软熔焊料步骤中把半导体元件安装在封装时，在半导体元件与封装之间出现热应力，引起封装或半导体元件损坏的问题。
而且，为了增强半导体封装的强度，常常通过使用其中加上玻璃布的绝缘树脂层来制造多层基片。然而，当使用加上玻璃布的多层树脂基片时，在封装上通过以激光束照射进行打孔时，过孔或通孔容易变形。而且，当通孔被电镀时，电镀不能令人满意地完成。在这样的情形下，绝缘树脂层的线热膨胀系数最小时也是约15ppm，但是，这已不再能接近于半导体元件本身的线热膨胀系数。
而且，为了增强半导体封装，可以用增强的材料(加固件)包围该封装。然而，通常，封装具有的线热膨胀系数大于传统的增强的构件的线热膨胀系数。所以，当半导体元件通过软熔焊料被安装在封装上时，封装的中心部分比外围膨胀得更多，使得很难完成与半导体元件的令人满意的电连接。
而且，如果从半导体元件这方面看来，用作为半导体元件的材料通常具有低的介电常数，以及是非常脆弱的，往往容易破碎。所以，在半导体元件与封装之间的接合部分中必须尽可能减小应力。
在以下的文件中公开了相关技术。例如，日本待审查专利公开(Kokai)号11-163208公开了通过使用液晶聚酯的非织纤维作为多层印刷板的基本材料，以及用热固树脂成分浸渍它而得到的聚酯胶片的使用。日本待审查专利公开(Kokai)号2000-31642公开了使用液晶聚酯或多芳基化合物作为树脂，该树脂用于在堆积的多层电路板上形成绝缘层和通过磨砂使绝缘树脂片的表面粗糙化。而且，日本待审查专利公开(Kokai)号2002-16173公开了通过使用树脂和玻璃布，非织的玻璃纤维，聚酰胺型非织纤维或液晶聚合物型非织纤维构建的半导体器件的绝缘层。
日本待审查专利公开(Kokai)号2000-323613公开了用于半导体器件的多层基片，其设计用于层间连接的过孔的形状，以使用于安装半导体元件的表面尽可能地平坦并尽可能地减小厚度。日本待审查专利公开(Kokai)号2001-36253公开了通过使用低弹性的树脂层以吸收由于与安装的电子零件，诸如半导体元件的热膨胀系数的差值而产生的应力而部分构建的绝缘树脂层。而且，日本待审查专利公开(Kokai)号2001-274556公开了把具有6到12ppm的热膨胀系数的热膨胀缓冲片一体地堆叠在上面要安装表面安装部分的印刷线路板上，以得到用于表面安装的印刷线路板，在与表面安装部分的连接上保持良好的可靠性。日本待审查专利公开(Kokai)号2002-83893公开了多层线路结构膜，该多层线路结构膜具有改进的平坦度，使用金属基底作为增强材料，把多层线路结构膜堆叠在由金属板制成的金属基底上，以及该多层线路结构膜具有用于插入半导体元件的开口，把半导体元件插入到金属基底的开口中，以及连接倒装片。
按照现有技术，如上所述，在通过使用激光束形成过孔和通孔、在通孔中电镀的粘附力和半导体封装本身的强度方面，问题没有解决到足够的程度。而且，在制造半导体器件的步骤中，当半导体元件要通过软熔焊料安装在封装上时，由于由温度而引起的在其上安装半导体元件的封装的中心部分与它的外围之间的线热膨胀系数的差值，封装的中心部分的膨胀大于它的外围，以及在半导体元件与封装之间出现应力，因此留下问题。由于当半导体元件在工作时热膨胀的结果，有关在半导体元件与封装之间的应力的问题也没有完全解决。
发明内容
根据以上说明，所以，本发明的一个目的是提供用于半导体器件的封装，该用于半导体器件的封装防止在半导体元件与安装半导体元件的半导体封装之间的接合部分出现应力，该应力来自于它们之间的线热膨胀系数的差值，以及该用于半导体器件的封装还保持在半导体元件与封装之间的接合部分中的足够的强度，即使使用具有小的强度的半导体元件。
为了完成以上的、按照本发明的任务，提供了一种用于半导体器件的封装，该封装形成为许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层，以及该封装在叠层的一个表面上具有用于安装半导体元件的部分，其中至少包括所述用于安装半导体元件的部分和它的周围的、所述叠层的绝缘树脂层的整个区域或某些区域，由通过用绝缘树脂浸渍液晶聚合物的编织纤维而得到的聚酯胶片构成。
按照本发明，还提供了一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层；至少两个绝缘树脂层，堆叠在所述叠层的上表面上，并包括用作为最上层的第一层和形成最上层下面的下一层的第二层；以及在所述第一层的上表面上限定的、并用于安装半导体元件的部分，其中所述第一层由具有小于要被安装的半导体元件的线热膨胀系数的线热膨胀系数的绝缘树脂构成，以及所述第二层由具有低杨氏模量和高伸长百分比的材料构成。
还提供了一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘层；至少一个绝缘层，包括用作为最上层的第一层；以及在所述第一层的上表面上限定的、用于安装半导体元件的部分，其中所述第一层由具有低杨氏模量和高伸长百分比的材料构成。。
其特征在于，第一层具有沿着用于安装半导体元件的部分的周围形成的沟槽，以吸收在安装半导体元件的部分与周围区域之间的应力的差值。
其特征在于，增强的构件(加固件)被固定在所述叠层的一个表面上或所述第一层上，以便包围所述用于安装半导体元件的部分。
按照本发明，还提供一种内插件，被插入在半导体元件与具有用于安装所述半导体元件的部分的封装之间，由此把半导体元件的多个电极端子电连接到封装的多个垫片部分，所述内插件包括：由具有橡胶样弹性的弹性材料制成的板状的内插件主体；从所述主体的一个表面伸出的、并接合到所述半导体元件的多个电极端子的多个第一端子；以及从所述主体的另一个表面伸出的、并接合到所述封装的所述多个垫片部分的多个第二端子。在这种情况下，内插件主体中包含绝缘网。
按照本发明，还提供一种内插件，被插入在半导体元件与具有用于安装所述半导体元件的部分的封装之间，由此把半导体元件的多个电极端子电连接到封装的多个垫片部分，所述内插件包括：板状的内插件主体，该板状的内插件主体是通过把由具有与构成所述半导体元件的主要材料的硅的线热膨胀系数相同的或接近的线热膨胀系数的材料制成的第一板状的构件与由具有与构成所述封装的主要材料的绝缘树脂的线热膨胀系数相同的或接近的线热膨胀系数的材料制成的第二板状的构件粘结在一起而得到的；从所述主体的第一板状构件的表面伸出的、并接合到所述半导体元件的多个电极端子的多个第一端子；以及从所述主体的第二板状构件的表面伸出的、并接合到所述封装的所述多个垫片部分的多个第二端子。
按照本发明，还提供了一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层；至少一个绝缘树脂层，堆叠在所述叠层的上表面上，并至少包括用作为最上层的第一层；以及在所述第一层的上表面上限定的、并用于安装半导体元件的部分，其中所述第一层是具有橡胶样弹性的应力缓冲层。而且，在这种情况下，作为应力缓冲层的所述第一层中包括绝缘网。
按照本发明，还提供了一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层；至少一个绝缘树脂层，堆叠在所述叠层的上表面上，并至少包括用作为最上层的第一层；以及在所述第一层的上表面上限定的、并用于安装半导体元件的部分，其中所述第一层由具有与构成半导体元件的主要材料的硅的线热膨胀系数相同的或接近的线热膨胀系数的材料制成。
按照本发明，还提供了一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层；至少一个绝缘树脂层，堆叠在所述叠层的上表面上，并至少包括用作为最上层的第一层；以及在所述第一层的上表面上限定的、并用于安装半导体元件的部分，其中至少所述第一层的所述用于安装半导体元件的部分的区域具有被形成在其中的、用于减小应力的多个沟槽或间隙。
附图说明
图1(a)和1(b)显示加到内插件上的弹性膜的实例；
图2显示其中硅板或液晶聚合物膜用于元件一侧的内插件的实例；
图3显示其中绝缘网用作为内插件的材料的实例；
图4显示其中用于堆积的基片的弹性材料被使用在元件一侧的实例；
图5显示其中硅板用于元件一侧的堆积的基片的实例；
图6显示其中许多沟槽被形成在元件一侧的封装中的实例；
图7显示其中在元件一侧的封装中包括具有网状孔隙的结构的实例；
图8显示其中在封装与元件之间均衡线热膨胀系数的实例；
图9(a)和9(b)显示其中在封装中包括增强的构件(加固件)的实例；
图10(a)和10(b)显示其中在多层基片中包括增强的构件(加固件)的常规实例；
图11显示其中使用通过用绝缘树脂浸渍液晶聚合物的网而得到的聚酯胶片的本发明的实施例；
图12显示配备有应力缓冲层的本发明的实施例；
图13显示配备有应力缓冲层的本发明的另一个实施例；以及
图14显示其中在应力缓冲层中形成沟槽的本发明的另一个实施例。
具体实施方式
现在参照附图详细地描述本发明的实施例。
参照图1到3，内插件被布置在半导体元件与半导体封装之间，以便减小在它们之间的应力或在它们之间不产生应力。
图1(a)显示通过使用象具有橡胶弹性的橡皮那样的弹性材料，诸如弹性膜，作为内插件材料，而制成的内插件，以及图1(b)显示其中半导体元件通过使用内插件安装在半导体封装上的状态。多个导电端子3和4从膜2的两个表面向上和向下伸出，膜2构成内插件1。在软熔焊料的步骤中，半导体元件10的多个电极端子11被连接到内插件1的上部端子3，以及内插件1的下部端子4被连接到半导体封装20的多个垫片部分21，这样，半导体元件10被安装在半导体封装20上。
形成内插件1的弹性膜2吸收由于在半导体元件10与半导体封装20之间的线热膨胀系数的差值造成的形变差，这样，应力可被减小。在这种情形下，当形成内插件1的膜具有不小于200μm的厚度时，呈现出大大地减小应力的效果。
图2显示内插件1，该内插件1是通过把在半导体元件一侧的硅(Si)板或液晶聚合物膜5与在半导体封装一侧的、具有与构成半导体封装的绝缘树脂的线热膨胀系数相同的线热膨胀系数的膜6粘结在一起而得到的合成板。
硅(Si)板或液晶聚合物膜5具有与形成半导体元件10的基底材料的硅(Si)的线热膨胀系数相同的或接近的线热膨胀系数，而膜6具有与是构成半导体封装20的主要材料的绝缘树脂，诸如环氧树脂或聚酰亚胺，的线热膨胀系数相同的或接近的线热膨胀系数。所以，甚至在加热环境下，诸如当软熔焊料时，在半导体元件10与形成内插件1的硅(Si)板或液晶聚合物膜5之间不出现应力，以及在内插件1的树脂膜6与是半导体封装20的主要材料的绝缘树脂之间也不出现应力。
而且，对于形成内插件1的树脂膜6，即使在膜6与半导体封装20的绝缘树脂之间有一定程度的线热膨胀系数差别，在内插件1的上部膜5与下部膜6之间的应力几乎被吸收，虽然它根据树脂膜6的材料可能有点不同。否则，可能只在内插件1的半导体封装20一侧产生应力。然而，这里，硅(Si)板或液晶聚合物膜具有这样大的强度，使得内插件或半导体封装不被损坏。
参照图3，绝缘网(编织纤维)7被用作为内插件1的材料，以及出现在半导体元件10与半导体封装20之间的应力通过利用网7的孔隙被减小。具体地说，在图3的内插件中，诸如液晶聚合物的绝缘网用导电胶部分地浸渍，以形成用于使得网7的上表面与下表面互相导电的垫片。按另一种方式，通过电镀形成垫片8以使得网的上表面与下表面互相导电。垫片8的上表面被连接到半导体元件10的电极，以及垫片8的下表面被连接到半导体封装20的垫片部分。
图4和5显示其中在作为半导体封装的堆积的基片的最上层中，即在包括用于安装半导体元件的部分的、堆积的基片的最上层中，引入应力缓冲层的实例。图4的实例使用诸如橡胶的弹性材料，即象硅酮那样的弹性体，作为应力缓冲层22。图5的实例使用由相同的材料，即形成半导体元件10的硅，制成的硅(Si)板，作为应力缓冲层23。在这些实例中，应力缓冲层22和23只在堆叠半导体封装的层的步骤中通过传统已知的堆积方法被堆叠在最上层。
图6和7是通过在半导体元件一侧在半导体封装的区域中提供间隙而减小应力的实例。在图6的结构中，在半导体元件一侧在半导体封装20的区域中提供多个沟槽或间隙24，这样，当半导体元件被接合在其上时，在包括用于安装半导体元件的部分的半导体封装20的表面部分中的应力被沟槽或间隙24吸收和减小。在图7中，在半导体元件一侧的半导体封装的层或区域具有象网结构那样的孔隙结构25。孔隙结构吸收当半导体元件被接合到其上时在半导体元件与封装20之间产生的应力。更具体地说，图7的结构25包括诸如液晶聚合物的绝缘网，以及该网用导电胶部分地浸渍，形成用于使得网的上表面与下表面互相导电的垫片。按另一种方式，通过电镀形成垫片以使得网的上表面与下表面互相导电。
参照图8，构成半导体封装20的多层基片的层26通过使用借助于将液晶聚合物的网用绝缘树脂浸渍而得到的材料来构成，以使得半导体封装的线热膨胀系数接近于半导体元件的线热膨胀系数。通过使用借助于将液晶聚合物的网(编织纤维)用绝缘树脂，诸如环氧树脂或聚酰亚胺浸渍而得到的材料，半导体封装20的线热膨胀系数被降低，以及使得它接近于半导体元件10本身的线热膨胀系数。所以，当半导体元件10被接合时，在半导体元件10与半导体封装20之间的接合部分中的应力被减小。作为液晶聚合物，可以使用聚酯型或多芳基化合物型中的一种。
参照图9(a)和9(b)，增强的构件(加固件)30被固定在堆积的基片20的最上层，以便包围构成半导体封装的堆积的基片20的用于安装半导体元件的区域。加固件30例如由玻璃/环氧树脂基片制成，以及被固定在堆积的基片20上，以增加半导体封装(堆积的基片20)的强度，以及具体地，增强用于安装半导体元件的基片20的区域的刚度。在堆积的基片20中，其中绝缘树脂被堆叠的部分具有相对较低的线热膨胀系数(CTE)，而由上述材料制成的加固件30具有相对较高的线热膨胀系数(CTE)。所以，当基片20被加热时，诸如在软熔焊料的步骤中，在半导体元件安装区域的中心部分中出现向内的应力，以及围绕半导体元件安装区域的部分中出现向外的应力，如图上的箭头所示。这使得有可能大大地减小在其上安装半导体元件10的接合部分中和在它的周围部分中的线热膨胀系数。结果，以上的区域变得平坦，以及可以预期在其上安装半导体元件10的接合部分中应力被减小。
图10(a)和10(b)显示其中加固件被固定在整层的堆积的基片的最上层的结构。整层的堆积的基片的绝缘树脂20a到20c具有约20到约30ppm的线热膨胀系数。另一方面，由玻璃/环氧树脂基片等制成的加固件30具有约10到约20ppm的线热膨胀系数。所以，与以上涉及到图9(a)和9(b)的说明相反，整层的堆积的基片的绝缘树脂层20a到20c的线热膨胀系数大于加固件的线热膨胀系数。所以，用于安装半导体元件的区域膨胀大于周围部分，造成不平和失去平坦性，以及恶化与半导体元件的连接的可靠性。堆积的叠层20的绝缘树脂层20a到20c例如单独由绝缘层制成，或由诸如浸渍以树脂的玻璃布的增强的构件制成。在图10(a)和10(b)上，导电部分40包括被安排在堆积的叠层20的绝缘树脂层20a到20c之间的导电图案层41，叠层的最上层的芯片(元件)连接部分42，以及用于电连接在绝缘树脂层与芯片(元件)连接部分之中的导电层的过孔部分43。
图11显示其中加固件30被固定在整层的堆积的基片20的最上层的实施例，正如图10(a)和10(b)上所示的实施例那样。它与图10(a)和10(b)的半导体封装结构的不同之处在于，堆积的多层叠层20的绝缘树脂层20d到20f是如参照图8描述的那样，由通过用绝缘树脂浸渍液晶聚合物的网(编织纤维)而得到的材料制成的，而不是单独使用绝缘层，或浸渍以树脂的诸如玻璃布的增强材料。所以，由多层叠层构成的半导体封装20呈现减小的线热膨胀系数。所以，在加热的环境中，如当半导体元件10在软熔焊料步骤中被接合时，在半导体封装的周围部分和在中心部分，一个力把加固件30向外拉，以及该力使得堆积的层20d到20f向中心收缩。所以，半导体元件安装区域变得平坦，以及可靠性被改进而在半导体元件与半导体封装被接合在一起的部分不会造成断裂。
堆积的多层叠层20的绝缘树脂层20d到20f都可以通过使用借助于用绝缘树脂浸渍液晶聚合物的网(编织纤维)而得到的材料来构成，如图11所示。另外，可以只有某些层，以及主要是，只有用于安装半导体元件10的区域和它的周围区域如上所述地构成，以及其他绝缘树脂层可以单独由绝缘层制成，或通过使用浸渍以树脂的诸如玻璃布的增强的材料而制成，如图10(a)和10(b)所示。通过借助于使用如上所述的以绝缘树脂浸渍的液晶聚合物的网，形成堆积的多层的叠层20的至少某些层，有可能把以上的部分的线热膨胀系数减小到例如约0到约5ppm，这接近于半导体元件10的线热膨胀系数。
也就是，与单独由绝缘层构成的堆积的绝缘树脂基片20相比较，包括液晶聚合物的网(编织纤维)的堆积的绝缘树脂基片20呈现减小的特定的感应率，或减小的介质损耗正切和大的机械强度。所以，半导体封装呈现增强的电特性以及封装本身呈现增加的强度。
因此，由于使得堆积的多层叠层20的线热膨胀系数(CTE)接近于半导体元件10的线热膨胀系数，安装半导体元件的区域呈现约3ppm的CTE，这接近于半导体元件10的CTE，以及它的周围部分呈现约15到20ppm大小的CTE。所以，在其中半导体元件10通过软熔焊料被接合的加热的环境中，堆积的多层叠层20的基片被向外拉，由此在半导体元件10与半导体封装20之间的接合部分变得平坦，以及应力被松弛。所以，即使当使用具有相对较低的强度的半导体元件，也不造成断裂，以及可靠性被改进。
作为液晶聚合物，可以使用聚酯型或多芳基化合物型中的一种，以及，理想地，使用18到23μm的直径的单丝。从得到减小厚度和减小重量的封装的立场出发，特别地，希望单丝具有小的直径。网的密度优选地是约240到约380(每1英寸宽度的丝的数目)。
参照图12到14，两个绝缘树脂层20g和20h被堆叠在组成半导体封装的主体20的多层的叠层上。多层的叠层20形成通常使用的多层的基片，以及其中多个绝缘树脂层和多个导电层互相交替地堆叠，以及可以得到各种类型的叠层。导电部分包括被安排在多层的叠层的绝缘树脂层之中的导电图案层41，叠层的最上层的芯片(元件)连接部分(凸起)42，以及用于电连接在绝缘树脂层与芯片(元件)连接部分之中的导电层的过孔部分43。
在这些实施例中，在作为最上层的绝缘树脂层20g中和在下一个绝缘树脂层20h中提供盲孔43，使得在多层的叠层20的表面上的导电图案41被电连接到作为最上层的绝缘树脂层20g的半导体元件接合部分42，而不形成在它们之间的导电层(导电图案)。多层的叠层20是在作为最上层的绝缘树脂层20g与下一个绝缘树脂层20h被堆叠和形成之后通过堆积方法堆叠的。
图12到14所示的实施例处理在其一个表面上具有堆积的结构的多层的叠层20。然而，本发明也可应用于在其两个表面上具有堆积的结构的多层的叠层，象金属芯基片。
在任何实施例中，矩形框架形状的加固件30作为增强的构件被附着到作为最上层的绝缘树脂层20g的、围绕安装半导体元件10的区域的外围。应当注意，加固件30可以省略。
按照图12所示的实施例，作为最上层的绝缘树脂层20g例如由具有约-5到约3ppm的线热膨胀系数的液晶聚合物等制成，该线热膨胀系数小于要被安装的半导体元件的线热膨胀系数。在最上层的下面的绝缘树脂层20h由具有低的杨氏模量和高的伸长百分比的材料(例如包含橡胶成份，诸如硅酮)制成。然后，作为最上层的绝缘树脂层20g起作用使得要被安装的半导体元件的线热膨胀系数在软熔焊料步骤中与作为最上层的绝缘树脂层20g的半导体元件安装区域的线热膨胀系数一致或相接近，以减小在接合部分处的应力。下一个绝缘树脂层20h用来吸收在半导体元件或作为最上层的绝缘树脂层20g与封装(多层的叠层)20之间的线热膨胀系数的差值，由此减小所产生的应力。这两个绝缘树脂层20g和20h协作，共同防止半导体元件中发生碎裂。
按照图13所示的实施例，作为最上层的绝缘树脂层20g由具有低的杨氏模量和高的伸长百分比的材料(例如包含橡胶成份，诸如硅酮)制成。另一方面，在最上层的下面的下一个绝缘树脂层20h例如单独由绝缘层，或由通过将诸如玻璃布等的增强的材料浸渍以诸如环氧树脂或聚酰胺的树脂而得到的材料制成。这缓和在作为最上层的绝缘树脂层20g与被安装在其上表面上的半导体元件之间的线热膨胀系数的失配。
按照图14所示的实施例，象图12的实施例那样，作为最上层的绝缘树脂层20g由具有例如约-5到约3ppm的线热膨胀系数的材料制成，该线热膨胀系数小于要被安装的半导体元件的线热膨胀系数，以及在最上层的下面的下一个绝缘树脂层20h由具有低的杨氏模量和高的伸长百分比的材料(例如包含橡胶成份)制成。而且，在这个半导体封装中，在加固件30的内侧，沿着半导体元件安装部分的周围形成沟槽或间隙32。沟槽或间隙32的深度可相当于两个绝缘树脂层20g和20h之一(最上层的绝缘树脂层20g)的厚度，或可以相当于它们二者的厚度。
按照图14所示的实施例，象图12的实施例那样，作为最上层的绝缘树脂层20g起作用使得要被安装的半导体元件的线热膨胀系数在软熔焊料步骤中与作为最上层的绝缘树脂层20g的半导体元件安装区域的线热膨胀系数一致或相接近，以松弛在接合部分处的应力。下一个绝缘树脂层20h用来吸收在半导体元件或作为最上层的绝缘树脂层20g与封装(多层的叠层)20之间的线热膨胀系数的差值，由此松弛所产生的应力。这两个绝缘树脂层协作，一起防止半导体元件中发生碎裂。此外，围绕半导体元件安装部分的间隙32隔离在内部安装区域与外部区域之间的线热膨胀系数，让它们互相独立，以及使得有可能进一步减小应力。
虽然本发明在以上参照附图通过实施例进行了描述，但应当注意，本发明绝不只限于以上的实施例，而是可以以各种方式进行修改，改变，或校正，而不背离本发明的精神和范围。
在图12到14所示的实施例中，例如，两个绝缘树脂层20g和20h被堆叠在封装(多层的叠层)20上。然而，可以只堆叠一个具有低的杨氏模量和高的伸长百分比的绝缘树脂层，得到同样的效果。还在图12到14所示的实施例中，标号50应当表示被用作为用于外部电连接的接触面或端子的引线部分。
在图1，2和4到7上，为了简化起见，半导体封装20没有以多层形式示出。然而，实际上，多个绝缘树脂层被堆叠为堆积的多层基片，以及导电(图案)层被形成在绝缘树脂层之间，导电图案层通过未示出的过孔层互相电连接。在图8上，导电图案层也未示出。
按照本发明，如上所述，在半导体元件与安装半导体元件的半导体封装之间没有应力或存在数量上减小的应力，防止在二者之间的接合中出现应力。而且，用于安装元件的区域变得平坦。所以，即使在使用具有小的强度的半导体元件时，在半导体元件与封装之间的接合部分中也保持强度，防止发生碎裂。

Claims (15)

1.一种用于半导体器件的封装，该封装形成为许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层，以及该封装在叠层的一个表面上具有用于安装半导体元件的部分，其中至少包括所述用于安装半导体元件的部分和它的周围的、所述叠层的绝缘树脂层的整个或部分区域由通过用绝缘树脂浸渍液晶聚合物的编织纤维而得到的聚酯胶片构成。
2.按照权利要求1的用于半导体器件的封装，其中增强的构件被固定在所述叠层的一个表面上，以便包围所述用于安装半导体元件的部分。
3.一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层；至少两个绝缘树脂层，堆叠在所述叠层的上表面上，并包括用作为最上层的第一层和形成最上层下面的下一层的第二层；以及在所述第一层的上表面上限定的、用于安装半导体元件的部分，其中所述第一层由具有小于要被安装的半导体元件的线热膨胀系数的线热膨胀系数的绝缘树脂构成，以及所述第二层由具有低杨氏模量和高伸长百分比的材料构成。
4.按照权利要求3的用于半导体器件的封装，其中增强的构件被固定在所述第一层上，以便包围所述用于安装半导体元件的部分。
5.按照权利要求3的用于半导体器件的封装，其中所述第一层具有沿着用于安装半导体元件的部分的周围形成的沟槽，以吸收在安装半导体元件的部分与周围区域之间的应力的差值。
6.一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘层；至少一个绝缘层，包括用作为最上层的第一层；以及在所述第一层的上表面上限定的、用于安装半导体元件的部分，其中所述第一层由具有低杨氏模量和高伸长百分比的材料构成。
7.按照权利要求6的用于半导体器件的封装，其中增强的构件被固定在所述第一层上，以便包围所述用于安装半导体元件的部分。
8.按照权利要求6的用于半导体器件的封装，其中所述第一层具有沿着用于安装半导体元件的部分的周围形成的沟槽，以吸收在安装半导体元件的部分与周围区域之间的应力的差值。
9.一种内插件，被插入在半导体元件与具有用于安装所述半导体元件的部分的封装之间，由此把半导体元件的多个电极端子电连接到封装的多个垫片部分，所述内插件包括：由具有橡胶样弹性的弹性材料制成的板状的内插件主体；从所述主体的一个表面伸出的、并接合到所述半导体元件的多个电极端子的多个第一端子；以及从所述主体的另一个表面伸出的、并接合到所述封装的所述多个垫片部分的多个第二端子。
10.按照权利要求9的内插件，其中所述内插件主体中包含绝缘网。
11.一种内插件，被插入在半导体元件与具有用于安装所述半导体元件的部分的封装之间，由此把半导体元件的多个电极端子电连接到封装的多个垫片部分，所述内插件包括：板状的内插件主体，该板状的内插件主体是通过把由具有与构成所述半导体元件的主要材料的硅的线热膨胀系数相同的或接近的线热膨胀系数的材料制成的第一板状的构件与由具有与构成所述封装的主要材料的绝缘树脂的线热膨胀系数相同的或接近的线热膨胀系数的材料制成的第二板状的构件粘结在一起而得到的；从所述主体的第一板状构件的表面伸出的、并接合到所述半导体元件的多个电极端子的多个第一端子；以及从所述主体的第二板状构件的表面伸出的、并接合到所述封装的所述多个垫片部分的多个第二端子。
12.一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层；至少一个绝缘树脂层，堆叠在所述叠层的上表面上，并至少包括用作为最上层的第一层；以及在所述第一层的上表面上限定的、并用于安装半导体元件的部分，其中所述第一层是具有橡胶样弹性的应力缓冲层。
13.按照权利要求12的用于半导体器件的封装，其中包括应力缓冲层的所述第一层中包括绝缘网。
14.一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层；至少一个绝缘树脂层，堆叠在所述叠层的上表面上，并至少包括用作为最上层的第一层；以及在所述第一层的上表面上限定的、并用于安装半导体元件的部分，其中所述第一层由具有与构成半导体元件的主要材料的硅的线热膨胀系数相同的或接近的线热膨胀系数的材料制成。
15.一种用于半导体器件的封装，该封装包括：许多层的叠层，所述许多层包括互相交替地堆叠的多个导电层和绝缘树脂层；至少一个绝缘树脂层，堆叠在所述叠层的上表面上，并至少包括用作为最上层的第一层；以及在所述第一层的上表面上限定的、并用于安装半导体元件的部分，其中至少所述第一层的所述用于安装半导体元件的部分的区域具有被形成在其中的、用于减小应力的多个沟槽或间隙。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1955253B (zh) * 2005-10-26 2012-10-03 住友化学株式会社 树脂浸渍的基材及其制备方法
CN101605653B (zh) * 2007-02-08 2013-01-30 住友电木株式会社 层叠体、包含该层叠体的电路板、半导体封装件及制造层叠体的方法
CN103632981A (zh) * 2012-08-24 2014-03-12 索尼公司 配线板及配线板的制造方法
CN1946263B (zh) * 2005-10-06 2014-10-01 联想（新加坡）私人有限公司 减轻电路板上的压力的系统和方法、以及移动处理设备
CN107548573A (zh) * 2015-07-31 2018-01-05 惠普发展公司，有限责任合伙企业 印刷电路板至模制化合物的接合部
CN111968963A (zh) * 2019-05-20 2020-11-20 日月光半导体制造股份有限公司 半导体装置封装及其制造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
US7776426B2 (en) * 2005-03-04 2010-08-17 Dowa Metaltech Co., Ltd. Ceramic circuit substrate and manufacturing method thereof
US7282797B2 (en) * 2005-05-27 2007-10-16 Motorola, Inc. Graded liquid crystal polymer package
JP4072176B2 (ja) * 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
JP2007139912A (ja) * 2005-11-15 2007-06-07 Sharp Corp 駆動素子実装表示装置
TWI354338B (en) * 2006-06-07 2011-12-11 Unimicron Technology Corp Carrier structure for semiconductor component and
US20080042276A1 (en) * 2006-08-17 2008-02-21 Daryl Carvis Cromer System and method for reducing stress-related damage to ball grid array assembly
US7616451B2 (en) * 2006-10-13 2009-11-10 Stmicroelectronics S.R.L. Semiconductor package substrate and method, in particular for MEMS devices
EP2372756A1 (en) * 2007-03-13 2011-10-05 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP2008244311A (ja) * 2007-03-28 2008-10-09 Furukawa Electric Co Ltd:The 半導体パッケージ基板及び半導体装置
JP2009016818A (ja) * 2007-07-04 2009-01-22 Samsung Electro-Mechanics Co Ltd 多層印刷回路基板及びその製造方法
US8455766B2 (en) 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
JP4509189B2 (ja) * 2007-08-08 2010-07-21 イビデン株式会社 Ｉｃチップ搭載用基板
JP5173338B2 (ja) * 2007-09-19 2013-04-03 新光電気工業株式会社 多層配線基板及びその製造方法
JP2009135162A (ja) * 2007-11-29 2009-06-18 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法
KR100968278B1 (ko) * 2008-03-28 2010-07-06 삼성전기주식회사 절연시트 및 그 제조방법과 이를 이용한 인쇄회로기판 및그 제조방법
JP4961398B2 (ja) * 2008-06-30 2012-06-27 株式会社日立製作所 半導体装置
JP2010050150A (ja) * 2008-08-19 2010-03-04 Panasonic Corp 半導体装置及び半導体モジュール
JP5147678B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 微細配線パッケージの製造方法
JP5367523B2 (ja) * 2009-09-25 2013-12-11 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP5079059B2 (ja) 2010-08-02 2012-11-21 日本特殊陶業株式会社 多層配線基板
US8378498B2 (en) 2010-09-09 2013-02-19 International Business Machines Corporation Chip assembly with a coreless substrate employing a patterned adhesive layer
US9117730B2 (en) * 2011-12-29 2015-08-25 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
WO2013190748A1 (ja) 2012-06-22 2013-12-27 株式会社ニコン 基板、撮像ユニットおよび撮像装置
US8994191B2 (en) * 2013-01-21 2015-03-31 Advanced Micro Devices (Shanghai) Co. Ltd. Die-die stacking structure and method for making the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
JP7148278B2 (ja) * 2018-05-31 2022-10-05 新光電気工業株式会社 配線基板及びその製造方法
JP7451880B2 (ja) * 2019-05-20 2024-03-19 Ｔｏｐｐａｎホールディングス株式会社 半導体パッケージおよび製造方法
JP7222564B2 (ja) * 2019-05-31 2023-02-15 ウルトラメモリ株式会社 半導体モジュール及びその製造方法
US11233035B2 (en) * 2020-05-28 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US20230061932A1 (en) * 2021-08-27 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with buffer structure and method for forming the same
WO2023127725A1 (ja) * 2021-12-28 2023-07-06 京セラ株式会社 スティフナ付き配線基板

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258648A (en) * 1991-06-27 1993-11-02 Motorola, Inc. Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
JPH11163208A (ja) 1997-12-01 1999-06-18 Mitsubishi Gas Chem Co Inc 多層プリント配線板
JPH11204173A (ja) 1997-12-19 1999-07-30 Molex Inc Ｂｇａ用コネクタ
US6303988B1 (en) * 1998-04-22 2001-10-16 Packard Hughes Interconnect Company Wafer scale burn-in socket
JP2000031642A (ja) 1998-07-13 2000-01-28 Nec Kansai Ltd ビルドアップ多層回路基板及びその製造方法。
WO1999059205A1 (fr) * 1998-05-12 1999-11-18 Mitsubishi Gas Chemical Company, Inc. Boitier plastique pour semiconducteurs et procede de production de cartes imprimees
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3213291B2 (ja) * 1999-06-29 2001-10-02 ソニーケミカル株式会社 多層基板及び半導体装置
JP2001036253A (ja) 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
KR100823767B1 (ko) * 1999-09-02 2008-04-21 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
JP2001111233A (ja) 1999-10-07 2001-04-20 Mitsubishi Gas Chem Co Inc フリップチップ搭載用高密度多層プリント配線板
EP1100295B1 (en) * 1999-11-12 2012-03-28 Panasonic Corporation Capacitor-mounted metal foil and a method for producing the same, and a circuit board and a method for producing the same
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001274556A (ja) 2000-03-23 2001-10-05 Nec Corp プリント配線板
US6841862B2 (en) 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
JP2002016173A (ja) 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
US6720644B2 (en) * 2000-10-10 2004-04-13 Sony Corporation Semiconductor device using interposer substrate and manufacturing method therefor
JP2002289735A (ja) 2001-03-27 2002-10-04 Toshiba Corp 半導体装置
JP2003008203A (ja) 2001-06-27 2003-01-10 Mitsubishi Gas Chem Co Inc 炭酸ガスレーザーによる両面板へのブラインドビア孔の形成方法
JP2003298196A (ja) * 2002-04-03 2003-10-17 Japan Gore Tex Inc プリント配線板用誘電体フィルム、多層プリント基板および半導体装置

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1946263B (zh) * 2005-10-06 2014-10-01 联想（新加坡）私人有限公司 减轻电路板上的压力的系统和方法、以及移动处理设备
CN1955253B (zh) * 2005-10-26 2012-10-03 住友化学株式会社 树脂浸渍的基材及其制备方法
CN101605653B (zh) * 2007-02-08 2013-01-30 住友电木株式会社 层叠体、包含该层叠体的电路板、半导体封装件及制造层叠体的方法
CN103632981A (zh) * 2012-08-24 2014-03-12 索尼公司 配线板及配线板的制造方法
CN103632981B (zh) * 2012-08-24 2017-09-22 索尼公司 配线板及配线板的制造方法
CN107548573A (zh) * 2015-07-31 2018-01-05 惠普发展公司，有限责任合伙企业 印刷电路板至模制化合物的接合部
US10342140B2 (en) 2015-07-31 2019-07-02 Hewlett-Packard Development Company, L.P. Printed circuit board to molded compound interface
CN111586972A (zh) * 2015-07-31 2020-08-25 惠普发展公司，有限责任合伙企业 印刷电路板至模制化合物的接合部
CN111968963A (zh) * 2019-05-20 2020-11-20 日月光半导体制造股份有限公司 半导体装置封装及其制造方法

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