KR20040103329A - 반도체 장치용 패키지 - Google Patents

반도체 장치용 패키지 Download PDF

Info

Publication number
KR20040103329A
KR20040103329A KR1020040037650A KR20040037650A KR20040103329A KR 20040103329 A KR20040103329 A KR 20040103329A KR 1020040037650 A KR1020040037650 A KR 1020040037650A KR 20040037650 A KR20040037650 A KR 20040037650A KR 20040103329 A KR20040103329 A KR 20040103329A
Authority
KR
South Korea
Prior art keywords
layer
semiconductor element
package
mounting
insulating resin
Prior art date
Application number
KR1020040037650A
Other languages
English (en)
Inventor
오오이가즈히코
고다이라다다시
와타리에이사쿠
나카무라준이치
마츠모토순이치로
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20040103329A publication Critical patent/KR20040103329A/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J15/00—Devices or arrangements of selective printing mechanisms, e.g. ink-jet printers or thermal printers, specially adapted for supporting or handling copy material in continuous form, e.g. webs
    • B41J15/16—Means for tensioning or winding the web
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J11/00—Devices or arrangements  of selective printing mechanisms, e.g. ink-jet printers or thermal printers, for supporting or handling copy material in sheet or web form
    • B41J11/006—Means for preventing paper jams or for facilitating their removal
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J11/00—Devices or arrangements  of selective printing mechanisms, e.g. ink-jet printers or thermal printers, for supporting or handling copy material in sheet or web form
    • B41J11/009—Detecting type of paper, e.g. by automatic reading of a code that is printed on a paper package or on a paper roll or by sensing the grade of translucency of the paper
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J11/00—Devices or arrangements  of selective printing mechanisms, e.g. ink-jet printers or thermal printers, for supporting or handling copy material in sheet or web form
    • B41J11/02—Platens
    • B41J11/04—Roller platens
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J11/00—Devices or arrangements  of selective printing mechanisms, e.g. ink-jet printers or thermal printers, for supporting or handling copy material in sheet or web form
    • B41J11/66—Applications of cutting devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0366—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement reinforced, e.g. by fibres, fabrics
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0133—Elastomeric or compliant polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0141—Liquid crystal polymer [LCP]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275—Fibers and reinforcement materials
    • H05K2201/0278—Polymeric fibers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0275—Fibers and reinforcement materials
    • H05K2201/029—Woven fibrous reinforcement or textile
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/068—Thermal details wherein the coefficient of thermal expansion is important
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

반도체 소자와 이 반도체 소자를 탑재하는 반도체 패키지 간의 접합부에서의 응력 발생을 방지하여, 작은 강도를 갖는 반도체 소자가 탑재되는 때에도 크랙이 발생하지 않게 된다. 반도체 장치용 패키지는 서로 교대로 적층되는 복수의 도체층 및 절연 수지층을 포함하는 다층의 적층체(20)로서 형성되고, 적층체의 일면 위에 반도체 소자를 탑재하기 위한 부분을 갖는다. 적어도 반도체 소자를 탑재하기 위한 부분 및 그 주변부를 포함하는, 적층체의 절연 수지층(20d∼20f)의 모든 영역 또는 일부 영역은 액정 폴리머의 직포(職布)에 절연 수지를 함침시켜 얻어진 프리프레그(prepreg)로 구성된다.

Description

반도체 장치용 패키지{PACKAGE FOR SEMICONDUCTOR DEVICES}
본 발명은 반도체 소자를 탑재하기 위한 반도체 장치용 패키지에 관한 것이다. 보다 구체적으로, 본 발명은 서로 교대로 적층되는 복수의 도체층 및 절연 수지층을 포함하는 적층체로서 형성되고, 그 일면 위에 반도체 소자를 탑재하기 위한 부분을 갖고, 또는 다층의 적층체의 상면 위에 하나 또는 복수의 절연 수지층을 더 갖고, 최상의 절연 수지층의 상면 위에 반도체 소자를 탑재하기 위한 부분을 갖는 반도체 장치용 패키지에 있어서, 반도체 소자와 반도체 패키지 사이의 접합 부분에서의 접합 강도를 개선한 반도체 장치용 패키지에 관한 것이다. 또한, 본 발명은 반도체 소자와 반도체 패키지 사이에 배치된 인터포저에 관한 것이다.
종래 기술에서는, 복수의 도체층과 절연 수지층을 교대로 적층하여 얻어지는 다층의 적층체를 포함하는 다층 반도체 장치용 패키지의 절연 수지층의 재료로서, 특히 모든 층을 빌드업(build-up) 공정으로 형성한 다층 반도체 기판 또는 반도체 패키지의 절연 수지층의 재료로서, 절연 수지가 단독으로 사용되는 경우가 많다. 따라서, 반도체 소자를 자체 탑재하기 위한 패키지는 강도가 약하지만 선형 열팽창 계수가 크다. 특히, 절연 수지층의 선형 열팽창 계수가 탑재되는 반도체 소자의 선형 열팽창 계수와 크게 다른 경우, 솔더(solder)를 리플로우하는 단계에서 반도체 소자를 패키지 위에 탑재할 때에 반도체 소자와 패키지 사이에 열응력이 생겨, 패키지 또는 반도체 소자가 손상되는 문제가 있다.
또한, 반도체 패키지의 강도를 향상시키기 위해서, 내부에 글래스 클로스(glass cloth)를 합체시켜 절연 수지층을 사용하여 다층 기판을 제조하는 경우도 있다. 그러나, 글래스 클로스와 합체하는 다층 수지 기판를 사용하면, 레이저 빔의 조사에 의해 패키지에 구멍을 낼 때에 비어홀(via-hole) 또는 스루홀(through hole)이 변형되는 경향이 있다. 또한, 스루홀을 도금할 때에는, 도금이 순조롭게완성되지 않는다. 이러한 경우에도, 절연 수지층의 선형 열팽창 계수는 최소한 15ppm 정도로, 반도체 소자 자체의 선형 열팽창 계수에 더 이상 근접할 수는 없다.
또한, 반도체 패키지를 보강하기 위해서는, 패키지를 보강재(스티프너(stiffener))로 둘러싼다. 그러나, 일반적으로 패키지는 종래의 보강 부재의 것보다 큰 선형 열팽창 계수를 갖는다. 따라서, 솔더를 리플로우하여 반도체 소자를 패키지 위에 탑재할 때에는, 패키지의 중심 부분이 외주부보다도 더 팽창하여, 반도체 소자와의 양호한 전기적인 접속을 달성하기가 어렵게 된다.
또한, 반도체 소자측으로부터 보면, 반도체 소자로서 사용되는 재료는 일반적으로 저유전율을 갖고, 잘 부서지며, 쉽게 깨지는 경향이 있다. 따라서, 반도체 소자와 패키지 사이의 접합 부분에서 가능한 한 많이 응력을 감소시켜야만 한다.
다음의 문헌에는 관련 기술이 개시되어 있다. 예를 들면, 일본국 특개평11-163208호 공보에는 다층 인쇄 기판의 기본 재료로서 액정 폴리에스테르의 부직포를 사용하여, 이것에 열경화성 수지 성분을 함침(含浸)시켜 얻어지는 프리프레그를 사용하는 것이 개시되어 있다. 일본국 특허공개 제2000-31642호 공보에는 빌드업 다층 회로 기판 위에 절연층을 형성하기 위한 수지로서 액정 폴리에스테를 또는 폴리아릴레이트를 사용하는 것, 샌드블래스팅에 의해 절연 수지 시트의 표면을 조면화하는 것이 개시되어 있다. 또한, 일본국 특허공개 제2002-16173호 공보에는 반도체 장치의 절연층을 수지 및 글래스 클로스, 글래스의 부직포, 폴리아미드계 부직포 또는 액정 폴리머계 부직포를 사용하여 구성하는 것이 개시되어 있다.
일본국 특허공개 제2000-323613호 공보에는 반도체 소자를 탑재하기 위한 표면을 가급적 많이 평탄하게 하여 두께를 가급적 감소시키기 위해서 층간 접속용 비어홀의 형상을 연구한 반도체 장치용 다층 기판이 개시되어 있다. 또한, 일본국 특허공개 제2001-36253호에는 탑재되는 반도체 소자 등의 전자 부품과의 열팽창 계수의 차이에 기인하여 발생된 응력을 흡수하기 위해서 저탄성의 수지층을 사용하여 부분적으로 구성되는 절연 수지층이 개시되어 있다. 또한, 일본국 특허공개 제2001-274556호 공보에는 표면 탑재 부품과 우수한 접속 신뢰성을 유지하는 표면 탑재용 인쇄 배선 기판을 얻기 위해서 표면 탑재 부품이 탑재되는 인쇄 배선 기판 위에 열팽창 계수가 6∼12ppm인 열팽창 완화 시트를 적층하는 것이 개시되어 있다. 일본국 특허공개 제2002-83893호에는 메탈 베이스를 보강재로서 사용하고, 금속판으로 이루어지고 반도체 소자를 삽입하기 위한 개구부를 갖는 메탈 베이스 위에 다층 배선 구조막을 적층하고, 반도체 소자를 메탈 베이스의 개구부 내에 삽입하여, 플립칩을 접속함으로써, 다층 배선 구조막의 평탄화를 향상시키는 것이 개시되어 있다.
상기한 바와 같이 종래 기술에 따르면, 레이저 빔을 사용하여 비어홀 및 스루홀을 형성하는 것, 스루홀 내의 도금 부착성 및 반도체 패키지 자체의 강도에 관한 문제를 충분히 해결하지 못한다. 또한, 반도체 장치를 제조하는 단계에서, 솔더를 리플로우하여 패키지 위에 반도체 소자를 탑재할 때에, 그 온도에 의해 반도체 소자가 탑재되는 패키지의 중심 부분과 외주부 사이의 선형 열팽창 게수의 차이에 기인하여 패키지의 중심 부분이 외주부보다도 더 팽창하여, 반도체 소자와 패키지 사이에 응력이 생긴다는 문제가 남아 있다. 반도체 소자가 동작 중일 때 열팽창에 따른 반도체 소자와 패키지 사이의 응력에 관한 문제도 완전히 해결되지 않고 있다.
이상으로부터, 본 발명은 반도체 소자와 이 반도체 소자를 탑재하는 반도체 패키지 사이의 접합 부분에서 선형 열팽창 계수의 차이로부터 생기는 응력 발생을 방지하고, 작은 강도를 갖는 반도체 소자를 사용한 경우에도, 반도체 소자와 패키지 사이의 접합 부분에서 충분한 강도를 유지하는 반도체 장치용 패키지를 제공하는 것을 목적으로 한다.
도 1의 (a), (b)는 인터포저에 적용된 신축성 필름의 예를 나타내는 도면.
도 2는 실리콘판 또는 액정 폴리머 필름을 소자측의 인터포저에서 사용하는 예를 나타내는 도면.
도 3은 절연성 메시를 인터포저의 재료로서 사용하는 예를 나타내는 도면.
도 4는 빌드업(build-up) 기판의 탄성 재료를 소자측에서 사용하는 예를 나타내는 도면.
도 5는 실리콘판을 소자측의 빌드업 기판에서 사용하는 예를 나타내는 도면.
도 6은 소자측의 패키지 내에 다수의 홈(groove)을 형성하는 예를 나타내는 도면.
도 7은 메시형 공극(void)을 갖는 구조를 소자측의 패키지에 합체하는 예를 나타내는 도면.
도 8은 패키지와 소자 사이에서 선형 열팽창 계수가 같아지는 예를 나타내는 도면.
도 9의 (a), (b)는 보강 부재(스티프너(stiffener))를 패키지에 합체하는 예를 나타내는 도면.
도 10의 (a), (b)는 보강 부재(스티프너)를 다층 기판에 합체하는 종래예를나타내는 도면.
도 11은 액정 폴리머의 메시에 절연 수지를 함침(含浸)시켜 얻어지는 프리프레그(prepreg)를 사용하는 본 발명의 실시예를 나타내는 도면.
도 12는 응력 완화층이 설치된 본 발명의 실시예를 나타내는 도면.
도 13은 응력 완화층이 설치된 본 발명의 다른 실시예를 나타내는 도면.
도 14는 응력 완화층 내에 슬릿이 형성된 본 발명의 또 다른 실시예를 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 소자
20 : 빌드업 다층 기판(패키지)
20a∼20f : 절연 수지층
20g : 최상층(제1층)
20h : 최상층의 다음층
30 : 스티프너(stiffener)
40(41, 42, 43) : 도체부
상기한 목적을 달성하기 위해서 본 발명에 따르면, 서로 교대로 적층되는 복수의 도체층과 절연 수지층을 포함하는 다층의 적층체로서 형성되고, 상기 적층체의 일면 위에 반도체 소자를 탑재하기 위한 부분을 갖는 반도체 장치용 패키지로서, 적어도 상기 반도체 소자를 탑재하기 위한 부분 및 그 주변을 포함하는 상기 적층체의 절연 수지층의 전체 또는 일부 영역은 액정 폴리머의 직포(職布)에 절연 수지를 함침시켜 얻어지는 프리프레그로 구성되는 반도체 장치용 패키지가 제공된다.
또한, 본 발명에 따르면, 서로 교대로 적층되는 복수의 도체층과 절연 수지층을 포함하는 다층의 적층체, 상기 적층체의 상면 위에 적층되고, 최상층으로 기능하는 제1층과 최상층 아래의 다음층을 형성하는 제2층을 포함하는 적어도 2개의 절연 수지층, 및 상기 제1층의 상면 위에 규정되고 반도체 소자를 탑재하기 위한부분을 포함하는 반도체 장치용 패키지로서, 상기 제1층은 탑재될 반도체 소자의 선형 열팽창 계수보다도 작은 선형 열팽창 계수를 갖는 절연 수지로 구성되고, 상기 제2층은 낮은 영률(Young's modulus) 및 높은 신장률을 갖는 재료로 구성되는 반도체 장치용 패키지가 제공된다.
또한, 본 발명에 따르면, 서로 교대로 적층되는 복수의 도체층과 절연층을 포함하는 다층의 적층체, 최상층으로 기능하는 제1층을 포함하는 적어도 하나의 절연층, 및 상기 제1층의 상면 위에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서, 상기 제1층은 낮은 영률 및 높은 신장률을 갖는 재료로 구성되는 반도체 장치용 패키지가 제공된다.
상기 제1층은 상기 반도체 소자를 탑재하기 위한 부분과 상기 둘러싸인 영역 사이의 응력차를 흡수하도록 상기 반도체 소자를 탑재하기 위한 부분의 주변을 따라 형성된 슬릿을 갖는 것을 특징으로 한다.
상기 반도체 소자를 탑재하기 위한 부분을 둘러싸도록 상기 적층체의 일면 또는 상기 제1층에 보강 부재(스티프너)가 고착되는 것을 특징으로 한다.
또한, 본 발명에 따르면, 반도체 소자와 이 반도체 소자를 탑재하기 위한 부분을 갖는 패키지 사이에 개재되어, 상기 반도체 소자의 복수의 전극 단자를 상기 패키지의 복수의 패드부에 전기적으로 접속하는 인터포저로서, 고무 탄성을 갖는 신축성 재료로 이루어진 판형(plate-like) 인터포저 본체, 상기 본체의 일면으로부터 돌출되어 상기 반도체 소자의 상기 복수의 전극 단자에 접합되는 복수의 제1 단자, 및 상기 본체의 다른면으로부터 돌출되어 상기 패키지의 상기 복수의 패드부에접합되는 복수의 제2 단자를 포함하는 인터포저가 제공된다.
또한, 본 발명에 따르면, 반도체 소자와 이 반도체 소자를 탑재하기 위한 부분을 갖는 패키지 사이에 개재되어, 상기 반도체 소자의 복수의 전극 단자를 상기 패키지의 복수의 패드부에 전기적으로 접속하는 인터포저로서, 상기 반도체 소자의 주재료를 구성하는 실리콘과 동일하거나 또는 근사한 선형 열팽창 계수를 갖는 재료로 이루어진 제1 판형 부재와 상기 패키지의 주재료를 구성하는 절연 수지와 동일하거나 근사한 선형 열팽창 계수를 갖는 재료로 이루어진 제2 판형 부재를 서로 교착(sticking)하여 얻어진 판형 인터포저 본체, 상기 본체의 제1 판형 부재의 표면으로부터 돌출하여 상기 반도체 소자의 복수의 전극 단자에 접합되는 복수의 제1 단자, 및 상기 본체의 제2 판형 부재의 표면으로부터 돌출하여 상기 패키지의 상기 복수의 패드부에 접합되는 복수의 제2 단자를 포함하는 인터포저가 제공된다.
또한, 본 발명에 따르면, 서로 교대로 적층된 복수의 도체층 및 수지 절연층을 포함하는 다층의 적층체, 상기 적층체의 상면 상에 적층되고, 적어도 최상층으로서 기능하는 제1층을 포함하는 적어도 하나의 절연 수지층, 및 상기 제1층의 상면 상에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서, 상기 제1층은 고무 탄성을 갖는 응력 완화층인 반도체 장치용 패키지가 제공된다. 이 경우에도, 상기 응력 완화층인 상기 제1층은 내부에 절연성 메시를 포함한다.
또한, 본 발명에 따르면, 서로 교대로 적층된 복수의 도체층 및 수지 절연층을 포함하는 다층의 적층체, 상기 적층체의 상면 상에 적층되고, 적어도 최상층으로서 기능하는 제1층을 포함하는 적어도 하나의 절연 수지층, 및 상기 제1층의 상면 상에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서, 상기 제1층은 상기 반도체 소자의 주재료를 구성하는 실리콘과 동일하거나 또는 근사한 선형 열팽창 계수를 갖는 재료로 이루어지는 반도체 장치용 패키지가 제공된다.
또한, 본 발명에 따르면, 서로 교대로 적층된 복수의 도체층 및 수지 절연층을 포함하는 다층의 적층체, 상기 적층체의 상면 상에 적층되고, 적어도 최상층으로서 기능하는 제1층을 포함하는 적어도 하나의 절연 수지층, 및 상기 제1층의 상면 상에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서, 상기 제1층의 적어도 반도체 소자를 탑재하기 위한 부분의 영역은 응력을 감소시키기 위해 내부에 형성된 복수의 홈 또는 슬릿을 갖는 반도체 장치용 패키지가 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 1 내지 도 3을 참조하면, 반도체 소자와 반도체 패키지 사이에는 응력을 감소시키거나 또는 응력을 발생시키지 않도록 인터포저가 배치된다.
도 1의 (a)는 인터포저 재료로서 신축성 필름과 같이, 고무 탄성을 갖는 고무와 같은 신축성 재료를 사용하여 이루어진 인터포저를 나타내고, 도 1의 (b)는 인터포저를 사용하여 반도체 패키지 위에 반도체 소자를 탑재한 상태를 나타내고 있다. 복수의 도전성 단자(3, 4)가 인터포저(1)를 구성하는 필름(2)의 양면으로부터 상하로 돌출되어 있다. 솔더를 리플로우하는 단계에서, 반도체 소자(10)의 복수의 전극 단자(11)가 인터포저(1)의 상부 단자(3)에 접속되고, 인터포저(1)의 하부 단자(4)가 반도체 패키지(20)의 복수의 패드부(21)에 접속되어, 반도체 소자(10)가 반도체 패키지(20) 위에 탑재된다.
인터포저(1)를 형성하는 신축성 필름(2)은 반도체 소자(10)와 반도체 패키지(20) 사이의 선형 열팽창 계수의 차이에 기인한 왜곡차를 흡수하여, 응력을 감소시킬 수 있다. 이 경우, 인터포저(1)를 형성하는 필름이 200㎛ 이상의 두께를 갖는 때에는 실질적으로 응력을 감소시키는 효과가 나타난다.
도 2는 반도체 소자측의 실리콘(Si)판 또는 액정 폴리머 필름(5)과, 반도체 패키지를 구성하는 절연 수지와 동일한 선형 열팽창 계수를 갖는 반도체 패키지측의 필름(6)을 서로 교착시켜 얻어진 합성판인 인터포저(1)를 나타낸다.
실리콘(Si)판 또는 액정 폴리머 필름(5)은 반도체 소자(10)의 기본 재료를 형성하는 실리콘(Si)과 동일하거나 또는 근사한 열팽창 계수를 갖는 한편, 필름(6)은 반도체 패키지(20)를 구성하는 주재료인 에폭시 또는 폴리이미드 등의 절연 수지와 동일하거나 또는 근사한 선형 열팽창 계수를 갖는다. 따라서, 솔더를 리플로우할 때와 같은 가열 환경 하에서도, 반도체 소자(10)와 인터포저(1)를 형성하는 실리콘(Si)판 또는 액정 폴리머 필름(5) 사이에 응력이 발생하지 않고, 인터포저(1)의 수지 필름(6)과 반도체 패키지의 주재료인 절연 수지 사이에 응력이 발생하지 않는다.
또한, 인터포저(1)를 형성하는 수지 필름(6)으로서는, 필름(6)과 반도체 패키지(20)의 절연 수지 사이의 선형 열팽창 계수에 어느 정도의 차이가 있는 경우에도, 수지 필름(6)의 재료에 따라 다를 수 있지만, 인터포저(1)의 상부 필름(5)과 하부 필름(6) 사이에서 응력이 거의 흡수된다. 또는, 인터포저(1)의 반도체 패키지(20)측에만 응력이 발생할 수 있다. 그러나, 여기서 실리콘(Si)판 또는 액정 폴리머 필름은 강도가 크므로, 인터포저 또는 반도체 패키지는 파손되지 않는다.
도 3을 참조하면, 절연성 메시(직포)(7)를 인터포저(1)의 재료로서 사용하고, 메시(7)의 공극(void)을 이용하여 반도체 소자(10)와 반도체 패키지(20) 사이에 발생하는 응력을 감소시킨다. 구체적으로, 도 3의 인터포저에서는, 액정 폴리머 등의 절연성 메시에 도전성 패이스트를 부분적으로 함침시켜, 메시(7)의 상면과 하면을 서로 도통시키기 위한 패드를 형성한다. 또는, 도금에 의해 메시의 상면과 하면을 서로 도통시키는 패드(8)를 형성한다. 패드(8)의 상면은 반도체 소자(10)의 전극에 접속되고, 그 하면은 반도체 패키지(20)의 패드부에 접속된다.
도 4 및 도 5는 반도체 패키지인 빌드업 기판의 최상층, 즉 반도체 소자를 탑재하기 위한 부분을 포함하는 빌드업 기판의 최상층에 응력 완화층이 합체되는 예를 나타낸다. 도 4의 예는 응력 완화층(22)으로서, 고무 등의 신축성 재료, 즉 실리콘과 같은 엘라스토머(elastomer)를 사용한다. 도 5의 예는 응력 완화층(23)으로서, 반도체 소자(10)를 형성하는 실리콘과 동일한 재료로 이루어진 실리콘(Si)판을 사용한다. 이들 예에서, 응력 완화층(22, 23)은 종래의 공지된 빌드업법에 의해 반도체 패키지의 층들을 적층하는 단계에서 최상층 위에만 적층된다.
도 6 및 도 7은 반도체 소자측의 반도체 패키지의 영역 내에 갭을 설치하여 응력을 감소시키는 예이다. 도 6의 구조에서, 반도체 패키지(20)의 영역 내에 복수의 홈 또는 슬릿(24)을 설치하여, 반도체 소자를 접합할 때, 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 패키지(20)의 표면 부분에서의 응력을 홈 또는 슬릿(24)에 의해 흡수하여 감소시킨다. 도 7에서, 반도체 소자측의 반도체 패키지의 층 또는 영역은 메시와 같은 공극 구조(25)를 갖는다. 공극 구조는 반도체 소자를 접합할 때에 반도체 소자와 패키지(20) 사이에 생성된 응력을 흡수한다. 보다 구체적으로, 도 7의 구조(25)는 액정 폴리머 등의 절연성 메시로 이루어지고, 메시에 도전성 페이스트를 부분적으로 함침시켜 메시의 상면과 하면을 서로 도통시키기 위한 패드를 형성한다. 또는, 도금에 의해 메시의 상면과 하면을 서로 도통시키는 패드를 형성한다.
도 8을 참조하면, 반도체 패키지(20)의 다층 기판을 구성하는 층들(26)은 액정 폴리머의 메시에 절연 수지를 함침하여 얻어진 재료를 사용하여 구성되어, 반도체 패키지의 선형 열팽창 계수를 반도체 소자의 선형 열팽창 계수에 근사하게 한다. 액정 폴리머의 메시(직포)에 에폭시 또는 폴리이미드 등의 절연 수지를 함침하여 얻어진 재료를 사용함으로써, 반도체 패키지(20)의 선형 열팽창 계수가 낮아져서 반도체 소자(10) 자체의 선형 열팽창 계수에 근사하게 된다. 따라서, 반도체 소자(10)를 접합할 때, 반도체 소자(10)와 반도체 패키지(20) 사이의 접합 부분에서 응력이 감소된다. 액정 폴리머로서는, 폴리에스테르계 또는 폴리아릴레이트계의 것을 사용할 수 있다.
도 9의 (a), (b)를 참조하면, 반도체 패키지를 구성하는 빌드업 기판(20)의 반도체 소자 탑재 영역의 주변을 둘러싸도록 보강 부재(스티프너)(30)가 빌드업 기판(20)의 최상층에 고착된다. 스티프너(30)는 예를 들어 글래스/에폭시 기판으로 이루어지고, 반도체 패키지(빌드업 기판(20))의 강도를 향상시키도록, 특히 반도체 소자를 탑재하기 위한 기판(20)의 영역의 강성(剛性)을 향상시키도록 빌드업 기판(20)에 고착된다. 빌드업 기판(20)에서, 절연 수지가 적층되는 부분은 선형 열팽창 계수(CTE)가 비교적 낮은 반면에, 상기한 재료로 이루어진 스티프너(30)는 선형 열팽창 계수(CTE)가 비교적 높다. 따라서, 솔더를 리플로우하는 단계 등에서 기판(20)을 가열할 때, 도면에서 화살표로 나타낸 바와 같이, 반도체 소자 탑재 영역 내의 중심 부분에서는 안쪽을 향하여 응력이 발생하고, 반도체 소자 탑재 영역을 둘러싸는 부분에서는 바깥쪽으로 응력이 발생한다. 이에 따라, 반도체 소자(10)가 탑재되는 접합부 및 그 주변 부분에서의 선형 열팽창 계수를 상당히 감소시킬 수 있다. 그 결과, 상기 영역이 평탄화되어, 반도체 소자(10)가 탑재되는 접합부에서의 응력 감소를 기대할 수 있다.
도 10의 (a), (b)는 전층 빌드업 기판의 최상층에 스티프너를 고착한 구조를 나타낸다. 전층 빌드업 기판의 절연 수지(20a∼20c)는 약 20∼30ppm 정도의 선형 열팽창 계수를 갖는다. 한편, 글래스/에폭시 등으로 이루어진 스티프너(30)는 약 10∼20ppm 정도의 선형 열팽창 계수를 갖는다. 따라서, 도 9의 (a), (b)에 관한 상기 설명과는 반대로, 전층 빌드업 기판의 절연 수지층(20a∼20c)의 선형 열팽창 계수는 스티프너의 선형 열팽창 계수보다도 크게 된다. 따라서, 반도체 소자를 탑재하기 위한 영역이 주변부보다도 더 팽창하여, 기복(undulation)이 발생하여 평탄성이 없어지고, 반도체 소자와의 접속 신뢰성이 열화된다. 빌드업 적층체(20)의절연 수지층(20a∼20c)은 예를 들어 절연 수지층 단독 또는 수지가 함침된 글래스 클로스 등의 보강 부재로 이루어진다. 도 10의 (a), (b)에서, 도체부(40)는 빌드업 적층체(20)의 절연 수지층(20a∼20c) 사이에 배열된 도체 패턴층(41), 적층체의 최상층의 칩(소자) 접속부(42), 및 절연 수지층들 사이의 도체층들 및 칩(소자) 접속부들을 전기적으로 접속하기 위한 비어부(43)를 포함한다.
도 11은 도 10의 (a), (b)에 나타낸 실시예와 같이 전층 빌드업 기판(20)의 최상층에 스티프너(30)를 고착한 실시예를 나타낸다. 도 10의 (a), (b)의 반도체 패키지 구조와 다른 점은, 빌드업 다층 적층체(20)의 절연 수지층(20d∼20f)이, 절연층 단독 또는 수지가 함침된 글래스 클로스 등의 보강재를 사용하는 대신에, 도 8을 참조하여 설명한 바와 같이 액정 폴리머의 메시(직포)에 절연 수지를 함침시켜 얻어진 재료로 이루어진 점이다. 따라서, 다층 적층체로 구성된 반도체 패키지(20)는 감소된 선형 열팽창 계수를 나타낸다. 따라서, 솔더를 리플로우하는 단계에서 반도체 소자(10)를 접합하는 경우와 같은 가열 분위기에서, 반도체 패키지 주위의 스티프너(30)를 바깥쪽으로 잡아당기도록 힘이 작용하고, 중심부에서는 빌드업 층(20d∼20f)이 중심을 향하여 수축하도록 힘이 작용한다. 따라서, 반도체 소자 탑재 영역이 평탄화되어, 반도체 소자와 반도체 패키지가 서로 접합되는 부분에 크랙이 발생하지 않아, 신뢰성이 개선된다.
빌드업 다층 적층체(20)의 절연 수지층(20d∼20f)은 전부 도 11에 나타낸 바와 같이 액정 폴리머의 메시(직포)에 절연 수지를 함침시켜 얻어진 재료를 사용하여 구성될 수 있다. 또한, 일부층만, 주로 반도체 소자(10)를 탑재하기 위한 영역및 그 주변 영역만을 상기한 바와 같이 구성할 수 있고, 그 외의 절연 수지층은 도 10의 (a), (b)에 나타낸 바와 같이 절연층 단독 또는 수지가 함침된 글래스 클로스 등의 보강재로 이루어질 수 있다. 상술한 바와 같이 절연 수지가 함침된 액정 폴리머의 메시를 사용하여 빌드업 다층 적층체(20)의 적어도 일부 층들을 형성함으로써, 상기 부분의 선형 열팽창 계수를 반도체 소자(10)의 선형 열팽창 계수에 근사한, 예를 들어 약 0∼5ppm 정도로 감소시킬 수 있다.
즉, 액정 폴리머의 메시(직포)를 포함하는 빌드업 절연 수지 기판(20)은 절연층 단독으로 구성된 빌드업 절연 수지 기판(20)에 비해서, 비유전율 또는 유전 정접(正接)이 감소되고 기계적인 강도가 크다. 따라서, 반도체 패키지는 전기적 특성이 향상되고, 패키지 자체의 강도가 증가된다.
따라서, 빌드업 다층 적층체(20)의 선형 열팽창 계수가 반도체 소자(10)의 것에 근사하게 됨으로써, 반도체 소자를 탑재하는 영역은 반도체 소자(10)의 것에 근사한 약 3ppm 정도의 CTE를 나타내고, 그 주변부는 약 15∼20ppm 정도로 큰 CTE를 나타낸다. 따라서, 솔더를 리플로우하여 반도체 소자(10)를 접합하는 가열 분위기에서, 빌드업 다층 적층체(20)의 기판이 바깥쪽으로 끌어 당겨져, 반도체 소자(10)와 반도체 패키지(20) 사이의 접합부가 평탄화되어, 응력이 완화된다. 따라서, 비교적 낮은 강도를 갖는 반도체 소자를 사용한 경우에도, 크랙이 발생하지 않고 신뢰성이 향상된다.
액정 폴리머로서는, 폴리에스테르계 또는 폴리아릴레이트계의 것을 사용할 수 있고, 바람직하게는 직경 18∼23㎛의 모노필라멘트를 사용할 수 있다. 특히,두께 및 중량이 감소된 패키지를 얻는 관점으로부터, 직경이 작은 모노필라멘트가 바람직하다. 메시의 밀도는 약 v240∼380 (1인치의 폭 당 필라멘트의 개수) 정도가 바람직하다.
도 12 내지 도 14를 참조하면, 2개의 절연 수지층(20g, 20h)이 반도체 패키지의 본체(20)를 구성하는 다층 적층체 위에 적층된다. 다층 적층체(20)는 통상적으로 사용되는 다층 기판을 형성하고, 복수의 절연 수지층 및 복수의 도체층이 서로 교대로 적층되며, 각종의 적층체가 얻어질 수 있다. 도체부는 다층 적층체의 절연 수지층 사이에 배열된 도체 패턴층(41), 적층체의 최상층의 칩(소자) 접속부(범프)(42), 및 절연 수지층 사이의 도체층들 및 칩(소자) 접속부들을 전기적으로 접속하기 위한 비어부(43)를 포함한다.
이들 실시예에서, 최상층인 절연 수지층(20g)과 다음의 절연 수지층(20h)에는, 이들 사이에 도체층(도체 패턴)을 형성하는 대신에, 다층 적층체(20의 표면 위의 도체 패턴(41)이 최상층인 절연 수지층(20g)의 반도체 소자 접합부에 전기적으로 접속될 수 있게 하는 블라인드 비어(43)가 설치되어 있다. 다층 적층체(20)는 최상층인 절연 수지층(20g)과 다음의 절연 수지층(20h)을 적층하여 형성한 후에 빌드업 적층법으로 형성된다.
도 12 내지 도 14에 나타낸 실시예는 일면에 빌드업 구조를 갖는 다층 적층체(20)를 다루고 있다. 그러나, 본 발명은 메탈 코어 기판과 같은 양면에 빌드업 구조를 갖는 것에 적용될 수도 있다.
임의의 실시예에서, 직사각형 프레임 형상의 스티프너(30)가 반도체 소자(10)를 탑재하는 영역을 둘러싸는 최상층인 절연 수지층(20g)의 외주부에 보강 부재로서 부착되어 있다.
도 12에 나타낸 실시예에 따르면, 최상층인 절연 수지층(20g)은 탑재될 반도체 소자보다도 적은 약 -5∼3ppm 정도의 선형 열팽창 계수를 갖는, 예를 들면 액정 폴리머 등으로 이루어진다. 최상층 아래의 절연 수지층(20h)은 낮은 영률과 높은 신장률을 갖는 재료(예를 들면, 실리콘 등의 고무 성분을 함유함)로 이루어진다. 그리고, 최상층인 절연 수지층(20g)은 솔더를 리플로우하는 단계에서 탑재될 반도체 소자의 선형 열팽창 계수를 최상층인 절연 수지층(20g)의 반도체 소자 탑재 영역의 선형 열팽창 계수와 일치시키거나 또는 근접시키도록 작용하여, 접합부에서의 응력을 감소시킨다. 다음의 절연 수지층(20h)은 반도체 소자 또는 최상층인 절연 수지층(20g)과 패키지(다층 적층체)(20) 사이의 선형 열팽창 계수의 차를 흡수하도록 작용하여, 발생되는 응력을 감소시킨다. 이들 2개의 절연 수지층(20g, 20h)은 서로 협동하여 반도체 소자 내의 크랙 발생을 방지한다.
도 13에 나타낸 실시예에 따르면, 최상층인 절연 수지층(20g)은 낮은 영률 및 높은 신장률을 갖는 재료(예를 들면, 실리콘 등의 고무 성분을 포함함)로 이루어진다. 한편, 최상층 아래의 다음의 절연 수지층(20h)은, 예를 들면 절연층 단독 또는 글래스 클로스 등의 보강재에 에폭시 또는 폴리이미드 등의 수지를 함침시켜 얻어진 재료로 이루어진다. 이에 따라, 최상층인 절연 수지층(20g)과 그 상면 위에 탑재된 반도체 소자 사이의 선형 열팽창 계수의 부정합을 완화시킨다.
도 14에 나타낸 실시예에 따르면, 도 12의 실시예와 같이, 최상층인 절연 수지층(20g)은 탑재되는 반도체 소자의 선형 열팽창 계수보다도 작은, 예를 들면 약 -5∼3ppm 정도의 선형 열챙창 계수를 갖는 재료로 이루어지고, 최상층 아래의 다음의 절연 수지층(20h)은 낮은 영률 및 높은 신장률을 갖는 재료(예를 들면, 고무 성분을 포함함)로 이루어진다. 또한, 이 반도체 패키지에서는, 반도체 소자 탑재부의 주위를 따라 스티프너(30)의 내측에 노치(notch) 또는 슬릿(32)이 형성된다. 노치 또는 슬릿(32)의 깊이는 2개의 절연 수지층(20g, 20h)의 한쪽의 두께에 대응할 수 있고, 또는 그들 양쪽의 두께에 대응할 수도 있다.
도 14의 실시예에 따르면, 도 12의 실시예에서와 같이, 최상층인 절연 수지층(20g)은 솔더를 리플로우하는 단계에서 탑재될 반도체 소자의 선형 열팽창 계수를 최상층인 절연 수지층(20g)의 반도체 소자 탑재 영역의 선형 열팽창 계수와 일치시키거나 또는 근접시키도록 작용하여, 접합부에서의 응력을 완화시킨다. 다음의 절연 수지층(20h)은 반도체 소자 또는 최상층인 절연 수지층(20g)과 패키지(다층 적층체)(20) 사이의 선형 열팽창 계수의 차를 흡수하도록 작용함으로써, 발생되는 응력을 완화시킨다. 이들 2개의 절연 수지층은 서로 협동하여 반도체 소자 내의 크랙 발생을 방지한다. 또한, 반도체 소자 탑재부를 둘러싸는 슬릿(32)은 내부 탑재 영역과 외부 영역 사이에서 선형 열팽창 계수를 차단하고, 이들을 서로 독립시켜, 응력을 더욱 감소시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예에 대하여 설명했지만, 본 발명은 상기 실시예에만 한정되지 않고, 본 발명의 사상 및 범주를 이탈하지 않고서 다양하게 변형, 변경 또는 수정될 수 있다.
예를 들면, 도 12 내지 도 14에 나타낸 실시예에서는, 2개의 절연막(20g, 20h)을 반도체 패키지(다층 적층체)(20) 위에 적층했지만, 낮은 영률 및 높은 신장률을 갖는 하나의 절연 수지층만을 적층해도 동일한 효과를 얻을 수 있다. 또한, 도 12 내지 도 14에 나타낸 실시예에서, 참조번호 50은 외부 전기 접속을 위한 랜드(land) 또는 단자로서 사용되는 배선 부분을 나타낸다.
도 1, 도 2, 도 4 내지 도 7에서는, 간략화를 위해 반도체 패키지(20)를 다층 형태로 나타내지 않았지만, 실제로는 복수의 절연 수지층이 빌드업 다층 기판으로서 적층되고, 절연 수지층 사이에 도체(패턴)층들이 형성되며, 도체 패턴층들은 도시되지 않은 비어층을 통하여 서로 전기적으로 접속되어 있다. 도 8에서도, 도체 패턴층은 도시되어 있지 않다.
상술한 바와 같이 본 발명에 따르면, 반도체 소자와 이 반도체 소자를 탑재하는 반도체 패키지 사이의 응력이 없어지거나 또는 감소되어, 이들 사이의 접합부에서의 응력 발생을 방지한다. 또한, 소자를 탑재하기 위한 영역이 평탄화된다. 따라서, 작은 강도를 갖는 반도체 소자를 사용하는 경우에도, 반도체 소자와 패키지 사이의 접합부에서 강도가 유지되어 크랙 발생을 방지할 수 있다.

Claims (15)

  1. 서로 교대로 적층되는 복수의 도체층과 절연 수지층을 포함하는 다층의 적층체로서 형성되고, 상기 적층체의 일면 위에 반도체 소자를 탑재하기 위한 부분을 갖는 반도체 장치용 패키지로서,
    적어도 상기 반도체 소자를 탑재하기 위한 부분 및 그 주변을 포함하는 상기 적층체의 절연 수지층의 전체 또는 일부 영역은 액정 폴리머의 직포(職布)에 절연 수지를 함침(含浸)시켜 얻어지는 프리프레그(prepreg)로 구성되는 반도체 장치용 패키지.
  2. 제1항에 있어서,
    상기 반도체 소자를 탑재하기 위한 부분을 둘러싸도록 상기 적층체의 일면에 보강 부재가 고착되는 반도체 장치용 패키지.
  3. 서로 교대로 적층되는 복수의 도체층과 절연 수지층을 포함하는 다층의 적층체, 상기 적층체의 상면 위에 적층되고, 최상층으로 기능하는 제1층과 최상층 아래의 다음층을 형성하는 제2층을 포함하는 적어도 2개의 절연 수지층, 및 상기 제1층의 상면 위에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서,
    상기 제1층은 탑재될 반도체 소자의 선형 열팽창 계수보다도 작은 선형 열팽창 계수를 갖는 절연 수지로 구성되고, 상기 제2층은 낮은 영률(Young's modulus) 및 높은 신장률을 갖는 재료로 구성되는 반도체 장치용 패키지.
  4. 제3항에 있어서,
    상기 반도체 소자를 탑재하기 위한 부분을 둘러싸도록 상기 제1층에 보강 부재가 고착되는 반도체 장치용 패키지.
  5. 제3항에 있어서,
    상기 제1층은 상기 반도체 소자를 탑재하기 위한 부분과 상기 둘러싸인 영역 사이의 응력차를 흡수하도록 상기 반도체 소자를 탑재하기 위한 부분의 주변을 따라 형성된 슬릿을 갖는 반도체 장치용 패키지.
  6. 서로 교대로 적층되는 복수의 도체층과 절연층을 포함하는 다층의 적층체, 최상층으로 기능하는 제1층을 포함하는 적어도 하나의 절연층, 및 상기 제1층의 상면 위에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서,
    상기 제1층은 낮은 영률 및 높은 신장률을 갖는 재료로 구성되는 반도체 장치용 패키지.
  7. 제6항에 있어서,
    상기 반도체 소자를 탑재하기 위한 부분을 둘러싸도록 상기 제1층에 보강 부재가 고착되는 반도체 장치용 패키지.
  8. 제6항에 있어서,
    상기 제1층은 상기 반도체 소자를 탑재하기 위한 부분과 상기 둘러싸인 영역 사이의 응력차를 흡수하도록 상기 반도체 소자를 탑재하기 위한 부분의 주변을 따라 형성된 슬릿을 갖는 반도체 장치용 패키지.
  9. 반도체 소자와 이 반도체 소자를 탑재하기 위한 부분을 갖는 패키지 사이에 개재되어, 상기 반도체 소자의 복수의 전극 단자를 상기 패키지의 복수의 패드부에 전기적으로 접속하는 인터포저로서,
    고무 탄성을 갖는 신축성 재료로 이루어진 판형(plate-like) 인터포저 본체, 상기 본체의 일면으로부터 돌출되어 상기 반도체 소자의 상기 복수의 전극 단자에 접합되는 복수의 제1 단자, 및 상기 본체의 다른면으로부터 돌출되어 상기 패키지의 상기 복수의 패드부에 접합되는 복수의 제2 단자를 포함하는 인터포저.
  10. 제9항에 있어서,
    상기 인터포저 본체는 절연성 메시(mesh)를 포함하는 인터포저.
  11. 반도체 소자와 이 반도체 소자를 탑재하기 위한 부분을 갖는 패키지 사이에개재되어, 상기 반도체 소자의 복수의 전극 단자를 상기 패키지의 복수의 패드부에 전기적으로 접속하는 인터포저로서,
    상기 반도체 소자의 주재료를 구성하는 실리콘과 동일하거나 또는 근사한 선형 열팽창 계수를 갖는 재료로 이루어진 제1 판형 부재와 상기 패키지의 주재료를 구성하는 절연 수지와 동일하거나 근사한 선형 열팽창 계수를 갖는 재료로 이루어진 제2 판형 부재를 서로 교착(sticking)하여 얻어진 판형 인터포저 본체, 상기 본체의 제1 판형 부재의 표면으로부터 돌출하여 상기 반도체 소자의 복수의 전극 단자에 접합되는 복수의 제1 단자, 및 상기 본체의 제2 판형 부재의 표면으로부터 돌출하여 상기 패키지의 상기 복수의 패드부에 접합되는 복수의 제2 단자를 포함하는 인터포저.
  12. 서로 교대로 적층된 복수의 도체층 및 수지 절연층을 포함하는 다층의 적층체, 상기 적층체의 상면 상에 적층되고, 적어도 최상층으로서 기능하는 제1층을 포함하는 적어도 하나의 절연 수지층, 및 상기 제1층의 상면 상에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서,
    상기 제1층은 고무 탄성을 갖는 응력 완화층인 반도체 장치용 패키지.
  13. 제12항에 있어서,
    상기 응력 완화층인 상기 제1층은 내부에 절연성 메시를 포함하는 반도체 장치용 패키지.
  14. 서로 교대로 적층된 복수의 도체층 및 수지 절연층을 포함하는 다층의 적층체, 상기 적층체의 상면 상에 적층되고, 적어도 최상층으로서 기능하는 제1층을 포함하는 적어도 하나의 절연 수지층, 및 상기 제1층의 상면 상에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서,
    상기 제1층은 상기 반도체 소자의 주재료를 구성하는 실리콘과 동일하거나 또는 근사한 선형 열팽창 계수를 갖는 재료로 이루어지는 반도체 장치용 패키지.
  15. 서로 교대로 적층된 복수의 도체층 및 수지 절연층을 포함하는 다층의 적층체, 상기 적층체의 상면 상에 적층되고, 적어도 최상층으로서 기능하는 제1층을 포함하는 적어도 하나의 절연 수지층, 및 상기 제1층의 상면 상에 규정되고 반도체 소자를 탑재하기 위한 부분을 포함하는 반도체 장치용 패키지로서,
    상기 제1층의 적어도 반도체 소자를 탑재하기 위한 부분의 영역은 응력을 감소시키기 위해 내부에 형성된 복수의 홈(groove) 또는 슬릿을 갖는 반도체 장치용 패키지.
KR1020040037650A 2003-05-30 2004-05-27 반도체 장치용 패키지 KR20040103329A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003155333A JP2004356569A (ja) 2003-05-30 2003-05-30 半導体装置用パッケージ
JPJP-P-2003-00155333 2003-05-30

Publications (1)

Publication Number Publication Date
KR20040103329A true KR20040103329A (ko) 2004-12-08

Family

ID=33562176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040037650A KR20040103329A (ko) 2003-05-30 2004-05-27 반도체 장치용 패키지

Country Status (5)

Country Link
US (4) US7285856B2 (ko)
JP (1) JP2004356569A (ko)
KR (1) KR20040103329A (ko)
CN (3) CN100483694C (ko)
TW (1) TW200428609A (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3961537B2 (ja) * 2004-07-07 2007-08-22 日本電気株式会社 半導体搭載用配線基板の製造方法、及び半導体パッケージの製造方法
US7776426B2 (en) * 2005-03-04 2010-08-17 Dowa Metaltech Co., Ltd. Ceramic circuit substrate and manufacturing method thereof
US7282797B2 (en) * 2005-05-27 2007-10-16 Motorola, Inc. Graded liquid crystal polymer package
JP4072176B2 (ja) 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
US7492044B2 (en) * 2005-10-06 2009-02-17 Lenovo (Singapore) Pte. Ltd. System and method for decreasing stress on solder holding BGA module to computer motherboard
TWI428241B (zh) * 2005-10-26 2014-03-01 Sumitomo Chemical Co 經浸漬樹脂之底板及其製造方法
JP2007139912A (ja) * 2005-11-15 2007-06-07 Sharp Corp 駆動素子実装表示装置
TWI354338B (en) * 2006-06-07 2011-12-11 Unimicron Technology Corp Carrier structure for semiconductor component and
US20080042276A1 (en) * 2006-08-17 2008-02-21 Daryl Carvis Cromer System and method for reducing stress-related damage to ball grid array assembly
US7616451B2 (en) 2006-10-13 2009-11-10 Stmicroelectronics S.R.L. Semiconductor package substrate and method, in particular for MEMS devices
JP5120267B2 (ja) * 2007-02-08 2013-01-16 住友ベークライト株式会社 積層体、積層体を含む回路基板、半導体パッケージおよび積層体の製造方法
EP2372756A1 (en) * 2007-03-13 2011-10-05 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and manufacturing method thereof
JP2008244311A (ja) * 2007-03-28 2008-10-09 Furukawa Electric Co Ltd:The 半導体パッケージ基板及び半導体装置
JP2009016818A (ja) * 2007-07-04 2009-01-22 Samsung Electro-Mechanics Co Ltd 多層印刷回路基板及びその製造方法
JP4509189B2 (ja) * 2007-08-08 2010-07-21 イビデン株式会社 Ｉｃチップ搭載用基板
US8455766B2 (en) 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
JP5173338B2 (ja) * 2007-09-19 2013-04-03 新光電気工業株式会社 多層配線基板及びその製造方法
JP2009135162A (ja) * 2007-11-29 2009-06-18 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
JP2009231635A (ja) * 2008-03-24 2009-10-08 Shinko Electric Ind Co Ltd 配線基板及びその製造方法、及び半導体装置及びその製造方法
KR100968278B1 (ko) * 2008-03-28 2010-07-06 삼성전기주식회사 절연시트 및 그 제조방법과 이를 이용한 인쇄회로기판 및그 제조방법
JP4961398B2 (ja) * 2008-06-30 2012-06-27 株式会社日立製作所 半導体装置
JP2010050150A (ja) * 2008-08-19 2010-03-04 Panasonic Corp 半導体装置及び半導体モジュール
JP5147678B2 (ja) * 2008-12-24 2013-02-20 新光電気工業株式会社 微細配線パッケージの製造方法
JP5367523B2 (ja) * 2009-09-25 2013-12-11 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP5079059B2 (ja) 2010-08-02 2012-11-21 日本特殊陶業株式会社 多層配線基板
US8378498B2 (en) 2010-09-09 2013-02-19 International Business Machines Corporation Chip assembly with a coreless substrate employing a patterned adhesive layer
US9117730B2 (en) * 2011-12-29 2015-08-25 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
IN2015DN00551A (ko) 2012-06-22 2015-06-26 Nikon Corp
JP2014045025A (ja) * 2012-08-24 2014-03-13 Sony Corp 配線基板及び配線基板の製造方法
US8994191B2 (en) * 2013-01-21 2015-03-31 Advanced Micro Devices (Shanghai) Co. Ltd. Die-die stacking structure and method for making the same
US8802504B1 (en) 2013-03-14 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
CN107548573A (zh) * 2015-07-31 2018-01-05 惠普发展公司，有限责任合伙企业 印刷电路板至模制化合物的接合部
JP7148278B2 (ja) * 2018-05-31 2022-10-05 新光電気工業株式会社 配線基板及びその製造方法
TW202044426A (zh) * 2019-05-20 2020-12-01 日月光半導體製造股份有限公司 半導體裝置封裝及其製造方法
JP7451880B2 (ja) * 2019-05-20 2024-03-19 Ｔｏｐｐａｎホールディングス株式会社 半導体パッケージおよび製造方法
CN113906561A (zh) * 2019-05-31 2022-01-07 超极存储器股份有限公司 半导体模块及其制造方法
US11233035B2 (en) * 2020-05-28 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US11990418B2 (en) * 2021-08-27 2024-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure with buffer structure and method for forming the same
WO2023127725A1 (ja) * 2021-12-28 2023-07-06 京セラ株式会社 スティフナ付き配線基板

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258648A (en) * 1991-06-27 1993-11-02 Motorola, Inc. Composite flip chip semiconductor device with an interposer having test contacts formed along its periphery
US6525414B2 (en) * 1997-09-16 2003-02-25 Matsushita Electric Industrial Co., Ltd. Semiconductor device including a wiring board and semiconductor elements mounted thereon
JPH11163208A (ja) 1997-12-01 1999-06-18 Mitsubishi Gas Chem Co Inc 多層プリント配線板
JPH11204173A (ja) 1997-12-19 1999-07-30 Molex Inc Ｂｇａ用コネクタ
US6303988B1 (en) * 1998-04-22 2001-10-16 Packard Hughes Interconnect Company Wafer scale burn-in socket
JP2000031642A (ja) 1998-07-13 2000-01-28 Nec Kansai Ltd ビルドアップ多層回路基板及びその製造方法。
WO1999059205A1 (fr) * 1998-05-12 1999-11-18 Mitsubishi Gas Chemical Company, Inc. Boitier plastique pour semiconducteurs et procede de production de cartes imprimees
JP3635219B2 (ja) 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP3213291B2 (ja) * 1999-06-29 2001-10-02 ソニーケミカル株式会社 多層基板及び半導体装置
JP2001036253A (ja) 1999-07-26 2001-02-09 Shinko Electric Ind Co Ltd 多層配線回路基板及びその製造方法
EP1744606A3 (en) * 1999-09-02 2007-04-11 Ibiden Co., Ltd. Printed circuit board and method for producing the printed circuit board
JP2001111233A (ja) 1999-10-07 2001-04-20 Mitsubishi Gas Chem Co Inc フリップチップ搭載用高密度多層プリント配線板
EP1100295B1 (en) * 1999-11-12 2012-03-28 Panasonic Corporation Capacitor-mounted metal foil and a method for producing the same, and a circuit board and a method for producing the same
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001274556A (ja) 2000-03-23 2001-10-05 Nec Corp プリント配線板
US6841862B2 (en) * 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
JP2002016173A (ja) 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体装置
US6720644B2 (en) * 2000-10-10 2004-04-13 Sony Corporation Semiconductor device using interposer substrate and manufacturing method therefor
JP2002289735A (ja) 2001-03-27 2002-10-04 Toshiba Corp 半導体装置
JP2003008203A (ja) 2001-06-27 2003-01-10 Mitsubishi Gas Chem Co Inc 炭酸ガスレーザーによる両面板へのブラインドビア孔の形成方法
JP2003298196A (ja) * 2002-04-03 2003-10-17 Japan Gore Tex Inc プリント配線板用誘電体フィルム、多層プリント基板および半導体装置

Also Published As

Publication number Publication date
US20100155933A1 (en) 2010-06-24
US7285856B2 (en) 2007-10-23
US20050006744A1 (en) 2005-01-13
US7696617B2 (en) 2010-04-13
CN100562997C (zh) 2009-11-25
CN101295700A (zh) 2008-10-29
US20100155114A1 (en) 2010-06-24
JP2004356569A (ja) 2004-12-16
CN101295701A (zh) 2008-10-29
CN100483694C (zh) 2009-04-29
TW200428609A (en) 2004-12-16
CN1574304A (zh) 2005-02-02
US20080042258A1 (en) 2008-02-21
CN100595913C (zh) 2010-03-24

Similar Documents

Publication Publication Date Title
KR20040103329A (ko) 반도체 장치용 패키지
KR101775150B1 (ko) 다층 라미네이트 패키지 및 그 제조방법
JP4661787B2 (ja) 配線基板とその製造方法
KR20060069231A (ko) 다단구성의 반도체모듈 및 그 제조방법
JP2007149870A (ja) 回路基板及び回路基板の製造方法。
US20110220396A1 (en) Wiring substrate and manufacturing method thereof
US20170006699A1 (en) Multilayer circuit board, semiconductor apparatus, and method of manufacturing multilayer circuit board
JP4183708B2 (ja) 部品内蔵基板の製造方法
US20100226110A1 (en) Printed wiring board, printed IC board having the printed wiring board, and method of manufacturing the same
JP6742682B2 (ja) 多層配線基板
JP6639934B2 (ja) 配線基板、半導体装置及び配線基板の製造方法
JP2020198432A (ja) プリント配線板装置およびその製造方法
JP2008118155A (ja) 半導体装置用パッケージ
JP2002368364A (ja) プリント配線基板とその製造方法
JP3925100B2 (ja) 多層プリント基板
JP3859225B2 (ja) 配線基板
JP2008078573A (ja) 部品内蔵型多層プリント配線板
JP3857042B2 (ja) 基板構造
JP2008118154A (ja) 半導体装置用パッケージ
JP2004281695A (ja) 多層プリント配線板、多層プリント配線板の製造方法、及び実装構造体
US6462282B1 (en) Circuit board for mounting bare chip
US20220248530A1 (en) Wiring substrate
JP2008159859A (ja) プリント板、及び、プリント板の製造方法
JP4881664B2 (ja) 配線板及び配線板の製造方法
JP2019110349A (ja) 多層配線基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application