KR20070032817A - 적층-다이 패키지에 있어서의 다이의 부착 방법 및 시스템 - Google Patents

적층-다이 패키지에 있어서의 다이의 부착 방법 및 시스템 Download PDF

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라울 마네폴리
시노부 코우라카타
니나 리치 부에나세다
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인텔 코포레이션
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Abstract

제1 처리 온도를 갖는 제1 다이-부착 재료를 사용하여 기판에 다이를 부착시키 단계; 및 제2 처리 온도를 갖는 제2 다이-부착 재료를 사용하여 후속 다이를 부착시켜 제2 다이를 부착시키는 공정으로 제1 다이-부착 재료가 열화되지 않도록 한 다층-다이 소자의 제조 방법. 일 실시양태에 있어서, 제1 다이-부착 재료는 열가소성 필름이고, 제2 및 후속 다이-부착 재료는 열가소성 필름의 재배합물이다.
적층 다이 소자, 다이 패키지

Description

적층-다이 패키지에 있어서의 다이의 부착 방법 및 시스템{METHODS AND SYSTEMS FOR ATTACHING DIE IN STACKED-DIE PACKAGES}
본 발명의 실시양태들은 일반적으로 집적 회로 소자 분야에 관한 것으로, 보다 상세하게는 다이를 적층하여 적층-다이 소자를 생성하는 방법에 대한 것이다.
칩들이 회로 보드의 표면 상에 보다 조밀하게 패키징 될 수 있다면, 모듈의 치수 및 비용이 절감될 수 있고 시스템 성능이 향상될 수 있다. 패키징 밀도를 최대화시키는 데 있어서 한 가지 가능한 방법은 칩들을 서로의 상부에 위치시켜 적층-칩 소자 또는 적층-다이 소자로 불리는 3-차원 적층물을 형성하는 것을 포함한다. 지난 수년간 칩의 적층을 가능하게 하는 것에 대한 관심은 지대하였다. 이러한 칩-적층 방식은 스페이서(spacer)를 사용하거나 베벨링(beveling) 기술을 이용하여 같은 크기의 다수 칩들을 적층하거나 와이어 본딩(wire-bond)을 용이하게 하기 위해 크기가 작아지는 다수의 칩들을 적층시키는 것을 포함한다. 전형적으로 적층 다이 소자의 최하부 다이는 다이-부착 재료, 예를 들어 페이스트계 접착제를 사용하여 기판에 부착된다. 동일한 다이-부착 재료가 적층-다이 소자에 있어서의 후속 다이를 차례로 부착시키는 데 사용된다. 전형적으로 페이스트계 접착제는 액체로 도포되고, 다이는 기판 (또는 또 다른 다이) 상에 위치되며, 그 다음 접착제가 경화된다. 경화 중에, 접착제는 비교적 높은 온도까지 상승된다. 적층-다이 소자의 후속 다이를 부착시키기 위해, 공정은 반복된다. 현재의 전형적인 소자에 있어서의 2-4 개 적층 다이로부터 가까운 장래의 6-8 개 이상의 적층 다이로까지, 보다 많은 다이를 적층시키는 쪽으로 경향이 움직임에 따라, 다이-부착 재료의 문제점이 나타난다. 각각의 후속 접착제 층을 경화시키기 위해 반복적으로 온도를 올리다 보면, 먼저 도포된 접착제 층들의 열화가 초래된다.
또한, 일부 경우, 페이스트계 접착제를 다이-부착 재료로서 사용하는 것은 적절하지 않으며, 이는 필름 다이-부착 재료로 대체되고 있다. 예를 들어, 일부 적용에 대해서는 초박형의 다이가 바람직할 수 있다. 전형적인 다이의 두께는 725 ㎛ 일 수 있으나, 주어진 적용 (예를 들어, 무선 통신) 에 대해서는, 25 ㎛ 두께의 다이가 바람직할 수 있다. 이러한 박형의 다이에 있어서, 다이의 일측으로부터 타측까지의 금속 밀도가 불균일하면 다이가 뒤틀릴 수 있다. 이러한 뒤틀림(warping) 때문에 페이스트계 접착제를 다이-부착 재료로 사용하는 것이 문제되는데, 이는 뒤틀린 다이가 경화 공정 내내 페이스트계 접착제와 접촉을 유지하지 못하기 때문이다.
또한, 다이 패키지가 다이와 대략 같은 치수를 갖는 경우에, 다이 부착 재료로 페이스트계 접착제를 사용하게 되면 페이스트가 배어나오는 결과가 초래될 수 있으며, 이는 후속 와이어-본딩 공정에 손상을 줄 수 있다.
이러한 문제점들은 필름 다이-부착 재료, 예를 들어 열가소성계 필름(thermoplastic-based film)을 사용하는 라미네이션(lamination) 공정의 이용을 통해 검토되며, 이는 적층 칩 규모의 패키지에서 선택되는 다이-부착 재료로 인기를 얻기 시작하고 있다. 이러한 재료는 양호한 유동성 및 접착/응집 강도를 포함하는 바람직한 특성들을 많이 가지고 있다.
다이-부착 재료용으로 열가소성 필름을 사용하는 전형적인 라미네이션 공정에 있어서, 다이는 고온 및 고압 하에서 기판(또는 또 다른 다이)에 라미네이션된다. 필름은 라미네이션 공정 중에 다이를 편평(뒤틀림 방지)하게 유지할 만큼의 충분한 접착 강도를 갖는다. 후속 다이를 부착해서 적층-다이 소자를 형성하기 위해, 공정은 반복된다. 이는 이전에 부착된 다이의 다이-부착 필름이 반복되는 라미네이션 공정 중에 열 및 압력 처리된다는 것을 의미한다.
반복되는 열처리 공정은 다이 부착 필름에 공극 및 응력을 초래하여 탈라미네이션(delamination) 및 뒤틀림을 초래할 수 있다. 따라서, 연속되는 라미네이션 공정 도중 극도의 주의를 기울여 다이 부착 필름이 탈라미네이션되거나 과도하게 변형되는 것을 방지하여야만 한다. 이는 적층-다이 소자 중의 수개 다이를 가로지르는 무공극 결합 라인(void-free bond line)의 달성도를 제한한다. 또한, 반복되는 고온/고압 처리공정에 기인한 공극, 균열(crack) 및 다른 결함들은 성능 신뢰도 상의 감소를 초래한다.
본 발명은 본 발명의 실시양태들을 예시하기 위해 첨부되는 도면 및 이하의 설명을 참조하여 더욱 이해될 수 있다:
도 1은 본 발명의 일 실시양태에 따른 적층-다이 소자를 생성하는 공정을 나타낸 것이고;
도 2는 본 발명의 일 실시양태에 따른 적층-다이 소자를 나타낸 것이고;
도 3a는 전형적인 열가소성 필름에 대한 탄성계수(modulus)/온도 그래프를 나타낸 것이고; 및
도 3b는 본 발명의 일 실시양태에 따른 세 가지 열가소성 필름 각각에 대한 탄성계수/온도 그래프를 나타낸 것이다.
이하에서는 다수의 세부 특정 사항들을 설명한다. 그러나, 본 발명의 실시양태들은 이들 세부 특정 사항들 없이 실시될 수 있음을 이해하여야 한다. 기타의 경우에 있어서, 본원 명세서의 이해를 불명확하게 하지 않기 위해 공지의 회로, 구조 및 기술은 상세히 나타내지 않았다.
명세서에 걸쳐 "일 실시양태" 또는 "소정의 실시양태"란 표현은 실시양태와 관련하여 기술되는 특정의 특징, 구조 또는 특성이 본 발명의 적어도 일 실시양태에 포함된다는 것을 의미한다. 따라서, "일 실시양태에 있어서" 또는 "소정의 실시양태에 있어서"란 구절이 명세서의 여러 곳에서 나타난다 하여도 반드시 모두 동일한 실시양태를 가리키는 것은 아니다. 또한, 특정의 특징들, 구조들 또는 특성들이 하나 이상의 실시양태에서 임의의 적합한 방식으로 조합될 수 있다.
또한, 발명의 요지들은 개시된 단일의 실시양태의 특징들 모두보다 적게 존재한다. 따라서, 상세한 설명 뒤에 따르는 청구항들은 본 상세한 설명에 명확하게 포함되며, 각 청구항은 그 자체로 본 발명의 개별적인 실시양태로서 존재한다.
도 1은 본 발명의 일 실시양태에 따른 적층-다이 소자를 생성하는 공정을 나타낸 것이다. 도 1에 보인 공정 100은 단계 105에서 시작되는데, 여기서 제1 다이-부착 재료가 선택된다. 제1 다이-부착 재료는 이와 관련된 처리 온도를 갖는다. 예를 들어, 제1 다이-부착 재료가 페이스트계 접착제인 경우, 처리 온도는 일 실시양태를 위한 페이스트계 접착제의 경화 온도일 수 있다. 대안적인 실시 양태에 있어서, 제1 다이-부착 재료가 열가소성 필름인 경우, 처리 온도는 열가소성 필름의 유리 전이 온도(Tg)를 초과한다.
단계 110에서, 제1 다이는 제1 다이-부착 재료를 사용하여 기판에 부착된다. 제1 다이-부착 재료와 관련된 처리 온도는 다이 및 기판의 허용 온도보다 높지 않다.
단계 115에서, 제2 다이-부착 재료가 선택된다. 제2 다이-부착 재료는 이와 관련된 처리 온도를 가지며, 이는 제1 다이-부착 재료와 관련된 온도보다 낮다. 제2 다이-부착 재료가 제1 다이-부착 재료와 관련된 온도보다 충분히 낮은 관련 처리 온도를 갖도록 선택하여 제2 다이-부착 재료의 처리공정(예, 경화 또는 라미네이션)이 이전에 처리된 제1 다이-부착 재료를 특정 정도로 두드러지게 열화시키지는 않을 것이다. 즉, 제2 다이-부착 재료의 처리공정은, 적층-다이 소자가 그 의도된 목적으로 작동되지 않을 정도로, 탈라미네이션, 뒤틀림 또는 기타 결함을 초래하지는 않을 것이다.
단계 120에서, 제2 다이는 상부에 적층되고, 제2 다이-부착 재료를 사용하여 제1 다이에 부착된다.
도 2는 본 발명의 일 실시양태에 따른 적층-다이 소자를 나타낸 것이다. 도 2에 보인 적층-다이 소자(200)는 기판(210)의 하부 면(211) 상에 형성된 전도성 볼(220)을 구비한 기판(210)을 포함한다. 전도성 볼(220)은 기판(210)을 마더보드(미도시)에 전기적으로 연결한다. 다이(230a)는 기판(210)의 상부 면(212) 상에 배치된다. 다이-부착 재료(DA1)는 기판(210)과 다이(230a) 사이에 배치되고, 다이(230a)를 기판(210)에 부착시킨다. 본 발명의 일 실시양태에 따라, DA1은 관련 처리 온도, TDA1을 갖는다.
다이(230b)는 다이(230a) 상부에 적층되고, 다이-부착 재료(DA2)에 의해 다이(230a)에 부착된다. 본 발명의 일 실시양태에 있어서, DA2는 TDA1보다 낮은, 관련 처리 온도, TDA2를 갖는다.
다이(230c)는 다이(230b) 상부에 적층되고, 다이-부착 재료(DA3)에 의해 다이(230b)에 부착된다. 본 발명의 일 실시양태에 있어서, DA3는 TDA2보다 낮은, 관련 처리 온도, TDA3를 갖는다.
도 2에 보인 바와 같이, 적층 다이(230a-230c)는 기판(210)에 와이어-본딩되고/되거나 와이어-본드(231)에 의해 서로서로 결합된다. 각각의 적층 다이 230a-230c는 메모리 칩 또는 논리 처리 칩일 수 있다. 본 발명의 일 실시양태에 있어서, 다이(230a)는 논리 처리 칩이고, 다이(230b) 및 (230c)는 메모리 칩(예를 들어, 플레쉬 메모리 소자)일 수 있다. 또한, 적층-다이 소자를 형성하는 다이의 개수는 예시적이며, 더 많거나 더 적은 다이들이 본 발명의 여러 가지 대안적인 실시양태에 따른 소자를 구성할 수 있다.
본 발명의 일 실시양태에 따른 다수의 다이 부착 재료의 각각은 열가소성 필름일 수 있다. 통상적으로, 필름은 기판에 적용되며, 열가소성 필름의 Tg 이상의 라미네이션 공정을 위한 특정 온도까지 가열된다. 즉, 신뢰성 있는 라미네이션을 제공하기 위해, 필름은 연성 및 가요성이어야 한다. Tg는 이를 초과한 온도에서는 열가소성 필름이 부드러워지고 유연해지는 온도이며, 그 미만에서는 단단해지고 부러지기 쉬운 성질을 갖는 온도이다. 필름을 Tg 이상으로 상승시킨 후, 이어서 다이를 가압 하에 기판에 라미네이션시켜 뒤틀림을 방지한다. 도 3a는 전형적인 열가소성 필름에 대한 탄성계수(modulus)/온도 그래프를 나타낸 것이다. 도 3a에 보인 바와 같이, 필름에 대한 Tg는 대략 60℃이다. 전형적인 라미네이션 공정은 대략 100 MPa 이하의 탄성계수에서, 이상적으로는 0 MPa에 가까운 탄성계수에서 효과적이다. 따라서, 이러한 필름을 위한 라미네이션 온도는 Tg 이상이고, 대략 120℃이다.
문제는 후속 다이를 적용해서 적층-다이 소자를 형성하는 경우에 발생한다. 동일한 Tg를 갖는 동일한 필름이 후속 다이를 부착시키는 데 사용되기 때문에, 이전에 적용된 필름은 다시 Tg 이상으로 상승된다. 반복적인 전이과정은 전술한 바와 같이 필름을 열화시킬 수 있고, 다이를 뒤틀리게 할 수 있다.
본 발명의 일 실시양태에 따라, 열가소성 필름은 다이를 기판(예를 들어, 도 2의 DA1)에 부착시키는 데 사용된다. 열가소성 필름은 상업적으로 입수가능한 폴리아마이드계 재료 또는 에폭시일 수 있다. 후속 다이는 전술한 바와 같은 제2 필름을 사용하여 적층-다이 소자를 형성하기 위해 부착될 수 있다. 본 발명의 일 실시양태에 따라, 제2 필름은 더 낮은 Tg를 갖는 상업적으로 입수가능한 또 다른 다이-부착 재료일 수 있다. 본 발명의 대안적인 실시양태에 있어서, 제2 필름은 더 낮은 Tg를 갖는 열가소성 필름의 재배합물(reformulation)일 수 있다. 중합체의 Tg는 가소제를 혼입시켜 낮출 수 있다. 가소제는 중합체의 자유 부피를 증가시키기 위해 혼입되는 작은 분자인 것으로, 중합체를 저온에서 더 유연하게 만든다. 열가소성 필름의 Tg를 낮추기 위해 사용될 수 있는 일부 전형적인 가소제는 저분자량 폴리이미드, 아민 종결된 고무 및 저분자량 에폭시를 포함한다.
도 3b는 본 발명의 일 실시양태에 따른 세 가지 열가소성 필름 각각에 대한 탄성계수/온도 그래프를 나타낸 것이다. 도 3b에 보인 바와 같이, 제1 다이-부착 필름(DA1)에 대한 탄성계수/온도 그래프는 도 3a에 도시되어 있고, 100 MPa 이하의 바람직한 탄성계수를 달성하기 위해서는 대략 120℃의 처리 온도가 필요하다. DA1은 Tg로, 대략 60℃의 Tg1을 갖는다. 제2 다이-부착 재료(DA2)는 DA1의 재배합물일 수 있으며, 더 낮은 Tg인 Tg2를 가지므로, 100 MPa 이하의 바람직한 탄성계수를 달성하기 위해서는 단지 약 90℃의 처리 온도가 필요하다. Tg2는 대략 45℃이다. 따라서, DA2를 사용하는 라미네이션 공정 도중, DA1이 어느 정도까지는 전이될 것이지만, 열화 및 뒤틀림을 감소시킬 만큼의 충분한 강성은 유지하고 있을 것이다. 제3 다이-부착 재료(DA3)는 DA1의 재배합물일 수 있으며, 여전히 낮은 Tg인 Tg3를 가지므로, 100 MPa 이하의 바람직한 탄성계수를 달성하기 위해서는 단지 약 90℃의 처리 온도를 필요로 한다. Tg3는 대략 30℃이다. 따라서, DA3를 사용하는 라미네이션 공정 도중, DA2가 어느 정도까지는 전이될 것이고, DA1은 덜 전이될 것이며, 모두 열화 및 뒤틀림을 감소시킬 만큼의 충분한 강성은 유지하고 있을 것이다.
일반적인 사항들
볼 발명의 실시양태들은 제1 다이-부착 재료를 사용하여 다이를 기판에 부착시키는 것과 (더 낮은 처리 온도를 연속적으로 갖는) 다른 다이-부착 재료들을 사용하여 하나 이상의 추가적인 다이를 제1 다이에 반복적으로 부착시켜 적층-다이 소자를 형성하는 것을 기술하고 있다. 대안적인 실시양태에 있어서, 이용된 각 다이-부착 재료들은 다수의 다이들을 연속적으로 부착시키는 데 사용될 수 있다. 각 다이-부착 재료와 연속적으로 부착될 수 있는 다이의 개수에 변화를 가할 수 있으며, 이는 다이-부착 재료 및 그와 관련된 처리 온도에 의존한다. 예를 들어, 비교적 높은 Tg를 갖는 다이-부착 필름은 하나 이상의 전이 후에 심각한 열화를 나타낼 수 있으며, 이에 따라 그 특정 필름을 사용하여 단지 하나의 다이를 부착시키는 것이 바람직할 수 있다. 그 결과로, 적층-다이 소자의 제작 공정에서, 비교적 낮은 Tg를 갖는 또 다른 다이-부착 필름이 사용될 수 있다. 이는 보다 저온인 온도에서 전이과정을 반복하는 것이 필름에 유해하지 않기 때문에, 이러한 필름을 사용하여 2 개 이상의 다이를 부착시키는 것이 가능할 수 있다.
본 발명의 실시양태는 여러 가지 단계를 갖는 공정으로 설명되었다. 이러한 단계는 예시적이며, 그들의 기본형으로 설명될 수 있으나, 여러 가지 실시양태에 따른 본 발명의 기본 범주를 벗어나지 않고 단계들을 공정에 추가하거나 제거할 수도 있다. 예를 들어, 도 1을 참조로 전술된 공정(100)은 적층-다이 소자를 형성하기 위해 연속적인 다이-부착 재료를 결정하고 연속적인 다이를 부착시키는 데 사용하는 단계를 추가로 포함할 수 있다.
본 발명을 몇몇 실시양태들로 설명하였지만, 당업계의 숙련자는 본 발명이 기재된 실시양태들에 한정되지 않는다는 것과 첨부된 청구항의 범위 및 사상의 범주 내에서 수정 및 변경을 가하여 실시될 수 있다는 것을 인지할 것이다. 따라서, 이러한 기재는 제한적인 것이 아니라 예시적인 것으로 간주되어야 한다.

Claims (30)

  1. 기판;
    제1 다이를 상기 기판에 부착시키며 제1 관련 처리 온도를 갖는 제1 다이-부착 재료; 및
    제2 다이를 상기 제1 다이에 부착시키며 제2 관련 처리 온도를 갖는 제2 다이-부착 재료
    를 포함하는 장치.
  2. 제1항에 있어서,
    상기 제2 관련 처리 온도가 상기 제1 관련 처리 온도보다 낮아, 상기 제1 다이-부착 재료가 상기 제2 관련 처리 온도로 처리되어도 특정 정도로 열화되지 않는 장치.
  3. 제1항에 있어서,
    상기 제1 다이-부착 재료가 제1 열가소성 필름을 포함하고, 상기 제2 다이-부착 재료가 제2 열가소성 필름을 포함하는 장치.
  4. 제3항에 있어서,
    상기 제1 열가소성 필름이 제1 유리 전이 온도를 갖고, 상기 제2 열가소성 필름이 상기 제1 유리 전이 온도보다 낮은 제2 유리 전이 온도를 갖는 장치.
  5. 제1항에 있어서,
    상기 제2 다이 상에 연속적으로 적층된 하나 이상의 추가적인 다이를 추가로 포함하되, 그 각각이 연속적인 다이-부착 재료를 사용하여 이전 다이에 부착되는 장치.
  6. 제1항에 있어서,
    상기 제1 다이-부착 재료가 열가소성 필름을 포함하고, 상기 제2 다이-부착 재료가 상기 열가소성 필름의 재배합물(reformulation)을 포함하는 장치.
  7. 제6항에 있어서,
    상기 제2 다이-부착 재료가, 상기 열가소성 필름에 첨가되어 상기 열가소성 필름의 재배합물을 초래하는 가소제를 포함하는 장치.
  8. 제7항에 있어서,
    상기 가소제가 저분자량 폴리이미드, 아민 종결된 고무 및 저분자량 에폭시로 이루어진 군으로부터 선택되는 장치.
  9. 제1항에 있어서,
    상기 제1 다이-부착 재료가 제1 페이스트계 접착제를 포함하고, 상기 제2 다이-부착 재료가 제2 페이스트계 접착제를 포함하는 장치.
  10. 제1항에 있어서,
    상기 제1 다이-부착 재료가 제1 에폭시를 포함하고, 상기 제2 다이-부착 재료가 제2 에폭시를 포함하는 장치.
  11. 제1항에 있어서,
    논리 처리 소자가 상기 제1 다이 상에 장착되고, 메모리 소자가 상기 제2 다이 상에 장착되되, 상기 메모리 소자가 상기 논리 처리 소자에 결합되는 장치.
  12. 기판;
    제1 다이-부착 재료;
    제1 관련 처리 온도를 갖는 제1 다이-부착 재료를 사용하여 상기 기판 및 상호 간에 부착되는 하나 이상의 다이의 제1 세트; 및
    하나 이상의 후속 다이-부착 재료를 사용하여 하나 이상의 다이의 이전 세트 및 상호 간에 부착되되, 각각의 후속 다이-부착 재료가 상기 제1 관련 처리 온도 및 각각의 이전 개별 관련 처리 온도보다 더 낮도록 각각의 개별 관련 처리 온도를 갖는, 대응하는 하나 이상의 다이의 후속 세트
    를 포함하는 장치.
  13. 제12항에 있어서,
    상기 제1 다이-부착 재료가 제1 유리 전이 온도를 갖는 열가소성 필름을 포함하고, 상기 후속 다이-부착 재료의 각각이 각자의 상기 열가소성 필름의 재배합물을 포함하되, 각각의 후속 다이-부착 재료가 각자의 유리 전이 온도를 갖는 장치.
  14. 제13항에 있어서,
    상기 후속 다이-부착 재료의 각각이, 상기 열가소성 필름에 첨가되어 상기 후속 다이-부착 재료 각각의 상기 열가소성 필름의 재배합물을 초래하는 가소제를 포함하는 장치.
  15. 제14항에 있어서,
    상기 가소제가 저분자량 폴리이미드, 아민 종결된 고무 및 저분자량 에폭시로 이루어진 군으로부터 선택되는 장치.
  16. 제12항에 있어서,
    상기 제1 다이-부착 재료가 제1 페이스트계 접착제를 포함하고, 상기 후속 다이-부착 재료의 각각이 각자의 다른 페이스트계 접착제를 포함하는 장치.
  17. 제12항에 있어서,
    논리 처리 소자가 다이가 상기 하나 이상의 다이의 제1 세트의 제1 다이 상에 장착되고, 메모리 소자가 상기 하나 이상의 다이의 제1 세트의 하나 이상의 나머지 다이 중 적어도 하나에 및 하나 이상의 다이의 후속 세트의 하나 이상의 다이 상에 장착되되, 상기 메모리 소자가 상기 논리 처리 소자에 결합되는 장치.
  18. 제1 관련 처리 온도를 갖는 제1 다이-부착 재료를 선택하는 단계;
    상기 제1 다이-부착 재료를 사용하여 하나 이상의 다이의 제1 세트를 기판 및 상호 간에 부착시키는 단계;
    제2 관련 처리 온도를 갖되, 상기 제2 관련 처리 온도가 상기 제1 관련 처리 온도보다 낮아 상기 제1 다이-부착 재료가 상기 제2 관련 처리 온도로 처리되어도 특정 정도로 열화되지 않는 제2 다이-부착 재료를 선택하는 단계; 및
    상기 제2 다이-부착 재료를 사용하여 하나 이상의 다이의 제2 세트를 상기 하나 이상의 다이의 제1 세트 및 상호 간에 부착시키는 단계
    를 포함하는 방법.
  19. 제18항에 있어서,
    상기 제1 다이-부착 재료가 제1 열가소성 필름을 포함하고, 상기 제2 다이-부착 재료가 제2 열가소성 필름을 포함하는 방법.
  20. 제19항에 있어서,
    상기 제1 열가소성 필름이 제1 유리 전이 온도를 갖고, 상기 제2 열가소성 필름이 상기 제1 유리 전이 온도보다 낮은 제2 유리 전이 온도를 갖는 방법.
  21. 제18항에 있어서,
    하나 이상의 다이의 하나 이상의 추가적인 세트를 상기 하나 이상의 다이의 제2 세트 상에 연속적으로 부착시키되, 상기 하나 이상의 다이의 하나 이상의 추가적인 세트의 각각을 하나 이상의 다이의 이전 세트 및 상호 간에 각자 다른 다이-부착 재료를 사용하여 부착시키는 것을 추가로 포함하는 방법.
  22. 제18항에 있어서,
    상기 제1 다이-부착 재료가 열가소성 필름을 포함하고, 상기 제2 다이-부착 재료가 상기 열가소성 필름의 재배합물을 포함하되, 상기 열가소성 필름의 재배합물은 상기 열가소성 필름에 가소제를 첨가함으로써 초래되는 것인 방법.
  23. 제22항에 있어서,
    상기 가소제가 저분자량 폴리이미드, 아민 종결된 고무 및 저분자량 에폭시로 이루어진 군으로부터 선택되는 방법.
  24. 제18항에 있어서,
    상기 제1 다이-부착 재료가 제1 페이스트계 접착제를 포함하고, 상기 제2 다이-부착 재료가 제2 페이스트계 접착제를 포함하는 방법.
  25. 제18항에 있어서,
    상기 제1 다이-부착 재료가 제1 에폭시를 포함하고, 상기 제2 다이-부착 재료가 제2 에폭시를 포함하는 방법.
  26. 제1 다이;
    상기 제1 다이에 장착되는 논리 처리 소자;
    하나 이상의 추가적인 다이;
    상기 하나 이상의 추가적인 다이의 각각에 장착되는 하나 이상의 메모리 소자;
    상기 제1 다이를 기판에 부착시키며 제1 관련 처리 온도를 갖는 제1 다이-부착 재료; 및
    상기 하나 이상의 추가적인 다이의 대응 세트를 이전 다이 및 상호 간에 부착시키는 하나 이상의 후속 다이-부착 재료로서, 각각의 후속 다이-부착 재료가 상기 제1 관련 처리 온도 및 각각의 이전 개별 관련 처리 온도보다 낮도록 각각의 개별 관련 처리 온도를 갖는 하나 이상의 후속 다이-부착 재료
    를 포함하는 시스템.
  27. 제26항에 있어서,
    상기 제1 다이-부착 재료가 제1 유리 전이 온도를 갖는 열가소성 필름을 포함하고, 상기 후속 다이-부착 재료의 각각이 개별의 상기 열가소성 필름의 재배합물을 포함하되, 각각의 후속 다이-부착 재료가 개별의 유리 전이 온도를 갖는 시스템.
  28. 제27항에 있어서,
    상기 후속 다이-부착 재료의 각각이 상기 열가소성 필름에 가소제를 첨가함으로써 초래되는 상기 열가소성 필름의 재배합물을 포함하는 시스템.
  29. 제28항에 있어서,
    상기 가소제가 저분자량 폴리이미드, 아민 종결된 고무 및 저분자량 에폭시로 이루어진 군으로부터 선택되는 시스템.
  30. 제26항에 있어서,
    상기 제1 다이-부착 재료가 제1 페이스트계 접착제를 포함하고, 상기 후속 다이-부착 재료의 각각이 개별의 다른 페이스트계 접착제를 포함하는 시스템.
KR1020077003448A 2004-08-13 2005-07-29 적층-다이 패키지에 있어서의 다이의 부착 방법 및 시스템 KR20070032817A (ko)

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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158807A1 (en) * 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070152314A1 (en) * 2005-12-30 2007-07-05 Intel Corporation Low stress stacked die packages
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
TWI335654B (en) * 2007-05-04 2011-01-01 Advanced Semiconductor Eng Package for reducing stress
CN105140136B (zh) 2009-03-30 2018-02-13 高通股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
TW289900B (ko) * 1994-04-22 1996-11-01 Gould Electronics Inc
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US20010006677A1 (en) * 1996-10-29 2001-07-05 Mcginity James W. Effervescence polymeric film drug delivery system
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
WO1999045079A1 (en) * 1998-03-05 1999-09-10 Omnova Solutions Inc. Easily cleanable polymer laminates
US6212767B1 (en) * 1999-08-31 2001-04-10 Micron Technology, Inc. Assembling a stacked die package
AU7247000A (en) * 2000-01-11 2001-07-19 Givaudan Sa Composite materials
JP2001250907A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体装置及びその製造方法
WO2001082363A1 (en) * 2000-04-25 2001-11-01 Hitachi Chemical Co., Ltd. Adhesive for circuit connection, circuit connection method using the same, and circuit connection structure
US6858941B2 (en) * 2000-12-07 2005-02-22 International Business Machines Corporation Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array
JP2002246539A (ja) * 2001-02-19 2002-08-30 Hitachi Ltd 半導体装置の製造方法
JP3839323B2 (ja) * 2001-04-06 2006-11-01 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2002367172A (ja) * 2001-06-05 2002-12-20 Tdk Corp マルチレベル光記録媒体、マルチレベル記録方法およびマルチレベル再生方法
JP3719234B2 (ja) * 2001-08-06 2005-11-24 日立化成工業株式会社 半導体用接着フィルム、およびこれを用いた半導体用接着フィルム付きリードフレームならびに半導体装置
JP2003124236A (ja) * 2001-10-09 2003-04-25 Mitsui Chemicals Inc 接着材料およびそれらを用いたスタックパッケージ
JP4343493B2 (ja) * 2002-06-19 2009-10-14 三井化学株式会社 半導体チップの積層方法
JP4705748B2 (ja) * 2003-05-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20040245651A1 (en) * 2003-06-09 2004-12-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2005101312A (ja) * 2003-09-25 2005-04-14 Renesas Technology Corp 半導体装置の製造方法

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