DE112005001962T5 - Verfahren und Systeme zum Anbringen von Chips in gestapelten Chipbausteinen - Google Patents

Verfahren und Systeme zum Anbringen von Chips in gestapelten Chipbausteinen Download PDF

Info

Publication number
DE112005001962T5
DE112005001962T5 DE112005001962T DE112005001962T DE112005001962T5 DE 112005001962 T5 DE112005001962 T5 DE 112005001962T5 DE 112005001962 T DE112005001962 T DE 112005001962T DE 112005001962 T DE112005001962 T DE 112005001962T DE 112005001962 T5 DE112005001962 T5 DE 112005001962T5
Authority
DE
Germany
Prior art keywords
die attach
attach material
chip
chips
thermoplastic film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE112005001962T
Other languages
English (en)
Other versions
DE112005001962B4 (de
Inventor
Rahul Pheonix Manepalli
Shinobu Tsukuba Kourakata
Nina Ricci Sta. Cruz Buenaseda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112005001962T5 publication Critical patent/DE112005001962T5/de
Application granted granted Critical
Publication of DE112005001962B4 publication Critical patent/DE112005001962B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32135Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838Bonding techniques
    • H01L2224/8385Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06593Mounting aids permanently on device; arrangements for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/0665Epoxy resin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Die Bonding (AREA)
  • Adhesive Tapes (AREA)
  • Lining Or Joining Of Plastics Or The Like (AREA)
  • Adhesives Or Adhesive Processes (AREA)
  • Laminated Bodies (AREA)

Abstract

Vorrichtung, die Folgendes umfaßt:
ein Substrat;
ein erstes Chipbefestigungsmaterial, mit dem ein erster Chip an dem Substrat angebracht wird, wobei das erste Chipbefestigungsmaterial eine erste zugehörige Verarbeitungstemperatur aufweist; und
ein zweites Chipbefestigungsmaterial, mit dem ein zweiter Chip an dem ersten Chip angebracht wird, wobei das zweite Chipbefestigungsmaterial eine zweite zugehörige Verarbeitungstemperatur aufweist.

Description

  • GEBIET DER ERFINDUNG
  • Ausführungsformen der Erfindung betreffen im Allgemeinen das Gebiet der Bauelemente integrierter Schaltkreise und insbesondere Verfahren zum Stapeln von Chips zur Schaffung eines Bauelements aus gestapelten Chips.
  • AUSGANGSSITUATION DER ERFINDUNG
  • Wenn Chips auf der Oberfläche einer Leiterplatte dichter gepackt werden können, können die Abmessungen und Kosten eines Moduls reduziert und die Leistung des Systems verbessert werden. Ein durchführbares Verfahren zur Maximierung der Packungsdichte schließt die Möglichkeit ein, Chips oben aufeinander zu legen, um dreidimensionale Stapel zu bilden, die als Bauelemente aus gestapelten Chips bezeichnet werden. In den vergangenen Jahren hat ein großes Interesse daran bestanden, überall dort Chips zu stapeln, wo es möglich ist. Solche Konfigurationen zum Stapeln von Chips beinhalten das Stapeln einer ganzen Reihe von Chips mit abnehmender Größe zur Erleichterung des Drahtbondens oder das Stapeln einer Anzahl von Chips mit gleicher Größe unter Verwendung von Abstandsschichten oder unter Anwendung einer Abschrägungstechnik. Normalerweise wird der unterste Chip im Bauelement aus gestapelten Chips an der Substrat angebracht, und zwar unter Verwendung eines Chipbefestigungsmaterials, wie z.B. eines pastenbasierten Klebstoffs. Das gleiche Chipbefestigungsmaterial wird dafür verwendet, einen nachfolgenden Chip in dem Bauelement aus gestapelten Chips aneinander zu befestigen. Normalerweise wird der pastenbasierte Klebstoff als Flüssigkeit verwendet. Der Chip wird auf das Substrat gelegt (oder auf einen anderen Chip) und der Klebstoff wird dann ausgehärtet. Während des Aushärtens wird der Klebstoff auf eine relativ hohe Temperatur erhitzt. Um dann einen weiteren Chip an dem Bauelement aus gestapelten Chips anzubringen, wird dieser Vorgang wiederholt. Da der Trend dahin geht, immer mehr Chips aufeinander zu stapeln, und zwar von 2-4 gestapelten Chips in zur Zeit typischen Bauelementen bis zu 6-8 gestapelten Chips in der nahen Zukunft oder sogar noch mehr, entstehen Probleme mit dem Chipbefestigungsmaterial. Das wiederhol te Erhitzen beim Aushärten jeder weiteren Klebstoffschicht verursacht einen Güteverlust der vorher aufgebrachten Klebstoffschichten.
  • Außerdem ist in einigen Situationen die Verwendung eines pastenbasierten Klebstoffs als Chipbefestigungsmaterial nicht optimal und wird durch einen Film als Chipbefestigungsmaterial ersetzt. So z.B. kann für einige Anwendungen ein äußerst dünner Chip gewünscht werden. Ein typischer Chip kann 725 Mikrometer stark sein, jedoch kann für eine bestimmte Anwendung (z.B. für drahtlose Fernmeldeverbindungen) möglicherweise ein Chip gewünscht werden, der 25 Mikrometer stark ist. Bei solch einem dünnen Chip führt die Ungleichmäßigkeit der Metalldichte von einer Seite des Chips zur anderen dazu, daß der Chip sich verzieht. Ein solches Verziehen macht die Verwendung eines pastenbasierten Klebstoffs als Chipbefestigungsmaterial zu einem Problem, da der verzogene Chip während des gesamten Aushärtungsvorgangs nicht mehr in Kontakt mit dem pastenbasierten Klebstoff steht.
  • Außerdem kann, wenn der Chipbaustein Abmessungen hat, die dem Chip annähernd gleich kommen, die Verwendung eines pastenbasierten Klebstoffs für das Chipbefestigungsmaterial zu einem Auslaufen der Paste führen, was wiederum den weiteren Drahtbondprozeß stören kann.
  • Diese Probleme werden durch die Anwendung eines Laminierverfahrens bewältigt, bei dem man ein filmartiges Chipbefestigungsmaterial verwendet, wie z.B. ein thermoplastischer Film, der anfängt, als erstklassiges Chipbefestigungsmaterial bei gestapelten Chipbausteinen populär zu werden. Ein derartiges Material verfügt über viele erwünschte Eigenschaften, zu denen auch eine gute Fließfähigkeit und eine gute Haft-/Kohäsionsfestigkeit gehören.
  • Bei einem typischen Laminierverfahren unter Verwendung eines thermoplastischen Films für das Chipbefestigungsmaterial wird der Chip unter hoher Temperatur und unter hohem Druck an das Substrat (oder an einen anderen Chip) laminiert. Der Film besitzt eine ausreichende Haftfestigkeit, um den Chip während des Laminierverfahrens flach zu halten (ein Verziehen zu verhindern). Um einen weiteren Chip anzubringen, damit ein Bauelement aus gestapelten Chips entstehen kann, wird der Prozeß wiederholt. Das bedeutet, daß der Chipbefestigungsfilm eines vorher angebrachten Chips der Hitze und dem Druck wiederholter Laminierverfahren ausgesetzt wird.
  • Die wiederholte thermische Bearbeitung kann Poren und Spannungen in dem Chipbefestigungsfilm hervorrufen, was wiederum zur Delaminierung und zum Verziehen führen kann. Infolgedessen muß man während aufeinander folgender Laminierverfahren äußerste Vorsicht walten lassen, um zu verhindern, daß vorher aufgebrachte Chipbefestigungsfilmschichten sich delamieren oder übermäßig verformt werden. Das setzt der Möglichkeit Grenzen, bei mehreren Chips eines Bauelements aus gestapelten Chips lückenfreie Bondlinien zu erzielen. Außerdem führen die Lücken, Risse und sonstigen Defekte, die durch die wiederholt unter hoher Temperatur/Druck ablaufenden Prozesse verursacht werden, zu einer Verminderung der Betriebszuverlässigkeit.
  • Kurze Beschreibung der Zeichnungen
  • Die Erfindung kann am besten verstanden werden, wenn man sich mit der nachfolgenden Beschreibung und den beigefügten Zeichnungen vertraut macht, die dazu dienen, die Ausführungsformen der Erfindung zu veranschaulichen. Auf den Zeichnungen:
  • Veranschaulicht 1 ein Verfahren zur Schaffung eines Bauelements aus gestapelten Chips in Übereinstimmung mit einer Ausführungsform der Erfindung;
  • Veranschaulicht 2 ein Bauelement aus gestapelten Chips in Übereinstimmung mit einer Ausführungsform der Erfindung;
  • Veranschaulicht 3A einen Graphen des Spannungswertes/der Temperatur für einen typischen thermoplastischen Film; und
  • Veranschaulicht 3B einen Graphen des Spannungswertes/der Temperatur für jede von drei thermoplastischen Filmen in Übereinstimmung mit einer Ausführungsform der Erfindung.
  • Ausführliche Beschreibung
  • In der folgenden Beschreibung werden zahlreiche spezifische Details dargelegt. Man wird jedoch verstehen, daß Ausführungsformen der Erfindung auch ohne diese spezifischen Details Anwendung finden können. In anderen Fällen sind gut bekannte Schaltkreise, Strukturen und Verfahren nicht im Detail dargestellt worden, um das Verständnis dieser Beschreibung nicht unnötig zu erschweren.
  • Wenn in der gesamten Beschreibung von „einer Ausführungsform" gesprochen wird, bedeutet das, daß ein besonderes Merkmal, Charakteristikum oder eine besondere Struktur, die im Zusammenhang mit der Ausführungsform beschrieben werden, in zumindest eine Ausführungsform der vorliegenden Erfindung einbezogen wird. Folglich bezieht sich die Verwendung der Ausdrücke „bei einer einzigen Ausführungsform" oder „bei einer Ausführungsform" an verschiedenen Stellen der gesamten Beschreibung nicht unbedingt auf die gleiche Ausführungsform. Außerdem können die besonderen Merkmale, Strukturen oder Charakteristika auf jede geeignete Weise bei einer Ausführungsform oder bei mehreren Ausführungsformen miteinander kombiniert werden.
  • Außerdem befinden sich Aspekte der Erfindung in weniger als allen Merkmalen einer einzelnen offenbarten Ausführungsform. Folglich werden die Ansprüche, die der Ausführlichen Beschreibung folgen, hiermit ausdrücklich in diese Ausführliche Beschreibung einbezogen, wobei jeder Anspruch für sich als eine eigenständige Ausführungsform dieser Erfindung gilt.
  • Die 1 veranschaulicht ein Verfahren zur Schaffung eines Bauelementes aus gestapelten Chips gemäß einer Ausführungsform der Erfindung. Das in der 1 dargestellte Verfahren 100 beginnt mit dem Arbeitsgang 105, bei dem ein erstes Chipbefestigungsmaterial ausgewählt wird. Das erste Chipbefestigungsmaterial weist eine Verarbeitungstemperatur auf, die ihm zugeordnet ist. So z.B. kann, wenn das erste Chipbefestigungsmaterial ein pastenbasierter Klebstoff ist, die Verarbeitungstemperatur gleich der Aushärtungstemperatur des pastenbasierten Klebstoffs für eine Ausführungsform sein. Für eine alternative Ausführungsform liegt die Verarbeitungstemperatur, wenn das erste Chipbefestigungsmaterial ein thermoplastischer Film ist, über der Glasübergangstemperatur (Tg) des thermoplastischen Films.
  • Beim Arbeitsgang 110 wird ein erster Chip an einem Substrat unter Verwendung des ersten Chipbefestigungsmaterials angebracht. Die damit verbundene Verarbeitungstemperatur des ersten Chipbefestigungsmaterials ist nicht höher als die Temperaturtoleranz des Chips und des Substrats.
  • Beim Arbeitsgang 115 wird ein zweites Chipbefestigungsmaterial ausgewählt. Das zweite Chipbefestigungsmaterial hat eine ihm zugehörige Verarbeitungstemperatur, die geringer ist als die mit dem ersten Chipbefestigungsmaterial verbundene Temperatur. Ein zweites Chipbefestigungsmaterial wird ausgewählt, das eine ihm zugehörige Verarbeitungstemperatur aufweist, die hinlänglich niedriger ist als die dem ersten Chipbefestigungsmaterial zugeordnete Temperatur, so daß die Verarbeitung (z.B. das Aushärten oder Laminieren) des zweiten Chipbefestigungsmaterials innerhalb bestimmter Grenzen nicht zu einem beträchtlichen Güteverlust des bisher verarbeiteten ersten Chipbefestigungsmaterials führen wird. Das heißt, daß die Verarbeitung des zweiten Chipbefestigungsmaterials keine Delaminierung, Verwölbung und andere, so weit gehende Defekte hervorrufen wird, die die Einsatzfähigkeit des Bauelements aus gestapelten Chips für seinen beabsichtigten Zweck zunichte machen würden.
  • Beim Arbeitsgang 120 wird ein zweiter Chip oben aufgestapelt und am ersten Chip angebracht, und zwar unter Verwendung des zweiten Chipbefestigungsmaterials.
  • Die 2 veranschaulicht ein Bauelement aus gestapelten Chips gemäß einer Ausführungsform der Erfindung. Das in der 2 gezeigte Bauelement 200 aus gestapelten Chips enthält ein Substrat 210 mit leitfähigen Kugeln 220, die sich an der Unterseite 211 des Substrats 210 befinden. Die leitfähigen Kugeln 220 dienen der elektrischen Verbindung des Substrats mit einer Grundplatine (nicht abgebildet). Ein Chip 230a wird auf der Oberseite 212 der Substrat 210 angelegt. Ein Chipbefestigungsmaterial DA1 wird zwischen dem Substrat 210 und dem Chip 230a angeordnet und bringt den Chip 230a an dem Substrat 210 an. Gemäß einer Ausführungsform der Erfindung hat das DA1 eine dazugehörige Verarbeitungstemperatur, nämlich TDA1.
  • Der Chip 230b wird oben auf dem Chip 230a aufgestapelt und mit dem Chipbefestigungsmaterial DA2 an Chip 230a befestigt. Gemäß einer Ausführungsform der Erfindung hat das DA2 eine dazugehörige Verarbeitungstemperatur, TDA2, die niedriger als TDA1 ist.
  • Der Chip 230c wird oben auf dem Chip 230b aufgestapelt und mit dem Chipbefestigungsmaterial DA3 an Chip 230b befestigt. Gemäß einer Ausführungsform der Erfindung hat das DA3 eine dazugehörige Verarbeitungstemperatur, TDA3, die niedriger als TDA2 ist.
  • Wie in der 2 dargestellt, haben die gestapelten Chips 230a-230c mit dem Substrat 210 eine Drahtbondverbindung und/oder sind miteinander durch Drahtbonds 231 verbunden. Jeder der gestapelten Chips 230a-230c kann ein Speicherchip oder ein logischer Prozessorchip sein. Bei einer Ausführungsform der Erfindung ist der Chip 230a ein logischer Prozessorchip, während die Chips 230b und 230c Speicherchips sind (z.B. Flash-Speicherbausteine). Außerdem ist die Anzahl der Chips, die das Bauelement aus gestapelten Chips bilden, hier nur als Beispiel angeführt, denn das Bauelement kann gemäß verschiedenen alternativen Ausführungsformen der Erfindung aus mehr oder weniger Chips gebildet werden.
  • Gemäß einer Ausführungsform der Erfindung kann jedes einzelne von mehreren Chipbefestigungsmaterialien ein thermoplastischer Film sein. Herkömmlicherweise wird der Film auf das Substrat aufgetragen und für das Laminierverfahren bis auf eine bestimmte Temperatur erhitzt, die über dem Tg-Wert des thermoplastischen Films liegt. Das heißt, um eine zuverlässige Laminierung zu gewährleisten, sollte der Film weich und flexibel sein. Der Tg-Wert stellt die Temperatur dar, oberhalb welcher der thermoplastische Film weich und geschmeidig wird, und unterhalb welcher er hart und spröde wird. Nachdem der Film über den Tg-Wert erhitzt wird, wird der Chip unter Druck an das Substrat laminiert, um ein Verziehen zu verhindern. Die 3A veranschaulicht den Graphen eines Spannungswertes/einer Temperatur für einen typischen thermoplastischen Film. Wie in 3A dargestellt, beträgt der Tg-Wert für den Film ungefähr 60°C. Ein typisches Laminierverfahren erfolgt mit einem Spannungswert, der annähernd bei 100 MPa und darunter liegt und im Idealfall näher bei 0 MPa liegt. Aus diesem Grunde liegt für solch einen Film die Laminiertemperatur über dem Tg-Wert und beträgt annähernd 120°C.
  • Das Problem tritt dann auf, wenn ein weiterer Chip aufgetragen werden soll, um ein Bauelement aus gestapelten Chips zu bilden. Da der gleiche Film mit dem gleichen Tg-Wert verwendet wird, um einen weiteren Chip zu befestigen, wird der vorher aufgetragene Film erneut über ihren Tg-Wert erhitzt. Der wiederholte Übergang – wie oben schon gesagt wurde – zu einem Güteverlust des Films führen und bewirken, daß sich der Chip verzieht.
  • Gemäß einer Ausführungsform der Erfindung wird ein thermoplastischer Film dafür verwendet, einen Chip an einem Substrat anzubringen (z.B. DA1 aus 2). Als thermoplastischer Film können im Handel erhältliche Materialien auf Polyamidbasis oder Epoxidharze dienen. Ein weiterer Chip kann angebracht werden, um unter Verwendung eines zweiten Films – wie oben beschrieben – ein Bauelement aus gestapelten Chips zu bilden. Gemäß einer Ausführungsform der Erfindung kann der zweite Film ein anderes im Handel erhältliches Chipbefestigungsmaterial mit einem niedrigeren Tg-Wert sein. Für eine alternative Ausfüh rungsform der Erfindung kann der zweite Film eine Rezepturänderung des thermoplastischen Films mit einem niedrigeren Tg-Wert darstellen. Der Tg-Wert eines Polymers kann durch die Zugabe eines Weichmachers gesenkt werden. Ein Weichmacher ist ein kleines Molekül, das hinzugefügt wird, um das freie Volumen des Polymers zu erhöhen, und das das Polymer bei niedrigeren Temperaturen geschmeidiger macht. Zu einigen typischen Weichmachern, die zur Senkung des Tg-Wertes eines thermoplastischen Films verwendet werden können, gehören Polyimide mit niedrigem Molekulargewicht, mit Amin abgeschlossener Kautschuk und Epoxidharze mit niedrigem Molekulargewicht.
  • 3B veranschaulicht einen Graphen des Spannungswertes/Temperatur für jeden von drei thermoplastischen Filmen gemäß einer Ausführungsform der Erfindung. Wie in 3B dargestellt, ist der Graph des Spannungswertes/Temperatur für den ersten Chipbefestigungsfilm DA1 derjenige, der in der 3A veranschaulicht ist, und erfordert eine Verarbeitungstemperatur von annähernd 120°C, um den erwünschten Spannungswert unter 100 MPa zu erreichen. Das DA1 hat einen Tg-Wert von annähernd 60°C, den Tg1. Das zweite Chipbefestigungsmaterial DA2, das eine Rezepturänderung des DA1 darstellen kann, besitzt einen niedrigeren Tg-Wert, nämlich Tg2, und macht deshalb nur eine Verarbeitungstemperatur von annähernd 90°C erforderlich, um den erwünschten Spannungswert unter 100 MPa zu erreichen. Der Tg2-Wert beträgt annähernd 45°C. Deshalb wird das DA1 während eines Laminierverfahrens unter Verwendung von DA2 starr genug bleiben, um Güteverlust und Verziehen zu reduzieren, obwohl es sich bis zu einem gewissen Maße in einem Übergang befinden wird. Das dritte Chipbefestigungsmaterial DA3, das auch eine Rezepturänderung des DA1 darstellen kann, besitzt einen noch niedrigeren Tg-Wert, nämlich Tg3, und erfordert deshalb eine Verarbeitungstemperatur von nur annähernd 90°C, um den erwünschten Spannungswert unter 100 MPa zu erreichen. Der Tg3-Wert beträgt annähernd 30°C. Aus diesem Grund wird sich das DA2 bis zu einem gewissen Maße während eines Laminierverfahrens in einem Übergang befinden und das DA1 wird sich sogar noch weniger im Übergang befinden; beide werden aber starr genug bleiben, um Güteverlust und Verziehen zu reduzieren.
  • Allgemeines
  • Ausführungsformen der Erfindung beschreiben die Verwendung eines ersten Chipbefestigungsmaterials zur Anbringung eines Chips an einem Substrat und die Verwendung anderer Chipbefestigungsmaterialien (mit der Reihe nach niedrigeren Verarbeitungstemperaturen) zur wiederholten Anbringung eines Chips oder mehrerer zusätzlicher Chips an den ersten Chip, um ein Bauelement aus gestapelten Chips zu bilden. Für eine alternative Ausführungsform kann jedes der angewendeten Chipbefestigungsmaterialien zur aufeinander folgenden Anbringung mehrerer Chips verwendet werden. Die Anzahl der Chips, die der Reihe nach mit jedem Chipbefestigungsmaterial angebracht werden können, ist veränderlich und wird vom Chipbefestigungsmaterial und seiner zugehörigen Verarbeitungstemperatur abhängen. So zum Beispiel kann ein Chipbefestigungsfilm mit einem relativ hohen Tg-Wert nach mehr als einem Übergang einen erheblichen Güteverlust aufweisen und es kann deshalb wünschenswert sein, nur einen Chip unter Verwendung dieses besonderen Films anzubringen. Später kann im Prozeß zur Schaffung eines Bauelements aus gestapelten Chips ein weiterer Chipbefestigungsfilm verwendet werden, der einen relativ niedrigen Tg-Wert besitzt. Es kann möglich sein, 2 oder mehr Chips unter Verwendung dieses Films anzubringen, da ein wiederholter Übergang bei der niedrigeren Temperatur für den Film nicht so nachteilig ist.
  • Eine Ausführungsform der Erfindung ist als Prozeß beschrieben worden, der aus verschiedenen Arbeitsgängen besteht. Diese Arbeitsgänge haben nur Beispielfunktion und können in ihrer grundlegendsten Form beschrieben werden; allerdings können Arbeitsgänge hinzugefügt oder aus dem Prozeß herausgenommen werden, ohne vom grundsätzlichen Umfang der Erfindung gemäß verschiedenen Ausführungsformen abzuweichen. So z.B. kann das oben unter Bezugnahme auf 1 beschriebene Verfahren 100 zusätzliche Arbeitsgänge enthalten, bei denen aufeinander folgende Chipbefestigungsmaterialien festgelegt und verwendet werden, um der Reihe nach Chips zu befestigen und so ein Bauelement aus gestapelten Chips zu bilden.
  • Obwohl die Erfindung in Bezug auf mehrere Ausführungsformen beschrieben worden ist, werden Fachleute anerkennen, daß die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist, sondern mit Modifizierung und Veränderung im Geiste und Rahmen der beigefügten Ansprüche umgesetzt werden kann. Die Beschreibung ist somit als eine veranschaulichende statt einschränkende Beschreibung anzusehen.
  • Zusammenfassung
  • Ein Verfahren zur Herstellung eines aus mehreren Chips bestehenden Bauelements durch Anbringen eines Chips auf einer Substrat unter Verwendung eines ersten Chipbefestigungsmaterials, das eine erste Verarbeitungstemperatur aufweist, und durch Anbringen eines anschließenden Chips unter Verwendung eines zweiten Chipbefestigungsmaterials, das eine zweite Verarbeitungstemperatur aufweist, so daß der Prozeß des Anbringens des zweiten Chips nicht zum Güteverlust des ersten Chipbefestigungsmaterials führt. Bei einer Ausführungsform werden mehrere Chips unter Verwendung eines jeweiligen Chipbefestigungsmaterials angebracht. Bei einer Ausführungsform ist das erste Chipbefestigungsmaterial ein thermoplastischer Film und das zweite Chipbefestigungsmaterial und die anschließenden Chipbefestigungsmaterialien stellen Rezepturänderungen des thermoplastischen Films dar.

Claims (30)

  1. Vorrichtung, die Folgendes umfaßt: ein Substrat; ein erstes Chipbefestigungsmaterial, mit dem ein erster Chip an dem Substrat angebracht wird, wobei das erste Chipbefestigungsmaterial eine erste zugehörige Verarbeitungstemperatur aufweist; und ein zweites Chipbefestigungsmaterial, mit dem ein zweiter Chip an dem ersten Chip angebracht wird, wobei das zweite Chipbefestigungsmaterial eine zweite zugehörige Verarbeitungstemperatur aufweist.
  2. Die Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite zugehörige Verarbeitungstemperatur niedriger als die erste zugehörige Verarbeitungstemperatur ist, so daß es zu keinem Güteverlust des ersten Chipbefestigungsmaterials bis zu einem vorgegebenen Maße kommt, wenn das erste Chipbefestigungsmaterial der zweiten zugehörigen Verarbeitungstemperatur ausgesetzt wird.
  3. Die Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen ersten thermoplastischen Film umfaßt und das zweite Chipbefestigungsmaterial einen zweiten thermoplastischen Film umfaßt.
  4. Die Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der erste thermoplastische Film eine erste Glasübergangstemperatur aufweist und die zweite thermoplastische Film eine zweite Glasübergangstemperatur aufweist, die niedriger als die erste Glasübergangstemperatur ist.
  5. Die Vorrichtung nach Anspruch 1, die weiterhin Folgendes umfaßt: einen oder mehrere zusätzliche Chips, die der Reihe nach auf dem zweiten Chip aufgestapelt werden, wobei jeder des einen oder der mehreren zusätzlichen Chips unter Verwendung eines weiteren Chipbefestigungsmaterials an einem vorangehenden Chip angebracht wird.
  6. Die Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen thermoplastischen Film umfaßt und das zweite Chipbefestigungsmaterial eine Rezepturänderung des thermoplastischen Films umfaßt.
  7. Die Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß das zweite Chipbefestigungsmaterial einen Weichmacher umfaßt, der dem thermoplastischen Film hinzugefügt wird, um eine Rezepturänderung des thermoplastischen Films zu bewirken.
  8. Die Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Weichmacher aus einer Gruppe ausgewählt wird, die aus Polyimiden mit niedrigem Molekulargewicht, aus mit Amin abgeschlossenem Kautschuk und Epoxidharzen mit niedrigem Molekulargewicht besteht.
  9. Die Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen ersten pastenbasierten Klebstoff umfaßt und das zweite Chipbefestigungsmaterial einen zweiten pastenbasierten Klebstoff umfaßt.
  10. Die Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial ein erstes Epoxidharz umfaßt und das zweite Chipbefestigungsmaterial ein zweites Epoxidharz umfaßt.
  11. Die Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein logisches Prozessorbauelement auf dem ersten Chip ausgeführt wird und ein Speicherbauelement auf dem zweiten Chip ausgeführt wird, wobei das Speicherbauelement an das logische Prozessorbauelement angekoppelt ist.
  12. Vorrichtung, die Folgendes umfaßt: ein Substrat; ein erstes Chipbefestigungsmaterial; eine erste Gruppe aus einem oder mehreren Chips, die am Substrat und aneinander unter Verwendung des ersten Chipbefestigungsmaterials angebracht sind, wobei das erste Chipbefestigungsmaterial eine erste zugehörige Verarbeitungstemperatur aufweist; und eine entsprechende nachfolgende Gruppe aus einem oder mehreren Chips, die an einer vorangehenden Gruppe aus einem oder mehreren Chips und aneinander unter Verwendung eines oder mehrerer nachfolgender Chipbefestigungsmaterialien angebracht sind, wobei jedes nachfolgende Chipbefestigungsmaterial eine entsprechende zugehörige Verarbeitungs temperatur aufweist, so daß jede entsprechende zugehörige Verarbeitungstemperatur niedriger als die erste zugehörige Verarbeitungstemperatur und jede vorherige, entsprechende zugehörige Verarbeitungstemperatur ist.
  13. Die Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen thermoplastischen Film umfaßt, der eine erste Glasübergangstemperatur aufweist, und jedes der nachfolgenden Chipbefestigungsmaterialien eine entsprechende Rezepturänderung des thermoplastischen Films umfaßt, wobei jedes nachfolgende Chipbefestigungsmaterial eine entsprechende Glasübergangstemperatur aufweist.
  14. Die Vorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß jedes der anschließenden Chipbefestigungsmaterialien einen Weichmacher umfaßt, der dem thermoplastischen Film hinzugefügt wird, um eine Rezepturänderung der thermoplastischen Film jedes der nachfolgenden Chipbefestigungsmaterialien zu bewirken.
  15. Die Vorrichtung nach Anspruch 14, dadurch gekennzeichnet, daß der Weichmacher aus einer Gruppe ausgewählt wird, die aus Polyimiden mit niedrigem Molekulargewicht, aus mit Amin abgeschlossenem Kautschuk und Epoxidharzen mit niedrigem Molekulargewicht besteht.
  16. Die Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen ersten pastenbasierten Klebstoff umfaßt und jedes der nachfolgenden Chipbefestigungsmaterialien einen entsprechenden anderen pastenbasierten Klebstoff umfaßt.
  17. Die Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß ein logisches Prozessorbauelement auf einem ersten Chip der ersten Gruppe aus einem oder mehreren Chips ausgeführt wird und ein Speicherbauelement auf mindestens einem von einem oder mehreren verbleibenden Chips der ersten Gruppe aus einem oder mehreren Chips und auf einem oder mehreren Chips einer nachfolgenden Gruppe aus einem oder mehreren Chips ausgeführt wird, wobei das Speicherbauelement an das logische Prozessorbauelement angekoppelt wird.
  18. Verfahren, das Folgendes umfaßt: Auswählen eines ersten Chipbefestigungsmaterials mit einer ersten zugehörigen Verarbeitungstemperatur; Anbringen einer ersten Gruppe aus einem oder mehreren Chips an einem Substrat und aneinander unter Verwendung des ersten Chipbefestigungsmaterials; Auswählen eines zweiten Chipbefestigungsmaterials mit einer zweiten zugehörigen Verarbeitungstemperatur, wobei die zweite zugehörige Verarbeitungstemperatur niedriger als die erste zugehörige Verarbeitungstemperatur ist, so daß es zu keinem Güteverlust des ersten Chipbefestigungsmaterials bis zu einem vorgegebenen Maße kommt, wenn das erste Chipbefestigungsmaterial der zweiten zugehörigen Verarbeitungstemperatur ausgesetzt wird; und Anbringen einer zweiten Gruppe aus einem oder mehreren Chips an der ersten Gruppe aus einem oder mehreren Chips und aneinander unter Verwendung des zweiten Chipbefestigungsmaterials.
  19. Das Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen ersten thermoplastischen Film umfaßt und das zweite Chipbefestigungsmaterial einen zweiten thermoplastischen Film umfaßt.
  20. Das Verfahren nach Anspruch 19, dadurch gekennzeichnet, daß der erste thermoplastische Film eine erste Glasübergangstemperatur aufweist und der zweite thermoplastische Film eine zweite Glasübergangstemperatur aufweist, die niedriger als die erste Glasübergangstemperatur ist.
  21. Das Verfahren nach Anspruch 18, das weiterhin Folgendes umfaßt: Anbringen einer oder mehrerer zusätzlicher Gruppe aus einem oder mehreren Chips der Reihe nach auf der zweiten Gruppe aus einem oder mehreren Chips, wobei jede der einen oder mehreren zusätzlichen Gruppen aus einem oder mehreren Chips an einer vorangehenden Gruppe aus einem oder mehreren Chips und aneinander unter Verwendung eines anderen entsprechenden Chipbefestigungsmaterials angebracht wird.
  22. Das Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen thermoplastischen Film umfaßt und das zweite Chipbefestigungsmaterial eine Rezepturänderung des thermoplastischen Films umfaßt, wobei die Rezepturänderung des thermoplastischen Films durch das Hinzufügen eines Weichmachers zu dem thermoplastischen Film bewirkt wird.
  23. Das Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß der Weichmacher aus einer Gruppe ausgewählt wird, die aus Polyimiden mit niedrigem Molekulargewicht, aus mit Amin abgeschlossenem Kautschuk und Epoxidharzen mit niedrigem Molekulargewicht besteht.
  24. Das Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen ersten pastenbasierten Klebstoff umfaßt und das zweite Chipbefestigungsmaterial einen zweiten pastenbasierten Klebstoff umfaßt.
  25. Das Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial ein erstes Epoxidharz umfaßt und das zweite Chipbefestigungsmaterial ein zweites Epoxidharz umfaßt.
  26. System, das Folgendes umfaßt: einen ersten Chip; ein logisches Prozessorbauelement, das auf dem ersten Chip ausgeführt ist; einen oder mehrere zusätzliche Chips; ein oder mehrere Speicherbauelemente, die auf jedem des einen oder der mehreren zusätzlichen Chips ausgeführt sind; ein erstes Chipbefestigungsmaterial, das den ersten Chip an einem Substrat befestigt, wobei das erste Chipbefestigungsmaterial eine erste zugehörige Verarbeitungstemperatur aufweist; und ein oder mehrere nachfolgende Chipbefestigungsmaterialien, die eine entsprechende Gruppe aus einem oder mehreren zusätzlichen Chips an einen vorangehenden Chip und aneinander befestigen, wobei jedes nachfolgende Chipbefestigungsmaterial eine entsprechende zugehörige Verarbeitungstemperatur aufweist, so daß jede entsprechende zugehörige Verarbeitungstemperatur niedriger als die erste zugehörige Verarbeitungstemperatur und jede vorherige, entsprechende zugehörige Verarbeitungstemperatur ist.
  27. Das System nach Anspruch 26, dadurch gekennzeichnet, daß das Chipbefestigungsmaterial einen thermoplastischen Film umfaßt, der eine erste Glasübergangstemperatur aufweist, und jedes der nachfolgenden Chipbefestigungsmaterialien eine entsprechende Rezepturänderung des thermoplastischen Films umfaßt, wobei jedes nachfolgende Chipbefestigungsmaterial eine jeweilige Glasübergangstemperatur aufweist.
  28. Das System nach Anspruch 27, dadurch gekennzeichnet, daß jedes der nachfolgenden Chipbefestigungsmaterialien eine Rezepturänderung des thermoplastischen Films umfaßt, die durch das Hinzufügen eines Weichmachers zu der thermoplastischen Films bewirkt wird.
  29. Das System nach Anspruch 28, dadurch gekennzeichnet, daß der Weichmacher aus einer Gruppe ausgewählt wird, die aus Polyimiden mit niedrigem Molekulargewicht, aus mit Amin abgeschlossenem Kautschuk und Epoxidharzen mit niedrigem Molekulargewicht besteht.
  30. Das System nach Anspruch 26, dadurch gekennzeichnet, daß das erste Chipbefestigungsmaterial einen ersten pastenbasierten Klebstoff umfaßt und jedes der nachfolgenden Chipbefestigungsmaterialien einen entsprechenden anderen pastenbasierten Klebstoff umfaßt.
DE112005001962.4T 2004-08-13 2005-07-29 Systeme und Verfahren zum Anbringen von Chips in gestapelten Chipbausteinen Expired - Fee Related DE112005001962B4 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/918,585 2004-08-13
US10/918,585 US7224075B2 (en) 2004-08-13 2004-08-13 Methods and systems for attaching die in stacked-die packages
PCT/US2005/026940 WO2006020428A1 (en) 2004-08-13 2005-07-29 Methods and systems for attaching die in stacked-die packages

Publications (2)

Publication Number Publication Date
DE112005001962T5 true DE112005001962T5 (de) 2007-10-18
DE112005001962B4 DE112005001962B4 (de) 2014-08-21

Family

ID=35447545

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112005001962.4T Expired - Fee Related DE112005001962B4 (de) 2004-08-13 2005-07-29 Systeme und Verfahren zum Anbringen von Chips in gestapelten Chipbausteinen

Country Status (8)

Country Link
US (2) US7224075B2 (de)
JP (1) JP4732456B2 (de)
KR (1) KR20070032817A (de)
CN (1) CN100594609C (de)
DE (1) DE112005001962B4 (de)
HK (1) HK1110437A1 (de)
TW (1) TWI318448B (de)
WO (1) WO2006020428A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158807A1 (en) * 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070152314A1 (en) * 2005-12-30 2007-07-05 Intel Corporation Low stress stacked die packages
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
TWI335654B (en) * 2007-05-04 2011-01-01 Advanced Semiconductor Eng Package for reducing stress
CN105140136B (zh) 2009-03-30 2018-02-13 高通股份有限公司 使用顶部后钝化技术和底部结构技术的集成电路芯片

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
TW289900B (de) * 1994-04-22 1996-11-01 Gould Electronics Inc
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US20010006677A1 (en) * 1996-10-29 2001-07-05 Mcginity James W. Effervescence polymeric film drug delivery system
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
WO1999045079A1 (en) * 1998-03-05 1999-09-10 Omnova Solutions Inc. Easily cleanable polymer laminates
US6212767B1 (en) * 1999-08-31 2001-04-10 Micron Technology, Inc. Assembling a stacked die package
AU7247000A (en) * 2000-01-11 2001-07-19 Givaudan Sa Composite materials
JP2001250907A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体装置及びその製造方法
WO2001082363A1 (en) * 2000-04-25 2001-11-01 Hitachi Chemical Co., Ltd. Adhesive for circuit connection, circuit connection method using the same, and circuit connection structure
US6858941B2 (en) * 2000-12-07 2005-02-22 International Business Machines Corporation Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array
JP2002246539A (ja) * 2001-02-19 2002-08-30 Hitachi Ltd 半導体装置の製造方法
JP3839323B2 (ja) * 2001-04-06 2006-11-01 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2002367172A (ja) * 2001-06-05 2002-12-20 Tdk Corp マルチレベル光記録媒体、マルチレベル記録方法およびマルチレベル再生方法
JP3719234B2 (ja) * 2001-08-06 2005-11-24 日立化成工業株式会社 半導体用接着フィルム、およびこれを用いた半導体用接着フィルム付きリードフレームならびに半導体装置
JP2003124236A (ja) * 2001-10-09 2003-04-25 Mitsui Chemicals Inc 接着材料およびそれらを用いたスタックパッケージ
JP4343493B2 (ja) * 2002-06-19 2009-10-14 三井化学株式会社 半導体チップの積層方法
JP4705748B2 (ja) * 2003-05-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20040245651A1 (en) * 2003-06-09 2004-12-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
JP2005101312A (ja) * 2003-09-25 2005-04-14 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP4732456B2 (ja) 2011-07-27
CN101002321A (zh) 2007-07-18
CN100594609C (zh) 2010-03-17
DE112005001962B4 (de) 2014-08-21
TWI318448B (en) 2009-12-11
WO2006020428A1 (en) 2006-02-23
HK1110437A1 (en) 2008-07-11
US7224075B2 (en) 2007-05-29
KR20070032817A (ko) 2007-03-22
TW200620611A (en) 2006-06-16
US20060038276A1 (en) 2006-02-23
US20060033192A1 (en) 2006-02-16
JP2008509572A (ja) 2008-03-27

Similar Documents

Publication Publication Date Title
DE69738298T2 (de) Anisotropische, leitende folie und ihr herstellungsverfahren
DE69938582T2 (de) Halbleiterbauelement, seine herstellung, leiterplatte und elektronischer apparat
DE102008050972B4 (de) Verfahren zum Herstellen eines Bauelements
DE102008045744B4 (de) Halbleiterbaustein mit einer an eine Rückseite eines Chips gekoppelten Elektronikkomponente und Verfahren zur Herstellung
DE102008017569A1 (de) Verfahren zur Herstellung eines organischen Substrats mit eingebetteten Aktivchips
EP3231262B1 (de) Semiflexible leiterplatte mit eingebetteter komponente
DE10234951A1 (de) Halbleiterschaltungsmodul und Verfahren zur Herstellung von Halbleiterschaltungsmodulen
EP3081056A1 (de) Verfahren zum einbetten einer komponente in eine leiterplatte
EP3231261A1 (de) Leiterplatte mit einem asymmetrischen schichtenaufbau
DE4230187A1 (de) Baueinheit mit speicher-ic, sowie verfahren zum herstellen einer solchen baueinheit
DE102009060862B4 (de) Verfahren zum Laminieren von Folienlagen
DE102010001888A1 (de) Hochspannungsrückhalte-Spulenwandler
DE102008008906A1 (de) Halbleiterpackage mit mehreren Dies und ein Verfahren zu dessen Herstellung
DE102008014296A1 (de) Festelektrolytkondensator und Verfahren zu seiner Herstellung
DE102015121044A1 (de) Anschlussblock mit zwei Arten von Durchkontaktierungen und elektronische Vorrichtung, einen Anschlussblock umfassend
DE112005001962B4 (de) Systeme und Verfahren zum Anbringen von Chips in gestapelten Chipbausteinen
DE10228593A1 (de) Elektronisches Bauteil mit einer Gehäusepackung
DE102010041129A1 (de) Multifunktionssensor als PoP-mWLP
WO2005015488A1 (de) Chipkarte, chipkartenmodul sowie verfahren zur herstellung eines chipkartenmoduls
DE102011082715A1 (de) Große Klebschichtdicke für Halbleitervorrichtungen
DE112007002905T5 (de) Film-auf-Drahtbond-Halbleitervorrichtung
DE112009001736T5 (de) Verfahren zum Herstellen eines komponenteneingebetteten Moduls
DE102012206362A1 (de) Schaltungsanordnung zur thermisch leitfähigen Chipmontage und Herstellungsverfahren
EP2452359B1 (de) Verfahren zum herstellen einer integrierten schaltung und resultierender folienchip
DE102013221674A1 (de) Elektronische vorrichtung und verfahren zum herstellen derselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee