DE112007002905T5 - Film-auf-Drahtbond-Halbleitervorrichtung - Google Patents

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Hem Fremont Takiar
Shrikar San Jose Bhagath
Chin-Tien Chiu
Ong King Hoo
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SanDisk Corp
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Abstract

Halbleitervorrichtung, umfassend
einen ersten Halbleiterchip, der eine erste und eine zweite entgegengesetzte Fläche umfasst, wobei die erste Fläche mehrere Bondinseln beinhaltet;
mehrere Bonddrähte, wobei jeder Bonddraht der mehreren Bonddrähte ein Ende aufweist, das an einer Bondinsel des ersten Halbleiterchips fixiert ist;
eine Zwischenschicht, die auf die erste Fläche des ersten Halbleiterchips aufgebracht ist, wobei ein Teil jedes Bonddrahts der mehreren Bonddrähte in die Zwischenschicht eingebettet ist;
einen zweiten Halbleiterchip; und
eine elektrisch isolierende Schicht, die auf einer Fläche des zweiten Halbleiterchips gebildet ist, wobei der zweite Halbleiterchip so an der Zwischenschicht fixiert ist, dass die elektrisch isolierende Schicht in einem Kontakt mit der Zwischenschicht liegt, wobei die elektrisch isolierende Schicht den zweiten Halbleiterchip von den Bonddrähten in der Zwischenschicht isoliert.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Gebiet der Erfindung
  • Ausführungsformen der Erfindung betreffen eine Halbleitervorrichtung mit niedrigem Profil und ein Verfahren zu ihrer Herstellung.
  • Beschreibung des Stands der Technik
  • Das starke Ansteigen der Nachfrage nach tragbarer Unterhaltungselektronik treibt den Bedarf an Speichervorrichtungen mit hoher Kapazität voran. Nichtflüchtige Halbleiterspeichervorrichtungen wie etwa Flash-Memory-Speicherkarten gelangen verbreitet in Verwendung, um die ständig wachsende Nachfrage nach der Speicherung und dem Austausch digitaler Informationen zu erfüllen. Ihre Tragbarkeit, ihre Vielseitigkeit und ihre robuste Bauweise zusammen mit ihrer hohen Verlässlichkeit und ihrer großen Kapazität haben derartige Speichervorrichtungen zur Verwendung in einer weiten Vielfalt von elektronischen Vorrichtungen einschließlich, zum Beispiel, Digitalkameras, digitaler Musikabspielgeräte, Videospielkonsolen, PDAs und Zellulartelefone ideal gemacht.
  • Obwohl eine breite Vielfalt von Bausteingestaltungen bekannt ist, können Flash-Memory-Speicherkarten im Allgemeinen als System-in-Package (SiP) oder Multi-Chip-Module (MCM), wobei mehrere Chips auf einem Substrat angebracht sind, hergestellt werden. Das Substrat kann im Allgemeinen eine starre, dielektrische Basis mit einer auf eine oder beide Seiten geätzten leitfähigen Schicht beinhalten. Zwischen dem Chip und der leitfähigen Schicht (den leitfähigen Schichten) sind elektrische Verbindungen gebildet, und die leitfähige(n) Schicht(en) stellt (stellen) einen elektrischen Leiteraufbau zum Anschluss des Chips an eine Wirtsvorrichtung bereit. Sobald die elektrischen Anschlüsse zwischen dem Chip und dem Substrat hergestellt sind, wird der Aufbau dann typischerweise in einer Gießmasse eingeschlossen, um eine schützende Verpackung bereitzustellen.
  • Ein Querschnitt eines herkömmlichen Halbleiterbausteins 18 (ohne Gießmasse) ist in 1 gezeigt. Typische Bausteine umfassen mehrere Halbleiterchips. Der Chip kann über eine Chipanbringungs-Klebstoffschicht 24 am Substrat fixiert sein. Im Allgemeinen ist das Substrat 22 aus einem starren Kern 28 aus, zum Beispiel, einem Polyimidlaminat gebildet. Am Kern kann (können) unter Verwendung bekannter Photolithographie- und Ätzprozesse eine Dünnfilm-Kupferschicht(en) 30 in einem gewünschten elektrischen Leitermuster gebildet werden. Die freiliegenden Flächen des Konduktanzmusters können in einem Beschichtungsprozess zum Beispiel mit einer oder mehreren Schichten aus Gold beschichtet werden, um Kontaktfelder für den elektrischen Anschluss des Halbleiterchips an das Substrat und den elektrischen Anschluss des Substrats an eine Wirtsvorrichtung zu bilden. Das Substrat kann mit einer Lötmaske 36 überzogen werden, wobei die Kontaktfelder frei gelassen werden, um das auf dem Substrat gebildete elektrische Leitermuster zu schützen. Bondinseln auf dem Halbleiterchip können durch Drahtbondungen 34 elektrisch an die beschichteten Kontaktfelder auf dem Substrat angeschlossen werden.
  • Das Aufeinanderschichten von Halbleiterchips entweder in einer versetzten oder in einer gestapelten Gestaltung ist bekannt. Bei einer versetzten Gestaltung ist ein Chip so auf einen anderen Chip geschichtet, dass die Bondinseln des unteren Chips freiliegend gelassen werden. Eine versetzte Gestaltung bietet den Vorteil des bequemen Zugangs zu den Bondinseln an jedem der Halbleiterchips. Der Versatz erfordert jedoch eine größere Anordnungsfläche auf dem Substrat, auf dem Platz kostbar ist.
  • Bei gestapelten Gestaltungen wie der, die in der den Stand der Technik betreffenden 1 gezeigt ist, sind zwei oder mehr Halbleiterchips direkt aufeinander gestapelt, wodurch verglichen mit einer versetzten Gestaltung weniger Anordnungsfläche auf dem Substrat eingenommen wird. Doch bei einer gestapelten Gestaltung muss zwischen benachbarten Halbleiterchips Platz für die Bonddrähte 34 bereitgestellt werden. Zusätzlich zur Höhe der Bonddrähte 34 selbst muss über den Bonddrähten zusätzlicher Platz belassen werden, da ein Kontakt der Bonddrähte 34 eines Chips mit dem nächsten Chip darüber zu einem elektrischen Kurzschluss führen kann. Wie in 1 und der vergrößerten Ansicht von 2 gezeigt ist es daher bekannt, die Drahtbondschlingen zwischen zwei benachbarten Halbleiterchips in der Klebstoffschicht 26 zwischen den jeweiligen Chips zu versenken. Derartige Gestaltungen sind zum Beispiel in der an Lee et al. ausgegebenen US-Patentschrift Nr. 6,388,313 mit der Bezeichnung „Multi-Chip Module" und in der an Jiang et al. ausgegebenen US-Patentschrift Nr. 7,037,756 mit der Bezeichnung „Stacked Microelektronic Devices and Methods of Fabricating Same" gezeigt. Diese Literaturbeispiele offenbaren Halbleiterchipbausteine wie in den den Stand der Technik betreffenden 1 und 2 der vorliegenden Erfindung, wobei die Drahtbondschlingen 34 in einer Klebstoffschicht 26 versenkt sind, die eine ausreichende Dicke aufweist, um einen Kurzschluss der Drahtbondschlingen mit der unteren Fläche des oberen Chips 20 zu verhindern.
  • Es besteht ein ständig vorhandener Drang danach, die Speicherkapazität in Speichermodulen zu erhöhen. Ein Verfahren, um die Speicherkapazität zu erhöhen, ist, die Anzahl der Speicherchips, die im Baustein verwendet werden, zu erhöhen. In tragbaren Speicherbausteinen ist die Anzahl der Chips, die verwendet werden können, durch die Dicke des Bausteins beschränkt. Demgemäß besteht ein starkes Interesse daran, die Dicke des Inhalts eines Bausteins zu verringern, während die Speicherdichte erhöht wird. Der in 1 und 2 gezeigte Baustein 18 erfordert, dass die Klebstoffschicht 26, die die Halbleiterchips trennt, dicker als anderweitig nötig ist, um sicherzustellen, dass die Drahtbondschlingen versenkt bleiben und nicht während der Herstellung mit der Unterseite des nächsten benachbarten Halbleiterchips in Kontakt gelangen. Diese zusätzliche Dicke der Klebstoffschicht wird in Bausteinen mit mehr als zwei gestapelten Chips und mehreren Schichten von Klebstoff mit eingebetteten Drahtbondschlingen noch problematischer.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Eine Ausführungsform der vorliegenden Erfindung betrifft einen Halbleiterbaustein mit niedrigem Profil, welcher zumindest einen ersten und einen zweiten Halbleiterchip umfasst, die an einem Substrat angebracht sind. Der erste und der zweite Halbleiterchip sind durch eine Zwischenschicht mit niedrigem Profil getrennt, in die die Drahtbondschlingen zwischen dem ersten Halbleiterchip und dem Substrat eingebettet sind. Die Zwischenschicht kann ein elektrisch isolierendes Epoxid sein, das als viskose Flüssigkeit auf den ersten Halbleiterchip aufgebracht wird. Die Zwischenschicht kann über zumindest im Wesentlichen die gesamte Fläche des ersten Halbleiterchips oder nur in diskreten Mengen über den Bondinseln des ersten Halbleiterchips aufgebracht werden.
  • Nachdem die Zwischenschicht aufgebracht wurde, kann der zweite Halbleiterchip auf die Zwischenschicht gestapelt werden. Nach der vorliegenden Erfindung kann an der Grenzfläche zwischen dem zweiten Halbleiterchip und der Zwischenschicht eine dielektrische Schicht gebildet werden. Bei Ausführungsformen kann die dielektrische Schicht durch jedes beliebige aus einer Vielfalt von bekannten Verfahren wie etwa, zum Beispiel, das Laminieren eines Epoxids oder das Züchten und Ablagern eines dielektrischen Films während der Herstellung des Halbleiterwafers, von dem der zweite Halbleiterchip genommen wird, an der hinteren Fläche des zweiten Halbleiterchips gebildet werden. In Fällen, in denen der Wafer geschliffen wird, um ihn auf eine gewünschte Dicke zu bringen, kann die dielektrische Schicht nach dem Schleifprozess und vor der Montage am ersten Halbleiterchip gebildet werden.
  • Da die Rückseite des zweiten Halbleiterchips ein elektrischer Isolator ist, muss die Zwischenschicht die Drahtbondschlingen nicht wie beim Stand der Technik vom zweiten Halbleiterchip beabstanden, und kann der Scheitel der Bonddrähte mit der dielektrischen Schicht in Kontakt gelangen. Daher kann die Beabstandung zwischen dem ersten und dem zweiten gestapelten Halbleiterchip im Vergleich zu herkömmlichen gestapelten Halbleiterchipgestaltungen dünner ausgeführt werden. Der zweite Halbleiterchip kann ferner unter einer Druckbelastung fixiert werden, um eine Dicke der Zwischenschicht zu verringern wie auch die Höhe der Bonddrähte über der Fläche des ersten Halbleiterchips teilweise abzuflachen.
  • Sobald alle Halbleiterchips fixiert und an das Substrat drahtgebondet wurden, kann der Halbleiterbaustein gehärtet werden, einschließlich, zum Beispiel, durch Erhitzen und/oder Ultraviolettstrahlung. Bei einer alternativen Ausführungsform kann die Zwischenschicht gehärtet werden, bevor der zweite Halbleiterchip daran fixiert wird.
  • BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine quergeschnittene Seitenansicht eines Teils eines herkömmlichen Halbleiterbausteins, der gestapelte Halbleiterchips umfasst, welche auf einem Substrat angebracht sind.
  • 2 ist eine vergrößerte quergeschnittene Seitenansicht eines Teils des in 1 gezeigten Halbleiterbausteins.
  • 3A ist ein Ablaufdiagramm der Herstellung des Halbleiterbausteins nach einer Ausführungsform der vorliegenden Erfindung.
  • 3B ist ein Ablaufdiagramm der Herstellung des Halbleiterbausteins nach einer alternativen Ausführungsform der vorliegenden Erfindung.
  • 4 ist eine quergeschnittene Seitenansicht eines Teils des Halbleiterbausteins der vorliegenden Erfindung während der Herstellung.
  • 5 ist eine Draufsicht auf den in 4 gezeigten Teil des Halbleiterbausteins der vorliegenden Erfindung.
  • 6 ist eine quergeschnittene Seitenansicht eines Teils des Halbleiterbausteins der vorliegenden Erfindung während der Herstellung.
  • 7 ist eine quergeschnittene Seitenansicht eines Teils des Halbleiterbausteins der vorliegenden Erfindung während der Herstellung.
  • 8 ist eine quergeschnittene Seitenansicht eines Teils des Halbleiterbausteins einer alternativen Ausführungsform der vorliegenden Erfindung während der Herstellung.
  • 9 ist eine quergeschnittene Seitenansicht eines Teils des Halbleiterbausteins noch einer weiteren alternativen Ausführungsform der vorliegenden Erfindung während der Herstellung.
  • 10 ist eine Draufsicht auf einen Teil des Halbleiterbausteins der in 9 gezeigten alternativen Ausführungsform.
  • 11 ist eine quergeschnittene Seitenansicht eines Teils des in 9 gezeigten Halbleiterbausteins während der Herstellung.
  • 12 ist eine quergeschnittene Seitenansicht eines Teils des in 9 gezeigten Halbleiterbausteins während der Herstellung.
  • 13 ist eine quergeschnittene Seitenansicht eines Halbleiterbausteins nach Ausführungsformen der vorliegenden Erfindung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Unter Bezugnahme auf 3A bis 13 werden nun Ausführungsformen beschrieben werden, die einen Halbleiterbaustein mit niedrigem Profil betreffen. Es versteht sich, dass die vorliegende Erfindung in vielen unterschiedlichen Formen ausgeführt werden kann und nicht so aufgefasst werden sollte, als ob sie auf die hierin dargelegten Ausführungsformen beschränkt wäre. Diese Ausführungsformen sind vielmehr bereitgestellt, damit diese Offenbarung gründlich und vollständig sein wird und Fachleuten die Erfindung vollständig vermitteln wird. Tatsächlich soll die Erfindung Alternativen, Abwandlungen und Entsprechungen dieser Ausführungsformen abdecken, die in dem wie durch die beiliegenden Ansprüche definierten Umfang und Geist der Erfindung enthalten sind. Darüber hinaus sind in der folgenden ausführlichen Beschreibung der vorliegenden Erfindung zahlreiche bestimmte Einzelheiten dargelegt, um ein gründliches Verständnis der vorliegenden Erfindung bereitzustellen. Durchschnittsfachleuten wird jedoch klar sein, dass die vorliegende Erfindung ohne diese bestimmten Einzelheiten ausgeführt werden kann.
  • Die vorliegende Erfindung wird nun unter Bezugnahme auf das Ablaufdiagramm von 3A und die in 4 bis 13 gezeigten Seitenansichten und Draufsichten beschrieben werden. Ausführungsformen der vorliegenden Erfindung betreffen einen Halbleiterbaustein 80, wovon ein Teil einen ersten Halbleiterchip 100 umfasst, der in Schritt 200 wie in 4 und 5 gezeigt an einem Substrat 102 angebracht wird. Der Chip 100 kann in einem bekannten Prozess des klebenden oder eutektischen Chipbondens über eine Chipanbringungs-Klebstoffschicht 104 am Substrat 102 angebracht werden. Die Chipanbringungs-Klebstoffschicht 104 kann zum Beispiel ein Epoxid von bekanntem Aufbau sein, das zum Beispiel von der Nitto Denko Corp., Japan, der Abelstik Co., Kalifornien, oder der Henkel Corporation, Kalifornien, erhältlich ist. Wie nachstehend erklärt kann die Klebstoffschicht 104 als viskose Flüssigkeit aufgebracht werden, die in diesem Zustand verbleibt, bis sie in einem Umschmelzprozess gehärtet wird.
  • Beim Substrat 102 kann es sich um eine Vielfalt von unterschiedlichen Chipträgermedien einschließlich einer PCB, eines Leiterrahmens oder eines bandautomatisch gebondeten (TAB) Bands handeln, was jedoch für die vorliegende Erfindung nicht kritisch ist. Wenn das Substrat 102 eine PCB ist, kann das Substrat aus einem Kern mit einer daran gebildeten oberen und/oder unteren leitenden Schicht gebildet werden. Beim Kern kann es sich um verschiedene dielektrische Materialien wie etwa, zum Beispiel, Polyimidlaminate, Epoxidharze einschließlich FR4 und FR5, Bismaleimidtriazin (BT) und dergleichen handeln.
  • Die leitenden Schichten können aus Kupfer oder Kupferlegierungen, beschichtetem Kupfer oder beschichteten Kupferlegierungen, der Legierung 42 (42 Fe/58 Ni), kupferbeschichtetem Stahl oder anderen Metallen oder Materialien, die zur Verwendung auf Substraten bekannt sind, gebildet werden. Die leitenden Schichten können zu einem Konduktanzmuster geätzt sein, wie dies für das Kommunizieren von Signalen zwischen dem Halbleiterchip und einer externen Vorrichtung bekannt ist. In den leitenden Schichten kann auch ein Blindmuster bereitgestellt werden, wie dies bekannt ist, um mechanische Beanspruchungen am Substrat, die sich andernfalls aus einer ungleichmäßigen Wärmeausdehnung im Substrat ergeben würden, zu verringern. Das Substrat 102 kann zusätzlich freiliegende Metallabschnitte umfassen, die Kontaktfelder (5) und/oder Kontaktfinger (wie in einem Beispiel, bei dem der Baustein 80 ein Land-Grid-Array(LGA)-Baustein ist) bilden. Die Kontaktfelder und/oder -finger können zum Beispiel in einem Galvanisierungsprozess, wie er in der Technik bekannt ist, mit einer oder mehreren Goldschichten beschichtet werden.
  • Nachdem der Halbleiterchip 100 in Schritt 200 am Substrat 102 fixiert wurde, können in einem Schritt 202 Bonddrähte 106 zwischen Bondinseln 108 (5) am Chip 100 und Bondinseln 110 am Substrat 102 angebracht werden. Die Bonddrähte 106 können in einem bekannten Drahtbondingprozess fixiert werden. Bei Ausführungsformen kann der Drahtbondingprozess ein Niederprofil-Drahtbondingprozess wie etwa zum Beispiel ein Reverse-Bonding-Prozess sein. Bei den in 4 und 5 gezeigten Ausführungsformen sind Drahtbondungen entlang von zwei entgegengesetzten Seiten des Chips 100 bereitgestellt. Bei alternativen Ausführungsformen der vorliegenden Erfindung können Drahtbondungen 106 entlang einer einzelnen Seite oder drei oder vier Seiten des Chips 100 bereitgestellt sein.
  • In Schritt 204 kann eine Zwischenschicht 120 auf die freiliegende Oberfläche des Chips 100 aufgebracht werden. Die Zwischenschicht 120 kann zum Beispiel ein elektrisch isolierendes klebendes Epoxid von bekannter Zusammensetzung sein, das zum Beispiel von der Nitto Denko Corp., Japan, der Abelstik Co., Kalifornien, oder der Henkel Corporation, Kalifornien, erhältlich ist. Die Zwischenschicht 120 kann als viskose Flüssigkeit aufgebracht werden, die in diesem Zustand verbleibt, bis sie in einem nachstehend erklärten Umschmelzprozess gehärtet wird. Bei Ausführungsformen wird die Zwischenschicht 120 als Flüssigkeit aufgebracht, doch weist sie eine ausreichend hohe Viskosität auf, um einen zweiten Halbleiterchip, der wie nachstehend erklärt auf der Schicht 120 angeordnet wird, mechanisch zu halten. Bei Ausführungsformen kann die Viskosität zum Beispiel etwa 1 bis 2 × 106 Centipoise betragen, doch versteht sich, dass die Viskosität bei alternativen Ausführungsformen höher oder niedriger als dieser Wert sein kann. Bei der Zwischenschicht 120 kann es sich um das gleiche Material wie das für die Klebstoffschicht 104 verwendete oder um ein anderes Material handeln. Bei einer alternativen Ausführungsform können in der Zwischenschicht 120 Abstandshalterkugeln bereitgestellt werden. Die Abstandshalterkugeln können Polymerkugeln sein, die als Abstandshalter zwischen dem Chip 100 und einem wie nachstehend erklärt darauf angebrachten zweiten Chip wirken. Derartige Abstandshalterkugeln sind in der Technik bekannt, und sind zum Beispiel in der US-Patentschrift Nr. 6,650,019 mit der Bezeichnung „Method of Making a Semiconductor Package Including Stacked Semiconductor Die", welche Patentschrift hierin durch Nennung zur Gänze aufgenommen wird, offenbart.
  • Wie in 4 und 5 ersichtlich kann die Zwischenschicht 120 bei einer Ausführungsform über zumindest im Wesentlichen die gesamte Fläche des Chips 100 aufgebracht werden (einige der Ränder können vom Klebstoffmaterial frei oder nicht frei sein). Das Klebstoffmaterial der Schicht 120 wird so aufgebracht, dass die Drahtbondschlingen 106 teilweise in der Schicht 120 versenkt sind. Und zwar sind die Abschnitte der Bonddrähte 106 neben den Bondinseln 108 wie auch ein Scheitel der Bondschlingen in der Zwischenschicht 120 versenkt. Da die Zwischenschicht 120 nur über die Oberfläche des Chips 100 aufgebracht wird, sind Teile des Drahts 106, die sich außerhalb der Anordnungsfläche des Chips 100 erstrecken, nicht in der Zwischenschicht 120 eingebettet.
  • Zusätzlich zum Aneinanderkleben der gestapelten Halbleiterchips im Baustein 80 stellt die Zwischenschicht 120 eine gewisse Beabstandung zwischen den beiden gestapelten Halbleiterchips für die Anordnung der Drahtbondschlingen 106 bereit. Es wird jedoch kein zusätzlicher Raum in der Zwischenschicht benötigt, um die Drahtbondschlingen 106 von einem nächsten benachbarten Halbleiterchip zu trennen. Im Besonderen musste die Klebstoffschicht, in der die Bonddrähte eingebettet waren, beim Stand der Technik dick genug sein, um sicherzustellen, dass die Bonddrähte an einem Kurzschluss mit der unteren Fläche des nächsten benachbarten Chips gehindert würden. Doch wie nachstehend ausführlicher erklärt ist eine Fläche eines zweiten Chips, die an der Zwischenschicht 120 fixiert ist, ein elektrischer Isolator. Demgemäß muss die Zwischenschicht 120 die Drahtbondschlingen nicht wie beim Stand der Technik vom nächsten benachbarten Chip beabstanden und kann die Beabstandung zwischen den gestapelten Chips verglichen mit herkömmlichen gestapelten Halbleiterchipgestaltungen dünner ausgeführt werden. Zum Beispiel kann die Zwischenschicht 120 verglichen mit etwa 75 μm beim Stand der Technik zwischen 25 und 50 Mikron (μm) betragen. Es versteht sich, dass die Dicke der Zwischenschicht 120 bei alternativen Ausführungsformen der vorliegenden Erfindung geringer als 25 μm und größer als 50 μm sein kann.
  • Wie oben angegeben kann in Schritt 206 ein zweiter Halbleiterchip 122 wie in 6 und 7 gezeigt auf die Zwischenschicht 120 gestapelt werden. Nach der vorliegenden Erfindung kann an der Grenzfläche zwischen dem Halbleiterchip 122 und der Zwischenschicht 120 eine dielektrische Schicht 130 gebildet werden. In Ausführungsformen kann die dielektrische Schicht 130 an einer hinteren Fläche des Halbleiterchips 122 gebildet werden. Die dielektrische Schicht 130 kann durch jedes beliebige aus einer Vielfalt von bekannten Verfahren am Halbleiterchip 122 gebildet werden. Bei einer Ausführungsform kann die Schicht 130 ein klebendes Epoxid sein, das auf die Hinterseite des Halbleiterchips 122 laminiert wird und wie nachstehend erklärt vor oder mit der Zwischenschicht 120 gehärtet wird. Die dielektrische Schicht 130 kann alternativ auf Waferebene während der Herstellung des Halbleiterchips 122 gebildet werden. Zum Beispiel kann die dielektrische Schicht 130, wenn der Wafer nicht geschliffen wird, während des Halbleiterherstellungsprozesses gezüchtet werden. Die dielektrische Schicht 130 kann ferner durch Ablagern eines dielektrischen Films auf der hinteren Fläche des Halbleiterchips 122 durch eine Vielfalt von Prozessen einschließlich des chemischen Plattierens, des chemischen Abscheidens aus der Gasphase, des Verdampfens, des Sputterns, des Laserstrahlverdampfens, der Molekularstrahlepitaxie, des Sprühens, des Anstreichens oder des Siebdrucks gebildet werden. Wenn der Wafer nicht geschliffen wird, kann der dielektrische Film während der Waferherstellung abgelagert werden. Wenn ein Wafer geschliffen wird, kann der dielektrische Film nach dem Schleifprozess und vor der Fixierung des Chips 122 an der Zwischenschicht 120 abgelagert werden. Dies kann vor oder nach dem Vereinzeln des Chips 122 vom Wafer erfolgen. Andere Ablagerungstechniken und andere Verfahren zum Bilden der dielektrischen Schicht 130 sind ins Auge gefasst. Bei Ausführungsformen kann die dielektrische Schicht zwischen 10 μm und 20 μm betragen, obwohl sich versteht, dass die Dicke der dielektrischen Schicht 130 bei alternativen Ausführungsformen der vorliegenden Erfindung geringer oder größer als diese Werte sein kann.
  • Sobald der Chip 122 auf der Zwischenschicht 120 fixiert wurde, kann der Chip 122 in einem Schritt 210 unter Verwendung von Bonddrähten in einem bekannten Drahtbondingprozess an das Substrat 120 drahtgebondet werden.
  • Ausführungsformen der vorliegenden Erfindung können nur das Paar der Halbleiterchips 100 und 122 umfassen. Doch bei weiteren Ausführungsformen können mehr als zwei Halbleiterchips aufeinander gestapelt werden. Bei derartigen Ausführungsformen können der Schritt 204 des Aufbringens eines Klebstoffs auf die obere Fläche des oberen Chips, der Schritt 206 des Anbringens eines zusätzlichen Chips und der Schritt 210 des Drahtbondens des zusätzlichen Chips wie durch den gestrichelten Pfeil in 3A angegeben für jeden zusätzlichen Halbleiterchip, der auf den Chip 122 gestapelt wird, wiederholt werden.
  • Wie oben angegeben wird die Zwischenschicht 120 mit einer Viskosität aufgebracht, die ausreicht, um den Halbleiterchip 122 zu halten, ohne die Drahtbondschlingen 106 übermäßig abzuflachen. Doch wenn der Halbleiterchip 122 an der Zwischenschicht 120 angebracht wird, kann ein Druck auf die Zwischenschicht ausgeübt werden, um die Dicke der Zwischenschicht 120 zu verringern. Dabei kann der Scheitel der Bonddrähte 106 wie in 7 gezeigt in einen Kontakt mit der dielektrischen Schicht 130 gelangen. Doch da die dielektrische Schicht 130 jede der Drahtbondungen 106 elektrisch voneinander und vom Halbleiterchip 122 isoliert, tritt kein elektrischer Kurzschluss auf.
  • Bei einer weiteren Ausführungsform, die in 8 gezeigt ist, kann der Halbleiterchip 122 unter einer Druckbelastung am Baustein 140 fixiert werden, um wie oben beschrieben eine Dicke der Zwischenschicht 120 zu verringern wie auch die Höhe der Bonddrähte 106 über der Fläche des Halbleiters 100 teilweise abzuflachen. Die Dicke der Schicht 120 und die Höhe der gebondeten Drähte 106 kann um ein Ausmaß verringert werden, dass so bemessen ist, dass die strukturelle Unversehrtheit des Drahtbondanschlusses an den Halbleiterchip 100 nicht gefährdet wird. Wie oben angegeben kann diese Dicke bei Ausführungsformen zwischen 25 und 50 μm betragen, obwohl sie bei alternativen Ausführungsformen geringer oder größer als dieser Wert sein kann.
  • Sobald alle Halbleiterchips fixiert und an das Substrat 102 drahtgebondet wurden, kann der Halbleiterbaustein 80 in einem Umschmelzprozess von Schritt 212 gehärtet werden, um alle Klebstoffschichten einschließlich der Zwischenschicht 120 und der Chipanbringungsschicht 104 zu härten. Das Härten kann abhängig vom verwendeten Klebstoffmaterial durch eine Vielfalt von bekannten Verfahren bewerkstelligt werden, einschließlich, zum Beispiel, durch Erhitzen und/oder durch Ultraviolettstrahlung.
  • Bei der oben unter Bezugnahme auf das Ablaufdiagramm von 3A beschriebenen Ausführungsform wird der Baustein 80 nicht gehärtet, bis alle Halbleiterchips gestapelt wurden und die Drahtbondung abgeschlossen ist. Bei einer alternativen Ausführungsform der vorliegenden Erfindung, die unter Bezugnahme auf das Ablaufdiagramm in 3B beschrieben ist, können die Zwischenschicht 120 und die Chipbindeschicht 101 in Schritt 206 gehärtet werden, bevor der Halbleiterchip 122 fixiert wird (die Schichten 104 und 120 bei dieser Ausführungsform können in Schritt 206 entweder zur gleichen Zeit oder zu verschiedenen Zeiten gehärtet werden). Bei einer derartigen Ausführungsform kann die dielektrische Schicht 130 ein härtbarer Klebstoff sein oder einen solchen enthalten, so dass der Halbleiterchip 122 an der gehärteten Zwischenschicht 120 angebracht und danach wie etwa in einem anschließenden Härtungsprozess fest fixiert wird. Es ist ferner ins Auge gefasst, dass die Chipbindeschicht 104 und/oder die Zwischenschicht 120 in Schritt 206 teilweise zu einem B-Stadium gehärtet werden kann. Die Schichten 104 und/oder 106 können danach nach der Fixierung des Halbleiterchips 122 vollständig gehärtet werden.
  • Bei den oben beschriebenen Ausführungsformen kann die Zwischenschicht 120 ein Klebstoffmaterial sein. Es versteht sich jedoch, dass die Zwischenschicht 120 kein Klebstoff zu sein braucht, wenn die dielektrische Schicht 130 ein Klebstoff ist. Bei einer derartigen Ausführungsform kann die Schicht 120 als Flüssigkeit um die Bonddrähte 106 aufgebracht werden und nur als Abstandshalterschicht wirken, die die Chips 100 und 122 voneinander beabstandet und die Bonddrähte 106 elektrisch voneinander isoliert. Die Chips 100 und 122 bei einer derartigen Ausführungsform würden durch die elektrisch isolierende Klebstoffschicht 130 aneinander fixiert werden.
  • Eine alternative Ausführungsform der vorliegenden Erfindung ist in 9 bis 12 gezeigt. Bei einer derartigen Ausführungsform wird die Zwischenschicht 120, anstelle über im Wesentlichen die gesamte Fläche des Halbleiterchips 100 aufgebracht zu werden, als diskrete Mengen von Klebstoffmaterial 144 nur über und neben den Kontaktfeldern 108 auf dem Halbleiterchip 100 aufgebracht. Im Besonderen kann das Klebstoffmaterial 144 auf einen ersten Bereich auf dem Halbleiterchip 100, der die Bondinseln 108 beinhaltet, aufgebracht werden, und auf einen zweiten Bereich auf dem Chip 100, der die Bondinseln nicht beinhaltet, nicht aufgebracht werden. Eine derartige Ausführungsform kann verwendet werden, wenn auf dem Halbleiterchip 100 eine, zwei, drei oder vier Seiten von Kontaktfeldern 108 vorhanden sind.
  • Bei dieser alternativen Ausführungsform kann wie in 11 und 12 angegeben beim Fixieren des zweiten Halbleiterchips 122 am Baustein eine Presskraft den Klebstoff 144 etwas abflachen. Wie oben angegeben kann die Presskraft zusätzlich zum Abflachen des Klebstoffs 144 auch die Höhe des Scheitels der Drahtbondschlinge 106 über der Fläche des Halbleiterchips 100 verringern. Danach können sich die Klebstoffbereiche während des Härtungsprozesses weiter abflachen und den Klebstoff 144 über die Fläche des Chips 100 verteilen. Es versteht sich, dass der flüssige Klebstoff 144 die Fläche des Chips 100 bei der Anbringung des Chips 122 und/oder beim anschließenden Härtungsprozess möglicherweise nicht vollständig bedeckt. Überdies können sich bei Ausführungsformen, bei denen die dielektrische Schicht 130 am Halbleiterchip 122 ebenfalls aus einem härtbaren Klebstoff gebildet ist, sowohl das Klebstoffmaterial 144 als auch die dielektrische Schicht 130 über die Grenzfläche zwischen den Chips 100 und 122 ausbreiten, um jeglichen Raum in der Grenzfläche auszufüllen.
  • Sobald der Chip 122 bei der Ausführungsform von 9 bis 12 am Chip 100 fixiert wurde, kann der zweite Halbleiterchip 122 in einem bekannten Drahtbondingprozess mit Drahtbondungen 124 an das Substrat 102 drahtgebondet werden. Dann kann der Baustein wie oben beschrieben gehärtet werden.
  • Bei den oben beschriebenen Ausführungsformen können die Bonddrähte von den Chips 100 und 122 blankes Gold sein, doch kann es sich alternativ um Kupfer, Aluminium oder andere Metalle handeln. Bei einer weiteren Ausführungsform der vorliegenden Erfindung können die Bonddrähte von den Chips 100 und/oder 122 mit einer polymeren Isolierung vorisoliert sein (d. h., vor dem Eintauchen in die Zwischenschicht 120), die die Oberfläche des Drahts elektrisch nichtleitend macht. Es ist bekannt, dass ein derartiger vorisolierter Bonddraht Kurzschlüsse zwischen benachbarten Bonddrähten verhindert. Zwei Beispiele für einen vorisolierten Bonddraht, der zur Verwendung bei der vorliegenden Erfindung geeignet ist, sind in der US-Patentschrift Nr. 5,396,104 mit der Bezeichnung „Resin Coated Bonding Wire, Method of Manufacturing the Same, and Semiconductor Device", und in der US-Offenlegungsschrift Nr. 2004/0,124,545 mit der Bezeichnung „High Density Integrated Circuits and the Method of Packaging the Same", die beide hierin durch Nennung zur Gänze aufgenommen werden, offenbart. Eine Ausführungsform, die einen vorisolierten Bonddraht benutzt, kann mit oder ohne Zwischenschicht 120 arbeiten. Bei einer derartigen Ausführungsform, die ohne Zwischenschicht 120 arbeitet, kann es sich bei der dielektrischen Schicht 130 um einen Klebstoff handeln, um die Chips aneinander zu fixieren.
  • Wie in 13 gezeigt kann die Gestaltung nach dem Bilden der gestapelten Chipgestaltung nach einer der oben beschriebenen Ausführungsformen in Schritt 214 in der Gießmasse 150 eingeschlossen werden und in Schritt 216 vereinzelt werden, um einen fertiggestellten Halbleiterchipbaustein 160 zu bilden. Die Gießmasse 150 kann ein bekanntes Epoxid sein, wie es zum Beispiel von der Sumitomo Corp. und der Nitto Denko Corp., beide mit dem Firmensitz in Japan, erhältlich ist. Danach kann der fertiggestellte Baustein 160 in Schritt 218 optional in einem Deckel eingekapselt werden.
  • Bei Ausführungsformen kann der oben beschriebene Halbleiterchip einen oder mehrere Flash-Memory-Chips und möglicherweise eine Steuerung wie etwa eine anwendungsspezifische integrierte Schaltung ASIC umfassen, so dass der Baustein 160 als Flash-Memory-Vorrichtung verwendet werden kann. Es versteht sich, dass der Baustein 160 bei weiteren Ausführungsformen der vorliegenden Erfindung Halbleiterchips umfassen kann, die dazu gestaltet sind, andere Funktionen durchzuführen.
  • Die vorangehende ausführliche Beschreibung der Erfindung wurde zu Erläuterungs- und Beschreibungszwecken geboten. Sie soll nicht erschöpfend sein oder die Erfindung auf die genaue offenbarte Form beschränken. Angesichts der obigen Lehren sind viele Abwandlungen und Veränderungen möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Grundsätze der Erfindung und ihre praktische Anwendung am besten zu erklären und es dadurch anderen Fachleuten möglich zu machen, die Erfindung in verschiedensten Ausführungsformen und mit verschiedensten Abwandlungen, wie sie für die ins Auge gefasste spezielle Verwendung geeignet sind, bestmöglich zu nutzen. Der Umfang der Erfindung soll durch die beiliegenden Ansprüche definiert werden.
  • Zusammenfassung
  • Es wird ein Halbleiterbaustein mit niedrigem Profil offenbart, der zumindest einen ersten und einen zweiten gestapelten Halbleiterchip umfasst, die an einem Substrat angebracht sind. Der erste und der zweite Halbleiterchip sind durch eine Zwischen-Klebstoffschicht mit niedrigem Profil getrennt, in der die Drahtbondschlingen vom ersten Halbleiterchip eingebettet sind. Nachdem die Zwischenschicht aufgebracht wurde, kann der zweite Halbleiterchip auf die Zwischenschicht gestapelt werden. An einer hinteren Fläche des zweiten Halbleiterchips kann eine dielektrische Schicht gebildet werden. Da die Hinterseite des zweiten Halbleiterchips ein elektrischer Isolator ist, muss die Zwischenschicht die Drahtbondschlingen nicht wie beim Stand der Technik vom zweiten Halbleiterchip beabstanden, und kann der Scheitel der Bonddrähte mit der dielektrischen Schicht in Kontakt gelangen. Die Zwischenschicht kann daher im Vergleich mit herkömmlichen gestapelten Halbleiterchipgestaltungen dünner ausgeführt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (20)

  1. Halbleitervorrichtung, umfassend einen ersten Halbleiterchip, der eine erste und eine zweite entgegengesetzte Fläche umfasst, wobei die erste Fläche mehrere Bondinseln beinhaltet; mehrere Bonddrähte, wobei jeder Bonddraht der mehreren Bonddrähte ein Ende aufweist, das an einer Bondinsel des ersten Halbleiterchips fixiert ist; eine Zwischenschicht, die auf die erste Fläche des ersten Halbleiterchips aufgebracht ist, wobei ein Teil jedes Bonddrahts der mehreren Bonddrähte in die Zwischenschicht eingebettet ist; einen zweiten Halbleiterchip; und eine elektrisch isolierende Schicht, die auf einer Fläche des zweiten Halbleiterchips gebildet ist, wobei der zweite Halbleiterchip so an der Zwischenschicht fixiert ist, dass die elektrisch isolierende Schicht in einem Kontakt mit der Zwischenschicht liegt, wobei die elektrisch isolierende Schicht den zweiten Halbleiterchip von den Bonddrähten in der Zwischenschicht isoliert.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Zwischenschicht im Wesentlichen die gesamte erste Fläche des ersten Halbleiterchips bedeckt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Zwischenschicht einen ersten Bereich auf der ersten Fläche, der die Bonddrähte beinhaltet, bedeckt, und einen zweiten Bereich der ersten Fläche, der die Bonddrähte nicht beinhaltet, nicht bedeckt.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die Zwischenschicht eine Klebstoffschicht ist, um den ersten Halbleiterchip und den zweiten Halbleiterchip aneinander zu fixieren.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die Zwischenschicht eine Epoxidschicht ist, um den ersten Halbleiterchip und den zweiten Halbleiterchip aneinander zu fixieren.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die Bonddrähte in einer Bondschlingenform am ersten Halbleiterchip fixiert sind, wobei die Zwischenschicht eine Höhe über der ersten Fläche des ersten Halbleiterchips aufweist, die ungefähr der Höhe eines obersten Abschnitts der Bondschlingen über der ersten Fläche des ersten Halbleiterchips gleich ist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei die mehreren Bonddrähte neben einem einzelnen Rand der ersten Fläche des ersten Halbleiterchips bereitgestellt sind.
  8. Halbleitervorrichtung nach Anspruch 1, wobei die mehreren Bonddrähte neben einem Paar von entgegengesetzten Rändern der ersten Fläche des ersten Halbleiterchips bereitgestellt sind.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die mehreren Bonddrähte um vier Ränder der ersten Fläche des ersten Halbleiterchips herum bereitgestellt sind.
  10. Halbleitervorrichtung nach Anspruch 1, wobei die Zwischenschicht mehrere Abstandshalterkugeln enthält.
  11. Verfahren zum Bilden einer Halbleitervorrichtung, die einen ersten und einen zweiten gestapelten Halbleiterchip beinhaltet, wobei das Verfahren die folgenden Schritte umfasst: (a) Drahtbonden mehrerer Drähte an eine Fläche des ersten Halbleiterchips, um mehrere Drahtbondschlingen zu bilden; (b) Einbetten eines Teils jeder Drahtbondschlinge der mehreren Drahtbondschlingen in einer Zwischenschicht, die auf die Fläche des ersten Halbleiterchips aufgebracht wird; (c) Bilden eines elektrischen Isolators auf einer Fläche des zweiten Halbleiterchips; und (d) Fixieren des zweiten Halbleiterchips am ersten Halbleiterchip, wobei der elektrische Isolator zwischen der Zwischenschicht und dem zweiten Halbleiterchip angeordnet wird.
  12. Verfahren nach Anspruch 11, wobei der Schritt (b) des Einbettens eines Teils jeder Drahtbondschlinge der mehreren Drahtbondschlingen in der Zwischenschicht, die auf die Fläche des ersten Halbleiterchips aufgebracht wird, den Schritt des Bedeckens zumindest im Wesentlichen der gesamten ersten Fläche des ersten Halbleiterchips mit einer Flüssigkeit umfasst.
  13. Verfahren nach Anspruch 11, wobei der Schritt (b) des Einbettens eines Teils jeder Drahtbondschlinge der mehreren Drahtbondschlingen in der Zwischenschicht, die auf die Fläche des ersten Halbleiterchips aufgebracht wird, den Schritt des Bedeckens eines ersten Bereichs der Fläche, der die Drahtbondschlingen beinhaltet, und des Nichtbedeckens eines zweiten Bereichs der Fläche, der die Drahtbondschlingen nicht beinhaltet, umfasst.
  14. Verfahren nach Anspruch 11, wobei der Schritt (b) des Einbettens eines Teils jeder Drahtbondschlinge der mehreren Drahtbondschlingen in der Zwischenschicht den Schritt des Aufbringens einer Flüssigkeit um Teile jeder Drahtbondschlinge auf die Fläche des ersten Halbleiterchips umfasst.
  15. Verfahren nach Anspruch 11, ferner umfassend den Schritt (e) des Härtens der Zwischenschicht.
  16. Verfahren nach Anspruch 15, wobei der Schritt (e) des Härtens der Zwischenschicht nach dem Schritt (d) des Fixierens des zweiten Halbleiterchips am ersten Halbleiterchip stattfindet.
  17. Verfahren nach Anspruch 16, wobei der Schritt (d) des Fixierens des zweiten Halbleiterchips am ersten Halbleiterchip das Verringern einer Dicke der Zwischenschicht unter einer Presskraft, die durch den ersten und den zweiten Halbleiterchip auf die Zwischenschicht ausgeübt wird, umfasst.
  18. Verfahren nach Anspruch 16, wobei der Schritt (d) des Fixierens des zweiten Halbleiterchips am ersten Halbleiterchip das Verringern einer Höhe der Drahtbondschlingen in der Zwischenschicht unter einer Presskraft, die durch den ersten und den zweiten Halbleiterchip auf die Zwischenschicht ausgeübt wird, umfasst.
  19. Verfahren nach Anspruch 15, wobei der Schritt (e) des Härtens der Zwischenschicht vor dem Schritt (d) des Fixierens des zweiten Halbleiterchips am ersten Halbleiterchip stattfindet.
  20. Verfahren nach Anspruch 11, wobei der Schritt (c) des Bildens eines elektrischen Isolators auf einer Fläche des zweiten Halbleiterchips den Schritt des Laminierens eines dielektrischen Films auf die Fläche des zweiten Halbleiterchips umfasst.
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