JP4732456B2 - スタックダイパッケージにおいてダイを取り付ける方法及び装置 - Google Patents

スタックダイパッケージにおいてダイを取り付ける方法及び装置 Download PDF

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Description

本発明の実施例は、一般的に集積回路装置の分野に係り、より具体的にはスタックダイ装置を作るようダイをスタックする方法に係る。
チップが回路基板の表面上により密集してパッケージされ得る場合、モジュールの寸法及びコストは低減され得、システムのパフォーマンスは向上され得る。パッケージングの密度を最大化する1つの可能な方法は、スタックチップ装置又はスタックダイ装置として称される三次元スタックを形成するよう互いの上にチップを置くことを有する。過去数年間にわたって、可能であればチップをスタックすることに大きな興味がもたれている。かかるチップスタッキングのスキームは、ワイヤ接続を容易にするよう複数の減少する寸法のチップをスタッキングすること、並びに、スペーサを使用して又はベベリング技術を用いて複数の同一の寸法のチップをスタッキングすることを有する。典型的には、スタックダイ装置の最も下方のダイは、ペーストベース接着剤等のダイアタッチ剤を使用して基板に対して取り付けられる。同一のダイアタッチ剤は、スタックダイ装置において後続のダイを互いに対して取り付けるよう使用される。典型的には、ペーストベース接着剤は、液体として塗布され、ダイは基板上に(又は他のダイ上へと)置かれ、続いて接着剤が硬化される。硬化中、接着剤は比較的高温にまでされる。スタックダイ装置の後続のダイを取り付けるよう、工程は反復される。現在典型的である装置における2乃至4つのスタックダイから、近い将来における6乃至9のスタックダイ及びそれ以上まで、より多くのダイをスタッキングする傾向があり、ダイアタッチ剤に関する問題があがっている。各後続の接着層を硬化するよう温度を反復的に上げることによって、前に適用された接着層の劣化がもたらされるのである。
更に、複数の状況においては、ダイアタッチ剤としてのペーストベース接着剤の使用は、最善ではなく、フィルムダイアタッチ剤によって置き換えられる。例えば、複数の適用に対して、非常に薄いダイが所望される。典型的なダイは、厚さ725ミクロンであるが、所定のアプリケーション(無線通信等)に対しては、厚さ25ミクロンのダイが所望され得る。かかる薄いダイに対して、ダイの一側から他側までの金属密度における不均衡は、ダイに歪みを引き起こす。歪んだダイは、硬化工程を通してペーストベース接着剤との接触を保持しないため、かかる歪みは、ダイアタッチ剤としてのペーストベース接着剤の使用を問題のあるものにする。
更に、ダイパッケージがダイと略同等の寸法を有する際、ダイアタッチ剤に対してペーストベース接着剤を使用することは、後続のワイヤ接続工程を妨げ得るペーストの流出に繋がり得る。
かかる問題は、熱可塑性に基づくフィルム(thermoplastic−based film)等のフィルムダイアタッチ剤を使用するラミネーション加工の使用を介して、対処され、スタックチップスケールパッケージにおける一般的なダイアタッチ剤として好ましいものとなり始めている。かかる剤は、優れた流動性及び接着/粘着強度等の多くの所望される特徴を有する。
ダイアタッチ剤に対して熱可塑性フィルムを使用する典型的なラミネーション加工において、ダイは、高い温度及び圧力下で基板に対して(又は他のダイに対して)ラミネートされる。フィルムは、ラミネーション加工中、ダイを平らに保持する(歪みを防止する)よう、十分な接着強度を有する。スタックダイ装置を形成するために次のダイを取り付けるよう、工程は反復される。これは、前に取り付けられたダイのダイアタッチフィルムが反復されるラミネーション加工の熱及び圧力にさらされる、ことを意味する。
反復される熱加工は、空隙率及び応力をダイアタッチフィルムにおいて引き起こし得、層間剥離及び歪みをもたらす。結果として、続くラミネーション加工中には、前のダイアタッチフィルム層を層間剥離又は過度に変形することから防ぐよう、最新の注意が払われなければならない。これによって、スタックダイ装置の複数のダイにわたって空隙のない結合ラインを達成し得ることが制限される。更には、空隙、クラック、及び反復される高温/高圧の工程によって引き起こされる他の不具合は、パフォーマンスの信頼性の低下に繋がる。
本発明は、以下の説明を参照し、且つ本発明の実施例を図示するよう使用される図面を添付することによって、最良に理解され得る。
以下の説明において、多種の特定の詳細が説明される。しかしながら、本発明の実施例がかかる特定の詳細無く実行され得る、ことは理解される。他の例において、周知の回路、構造、及び技術は、本願の理解を曖昧なものとしないよう詳細には示されない。
明細書を通しての「一実施例」又は「実施例」に対する参照は、実施例とともに説明される特別な特性、構造、又は特徴が本発明の少なくとも1つの実施例において有される、ことを意味する。故に明細書中の多種の場所において見られる「一実施例において」又は「実施例において」という文章は、必ずしも全てが同一の実施例を参照しているわけではない。更には、特別な特性、構造、又は特徴は、1つ又はそれ以上の実施例において適切な手法において組み合わせられ得る。
更に、本発明の態様は、単一の開示された実施例の全ての特徴においてあるわけではない。故にこの結果、添付の請求項は、当該明細書に明白に組み込まれ、各請求項は、本発明の別個の一実施例として独立する(with each claim standing on its own)。
図1は、本発明の一実施例に従ったスタックダイ装置を作る工程を示す。図1中に示される工程100は、第1のダイアタッチ剤が選択されるオペレーション105で始まる。第1のダイアタッチ剤は、それに関連付けられた加工温度を有する。例えば、第1のダイアタッチ剤がペーストベース接着剤である場合、加工温度は、一実施例に対するペースト接着剤の硬化温度であり得る。他の実施例では、第1のダイアタッチ剤が熱可塑性フィルムである場合、加工温度は熱可塑性フィルムのガラス転移温度(Tg)を上回る。
オペレーション110において、第1のダイは、第1のダイアタッチ剤を使用して基板に対して取り付けられる。第1のダイアタッチ剤の関連加工温度は、ダイ及び基板の温度許容度より高くない。
オペレーション105において、第2のダイアタッチ剤は選択される。第2のダイアタッチ剤は、それに関連付けられた加工温度を有し、該加工温度は、第1のダイアタッチ剤と関連付けられる温度より小さい。第2のダイアタッチ剤は、第1のダイアタッチ剤に関連付けられた温度より十分に低い関連加工温度を有して選択され、第2のダイアタッチ剤の加工(例えば硬化又はラミネート)は、前に加工された第1のダイアタッチ剤を特定の温度以内まで(to within a specified degree)著しくは低下させない。即ち、第2のダイアタッチ剤の加工は、層間剥離、歪み、又はスタックダイ装置がその意図される目的に対して作動不能にされるまでの他の不具合を引き起こさない。
オペレーション120において、第2のダイは、第2のダイアタッチ剤を使用して第1のダイの上にスタックされ、それに取り付けられる。
図2は、本発明の一実施例に従ったスタックダイ装置を示す。図2中に示されるスタックダイ装置200は、基板210を有する。基板210は、基板210の下方表面211上に形成される導電ボール220を有する。導電ボール220は、マザーボード(図示せず)に対して基板210を電気的に接続するものである。ダイ230aは、基板210の上方表面212上へと配置される。ダイアタッチ剤DA1は、基板210とダイ230aとの間に配置され、ダイ230aを基板210に対して取り付ける。本発明の一実施例によれば、DA1は関連加工温度TDA1を有する。
ダイ230bは、ダイ230aの上へスタックされ、ダイアタッチ剤DA2を有してダイ230aに対して取り付けられる。本発明の一実施例によれば、DA2は、TDA1より低い関連加工温度TDA2を有する。
ダイ230cは、ダイ230bの上へスタックされ、ダイアタッチ剤DA3を有してダイ230bに対して取り付けられる。本発明の一実施例によれば、DA3は、TDA2より低い関連加工温度TDA3を有する。
図2中に示される通り、スタックダイ230a乃至230cは、基板210に対して及び/又は互いに対して、ワイヤボンド231を有して基板230a乃至230cワイヤ接続で接着される。スタックダイ230a乃至230cの各々は、メモリチップ又は論理プロセッサチップであり得る。本発明の一実施例に対して、ダイ230aは、論理プロセッサチップであり、ダイ230b乃至230cは、メモリチップ(例えばフラッシュメモリ装置)である。更には、スタックダイ装置を形成するダイの数は典型的なものであり、事実上ダイは、本発明の多種の他の実施例に従った装置を有し得る。
本発明の一実施例によれば、マルチプルダイアタッチ剤の各々は熱可塑性フィルムであり得る。従来通りフィルムは、基板に対して適用され、ラミネーション加工に対して熱可塑性フィルムのTgを上回る特定の温度まで加熱される。即ち、信頼性の高いラミネーションを与えるよう、フィルムは、柔らかく可撓性があるべきである。Tgは、それを上回ると熱可塑性フィルムが柔らかく柔軟となる温度である。フィルムがTgを上回るようにした後、ダイは続いて、歪みを防止するよう圧力を受けて基板に対してラミネートされる。図3Aは、典型的な熱可塑性フィルムに対する係数(modulus)/温度グラフを示す。図3A中に示される通り、フィルムに対するTgは約60℃である。典型的なラミネート工程は、約100MPa及びそれを下回る係数を有して達成され、理想的には0MPaに近い。したがって、かかるフィルムに対して、ラミネート温度は、Tgを上回り、略120℃である。
問題は、スタックダイ装置を形成するよう後続のダイを適用する際に起きる。同一のTgを有する同一のフィルムが後続のダイを取り付けるよう使用されるため、前に適用されたフィルムは、再度そのTgを上回って上昇される。反復される転移は上述された通りフィルムを劣化させ得、ダイは歪み得る。
本発明の一実施例によれば、熱可塑性フィルムは、基板に対してダイを取り付けるよう使用される(例えば、図2中のDA1)。熱可塑性フィルムは、市販されているポリアミドベースの材料又はエポキシであり得る。後続のフィルムをダイは、上述された通り第2のフィルムを使用してスタックダイ装置を形成するよう取り付けられ得る。本発明の一実施例によれば、第2のフィルムは、より低いTgを有する他の市販のダイアタッチ剤であり得る。本発明の他の実施例に対して、第2のフィルムは、より低いTgを有する熱可塑性フィルムの改質(reformulation)であり得る。ポリマのTgは、可塑剤を取り入れることによって低下され得る。可塑剤は、ポリマの空隙率を上昇させるよう取り入れられる小分子であり、ポリマをより低い温度においてより柔軟にする。熱可塑性フィルムのTgを低下させるよう使用され得る複数の典型的な可塑剤は、低分子量ポリイミド、アミンターミネートラバー、及び低分子量エポキシを有する。
図3Bは、本発明の一実施例に従った3つの熱可塑性フィルムの各々に対する、係数/温度グラフを示す。図3B中に示される通り、第1のダイアタッチフィルムDA1に対する係数/温度グラフは、図3A中に示されるものであり、100MPaを下回る所望される係数を達成するよう約120℃の加工温度を求める。DA1は、約60℃であるTg1であるTgを有する。第2のダイアタッチ剤DA2は、DA1の改質であり得、より低いTgであるTg2を有し、それ故に100MPaを下回る所望の係数を達成するよう約90℃のみを有する加工温度を求める。Tg2は、約45℃である。それ故に、DA2を使用するラミネーション加工中、DA1はある程度転移するが、劣化及び歪みを低減するよう十分な剛性を維持する。第3のダイアタッチ剤DA3は、DA1の改質であり得、更に低いTgであるTg3を有し、それ故に、100MPaを下回る所望される係数を達成するよう約90℃の加工温度のみを求める。Tg3は、約30℃である。それ故に、DA3を使用するラミネーション加工中、DA2はある程度転移し、DA1はより少なく転移し、いずれも劣化及び歪みを低減するよう十分な剛性を維持する。
本発明の実施例は、基板に対してダイを取り付けるよう第1のダイアタッチ剤を使用して、並びにスタックダイ装置を形成するよう第1のダイに対して1つ又はそれ以上の追加的なダイを反復して取り付けるよう異なる(一連のより低い加工温度を有する)ダイアタッチ剤を使用して、説明される。他の一実施例に対して、用いられるダイアタッチ剤の各々は、連続的にマルチプルダイを取り付けるよう使用され得る。各ダイアタッチ剤を有して連続的に取り付けられ得るダイの数は、変動し、ダイアタッチ剤及びその関連加工温度に依存する。例えば、比較的高いTgを有するダイアタッチフィルムは、1つより多い転移の後に著しい劣化を表し得、それ故に該特定のフィルムを使用して1つのみのダイを取り付けることが所望され得る。その後、スタックダイ装置を作る工程において、他のダイアタッチフィルムは、比較的低いTgを有して使用され得る。より低い温度において反復される転移がフィルムに対して不利益ではない際は、2つ又はそれ以上のダイを取り付けることが可能であり得る。
本発明の一実施例は、多種のオペレーションを有する工程として説明されてきた。かかるオペレーションは、典型的なものであり、最も基本的な形式において説明され得るが、オペレーションは、多種の実施例に従った本発明の基本的な範囲から逸脱することなく、該工程に対して追加、又は該工程から削除され得る。例えば、図1を参照して上述された工程100は、追加的なオペレーションを有し得、該オペレーションにおいては、一連のダイアタッチ剤は、確定され、スタックダイ装置を形成するよう一連のダイを取り付けるよう使用される。
本発明は、複数の実施例に関して説明されてきたが、当業者は、本発明が前述の実施例に制限されず、添付の請求項の趣旨及び範囲内の修正及び改変を有して実行され得る、ことを認識する。故に本明細書は、制限的ではなく例証するものとして考えられるべきである。
本発明の一実施例に従ったスタックダイ装置を作る工程を図示する。 本発明の一実施例に従ったスタックダイ装置を図示する。 典型的な熱可塑性フィルムに対する係数/温度グラフを示す。 本発明の一実施例に従った3つの熱可塑性フィルムの各々に対する係数/温度グラフを示す。

Claims (14)

  1. 基板と、
    1の関連ダイアタッチ剤加工温度を有する第1のダイアタッチ剤を使用して前記基板に対して取り付けられる第1のダイと、
    2の関連ダイアタッチ剤加工温度を有する第2のダイアタッチ剤を使用して前記第1のダイに対して取り付けられる第2のダイと、
    3の関連ダイアタッチ剤加工温度を有する第3のダイアタッチ剤を使用して前記第2のダイに対して取り付けられる第3のダイと、
    を有する装置であって、
    前記第1の関連ダイアタッチ剤加工温度は第1のラミネート温度であり、前記第2の関連ダイアタッチ剤加工温度は第2のラミネート温度であり、前記第3の関連ダイアタッチ剤加工温度は第3のラミネート温度であり、
    前記基板に対して前記第1のダイを取り付ける前記第1のダイアタッチ剤は、第1のガラス転移温度を有する第1の熱可塑性フィルムを有し、前記第1のダイに対して第2のダイを取り付ける前記第2のダイアタッチ剤は、前記第1のガラス転移温度より低い第2のガラス転移温度を有する第2の熱可塑性フィルムを有し、前記第2のダイに対して第3のダイを取り付ける前記第3のダイアタッチ剤は、前記第2のガラス転移温度より低い第3のガラス転移温度を有する第3の熱可塑性フィルムを有する、
    装置。
  2. 前記第2の関連加工温度は、前記第1の関連加工温度より低く、前記第1のダイアタッチ剤を前記第2の関連加工温度にさらすことで前記第1のダイアタッチ剤において空隙又はクラックを引き起こさない、
    請求項1記載の装置。
  3. 前記第3のダイ上へと連続的にスタックされる1つ又はそれ以上の追加的なダイ、を更に有し、
    前記1つ又はそれ以上の追加的なダイの各々は、対応するダイアタッチ剤を使用して前のダイに対して取り付けられる、
    請求項1記載の装置。
  4. 前記第2のダイアタッチ剤は、前記第1の熱可塑性フィルム改質されたものである、
    請求項1記載の装置。
  5. 前記第2のダイアタッチ剤は、前記第1の熱可塑性フィルムの改質を達成するよう前記第1の熱可塑性フィルムに対して添加される可塑剤を有する、
    請求項4記載の装置。
  6. 前記可塑剤は、低分子量ポリイミドと、アミンターミネートラバーと、低分子量エポキシと、を有する群から選択される、
    請求項5記載の装置。
  7. 論理プロセッサ装置は、前記第1のダイ上で実行され、メモリ装置は、前記第2のダイ上で実行され、
    前記メモリ装置は前記論理プロセッサ装置に対して結合される、
    請求項1記載の装置。
  8. 基板と、
    第1のダイアタッチ剤と、
    第1の関連ダイアタッチ剤加工温度を有する前記第1のダイアタッチ剤を使用して前記基板及び互いに対して取り付けられる、1つ又はそれ以上のダイを有する第1の組と、
    1つ又はそれ以上の後続のダイアタッチ剤を使用して1つ又はそれ以上のダイを有する前の組及び互いに対して取り付けられる、1つ又はそれ以上のダイを有する対応する後続の組と、
    を有する装置であって、
    後続のダイアタッチ剤の各々は、夫々の関連ダイアタッチ剤加工温度を有し、各夫々の関連加工温度は、前記第1の関連加工温度及び各前の夫々の関連加工温度より低く、
    前記第1の関連ダイアタッチ剤加工温度は第1のラミネート温度であり、各夫々の関連ダイアタッチ剤加工温度は夫々のラミネート温度であり、
    前記第1のダイアタッチ剤は、第1のガラス転移温度を有する第1の熱可塑性フィルムを有し、1つ又はそれ以上の後続のダイアタッチ剤のうち少なくとも1つは、前記第1のガラス転移温度より低い第2のガラス転移温度を有する第2の熱可塑性フィルムを有する、
    装置。
  9. 前記後続のダイアタッチ剤の各々は、前記後続のダイアタッチ剤の各々の前記熱可塑性フィルムの改質を達成するよう、前記熱可塑性フィルムに対して添加される可塑剤を有する、
    請求項記載の装置。
  10. 前記可塑剤は、低分子量ポリイミドと、アミンターミネートラバーと、低分子量エポキシとを有する群から選択される、
    請求項記載の装置。
  11. 論理プロセッサ装置は、前記1つ又はそれ以上のダイを有する第1の組の第1のダイ上で実行され、メモリ装置は、前記1つ又はそれ以上のダイを有する第1の組の残りのダイの少なくとも1つ上で、また、1つ又はそれ以上のダイを有する連続する組の1つ又はそれ以上のダイ上で実行され、
    前記メモリ装置は、前記論理プロセッサ装置に対して結合される、
    請求項記載の装置。
  12. 基板と、
    該基板に対して取り付けられる第1のダイと、
    第1のダイ上で実行される論理プロセッサ装置と、
    前のダイ及び互いに対して取り付けられる少なくとも2つの追加的なダイと、
    前記少なくとも2つの追加的なダイの各々の上で実行される少なくとも2つのメモリ装置と、
    前記第1のダイを前記基板に対して取り付け、第1の関連ダイアタッチ剤加工温度を有する、第1のダイアタッチ剤と、
    前記少なくとも2つの追加的なダイを有する対応する組を、前のダイ及び互いに対して取り付ける、少なくとも2つの後続のダイアタッチ剤と、
    を有するシステムであって、
    各後続のダイアタッチ剤は、夫々の関連ダイアタッチ剤加工温度を有し、各夫々の関連加工温度は、前記第1の関連加工温度及び各前の夫々の関連加工温度より低く、
    前記第1の関連ダイアタッチ剤加工温度は第1のラミネート温度であり、各夫々の関連ダイアタッチ剤加工温度は夫々のラミネート温度であり、
    前記第1のダイアタッチ剤は、第1のガラス転移温度を有する第1の熱可塑性フィルムを有し、前記少なくとも2つの後続のダイアタッチ剤の各々は、前記第1のガラス転移温度より低く各前の夫々の関連加工温度とは異なる別のガラス転移温度を有する異なる熱可塑性フィルムを有する、
    システム。
  13. 前記後続のダイアタッチ剤の各々は、可塑剤を前記熱可塑性フィルムに対して添加することによって前記熱可塑性フィルムから改質される
    請求項12記載のシステム。
  14. 前記可塑剤は、低分子量ポリイミドと、アミンターミネートラバーと、低分子量エポキシとを有する群から選択される、
    請求項13記載のシステム。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070158807A1 (en) * 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070152314A1 (en) * 2005-12-30 2007-07-05 Intel Corporation Low stress stacked die packages
US7420269B2 (en) * 2006-04-18 2008-09-02 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
TWI335654B (en) * 2007-05-04 2011-01-01 Advanced Semiconductor Eng Package for reducing stress
US8456856B2 (en) 2009-03-30 2013-06-04 Megica Corporation Integrated circuit chip using top post-passivation technology and bottom structure technology

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246539A (ja) * 2001-02-19 2002-08-30 Hitachi Ltd 半導体装置の製造方法
JP2002368190A (ja) * 2001-04-06 2002-12-20 Hitachi Ltd 半導体装置およびその製造方法
JP2003124236A (ja) * 2001-10-09 2003-04-25 Mitsui Chemicals Inc 接着材料およびそれらを用いたスタックパッケージ
JP2004022996A (ja) * 2002-06-19 2004-01-22 Mitsui Chemicals Inc 半導体チップの積層方法
JP2004356529A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2005101312A (ja) * 2003-09-25 2005-04-14 Renesas Technology Corp 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
TW289900B (ja) * 1994-04-22 1996-11-01 Gould Electronics Inc
US5721452A (en) * 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
US20010006677A1 (en) * 1996-10-29 2001-07-05 Mcginity James W. Effervescence polymeric film drug delivery system
JP3920399B2 (ja) * 1997-04-25 2007-05-30 株式会社東芝 マルチチップ半導体装置用チップの位置合わせ方法、およびマルチチップ半導体装置の製造方法・製造装置
EP1064336B1 (en) * 1998-03-05 2004-07-21 Omnova Solutions Inc. Easily cleanable polymer laminates
US6212767B1 (en) * 1999-08-31 2001-04-10 Micron Technology, Inc. Assembling a stacked die package
AU7247000A (en) * 2000-01-11 2001-07-19 Givaudan Sa Composite materials
JP2001250907A (ja) * 2000-03-08 2001-09-14 Toshiba Corp 半導体装置及びその製造方法
CN1214455C (zh) * 2000-04-25 2005-08-10 日立化成工业株式会社 电路连接用粘接剂、使用其的电路连接方法及电路连接结构体
US6858941B2 (en) * 2000-12-07 2005-02-22 International Business Machines Corporation Multi-chip stack and method of fabrication utilizing self-aligning electrical contact array
JP2002367172A (ja) * 2001-06-05 2002-12-20 Tdk Corp マルチレベル光記録媒体、マルチレベル記録方法およびマルチレベル再生方法
JP3719234B2 (ja) * 2001-08-06 2005-11-24 日立化成工業株式会社 半導体用接着フィルム、およびこれを用いた半導体用接着フィルム付きリードフレームならびに半導体装置
US20040245651A1 (en) * 2003-06-09 2004-12-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002246539A (ja) * 2001-02-19 2002-08-30 Hitachi Ltd 半導体装置の製造方法
JP2002368190A (ja) * 2001-04-06 2002-12-20 Hitachi Ltd 半導体装置およびその製造方法
JP2003124236A (ja) * 2001-10-09 2003-04-25 Mitsui Chemicals Inc 接着材料およびそれらを用いたスタックパッケージ
JP2004022996A (ja) * 2002-06-19 2004-01-22 Mitsui Chemicals Inc 半導体チップの積層方法
JP2004356529A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2005101312A (ja) * 2003-09-25 2005-04-14 Renesas Technology Corp 半導体装置の製造方法

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