CN1396653A - 半导体装置 - Google Patents

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Abstract

提供了通过防止半导体元件与布线基片的布线图形的位置偏移,使半导体元件与布线图形可靠接合的半导体装置。本发明的半导体装置由半导体元件和其上有形成于薄膜基片的布线图形的布线基片构成,将半导体元件与布线图形接合,然后用树脂密封半导体元件与布线基片。而且,在上述薄膜基片的至少一个面上未形成布线图形的区域,用线膨胀系数比薄膜基片小的材料形成金属膜。

Description

半导体装置
技术领域
本发明涉及如便携式电话、便携式信息终端、液晶显示屏等电子设备中使用的半导体装置。
技术背景
近年来,如便携式电话、便携式信息终端、液晶显示屏、笔记本电脑等电子设备在小型化、薄型化、轻量化等方面取得了惊人的发展。伴随这种发展趋势,以半导体装置为首的这些电子设备中的所有元器件,也同样正在小型化、轻量化、高功能化、高性能化、高密度化的方向上发展。
上述发展状况中,现在的半导体装置不但通过使用薄膜基片来实现轻量化,还通过半导体元件在上述薄膜基片的高密度安装来实现体积的小型化和薄型化。这种安装方式称为COF(片上FPC)方式。
这里,参照图6至图9就采用上述COF方式的传统半导体装置进行说明。
如图6所示,传统的半导体装置由半导体元件18与布线基片16构成。半导体元件18中有多个电极形成。这些电极由在半导体元件18上形成的铝垫12和在铝垫12上形成的凸起电极(金电极)13组成。如图7所示,布线基片16包含上面有布线图形15形成的薄膜基片14。布线图形15在对应于金凸起电极13的位置形成。于是,布线图形15就跟金凸起电极13相连接。
现在,参照图8说明上述半导体装置的制造方法。
首先,相对布线基片16找准半导体元件18的位置。也就是,进行金凸起电极13的位置对准,使之跟对应的布线图形15所定的位置相一致。接着,用压焊工具19进行热压焊,将金凸起电极13与布线图形15连接。然后,用树脂密封半导体元件18和布线基片16。
如上所述,在半导体装置中采用热压焊进行金凸起电极13与布线图形15的连接,这已成为当前的主流工艺。因此,热压焊时布线基片16上的薄膜基片14及布线图形15均受到热应力。通过这种热应力,使薄膜基片14与布线图形15分别以固有的线膨胀系数伸缩(实际是受热伸长)。这时,由于薄膜基片14的线膨胀系数要大于布线图形15的线膨胀系数,薄膜基片14就伸长得更多。
但是,实际上,由于布线图形15形成于薄膜基片14上,布线图形15因跟随薄膜基片14伸长(即被拉伸),其伸长程度加大。而与此相反,薄膜基片14因跟随布线图形15,其伸长程度减小。就是说,布线基片16的尺寸稳定性不好,布线图形15会出现位置错动,跟金凸起电极13对合的位置会发生偏移。因此,存在金凸起电极13与布线图形15之间连接不良的问题。
另外,可以通过改变热压焊时的温度,按照存在制造偏差的布线基片16的实际尺寸来修正位置偏差,进行半导体元件18跟布线基片16的连接。但是,这种场合,必须针对每个布线基片16来改变温度,因此会使生产效率降低。
如图7所示,在布线基片16上设置半导体元件18(参照图6)的部位即半导体元件设置位置17(虚线包围的部分)中,在金凸起电极13(参照图6)的连接处以外的区域,不形成布线图形。换言之,在布线图形15的内侧不形成布线图形,薄膜基片14外露。因此,热应力作用时,由于薄膜基片14从形成布线图形15的部分开始伸长,在布线图形15的内侧会发生皱纹。出现这种皱纹的半导体装置在外观检查时会被判为不良品,这也是有待解决的问题。还有一个问题,在这种皱纹中可能积存水分,会使金凸起电极13附近部位受到腐蚀,从而使半导体元件18与布线基片16之间出现连接不良。
特开2000-286309号公报(2000年10月13日公开)中,公开了防止因受热伸缩变形的布线基片。这种布线基片16,如图9所示,布线图形15在薄膜基片14上弯曲地(含有第一方向与第二方向延伸部分)形成。这种弯曲的布线图形15,通过在多个方向阻止薄膜基片14的伸长,减轻了因薄膜基片14的伸长而产生的翘曲。并且,在上述布线基片16中,用突出于器件孔(デバイスホ-ル)21的内引线(布线图形15的一部分)22和半导体元件连接。上述产生皱纹的区域成了器件孔21,因此就不再有因皱纹而引起连接不良的问题。
但是,特开2000-286309号公报所记载的布线基片中,在半导体元件连接部位的周边没有形成弯曲的布线图形。因此,在半导体元件连接部位的周边,布线图形15就不能在多个方向上阻止热应力引起的薄膜基片14的伸长。因此,布线基片16(薄膜基片14)伸长,内引线22的位置相对半导体元件的位置发生偏移。该位置偏移使得半导体元件不能可靠地连接内引线22,从而产生连接不良问题。
发明内容
本发明旨在提供这样的半导体装置,它可以提高布线基片的尺寸稳定性,防止在半导体元件与布线基片的布线图形之间产生位置偏移,从而使半导体元件跟布线图形可靠地接合。
为达成上述目的,本发明的半导体装置由半导体元件和在薄膜基片上形成布线图形的布线基片构成,半导体元件与布线图形接合,然后半导体元件与布线基片被用树脂密封;其特征在于,在上述薄膜基片至少一面的不形成布线图形的区域,用线膨胀系数比薄膜基片小的材料形成增强膜。
依据上述结构,由于在薄膜基片上形成增强膜,薄膜基片的伸长为增强膜的较小的伸长所抑制。就是说,增强膜可以抑制薄膜基片的伸长。由此,可以提高半导体元件与布线基片的尺寸稳定性。因此,可以减少半导体元件与布线图形之间的位置偏移,提供半导体元件与布线图形可靠接合的半导体装置。又,如上所述,由于形成的增强膜使薄膜基片难以伸长,可以防止薄膜基片上产生皱纹。
通过以下的说明,可以进一步充分了解本发明的其他目的、特征及优点。并且,参照附图并阅读以下说明就能理解本发明的益处。
附图说明
图1是本发明实施例之一的半导体装置主要部位的截面图。
图2是上述半导体装置的布线基片的平面图。
图3(a)~(c)是本发明另一实施例的半导体装置的布线基片的平面图。
图4是本发明又一实施例的半导体装置的布线基片的平面图。
图5是本发明再一实施例的半导体装置的布线基片(带载基片)的平面图。
图6是传统半导体装置主要部位的截面图。
图7是传统半导体装置布线基片的平面图。
图8是说明传统半导体装置的制造方法的截面图。
图9是传统布线基片的平面图。
具体实施方式
(实施例1)
参照图1至图5,就本发明实施例之一的半导体装置进行如下说明。另外,本实施例中采用的各工序的条件等跟传统半导体集成电路(半导体元件)的制造方法(安装方法)中采用的条件相同,因此除特定的场合外省略详细说明。
本实施例的半导体装置,如图1所示,由半导体元件1和布线基片6构成。在半导体元件1中,形成多个输入输出电极。这些电极由在半导体元件1上形成的垫2和在垫2上形成的突起电极(金凸起电极)3构成。布线基片6,如图2所示,具有在薄膜基片4上形成金属膜(增强膜)8及布线图形5的结构。该布线图形5形成于和金凸起电极3对应的位置。并且,布线图形5由跟半导体元件1连接的内引线、跟液晶显示屏等电子设备连接的外引线以及连接内引线与外引线的中间引线构成。于是,金凸起电极3和布线图形(内引线)5相连接。这种连接方法,一般称为ILB(Inner Lead Bonding:内引线压焊)。
并且,在布线基片6的半导体元件设置位置7(虚线包围的部分)的不形成布线图形的部分(区域),形成金属膜8(此例中为矩形)。而且,在半导体元件设置位置7和布线图形5的外引线以外的区域,形成保护膜9。
上述半导体元件1,用以对装有半导体装置的电子设备(例如液晶显示屏、便携式电话机、笔记本电脑等)的驱动进行控制。垫2,由铝等导电材料形成。并且,凸起电极3以10μm~18μm的厚度,采用金(Au)等导电材料形成。薄膜基片4,以聚酰亚胺树脂、聚酯树脂等绝缘材料作为主要材料形成。布线图形5,以10μm~20μm的厚度用铜(Cu)等金属材料形成。金属膜8,用线膨胀系数小于薄膜基片4的材料形成,采用如铜等的金属材料。具体而言,布线图形5和金属膜8,例如可以这样形成:通过粘合剂将铜箔粘接在薄膜基片4上,然后对该铜箔进行刻蚀。保护膜9,用阻焊剂等绝缘性材料形成,作为不使布线图形5氧化等的保护膜。
以下说明本发明实施例之一的半导体装置的制造方法,即把半导体元件1安装于布线基片6的方法。还有,该制造方法跟所说明的传统技术(图8)的半导体装置制造方法相同。
首先,将半导体元件1相对布线图形6进行位置找准。即进行位置对准,使金凸起电极3跟对应的布线图形5的规定位置(对应的内引线位置)相一致。接着,用压焊工具进行热压焊,使金凸起电极3跟布线图形(内引线)5连接(接合)。也就是,进行ILB工序。
ILB工序后,用例如环氧树脂或硅树脂等材料构成的热固性树脂(树脂)对半导体元件1与布线基片6进行树脂密封。这种树脂密封,例如用管嘴在半导体元件1周围的一边至三边(不能将四边全密封,因为这样空气的出路就没有了)涂敷(滴落)上述树脂。然后,让树脂在半导体元件1和布线基片6之间流淌,用回熔方式等加热使树脂硬化。上述树脂也可以采用紫外线硬化性树脂。这种场合,采用紫外线照射方式使树脂硬化。
如上所述,依据本实施例的半导体装置,如图2所示,在半导体元件设置位置7的不形成布线图形的区域,形成金属膜8。这种场合,薄膜基片4,用聚酰亚胺树脂、聚酯树脂等材料形成;金属膜8,用铜等金属材料形成。利用这些材料的特性(聚酰亚胺树脂或聚酯树脂等材料的线膨胀系数,比金属材料的大),使薄膜基片4的线膨胀系数大于金属膜8的线膨胀系数。因此,给薄膜基片4和金属膜8加上相同程度的热应力,结果热膨胀系数大的薄膜基片4比金属膜8有更大的伸缩(这里是受热伸长)。
然而,由于金属膜8被粘接在薄膜基片4上,薄膜基片4的伸长就被金属膜8较小的伸长抑制了。由此,金属膜8可以抑制薄膜基片4的伸长,使布线基片6的尺寸稳定性得到提高。并且,可以减少半导体元件1与布线基片6之间的位置偏移,即可以减少金凸起电极3与布线图形(内引线)5之间的位置偏移,减少金凸起电极3与布线图形(内引线)5之间的连接不良。因此,能够实现良好的ILB。
举一具体的例子,其中上述薄膜基片4具有20ppm/K左右的热膨胀系数。与此相比,形成了金属膜8的薄膜基片4的线膨胀系数较小,为15ppm/K。由此不难理解,实际加热时,薄膜基片4就不容易伸长。也就是,提高了布线基片6的尺寸稳定性。
并且,在薄膜基片4的不形成上述金属膜的区域,由于薄膜基片4和布线图形5之间存在伸长差,存在产生皱纹的可能。但是,由于形成了该金属膜8,薄膜基片4的伸长就难以进行,因此可以防止薄膜基片4上皱纹的产生。
并且,上述金属膜8,可以将通过薄膜基片4照射到半导体元件1表面的外部光线(α射线)遮挡住。因此,可以防止因α射线照射导致的半导体装置的误动作。
并且,上述布线图形5与金属膜8最好采用同一种材料。由此,布线图形5与金属膜8就容易同时形成,可以提高生产效率。而且,不需要设置新的制造工序,可以低成本地形成金属膜8。
并且,上述布线图形5与金属膜8最好采用同一种制作方法(同一工序)形成。由此,布线图形5与金属膜8就容易同时形成,并可进一步提高生产效率。而且,不需要设置新的制造工序,可以低成本地形成金属膜8。
并且,如果上述金属膜8与布线图形5以相同厚度形成,就容易同时进行制作,并可使生产效率再得到提高。还有,所谓相同厚度,指的是金属膜8与布线图形5实际上有同样的厚度。而且,由于不需要设置新的制造工序,可以更为低成本地形成金属膜8。
并且,上述金属膜8的厚度,最好比布线图形5的厚度小。而且,布线图形5也可以跟金属膜8具有实际相同的厚度。这种场合,当半导体元件1跟布线基片6连接后,存在半导体元件1跟金属膜8接触的可能。但是,如果半导体元件1的表面有保护膜形成,半导体元件1与金属膜8即使有轻微接触,也不致给半导体元件1造成伤害。并且,由于金属膜8的厚度比布线图形5的厚度小,半导体元件1与布线基片6之间存在达到金凸起电极3厚度的空间。因为该空间存在,进行树脂密封时,树脂容易流入半导体元件1与布线基片6之间。因此,可使树脂密封容易进行。
并且,金属膜8的厚度为布线图形5厚度的1/3~2/3就更好。如果金属膜8的厚度不到布线图形5厚度的1/3,会因厚度薄而使制造困难;而且即使制造出来也因此要花费制造成本。并且,如果金属膜8厚度超过2/3(等于或接近布线图形5的厚度),半导体元件1与布线基片6连接时,就存在半导体元件1接触金属膜8的可能性。在半导体元件1接触金属膜8的场合,半导体元件1会因短路而受损。也就是,在上述的厚度范围内金属膜8的制造比较容易,而且可以降低半导体元件1跟金属膜8接触而受损的可能性。并且,在半导体元件1与布线基片6之间,因金属膜8的减薄而增加了该减薄部分的空间。由于该空间的存在,进行树脂密封时,树脂可以较容易地流入半导体元件1与布线基片6之间。因此,可以使树脂密封更容易进行。
并且,最好金属膜8跟布线图形5分开形成,使它们在电气上不会相互连接。形成上述金属膜8的目的,在于抑制薄膜基片4因热应力而伸长,从而提高尺寸稳定性。因此,金属膜8不需要跟布线图形5有电气连接。
还有,也可以不形成一个矩形的金属膜8,而如图3(a)所示形成多个三角形的金属膜8。
按上述方式形成多个金属膜8,在相邻的金属膜8之间形成空间。进行树脂密封时,上述空间可以构成树脂的通路,促使树脂的流动。由此,可使树脂密封容易进行。
并且,形成多个金属膜8的场合,相邻金属膜8之间的间隔最好大于相邻布线图形5之间的间隔。
这样,相邻金属膜8之间的空间就变得较大,可以进一步促进树脂的流入。并且,可以有足量的树脂容易地流入上述空间,减少因树脂密封不足而导致的密封不良的发生。
并且,也可以形成多个如图3(b)所示的圆形金属膜8。还可以形成多个如图3(c)所示的条形金属膜8。而且,金属膜的形状还可以采用正方形、菱形、梯形等形状(未作图示)。如上所述,形成多个金属膜的场合,最好均匀地排列数十个乃至数百个金属膜。也可以只形成一个上述形状的金属膜。
并且,上述金属膜8,最好在半导体元件设置位置7中点对称或线对称地形成(排列)。文中,将点对称和线对称统称为“对称”。
薄膜基片4,一般上下左右对称地(薄膜基片4表面在任何方向都均匀形成)伸长。但是,由于金属膜8的形成,薄膜基片4上金属膜8形成区域的伸长就被抑制。因此,通过按上述方式排列金属膜8,薄膜基片4上的金属膜8形成区域,就会在所有方向均匀伸长。由此,薄膜基片4的伸长方向可以在整体上一致,进一步避免皱纹等的发生。
并且,金属膜8为三角形的场合,最好使相邻金属膜8中三角形的一边(底边)相对地形成。另外,金属膜8为梯形的场合,最好上底或下底相对地形成。
并且,如图4所示上述金属膜8也可以在薄膜基片4的两面形成。由此,可以进一步抑制薄膜基片4因热应力导致的伸缩,并进一步降低布线图形5跟半导体元件1的连接不良。并且,上述金属膜8也可以只在布线基片6不形成布线图形的面上形成。
在连续形成半导体装置的场合,也可采用如图5所示的所谓载运带10,在带上连续排列(多个)上述布线基片6。这里,将布线基片6的排列方向规定为长度方向,将跟长度方向垂直的方向规定为宽度方向。
上述载运带10中,沿长度方向以规定的间隔在宽度方向的两侧边缘形成导孔11。通过该导孔11跟进给装置(未作图示)的啮合,使载运带10在长度方向移动。由此,可以连续进行半导体元件1与布线基片6的连接,从而提高半导体装置的生产效率。
将半导体元件连接到载运带10上的布线基片6,之后用刀具或冲切工具等将装有半导体元件的部分(图5中虚线包围的部分)从载运带10上切割下来。该被切割下来的部分,就成为单个的半导体装置。该半导体装置,可被安装于电子设备。
如上所述,本发明的半导体装置,由于降低了各布线基片6与半导体元件接合时的位置偏移,可以减少连续进行接合的载运带10上累积的位置偏移。因此,即使在连续安装半导体元件的场合,也可以减少金凸起电极跟布线图形的连接不良。
本发明的半导体装置,在具备上述结构的同时,最好上述增强膜用跟布线图形相同的材料形成。
依据上述结构,布线图形与增强膜能容易地同时形成,从而可以提高生产效率。并且,因无须设置新的制造工序,可以低成本地形成增强膜。
并且,上述增强膜用跟布线图形相同的材料(例如金属等)形成,可以遮挡通过薄膜基片照射到半导体元件表面的外部光线(α射线)。由此,可以防止因α射线照射而导致的半导体装置的误动作。
本发明的半导体装置,在具备上述结构的同时,最好上述增强膜的厚度不大于布线图形厚度。
依据上述结构,由于增强膜的厚度不大于布线图形厚度,在半导体元件和布线基片之间产生了空间。由于该空间的存在,进行密封时,上述树脂容易流入半导体元件和布线基片之间。因此,可以使密封容易进行。并且,由于跟半导体元件相隔一定距离,可以避免半导体元件和增强膜相互接触。由此,可以避免半导体元件因与增强膜相接触而导致的损坏。
本发明的半导体装置,在具备上述结构的同时,最好上述增强膜的厚度为布线图形厚度的1/3~2/3。
依据上述结构,可以使上述树脂更容易地流入半导体元件与布线基片之间,可以更容易地进行密封。
本发明的半导体装置中,在上述结构的基础上,最好再在上述薄膜基片上形成多个相互独立的上述增强膜。
依据上述结构,可以在相邻的增强膜之间形成空间。由于上述空间在进行密封时成为树脂的通路,可以进一步促进树脂的流入。由此,可以使密封操作更容易。并且,容易使足量的树脂流入上述空间,从而可以减少因树脂密封不足导致的密封不良的发生。
本发明的半导体装置中,在上述结构的基础上,最好相邻的上述增强膜之间的间隔比相邻布线图形之间的间隔宽。
以及上述结构,可以加宽增强膜之间的空间,促进树脂的流入。并且容易使足量的树脂流入上述空间,从而可以减少因树脂密封不足导致的密封不良的发生。
本发明的半导体装置,最好在上述结构的同时,上述增强膜在薄膜基片上对称地形成。
依据上述结构,由于增强膜对称(点对称或线对称)地形成,薄膜基片上形成增强膜的区域在所有方向上能均匀伸长。由此,可以使整个薄膜基片上的伸长方向一致,并能进一步避免皱纹的产生。
本发明的半导体装置,在具备上述结构的同时,最好上述增强膜在布线基片的两面形成。
依据上述结构,可以进一步抑制由于薄膜基片的热应力导致的伸缩,并进一步减少布线图形和半导体元件的连接不良。
本发明的半导体装置,在具备上述结构的同时,最好上述增强膜为三角形、正方形或圆形。
本发明的半导体装置,在具备上述结构的同时,最好上述增强膜在采用三角形或正方形时,相邻增强膜边对边地布置。
为了解决上述课题,本发明的布线基片具有在薄膜基片上形成布线图形的结构,在上述薄膜基片上不形成布线图形的区域,以线膨胀系数小于薄膜基片的材料形成增强膜。
依据上述结构,由于在薄膜基片上形成增强膜,薄膜基片的伸长为增强膜更小的伸长所抑制。也就是,增强膜抑制了薄膜基片的伸长。由此,可以使布线基片的尺寸稳定性得到提高。
并且,如上所述,由于增强膜的形成使薄膜基片难以伸长,可以防止薄膜基片上产生皱纹。
并且,在本发明的载运带上,可以形成多个上述布线基片。
依据上述结构,例如半导体装置的制造中,可以连续地进行半导体元件与布线基片的接合,可以提高半导体装置的生产效率。
就详细说明的发明点所作的具体实施方案或实施例,说到底是为了明确本发明的技术内容,不应只局限于这样的具体示例对本发明作狭义的解释,在本发明的精神以及后述的权利要求书的范围内,实施方案可以作各种变更。

Claims (16)

1.一种半导体装置,由半导体元件(1)和其上有形成于薄膜基片(4)的布线图形(5)的布线基片(6)构成,所述半导体元件(1)与所述布线图形(5)接合,所述半导体元件(1)与所述布线基片(6)用树脂密封;
其特征在于:在所述薄膜基片(4)的至少一面上不形成布线图形(5)的区域,用线膨胀系数比薄膜基片(4)小的材料形成增强膜(8)。
2.如权利要求1所述的半导体装置,其特征在于:所述增强膜(8)用跟所述布线图形(5)相同的材料形成。
3.如权利要求1所述的半导体装置,其特征在于:所述增强膜(8)的厚度不大于所述布线图形(5)的厚度。
4.如权利要求3所述的半导体装置,其特征在于:所述增强膜(8)的厚度为所述布线图形(5)的1/3~2/3。
5.如权利要求1~4中任一项所述的半导体装置,其特征在于:在所述薄膜基片(4)上形成多个相互独立的所述增强膜(8)。
6.如权利要求5所述的半导体装置,其特征在于:相邻的所述增强膜(8)的间隔比相邻的所述布线图形(5)的间隔宽。
7.如权利要求5所述的半导体装置,其特征在于:所述增强膜(8)在所述薄膜基片(4)上对称地形成。
8.如权利要求1~4中任一项所述的半导体装置,其特征在于:所述增强膜(8)在所述布线基片(6)的两面形成。
9.如权利要求1~4中任一项所述的半导体装置,其特征在于:所述增强膜(8)为三角形、正方形或圆形。
10.如权利要求9所述的半导体装置,其特征在于:所述增强膜(8)为三角形或正方形,相邻的所述增强膜(8)边对边地布置。
11.如权利要求1~4中任一项所述的半导体装置,其特征在于:所述增强膜(8)遮挡α射线。
12.如权利要求1~4中任一项所述的半导体装置,其特征在于:所述增强膜(8)和所述布线图形(5)分开形成。
13.如权利要求1~4中任一项所述的半导体装置,其特征在于:所述薄膜基片(4)由聚酰亚胺树脂、聚酯树脂等绝缘材料构成。
14.如权利要求1~4中任一项所述的半导体装置,其特征在于:所述增强膜(8)为由金属构成的金属膜。
15.一种在薄膜基片(4)上形成了布线图形(5)的布线基片(6),其特征在于:
在所述薄膜基片(4)上不形成布线图形(5)的区域,用线膨胀系数比薄膜基片(4)小的材料形成增强膜(8)。
16.一种其上有多个布线基片(6)形成的载运带,其特征在于:
所述布线基片(6)是在薄膜基片(4)上形成了布线图形(5)的布线基片(6);
在所述薄膜基片(4)上不形成布线图形(5)的区域,用线膨胀系数比薄膜基片(4)小的材料形成增强膜(8)。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851258B2 (en) 2007-01-18 2010-12-14 Fujitsu Limited Method of manufacturing an RFID tag
CN110416078A (zh) * 2019-08-02 2019-11-05 武汉新芯集成电路制造有限公司 光刻工艺的扩张补偿的确定方法、装置及器件的制造方法
CN113053757A (zh) * 2020-03-19 2021-06-29 台湾积体电路制造股份有限公司 封装件及其形成方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3892650B2 (ja) * 2000-07-25 2007-03-14 株式会社日立製作所 液晶表示装置
JP4212255B2 (ja) * 2001-03-30 2009-01-21 株式会社東芝 半導体パッケージ
JP2005086098A (ja) * 2003-09-10 2005-03-31 Three M Innovative Properties Co チップオンフレックス(cof)テープ
US20070023877A1 (en) * 2003-09-10 2007-02-01 Hideo Yamazaki Chip on flex tape with dimension retention pattern
KR100568224B1 (ko) 2003-11-04 2006-04-07 삼성전자주식회사 테이프 배선 기판 및 그를 포함하는 반도체 장치
JP2006148072A (ja) * 2004-10-18 2006-06-08 Hitachi Chem Co Ltd 配線板
JP2006286852A (ja) * 2005-03-31 2006-10-19 Sumitomo Bakelite Co Ltd 樹脂組成物、樹脂層、樹脂層付きキャリア材料および回路基板
JP4619214B2 (ja) * 2005-07-04 2011-01-26 日東電工株式会社 配線回路基板
TWI285523B (en) * 2005-08-19 2007-08-11 Chipmos Technologies Inc Flexible substrate capable of preventing lead thereon from fracturing
JP4685601B2 (ja) * 2005-11-16 2011-05-18 新光電気工業株式会社 実装基板および半導体装置
JP2009528933A (ja) 2006-03-06 2009-08-13 エルジー・ケム・リミテッド 金属積層板およびその製造方法
KR100788415B1 (ko) 2006-03-31 2007-12-24 삼성전자주식회사 이엠아이 노이즈 특성을 개선한 테이프 배선기판 및 그를이용한 테이프 패키지
JP5273333B2 (ja) * 2006-12-28 2013-08-28 株式会社ジャパンディスプレイ 表示装置
JP5029026B2 (ja) * 2007-01-18 2012-09-19 富士通株式会社 電子装置の製造方法
JP4378387B2 (ja) * 2007-02-27 2009-12-02 Okiセミコンダクタ株式会社 半導体パッケージ及びその製造方法
JP5014945B2 (ja) * 2007-10-17 2012-08-29 シャープ株式会社 半導体装置
JP2009182228A (ja) * 2008-01-31 2009-08-13 Nitto Denko Corp 配線回路基板およびその製造方法
JP5238274B2 (ja) * 2008-01-31 2013-07-17 日東電工株式会社 配線回路基板およびその製造方法
EP2286449A1 (en) * 2008-05-30 2011-02-23 Nxp B.V. Thermo-mechanical stress in semiconductor wafers
JP5644286B2 (ja) * 2010-09-07 2014-12-24 オムロン株式会社 電子部品の表面実装方法及び電子部品が実装された基板
JP5597564B2 (ja) * 2011-02-04 2014-10-01 株式会社日本マイクロニクス プローブ装置及びその製造方法
JP5296116B2 (ja) * 2011-02-16 2013-09-25 シャープ株式会社 半導体装置
JP5962285B2 (ja) * 2012-07-19 2016-08-03 日亜化学工業株式会社 発光装置およびその製造方法
US10439111B2 (en) 2014-05-14 2019-10-08 Genesis Photonics Inc. Light emitting device and manufacturing method thereof
US9997676B2 (en) 2014-05-14 2018-06-12 Genesis Photonics Inc. Light emitting device and manufacturing method thereof
TWI557952B (zh) 2014-06-12 2016-11-11 新世紀光電股份有限公司 發光元件
JPWO2017037828A1 (ja) * 2015-08-31 2018-06-14 オリンパス株式会社 内視鏡、電子ユニットおよび電子ユニットの製造方法
CN111211206A (zh) 2015-09-18 2020-05-29 新世纪光电股份有限公司 发光装置及其制造方法
CN107968142A (zh) 2016-10-19 2018-04-27 新世纪光电股份有限公司 发光装置及其制造方法
KR102059478B1 (ko) 2017-09-15 2019-12-26 스템코 주식회사 회로 기판 및 그 제조 방법
TWI778167B (zh) 2017-11-05 2022-09-21 新世紀光電股份有限公司 發光裝置及其製作方法
US10784423B2 (en) 2017-11-05 2020-09-22 Genesis Photonics Inc. Light emitting device
KR102088920B1 (ko) * 2017-12-13 2020-03-13 주식회사 엘비루셈 2층 패턴형 cof 패키지용 필름

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61156239A (ja) 1984-12-28 1986-07-15 Canon Inc 閃光撮影装置
JPS61156239U (zh) * 1985-03-19 1986-09-27
JPH01286430A (ja) 1988-05-13 1989-11-17 Matsushita Electric Ind Co Ltd 半導体チップの実装方法
JP2707903B2 (ja) * 1992-01-28 1998-02-04 日本電気株式会社 多層プリント配線板の製造方法
US5616520A (en) * 1992-03-30 1997-04-01 Hitachi, Ltd. Semiconductor integrated circuit device and fabrication method thereof
US5510758A (en) 1993-04-07 1996-04-23 Matsushita Electric Industrial Co., Ltd. Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps
JPH0837208A (ja) 1994-07-25 1996-02-06 Toshiba Corp 半導体素子の実装方法およびその装置
JPH0867976A (ja) 1994-08-26 1996-03-12 Mitsubishi Materials Corp 耐熱応力割れ性に優れたシリサイド薄膜形成用複合スパッタリングターゲット
DE69618458T2 (de) * 1995-05-22 2002-11-07 Hitachi Chemical Co Ltd Halbleiterteil mit einem zu einem verdrahtungsträger elektrisch verbundenem chip
JP3724606B2 (ja) * 1995-05-22 2005-12-07 日立化成工業株式会社 半導体チップの接続構造及びこれに用いる配線基板
JPH0992683A (ja) * 1995-09-25 1997-04-04 Fujitsu Ltd 半導体装置
JPH1098072A (ja) * 1996-09-20 1998-04-14 Hitachi Ltd 半導体装置及びその製造方法
JP2962351B2 (ja) 1997-03-31 1999-10-12 日本電気株式会社 半導体チップへの接合構造及びそれを用いた半導体装置
US6088901A (en) * 1997-06-10 2000-07-18 Siemens Aktiengesellschaft Method for producing a carrier element for semiconductor chips
JPH11354684A (ja) 1998-06-09 1999-12-24 Nitto Denko Corp 低熱膨張配線基板および多層配線基板
EP1043767A4 (en) * 1998-10-30 2001-12-05 Seiko Epson Corp SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREOF, PRINTED CIRCUIT BOARD, AND ELECTRONIC DEVICE
JP3613098B2 (ja) 1998-12-21 2005-01-26 セイコーエプソン株式会社 回路基板ならびにそれを用いた表示装置および電子機器
JP3640155B2 (ja) 1999-01-26 2005-04-20 セイコーエプソン株式会社 可撓性配線基板、フィルムキャリア、テープ状半導体装置、半導体装置、回路基板並びに電子機器
JP3555502B2 (ja) * 1999-05-27 2004-08-18 日立電線株式会社 Cof用tabテープキャリアの製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7851258B2 (en) 2007-01-18 2010-12-14 Fujitsu Limited Method of manufacturing an RFID tag
US7960752B2 (en) 2007-01-18 2011-06-14 Fujitsu Limited RFID tag
CN110416078A (zh) * 2019-08-02 2019-11-05 武汉新芯集成电路制造有限公司 光刻工艺的扩张补偿的确定方法、装置及器件的制造方法
US11264242B2 (en) 2019-08-02 2022-03-01 Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. Method and apparatus for determining expansion compensation in photoetching process, and method for manufacturing device
CN113053757A (zh) * 2020-03-19 2021-06-29 台湾积体电路制造股份有限公司 封装件及其形成方法
CN113053757B (zh) * 2020-03-19 2024-05-24 台湾积体电路制造股份有限公司 封装件及其形成方法

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