CN1322584C - 无引线型半导体封装及其制造方法 - Google Patents

无引线型半导体封装及其制造方法 Download PDF

Info

Publication number
CN1322584C
CN1322584C CNB2004100636827A CN200410063682A CN1322584C CN 1322584 C CN1322584 C CN 1322584C CN B2004100636827 A CNB2004100636827 A CN B2004100636827A CN 200410063682 A CN200410063682 A CN 200410063682A CN 1322584 C CN1322584 C CN 1322584C
Authority
CN
China
Prior art keywords
electrode
semiconductor chip
smooth
terminal type
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2004100636827A
Other languages
English (en)
Other versions
CN1581474A (zh
Inventor
田平幸德
田中壮和
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1581474A publication Critical patent/CN1581474A/zh
Application granted granted Critical
Publication of CN1322584C publication Critical patent/CN1322584C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/35—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/842—Applying energy for connecting
    • H01L2224/84201—Compression bonding
    • H01L2224/84205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01032—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01068—Erbium [Er]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Abstract

一种无引线型半导体封装，包括板型安装体(10，60)；至少一个所述安装在板型安装体上的半导体芯片(12F，12S，62F，62S)，由此所述半导体芯片的底面固定到所述板型安装体，所述半导体芯片具有至少一个形成在它的顶面上的电极焊盘(S1，G1，S2，G2，S，G)。该封装还包括电连接到电极焊盘的至少一个平坦电极(SE1，GE1，SE2，GE2，SE，GE)；以及模制树脂包封体(14，64)，完全密封并包封所述半导体芯片。该模制树脂包封体(14，64)还部分密封和包封所述平坦电极，以使一部分所述平坦电极露出成为所述模制树脂包封体顶面上的外部电极焊盘(SL1，GL1，SL2，GL2，SL，GL)。

Description

无引线型半导体封装及其制造方法
技术领域
本发明涉及不具有从封装的外围向外延伸出外引线的无引线型半导体封装，以及制造这种无引线型半导体封装的制造方法。
背景技术
通常，半导体封装包括岛型或板型安装体，安装在板型安装体上的半导体芯片，电连接到半导体芯片的多个引线，以及密封和包封板型安装体，半导体芯片以及它的内引线部分的模制树脂包封体。由此，引线的外部从模制树脂包封体的侧面向外并横向地延伸，常规半导体封装安装在布线基板上，由此引线的外部电接触并键合到形成在布线板上的电极焊盘。当然，这种常规的半导体封装不适合于小型化或紧凑的电子设备之处在于引线向外并横向延伸的外部导致半导体封装的总体尺寸庞大。
JP-A-(平)11-150143(日本专利No.3074264)公开了与上述的常规半导体封装相比排列更紧密的无引线型半导体封装。特别是，无引线型半导体封装包括岛型或板型安装体，安装在板型安装体上并具有提供在顶面上的电极焊盘的半导体芯片，密封并包封半导体芯片的模制树脂包封体，以及提供在模制树脂包封体背面上并通过中间的键合线电连接到半导体芯片的电极焊盘。无引线型半导体封装安装在布线板上，由此模制树脂包封体的金属电极焊盘电接触并键合到形成在布线板上的电极焊盘。
与首先提到的常规的半导体封装相比，无引线型半导体封装更小型，是由于该半导体封装不具有从模制树脂包封体的侧面向外并横向地延伸出的外引线部分。然而，无引线型半导体封装必要地具有较大的厚度，是由于使用了键合线以建立半导体芯片的电极焊盘与模制树脂包封体的金属电极焊盘之间的电连接。即，需要提供较高的空间用于设置键合线，导致无引线型半导体封装自身的厚度变大。
发明内容
因此，本发明的一个目的是提供一种无引线型半导体封装，设置得可以显著地降低封装自身的厚度。
本发明的另一目的是提供一种以上提到的无引线型半导体封装的制造方法。
根据本发明的第一方案，提供一种无引线型半导体封装，包括板型安装体；至少一个安装在板型安装体上的半导体芯片，由此半导体芯片的底面固定到板型安装体，半导体芯片具有至少一个形成在顶面上的电极焊盘。无引线型半导体封装还包括电连接到电极焊盘的至少一个平坦电极；以及模制树脂包封体，完全密封并包封半导体芯片，并且部分密封和包封平坦电极，以使一部分平坦电极露出成为模制树脂包封体顶面上的外部电极焊盘。
优选，平坦电极形成有焊台形部分，其露出成为模制树脂包封体顶面上的外部电极焊盘。
通过蚀刻平坦电极坯料(blank)制备平坦电极，平坦电极坯料与平坦电极具有基本上相同的构形，由此焊台部分留在平坦电极坯料上。
板型安装体由导电材料形成。此时，半导体芯片具有形成在其底面上的电极层，电极层电连接到板型安装体。板型安装体至少部分从模制树脂包封体露出，由此提供了外部电极表面。
优选，板型安装体形成有焊台部分，焊台部分暴露在模制树脂包封体的底面，用于提供外部电极表面。
通过蚀刻板型安装体坯料制备板型安装体，板型安装体坯料与板型安装体具有基本上相同的构形，由此焊台部分留在板型安装体坯料上。
当上述电极焊盘和上述平坦电极分别定义为第一电极焊盘和第一平坦电极焊盘时，半导体芯片还具有形成在它的顶面上的第二电极焊盘，以及电连接到第二电极焊盘的第二平坦电极。
此时，当半导体芯片形成为垂直型功率金属氧化物半导体场效应晶体管器件时，电极层定义为漏电极，各第一和第二平坦电极定义为源电极和栅电极。
同样，当上述半导体芯片定义为第一半导体芯片时，以与第一半导体芯片基本上相同的方式，在模制树脂包封体中密封和包封基本上等同于第一半导体芯片的第二半导体芯片。另一方面，第二半导体芯片与第一半导体芯片不同。此时，第二半导体芯片具有形成其上的至少一个电极层，以及电连接到电极层的平坦电极，它的一部分从模制树脂包封体中露出成为外部电极焊盘。
根据本发明的第二方案，提供一种制造多个无引线型半导体封装的制造方法，包括以下步骤：制备包括多个板型安装体的第一金属框架；制备多个半导体芯片，每个半导体芯片具有至少一个形成在它的顶面上的电极焊盘；将各半导体芯片安装在板型安装体上，由此每个半导体芯片的底面牢固地与其键合；制备包括多个平坦电极的第二金属框架；将第二金属框架施加到第一金属框架，以使各平坦电极放置并键合到半导体芯片的电极焊盘，由此建立两者之间的电连接，从而制备了包括第一和第二金属框架以及提供在两者之间的半导体芯片的中间产品；将中间产品容纳在由模具限定的模腔中；将未固化的树脂材料引入到模腔内，由此形成模制树脂包封体，完全密封并包封半导体芯片，并且部分密封并包封平坦电极，以使每个平坦电极的一部分露出成为模制树脂包封体顶面上的外部电极焊盘；将引入的树脂材料固化之后，从模具中除去模制树脂包封体；以及将模制树脂包封体切割并分成多个无引线型半导体封装，每个无引线型半导体封装包括其中一个板型安装体，安装其上的半导体芯片，以及键合到它的电极焊盘的平坦电极。
在该制造方法中，将半导体芯片的各底面键合到第一金属框架的板型安装体之前，进行将各平坦电极键合到半导体芯片的电极焊盘。
优选，每个平坦电极形成有焊台部分，露出成为模制树脂包封体顶面上的外部电极焊盘。此时，通过蚀刻中间产品制备第二金属框架，中间产品具有与第二金属框架基本上相同的构形，并包括对应于各平坦电极的多个平坦电极坯料，由此每个焊台部分留在对应的平坦电极坯料上。
根据本发明的第三方案，提供一种制造多个无引线型半导体封装的制造方法，包括以下步骤：制备包括多个板型安装体的第一金属框架；制备多个第一半导体芯片，每个第一半导体芯片具有至少一个形成在它的顶面上的电极焊盘；将各第一半导体芯片安装在板型安装体上，以使每个第一半导体芯片的底面牢固地与其键合；制备包括多组第一和第二平坦电极的第二金属框架；制备多个第二半导体芯片，每个第二半导体芯片具有至少一个形成在它的顶面上的电极焊盘；将各第二半导体芯片安装在第一金属框架的板型安装体上，以使每个第二半导体芯片牢固地与其安装；将第一和第二金属框架相互键合，以使每个第一半导体芯片的电极焊盘键合到第二金属框架的对应的第一平坦电极，以建立两者之间的电连接，以使每个第二半导体芯片的底面键合到对应的第二平坦电极，以建立两者之间的电连接，从而制成了包括第一和第二框架以及提供在两者之间的第一和第二半导体芯片的中间产品；将中间产品容纳在由模具限定的模腔中；将未固化的树脂材料引入到模腔内，由此形成模制树脂包封体，完全密封并包封第一和第二半导体芯片，并且部分密封并包封第一和第二平坦电极，以使第一和第二平坦电极的每一个的一部分露出成为模制树脂包封体顶面上的外部电极焊盘；将引入的树脂材料固化之后，从模具中除去模制树脂包封体；以及将模制树脂包封体切割并分成多个无引线型半导体封装，每个无引线型半导体封装包括其中一个板型安装体，安装其上的第一和第二半导体芯片，以及键合到它的电极焊盘的第一和第二平坦电极。
在本发明的第三方案中，每个板型安装体形成有焊台部分，露出成为模制树脂包封体底面上的外部电极焊盘。此时，优选通过蚀刻中间产品制备第一金属框架，中间产品具有与第一金属框架基本上相同的构形，并包括对应于各板型安装体的多个板型坯料，由此每个焊台部分(L)留在对应的板型坯料上。
同样，在本发明的第三方案中，每个第一和第二平坦电极形成有焊台部分，露出成为模制树脂包封体顶面上的外部电极焊盘。此时，优选通过蚀刻中间产品制备第二金属框架，中间产品具有与第二金属框架基本上相同的构形，并包括对应于多组第一和第二平坦电极各组的多组第一和第二平坦电极坯料，由此第一和第二焊台部分的每组留在对应的平坦电极坯料上。
附图说明
从下面参考附图陈述的说明书中，可以清楚地理解以上目的和其它目的，其中：
图1示出了第一常规无引线型半导体封装的纵向剖面图；
图2示出了第二常规无引线型半导体封装的纵向剖面图；
图3示出了第三常规无引线型半导体封装的纵向剖面图；
图4示出了第四常规无引线型半导体封装的纵向剖面图；
图5示出了根据本发明第一实施例的无引线型半导体封装的透视图；
图6示出了沿图5的VI-VI线截取的剖面图；
图7示出了形成图5和6所示的无引线型半导体封装的部件分解图；
图8示出了其中制备了多个垂直型功率金属氧化物半导体场效应晶体管(MOSFET)器件的产品剖面图，每个功率MOSFET用做根据本发明的无引线型半导体封装中的半导体器件；
图9示出了根据本发明第一实施例的无引线型半导体封装的布线图；
图10示出了在根据本发明制造多个无引线型半导体封装的制造方法的第一实施例中使用的第一金属框架的透视图；
图11示出了在根据本发明制造多个无引线型半导体封装的制造方法的第一实施例中使用的第二金属框架的透视图；
图12示出了由图11所示的第二金属框架制备而成的中间产品的透视图；
图13为透视图，类似于图12，示出了使用光刻工艺来部分掩蔽的中间产品；
图14A为根据本发明制造方法的第一实施例的第一代表性步骤的介绍图；
图14B为根据本发明制造方法的第一实施例的第二代表性步骤的介绍图；
图14C为根据本发明制造方法的第一实施例的第三代表性步骤的介绍图；
图14D为根据本发明制造方法的第一实施例的第四代表性步骤的介绍图；
图14E为根据本发明制造方法的第一实施例的第五代表性步骤的介绍图；
图14F为根据本发明制造方法的第一实施例的第六代表性步骤的介绍图；
图15A为根据本发明制造方法的上述第一实施例改型的第一代表性步骤的介绍图；
图15B为根据本发明制造方法的上述第一实施例改型的第二代表性步骤的介绍图；
图16示出了根据本发明的无引线型封装的第一实施例安装在布线板上的第一安装布局的剖面图；
图17示出了根据本发明的无引线型封装的第一实施例安装在布线板上的第二安装布局的剖面图；
图18示出了根据本发明的无引线型封装的第一实施例与两个矩形盘型布线板相关的第三安装布局的剖面图；
图19示出了根据本发明的无引线型半导体封装的第二实施例的透视图；
图20示出了沿图19的XX-XX线截取的剖面图；
图21示出了形成图19和20所示的无引线型半导体封装的部件分解图；
图22示出了根据本发明第二实施例的无引线型半导体封装的布线图；
图23示出了在根据本发明制造多个无引线型半导体封装的制造方法的第二实施例中使用的第一金属框架的透视图；
图24示出了由图23所示的第一金属框架制备而成的中间产品的透视图；
图25示出了在根据本发明制造多个无引线型半导体封装的制造方法的第二实施例中使用的第二金属框架的透视图；
图26示出了由图25所示的第二金属框架制备而成的中间产品的透视图；
图27A为根据本发明制造方法的第二实施例的第一代表性步骤的介绍图；
图27B为根据本发明制造方法的第二实施例的第二代表性步骤的介绍图；
图27C为根据本发明制造方法的第二实施例的第三代表性步骤的介绍图；
图27D为根据本发明制造方法的第二实施例的第四代表性步骤的介绍图；
图27E为根据本发明制造方法的第二实施例的第五代表性步骤的介绍图；
图27F为根据本发明制造方法的第二实施例的第六代表性步骤的介绍图；
图27G为根据本发明制造方法的第二实施例的第七代表性步骤的介绍图。
具体实施方式
介绍本发明的各实施例之前，为了更好地理解本发明，参考图1，2，3以及4介绍常规的无引线型半导体封装。
首先，参考图1，示出了在以上提到的JP-A-平11-150143中公开的第一常规无引线型半导体封装。
第一常规无引线型半导体封装包括岛型或板型安装体1A，安装在板型安装体1A上并具有提供在它的顶面上的电极焊盘3A的半导体芯片2A，以及密封并包封半导体芯片2A的模制树脂包封体4A，以使板型安装体1A露在模制树脂包封体4A的背面上。如图1所示，模制树脂包封体4A具有从它的背面伸出的突起，每个突起由帽形金属电极焊盘5A覆盖。半导体芯片2A的电极焊盘3A通过中间的键合线6A电连接到帽形金属电极焊盘5A。
实际上，在第一常规无引线型半导体封装的制造中，以金属引线框架的形式制备板型安装体1A和帽形金属电极焊盘5A。然后，半导体芯片2A安装在板型安装体1A上之后，使用线键合机将键合线6A提供在电极焊盘3A和帽形金属电极焊盘5A之间，使用一对模具由如环氧树脂的合适树脂材料形成模制树脂包封体4A。
从图1中可以显然看出，第一常规无引线型半导体封装没有从模制树脂包封体4A的侧面向外并横向地延伸出的外引线部分，但是它不可避免地具有较大的厚度用于容纳键合线6A。
参考图2，示出了第二常规无引线型半导体封装。第二常规无引线型半导体封装同样包括岛或安装体1B，安装在板型安装体1B上并具有提供在它的顶面上的电极焊盘3B的半导体芯片2B，以及密封并包封半导体芯片2B的模制树脂包封体4B，以使岛1B露在模制树脂包封体4B的背面上。如图2所示，金属电极5B嵌在模制树脂包封体4B中以暴露在它的背面上，并通过中间的键合线6B电连接到半导体芯片2B的电极焊盘3B。
与第一常规无引线型半导体封装类似，在第二常规无引线型半导体封装的制造中，以金属引线框架的形式制备安装体1B和电极焊盘5B。然后，半导体芯片2B安装在岛1A上。然后，使用线键合机将键合线6B提供在电极焊盘3B和电极焊盘5B之间，使用一对模具由如环氧树脂的合适树脂材料形成模制树脂包封体4B。
从图2中可以显然看出，第二常规无引线型半导体封装同样没有从模制树脂包封体4B的侧面向外并横向地延伸出的外引线部分，但是它不可避免地具有较大的厚度用于容纳键合线6B。
在以上提到的键合线(6A，6B)起重要作用的第一和第二常规无引线型半导体封装中，由于键合线(6A，6B)很薄并且由此显示出较大的电阻，因此很难获得高速操作。
为了确保无引线型半导体封装中的高速操作，现已提出使用厚金属引线替代键合线，如示出了第三常规无引线型半导体封装的图3所示。
具体地，第三常规无引线型半导体封装包括岛或板型安装体1C，安装在板型安装体1C上并具有提供在它的顶面上的电极焊盘3C的半导体芯片2C，以及密封并包封半导体芯片2C的模制树脂包封体4C，以使板型安装体1C露在模制树脂包封体4C的背面上。如图3所示，第一成形的金属引线5C和第二成形的金属引线6C嵌在模制树脂包封体4C中，以使第一成形的金属引线5C的一个端部露出成为模制树脂包封体4C背面上的一个电极，第一成形的金属引线5C的另一端部通过中间的第二成形的金属引线6C电连接到半导体芯片2C的电极焊盘3C。
实际上，在第三常规无引线型半导体封装的制造中，以金属引线框架的形式制备板型安装体1C和第一成形的金属引线5C。然后，半导体芯片2C安装在板型安装体1C上之后，第二成形的金属引线6C提供在电极焊盘3C和第一成形的金属引线5C的另一端，使用一对模具由如环氧树脂的合适树脂材料形成模制树脂包封体4C。
根据第三常规无引线型半导体封装，由于与键合线(6A，6B)相比第一和第二成形的金属引线5C和6C显著更厚，即第一和第二成形的金属引线5C和6C的电阻小于键合线(6A，6B)的，因此可以确保高速工作。然而，第三常规无引线型半导体封装同样具有较厚的厚度，用于容纳第一和第二成形的金属引线5C和6C。
图4示出了能高速工作的第四常规无引线型半导体封装。
具体地，类似于第三常规无引线型半导体封装，第四常规无引线型半导体封装包括岛或板型安装体1D，安装在板型安装体1D上并具有提供在它的顶面上的电极焊盘3D的半导体芯片2D，以及密封并包封半导体芯片2D的模制树脂包封体4D，以使板型安装体1D露在模制树脂包封体4D的背面上。如图4所示，成形的金属引线5D嵌在模制树脂包封体4D中，以使成形的金属引线5D的一个端部露出成为模制树脂包封体4D背面上的一个电极，成形的金属引线5D的另一端电气和直接地连接到半导体芯片2D的电极焊盘3D。
实际上，在第四常规无引线型半导体封装的制造中，以金属引线框架的形式制备板型安装体1D和成形的金属引线5D。然后，半导体芯片2D安装在板型安装体1D上之后，在电极焊盘3D和成形的金属引线5D的另一端之间建立了电连接，使用一对模具由如环氧树脂的合适树脂材料形成模制树脂包封体4D。
根据第四常规无引线型半导体封装，由于成形的金属引线5D显著厚于键合线(6A，6B)，即由于成形的金属引线5D的电阻小于键合线(6A，6B)的，因此可以确保高速工作。然而，第四常规无引线型半导体封装同样具有较厚的厚度，用于容纳成形的金属引线5D。
根据本发明，如下所述可以显著地降低无引线型半导体封装的厚度。
参考图5，6和7，示出了根据本发明的无引线型半导体封装的第一实施例。
从图5，6和7中可以看出，无引线型半导体封装包括矩形金属板型安装体10以及牢固地安装在板型安装体10上的第一和第二半导体芯片12F和12S。例如，板型安装体10可以由合适的金属材料形成，例如铜，黄铜或类似物。在本第一实施例中，第一和第二半导体芯片12F和12S相互等同，每个半导体芯片12F和12S形成为垂直型功率金属氧化物半导体场效应晶体管(MOSFET)器件。
如最佳的图7所示，第一半导体芯片12F具有形成在它的底面上的漏电极层D1，形成在第一半导体芯片12F顶面上的源和栅电极焊盘S1和G1。类似地，第二半导体芯片12S具有形成在它的底面上的漏电极层D2，以及形成在第二半导体芯片12S顶面上的源和栅电极焊盘S2和G2。漏电极层D1和D2与电极焊盘S1，S2，G1和G2可以由合适的金属材料形成，例如铝。例如，使用合适的焊膏，如银膏，漏电极层D1和D2焊接到板型安装体10，由此板型安装体10起用于第一和第二半导体芯片或垂直型功率MOSFET器件12F和12S的共用漏电极的作用。
各金属突点B1提供并键合到第一半导体芯片12F的电极焊盘S1和G1，各金属突点B2提供并键合到第二半导体芯片12S的电极焊盘S2和G2。每个突点B1和B2优选由金形成，通过使用超声波压焊法或热压焊法进行每个突点与对应的焊盘(S1，S2，G1，G2)的键合。应该注意，如果需要，每个突点B1和B2由焊料球代替。
从图6和7中可以明显看出，由如铜，黄铜等合适金属材料形成的各矩形平坦源和栅电极SE1和GE1提供并键合到源和栅电极焊盘S1和G1上的金属突点B1。类似地，由如铜，黄铜等合适金属材料形成的各矩形平坦源和栅电极SE2和GE2提供并键合到源和栅电极焊盘S2和G2上的金属突点B2。应该注意通过使用超声波压焊法或热压焊法进行平坦电极SE1，GE1，SE2和GE2与金属突点B2的键合。
如最佳的图7所示，矩形平坦源电极SE1具有提供在它的一个角部的矩形焊台部分SL1，矩形平坦栅电极GE1具有提供在它的一个角部的矩形焊台部分GL1。类似地，矩形平坦源电极SE2具有提供在它的一个角部的矩形焊台部分SL2，矩形平坦栅电极GE2具有提供在它的一个角部的矩形焊台部分GL2。
如图5和6所示，无引线型半导体封装还包括密封和包封第一和第二半导体芯片12F和12S以及第一电极SE1，GE1，SE2以及GE2的模制树脂包封体14，以使平坦电极SE1，GE1，SE2以及GE2的矩形焊台部分SL1，GL1，SL2以及GL2在模制树脂包封体14的顶面露出。各露出的焊台部分SL1和GL1作为用于第一半导体芯片12F的外部源电极焊盘和外部栅电极焊盘，各露出的焊台部分SL2和GL2作为用于第二半导体芯片12S的外部源电极焊盘和外部栅电极焊盘。
从图6和7中可以明显看出，与常规的无引线型半导体封装相比(图1到4)，平坦电极SE1，GE1，SE2以及GE2可以更紧凑地提供和排列在第一和第二半导体芯片12F和12S上，由此可以显著地减小模制树脂包封体14的厚度，因此根据本发明无引线型半导体封装的整个厚度可以降低。
参考图8，示出了垂直型功率MOSFET器件(12F，12S)的制造。
具体地，首先制备由n+型单晶硅晶片得到的N+型半导体衬底16，n型外延层18形成为n+型半导体衬底16上的漂移层。然后，通过注入p型杂质，例如硼离子(B+)或类似物，多个p型基区20以给定的间距形成在n型漂移层18内，通过注入N型杂质，例如磷离子(P+)或类似物，环形n+型源区22形成在每个p型基区20中。
此后，二氧化硅层24形成在N型漂移层18上，并构图以使栅极绝缘层24’定义在两个相邻的环形n+型源区22之间。然后，多晶硅层26形成在构图的栅极绝缘层24上，并构图以使栅电极层26’定义在每个栅极绝缘层24’上。随后，二氧化硅层28形成为构图的多晶硅层26上的层间绝缘层，在层间绝缘层28中穿孔形成多个源接触孔30和多个栅极接触孔32，以使环形n+型源区22和栅电极层26’部分暴露到外部。
此后，金属层34形成在穿孔的层间绝缘层28上，并构图以便源金属电极34S定义在每个部分露出的环形n+型源区22上，由此栅极金属电极34G定义在每个部分露出的栅电极层26’上。然后，金属层36形成为n+型半导体衬底16背面上的漏电极层，从而完成了n+型半导体衬底16上垂直型功率MOSFET器件的制造。应该注意层34和36可以由合适的金属材料组成，例如铝。
然后，对产品进行切割工艺，以使垂直型功率MOSFET器件相互分开，分开的器件用做第一或第二半导体芯片12F或12S。当然，在分开的器件中，各源和栅电极34S和34G对应于源电极焊盘(S1，S2)和栅电极焊盘(G1，G2)，漏电极层36对应于漏电极层(D1，D2)。
参考图9，符号地示出了根据本发明组装的无引线型半导体封装的布线图。当然，在图9中，对应于图7所示元件的各符号由相同的参考数字10，12F，12S，14，D1，D2，G1，G2，GL1，GL2，SL1和SL2表示。
图10示出了第一金属框架，由参考数字38F表示，用在根据本发明的制造多个无引线型半导体封装(图5到7)的制造方法的第一实施例中。
第一金属框架38F由如铜，黄铜等的合适材料形成，并且包括通过连接杆部件40F一体地相互键合的多个矩形金属板型安装体10。通过使用冲压机，由铜或黄铜板坯料冲压和制备第一金属框架38F。
图11示出了第二金属框架，由参考数字38S表示，用在根据本发明的制造多个无引线型半导体封装(图5到7)的制造方法的第一实施例中。
第二金属框架38S由如铜，黄铜等的合适材料形成，并且包括通过连接杆部件40S一体地相互键合的多组四个平坦的矩形电极SE1，GE1，SE2和GE2，并且每组中的各平坦电极SE1，GE1，SE2和GE2具有矩形台部分SL1，GL1，SL2和GL2。
为了制备第二金属框架38S，首先，如图12所示，制备中间产品38S’。通过使用冲压机，由铜或黄铜板坯料冲压和制备中间产品38S’，并且中间产品38S’包括多组四个平坦部分SE1’，GE1’，SE2’和GE2’，对应于各平坦的矩形电极SE1，GE1，SE2和GE2，通过连接杆部件40S’一体地相互键合。使用光刻工艺掩蔽矩形平坦部分SE1’，GE1’，SE2’和GE2’的各部分，对应于矩形焊台部分SL1，GL1，SL2和GL2，由图13中的阴影区表示，然后对中间产品38S’进行蚀刻工艺，由此掩蔽的部分留下分别成为平坦的矩形部分SE1’，GE1’，SE2’和GE2’上的矩形焊台部分SL1，GL1，SL2和GL2，从而完成了图11所示的第二金属框架38S的制备。
接下来，参考图14A到14F，示出了根据本发明制造多个无引线型半导体封装(图5至图7)的制造方法的第一实施例。
首先，如图14A所示，制备第一金属框架38F(图10)，多组第一和第二半导体芯片12F和12S安装在包含在第一金属框架38F中的各矩形金属板型安装体10上，使用合适的焊膏，例如银膏，将每组中的第一和第二半导体芯片12F和12S的漏电极层D1和D2焊接到对应的板型安装体10。
然后，如图14B所示，制备包括多组四个平坦的矩形电极SE1，GE1，SE2和GE2(图11)的第二金属框架38S，并施加到多组第一和第二半导体芯片12F和12S，由此通过使用超声波压焊法或热压焊法，每组中的各平坦电极SE1，GE1，SE2和GE2放置并牢固地键合到第一和第二半导体芯片12F和12S的对应组的四个金属突点B1和B2。
此后，图14B所示的中间产物容纳在由一对上和下模具42U和42L限定的模腔中，如图14C所示。然后，如环氧树脂的合适的未固化的树脂材料引入到由上和下模具42U和42L限定的模腔内，如图14D所示，由此形成了密封和包封多组第一和第二半导体芯片12F和12S以及多组四个平坦的矩形电极SE1，GE1，SE2和GE2的模制树脂包封体14’。
模制树脂包封体14’完全固化之后，从上和下模具42U和42L中取出模制树脂包封体14’，如图14E所示。从该图中可以明显看出，进行包封体14’的制模，由此平坦电极SE1，GE1，SE2和GE2的矩形焊台部分SL1，GL1，SL2以及GL2在模制树脂包封体14’的顶面上露出，由此板型安装体10的背面在模制树脂包封体14’的底面上露出。
此后，如图14F所示，模制树脂包封体14’被切割并分成多个无引线型半导体封装，每个封装包括板型安装体10，板型安装体10上的第一和第二半导体芯片12F和12S，密封和包封第一和第二半导体芯片12F和12S以及与其相关的平坦电极SE1，GE1，SE2和GE2的模制树脂包封体14，如图5到7所示。
相对于图15A和15B，示出了根据本发明制造方法的第一实施例的改型。
在本改型实施例中，首先，如图15A所示，制备包括多组四个平坦的矩形电极SE1，GE1，SE2和GE2(图11)的第二金属框架38S，多组第一和第二半导体芯片12F和12S施加到第二金属框架38S，由此通过使用超声波压焊法或热压焊法，第一和第二半导体芯片12F和12S的每组的各金属突点B1和B2放置并牢固地键合到对应组的平坦电极SE1，GE1，SE2和GE2。
然后，如图15B所示，制备第一金属框架38F并施加到多组第一和第二半导体芯片12F和12S，由此使用合适的焊膏，例如银膏，包含在第一金属框架38F中的每个板型安装体10牢固地焊接到对应组的第一和第二半导体芯片12F和12S的漏电极D1和D2。
图15B所示的中间产品基本上与图14B中所示的相同，并基本上以图14C到14F所示的相同方式处理，由此制备了多个无引线型半导体封装(图5到7)。
在以上提到的无引线型半导体封装的第一实施例中，虽然板型安装体或公共漏电极10暴露到外部，但是当不需要将公共漏电极10连接到提供在布线板上的电极焊盘时，可以完全埋置在模制树脂包封体14中，在布线板上安装有无引线型半导体封装。
图16示出了其中根据本发明的上述无引线型半导体封装安装在布线板上的第一安装布局。
在图16中，无引线型半导体封装和布线板通常分别由参考数字44和46表示。布线板46包括使用光刻工艺和蚀刻工艺其上形成有布线图形的绝缘板型部件46A。绝缘板型部件46A可以由合适的合成树脂材料组成的刚性板制成，否则可以由合适的合成树脂材料组成的柔性薄膜制成。
布线图形包括一组四个电极焊盘，仅有两个用参考数字46B和46C表示出，以与无引线型半导体封装44的露出焊台部分或电极焊盘SL1，GL1，SL2以及GL2基本上相同的方式排列四个电极焊盘。布线图形同样包括由参考数字46D指示的附加电极焊盘。当然，应该注意如果需要，绝缘的板型部件46可以包括具有多种电极焊盘的另一布线图形。
无引线型半导体封装44安装在布线板46上，使用合适的焊膏，例如银膏，无引线型半导体封装44的露出焊台部分或电极焊盘SL1，GL1，SL2以及GL2焊接到四个电极焊盘组(46B，46C)。同样，通过中间的成形的金属引线48，板型安装体或公共漏电极10电连接到附加的电极焊盘46d。即，使用合适的焊膏，例如银膏，成形的金属引线48的各端部焊接到公共漏电极10和附加的电极焊盘46D。
上述第一安装布局的有利之处在于可以使用常规的面朝下安装工艺和常规的金属引线焊接工艺，将无引线型半导体封装44安装在布线板46上，即，根据本发明，不需要为无引线型半导体封装开发新的安装工艺。
图17示出了其中根据本发明的上述无引线型半导体封装与两个布线板即，第一和第二布线板相关联的第二安装布局。
在图17中，无引线型半导体封装由参考数字44表示，各第一和第二布线板通常由参考数字50和52表示。第一布线板50包括使用光刻工艺和蚀刻工艺其上形成有布线图形的绝缘板型部件50A。类似地，第二布线板52包括使用光刻工艺和蚀刻二艺其上形成有布线图形的绝缘板型部件52A。每个绝缘板型部件50A和52A可以由合适的合成树脂材料组成的刚性板制成，否则可以由合适的合成树脂材料组成的柔性薄膜制成。
绝缘板型部件50A的布线图形包括一组四个电极焊盘，仅有两个用参考数字50B和50C表示出，以与无引线型半导体封装44的露出焊台部分或电极焊盘SL1，GL1，SL2以及GL2基本上相同的方式排列四个电极焊盘。另一方面，绝缘板型部件52A的布线图形包括对应于无引线型半导体封装44的公共漏电极10的矩形电极焊盘52B。
类似于图16中所示的第一安装布局，无引线型半导体封装44安装在第一布线板50上，由此使用合适的焊膏，例如银膏，无引线型半导体封装44的露出焊台部分或电极焊盘SL1，GL1，SL2以及GL2焊接到四个电极焊盘组(50B，50C)。然后，第二布线板52施加到安装在第一布线板52上的无引线型半导体封装44，使用合适的焊膏，例如银膏，第二布线板52的矩形电极焊盘52B焊接到无引线型半导体封装44的公共漏电极10。
上述第二安装布局的有利之处在于可以使用常规的面朝下安装工艺将无引线型半导体封装44安装在布线板50上。
在图17所示的上述第二安装布局中，如果绝缘板型部件50A和52A由柔性薄膜制成，那么第一和第二布线板50和52可以构成单个柔性膜形布线板。此时，四个电极焊盘组(50B，50C)和矩形电极焊盘52B排列在单个柔性膜形布线板上，以相互远离，由此通过折叠(folding)其上已安装有无引线型半导体封装44，可以接近矩形电极焊盘52并焊接到公共漏电极10。
图18示出了其中根据本发明的上述无引线型半导体封装与两个盘形布线板即，第一和第二盘形布线板相关联的第三安装布局。
在图18中，无引线型半导体封装由参考数字44表示，各第一和第二盘形布线板通常由参考数字54和56表示。第一盘形布线板54包括使用光刻工艺和蚀刻工艺其内下表面上形成有布线图形的矩形绝缘盘形部件54A。类似地，第二盘形布线板56包括使用光刻工艺和蚀刻工艺其上形成有布线图形的矩形绝缘盘形部件56A。每个绝缘板型部件54A和56A可以形成为刚性板，否则可以由合适的合成树脂材料模制成。
应该注意，从图18中可以明显看出，第一盘形布线板54具有与第二盘形布线板56基本上相同的结构。
绝缘盘形部件54A的布线图形包括一组四个电极焊盘，仅有两个用参考数字54B和54C表示出，以与无引线型半导体封装44的露出焊台部分或电极焊盘SL1，GL1，SL2以及GL2基本上相同的方式排列四个电极焊盘。另一方面，绝缘盘型部件56A的布线图形包括对应于无引线型半导体封装44的公共漏电极10的矩形电极焊盘56B。
类似于图16和17中所示的第一和第二安装布局，无引线型半导体封装44安装在第一盘形布线板54的内下表面上，由此使用合适的焊膏，例如银膏，无引线型半导体封装44的露出焊台部分或电极焊盘SL1，GL1，SL2以及GL2焊接到四个电极焊盘组(54B，54C)。然后，虽然使用合适的粘接剂用第二盘形布线板56覆盖并粘接第一盘形布线板54，使用合适的焊膏，例如银膏，第二盘形布线板56的矩形电极焊盘54B焊接到无引线型半导体封装44的公共漏电极10。
上述第三安装布局的有利之处在于可以使用常规的面朝下安装工艺将无引线型半导体封装44安装在第一盘型布线板54上。同样，根据第三安装布局，由于无引线型半导体封装44包围并密封在第一和第二盘形布线板54和56中，因此可以有效地保护无引线型半导体封装44不受外部的不利的环境影响。
参考图19，20和21，示出了根据本发明的无引线型半导体封装的第二实施例。
从图20和21中可以明显看出，在第二实施例中，无引线型半导体封装包括矩形金属板型安装体60，以及牢固地安装在板型安装体60上的第一和第二半导体芯片62F和62S。如最佳的图21所示，板型安装体60具有沿它的一个边提供的矩形焊台部分L，并且可以由合适的金属材料形成，例如铜，黄铜或类似物。在本第二实施例中，第一半导体芯片62F形成为垂直型功率MOSFET器件，基本上与上述第一实施例中使用的功率MOSFET(12F，12S)相同，第二半导体芯片62S形成为合适的二极管器件。
如最佳的图21所示，第一半导体芯片62F具有形成在它的底面上的漏电极层D，以及形成在第一半导体芯片62F的顶面上的源和栅电极焊盘S和G。漏电极层D和电极焊盘S和G可以由合适的金属材料形成，例如铝。例如，使用合适的焊膏，例如银膏，漏电极层D1和D2焊接到板型安装体60。使用超声压焊或热压焊法，优选由金形成的金属突点B1提供并键合到每个电极焊盘S和G。应该注意，如果需要，每个金属突点B1可以用焊料球代替。
第二半导体芯片62S具有提供在它的底面上的阴极电极层C，以及形成在第二半导体芯片62S的顶面上的阳极电极焊盘A。使用超声压焊或热压焊法，优选由金形成的金属突点B2提供并键合到阳极电极焊盘A。应该注意，如果需要，焊料球可以月金属突点B2代替。从图20和21中可以明显看出，在该第二实施例中，第二半导体芯片62S倒装，由此通过使用超声压焊或热压焊法，金属突点B2焊接到板型安装体60。
如最佳的图21所示，通过使用超声压焊或热压焊法，由如铜，黄铜或类似物的合适金属材料形成的各矩形平坦源和栅电极SE和GE提供并键合到第一半导体芯片62F的源和栅电极焊盘S和G上的金属突点B1。平坦源电极SE具有提供在它的一个角部的矩形焊台部分SL，平坦的栅电极GE具有提供在它的一个角部的矩形焊台部分GL。
另一方面，使用合适的焊膏，例如银膏，由如铜，黄铜或类似物的合适金属材料形成的矩形平坦的阴极电极CE提供并焊接到第二半导体芯片62S的阴极电极层C。平坦的阴极电极CE具有沿它的一个边缘的中心部分提供的矩形焊台部分。
如图19和20所示，无引线型半导体封装还包括密封和包封板型安装体60的模制树脂包封体64，第一和第二半导体芯片62F和62S以及平坦电极SE，GE和CE，由此矩形焊台部分L在模制树脂包封体64的底面上露出，并且矩形焊台部分SL，GL以及CL露在模制树脂包封体64的顶面上。各露出的焊台部分SL和GL作为用于第一半导体芯片62F的外部源电极焊盘和外部栅电极焊盘，露出的焊台部分CL作为用于第二半导体芯片62S的外部阴极电极焊盘。同样，露出的焊台部分L不仅作为用于第一半导体芯片62F的漏电极焊盘，并且作为用于第二半导体芯片62S的阳极电极焊盘。
从图6和7中可以明显看出，与常规的无引线型半导体封装(图1到4)相比，平坦电极SE，GE和CE可以紧凑地提供并排列在第一和第二半导体芯片62F和62S上，由此可以显著降低模制树脂包封体64的厚度，因此，根据本发明的无引线型半导体封装的整个厚度可以降低。
参考图22，象征性地示出了根据本发明的无引线型半导体封装的第二实施例的布线图。当然，在图22中，用参考数字60，62F，62S，64，A，D，G，CL，GL以及SL表示对应于图20中所示的各符号。
与上述无引线型半导体封装的第一实施例类似，如参考图16和17所介绍的，无引线型半导体封装的第二实施例可以与至少一个刚性或柔性布线板相关。而且，如参考图18所介绍的，无引线型半导体封装的第二实施例可以与两个盘形布线板相关。
图23示出了通常由参考数字66F表示的第一金属框架，用在根据本发明制造多个无引线型半导体封装的制造方法的第二实施例(图19到21)中。
第一金属框架66F由合适的金属材料形成，例如铜，黄铜或类似物，并且包括通过连接杆部件68F一体地相互键合的多个矩形金属板型安装体60。
为了制备第一金属框架66F，首先，如图24所示，制备中间产品66F’。通过使用冲压机，由铜或黄铜板坯料冲压和制备中间产品66F’，并且包括对应于板型安装体60并且通过连接杆部件68F’一体地相互键合的多个矩形板型部分60’。使用光刻工艺掩蔽矩形板型部分60’的各个部分，对应于矩形焊台部分L，由图24中的阴影区表示，然后对中间产品66F’进行蚀刻工艺，由此掩蔽的部分留下分别成为矩形板型部分60’上的矩形焊台部分L，从而完成了图23所示的第二金属框架66F的制备。
图25示出了通常由参考数字66S表示的第二金属框架，用在根据本发明制造多个无引线型半导体封装的制造方法的第二实施例(图19到21)中。
第二金属框架66S同样由如铜，黄铜等的合适材料形成，并且包括通过连接杆部件68S一体地相互键合的多组三个平坦的矩形电极SE，GE和CE，并且每组中的各平坦的矩形电极SE，GE和CE具有矩形焊台部分SL，GL和CL。
为了制备第二金属框架66S，首先，如图26所示，制备中间产品66S’。通过使用冲压机，由铜或黄铜板坯料冲压和制备中间产品66S’，并且中间产品66S’包括多组三个平坦的矩形电极SE’，GE’和CE’，对应于各平坦的矩形电极SE，GE，和CE，通过连接杆部件68S’一体地相互键合。使用光刻工艺掩蔽矩形平坦部分SE’，GE’和CE’的各部分，对应于矩形焊台部分SL，GL和CL，由图26中的阴影区表示，然后对中间产品66S’进行蚀刻工艺，由此掩蔽的部分留下分别成为平坦的矩形部分SE’，GE’和CE’上的矩形焊台部分SL，GL和CL，，从而完成了图25所示的第二金属框架66S的制备。
接下来，参考图27A到27G，示出了根据本发明制造多个无引线型半导体封装的制造方法的第二实施例(图19到21)。
首先，如图27A所示，制备第一金属框架66F(图23)，多个第一半导体芯片62F安装在包含在第一金属框架66F中的各矩形金属板型安装体60上，由此使用合适的焊膏，例如银膏，将每个第一半导体芯片62F的漏电极层D1焊接到对应的板型安装体60。
然后，如图27B所示，制备第二金属框架66S(图25)，将多个第二半导体芯片62S安装在包含于第二金属框架66S中的各矩形平坦阴极电极CE上，由此，使用合适的焊膏，例如银膏，每个第二半导体芯片62S的阴极电极层C焊接到对应的平坦阴极电极CE。
随后，承载第二半导体芯片66S的第二金属框架66S施加到其上安装有第一半导体芯片62F的第一金属框架66F，由此第一半导体芯片62F的每一个的各金属突点B1键合到对应组中的平坦的源和栅电极SE和GE，由此，每个第二半导体芯片62S的金属突点B2键合到板型安装体60，如图27所示。
此后，图27C所示的中间产物容纳在由一对上和下模具70U和70L限定的模腔中，如图27D所示。然后，如环氧树脂的合适的未固化的树脂材料引入到由上和下模具70U和70L限定的模腔内，如图27E所示，由此形成了密封和包封多个矩形板型安装体60，多组第一和第二半导体芯片62F和62S以及多组平坦电极SE，GE和CE的模制树脂包封体64’。
模制树脂包封体64’完全固化之后，从上和下模具70U和70L中取出模制树脂包封体64’，如图27F所示。从该图中可以明显看出，进行包封体64’的制模，由此平坦电极SE，GE和CE的矩形焊台部分SL，GL合CL在模制树脂包封体64’的顶面上露出，由此板型安装体60的焊台部分L在模制树脂包封体64’的底面上露出。
此后，如图27G所示，模制树脂包封体64’被切割并分成多个无引线型半导体封装，每个封装包括板型安装体60，板型安装体60上的第一和第二半导体芯片62F和62S，密封和包封第一和第二半导体芯片62F和62S以及与其相关的平坦电极SE，GE和CE的模制树脂包封体14，如图19到21所示。
在以上提到的无引线型半导体封装的第一和第二实施例中，虽然金属突点(B1，B2)焊接到形成在半导体芯片(12F，12S，62F，62S)上的电极焊盘(S1，G1，S2，G2，S，G，A)，但是它可以预先键合到平坦电极(SE1，GE1，SE2，GE2，SE，GE)或板型安装体(60)。而且，虽然优选使用金属突点或焊料球在电极焊盘(S1，G1，S2，G2，S，G，A)和任何一个平坦电极(SE1，GE1，SE2，GE2，SE，GE)或者板型安装体(60)之间建立电连接，但是两者之间的电连接可以用其它导电部件或材料建立，只要没有极大地增加半导体芯片的厚度(12F，12S，62F，62S)。
同样，在无引线型半导体封装的第一和第二实施例中，虽然模制树脂包封体(14，64)密封了两个半导体芯片(12F，12S；62F，62S)，但是仅一个半导体芯片可以包含在模制树脂包封体(14，64)中。同样，可以在模制树脂包封体(14，64)中包含多于两个半导体芯片。
最后，本领域中的技术人员应该理解以上说明为封装的优选实施例，可以对本发明进行多种改变和修改同时不脱离本发明的精神和范围。

Claims (20)

1.一种无引线型半导体封装，包括：
板型安装体(10，60)；
至少一个安装在所述板型安装体上的半导体芯片(12F，12S，62F，62S)，由此所述半导体芯片的底面固定到所述板型安装体，所述半导体芯片具有至少一个形成在它的顶面上的电极焊盘(S1，G1，S2，G2，S，G)；
电连接到所述电极焊盘的至少一个平坦电极(SE1，GE1，SE2，GE2，SE，GE)；以及
模制树脂包封体(14，64)，其完全密封并包封所述半导体芯片，并且部分密封和包封所述平坦电极，以使一部分所述平坦电极露出成为所述模制树脂包封体顶面上的外部电极焊盘(SL1，GL1，SL2，GL2，SL，GL)。
2.根据权利要求1的无引线型半导体封装，其中所述平坦电极(SE1，GE1，SE2，GE2，SE，GE)形成有焊台部分(SL1，GL1，SL2，GL2，SL，GL)，其露出成为所述模制树脂包封体(14，64)顶面上的外部电极焊盘。
3.根据权利要求2的无引线型半导体封装，其中通过蚀刻平坦电极坯料(SE1’，GE1’，SE2’，GE2’，SE’，GE’)制备所述平坦电极(SE1，GE1，SE2，GE2，SE，GE)，平坦电极坯料与所述平坦电极具有基本上相同的构形，由此所述焊台部分(SL1，GL1，SL2，GL2，SL，GL)留在所述平坦电极坯料上。
4.根据权利要求1的无引线型半导体封装，其中所述板型安装体(10，60)由导电材料形成，所述半导体芯片(12F，12S，62F，62S)具有形成在其底面上的电极层(D1，D2，D)，所述电极层电连接到所述板型安装体。
5.根据权利要求4的无引线型半导体封装，其中所述板型安装体(10，60)至少部分从所述模制树脂包封体(14，64)露出，由此提供了外部电极表面。
6.根据权利要求5的无引线型半导体封装，其中所述板型安装体(60)形成有焊台部分(L)，所述焊台部分暴露在所述模制树脂包封体(64)的底面，用于提供外部电极表面。
7.根据权利要求6的无引线型半导体封装，其中通过蚀刻板型安装体坯料(60’)制备所述板型安装体(60)，所述板型安装体坯料与所述板型安装体具有基本上相同的构形，由此所述焊台部分(L)留在所述板型安装体坯料上。
8.根据权利要求4的无引线型半导体封装，其中所述至少一个电极焊盘(S1，S2，S)和所述至少一个平坦电极(SE1，SE2，SE)分别定义为第一电极焊盘和第一平坦电极焊盘，并且所述半导体芯片还具有形成在它的顶面上的第二电极焊盘(G1，G2，G)，以及电连接到所述第二电极焊盘的第二平坦电极(GE1，GE2，GE)。
9.根据权利要求8的无引线型半导体封装，其中所述半导体芯片(12F，12S，62F)形成为垂直型功率金属氧化物半导体场效应晶体管器件，所述电极层(D1，D2，D)定义为漏电极，所述各第一和第二平坦电极(SE1，SE2，SE；GE1，GE2，GE)定义为源电极和栅电极。
10.根据权利要求1的无引线型半导体封装，其中所述至少一个半导体芯片(12F)定义为第一半导体芯片，以与所述第一半导体芯片相同的方式，在所述模制树脂包封体(14)中密封和包封等同于所述第一半导体芯片的第二半导体芯片(12S)。
11.根据权利要求1的无引线型半导体封装，其中所述至少一个半导体芯片(62F)定义为第一半导体芯片，在所述模制树脂包封体(14)中密封和包封与所述第一半导体芯片不同的第二半导体芯片(62S)，所述第二半导体芯片具有形成其上的至少一个电极层(C)，以及电连接到所述电极层的平坦电极(CE)，部分平坦电极(CE)从所述模制树脂包封体(64)中露出成为外部电极焊盘(CL)。
12.一种制造多个无引线型半导体封装的制造方法，包括：
制备包括多个板型安装体(10，60)的第一金属框架(38F，66F)；
制备多个半导体芯片(12F，12S，62F，62S)，每个半导体芯片具有至少一个形成在它的顶面上的电极焊盘(S1，G1，S2，G2，S，G)；
将所述各半导体芯片(12F，12S，62F，62S)安装在所述板型安装体上，由此每个所述半导体芯片的底面牢固地与其键合；
制备包括多个平坦电极(SE1，GE1，SE2，GE2，SE，GE)的第二金属框架(38S，66S)；
将所述第二金属框架(38S，66S)施加到所述第一金属框架(38F，66F)，以使各平坦电极放置并键合到所述半导体芯片的电极焊盘，由此建立两者之间的电连接，从而制备了包括所述第一和第二金属框架以及提供在两者之间的半导体芯片的中间产品；
将所述中间产品容纳在由模具(42U，42L；70U，70L)限定的模腔中；
将未固化的树脂材料引入到所述模腔内，由此形成模制树脂包封体(14’，64’)，其完全密封并包封所述半导体芯片，并且部分密封并包封所述平坦电极，以使每个所述平坦电极的一部分露出成为所述模制树脂包封体顶面上的外部电极焊盘(SL1，GL1，SL2，GL2，SL，GL)；
将引入的树脂材料固化之后，从所述模具中除去所述模制树脂包封体(14’，64’)；以及
将所述模制树脂包封体(14’，64’)切割并分成多个无引线型半导体封装(14，64)，每个无引线型半导体封装包括一个所述板型安装体，安装其上的半导体芯片，以及键合到它的电极焊盘的平坦电极。
13.根据权利要求12的制造方法，其中将所述半导体芯片(12F，12S，62F，62S)的各底面键合到所述第一金属框架(10，60)的板型安装体之前，进行将各平坦电极(SE1，GE1，SE2，GE2，SE，GE)键合到所述半导体芯片的电极焊盘(S1，G1，S2，G2，S，G)。
14.根据权利要求12的制造方法，其中每个所述平坦电极(SE1，GE1，SE2，GE2，SE，GE)形成有焊台部分(SL1，GL1，SL2，GL2，SL，GL)，其露出成为所述模制树脂包封体(14，64)顶面上的外部电极焊盘。
15.根据权利要求14的制造方法，其中通过蚀刻中间产品制备所述第二金属框架(38S，66S)，中间产品具有与所述第二金属框架基本上相同的构形，并包括对应于各平坦电极(SE1，GE1，SE2，GE2，SE，GE)的多个平坦电极坯料(SE1’，GE1’，SE2’，GE2’，SE’，GE’)，由此每个所述焊台部分(SL1，GL1，SL2，GL2，SL，GL)留在对应的平坦电极坯料上。
16.一种制造多个无引线型半导体封装的制造方法，包括：
制备包括多个板型安装体(60)的第一金属框架(66F)；
制备多个第一半导体芯片(62F)，每个第一半导体芯片具有至少一个形成在它的顶面上的电极焊盘(S，G)；
将所述各第一半导体芯片(62F)安装在所述板型安装体上，以使每个所述第一半导体芯片的底面牢固地与其键合；
制备包括多组第一和第二平坦电极(SE或GE，CE)的第二金属框架(66S)；
制备多个第二半导体芯片(62S)，每个第二半导体芯片具有至少一个形成在它的顶面上的电极焊盘(A)；
将所述各第二半导体芯片(62S)安装在所述第二金属框架的所述板型安装体上，以使每个所述第二半导体芯片的电极焊盘牢固地与其键合；
将所述第一和第二金属框架相互结合，以使每个所述第一半导体芯片的电极焊盘键合到所述第二金属框架的对应的第一平坦电极(SE或GE)，以建立两者之间的电连接，以使每个所述第二半导体芯片的底面键合到对应的第二平坦电极(CE)，以建立两者之间的电连接，从而制成了包括所述第一和第二金属框架以及提供在两者之间的第一和第二半导体芯片的中间产品；
将所述中间产品容纳在由模具(70U，70L)限定的模腔中；
将未固化的树脂材料引入到所述模腔内，由此形成模制树脂包封体(64’)，其完全密封并包封所述第一和第二半导体芯片，并且部分密封并包封所述第一和第二平坦电极，以使所述第一和第二平坦电极的每一个的一部分露出成为所述模制树脂包封体(64’)顶面上的外部电极焊盘(SL或GL，CL)；
将引入的所述树脂材料固化之后，从所述模具中除去所述模制树脂包封体(64’)；以及
将所述模制树脂包封体(64’)切割并分成多个无引线型半导体封装(64)，每个无引线型半导体封装包括一个所述板型安装体，安装其上的第一和第二半导体芯片，以及键合到它的各电极焊盘的第一和第二平坦电极。
17.根据权利要求16的制造方法，其中每个所述板型安装体(60)形成有焊台部分(L)，其露出成为所述模制树脂包封体(64)底面上的外部电极焊盘。
18.根据权利要求17的制造方法，其中通过蚀刻中间产品制备所述第一金属框架(66F)，中间产品具有与所述第一金属框架基本上相同的构形，并包括对应于各板型安装体(60)的多个板型坯料(60’)，由此每个所述焊台部分(L)留在对应的板型坯料上。
19.根据权利要求16的制造方法，其中每个所述第一和第二平坦电极(SE或GE，CE)形成有焊台部分(SL或GL，CL)，其露出成为所述模制树脂包封体(64)顶面上的外部电极焊盘。
20.根据权利要求19的制造方法，其中通过蚀刻中间产品制备所述第二金属框架(66S)，中间产品具有与所述第二金属框架基本上相同的构形，并包括对应于多组第一和第二平坦电极(SE或GE，CE)各组的多组第一和第二平坦电极坯料(SE’或GE’，CE’)，由此第一和第二焊台部分(SL或GL，CL)的每组留在对应的平坦电极坯料上。
CNB2004100636827A 2003-07-31 2004-07-16 无引线型半导体封装及其制造方法 Expired - Fee Related CN1322584C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP283264/2003 2003-07-31
JP2003283264A JP3759131B2 (ja) 2003-07-31 2003-07-31 リードレスパッケージ型半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
CN1581474A CN1581474A (zh) 2005-02-16
CN1322584C true CN1322584C (zh) 2007-06-20

Family

ID=34101043

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100636827A Expired - Fee Related CN1322584C (zh) 2003-07-31 2004-07-16 无引线型半导体封装及其制造方法

Country Status (4)

Country Link
US (1) US7224045B2 (zh)
JP (1) JP3759131B2 (zh)
CN (1) CN1322584C (zh)
DE (1) DE102004037085A1 (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2856517B1 (fr) * 2003-06-17 2005-09-23 St Microelectronics Sa Procede de fabrication de composant semi-conducteur et composant semi-conducteur
CN101073152B (zh) * 2004-12-20 2010-04-28 半导体元件工业有限责任公司 具有下置引脚的电子封装和方法
WO2006114825A1 (ja) * 2005-04-06 2006-11-02 Renesas Technology Corp. 半導体装置の製造方法
DE102005027356B4 (de) * 2005-06-13 2007-11-22 Infineon Technologies Ag Halbleiterleistungsbauteilstapel in Flachleitertechnik mit oberflächenmontierbaren Außenkontakten und ein Verfahren zur Herstellung desselben
US20090057852A1 (en) * 2007-08-27 2009-03-05 Madrid Ruben P Thermally enhanced thin semiconductor package
US7371616B2 (en) * 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
JP4680816B2 (ja) * 2006-03-31 2011-05-11 三菱電機株式会社 半導体装置
JP5390064B2 (ja) * 2006-08-30 2014-01-15 ルネサスエレクトロニクス株式会社 半導体装置
WO2008078899A1 (en) * 2006-12-23 2008-07-03 Lg Innotek Co., Ltd Semiconductor package and manufacturing method thereof
DE112007003268B4 (de) * 2007-01-16 2015-09-17 Infineon Technologies Ag Verfahren zum Halbleiterpacken und/oder Halbleiterpackung
US7701054B2 (en) * 2007-02-12 2010-04-20 Infineon Technologies Ag Power semiconductor module and method for its manufacture
DE102007012154B4 (de) * 2007-03-12 2014-05-08 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips und Verfahren zur Herstellung desselben
US7851908B2 (en) 2007-06-27 2010-12-14 Infineon Technologies Ag Semiconductor device
US8129225B2 (en) * 2007-08-10 2012-03-06 Infineon Technologies Ag Method of manufacturing an integrated circuit module
JP2009060004A (ja) * 2007-09-03 2009-03-19 Nec Electronics Corp 半導体装置の製造方法
JP2009074862A (ja) * 2007-09-19 2009-04-09 Dainippon Printing Co Ltd センサーパッケージおよびその製造方法
JP5003418B2 (ja) * 2007-11-08 2012-08-15 トヨタ自動車株式会社 半導体装置とその製造方法
US20090230519A1 (en) * 2008-03-14 2009-09-17 Infineon Technologies Ag Semiconductor Device
EP2291858B1 (en) * 2008-06-26 2012-03-28 Nxp B.V. Packaged semiconductor product and method for manufacture thereof
JP5339800B2 (ja) * 2008-07-10 2013-11-13 三菱電機株式会社 半導体装置の製造方法
JP2010169614A (ja) * 2009-01-26 2010-08-05 Epson Toyocom Corp 電子デバイスおよび電子モジュール、並びにそれらの製造方法
US8358014B2 (en) * 2009-05-28 2013-01-22 Texas Instruments Incorporated Structure and method for power field effect transistor
WO2010147201A1 (ja) * 2009-06-19 2010-12-23 株式会社安川電機 電力変換装置
WO2011016360A1 (ja) * 2009-08-03 2011-02-10 株式会社安川電機 電力変換装置
JP5271949B2 (ja) * 2009-09-29 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置
US8486757B2 (en) * 2009-11-25 2013-07-16 Infineon Technologies Ag Semiconductor device and method of packaging a semiconductor device with a clip
JP5990437B2 (ja) * 2012-09-10 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP6368921B2 (ja) * 2013-10-01 2018-08-08 パナソニックＩｐマネジメント株式会社 半導体装置
JP6046063B2 (ja) * 2014-01-22 2016-12-14 古河電気工業株式会社 基板
JP2015142072A (ja) * 2014-01-30 2015-08-03 株式会社東芝 半導体装置
US10217727B2 (en) 2014-08-25 2019-02-26 Renesas Electronics Corporation Semiconductor device and electronic apparatus including a first semiconductor chip including an insulated gate bipolar transistor and a second semiconductor chip including a diode
TWI651830B (zh) * 2015-02-17 2019-02-21 立昌先進科技股份有限公司 多功能小型化表面黏著型電子元件及其製法
KR102050130B1 (ko) * 2016-11-30 2019-11-29 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
WO2018180235A1 (ja) * 2017-03-29 2018-10-04 日本電産株式会社 半導体パッケージ装置、およびその製造方法
US10892211B2 (en) 2017-08-09 2021-01-12 Semtech Corporation Side-solderable leadless package
US10559510B2 (en) * 2017-08-24 2020-02-11 Semiconductor Components Industries, Llc Molded wafer level packaging
CN113614879A (zh) * 2019-03-08 2021-11-05 硅尼克斯公司 具有侧壁镀层的半导体封装
KR102340866B1 (ko) * 2019-11-21 2021-12-20 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
KR102365004B1 (ko) * 2019-11-21 2022-02-18 매그나칩 반도체 유한회사 반도체 패키지 및 그 제조 방법
US20210175155A1 (en) * 2019-12-06 2021-06-10 Alpha And Omega Semiconductor (Cayman) Ltd. Power module having interconnected base plate with molded metal and method of making the same
JP7353233B2 (ja) 2020-05-14 2023-09-29 三菱電機株式会社 半導体装置
US11652078B2 (en) * 2021-04-20 2023-05-16 Infineon Technologies Ag High voltage semiconductor package with pin fit leads

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150143A (ja) * 1997-11-17 1999-06-02 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレーム及びその製造方法
JP2000349187A (ja) * 1999-06-01 2000-12-15 Nec Corp 半導体装置及び半導体装置の製造方法
JP2001156219A (ja) * 1999-11-24 2001-06-08 Denso Corp 半導体装置
JP2002110893A (ja) * 2000-10-04 2002-04-12 Denso Corp 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59143348A (ja) * 1983-02-07 1984-08-16 Hitachi Ltd 電子部品
US6376921B1 (en) 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US6703707B1 (en) 1999-11-24 2004-03-09 Denso Corporation Semiconductor device having radiation structure
US6693350B2 (en) 1999-11-24 2004-02-17 Denso Corporation Semiconductor device having radiation structure and method for manufacturing semiconductor device having radiation structure
US6624522B2 (en) 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
JP2001291823A (ja) * 2000-04-05 2001-10-19 Toshiba Digital Media Engineering Corp 半導体装置
JP2001313362A (ja) * 2000-04-28 2001-11-09 Mitsui High Tec Inc 半導体装置
US6448643B2 (en) 2000-05-24 2002-09-10 International Rectifier Corporation Three commonly housed diverse semiconductor dice
US6545364B2 (en) 2000-09-04 2003-04-08 Sanyo Electric Co., Ltd. Circuit device and method of manufacturing the same
US6891256B2 (en) 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11150143A (ja) * 1997-11-17 1999-06-02 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレーム及びその製造方法
JP2000349187A (ja) * 1999-06-01 2000-12-15 Nec Corp 半導体装置及び半導体装置の製造方法
JP2001156219A (ja) * 1999-11-24 2001-06-08 Denso Corp 半導体装置
JP2002110893A (ja) * 2000-10-04 2002-04-12 Denso Corp 半導体装置

Also Published As

Publication number Publication date
US20050023658A1 (en) 2005-02-03
DE102004037085A1 (de) 2005-03-03
CN1581474A (zh) 2005-02-16
JP2005051130A (ja) 2005-02-24
US7224045B2 (en) 2007-05-29
JP3759131B2 (ja) 2006-03-22

Similar Documents

Publication Publication Date Title
CN1322584C (zh) 无引线型半导体封装及其制造方法
EP2526565B1 (en) Semiconductor packaging method
US7504733B2 (en) Semiconductor die package
JP4244318B2 (ja) 半導体装置
TWI406372B (zh) 具有立體匹配互聯板的緊密封裝半導體晶片
US6498392B2 (en) Semiconductor devices having different package sizes made by using common parts
CN101556946B (zh) 形成半导体封装件的方法及其结构
KR20080038180A (ko) 리버서블-다중 풋프린트 패키지 및 그 제조 방법
CN111627865B (zh) 一种半导体封装结构及其制造方法
TW201021181A (en) Semiconductor package, method for manufacturing semiconductor package, trace part and method for manufacturing trace part
CN101971333A (zh) 包括ic驱动器和电桥的半导体管芯封装
US9299592B2 (en) Package structure and packaging method of wafer level chip scale package
JP3462806B2 (ja) 半導体装置およびその製造方法
JPH11330314A (ja) 半導体装置の製造方法及びその構造、該方法に用いるリードフレーム
US20220165674A1 (en) Semiconductor package structure and manufacturing method thereof
JP3744771B2 (ja) 半導体装置の製造方法
TWI427750B (zh) 包括晶粒及ｌ形引線之半導體封裝及其製造方法
CN112530919A (zh) 公共源极平面网格阵列封装
JP4353935B2 (ja) リードレスパッケージ型半導体装置
JPH11111977A (ja) 半導体装置
JPH11111750A (ja) 半導体装置
JP4471863B2 (ja) 半導体装置及びその製造方法
JP4207671B2 (ja) 半導体パッケージの製造方法
KR100704311B1 (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
TWI443801B (zh) 用連接片實現連接的半導體封裝及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: APOLLO ELECTRONICS GROUP CO., LTD.

Free format text: FORMER OWNER: SILICON PYRAMID ELECTRONICS LIMITED

Effective date: 20101029

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 510630 15/F, TIANHE SHOPPING MALL, ZHONGSHAN AVENUE, TIANHE DISTRICT, GUANGZHOU CITY, GUANGDONG PROVINCE TO: ROOM 2-3, 20/F, CHEVALIER COMMERCIAL CENTRE, NO.8, WANG HOI ROAD, KOWLOON BAY, CHEVALIER COMMERCIAL CENTRE, HONG KONG

TR01 Transfer of patent right

Effective date of registration: 20101103

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070620

Termination date: 20190716

CF01 Termination of patent right due to non-payment of annual fee