CN1209682C - 半导体集成电路器件制备方法,其光掩膜和它的制备方法及掩膜胚 - Google Patents

半导体集成电路器件制备方法,其光掩膜和它的制备方法及掩膜胚 Download PDF

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Abstract

在半导体集成电路器件制备方法中，为了抑制防止外来物质的产生，使用的光掩膜构建方式为，阻挡膜被用作光屏蔽膜来进行检测或暴光处理，当光掩膜1PA1被安装于如检测设备或对准机预定装置上时，其状态为，预定装置的安装部分2与光掩膜1PA1的掩膜衬底1a的主表面区域接触，其中在掩膜衬底1a的主表面上不存在皆由阻挡膜形成的光屏蔽图形1b和掩膜图形1mr。

Description

半导体集成电路器件制备 方法，其光掩膜和它的制备方法及掩膜胚
技术领域
本发明涉及半导体集成电路的制备方法，其光掩膜和它的制备方法及掩膜胚，特别是在半导体集成电路器件工艺中能有效用于暴光技术的技术。
背景技术
在半导体集成电路器件的制备中，光刻技术被用作将微图形转移到半导体晶片上的方法。在光刻技术中，主要使用一投影暴光系统；投影对准机上提供的光掩膜图形被转移到半导体晶片上，从而形成器件图形。
本发明者考察的普通的光掩膜是通过加工形成于透明石英衬底上的如铬(Cr)或类似物的光屏蔽物质而形成。换句话说，由铬或类似物组成的光屏蔽膜以所期望形状形成于石英衬底上，以这种方式形成了光掩膜。例如，以下列方式进行光屏蔽物质的加工：在电子束敏感的阻挡物施加于光屏蔽膜上后，通过电子束光刻系统，一期望图形被写于电子束敏感的阻挡物上。接着，在所期望形状的阻挡物图形被通过显影形成后，通过把所获得的阻挡物图形用作掩膜，光屏蔽膜被干法刻蚀或湿法刻蚀处理，其后，阻挡物被除去，清除或执行类似操作，然后，所期望形状的光屏蔽图形被形成于透明石英衬底上。
另外，最近多种掩膜结构已被提出用于增强光刻分辨率。例如，日本专利公开No.136854/1992中，公布了一种掩膜结构形成方法，其中，作为增强单一透明图样的分辨率的方法，单一透明图形周边的部分做成半透明，换句话说，光掩膜的光屏蔽部分做成半透明；然后，透过这一半透明部分的少量光线的相位与透过透明图形的光线相位相互相反。换句话说，让比用于转移图形的光阻挡物的敏感度低的光线透过半透明膜，这一光线的相位和通过透明图形的光线相位相互相反。相对于通过为主要图形的透明图形的光线来说，透过半透明膜的光线的相位是反向的，因此，图形边界部分的光线相位是反向的，从而边界部分的光线强度接近于0。结果，通过透明图形光线的强度和图形边界部分的光线强度间的比率变大；从而得到比未使用半透明膜技术的情形中对比度更高的光线强度分布。这叫间色型相移掩膜。在间色型相移掩膜的制备工艺中，上述普通的光掩膜的光屏蔽膜被变为间色相移掩膜，以便以与上述普通光掩膜制备工艺近似相同的工艺制备间色型相移掩膜。
另外，例如在日本专利公开No.289307/1993中，公布了一种使用阻挡物来简化光掩膜制备工艺并提高精度的光屏蔽膜形成方法。这种方法利用了一种普通电子束敏感或一种普通光阻挡物屏蔽波长约200nm以下真空紫外线的性质。根据这种方法，不使用光屏蔽膜刻蚀步骤和阻挡物去除步骤；从而能减少了光掩膜成本，提高其尺寸精度，并减少其缺陷。
另外，在日本专利公开No.181257/1993中，例如，公布一种所谓的间色掩膜形成方法，其中，在对暴光光线透明的衬底上，含吸收暴光光线的半透明物质的相移膜被提供。在日本专利公开No.181257/1993公布的技术中，掩膜的真空吸附表面是掩膜衬底表面，以便掩膜表面直接面对暴光光源进行暴光。在这种情况，含半透明物质的相移膜甚至在掩膜周边的机械强度很高，掩膜吸收及类似情况没有问题。另外，对于掩膜对准，掩膜具有光屏蔽性质，从而也没有问题。
另外日本专利公开No.15830/1997中，例如，根据其公布的技术，在掩膜衬底上形成光阻挡图形后，相移膜被形成的膜厚比相应于目标相差的膜厚还大，并且，提供相差的所期望部分被刻蚀掉相应于目标相差的量。
但是，在上述技术中，根据光掩膜上的光阻挡图形由阻挡膜形成，未揭示光掩膜实际用于制备半导体集成电路器件的工艺时所遇到的问题点，实际光掩膜制备中所遇到的问题点，以及克服这些问题点的方法；本发明者发现上述技术有下列问题。
更具体地说，很难检测例如对准标记的预定图形，测量标记的图形或光掩膜上的用于检测各种信息的产品决定标记。例如，在光掩膜缺陷检测系统情形下，对准机和类似物目前被使用，卤灯或类似物主要用于光掩膜的对准。因此，在光掩膜被安装于缺陷检测系统或对准机上时，如果光检测膜上检测标记由阻挡膜图形形成，然后由于阻挡物掩膜的光透率高，所以不能获得高对比度。由此，很难使光掩膜与缺陷检测系统或对准机对准，从而，导致检测或暴光不良产生的问题。
另外，当光掩膜被安装于缺陷检测系统或对准机上时产生外来物质。在上述技术中，当光掩膜被安装于缺陷检测系统或对准机上时，光掩膜的阻挡物直接与缺陷检测系统或对准机的光掩膜固定体(例如真空固定体)接触，以致在阻挡膜的破裂或剥落处产生外来物质。这些外来物质附着于如检测系统或对准机上的透镜表面上，污染室内壁或附着于半导体晶片的表面上，导致检测精度或图样转移精度的恶化，以及导致如图形的短路或开路缺陷等缺陷；从而半导体集成电路器件的可靠性和产量下降，这是另一问题。
发明内容
因此，本发明的一个目的是提供一种半导体集成电路器件的制备方法，其中把阻挡物膜用作光屏蔽膜而形成的光掩膜被使用，上述光掩膜的信息检测能力能被提高。
另外，本发明的另一目的是提供一种半导体集成电路器件的制备方法，其中，把阻挡膜用作光屏蔽膜而形成的光掩膜被使用，光掩膜与检测设备或暴光设备的对准精度能被提高。
还有，本发明的另一目的是提供一种半导体集成电路器件的制备方法，其中，把阻挡膜用作光屏蔽膜而形成的光掩膜被使用，光掩膜检测设备的检测精度被提高。
还有，本发明的另一目的是提供一种半导体集成电路器件的制备方法，其中，把阻挡膜用作光屏蔽膜而形成的光掩膜被使用，对准机的图形转移精度能被提高。
还有，本发明的另一目的是提供一种半导体集成电路器件的制备方法，其中，把阻挡膜用作光屏蔽膜而形成的光掩膜被使用，外来物质的出现能被抑制或防止。
还有，本发明的另一目的是提供一种半导体集成电路器件的制备方法，其中，把阻挡膜用作光屏蔽膜而形成的光掩膜被使用，半导体集成电路器件的可靠性和产量能被提高。
详细描述和附图将使上述和其他目的及本发明的新特点得以明了。
下面将简述目前申请中揭示的本发明的代表性发明的梗概。
(1)本发明的制备半导体集成电路器件的方法，包括步骤：
(a)从掩膜衬底的第二主表面侧照射紫外暴光光线，掩膜衬底具有光屏蔽图形，该光屏蔽图形是被提供于掩膜衬底的第一主表面上的集成电路图形区中的集成电路图形，并且由一种阻挡图形制成，该阻挡图形应用于半导体集成电路晶片的暴光时，紫外暴光光线的透射率为0，并且其中，一薄膜通过接触上述集成电路图形区的周边部分而被固定，以便覆盖上述掩膜衬底的第一主表面上的上述半导体集成电路图形区；以及
(b)通过投影光学系统，将透过上述掩膜衬底的上述暴光光线缩小投影，以便上述集成电路图形被映象于形成于上述半导体集成电路晶片的第一主表面的光阻挡膜上，并实现转移。
(2)根据(1)的半导体集成电路器件的制备方法，其中上述暴光光线的波长至少为100nm但小于250nm。
(3)根据(2)的半导体集成电路器件的制备方法，其中上述暴光光线的波长至少为100nm但小于200nm。
(4)根据(3)的半导体集成电路器件的制备方法，其中在上述掩膜衬底的第一主表面的外围部分，提供光屏蔽金属区。
(5)根据(4)的半导体集成电路器件的制备方法，上述薄膜通过接触上述光屏蔽金属区上而被固定。
(6)根据(1)的半导体集成电路器件的制备方法，其中上述薄膜为无机保护膜，上述紫外暴光光线为远紫外或真空紫外暴光光线。
(7)根据(6)的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于250nm。
(8)根据(7)的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于200nm。
(9)本发明的制备半导体集成电路器件的方法，包括步骤：
(a)从掩膜衬底的第一主表面或第二主表面侧照射紫外暴光光线，掩膜衬底具有光屏蔽图形，该光屏蔽图形为掩膜上的集成电路图形，并由一种阻挡图形制成，该阻挡图形应用于半导体集成电路晶片的暴光时，紫外暴光光线的透射率为0，其状态为，上述掩膜衬底的无阻挡图形的周边区域与掩膜固定机构接触而固定；以及
(b)通过投影光学系统，将透过上述掩膜衬底的上述暴光光线缩小投影，以便使上述集成电路图形映象在形成于上述半导体集成电路晶片的第一主表面上的光阻挡膜上，并实现转移。
(10)根据(9)的半导体集成电路的制备方法，其中，上述暴光光线的波长至少为100nm但小于250nm。
(11)根据(10)的半导体集成电路的制备方法，其中，上述暴光光线的波长至少为100nm但小于200nm。
(12)根据(11)的半导体集成电路的制备方法，其中，在上述薄膜衬底的第一主表面的周边区域，提供一光屏蔽金属区域。
(13)根据(12)的半导体集成电路的制备方法，其中，在上述薄膜衬底的第一主表面上提供一薄膜来覆盖上述集成电路图形，上述薄膜被接触固定在上述光屏蔽金属区域。
(14)本发明的制备半导体集成电路器件的方法，包括步骤：
(a)从掩膜衬底的第一主表面或第二主表面侧照射远紫外或真空紫外暴光光线，该掩膜衬底在掩膜衬底的第一主表面的集成电路图形区具有光屏蔽图形，且在其第一主表面的周边区域具有一光屏蔽金属区域，该光屏蔽图形为掩膜上的集成电路图形并由阻挡图形制成；以及
(b)通过投影光学系统，将穿过掩膜衬底的上述暴光光线缩小投影，以便使上述集成电路图形映象在形成于上述半导体集成电路晶片的第一主表面上的光阻挡膜上，并实现转移。
(15)根据(14)的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于250nm。
(16)根据(15)的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于200nm。
(17)根据(16)的半导体集成电路的制备方法，其中，在上述掩膜衬底的第一主表面上，提供一薄膜来覆盖上述集成电路图形，上述薄膜被接触固定在上述光屏蔽金属区域。
(18)本发明的制备半导体集成电路器件的方法，包括步骤：
(a)从掩膜衬底的第一主表面或第二主表面侧照射远紫外或真空紫外暴光光线，掩膜衬底在其第一主表面上具有光屏蔽图形，该光屏蔽图形在尼伯森型相移掩膜上构成集成电路图形，且由阻挡图形制成，该阻挡图形应用于半导体集成电路晶片的暴光时，紫外暴光光线的透射率为0；以及
(b)通过投影光学系统，将穿过上述掩膜衬底的暴光光线缩小投影，以便使上述集成电路图形映象在形成于上述半导体集成电路晶片的第一主表面上的、由光敏性有机膜形成的光阻挡膜上，并实现转移。
(19)根据(18)的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于250nm。
(20)根据(19)的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于200nm。
(21)根据(20)的半导体集成电路的制备方法，其中，在上述第一主表面的周边部分，提供一光屏蔽金属区域。
(22)根据(21)的半导体集成电路的制备方法，其中，在上述掩膜衬底的第一主表面上，提供一薄膜来覆盖上述集成电路图形，上述薄膜被接触固定在上述光屏蔽金属区域。
(23)本发明的光掩膜，其特征在于包括下述配置：
(a)具有第一和第二主表面的掩膜衬底，相对于远紫外或真空紫外光线是透明的；
(b)上述掩膜衬底的第一主表面的集成电路图形区；
(c)上述掩膜衬底上的集成电路图形，它由光屏蔽图形形成，该光屏蔽图形由上述掩膜衬底的上述集成电路图形区上的阻挡图形构成，并且该集成电路图形通过利用投影光学系统将透过上述掩膜衬底的暴光光线缩小投影，而被映象到形成于半导体集成电路晶片的第一主表面上的光阻挡膜上，由此而实现转移；以及
(d)在上述掩膜衬底的第一主表面的周边区域提供的光屏蔽金属区。
(24)本发明的用于缩小投影暴光的光掩膜，包括：
(a)具有第一和第二主表面的掩膜衬底。
(b提供于上述掩膜衬底的第一主表面的集成电路图形区；
(c)集成电路图形包括光屏蔽图形，通过刻写阻挡膜而形成，该阻挡膜当其应用时，其对用于半导体集成电路晶片暴光的暴光光线的透射率为0，通过利用投影光学系统将透过上述掩膜衬底的暴光光线缩小投影，用于映象到形成在上述半导体集成电路晶片的第一主表面上的光阻挡膜上，上述集成电路图形被转移到上述掩膜衬底的集成电路图形区；
以及
(d)周边外部区域，被提供于上述掩膜衬底的第一主表面上的周边区域且无阻挡膜。
另外，目前申请中公布的其它发明的梗概还将在下面作简述。
本发明包括：
(a)掩膜衬底的第一主表面上淀积透明导电膜的步骤；
(b)在透明导电膜上淀积阻挡膜的步骤；
(c)在阻挡膜上刻写预定集成电路图形的步骤，其时，透明导电膜被碾平；
(d)在步骤(c)后执行冲洗处理的步骤，从而由透明导电膜和阻挡膜组成的光屏蔽图形被形成于掩膜衬底的第一主表面上；
(e)固定光掩膜的步骤，它由前面的步骤(a)至(d)制备出，其时，由导电膜和阻挡膜组成的光阻挡图形没有与对准机的安装部分接触，从而，远紫外线或真空紫外线从光掩膜的第二主表面侧发射出；
(f)利用投影光线系统缩小投影透过掩膜衬底的暴光光线的步骤，从而，集成电路图形被转移到形成于半导体集成电路晶片的第一主表面上的光阻挡膜上。
本发明包括：
(a)在掩膜衬底的第一主表面上淀积阻挡膜的步骤；
(b)在阻挡膜上淀积水溶导电膜的步骤；
(c)在阻挡膜上刻写预定集成电路图形的步骤，其时，水溶导电膜被碾平；
(d)步骤(c)后通过执行冲洗处理去除水溶导电膜，以及在掩膜衬底的第一主表面上形成组成阻挡膜的光屏蔽图形；
(e)固定光掩膜的步骤，它是前面的步骤(a)至(d)制备的，其时，由导电膜和阻挡膜组成的光阻挡图形没有与对准机的安装部分接触，从而，远紫外线或真空紫外线从光掩膜的第二主表面侧发射出；
(f)利用投影光线系统缩小投影透过掩膜衬底的暴光光线的步骤，从而，集成电路图形被转移到形成于半导体集成电路晶片的第一主表面上的光阻挡膜上。
本发明包括：
(a)在掩膜衬底的整个第一主表面上淀积金属组成的光屏蔽膜；
(b)定制光屏蔽膜在掩膜衬底的第一主表面上形成普通光阻挡图形的步骤；
(c)在前面的步骤(b)后，在掩膜衬底的整个第一主表面上淀积阻挡膜的步骤；
(d)定制阻挡膜的步骤，从而用于将集成电路图形转移到集成电路图形区的光屏蔽图形被形成于掩膜衬底的第一主表面上。
本发明包括：
(a)在掩膜衬底的第一主表面上淀积阻挡膜的步骤，其后，定制阻挡膜，从而用于形成集成电路图形的光阻挡图形被形成。
(b)在前面的步骤(a)后，在掩膜衬底的第一主表面上淀积相移膜的步骤；
(c)在相移膜上挖槽的步骤，用于在透过掩膜衬底的光线间产生相差；
(d)在对准机的安装部分安装由前面的步骤(a)至(c)制备的光掩膜的步骤，从而，远紫外线或真空紫外线从光掩膜的第二主表面侧射出；以及
(e)通过投影光学系统，缩小投影透过掩膜衬底的暴光光线至形成于半导体集成电路晶片的第一主表面上的光阻挡膜上的步骤，从而，集成电路图形被转移。
本发明包括：
(a)在掩膜衬底的第一主表面上淀积阻挡膜，然后，定制这一阻挡膜来形成间色图形，它被用于形成集成电路图形，且具有在透过的光线间形成相差的功能，并使透射光线的强度比透过掩膜衬底的光线强度低；
(b)在对准机的安装部分安装通过前面的步骤(a)制备的光掩膜，从而远紫外线或真空紫外线从光掩膜的第二主表面侧射出；以及
(c)通过投影光学系统，缩小投影透过掩膜衬底的暴光光线至形成于半导体集成电路晶片的第一主表面上的光阻挡膜上的步骤。
本发明包括：
(a)在掩膜衬底的第一主表面上淀积阻挡膜，然后，定制这一阻挡膜来形成间色图形，它被用于形成集成电路图形，且具有在透过的光线间形成相差的功能，并使透射光线的强度比透过掩膜衬底的光线强度低；
(b)把间色图形用作刻蚀掩膜，并在由此暴露出的掩膜衬底上挖槽，从而调整透过的光线的相差。
(c)在对准机的安装部分安装通过前面的步骤(a)和(b)制备的光掩膜，从而远紫外线或真空紫外线从光掩膜的第二主表面侧射出；
以及
(d)通过投影光学系统，缩小投影透过掩膜衬底的暴光光线至形成于半导体集成电路晶片的第一主表面上的光阻挡膜上的步骤，从而，集成电路图形被转移。
本发明包括：
(a)在掩膜衬底的第一主表面上淀积用于调整透过的光线相位的相位调整膜；
(b)在相位调整膜上淀积阻挡膜的步骤，然后，定制这一阻挡膜来形成间色图形，它被用于形成集成电路图形，且具有在透过的光线间形成相差的功能，并使透射光线的强度比透过掩膜衬底的光线强度低；
(c)把间色图形1用作刻蚀掩膜，削去从间色图形暴露出的整个或相应于预定厚度的相移膜，从而调整透过的光线的相差；
(d)在对准机的安装部分安装通过前面的步骤(a)至(c)制备的光掩膜，从而远紫外线或真空紫外线从光掩膜的第二主表面侧射出；以及
(e)通过投影光学系统，缩小投影透过掩膜衬底的暴光光线至形成于半导体集成电路晶片的第一主表面上的光阻挡膜上的步骤，从而，集成电路图形被转移。
以这种方法构成发明，其中，在前面条款54，55，或56中，在掩膜衬底的第一主表面的周边部分提供光屏蔽金属区。
以这种方式构成发明，其中，在前面条款50，51，53至57中任何之一中，暴光光线的波长至可为100nm但小于250nm。
以这种方式构成发明，其中，在前面条款50，51，53至57中任何之一中，暴光光线的波长至可为100nm但小于200nm。
附图说明
图.1A是根据本发明的实施方案中的半导体集成电路器件制备方法中使用的光掩膜的平面图，图.1B是沿图.1A中线A-A的截面图，图.1C是光掩膜的基本部分的截面图，描述了图.1A和1B中所示光掩膜被安装于预定装置上的状态。
图.2A至图.2C是图.1中所示的光掩膜制备步骤中基本部分的截面图。
图.3是典型的电子束阻挡膜的频谱透射率的图示。
图.4是半导体晶片基本部分的截面图，其中，象征性描述了通过使用图.1中所示的光掩膜转移至半导体晶片上的光阻挡图形。
图.5是缩小投影暴光系统的解释图表。
图.6是制备半导体集成电路器件的制备步骤中，半导体晶片基本部分的截面图。
图.7是制备半导体集成电路器件时跟随图.6所示的步骤中，半导体晶片基本部分的截面图。
图.8是制备半导体集成电路器件时跟随图.7所示的步骤中，半导体晶片基本部分的截面图。
图.9是制备半导体集成电路器件时跟随图.8所示的步骤中，半导体晶片基本部分的截面图。
图.10A至图10C是根据本发明的另一实施方案的制备光掩膜的制备步骤中，基本部分的截面图。
图.11A至图11C是根据本发明的再一实施方案的制备光掩膜的制备步骤中，基本部分的截面图。
图.12A是根据本发明再一实施方案的光掩膜的平面图，图.12B是沿图.12A中线A-A的截面图，图.12C是图.12A和图.12B中所示的光掩膜基本部分的截面图，描述了光掩膜被安装于预定装置的状态。
图.13A和图.13B是描述图.12中所示光掩膜制备步骤的流程图。
图.14A和图.14B是制备图.12中所示光掩膜制备步骤中基本部分的截面图。
图.15A是根据本发明再一实施方案的光掩膜的平面图，图.15B是图.15A中所示光掩膜的基本部分的截面图，描述了光掩膜被安装于预定装置上的状态。
图.16是描述在光掩膜上刻写预定图形时光掩膜的固定方法的解释图表。
图.17A是根据本发明再一实施方案的光掩膜的平面图，图.17B是光掩膜的基本部分的截面图，描述了执行暴光处理时已透过图.17A所示的光掩膜的各部分的暴光光线呈反相的状态。
图.18A至图.18C是制备图.17中所示制备光掩膜的制备步骤的基本部分的截面图。
图.19A是据本发明再一实施方案的光掩膜的平面图，图.19B是图.19A中所示光掩膜的基本部分的截面图，描述了已透过光掩膜的各部分的暴光光线呈反相的状态。
图.20A是据本发明再一实施方案的光掩膜的平面图，图.20B是图.20A中所示光掩膜的基本部分的截面图，描述了已透过光掩膜的各部分的暴光光线呈反相的状态。
图.21A是据本发明再一实施方案的光掩膜的平面图，图.21B是制备图.21A中所示光掩膜的制备步骤中基本部分的截面图。
图.22A是据本发明再一实施方案的光掩膜的平面图，图.22B是制备图.22A中所示光掩膜的制备步骤中基本部分的截面图。
图.23A至图.23D是根据本发明的再一实施方案的制备光掩膜的制备步骤中基本部分的截面图。
图.24A是根据本发明的再一实施方案的光掩膜的基本部分的截面图，图.24B是图.24A中所示光掩膜的基本部分的截面图，描述了光掩膜被安装于预定装置上的状态。
具体实施方式
在详细描述本发明之前，先解释目前申请中的一些术语的含义。
1.器件表面是指半导体晶片的主表面，其上通过光刻形成了相应于多个芯片的器件图形。
2.半导体集成电路晶片(半导体集成电路衬底)或半导体晶片(半导体衬底)是指单晶硅衬底(通常近似为平面圆形)，蓝宝石衬底，玻璃衬底或另一绝缘，半绝缘或半导体衬底或包含它们的复合衬底，被用于制备半导体集成电路。
3.有机SOG(玻璃上旋转涂层)通常为层间介质膜物质，其形成方式为，高分子树脂被溶解于溶液里，并被旋转涂覆于半导体晶片上，其中，各种有机功能基团被键合至硅氧烷聚合物或由硅氧烷聚合物和另一单体制成的异量分子聚合物，通常，不像无机SOG，有机SOG具有在它变干后，其内很难产生裂痕的特点。在有机硅氧烷系列层间膜物质中，有些采用CVD(化学气象淀积)来形成膜。
4.当提及刻蚀阻挡剂时，相对于涉及的刻蚀阻挡剂膜的刻蚀选择率为4或更高，这种刻蚀阻挡剂被选用(在提及A对B刻蚀选择率是X时，是指A的刻蚀速率是X，B的刻蚀速率为1)。作为刻蚀阻挡剂膜，也包括覆盖阻挡剂膜及类似物。
5.掩膜层通常是指阻挡膜，但是这里也包括无机掩膜，非光敏有机掩膜及类似物。
6.当提及“光屏蔽区”，“光屏蔽膜”或“光屏蔽图形”时，是指暴光光线射到此区域时，允许不到40％的穿透此区域的光学特征的上述区域，通常使用中，允许30％或更少的暴光光线穿透此区域。另一方面，当提及“透明”和“透明膜”时，表明此膜的光学性质为，暴光光线射到相关区时，60％或更多的被允许穿透它。通常，使用中，允许90％或更多的这种照射的暴光光线穿透它。
7.“阻挡图形”是指通过刻蚀技术定制光敏有机膜而获得的膜图形。另外，作为这种阻挡图形，也包括在有关部分无开孔的纯粹的阻挡膜。
8.掩膜图形表面被分为下列区域：放置被转移的集成电路图形的区域“集成电路图形区”，覆盖薄膜的区域“薄膜覆盖区”，集成电路图形外的薄膜覆盖区“电路图形周边区”，无薄膜覆盖的外部区域“周边区”，其上形成了光学图形的周边区的内部区域“内部周边区”，及用于真空吸附或类似情形的周边区域的其它部分“外部周边区”。
9.在半导体领域，紫外线作如下划分：波长小于400nm但大于50nm的紫外线叫紫外线，波长为300nm或更大的射线叫近紫外线，波长小于300nm但大于200nm的射线叫远紫外线，波长为200nm或更小的射线叫真空紫外线，本发明的主体主要是关于波长为200nm或更小的真空紫外范围，但如果参考下面的实施方案所述修改，本发明当然也适用于基于KrF受激激光，波长小于250nm但大于200nm的远紫外范围情形。另外，甚至也能应用本发明的原理于紫外线最短的波长尾范围，波长小于100nm，但大于50nm。
10.当考虑掩膜光屏蔽物质提到“金属”时，是指铬，氧化铬及其它相似化合物；但从更宽的角度来说，也包括单质，化合物，以及各含金属元素并具有光屏蔽作用的复合物。
11.“间色掩膜(Halftone mask)”是一种相移掩膜，有间色移相器，其中用作移相器，也用作光屏蔽膜的间色膜的透射率可为1％，但小于40％，与无间色移相器的部分相比，其相移量为光线反相。
12.“尼文森型相移掩膜”是一种相移膜，其构成方式为，彼此相邻但彼此由一光屏蔽区隔开的开孔的相位相互相反，结果，通过相干作用，能得到一清晰图象。
在下面实施方案中，如果需要，为方便起见，把每一实施方案分为多个部分来描述，除特别指明，它们每一个并非毫无关系，但每个存在为另一个的整体或部分被修改的关系或是另一个的补充解释。
另外，在下面的实施方案中，在提到数字或类似物(包括各要素的数目，数值，数量，范围等)时，本发明不限于此特定值，而能大于或小于此特定值，除非特别说明和除了考虑到限制原理很明确的情形时，而被设为特定值。
另外，在下面实施方案中，当然实施方案的结构单元(包括单元步骤等)不总是必需的，除非特别指明及除了原理上被认为那样，结构单元是明显必需的情形。
相似地，在下面实施方案中，当涉及结构单元的形状，位置关系等时，它们基本上是近似的或相似于特别的形状或类似情形也被包括，除非特别指明及除了如原理上是明显不是如此的情形。上述数值和范围也是雷同的。
另外，当半导体集成电路器件涉及本特定说明时，不仅包括在如硅晶片的半导体或绝缘体，蓝宝石或类似物上制成的器件，而且包括在另一由如STN(超扭曲向列)液晶或类似物的玻璃制成的绝缘衬底上制成的器件。
基于附图，现在将详细描述本发明的实施方案。在解释实施方案的所有附图中，具有相同功能的单元用相同标注号和符合标注，从而忽略其重复描述。另外，在本发明实施方案中，p沟型MISFET(金属绝缘半导体场效应晶体管)将被缩写为pMIS，而n沟型MISFET将被缩写为nMIS。
实施方案1：
图.1A是根据本发明实施方案的半导体集成电路制备方法中使用的光掩膜的平面图，图.1B是沿图.1A中线A-A的截面图，图.1C是图.1A和图.1B所示光掩膜的截面图，描述了把光掩膜安装于预定装置上的状态。图.1A中的破折线用于更易理解描述，没有形成于实际的产品中。
根据实施方案1，光掩膜1PA1是用于通过缩小投影光学系统或类似物把半导体集成电路图形的原图映象和转移至半导体晶片上的标线片，例如它是实际大小的五倍，在投影对准机中，在投影对准机中这个标线片被用作光源，例如氟化氩(ArF)受激激光束(波长为193nm)或氟气(F2)激光束(波长为157nm)的真空紫外线。
构成这一光掩膜1PA1的掩膜衬底1a包括，例如，形成为方形的透明人造石英玻璃或类似物。图.1A中由最内部的破折线围成的区域描述了上述集成电路图形区。在这个集成电路图形区，光阻挡图形1b用于把集成电路图形转移至半导体晶片上。在此实施方案中，光阻挡图形1b由阻挡膜形成。如这一阻挡膜的材料和厚度的结构细节将在后面描述。
这一集成电路图形以外区域是上述集成电路图形的周边区域。这一周边区域中，集成电路图形外由破折线包围的区域是相应于上述内部周边区的区域，其中，用于检测光掩膜1PA1信息的标记图形1mr被形成。在此实施方案1中，此标记图形1mr也由上述阻挡膜形成。作为此标记图形1mr，例如，对准标记和校准标记被用于光掩膜制备中。对准标记是用于使光掩膜1PA1和检测设备或对准机之间对准的标记，以便在安装光掩膜IPAI至检测设备或对准机的预定装置上时对准的掩膜检测光掩膜IPAI的位置。
另外，校准标记是用于测量失对准，图形的形状状态或图形转移精度的标记。掩膜图形1mr是未转移至半导体晶片上的图形。
另外，此内部周边区外的区域是上述外部周边区，在安装光掩膜1PA1至检测设备或对准机的安装部分2时，通过它，光掩膜1PA1与安装部分2直接接触。在此实施方案1中，形成阻挡膜的图形没有形成于外部周边区域。如果阻挡膜被形成于此外部周边区，然后，当光掩膜1PA1被安装于检测装置或对准机上时，上述阻挡膜被剥离或削去，结果产生了外来物质；但在此实施方案1中，没有阻挡膜被形成于外部周边区，结果由于机械振动产生的如阻挡膜的剥离的不便和外来物质的产生能被防止。作为安装部分2，真空固定机制的安装部分作为例子被示出。
接着，图1中所示的光掩膜1PA1的制备方法的例子将被描述。
首先，如图2A所示，制备由例如其厚度为6mm的透明人造石英衬底组成掩膜衬底1a，然后，如图.2B所示，具有吸收如ArF受激激光束或F2激光束的真空紫外线特性的阻挡膜1R通过旋转覆盖方法或类似方法被施加于掩膜衬底1a的整个主表面上.这种阻挡膜1R是对电子束敏感的阻挡膜。这里，例如厚度为150nm酚醛系列的阻挡膜被形成。
接着，如图2C所示，光阻挡图形1b和标记图形1mr都由阻挡膜组成，以与普通光掩膜制备工艺中形成理想图形相同的方法形成。这里，采用了防止电子束带电的措施，以后将作描述。另外，光掩膜1PA1的周边部分将用作与投影对准机接触的部分，因此阻挡膜被除去，然后，由于剥离或消切产生的外来物质被防止。
例如，对于这种阻挡膜1R，主要由α-甲基苯乙烯和α-氯丙烯酸，酚醛树脂和磺胺奎宁，酚醛树脂和聚甲基戊烯-1-砜或氯甲基聚苯乙烯的异量分子聚合物组成的材料被使用。通过把抑制剂和酸产生剂加入石碳酸树脂或酚醛树脂而形成的所谓的化学加强阻挡剂能被使用。作为这里使用的阻挡膜IR的材料，必须对投影对准机的光源有光屏蔽的特性，也要有对图形光刻系统光源敏感的特性，例如，在光掩膜制备工艺中，电子束或光线的波长为230nm或更大；阻挡膜IR的材料不限于上述材料，而能作各种修改。另外，厚度不限于150nm，或者，能为满足上述条件的值。
图.3描述了典型电子束阻挡膜的频谱透射率。在多酚系列树脂或酚醛系列树脂被形成为厚约100nm的薄膜的情形下，对如波长为150nm至230nm的透射率近似为0；电子束阻挡膜展示了对于波长为193nm的ArF受激激光束，波长为157nm的F2激光束或类似光束有足够的掩膜效应。这里，波长为200nm或更小的真空紫外线被采用，但本发明不限于此。
作为KrF受激激光束或波长为248nm的类似光束的掩膜材料，必须使用其它材料或在阻挡膜中加吸收剂。另外，在由阻挡膜组成的光阻挡图形1b和标记图形1mr被形成后，它有效地使阻挡膜通过增加热处理步骤或先作强紫外线照射来进行所谓的硬化处理，用于增强对暴光光线照射的阻挡性。另外，对于防止阻挡膜氧化，让图形表面处于如氮气(N2)的惰性气体气氛中，也是有效的。另外，作为阻挡膜的图形刻写，不仅电子束刻写，而且，通过波长如230nm或更大的紫外线的图形刻写也能被采用。本发明的精髓在于把阻挡膜直接用作掩膜，并提供有效的可用性掩膜结构。因此，对于被屏蔽的波长，阻挡材料和掩膜衬底材料，其它波长和材料也能被使用。
通过使用这种光掩膜1PA1，图形由缩小投影暴光系统转移。作为缩小投影暴光系统的投影光线，波长为如约193nm的ArF受激激光光束被使用；例如，投影透镜的数值孔径NA为0.68；光源相干性σ为0.7。在用作投影衬底的半导体晶片上，例如，厚度如300nm左右，对ArF敏感的普通阻挡膜被形成。通过检测形成于光掩膜1PA1的掩膜图形1mr使缩小投影暴光系统与光掩膜1PA1之间对准。对于这种对准，例如，波长为633nm的氦-氖(He-Ne)激光光束被使用。由此，由阻挡膜组成的掩膜图形1mr没有光屏蔽效应，然而，穿过标记图形1mr的光线与穿过光透部分的光线间的对比度不能被获得。而掩膜图形1mr边缘的散射光线被检测。因此，如图4所示，光掩膜1PA1上的半导体集成电路图形被投影至半导体晶片3的主表面(第一主表面)，执行普通热处理和冲洗步骤而形成阻挡图形4。所以，在使用形成于使用作为光阻挡图形，如铬(Cr)的金属膜的掩膜衬底上的光掩膜情形中，近似相同的图形转移特性被获得。景深如0.19μm的阻挡图形4能被形成，使用焦深0.4μm能形成0.19μm的线间距。
图.5描述了用于这种暴光处理的缩小投影暴光系统的例子。从缩小投影暴光系统5的光源5a射出的暴光光线通过蝇眼透镜5b，照射形状调节孔5c，聚光透镜5d1，5d2和镜面5e照射在光掩膜1PA1上。放置这一光掩膜1PA1，其状态为，其上形成了光阻挡图形的主表面(第一主表面)朝下(朝半导体晶片3侧)。因此上述暴光光线从光掩膜1PA1的背面第二主表面侧射出。通过这样，被写于光掩膜1PA1上的掩膜图形通过投影透镜5f被投影到作为样品衬底的半导体晶片3上。在光掩膜1PA1的第一主表面上，用于防止由外来物质的附着导致的图形缺陷转移的薄膜1P被提供于某些情形中。光掩膜1PA1被真空吸附至由掩膜位置控制装置5g所控制的掩膜台5h上，并通过位置检测装置5i对准，从而光掩膜1PA1的中心和投影透镜5f的光学轴精确对准。半导体晶片3被真空吸附至采样架5j上。采样架5j被放于Z5k层上，它在投影透镜5f的光学轴的方向上是活动的，且Z层5k被放于XY层5m上。Z层5k和XY层5m被各驱动装置5p1，5p2所驱动来响应主控制系统5n的控制命令，从而能被转移到所需的暴光位置上。通过激光精确距离测量仪5r精确监测位置，而镜面5q的位置被固定于Z层5k上。另外，作为位置检测装置5i，例如普通卤灯被使用。换句话说，不需要为位置检测装置5i使用任何特别光源(不需要引入任何新技术或困难技术更新)，而已知的缩小投影暴光系统能被使用。因此，使用其上形成了由阻挡膜形成的光阻挡图形的光掩膜1PA1的产品制备的成本不会增加。
接着，利用图.6至9，本发明的技术概念应用于半导体集成电路器件制备工艺的情形将被描述，以双阱型CMIS(互补MIS)电路为例，图.6是其制备步骤中，半导体晶片3的基本部分的截面图。例如，半导体晶片3包括一平面且近似圆形的半导体薄片。例如，构成半导体晶片3的半导体衬底3s包括n-型Si单晶，以及上述半导体晶片3，以形成n-阱6n和p-阱6p为例。例如，在n-阱6n中，n-型杂质磷或As被引入。另外，例如在p-阱6p中，p-型杂质硼被引入。
在这种半导体衬底3s的主表面(第一主表面)上，通过LOCOS(硅的局部氧化)的方法或类似法形成的隔离场氧化膜7。隔离部分可形成槽型。换句话说，通过在半导体衬底3s的厚度方向上掩埋绝缘膜至沟槽中，隔离部分可以被形成。
在由这一场氧化膜7包围的有源区中，nMISQn和pMISQp被形成。例如，nMISQn和pMISQp的栅氧化膜8都包含由热氧化方法或类似法形成的氧化硅膜。另外，nMISQn和pMISQp的栅极9被形成，其形成方式为，例如，通过CVD方法或类似法，包含低阻多晶Si栅形成膜被淀积，然后，通过使用了上述缩小投影暴光系统5和光掩膜1PA1及普通刻蚀技术的光刻技术，淀积膜被形成。虽然未特别作这种限制，但栅长为如0.18μm左右。nMISQn的半导体区10以相对栅极9自对准的方式被形成，通过使用电极9为掩膜以离子注入的方法引入如磷或砷至半导体衬底3S中。另外，pMISQp的半导体区11以相对栅极9自对准的方式被形成，通过使用电极9为掩膜以离子注入的方法引入如硼至半导体衬底3s中。但是栅极9不限于由如低阻多晶硅的单一物质形成，而栅极9的形成可作各种修改；例如，可采用所谓的多硅化(polycide)结构，其获得方法为，如硅化钨或硅化钴的硅化层被提供于低阻多晶硅膜上；或能采用所谓的多金属结构，其获得方法为，如钨的金属膜通过如氮化钛或氮化硅的势垒导电膜被提供于低阻多晶硅膜上。
首先，在这种半导体衬底3s上，通过CVD方法或类似法淀积由如氧化硅膜组成的层间介电膜12，如图.7所示，然后，在层间介电膜12的上表面上，利用CVD方法或类似法淀积多晶硅膜。接着，通过使用上述缩小投影暴光系统5和光掩膜1PA1及普通的刻蚀技术的光刻技术，多晶硅膜被形成图案，其后，引入杂质至形成图案的多晶硅膜的预定区域，从而形成导线13L和电阻13R。其后，如图.8所示，在半导体衬底3s上，通过覆盖(涂覆)方法或类似法淀积包含如氧化硅膜的SOG(玻璃上的旋转涂层)膜14；然后，通过使用了上述缩小投影暴光系统5和光掩膜1PA1的光刻技术在层间介电膜12和SOG膜14上，形成连接孔15来暴露半导体区部分10，11和导线13L。另外，在使用溅射方法淀积含如铝(Al)或Al合金的金属膜后，通过使用了上述缩小投影暴光系统5和光掩膜1PA1的光刻技术，这一金属膜被形成图案，从而第一层导线16L1被形成，如图.9所示。其后，以与形成第一层导线16L1的相同方法形成第二层导线，从而制备出半导体集成电路。
由此，根据此实施方案1，如下效应能被获得：
(1)光掩膜1PA1上的光阻挡图形1b和标记图形1mr由阻挡膜构成，从而用于形成光阻挡图形的金属膜刻蚀步骤和去除用于金属膜刻蚀的刻蚀掩膜的阻挡膜的步骤能被删除。由此，光掩膜1的制备成本能被减少。另外，光掩膜1PA1的图形尺寸精度能被提高，另外，光掩膜1PA1上的缺陷能被减少。
(2)因为各种由阻挡膜组成的图形未被提供于光掩膜1PA1的外围区域，检测装置或对准机的安装部分2与之相接触，这能防止在光掩膜1PA1被安装至对准机的检测装置上时，由于光掩膜上上述阻挡膜的剥离或削去导致的外来物质的产生。
(3)根据前面条款(2)，由于光掩膜1PA1的剥离和切削导致的检测精度恶化和暴光图形的转移精度恶化能被防止。
(4)根据前面条款(2)，能防止由于光掩膜1PA1上阻挡膜的剥离或切削导致的半导体晶片3上图形间的短路和开路缺陷的产生。
(5)根据前面条款(1)至(4)，能增强半导体集成电路器件的可靠性。
(6)根据前面条款(2)至(4)，半导体集成电路器件的制备产量能被提高。
实施方案2：
除了制备光掩膜1PA1的方法不同于实施方案1，此实施方案2与前面实施方案1相同。
在制备上述普通光掩膜情形中，当通过电子束刻写机或类似物形成用作形成光掩膜图形时产生金属膜图形的刻蚀掩膜的阻挡图形时，通过把用于形成光阻挡图形的金属膜电连接到地，能防止在进行电子束刻写时产生的静电。因此，不需要作防静电处理。
但是，根据本发明制备上述光掩膜1PA1的情形中，当使用用于形成光阻挡图形的电子束刻写机在阻挡膜IR上形成图形时，辐射的电子能被防止逃离，因为掩膜衬底1a和阻挡膜1R是类似绝缘体的；由此，它们被充电是不利于阻挡图形(即，光阻挡图形)的形成的。
由此，根据此实施方案2，光掩膜以下面的方式制备：
首先，如图.10A所示，透明导电膜17被淀积在掩膜衬底1a上。作为透明导电膜17，例如，ITO(氧化铟锡)膜能被使用。这一透明导电膜17不需要被加工。标注号18表示地。接着，如图.10B所示，在这一透明导电膜17上，通过如前面实施方案1的覆盖(涂覆)来提供上述阻挡膜1R。透明导电膜17被电连接至地18。其后，如图.10C所示，预定图形(光阻挡图形1b和掩膜图形1mr)通过使用电子束刻写机被刻写于阻挡膜1R上。这种情况中，根据此实施方案2，辐射至掩膜衬底1a的电子被允许通过透明导电膜17逃离到地18。因此能抑制如阻挡图形形状的恶化和由于电子静电导致的位置偏移的不良情况。以这种方法制备光掩膜1PA2。
另外，下面的方法可选用。首先，在如图.11A所示制备掩膜衬底1a后，如图.11B所示，如前面实施方案1中情形，通过覆盖在掩膜衬底的主表面上提供阻挡膜1R。接着，根据此实施方案2，水溶导电有机膜19被覆盖于阻挡膜1R上。作为水溶导电有机膜19，如ESPACER(ShowaDenko K.K制备)，AQUASAVE(Mitsubishi Rayon有限公司制备)或类似物被使用。其后，水溶导电有机膜19被电连接到地18，在此状态下进行上述电子束刻写处理。其后，在显影阻挡膜时，水溶导电有机膜19被去除。通过上述方法，能防止电子束静电，如图形形状异常和图形位置偏移的不良情形能被防止。以这种方式制备光掩膜1PA3。
实施方案3：
在此实施方案3中，由金属膜组成的光屏蔽区被提供于构成光掩膜的掩膜衬底的外围周边附近，在光屏蔽区提供开孔，从而形成如上述对准标记，校准标记等，用于读取光掩膜相关信息的信息检测图形。除了这点，实施方案3与前面的实施方案1，2相同。
图.12描述了根据此实施方案3的光掩膜的具体例子。图.12A是光掩膜的平面图，图.12B是沿线A-A的截面图，图.12C是光掩膜的截面图，描述了图.12A和图.12B所示光掩膜被安装在预定装置上的状态。
在此实施方案3中，光阻挡图形(光屏蔽金属区)1C被形成于构成光掩膜1PA4的掩膜衬底1a的主表面外围周边附近。光阻挡图形1c由如铬(Cr)的金属膜组成，沿掩膜1a的外围周边附近形成为平面宽框形，从而包围上述掩膜衬底1a的集成电路图形区。形成光阻挡图形1C的区域相应于周边区，即，上述光掩膜1PA1的集成电路图形的内周边区和外周边区。
顺便提一下，在此实施方案3中，具有与上述标记图形1mr相同功能的标记图形1ma被形成于一部分此光阻挡图形1C上。这里，但是通过在光穿透区域的光阻挡图形1C部分上钻孔来形成标记图形1ma。更具体地说，标记图形1ma的形成方式为，构成光阻挡图形1C的金属膜部分被去除来暴露下面的透明掩膜衬底1a。因此，在此实施方案3中，在使用与图.5中描述相关的对准机被使用的情形下，换句话说，在这种使用普通卤灯或类似物用于检测光掩膜位置的对准机被使用的情形下，能获得足够的穿过标记图形1ma的光线对比度，以便增强标记图形1ma的识别能力。由此，光掩膜1PA4和对准机间的相对对准能容易进行，而且精度也高。根据本发明所作的验证结果，与上述普通光掩膜对准相同的对准变为可能。
另外，在此实施方案3中，如图.12C所示，检测设备对准机的安装部分2与光阻挡图形1c直接接触。但是，因为阻挡膜未被形成于光阻挡图形1c上，所以即使光掩膜1PA4被安装于检测设备和对准机上，不会出现由于阻挡膜的剥离和切削导致的外来物质的产生。另外，构成光掩膜阻挡图形1c的铬或类似物很硬，因此也不会导致由铬或类似物的剥离和切削产生的外来物质。另外，能获得与前面实施方案1相关效果相同的效果。
在此实施方案3中，与前面实施方案1，2相同，由阻挡膜1R组成的光阻挡图形1a也同样被淀积于掩膜衬底1a中心的集成电路图形区上。
接着，根据此实施方案3用于制备光掩膜的一系列制备步骤的流程例子将被描述。
普通光掩膜制备步骤能被分为，在掩膜衬底整个主表面上形成由铬组成的光屏蔽膜或后述的半透明膜而制备衬底(掩膜胚)的步骤，以及用于在掩膜胚上形成半导体集成电路形成图形的光掩膜制备步骤。某些情形下，衬底和光掩膜在某些情况下不同阶段或地方被加工。
根据此实施方案3的光掩膜制备步骤被分为，掩膜胚制备步骤，用于在掩膜衬底的外围部分形成通常被各种投影对准机使用的图形的普通光阻挡图形形成步骤，以及阻挡图形形成步骤。某些情形下，各步骤在不同工作地点或不同的加工公司进行。
例如，图.13A描述了上述普通光阻挡图形制备步骤。对于普通图形，相应于用于暴光处理的制备的各半导体集成电路或投影对准机的各种普通图形能被制备。首先，在普通光阻挡图形(相应于图.12中所示的光阻挡图形1C)后(步骤100)，存在或不存在缺陷被检测(步骤101)。这里，在未发现缺陷的情形下，普通光阻挡图形被作为完成的光掩膜在普通光阻挡图形形成台上堆放(存放)(步骤102)。另一方面，在存在一些缺陷的情形下，作校正或类似操作(步骤103)，在校正后，普通光阻挡图形被堆放(存放)(步骤102)。
如上所述，在根据此实施方案3的光掩膜制备中，掩膜衬底在光掩膜制备步骤中被存放，结果半导体集成电路器件的制备时间和显影时间能被大大缩短。普通光掩膜情形下，在掩膜衬底制备的中间步骤时，衬底不能被存放，因此从光屏蔽膜淀积(掩膜胚制备步骤)至产生预定图形的整个过程必须连续进行，然而，根据此实施方案3，被加工到普通光阻挡图形制备步骤的光掩膜能被存放。由此，在制备或冲洗半导体集成电路装置的情况下形成半导体集成电路图形的具体掩膜图形时，光掩膜的制备能从光掩膜被存放的阶段开始，因此能缩短光掩膜制备时间。由此，形成半导体集成电路图形的步骤能在更短时间内结束。所以，本发明的技术概念特别适用于制备用于高频率开发产品型的逻辑器件的光掩膜制备。
另外，在图.13A所示的阶段中光掩膜1PA4的情形下，光屏蔽部分主要是掩膜衬底的外围部分，由此，如铬(Cr)膜的金属膜未被提供于衬底(掩膜胚)的中心部分，其中，光屏蔽膜或半透明膜被形成于掩膜衬底的整个主表面或被安排形成单元图形的部分(即，上述集成电路图形区)。或者，即使存在金属膜，如针孔等缺陷也无碍，因此，能降低掩膜胚的质量管理，从而大大提高掩膜胚的产量。
接着，图.13B描述了用于形成阻挡图形的制备步骤。首先，其上形成了普通光阻挡图形的掩膜胚被使用；而且，在集成电路图形区，对阻挡膜暴光，冲洗和硬化处理，从而得到制备器件的阻挡膜。(相应于图.12中所示的光阻挡图形1b)(步骤104)。接着，对掩膜衬底进行如缺陷检测和尺寸检测的检测(步骤105)。被检测的产品通过了这些检测时，接着完成光掩膜(步骤106)。但是，作为这些检测结果，未通过检测及低于标准的阻挡膜被去除(步骤107)，用于重用。如上所述，在此实施方案3，普通光阻挡图形的掩膜胚能被重用。换句话说，考虑到确保光掩膜质量，用于制备器件的光阻挡图形由金属膜形成时，很难去除它用于重用。但是，根据本实施方案3，去除重用阻挡膜不花太多时间，另外，不会降低光掩膜质量，易于操作。从而，能有效利用资源。
接着，考虑到上述光掩膜制备步骤的每一步骤，具体制备方法的例子将被描述。
首先，如图.14A所示，具有高光屏蔽特性的金属膜，例如铬膜，被淀积于掩膜衬底1a的主表面上，其后，用光刻技术和刻蚀技术形成图形，从而在掩膜衬底1a的主表面上形成上述光阻挡图形1c和标记图形1ma。在掩膜衬底1a中心部分的集成电路图形区内，未形成光阻挡图形1c，开孔被钻出，从而暴露出透明掩膜衬底1a。到这一步骤为至的步骤对应于图.13A所示的制备步骤。
接着，如图.14B所示，在已经完成形成普通光阻挡图形步骤的掩膜衬底1a的主表面上，涂覆上述阻挡膜1R以覆盖光阻挡图形1C，然后使用上述水溶导电有机膜19。接着，如前面实施方案2中情形，在掩膜衬底1a的集成电路图形区，进行上述电子束刻写处理，来形成用作半导体集成电路图形的光阻挡图形，其时，水溶导电膜19被电连接到地18。其后，对阻挡膜1R进行冲洗(显影)处理，水溶导电有机膜9被除去，从而，如图.12所示，由阻挡膜组成的光屏蔽图形1b被形成于掩膜衬底1a的集成电路图形区。到这一步骤为至的步骤对应于图.13B中所示的制备步骤。
根据此实施方案3，除了上述实施方案1，2所获效果外，下面的效果能被获得：
(1)因为光阻挡图形1c被提供于光掩膜1PA4的掩膜衬底1a的外围，通过去除其部分来形成标记图形1ma，标记图形的检测精度能被提高。因此，能提高检测光掩膜1PA4信息的能力。
(2)根据前面的条款(1)，在检测光掩膜1PA4时，检测光掩膜1PA4的校准标记的精度能被提高，因此，能增强光掩膜1PA4的检测精度。所以，能增强光掩膜1的可靠性。
(3)根据前面的条款(1)，光掩膜1PA4和对准机的对准精度能被提高。因此，图形转移至半导体晶片的精度和对准精度能被提高。
(4)根据前面条款(1)，(2)，(3)，通过使用光掩膜1PA4的制备半导体集成电路器件的可靠性和制备产量能被提高。
(5)带有普通光掩膜图形的掩膜胚能被重用。换句话说，能有效利用资源。
(6)能降低光掩膜制备步骤中掩膜胚的质量管理，从而大大提高掩膜胚的产量。
(7)根据前面条款(5)和(6)，能降低光掩膜1PA4的成本，因此，能降低半导体集成电路器件的成本。
(8)在制备光掩膜1PA4的步骤中，掩膜衬底1a能被存放，因此，能大大缩短制备和冲洗半导体集成电路器件所需时间长度。
实施方案4：
此实施方案涉及用于防止外来物质附着于光掩膜图形形成表面(第一主表面)的透明薄层膜被放于光掩膜主表面上的情形的例子。除了上述要点外，此实施方案4与前面实施方案1至3相同。这里，将描述关于光掩膜的使用，其构成方式为，如已述光掩膜情形，由金属膜组成的光掩膜图形被提供于掩膜衬底的外围周边附近，例如，参考前面实施方案3。
图.15描述了根据此实施方案4的光掩膜的具体例子。这里，图.15A是光掩膜的平面图，图.15B是沿图.15A中线A-A的光掩膜的截面图，它描述了光掩膜被安装在预定装置上的状态。
根据此实施方案4，固定薄膜1p的方式为，通过薄膜粘合框连接至光掩膜1PA5的主表面(第一主表面)上。薄膜是含透明膜的结构体，以与掩膜衬底的主表面或背面呈一预定距离被提供，以便避免外来物质附着于光掩膜上。考虑到外来物质对保护膜表面的吸附及外来物质转移至半导体晶片上而设定这一预定距离。在此实施方案4中，薄膜1p被放于光掩膜1PA5的薄膜覆盖区上。即放置薄膜1p以便与光掩膜1PA5的整个上述集成电路图形区及上述内部周边区的部分光阻挡图形1c平面重叠。
根据此实施方案4，连接和固定薄膜粘合框1pf的底部的状态为，与光掩膜1PA5的上述内部周边区上的光阻挡图形1c直接接触。因此能防止薄膜粘合框1pf被剥离。另外如果阻挡膜被形成于安装薄膜粘合框1pf的位置，当薄膜1p被安装和去除时，则导致阻挡膜的剥离和外来物质的产生。在此实施方案4中，薄膜粘合框1pf的连接状态为，与光掩膜图形1c直接接触，以便能防止这种外来物质的产生。通过以与掩膜衬底1a直接接触的状态连接和固定薄膜粘合框1pf也能获得这种效果。另外，如图.15B所示，此实施方案4的构成方式也可为，不在光掩膜1PA5和投影对准机的安装部分2接触的部分上形成阻挡膜。由此，如前面的实施方案1至3的情形，由阻挡膜的剥离和切削导致的外来物质的产生同样能被防止。
另外，在此实施方案4中，在光阻挡图形1c上形成位置校准标记图形1mb。此位置校准标记图形1mb是用于当使用电子束刻写机在光掩膜1上刻写预定图形时，直接从光掩膜1自身检测光掩膜1的位置信息的图形。根据此实施方案4，当使用电子束刻写机在掩膜衬底的集成电路图形区形成预定的集成电路图形时，掩膜衬底1a上掩膜图形1mb以每几秒一次的速率被读出，从而进行图形刻写，校正(调整)图形刻写步骤中用于刻写图形的电子束辐射的位置。由此，能增强电子束刻写机的图形刻写位置的精度。
例如，提供这种标记图形1mb的原因如下：在普通电子刻写机情形，光掩膜的刻写处理在真空中进行。如图.16象征性所示，对于在真空中固定光掩膜，其上安装了掩膜衬底1a的掩膜衬底1a或盒子21在电子束刻写机的移动区上被推至掩膜固定部分20的三个栓20a上；从而掩膜衬底1a或盒子21被推栓20b固定住。这里，在普通电子束刻写机的情形中，在通过电子束的位置移动来从而校正图形刻写位置偏移的刻写时，安装于掩膜固定位置20的位置检测标记图形20m被多次检测。掩膜固定部分20(平台)上的掩膜衬底1a如上所述被机械固定住，所以掩膜固定部分20的标记图形20m与标记图形1a间的相互位置关系应为恒定的，但实际上，由于平台的高速移动产生的振动，在某些情形下导致标记图形20m和掩膜衬底1a轻微的位置偏移。由此，电子束刻写步骤中，尽管事实上掩膜衬底1a的位置被从标记图形20m中读出，但导致刻写图形的位置偏差。
然而，根据此实施方案4，位置校正标记图形1mb被放于光掩膜1PA5(掩膜衬底1a)自身上，由此，其位置能从此掩膜衬底1a本身被直接检测。由此包括固定掩膜衬底1a的偏差的位置偏移也能被校正，从而能减小图形的放置误差。例如，构建这种标记图形1mb依赖于图形位置处于光穿透区或光屏蔽区；根据位置检测光束或照射那里的检测光束的反射状态来执行信息检测。作为位置检测手段，可使用利用电子束刻写机的电子束类型，和利用激光灯的激光束的类型或其它类型。特别地是，可望使用具有高位置精度的系统和装置。这一标记图形1mb也能在上述光掩膜制备中形成普通光阻挡图形的步骤中形成，在上述掩膜胚制备步骤中，也能有效形成这种标记图形1mb。
根据这种实施方案4，除了前面实施方案3中所获效果外，能获得下列效果：
(1)由于薄膜1p被提供于光掩膜1PA5上，所以能防止外来位置附着于光掩膜1PA5上，也能抑制或防止由于外来物质导致的转移图形恶化。
(2)由于薄膜粘合框1p1被连接的状态为，与光阻挡图形1c或掩膜衬底1a直接接触，所以能防止光屏蔽图形的形成阻挡膜被在安装或去除薄膜1p时被剥离。由此，能防止由于阻挡膜的剥离或切削产生的外来物质。
(3)由于电子束刻写位置校正标记图形1mb被提供于光掩膜1PA5自身上，所以能增强通过电子束刻写机刻写图形的位置精度。
实施方案5：
此实施方案涉及发明应用于所谓相移膜的情形，它引起在穿透光掩膜的暴光光线的相差。除了上述要点，此实施方案与前面的实施方案1至4相同。
图.17A描述了相移膜的基本部分的截面图。在构成相移掩膜1PS1的掩膜衬底1a的主要表面(第一主表面)上，相移膜1d被形成来覆盖光阻挡图形1b，1c和掩膜衬底1a。例如，相移膜1d能包括如透明SOG(玻璃上的旋转涂层)膜(可以使用有机SOG膜或者无机SOG膜。对于有机SOG膜情形，要吸收暴光光线，因此必须设置最佳膜厚度。从光学角度讲，使用无机SOG膜更好)，在相移膜1d的预定位置形成预定深度的沟槽1d1。这一沟槽深度被设为这一深度，以便穿透沟槽1d形成区的暴光光线相位和穿过未形成沟槽1d1区域的暴光光线相位相反。图.17B描述了从相移膜1PS1的掩膜衬底1a的背面侧辐射的暴光光线22a，22b彼此相位相反的状态。暴光光线22a穿过相移膜1d相对厚的部分。另一方面，暴光光线22b穿过沟槽1d1的部分，其挖掘深度使得暴光光线22b的相位与暴光光线22a的相位相反，因此，暴光光线22b与暴光光线22a在相位上相反。更具体地说，导致如180°的相差。因此，在相互临近的穿透部分获得相移效应；从而能提高图形转移至半导体晶片上的分辨率。
另外，在根据实施方案5的相移掩膜1PS1中，相移膜1d覆盖了掩膜衬底1a的主表面的整个表面。从而，在检测设备或对准机上安装相移掩膜1PS1时，相移掩膜1PS1的相移膜1d与检测设备或对准机的安装部分接触。因此，如前面实施方案1至4的情形，检测设备或对准机的安装部分没有与由掩膜衬底1a上的阻挡膜构成的图形(光阻挡图形1b等)直接接触，由此，能防止由于安装相移掩膜1PS1导致的阻挡膜的剥离或切削，并防止由上述剥离或切削产生的外来物质。
接着，将描述根据此实施方案5相移掩膜1PS1的制备方法的例子。首先，如图.18A所示，上述由阻挡膜构成的光阻挡图形1b和由金属膜构成的光阻挡图形1c被以与前面实施方案3，4情形相同的方法形成于掩膜衬底1a上。接着，如图.18b所示，在掩膜衬底1a的主表面(第一主表面)上，由如SOG膜形成的相移膜1d被淀积，然后，电子束阻挡膜23被淀积在刚淀积的相移膜1d上。其后，在这种电子束阻挡膜23上，通过电子束刻写处理刻写一期望图形，然后，如图18c所示，由电子束阻挡膜构成的阻挡图形通过通常步骤被形成。
这里，也采用上述防静电处理。其后，通过把阻挡图形23a用作刻蚀掩膜，此阻挡图形23a暴露出来的相移膜1d通过刻蚀形成沟槽1d1被除去。其后，阻挡图形23被除去，从而获得如图.17所示的相移膜1PS1。例如，根据此实施方案5，除了前面实施方案3所获得效应，能获得转移至半导体晶片的图形分辨率的效应。
实施方案6：
此实施方案6涉及修改根据前面实施方案5的相移膜。除了这一要点，实施方案6与前面的实施方案1至5相同。
在此实施方案6中，构成相移掩膜1PS2的掩膜衬底1a的上述外围区域内的相移膜1d被除去，从而，如图.19A所示，光阻挡图形1c被暴露。图.19B描述了这种相移膜1PS2被安装于对准机或类似物上的状态，象征性描述了当暴光光线从相移掩膜1PS2的背面侧(第二主表面)射出时，暴光光线22a，22b间相位相反被影响的情况，其中，安装部分2与光掩膜1PS2的光阻挡图形1c直接接触，同样能获得与前面实施方案1至5相同的效果。实现制备这种相移掩膜1PS2的方法能为，在图.18B所示步骤之后或之前，形成阻挡图形，而暴露掩膜衬底1a的主表面的外围区域，并且也覆盖除上述外围区的部分，然后，这一阻挡图形被用作刻蚀掩膜来刻蚀从而暴露出相移膜1d。
实施方案7：
这种实施方案7涉及本发明应用于半透明相移膜(上述间色掩膜)的情形。除了这一要点，此实施方案7与前面实施方案1至6相同。
图.20描述了根据此实施方案7间色型相移掩膜1PS3。在这一相移掩膜1PS3的集成电路图形区，用于转移半导体集成电路图形的间色图形(间色光阻挡图形)1e1被形成。这一间色图形1e1由阻挡膜构成，它在前面的实施方案1等的相关部分已作描述，但这一间色图形1e1对暴光光线是半透明的，膜厚被调节成一值，使得其将暴光光线反相。图.20B描述了从根据此实施方案7的相移掩膜1PS3的背面(第二主表面)侧射出的暴光光线22a，22b相位反相被影响的情形。穿过间色图形1e1的暴光光线22a与穿过透明部分的暴光光线12b相位相反。换句话说，这些暴光光线22a，22b的相位彼此相差180°。另外，间色图形1e1的透射率为，穿过间色图形1e1的暴光光线22a光强相对穿过间色图形1e1之前的暴光光线22a，约2％至10％。因此，间色图形1e1基本用作光屏蔽部分，也具有使被转移的图形边界部分更清晰和分明的效应。制备间色图形1e1的方法与根据前面实施方案1至6的光阻挡图形1b的制备方法相同。
对于相移掩膜ArF，构成掩膜阻挡膜的吸收强，因此，为了同时实现上述约2至10％的透射率和相位反相，必须对形成间色图形1e1的阻挡膜作调整。另一方面，对于波长为163nm的F2激光光束的相移膜，阻挡膜的吸收小，因此这种相移膜适于同时实现上述约2-10％的透射率和相位反相。
通过这种实施方案7，也能获得前面实施方案1至6所获得的效果。
实施方案8：
此实施方案8涉及根据前面实施方案7的间色型相移掩膜的修改。除了这一要点，实施方案8与前面实施方案1至7相同。
在这一实施方案中，相差的设定依赖于间色图形的膜厚，因此必须产生预定范围的厚度。由此，在某些情形中，很难设置通过间色图形的光强。
因此，根据此实施方案8，上述相差不能仅由间色图形的膜厚设定，而调整膜厚和掩膜衬底上沟槽的深度(即，沟槽形成部分掩膜衬底的厚度)设定相差。因此，根据此实施方案8，除了前面实施方案1至7所获的效应外，还获得能方便地设定穿过间色图形光强的效应。另外，用于形成间色图形的材料范围能被增大。
图.21A描述了间色相移掩膜1PS4的具体例子。在此间色型相移掩膜1PS4中，间色图形1e2被制成薄膜其为半透明；由此，通过间色图形1e2的厚度和形成于掩膜衬底1a上的沟槽1g部分的掩膜衬底的厚度来实现反相。采用厚度如50nm左右的酚醛系列树脂形成间色图形1e2。因此，间色图形的透射率变为5％。但是，此透射率不限于5％，而能被改变；在例如约2％至20％的范围内能满足目的地被选用。这种情形的相位变化约90°。由此，在掩膜衬底1a上挖掘深约90nm的沟槽If以便穿过光掩膜1PS4的暴光光线能获得约180°的相位变化。间色图形1e2的膜厚不限于此值，而能作各种改变；可以调整膜厚以便根据材料的折射系数，暴光光线波长等使相位反相。
例如，以以下方法形成此相移膜1PS4：首先，如前面实施方案7等情形，如图.21B所示在掩膜衬底上形成光阻挡图形1c和间色图形1e2，其后，通过用作光阻挡图形1c和间色图形1e2的刻蚀掩膜，由此暴露出的掩膜衬底1a的部分被选择性刻蚀相应预定深度的量。由此，图.21A所示的沟槽If相对间色图形1e2以自对准方式形成，从而制备出光掩膜1PS4。根据此实施方案8，能制备透射率为如5％的间色型相移掩膜。在图.21A所示例子中，位于标记图形1ma区域的掩膜衬底1a的部分在形成沟槽1f时也被刻蚀掉和挖掘，以便简化掩膜制备步骤，但也能不刻蚀去掉这一区域上的掩膜衬底1a部分。
实施方案9：
此实施方案涉及根据前面实施方案7，8的间色型相移掩膜的修改。在此实施方案9中，为了解决前面方案8中描述的问题，不仅通过间色图形来调节上述暴光光线的相位，而且提供另一薄膜与间色图形平面重叠。通过这种方法，根据实施方案9，除了前面实施方案1至7所获效应外，如前面实施方案8，能获得方便地设定穿过间色图形光强的效应。另外，能增大用于形成间色图形材料的范围。
图.22A描述了根据实施方案9间色型相移掩膜的具体例子。在此间色型相移掩膜1PS5中，在类似于前面实施方案8中的间色图形1e3和掩膜衬底1a之间，例如，由氧化硅膜组成的透明相位调整膜1g被提供，以便通过调整间色图形1e3的膜厚和相位调整膜1g的膜厚来实现上述相位变化。
这一相移掩膜1PS5被以下列方式形成：首先，如图.22B所示，在掩膜衬底1a的主表面(第一主表面)上，由如氧化硅膜组成的相位调节膜1g由溅射方法，CVD方法(化学汽相淀积)或覆盖方法形成，其后，在从而形成的相位调节膜1g上与实施方案7和8相同情形形成光阻挡图形1c和间色图形1e3。接着，仅用上述间色图形1e3获得的相位变化约为90°，因此，通过使用间色图形1e3和光阻挡图形1c为刻蚀掩膜，间色图形1e3和光阻挡图形1c下的相位调整膜1g被挖掘如90nm左右，从而总共约180°的相位变化被获得。以这种方式制备如图.22A所示的间色图形1PS5。根据此实施方案9，同样，透射率如5％的间色型相移掩膜1PS5能被制备。如前面实施方案8的情形，间色图形1e3的膜厚不限于此值。另外，在此实施方案9中，为了简化掩膜制备步骤，在相位调节膜1g形成图形时，通过刻蚀去掉标记图形1ma区域上相位调节膜1g的部分，但也能不刻蚀这一区域上的相位调节膜1g的部分。
实施方案10：
此实施方案10涉及根据前面实施方案7，8，9的间色型相移掩膜的修改，以及制备上述间色型相移掩膜方法的修改。除了上述要点，此实施方案10与前面实施方案1至9相同。
在此实施方案10中，同样，此结构用于解决前面实施方案8中描述的问题。因此，除了前面实施方案1至7所获效应外，如前面实施方案8，9的情形，此实施方案10能获得方便地设置穿过间色图形光强的效应。另外，能增大用于形成间色图形的材料选择范围。
参考图.23，现在将描述根据此实施方案10间色型相移掩膜的制备方法的例子。
首先，如图.23A所示，在掩膜衬底1a的主表面(第一主表面)上，如前面实施方案1至9形成如上所述光阻挡图形1c和标记图形1ma。换句话说，执行上述普通光阻挡图形形成步骤。接着，如图.23B所示，在掩膜衬底1a的主表面上，通过覆盖形成对暴光光线透明的阻挡掩膜24，以便覆盖上述光阻挡图形1c和上述掩膜衬底1a，另外，在从而提供的阻挡膜24上，如前面实施方案7中的使用具有光屏蔽性质的阻挡膜25由薄膜形成且为半透明。这里，作为透明阻挡膜24，例如为正型的PGMA24(聚缩水甘油基异丁烯酸酯)或类似物被使用。另外，具有光屏蔽性质的阻挡膜25通过使用厚50nm，如为负型的酚醛系列树脂形成。其后，在阻挡膜25上，使用电子束26或类似物，期望的集成电路图形被刻写。这里，也进行防静电处理。其后，进行普通冲洗处理来冲洗阻挡膜25，由此，如图.23c，间色图形1e4被形成。
接着，对掩膜衬底1a的主表面进行普通的暴光处理来暴露部分阻挡膜24，它是从具有光屏蔽性质的间色图形1e4中暴露出来的，其后执行冲洗处理，从而，如图.23D所示，以相对间色图形1e4自对准的方式间色图形在间色图形1e4下形成由阻挡膜24组成的调节膜1g，以便与间色图形1e4平面重叠。以这种方式制备相移掩膜1PS6。在这种相移掩膜1PS6的结构中，相位调节膜1g仅被提供于间色图形1e4之下。通过间色图形1e4的膜厚和相位调节膜1g的膜厚来调节穿过相移掩膜1PS6的暴光的相位。因此，穿过由间色图形1e4和相位调节膜1g组成的叠层图形区的光线，与穿过掩膜衬底1a的光线之间的相位反相能被实现。另外，叠层图形区的透射率约为5％。从而，如前面实施方案8，9等，能制备透射率约为5％的间色型相移掩膜1PS6。
实施方案11：
此实施方案11涉及前面实施方案1的修改。
根据本发明者的检验结果发现下列情形：在掩膜衬底的主表面上，用于形成集成电路图形和标记图形的光屏蔽图形由上述阻挡膜形成，并且其后，在上述主表面上，形成透明保护膜来覆盖光阻挡图形，这也是有效的。通过这种方法，能提高由上述阻挡膜形成的光阻挡图形的机械强度。另外，通过保护膜阻隔氧气，能防止由阻挡膜形成的光阻挡图形的膜质量变化。
图.24描述了此实施方案11的具体例子。在构成光掩膜1PA6的掩膜衬底1a的整个主表面(第一主表面)上，覆盖了如氧化硅或硅化合物组成保护膜。在保护膜1h由氧化硅或类似物组成时，保护膜1h由如溅射方法或CVD方法形成。另外，在保护膜1h由硅化合物覆盖组成时，在其覆盖后，在100至200℃下进行热处理。
另外，在根据此实施方案11的光掩膜1PA6中，保护膜1h覆盖了掩膜衬底1a的整个主表面。由此，在检测设备，对准机或类似物上安装光掩膜1PA6时，光掩膜1PA6的保护膜1h与检测设备，对准机或类似物的安装部分接触。因此，如前面实施方案1至9的情形，检测设备的安装部分，对准机或类似物未直接与掩膜衬底1a上的由阻挡膜构成的图形(光阻挡图形1b等)接触，因此，能防止由上述安装导致的阻挡膜的剥离或切削，也能防止由于剥离或切削产生外来物质。这种结构也能用于根据前面实施方案2至4的光掩膜。
基于其实施方案，上面已具体描述本发明者所实现的发明，理所当然，本发明不限于前面的实施方案，而不偏离本发明的要领，能作各种修改。
例如，关于导线为普通导线结构情形，前面实施方案1至10已被描述，但本发明不限于此，而根据导线被形成于绝缘膜内或通过掩埋导线膜于通孔的沟槽内，可选用如所谓的镶嵌方法或双镶嵌形成导线。
另外，关于使用由基本半导体组成的半导体衬底的情形，前面实施方案1至10已被描述，但本发明不限于这一情形，例如，通过在绝缘层上提供薄半导体层而构建的SOI(绝缘体上的硅)衬底，或由提供于半导体衬底上的外延层组成的外延衬底。
在前面实施方案1，11中标记图形由阻挡膜形成的情形下，吸收标记检测光线的例如，如缺陷检测设备的探测光线(探测光线是波长为大于暴光波长，如500nm的光线。))的吸收物质可以被加于阻挡膜中。
上面描述的本发明者实现的发明主要关于本发明用于带有属于利用本发明的构建背景领域的CMIS电路的半导体集成电路器件制备方法的情形，但本发明不限于此，而也能应用于带有存储器电路，如DRAM(动态随机访问存储器)，SRAM(静态随机访问存储器)或闪存(EEPROM；电擦除只读存储器)或类似物，带有如微处理器或类似物的半导体集成电路器件，或在同一半导体衬底上提供了上述存储器电路和逻辑电路的混合分离元件装载型半导体电路器件。
另外，本发明的技术概念不限于半导体集成电路器件的制备方法的应用，而也能应用于其它电子器件，如液晶衬底和磁头的制备方法。
另外，薄膜被吸附或键合至在未提供阻挡膜部分的掩膜衬底上，从而提供良好的固定特性。特别是，在薄膜被接触固定于掩膜周边的铬(金属)屏蔽膜上的情形下，展示出特别优良的固定特性。
另外，把薄膜固定至掩膜的掩膜固定部分的方式为，薄膜被接触固定至没有阻挡膜的掩膜周边部分，即，在石英掩膜衬底的表面，如铬或金属化合物膜部分的屏蔽金属部分上；从而展示了无漂移或偏移的良好固定特性。
下面简要描述目前申请中公布的本发明典型的发明所实现的效果。
(1)根据本发明，在光掩膜上的周边，在与检测设备，对准机或类似物的安装部分接触的区域上没有提供由阻挡膜组成的任何类型的图形，从而当在检测设备，对准机或类似物上安装光掩膜时，由于机械振动导致光掩膜阻挡膜的剥离或切削产生的外来物质能被抑制或防止。
(2)根据前面条款(1)，由于光掩膜上阻挡膜的剥离或切削导致的检测精度恶化和暴光图形转移精度的恶化能被防止。
(3)根据前面条款(1)，可能防止由于光掩膜上阻挡膜的剥离或切削导致的半导体晶片上图形间的短路缺陷，开路缺陷等。
(4)由于在光掩膜的掩膜衬底的外围提供光屏蔽金属区，以及除去部分此光屏蔽金属区，用于检测光掩膜信息的标记图形被形成，检测光掩膜信息的能力能被提高。
(5)根据前面条款(4)，在检测光掩膜时光掩膜上校准标记的测量精度能被提高，因此能提高光掩膜的检测精度。从而，能提高光掩膜的可靠性。
(6)根据前面条款(4)，能提高光掩膜和对准机间的对准精度。因此，能提高图形转移至半导体晶片的转移精度和对准精度。
(7)根据前面条款(1)至(6)，根据本发明使用光掩膜制备半导体集成电路器件的可靠性能被提高。
(8)根据前面条款(1)至(6)，根据本发明使用光掩膜制备半导体集成电路器件的产量能被提高。

Claims (24)

1.一种制备半导体集成电路器件的方法，包括步骤：
(a)从掩膜衬底的第二主表面侧照射紫外暴光光线，掩膜衬底具有光屏蔽图形，该光屏蔽图形是被提供于掩膜衬底的第一主表面上的集成电路图形区中的集成电路图形，并且由一种阻挡图形制成，该阻挡图形应用于半导体集成电路晶片的暴光时，紫外暴光光线的透射率为0，并且其中，一薄膜通过接触上述集成电路图形区的周边部分而被固定，以便覆盖上述掩膜衬底的第一主表面上的上述半导体集成电路图形区；以及
(b)通过投影光学系统，将透过上述掩膜衬底的上述暴光光线缩小投影，以便上述集成电路图形被映象于形成于上述半导体集成电路晶片的第一主表面的光阻挡膜上，并实现转移。
2.根据权利要求1的半导体集成电路器件的制备方法，其中上述暴光光线的波长至少为100nm但小于250nm。
3.根据权利要求2的半导体集成电路器件的制备方法，其中上述暴光光线的波长至少为100nm但小于200nm。
4.根据权利要求3的半导体集成电路器件的制备方法，其中在上述掩膜衬底的第一主表面的外围部分，提供光屏蔽金属区。
5.根据权利要求4的半导体集成电路器件的制备方法，上述薄膜通过接触上述光屏蔽金属区上而被固定。
6.根据权利要求1的半导体集成电路器件的制备方法，其中上述薄膜为无机保护膜，上述紫外暴光光线为远紫外或真空紫外暴光光线。
7.根据权利要求6的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于250nm。
8.根据权利要求7的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于200nm。
9.一种制备半导体集成电路器件的方法，包括步骤：
(a)从掩膜衬底的第一主表面或第二主表面侧照射紫外暴光光线，掩膜衬底具有光屏蔽图形，该光屏蔽图形为掩膜上的集成电路图形，并由一种阻挡图形制成，该阻挡图形应用于半导体集成电路晶片的暴光时，紫外暴光光线的透射率为0，其状态为，上述掩膜衬底的无阻挡图形的周边区域与掩膜固定机构接触而固定；以及
(b)通过投影光学系统，将透过上述掩膜衬底的上述暴光光线缩小投影，以便使上述集成电路图形映象在形成于上述半导体集成电路晶片的第一主表面上的光阻挡膜上，并实现转移。
10.根据权利要求9的半导体集成电路的制备方法，其中，上述暴光光线的波长至少为100nm但小于250nm。
11.根据权利要求10的半导体集成电路的制备方法，其中，上述暴光光线的波长至少为100nm但小于200nm。
12.根据权利要求11的半导体集成电路的制备方法，其中，在上述薄膜衬底的第一主表面的周边区域，提供一光屏蔽金属区域。
13.根据权利要求12的半导体集成电路的制备方法，其中，在上述薄膜衬底的第一主表面上提供一薄膜来覆盖上述集成电路图形，上述薄膜被接触固定在上述光屏蔽金属区域。
14.一种制备半导体集成电路器件的方法，包括步骤：
(a)从掩膜衬底的第一主表面或第二主表面侧照射远紫外或真空紫外暴光光线，该掩膜衬底在掩膜衬底的第一主表面的集成电路图形区具有光屏蔽图形，且在其第一主表面的周边区域具有一光屏蔽金属区域，该光屏蔽图形为掩膜上的集成电路图形并由阻挡图形制成；以及
(b)通过投影光学系统，将穿过掩膜衬底的上述暴光光线缩小投影，以便使上述集成电路图形映象在形成于上述半导体集成电路晶片的第一主表面上的光阻挡膜上，并实现转移。
15.根据权利要求14的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于250nm。
16.根据权利要求15的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于200nm。
17.根据权利要求16的半导体集成电路的制备方法，其中，在上述掩膜衬底的第一主表面上，提供一薄膜来覆盖上述集成电路图形，上述薄膜被接触固定在上述光屏蔽金属区域。
18.一种制备半导体集成电路器件的方法，包括步骤：
(a)从掩膜衬底的第一主表面或第二主表面侧照射远紫外或真空紫外暴光光线，掩膜衬底在其第一主表面上具有光屏蔽图形，该光屏蔽图形在尼伯森型相移掩膜上构成集成电路图形，且由阻挡图形制成，该阻挡图形应用于半导体集成电路晶片的暴光时，紫外暴光光线的透射率为0；以及
(b)通过投影光学系统，将穿过上述掩膜衬底的暴光光线缩小投影，以便使上述集成电路图形映象在形成于上述半导体集成电路晶片的第一主表面上的、由光敏性有机膜形成的光阻挡膜上，并实现转移。
19.根据权利要求18的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于250nm。
20.根据权利要求19的半导体集成电路器件的制备方法，其中，上述暴光光线的波长至少为100nm但小于200nm。
21.根据权利要求20的半导体集成电路的制备方法，其中，在上述第一主表面的周边部分，提供一光屏蔽金属区域。
22.根据权利要求21的半导体集成电路的制备方法，其中，在上述掩膜衬底的第一主表面上，提供一薄膜来覆盖上述集成电路图形，上述薄膜被接触固定在上述光屏蔽金属区域。
23.一种光掩膜，其特征在于包括下述配置：
(a)具有第一和第二主表面的掩膜衬底，相对于远紫外或真空紫外光线是透明的；
(b)上述掩膜衬底的第一主表面的集成电路图形区；
(c)上述掩膜衬底上的集成电路图形，它由光屏蔽图形形成，该光屏蔽图形由上述掩膜衬底的上述集成电路图形区上的阻挡图形构成，并且该集成电路图形通过利用投影光学系统将透过上述掩膜衬底的暴光光线缩小投影，而被映象到形成于半导体集成电路晶片的第一主表面上的光阻挡膜上，由此而实现转移；以及
(d)在上述掩膜衬底的第一主表面的周边区域提供的光屏蔽金属区。
24.一种用于缩小投影暴光的光掩膜，包括：
(a)具有第一和第二主表面的掩膜衬底；
(b提供于上述掩膜衬底的第一主表面的集成电路图形区；
(c)集成电路图形包括光屏蔽图形，通过刻写阻挡膜而形成，该阻挡膜当其应用时，其对用于半导体集成电路晶片暴光的暴光光线的透射率为0，通过利用投影光学系统将透过上述掩膜衬底的暴光光线缩小投影，用于映象到形成在上述半导体集成电路晶片的第一主表面上的光阻挡膜上，上述集成电路图形被转移到上述掩膜衬底的集成电路图形区；以及
(d)周边外部区域，被提供于上述掩膜衬底的第一主表面上的周边区域且无阻挡膜。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766787A (zh) * 2014-01-07 2015-07-08 瑞萨电子株式会社 制造半导体集成电路器件的方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW497165B (en) * 1999-06-30 2002-08-01 Hitachi Ltd Method for manufacturing semiconductor integrated circuit device, optical mask used therefor, method for manufacturing the same, and mask blanks used therefor
TW541605B (en) * 2000-07-07 2003-07-11 Hitachi Ltd Fabrication method of semiconductor integrated circuit device
JP3827544B2 (ja) 2001-08-31 2006-09-27 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4039036B2 (ja) * 2001-11-06 2008-01-30 日立金属株式会社 アライメントマーク作製方法
US20030143472A1 (en) * 2002-01-24 2003-07-31 Yasuhiro Koizumi Manufacturing method of photomask
JP3873811B2 (ja) * 2002-05-15 2007-01-31 日本電気株式会社 半導体装置の製造方法
US6939650B2 (en) * 2003-01-17 2005-09-06 Freescale Semiconductor, Inc. Method of patterning photoresist on a wafer using a transmission mask with a carbon layer
EP1618878A1 (en) * 2003-04-30 2006-01-25 Ajinomoto Co., Inc. Body-temperature lowering depressant
US20050048375A1 (en) * 2003-08-27 2005-03-03 Cheng-Ming Lin Method of making an attenuated phase-shifting mask from a mask blank
US7384984B2 (en) * 2003-12-10 2008-06-10 3M Innovative Properties Company Reactive hydrophilic oligomers
JP4529141B2 (ja) * 2004-02-09 2010-08-25 好彦 岡本 露光装置及びそれを用いた半導体装置の製造方法
KR100721553B1 (ko) * 2004-06-30 2007-05-23 삼성에스디아이 주식회사 씨모스 박막트랜지스터의 제조방법 및 그를 사용하여제조된 씨모스 박막트랜지스터
JP2007142181A (ja) * 2005-11-18 2007-06-07 Toshiba Corp 基板処理方法及びリンス装置
DE102006004230B4 (de) * 2006-01-30 2008-11-06 Qimonda Ag Verfahren zur Herstellung einer Maske für die lithografische Projektion eines Musters auf ein Substrat
KR101070916B1 (ko) * 2006-02-24 2011-10-06 삼성테크윈 주식회사 기판 스트립 및 반도체 패키지 제조방법
JP2010080224A (ja) * 2008-09-25 2010-04-08 Sony Corp 光学部品の製造方法および光学部品、並びに表示装置の製造方法および表示装置
JP2011108942A (ja) * 2009-11-19 2011-06-02 Renesas Electronics Corp 反射型露光用マスク、反射型露光用マスクの製造方法、および、半導体装置の製造方法
US9128385B2 (en) 2013-08-19 2015-09-08 Apple Inc. Adaptive photomasks and methods for using the same
US9454073B2 (en) * 2014-02-10 2016-09-27 SK Hynix Inc. Photomask blank and photomask for suppressing heat absorption
EP3248226B1 (en) 2015-11-04 2020-02-26 Goertek Inc. Micro-led transferring method and manufacturing method of micro-led device
CN116635784A (zh) * 2020-11-20 2023-08-22 恩特格里斯公司 用于光刻的相移光罩

Family Cites Families (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50902A (zh) 1973-05-04 1975-01-08
JPS5129877A (zh) 1974-09-06 1976-03-13 Fuji Photo Film Co Ltd
JPS53106574A (en) 1977-02-28 1978-09-16 Nec Corp Production of photoetching mask for production of semiconductor device
JPS5630129A (en) 1979-08-21 1981-03-26 Agency Of Ind Science & Technol Manufacture of photomask
US4684971A (en) 1981-03-13 1987-08-04 American Telephone And Telegraph Company, At&T Bell Laboratories Ion implanted CMOS devices
US4405701A (en) 1981-07-29 1983-09-20 Western Electric Co. Methods of fabricating a photomask
JPS5922050A (ja) 1982-07-28 1984-02-04 Victor Co Of Japan Ltd ホトマスク
JPS6231855A (ja) 1985-08-02 1987-02-10 Fujitsu Ltd ペリクル付マスクブランク
JPS6285254A (ja) 1985-10-09 1987-04-18 Seiko Epson Corp フオトマスク
JPS6371853A (ja) 1986-09-16 1988-04-01 Hitachi Ltd ホトマスク
JPS6380258A (ja) 1986-09-24 1988-04-11 Hitachi Micro Comput Eng Ltd マスク
JPS63303356A (ja) 1987-06-03 1988-12-09 Mitsubishi Electric Corp フオトマスク防塵装置
JPH01102567A (ja) 1987-10-16 1989-04-20 Hitachi Denshi Ltd 露光マスクの製造方法
JPH021850A (ja) 1988-06-10 1990-01-08 Mitsubishi Electric Corp フォトマスクの修正方法
JPH0247655A (ja) 1988-08-09 1990-02-16 Fujitsu Ltd フォトマスク
JPH0296159A (ja) 1988-10-03 1990-04-06 Sanyo Electric Co Ltd フォトリソグラフィ用マスクの製造方法
JPH02247647A (ja) 1989-03-20 1990-10-03 Fujitsu Ltd 位相シフトマスクの製造方法
US5262257A (en) 1989-07-13 1993-11-16 Canon Kabushiki Kaisha Mask for lithography
JP2801270B2 (ja) 1989-07-13 1998-09-21 キヤノン株式会社 マスク作成方法
JPH03214160A (ja) 1990-01-19 1991-09-19 Nec Corp フォトマスク
JP2624354B2 (ja) 1990-03-26 1997-06-25 松下電子工業株式会社 ホトマスク製造方法
JP2566048B2 (ja) 1990-04-19 1996-12-25 シャープ株式会社 光露光用マスク及びその製造方法
JPH0433043A (ja) * 1990-05-24 1992-02-04 Mita Ind Co Ltd アダプタ
DE69131497T2 (de) 1990-06-21 2000-03-30 Matsushita Electronics Corp., Kadoma Photomaske, die in der Photolithographie benutzt wird und ein Herstellungsverfahren derselben
EP0464614B1 (en) 1990-06-25 1999-09-29 Matsushita Electronics Corporation A composition having sensitivity to light or radiation
JPH0458245A (ja) 1990-06-28 1992-02-25 Fujitsu Ltd 微細パターン形成用マスク及びその製造方法
JPH0433043U (zh) * 1990-07-13 1992-03-18
JP3105234B2 (ja) 1990-09-28 2000-10-30 株式会社日立製作所 半導体装置の製造方法
JPH04269749A (ja) 1991-02-26 1992-09-25 Hitachi Ltd フォトマスクおよびその製造方法
JP3030920B2 (ja) 1991-04-26 2000-04-10 ソニー株式会社 セルフアライン位相シフトマスクの製造方法
JP3120474B2 (ja) 1991-06-10 2000-12-25 株式会社日立製作所 半導体集積回路装置の製造方法
JPH05232674A (ja) 1991-07-12 1993-09-10 Oki Electric Ind Co Ltd ホトマスク及びそれを用いたレジストパターン形成方法
JP3042639B2 (ja) 1991-07-12 2000-05-15 日本電気株式会社 半導体装置製造用フォトレティクル
US5324600A (en) 1991-07-12 1994-06-28 Oki Electric Industry Co., Ltd. Method of forming resist pattern and photomask therefor
JPH05232675A (ja) 1991-07-12 1993-09-10 Oki Electric Ind Co Ltd ホトマスク及びそれを用いたレジストパターン形成方法
JPH05121701A (ja) 1991-10-25 1993-05-18 Rohm Co Ltd Ｎａｎｄ構造の半導体装置の製造方法
JP2677086B2 (ja) 1991-11-22 1997-11-17 三菱電機株式会社 位相シフトマスクの欠陥修正方法
JPH05181257A (ja) 1992-01-06 1993-07-23 Sharp Corp 光露光用マスク
JPH05210231A (ja) 1992-01-31 1993-08-20 Sharp Corp 位相シフトマスク及びその製造方法
JPH05289307A (ja) 1992-04-13 1993-11-05 Matsushita Electric Ind Co Ltd レチクルおよびレチクル製造方法
JPH05297564A (ja) 1992-04-16 1993-11-12 Oki Electric Ind Co Ltd 位相差マスクの製造方法
JPH0683025A (ja) 1992-08-31 1994-03-25 Fujitsu Ltd フォトマスクとその形成方法
US5881125A (en) 1992-09-25 1999-03-09 Intel Corporation Attenuated phase-shifted reticle using sub-resolution pattern
US5318806A (en) * 1992-10-02 1994-06-07 Becton, Dickinson And Company Tube having regions of different surface chemistry and method therefor
KR970006927B1 (ko) 1992-11-10 1997-04-30 다이 니뽄 인사쯔 가부시키가이샤 위상시프트 포토마스크 및 그 제조방법
JP3263872B2 (ja) 1993-06-07 2002-03-11 ソニー株式会社 ハーフトーン方式位相シフトマスク及びその修正方法並びに半導体装置の製造方法
JPH0772617A (ja) 1993-09-02 1995-03-17 Shin Etsu Chem Co Ltd ペリクル
US5376483A (en) 1993-10-07 1994-12-27 Micron Semiconductor, Inc. Method of making masks for phase shifting lithography
JP3068398B2 (ja) 1993-11-15 2000-07-24 日本電気株式会社 レチクルの製造方法およびその製造装置
JP2803549B2 (ja) * 1993-12-21 1998-09-24 信越化学工業株式会社 光反射性防止材料及びパターン形成方法
JPH07219203A (ja) 1994-01-27 1995-08-18 Fujitsu Ltd 位相シフトマスクとその製造方法
KR0138297B1 (ko) 1994-02-07 1998-06-01 김광호 포토 마스크 및 그 제조 방법
JP3301215B2 (ja) * 1994-05-31 2002-07-15 ソニー株式会社 ハーフトーン型位相シフトマスク、ハーフトーン型位相シフトマスクの作製に用いる半透明部形成材料、及びハーフトーン型位相シフトマスクの作製方法
JPH0915830A (ja) 1995-06-29 1997-01-17 Hitachi Ltd ホトマスク及びその製造方法並びにそれを用いた半導体装置の製造方法
JPH0936016A (ja) 1995-07-18 1997-02-07 Canon Inc メンブレン及びマスク、これを用いた露光装置やデバイス生産方法
KR0167249B1 (ko) * 1995-07-31 1999-01-15 문정환 위상반전마스크 제조방법
JPH0980741A (ja) 1995-09-08 1997-03-28 Toppan Printing Co Ltd ハーフトーン位相シフトマスクの欠陥修正方法およびハーフトーン位相シフトマスク
KR0170686B1 (ko) 1995-09-13 1999-03-20 김광호 하프톤 위상반전마스크의 제조방법
JPH09211837A (ja) 1996-01-30 1997-08-15 Sanyo Electric Co Ltd 位相シフトマスク及びその製造方法
JPH1069054A (ja) 1996-08-26 1998-03-10 Mitsubishi Electric Corp フォトマスクおよびその製造方法
JPH1115131A (ja) 1997-06-25 1999-01-22 Fuji Film Oorin Kk フォトレジスト用マスク及びその製造方法
US5938860A (en) 1997-08-28 1999-08-17 Micron Technology, Inc. Reticle cleaning without damaging pellicle
JPH11133588A (ja) 1997-10-28 1999-05-21 Dainippon Printing Co Ltd 露光マスクおよび露光装置
JPH11143053A (ja) 1997-11-11 1999-05-28 Nikon Corp フォトマスク
US5948572A (en) 1997-11-26 1999-09-07 United Microelectronics Corp. Mixed mode photomask for nikon stepper
US5989760A (en) 1998-03-18 1999-11-23 Motorola, Inc. Method of processing a substrate utilizing specific chuck
US6192100B1 (en) * 1999-06-18 2001-02-20 International Business Machines Corporation X-ray mask pellicles and their attachment in semiconductor manufacturing
TW497165B (en) * 1999-06-30 2002-08-01 Hitachi Ltd Method for manufacturing semiconductor integrated circuit device, optical mask used therefor, method for manufacturing the same, and mask blanks used therefor

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104766787A (zh) * 2014-01-07 2015-07-08 瑞萨电子株式会社 制造半导体集成电路器件的方法
CN104766787B (zh) * 2014-01-07 2019-09-27 瑞萨电子株式会社 制造半导体集成电路器件的方法

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Publication number Publication date
KR20020022134A (ko) 2002-03-25
CN1364246A (zh) 2002-08-14
US20040063037A1 (en) 2004-04-01
US6677107B1 (en) 2004-01-13
TW497165B (en) 2002-08-01
WO2001002908A1 (fr) 2001-01-11
US7125651B2 (en) 2006-10-24
JP4223215B2 (ja) 2009-02-12
KR100738288B1 (ko) 2007-07-12

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