CN1139976C - 半导体元件及其制造方法 - Google Patents

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Abstract

在具有SGI构造的半导体元件中，在假定元件形成区域的宽度(有源区宽度)为D(微米)，SGI的沟氧化量为T(微米)和沟的下端部分的曲率半径为R时，对D、T、R进行选择使得它们满足D＜0.4(-100R+7)-1(-230T+14.5)，其中，T大于0.01(微米)的关系而构成的半导体元件，具有减轻在沟下端部分的硅衬底上发生的应力，不产生异常的漏泄电流的优良的特性。

Description

半导体元件及其制造方法
本发明涉及具有可靠性高的沟隔离构造的半导体元件及其制造方法。
作为使在半导体衬底上邻接的元件间实现电绝缘隔离的方法，有一种SGI(Shallow Groove Isolation，浅沟隔离)方法。在该浅沟隔离方法中，先在硅衬底上形成浅沟，再向该沟内埋入用化学气相淀积(CVD)法或溅射法制作的氧化膜，因为加工尺寸精度比从前一直使用的LOCOS构造高，故对于0.25微米以下的器件是一种合适的构造。但是，由于在该SGI构造中用CVD或溅射法制造掩埋氧化膜，所以与氧化膜比一般说密度较粗，在其后的工序中，将发生大约5％左右的收缩，仅仅用稀氟酸进行轻刻蚀，就将在氧化膜界面上形成孔状的‘小孔’。
图2的示意图示出了上述‘小孔’的形成状态，1是硅衬底，6是埋入绝缘膜，3是‘小孔’。
如果存在这样的‘小孔’，则在其后工序的布线或淀积电极膜之后的图形化时，布线等将残存于该‘小孔’内，常常会产生短路等的电性不合格。
作为该‘小孔’的消去方法，如在S.Nag，et.al.Tech.Dig.ofIEDM′96.P841-844中所示，有一种在埋入了掩埋氧化膜之后，在氧化气氛内进行热处理，并借助于在沟内Si的氧化时从Si变化为SiO2之际产生的体积膨胀来消去‘小孔’的方法。
但是在上述方法中，作为消去‘小孔’的副作用，存在着这样一种缺欠：起因于氧化膜的大约2倍的体积膨胀，在沟内部和相邻接的Si衬底内将产生高的机械应力。
本发明的目的是提供一种使所发生的应力处于某一限定应力以下，防止发生晶体缺陷或防止漏泄电流增大的、可靠性高的半导体元件及其制造方法。
本发明是一种在半导体衬底的一个主面上具备多个有源区和元件隔离区域的半导体元件，其构成为：上述元件隔离区域具有设于上述半导体衬底上的沟，使该沟进行热氧化形成的热氧化膜和埋入到上述沟内的绝缘物，且上述有源区宽度D(微米)和上述热氧化量T(微米)和上述沟下端部分的曲率半径R之间的关系，满足下式(1)，
D＜0.4(-100R+7)-1(-230T+14.5)  ............(1)
其中，T大于0.01(微米)。
此外，本发明还提供一种在半导体衬底的一个主面上具备多个有源区和元件隔离区域的半导体元件的制造方法，该方法由下述工序组成：
(a)在半导体衬底上形成衬垫氧化膜和氮化硅膜，从要形成上述元件隔离区域的部位除去上述半导体衬底的一部分，形成下端部分曲率半径为R的沟的工序；
(b)向上述沟内埋入绝缘物，形成埋入绝缘膜的工序；
(c)使上述半导体衬底氧化，并在上述沟内形成热氧化膜，使得上述有源区宽度D(微米)和上述沟的热氧化量T(微米)和上述沟的下端部分的曲率半径R之间的关系满足式(1)的工序：
D＜0.4(-100R+7)-1(-230T+14.5)  ............(1)
其中，T大于0.01(微米)；以及
(d)除去上述埋入绝缘膜、上述氮化硅膜和衬垫氧化膜的工序。
图1A的剖面图用于说明本发明的半导体元件中有源区宽度D，沟下端部分的曲率半径R和热氧化量T。
图1B的曲线图示出了热氧化膜厚度T(微米)和有源区宽度D(微米)之间的关系。
图2的剖面图说明现有方法所存在的问题。
图3A～3G的剖面图说明本发明一个实施例的半导体元件的制造工序。
图4的剖面图说明本发明的一个实施例半导体器件的有源区宽度和应力评价部位。
图5的曲线图示出了本发明的半导体元件的剪切应力和有源区宽度之间的关系。
图6的剖面图示出了本发明的半导体元件的沟构造的一个例子。
图7的平面图说明本发明中种种形态的有源区宽度的定义。
本发明人着眼于在用SGI法制造具有沟隔离构造的半导体元件的情况下的上述方法的缺点的根由，特别是着眼于在沟内部及邻接的Si衬底上所发生的高的机械性应力的发生机构，弄清楚了其消除方法。
由于在沟的下端部分沟底和沟侧壁妨碍氧化膜的体积膨胀，故可知将发生高的应力。还可以知道，该应力与氧化量一起增大，有时候会在Si衬底上发生位错等晶体缺陷。在该晶体缺陷发生在例如晶体管区域的情况下有时侯会引起漏泄电流的增加。
本发明人用实验弄明白了下述事实：在氧化量一定的情况下，该晶体缺陷在有源区宽度D(邻接的元件隔离区域的间隔＝元件形成区域的宽度)大的一方易于发生。此外，还从模拟本实验的有限元法解析结果弄明白了下述事实：如果加大有源区宽度，则发生应力也变大，在某一限定应力以上将会引起漏泄电流的增大，从而实现了本发明。
[具有沟隔离构造的半导体元件的制造]
用图3A～3G说明具有沟隔离构造的半导体元件的制造方法的一个例子。
(1)使硅衬底1的表面热氧化形成厚度约10nm的衬垫(pad)氧化膜2(图3A)。
(2)在衬垫氧化膜2的上边淀积厚度约150nm的氮化硅膜4(图3A)。
(3)在氮化硅膜4的上边形成光刻胶5(图3A)。
(4)使用通常的曝光法在除去了所希望位置的光刻胶后，用刻蚀法除去氮化硅膜4、衬垫氧化膜2和硅衬底1的一部分后，形成相对硅衬底1具有大约100度左右角度的硅衬底1表面的侧壁(图3B)。这时，在沟下的半导体衬底上形成几十nm以下的曲率半径。
(5)用化学气相淀积(CVD)法、溅射法等淀积硅氧化膜等的绝缘膜，并对沟内部进行埋入(以下，‘叫做埋入绝缘膜’6或‘第2硅氧化膜’)(图3C)。
(6)此外，由于这些用化学气相淀积法、溅射法等制作的硅氧化膜等一般说都是比较粗的膜，故淀积埋入绝缘膜后，在1000℃前后的氧化气氛中使硅衬底1在10～65nm的范围内氧化，形成热氧化膜7(或‘第1硅氧化膜(层)’)(图3D)。
(7)使用化学机械研磨(CMP)法或干蚀法刻蚀埋入绝缘膜6(图3E)。在这种情况下，用作防止氧化膜的氮化硅膜4变成为刻蚀阻止层，具有防止氮化硅膜4下的硅衬底1被刻蚀的作用(图3F)。
(8)接着，采用除去氮化硅膜4和衬垫氧化膜2的办法完成沟埋入构造。之后，形成热氧化膜8，形成栅极电极9、电容器电极19、布线16、绝缘膜15和17等，完成半导体元件(图3G)。
在图3G中，10是侧壁，11是漏层或源层，12是阱层，13是绝缘膜，14是栓，18是电介质膜。
[有源区宽度和物理性质之间的关系]
在如上述那样制造的半导体元件中，研究了有源区宽度(元件形成区域的宽度)D和物理性质(例如漏泄电流的发生、剪切应力)之间的关系。
                          表1
    氧化时间                                                          有源区域宽度
    2μm     4μm     8μm     16μm
    5分钟     ○     ○     ×     ×
    10分钟     ×     ×     ×     ×
表1是在上述制造方法的工序(6)中，使在1000℃的氧化气氛中的硅衬底的氧化时间5分钟、10分钟这样地进行变化，来改变MOS型晶体管的有源区宽度的同时，对结漏泄电流特性的有源区宽度(参看图4)依赖性进行归纳的结果。表中的○×的判定是：在电流值小于容许值的情况下定为○，在超过了容许值的情况下就定为×。在氧化时间为5分钟时，在有源区宽度大于8微米的情况下，将发生异常漏泄电流，在氧化时间为10分钟时，在所有的有源区宽度下都发生了异常漏泄电流。
其次，把在上述氧化条件下，在把沟宽度作成为1微米的情况下的硅衬底上发生的应力用模拟方法进行解析后的结果示于图5。在图5的横轴上示出了有源区宽度，在纵轴上示出了沟下端部分的剪切应力。另外，所谓评价剪切应力的沟下端部分，是沟的R部分附近(在图4中，标记为‘应力评价部位’的地方)。
在图5中，○、●表示氧化时间为5分钟，□、■表示氧化时间为10分钟的结果。○和□在表1中分别表示未发生异常漏泄电流，而●和■在表1中表示已经发生了异常漏泄电流的情况。
由图5的结果可知，在发生应力中存在着有源区宽度依赖性，有源区宽度越大，发生应力就越大。例如，在氧化时间为5分钟的情况下，在有源区宽度为2微米时，发生应力为850MPa，在4微米时为900MPa，在8微米时为950MPa。此外，在氧化时间为10分钟时，若有源区宽度为2微米则发生应力为950MPa，若为4微米以上，发生应力则变成为1050MPa以上。此外，由●和■(在表1中发生了异常漏泄电流)的曲线可知，在大约950MPa的应力发生时将产生异常漏泄电流。
[有源区宽度、曲率半径、热氧化量的关系]
其次，用模拟法对在本SGI构造中被看作是决定应力的有源区宽度D、硅衬底中的沟的下端部分的曲率半径R和改变沟内壁的热氧化膜的氧化量T，在沟下端部分处在硅衬底上发生的应力进行解析，求解超过950MPa时的关系。其结果示于图1B。横轴表示热氧化膜厚度(T)，纵轴表示有源区宽度(D)。此外，图中还示出了沟下的硅衬底的曲率半径从0.04微米到0.06微米这一范围的结果。另外，热氧化膜厚度是在沟宽的中央部分的值。由图1B可知，如不断增加氧化量，则可容许的有源区宽度将变小，而如减小曲率半径，则可容许的有源区宽度也将变小。
其次，对图1A所示的有源区宽度D(微米)、热氧化膜厚度T(微米)、沟下端部分的曲率半径R(微米)之间的关系求解的结果，得到了式(1)。
D＜0.4(-100R+7)-1(-230T+14.5)  ............(1)
已经判明，用于消除掩埋氧化膜的‘小孔’的热氧化量，经验性地说必须大于0.01微米。因此，在本SGI构造中，要想防止漏泄电流增大，在式(1)中，由于热氧化膜厚度T大于0.01微米，故结果就变成为必须在满足
D＜0.4(-100R+7)-1(-230T+14.5)  ............(1)
的范围内来决定D、T、R。
另外。式(1)不仅对致密氧化的情况，对此后进行氧化的情况也是有效的。
此外，如图6所示，在考虑到沟宽为0.25微米以下的元件隔离的时候，若考虑掩埋氧化膜6的有效距离，则沟的角度对于硅衬底表面实质上将变成为约100度的角度。此外，沟的深度约为0.35微米。若从这些值来计算沟底的长度，则约为0.126微米。因此，沟下的硅衬底的曲率半径R实质上不可能形成0.063微米以上。若从该值用式(1)，用最低的氧化量(T)0.01微米计算可容许的有源区宽度(D)，则约为16微米。此外，可容许的热氧化量(T)，根据图1B，将处于0.01微米以上0.065微米不到的范围。
本文中所说的有源区宽度(D)，若以平面布局来表示，有示于图7的那种例子，不论在哪一个例子中，都指的是各个图形的最大宽度。
另外，有源区宽度(D)的下限值是最小加工尺寸，通常是大于0.25微米，但是，也不能说0.1微米或0.05微米是不可能的。
用以下的实施例更为具体地说明本发明。
实施例1
在硅衬底的表面上在800℃进行热氧化形成厚度约10nm的衬垫(pad)氧化膜，再在其上边用通常的方法淀积厚度约150nm的氮化硅膜。在氮化硅膜的上边形成光刻胶，在用通常的曝光法除去了所希望位置的光刻胶后，用刻蚀法除去其下边的氮化硅膜、衬垫氧化膜和硅衬底的一部分，形成浅沟。这时，沟的下端部分的R形成为0.05微米。
其次，用CVD法向沟内淀积硅氧化膜(层)，形成埋入绝缘层。然后，变成约1000℃，在氧化气氛中进行氧化，在沟的内壁部分上形成热氧化膜(层)。
用CMP法对埋入绝缘膜的超过了沟的上部进行深刻蚀，再除去氮化硅膜和衬垫氧化膜形成埋沟构造。然后，在其上边形成栅极电极、电容器电极、布线和绝缘膜，如图3G所示那样，形成了半导体元件。在这种情况下，有源区宽度(D)为2微米，沟的热氧化量T为0.03微米。R、T、D的关系满足式(1)的条件，没有发生‘小孔’，布线或电极膜的图形化时没有不合格，漏泄电流在容许值以下。
比较例1
除使R为0.05微米，D为18微米，T为0.03微米之外，经与实施例1相同的处理制成半导体元件。在这样制成的半导体元件中发生了异常的漏泄电流。
倘采用本发明，则可以提供在具有沟隔离构造的半导体元件中，不会发生漏泄电流异常的半导体元件及其制造方法。

Claims (6)

1.一种在半导体衬底的一个主面上具备多个有源区和元件隔离区域的半导体元件，其特征是：
上述元件隔离区域具有设于上述半导体衬底上的沟，使该沟进行热氧化在沟的内壁上形成的热氧化层和埋入到上述沟内的绝缘物层，
上述有源区宽度D(微米)和上述沟的热氧化量T(微米)和上述沟的下端部分的曲率半径R之间的关系，满足下式(1)：
D＜0.4(-100R+7)-1(-230T+14.5)  ............(1)
其中，T大于0.01(微米)。
2.权利要求1所述的半导体元件，其特征是：
上述半导体衬底是硅衬底，上述热氧化层和上述绝缘物层是硅氧化层。
3.权利要求1或2所述的半导体元件，其特征是：热氧化量T处于0.01微米≤T＜0.065微米的范围内。
4.权利要求1或2所述的半导体元件，其特征是：热氧化量T处于0.01微米≤T＜0.065微米的范围内，且有源区宽度D在16微米以下。
5.一种在半导体衬底的一个主面上具备多个有源区和元件隔离区域的半导体元件的制造方法，该方法由下述工序组成：
(a)在半导体衬底上形成衬垫氧化膜和氮化硅膜，从要形成上述元件隔离区域的部位除去上述半导体衬底的一部分，形成下端部分曲率半径为R的沟的工序；
(b)向上述沟内埋入绝缘物，形成埋入绝缘膜的工序；
(c)使上述半导体衬底氧化，并在上述沟内形成热氧化膜，使得上述有源区宽度D(微米)和上述沟的热氧化量T(微米)和上述沟的下端部分的曲率半径R之间的关系满足下述式(1)的工序：
D＜0.4(-100R+7)-1(-230T+14.5)  ............(1)
其中，T大于0.01微米；以及
(d)除去上述埋入绝缘膜、上述氮化硅膜和衬垫氧化膜的工序。
6.权利要求5所述的半导体元件的制造方法，其特征在于，上述形成沟的工序由下述工序组成：
(a)使上述半导体衬底的一个主面热氧化形成衬垫氧化膜的工序；
(b)在上述衬垫氧化膜的上边形成氮化硅膜的工序；
(c)在上述氮化硅膜的上边形成光刻胶的工序；
(d)在除去形成上述元件隔离区域部位的上述光刻胶之后，除去氮化硅膜、上述衬垫氧化膜，再除去上述半导体衬底的一部分，形成下端部分曲率半径为R的沟的工序。
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