CN1197142C - 具有浅隔离槽的半导体器件 - Google Patents

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Abstract

用于形成具有用于隔离元件区域的隔离槽的半导体器件的方法包括以下步骤：在硅衬底上形成基底氧化膜和氮化硅膜，用氮化硅膜作掩模形成隔离槽，在隔离槽中依次形成热氧化膜、CVD氧化膜和偏置氧化膜，去掉硅衬底的特定位置上的膜，留下用氧化膜填充的隔离槽。偏置氧化膜是用高密度等离子体CVD技术形成的。硅表面用CVD氧化膜保护，在高密度CVD步骤过程中不受等离子体损坏，由此获得晶体管的优异特性。

Description

具有浅隔离槽的半导体器件
技术领域
本发明涉及具有浅隔离槽的半导体器件，特别涉及形成用于在LSI中的器件元件之间隔离的浅隔离槽的技术。
背景技术
在浅隔离槽(STI)技术中，用于形成诸如晶体管的器件元件的元件区域用浅隔离槽彼此隔离。在使用STI技术的动态随机存取存储器(DRAM)中，例如，浅槽的尺寸已经随着器件元件的减少和用于LSI的制造技术的改进而大大减小。
图1和2表示在浅隔离槽的位置上在其制造步骤中半导体器件的例子。图1中，在硅衬底31上依次形成厚度大约为200埃的硅氧化膜(或基底氧化膜)32和厚度为0.15微米(μm)的掩模硅氮化(SiN)膜33，然后形成具有掩模图形的光刻胶膜(未示出)。接着，使用光刻胶膜做掩模，选择腐蚀掩模氮化膜33和基底氧化膜32，从而暴露一部分硅衬底31，然后，干法腐蚀硅衬底31到特定深度，从而形成用于器件元件隔离的浅隔离槽34。
之后，用低压化学气相淀积(LPCVD)在隔离槽34内部和其附近形成具有特定厚度的硅氧化膜35，接下来，对位于虚线“A”上面的CVD氧化膜35和掩模氮化膜33部分进行化学机械抛光(CMP)。然后，对CVD氧化膜35、掩模氮化膜33和热氧化膜32进行湿法腐蚀，用于去掉位于虚线“B”上面的CVD氧化膜35、掩模氮化膜33和热氧化膜32部分，从而暴露硅衬底11的表面，并留下在浅隔离槽34内部的CVD氧化膜35和热氧化膜32的部分。
然后，如图2所示，在硅衬底11的暴露表面上形成栅氧化膜37，接着是另一CVD步骤，在CVD氧化膜35和栅氧化膜37上形成多晶硅(多晶硅)膜38。也可以形成非晶硅膜代替多晶硅膜38。
半导体器件的当前制造技术可以形成宽度约为0.5μm的浅隔离槽。但是，如果在LSI中要形成的隔离槽的宽度小于0.4μm，例如在0.25μm设计规则的情况下，如此制造的LSI具有如下缺陷。
如图1中示意性的表示，由于不希望的各向异性淀积而使自遮蔽现象经常发生在CVD氧化膜35的淀积步骤中，其中CVD氧化膜35在从水平方向看的浅隔离槽34的中心部分中含有空隙。如果空隙36，如图2中所示，在湿法腐蚀之后留下来，则CVD多晶硅膜38被接收在空隙36中，从而形成不希望的硅区域39。硅区域39可能引起栅极之间的短路故障，例如，在形成在硅区域39上的互连图形中。简言之，STI技术在用于器件元件的精细图形的情况下由于CVD氧化膜35的空隙而可能涉及短路故障。
现在期望使用高密度等离子体CVD(HDP-CVD)技术通过同时进行氧化膜35的淀积和腐蚀来解决当前STI技术中的上述问题。HDP-CVD技术一般使用低压等离子体，其中电子密度设计在大约1012和1014之间，从而增加电子的平均自由路程，同时给衬底施加偏置电压，从而进一步增加电子的平均自由程的垂直分量。
在这项技术中，淀积氧化膜的较大厚度减去腐蚀氧化膜的较小厚度，提供具有比普通CVD膜高的密度的得到的氧化膜(这以下称为偏置氧化膜)的中度淀积，这适用于具有较小宽度的浅隔离槽。也可以使用感应耦合等离子体或电子回旋等离子体作为用于HDP-CVD工艺的等离子体源。
虽然提出的HDP-CVD技术提供能够有效地淀积在具有高高宽比的隔离槽中的具有较高密度的偏置氧化膜，但是具有如此形成的隔离槽的MOS器件有时会出现MOS晶体管的电流-电压特性变化的缺陷。
发明内容
鉴于上述原因，本发明的目的是提供使用改进的HDP-CVD工艺制造包括小宽度的隔离槽的半导体器件的方法。
本发明的另一目的是提供具有改进隔离槽的半导体器件，能够抑制晶体管的电流-电压特性的变化。
本发明提供制造半导体器件的方法，包括以下连续步骤：腐蚀硅衬底的表面区域，形成隔离槽；在隔离槽的内壁上形成热氧化膜；至少在热氧化膜上淀积CVD氧化膜；用高密度等离子体CVD技术淀积偏置氧化膜，叠加在包括隔离槽的内部的硅衬底上；去掉保持在硅衬底的特定位置上的至少一部分偏置氧化膜，留下至少用偏置氧化膜填充的隔离槽；形成用隔离槽彼此分离的多个元件区域。
本发明还提供半导体器件，包括：其上具有隔离槽的硅衬底，和用隔离槽彼此分离的多个元件区域，隔离槽在其中包括从隔离槽的底表面依次淀积的热氧化膜、CVD氧化膜和偏置氧化膜，偏置氧化膜具有比CVD氧化膜高的密度。
根据本发明的半导体器件和用本发明的方法制造的半导体器件，晶体管的电流-电压特性提高了，这是因为在HDP-CVD步骤之前用CVD步骤淀积的氧化膜在HDP-CVD步骤过程中保护热氧化膜，并从而保护硅表面，由此硅表面未暴露于HDP，并被保护不经受HDP。
附图说明
从下面参照附图的描述使本发明的上述和其它目的、特点和优点将更明显。
图1是具有隔离槽的常规半导体器件在其制造步骤中的剖面图；
图2是图1的半导体器件在下一步骤的剖面图；
图3是用HDP-CVD工艺制造的另一常规半导体器件的剖面图；
图4是图3的半导体器件在其下一步骤的透视图；
图5A-5D是根据本发明的实施例在其制造工艺的连续步骤的半导体器件的剖面图；
图6A-6D是在特定步骤的图5A-5D的半导体器件的放大部分剖面图；
图7A和7B是在特定步骤的图5A-5D的半导体器件的放大细节剖面图。
具体实施方式
在说明本发明的实施例之前，为了更好地理解本发明，首先说明在常规HDP-CVD技术中出现的缺陷。
参见图3，HDP-CVD工艺包括以下步骤：在硅衬底31上依次形成基底氧化膜32和掩模氮化硅膜33，然后在掩模氮化硅膜33上形成光刻胶图形(未示出)。用光刻胶图形做掩模，使用干法腐蚀选择腐蚀基底氧化膜32和掩模氮化膜33之后，用掩模氮化膜33作掩模，用干法腐蚀在硅衬底31上形成隔离槽34。接着，进行热氧化，在隔离槽34的内部形成硅氧化膜45，热氧化膜45从硅衬底31的顶部上的基底氧化膜32的边缘延伸，覆盖隔离槽34的侧壁和底壁。
然后，用HDP-CVD工艺在包括隔离槽34内部的整个表面上淀积偏置CVD氧化(SiO2)膜44。在HDP-CVD工艺中，在淀积偏置氧化膜44的同时，腐蚀热氧化膜45。特别是，在HDP-CVD工艺过程中，热氧化膜45在隔离槽34的顶角区43上被很强地腐蚀，从而硅衬底31的表面区域在顶角区43在隔离槽34的内部从热氧化膜45暴露。
参见图4，图4表示使用HDP-CVD工艺形成的半导体器件，该半导体器件包括MOS晶体管46，其栅42和源和漏极40和41沿着隔离槽34以彼此间隔关系设置。隔离槽34在晶体管46附近具有掩模氧化膜33、基底氧化膜32和偏置氧化膜44被深腐蚀的位置。
在得到的MOS晶体管46中发现，由于在隔离槽34的顶角区43的硅衬底31的暴露表面而引起漏极电流与栅电压的依存关系变化使晶体管特性被破坏。设计本发明就是为了防止硅表面暴露于隔离槽中，如下所述。
下面参照附图详细说明本发明的实施例。参见表示本实施例的制造工艺步骤的图5A，在硅衬底11上依次形成200埃厚的基底氧化膜12和0.15微米厚的掩模氮化膜13，接下来是在掩模氮化膜13上形成光刻胶图形19的步骤。然后，用光刻胶图形19作掩模，对掩模氮化膜13和基底氧化膜12进行选择腐蚀，从而暴露硅衬底11的表面区域。另外，对硅衬底11的暴露区域进行干法腐蚀，从而形成深度为0.4μm和宽度等于或小于0.4μm的隔离槽14。在这一步骤中膜的细节在图6A中示出了，其中基底氧化膜12、掩模氮化膜13和光刻胶图形19确定基本上与隔离槽14的侧壁齐平的边缘。
然后，如图6B所示，在例如1100℃的温度在隔离槽14的表面上形成具有优异覆盖特性的1000埃厚的热氧化膜15。热氧化膜15从基底氧化膜12的齐平边缘延伸，并覆盖隔离槽14的侧壁和底壁。热氧化膜15的厚度最好在200和600埃之间，以便有效保护硅表面并且不形成鸟嘴。
接着，用LPCVD技术和高温氧化技术一起，在包括热氧化膜15和掩模氮化膜13的表面的晶片整个表面上淀积薄CVD氧化膜16，如图5B所示。图6C表示薄CVD氧化膜16的细节部分，其中CVD氧化膜16覆盖晶片的整个表面，直接覆盖热氧化膜15和掩模氮化膜13。
另外，在大约200和大约400℃之间的温度，和在大约1和大约10mmTorr之间的压强，使用偏置淀积系统，用HDP-CVD技术在隔离槽14中和晶片的另一部分上淀积偏置氧化膜17。在该步骤中，适中地淀积偏置氧化膜17，同时用低压等离子体腐蚀基本上完全去掉CVD氧化膜16，在偏置氧化膜17的边缘的倾斜角大约为45°。偏置氧化膜17形成在隔离槽14中和隔离槽14附近的掩模氮化膜13上。倾斜角取决于偏置功率，在偏置功率1500瓦时倾斜角约为40°，在3500瓦时约为45°，在5000瓦时约为50°。然后，对偏置氧化膜17进行CMP(化学机械抛光)步骤，从而得到偏置氧化膜17的基本上平坦的表面，如图5D所示，其中用于接收MOS晶体管的元件区域20被隔离槽14分离。
图7A表示在图6D的步骤半导体器件的细节，其中表示了除了隔离槽14的底部以外，CVD氧化膜16基本上被完全去掉，而热氧化膜15由于受CVD氧化膜16的保护而基本上保留下来。留下的热氧化膜15有效地保护硅表面在HDP-CVD工艺过程中不受等离子体破坏。
淀积的CVD氧化膜16的厚度最好在大约100和大约600埃之间，在大约200和大约400埃之间则更好。虽然大厚度提供热氧化膜15的更强的保护和为MOS晶体管或其栅氧化膜提供优异特性，但是厚度约为600埃的CVD氧化膜16可能引起隔离槽的较高高宽比，使偏置氧化膜17的覆盖率降低。
在图7A的步骤之后，通过使用加热的磷酸的湿法腐蚀而腐蚀掩模氮化膜13，然后通过使用氢氟酸的湿法腐蚀而腐蚀基底氧化膜12，由此得到图7B所示的结构。在该结构中，半导体器件的隔离槽14中包括依次形成在隔离槽14的底表面上的热氧化膜15、CVD氧化膜16和偏置氧化膜17。CVD氧化膜15一般用HDP-CVD工艺从隔离槽14的其它部分例如其侧壁被去掉。
如上所述，在本发明的实施例中，HDP-CVD工艺提供在隔离槽14中的高密度的偏置氧化膜17，而CVD氧化膜16保护热氧化膜15，从而保护硅表面不受HDP-CVD的等离子体损坏。通过该技术，即使在隔离槽具有等于或大于1.5的高宽比的情况下，HDP-CVD工艺也不会使晶体管特性下降。本例的工艺可以适用于0.25μm或0.18μm设计规则的半导体器件。
CVD氧化膜16提供的另一优点是，在制造工艺的中间步骤进行的晶片的传送过程中保护掩模氮化膜13不受静电吸附。一般情况下，晶片是通过载运器以晶片的上表面在载运器上的方式传送的，如果氮化硅膜不被CVD氧化膜覆盖，在晶片的传送过程中由于静电电荷积累在氮化硅膜上而引起静电吸附。
除了MOS器件之外，本发明的方法还可适用于双极晶体管器件、快闪存储器、DRAM。
上面的实施例只是为了举例而描述的，本发明不限于上述实施例，在不脱离本发明的范围的情况下，本领域技术人员是很容易做出各种修改或改变。

Claims (5)

1、一种制造半导体器件的方法，所述半导体器件具有形成在硅衬底(11)上的隔离槽(14)，用于隔离各器件元件，所述方法的特征在于包括步骤：在所述隔离槽(14)的内壁上连续形成热氧化膜(15)、CVD氧化膜(16)和偏置氧化膜(17)，并且去掉保持在所述硅衬底的特定位置上的至少一部分所述偏置氧化膜，其中所述偏置氧化膜的密度高于所述CVD氧化膜，并且其中所述热氧化膜(15)和所述CVD氧化膜(16)覆盖所述隔离槽(14)的顶角区。
2、根据权利要求1所述的方法，其中所述热氧化膜的厚度在大约200和600埃之间。
3、根据权利要求1所述的方法，其中所述CVD氧化膜的厚度在100和600埃之间。
4、根据权利要求1所述的方法，还包括加热所述硅衬底，从而在所述硅衬底上形成基底氧化膜的步骤。
5、根据权利要求1所述的方法，其中所述去掉步骤包括化学机械抛光。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652931B1 (en) 2012-10-08 2014-02-18 Shanghai Huali Microelectronics Corporation Method of dual-depth STI formation

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031264A (ja) 1998-07-08 2000-01-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000323563A (ja) 1999-05-14 2000-11-24 Nec Corp 半導体装置の製造方法
JP2001035808A (ja) * 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
KR100419753B1 (ko) * 1999-12-30 2004-02-21 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US6362098B1 (en) 2001-02-28 2002-03-26 Motorola, Inc. Plasma-enhanced chemical vapor deposition (CVD) method to fill a trench in a semiconductor substrate
US6798038B2 (en) * 2001-09-20 2004-09-28 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device with filling insulating film into trench
JP2004152851A (ja) * 2002-10-29 2004-05-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE10311312B4 (de) 2003-03-14 2007-08-16 Infineon Technologies Ag Isolatorstruktur und Verfahren zur Erzeugung von Isolatorstrukturen in einem Halbleitersubstrat
CN100449799C (zh) * 2004-09-29 2009-01-07 晶元光电股份有限公司 发光二极管的封装基板的形成方法
KR100745987B1 (ko) 2005-08-09 2007-08-06 삼성전자주식회사 반도체 소자의 트렌치 소자 분리 영역 제조 방법
CN101593717B (zh) * 2008-05-28 2011-06-01 上海华虹Nec电子有限公司 浅沟槽隔离结构的制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425433A (en) 1987-07-21 1989-01-27 Matsushita Electric Ind Co Ltd Manufacture of semiconductor device
JPH02294050A (ja) 1989-05-09 1990-12-05 Sony Corp トレンチ埋め込み方法
JP2563206B2 (ja) 1989-07-17 1996-12-11 日本電信電話株式会社 半導体集積回路装置の製造方法
JPH04106923A (ja) 1990-08-27 1992-04-08 Sony Corp バイアスｅｃｒ―ｃｖｄ法による埋め込み方法
JP4195734B2 (ja) * 1996-06-10 2008-12-10 テキサス インスツルメンツ インコーポレイテツド 集積回路のトレンチ分離製作方法
US5726090A (en) * 1997-05-01 1998-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-filling of O3 -TEOS for shallow trench isolation
US6001706A (en) * 1997-12-08 1999-12-14 Chartered Semiconductor Manufacturing, Ltd. Method for making improved shallow trench isolation for semiconductor integrated circuits
JPH11220017A (ja) 1998-01-30 1999-08-10 Mitsubishi Electric Corp 半導体装置とその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8652931B1 (en) 2012-10-08 2014-02-18 Shanghai Huali Microelectronics Corporation Method of dual-depth STI formation

Also Published As

Publication number Publication date
KR100311708B1 (ko) 2001-11-02
JPH11233614A (ja) 1999-08-27
EP0936665A1 (en) 1999-08-18
KR19990072666A (ko) 1999-09-27
CN1226743A (zh) 1999-08-25
JP3262059B2 (ja) 2002-03-04
TW400640B (en) 2000-08-01
US6599811B1 (en) 2003-07-29

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C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030328

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20030328

Address after: Kawasaki, Kanagawa, Japan

Applicant after: NEC Corp.

Address before: Tokyo, Japan

Applicant before: NEC Corp.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS KANSAI CO., LTD.

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kawasaki, Kanagawa, Japan

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050413

Termination date: 20140212