KR19990072666A - 쉘로우아이솔레이션트랜치를갖는반도체장치 - Google Patents

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Abstract

소자 영역들(20)의 분리를 위해 아이솔레이션 트랜치(14)를 갖는 반도체 장치를 형성하는 방법은 실리콘 기판(11) 상에 패드 산화막(12) 및 실리콘 질화막(13)을 형성하는 단계, 실리콘 질화막을 마스크로 하여 아이솔레이션 트랜치(14)를 형성하는 단계, 아이솔레이션 트랜치(14) 내에 열 산화막(15), CVD 산화막(16) 및 바이어스 산화막(17)을 연속 형성하는 단계, 실리콘 기판(11)의 특정 높이 이상에 존재하는 막을 제거하고 아이솔레이션 트랜치(14) 내에 산화막(15, 16 및 17)을 남겨두는 단계를 포함한다. 바이어스 산화막(17)은 고밀도 플라즈마 CVD 기술에 의해 형성된다. 실리콘 표면은 고밀도 CVD 단계 중에 플라즈마 손상에 대해 CVD 산화막(16)에 의해 보호됨으로써, 우수한 트랜지스터 특성을 획득한다.

Description

쉘로우 아이솔레이션 트랜치를 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING A SHALLOW ISOLATION TRENCH}
본 발명은 쉘로우 아이솔레이션 트랜치(shallow isolation trench)를 갖는 반도체 장치에 관한 것으로, 특히 LSI에서 장치 소자들 간의 분리를 위한 쉘로우 아이솔레이션 트랜치를 형성하기 위한 기술에 관한 것이다.
쉘로우 트랜치 아이솔레이션(STI) 기술에서는, 트랜지스터와 같은 장치 소자들을 형성하기 위한 소자 영역들이 쉘로우 트랜치를 이용하여 서로로부터 분리된다. STI 기술을 이용한 다이나믹 랜덤 억세스 메모리(DRAM)에서는, 예를 들면, 장치 소자의 수가 감소하고 LSI의 제조 기술이 향상됨에 따라 쉘로우 트랜치의 크기가 작아지는 추세이다.
도 1 및 도 2는 쉘로우 아이솔레이션 트랜치의 위치에서 제조 단계에 있는 반도체 장치의 예를 도시한다. 도 1에서, 약 200 옹스트롬의 두께를 갖는 실리콘 산화막(또는 패드 산화막; 32) 및 0.15 마이크로미터(㎛)의 두께를 갖는 마스크 실리콘 질화(SiN)(33)막이 실리콘 기판(31) 상에 연속 형성되고, 후속하여 마스크 패턴을 갖는 포토레지스트막(도시되어 있지 않음)이 형성된다. 그 다음, 마스크 질화막(33) 및 패드 산화막(32)이 포토레지스트막을 마스크로 하여 선택적으로 에칭됨으로써 실리콘 기판(31)의 일부가 노출되고, 후속하여 장치 소자의 분리를 위한 쉘로우 아이솔레이션 트랜치(34)를 형성하기 위해 소정 깊이로 건식 에칭된다.
그 다음, 저압 화학 기상 성장(low pressure chemical vapor deposition; LPCVD) 법에 의해, 아이솔레이션 트랜치(34)의 내부 및 그 주변에 소정의 두께를 갖는 산화막(35)이 형성된 후, 점선 "A"위에 배치된 CVD 산화막(35) 및 마스크 질화막(33)의 일부가 화학 기계 연마(CMP) 처리된다. 연속하여, CVD 산화막(35), 마스크 질화막(33) 및 열 산화막(32)이 습식 에칭(wet etching)되어 점선 "B" 상에 배치된 CVD 산화막(35), 마스크 질화막(33) 및 열 산화막(32)의 일부가 제거됨으로써 실리콘 기판(11)의 표면이 노출되고 쉘로우 아이솔레이션 트랜치(34) 내에 CVD 산화막(35) 및 열 산화막(32)의 일부가 남게된다.
그 후, 도 2에 도시된 바와 같이, 실리콘 기판(11)의 노출면 상에 게이트 산화막(37)이 형성된 다음, CVD 산화막(35) 및 게이트 산화막(37) 상에 다결정 실리콘(폴리실리콘) 막(38)을 형성하는 또 다른 CVD 단계가 행해진다. 폴리실리콘막(38) 대신에 비결정 실리콘막이 형성될 수 있다.
반도체 장치의 현 제조 기술은 약 0.5㎛의 폭을 갖는 쉘로우 아이솔레이션 트랜치를 형성하는 것이 가능하다. 그러나, 0.25㎛ 디자인 규칙의 경우 등에서, LSI 내에 형성될 아이솔레이션 트랜치의 폭이 0.4㎛ 이하이면, 이렇게 제조된 LSI는 아래와 같은 결함을 갖는다.
도 1에서 예시적으로 도시한 바와 같이, CVD 산화막(35)의 성장 단계에서 바람직하지 않은 이방성 성장에 기인하는 셀프-쉐도잉 현상(self-shadowing plenomenon)이 종종 초래되는데, 이로인해, CVD 산화막(35)은 수평 방향에서 보았을 때 쉘로우 아이솔레이션 트랜치(34)의 중앙 부분에 공동을 갖게된다. 공동(36)이, 도 2에 도시된 바와 같이, 습식 에칭이 끝난 후에 남아있으면, CVD 폴리실리콘막(38)이 공동(36) 내에 수용되어 바람직하지 않은 실리콘 영역(39)을 형성한다. 실리콘 영역(39)은, 예를 들면, 실리콘 영역(39) 상에 형성된 상호접속 패턴에서 게이트 전극들 간의 단락 사고를 야기시킬 수 있다. 간략히 말하면, STI 기술은 장치 소자의 미세 패턴의 경우 CVD 산화막(35)의 공동으로 인한 단락 사고를 수반할 수 있다.
고밀도의 플라즈마 CVD (HDP-CVD) 기술은 현재 산화막(35)의 성장 및 에칭을 동시 실행함으로써 현 STI 기술의 상기한 문제를 해결할 것으로 기대된다. HDP-CVD 기술은 일반적으로 저압 플라즈마를 사용하는데, 전자 밀도는 전자의 평균 자유 통로를 증가시키는 약 1012내지 약 1014으로 하고, 전자의 평균 자유 통로의 수직 성분을 더욱더 증대시키기 위해 기판에 바이어스 전압을 인가하도록 고안되어 있다.
이 기술에서는, 더 두껍게 피착된 산화막에서 산화막을 더 적게 에칭하는 것은 통상의 CVD 막보다 고밀도를 갖는 산화막(이하, 바이어스 산화막으로 부름)의 적당한 피착을 제공하는데, 이는 더 작은 폭을 갖는 쉘로우 아이솔레이션 트랜치에 적당하다. 유도 결합 플라즈마 또는 전자 사이클로트론(electron cyclotron) 플라즈마가 HDP-CVD 프로세스를 위한 플라즈마 소스로서 사용될 수 있다.
제안된 HDP-CVD 기술이 높은 종횡비를 갖는 아이솔레이션 트랜치 내에 효과적으로 성장될 수 있는, 고밀도를 갖는 바이어스 산화막을 제공한다 해도, 이렇게 형성된 아이솔레이션 트랜치를 갖는 MOS 장치는 MOS 트랜지스터의 전류-전압 특성이 변하는 결함을 수반하기도 한다.
상기한 관점에서, 본 발명의 목적은 개선된 HDP-CVD 프로세스를 이용함으로써, 더 작은 폭을 갖는 아이솔레이션 트랜치를 포함하는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 트랜지스터의 전류-전압 특성의 변화를 억제할 수 있는 개선된 아이솔레이션 트랜치를 갖는 반도체 장치를 제공하는 것이다.
본 발명은 아이솔레이션 트랜치를 형성하기 위해 실리콘 기판의 표면 영역을 에칭하는 단계, 아이솔레이션 트랜치의 내벽 상에 열 산화막을 형성하는 단계, 적어도 열 산화막 상에 CVD 산화막을 퇴적하는 단계; 고밀도 플라즈마 CVD 기술에 의해 아이솔레이션 트랜치의 내부를 포함하여 상기 실리콘 기판 위에 바이어스 산화막을 퇴적하는 단계, 실리콘 기판의 특정 높이 이상에 존재하는 적어도 바이어스 산화막의 일부를 제거하고 아이솔레이션 트랜치 내에 적어도 바이어스 산화막을 남겨두는 단계, 및 아이솔레이션 트랜치에 의해 분리된 복수의 소자 영역들을 형성하는 단계를 포함하여, 반도체 장치를 제조하는 방법을 제공한다.
본 발명은 또한 상부에 아이솔레이션 트랜치를 갖는 실리콘 기판, 및 아이솔레이션 트랜치에 의해 서로로부터 분리된 복수의 소자 영역을 포함하는 반도체 장치를 제공하는데, 상기 아이솔레이션 트랜치는 아이솔레이션 트랜치의 저면에서부터 순차 퇴적되는 열 산화막, CVD 산화막, 및 CVD 산화막보다 고밀도를 갖는 바이어스 산화막을 포함한다.
본 발명의 방법에 의해 제조된 반도체 장치에 따르면, 트랜지스터의 전류-전압 특성은 HDP-CVD 단계 이전에 CVD 단계에 의해 퇴적된 산화막이 HDP-CVD 단계 중에 열 산화막을 보호하고, 다음으로 실리콘 표면을 보호함으로써, 실리콘 표면이 HDP에 노출되지 않고 보호된다.
본 발명의 상기한 목적 및 다른 목적, 특징 및 이점들은 첨부된 도면을 참조하여 다음의 설명으로부터 명백해질 것이다.
도 1은 제조 단계에 있는 아이솔레이션 트랜치를 갖는 종래의 반도체 장치의 단면도.
도 1는 다음 단계의 도 1의 반도체 장치의 단면도.
도 3은 HDP-CVD 프로세스에 의해 제조된 또 다른 종래의 반도체 장치의 단면도.
도 4는 다음 단계의 도 3의 반도체 장치의 사시도.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 제조 프로세스의 연속 단계의 반도체 장치의 단면도.
도 6a 내지 도 6d는 특정 단계에서의 도 5a 내지 도 5d의 반도체 장치의 학대된 부분적 단면도.
도 7a 내지 도 7b는 특정 단계에서의 도 5a 내지 도 5d의 반도체 장치의 확대된 상세한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판
12 : 패드 열 산화막
14 : 아이솔레이션 트랜치
15 : 열 산화막
16 : CVD 산화막
17 : 바이어스 산화막
20 : 소자 영역
본 발명의 실시예를 설명하기 전에, 종래의 HDP-CVD 기술에서 야기되는 결함을 본 발명의 이해를 돕기 위해 설명한다.
도 3을 참조하면, HDP-CVD 프로세스는 실리콘 기판(31) 상에 패드 실리콘 산화막(32) 및 마스크 실리콘 질화막(33)을 순차 형성한 후, 마스크 질화막(33) 상에 포토레지스트 패턴(도시되어 있지 않음)을 형성하는 단계를 포함한다. 포토레지스트 패턴을 마스크로 한 건식 에칭(dry etching)에 의해 패드 산화막(32) 및 마스크 실리콘 질화막(33)을 선택적으로 에칭한 후, 마스크 질화막(33)을 마스크로 이용한 건식 에칭에 의해 실리콘 기판(31) 상에 아이솔레이션 트랜치(34)를 형성한다. 그 후, 열산화가 수행되어 아이솔레이션 트랜치(34) 내에 실리콘 산화막(45)이 형성되고, 상기 열 산화막(45)은 실리콘 기판(31)의 상부상의 패드 산화막(32)의 에지로부터 아이솔레이션 트랜치(34)의 측벽과 저면벽을 덮도록 연장된다.
그 다음, 아이솔레이션 트랜치(34)의 내부를 포함하는 전체 표면에 걸쳐서 HDP-CVD 프로세스에 의해 바이어스 CVD 산화(SiO2)막(44)이 퇴적된다. 이 HDP-CVD 프로세스에 의해, 바이어스 산화막(44)이 피착되고 열 산화막(45)이 에칭된다. 특히, 열 산화막(45)이 HDP-CVD 프로세스 중에 아이솔레이션 트랜치(34)의 상부 모서리 영역(43)에서 강하게 충격을 받음으로써, 실리콘 기판(31)의 표면 영역이 아이솔레이션 트랜치(34) 내의 열 산화막(45)으로부터 상부 모서리 영역(43)이 노출된다.
HDP-CVD 프로세스를 이용하여 형성된 반도체 장치를 도시하는 도 4를 참조하면, 반도체 장치는 게이트(42), 및 아이솔레이션 트랜치(34)를 따라 서로 이격되어 배치된 소스 및 드레인 전극(40 및 41)을 갖는 MOS 트랜지스터(46)를 포함한다. 아이솔레이션 트랜치(34)는 트랜지스터(46) 주변에 마스크 질화막(33), 패드 산화막(32) 및 바이어스 산화막(44)이 에치 백되는 위치를 갖는다.
결과적인 MOS 트랜지스터(46)에서, 아이솔레이션 트랜치(34)의 상부 모서리 영역(43)에 있는 실리콘 기판(31)의 노출 표면으로 인한 드레인 전류의 게이트 전압 의존도의 변화때문에 트랜지스터 특성이 손상된다는 것이 밝혀졌다. 본 발명은 실리콘 표면이 하기와 같이 아이솔레이션 트랜치에 노출되는 것을 방지하기 위해 고안되었다.
지금부터 본 발명의 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 본 실시예의 제조 프로세스의 단계를 도시하는 도 5a를 참조하면, 200 옹스트롬 두께의 패드 산화막(12) 및 0.15 마이크로미터 두께의 마스크 질화막(13)이 실리콘 기판(11) 상에 순차 형성된 후, 마스크 질화막(13) 상에 포토레지스트 패턴(19) 형성된다. 후속하여, 마스크 질화막(13) 및 패드 산화막(12)이 포토레지스트 패턴(19)을 마스크로 하여 선택적으로 에칭되어 실리콘 기판(11)의 표면 영역을 노출시킨다. 또한, 실리콘 기판(11)의 노출된 영역은 건식 에칭되어 0.4㎛의 깊이 및 0,4㎛의 폭 또는 그 이하를 갖는 아이솔레이션 트랜치(14)를 형성한다. 이 단계에서 막에 대한 세부 사항은 도 6a에 도시되어 있는데, 도 6a에는 패드 산화막(12), 마스크 질화막(13) 및 포토레지스트 패턴(19)이 아이솔레이션 트랜치(14)의 측벽과 함께 실질적으로 평탄한 에지를 정의한다.
그런 다음, 도 6b에 도시된 바와 같이, 우수한 커버리지 특성을 갖는 1000 옹스트롬 두께의 열 산화막(15)이, 예를들면, 1100℃의 온도에서 아이솔레이션 트랜치(14)의 표면에 형성된다. 열 산화막(15)은 패드 산화막(12)의 컷 에지로부터 연장되고 아이솔레이션 트랜치(14)의 측벽과 저면벽을 덮는다. 열 산화막(15)의 두께는 실리콘 표면을 효과적으로 보호하고 버드 비크(bird's beak)를 형성하지 않도록 200 내지 600 옹스트롬 사이인 것이 양호하다.
연속하여, 얇은 CVD 산화막(16)이, 도 5b에 도시된 바와 같이, 고온 산화 기술(high temperature oxidation)과 함께 LPCVD 기술에 의해 열 산화막(15) 및 마스크 질화막(13)의 표면을 포함하여 웨이퍼의 전면상에 퇴적된다. 도 6c는 열 산화막(15) 및 마스크 질화막(13)을 직접 덮는 웨이퍼의 전면을 덮는 얇은 CVD 산화막(16)을 상세하게 도시하고 있다.
또한, 약 200 내지 약 400℃의 온도와, 약 1 내지 약 10mmTorr의 압력에서 바이어스 퇴적 시스템(bias deposition system)을 이용한 HDP-CVD 기술을 이용하여 아이솔레이션 트랜치(14) 및 웨이퍼의 다른 부분 상에 바이어스 산화막(17)이 퇴적된다. 이 단계에서, 바이어스 산화막(17)은 적당히 퇴적되고 CVD 산화막(16)이 바이어스 산화막(17)이 에지에서 경사 각도를 약 45°로 하여 저압 플라즈마 에칭을함으로써 실질적으로 완전하게 제거된다. 바이어스 산화막(17)은 아이솔레이션 트랜치(14) 내에 그리고 아이솔레이션 트랜치(14) 주변에 있는 마스크 질화막(13) 상에 형성된다. 경사각은 바이어스 파워에 의존하는데, 1500 와트의 바이어스 전력에는 약 40°이고, 3500 와트의 경우에는 약 45°이며, 5000 와트의 경우에는 약 50°이다. 그 후, 바이어스 산화막(17)은 도 5d에 도시된 바와 같이 바이어스 산화막(17)을 위해 실질적으로 평탄한 표면을 얻도록 CMP(화학-기계 연마) 처리된다. 상기한 도 5d에는 MOS 트랜지스터를 수용하기 위한 소자 영역(20)이 아이솔레이션 트랜치(34)에 의해 분리되어 있다.
도 7a는 도 6d의 단계에 있는 반도체 장치의 세부 사항을 도시하는데, 여기서 CVD 산화막(16)은 아이솔레이션 트랜치(14)의 저면을 제외하고 실질적으로 완전히 제거되는 반면, 열 산화막(15)은 CVD 산화막(16)에 의해 보호를 받기 때문에 실질적으로 원래대로 남아있는다. 남아있는 열 산화막(15)은 HDP-CVD 프로세스 중에 플라즈마 손상에 대하여 실리콘 표면을 효과적으로 보호한다.
퇴적된 CVD 산화막(16)의 두께는 약 100 내지 약 600 옹스트롬인 것이 바람직하고, 보다 바람직하게는 약 200 내지 약 400 옹스트롬인 것이 좋다. 600 옹스트롬이 넘는 두께를 갖는 CVD 산화막(16)은, 더 큰 두께가 열 산화막(15)의 더 강한 보호를 제공하고 MOS 트랜지스터 또는 게이트 산화막의 우수한 특성을 제공한다 해도, 바이어스 산화막(17)의 커버리지를 저하시키는 아이솔레이션 트랜치의 종횡비를 더 높게 야기시킬 수 있다.
도 7a의 단계 이후에, 마스크 질화막(13)은 가열된 인산을 이용한 습식 에칭을 이용하여 에칭되고, 그 다음 패드 산화막(12)이 수소 불화물을 이용한 습식 에칭에 의해 에칭됨으로써, 도 7b에 도시된 구조를 획득하다. 이러한 구조에서, 반도체 장치의 아이솔레이션 트랜치(14)는 그 내부에 아이솔레이션 트랜치(14)의 저면상에 연속하여 형성되는 열 산화막(15), CVD 산화막(16) 및 바이어스 산화막(17)을 포함한다. CVD 산화막(15)은 일반적으로 측벽과 같은 아이솔레이션 트랜치(14)의 다른 부분으로부터 HD-CVD 프로세스에 의해 제거된다.
상술한 바와 같이, 본 발명의 실시예에서, HDP-CVD 프로세스는 아이솔레이션 트랜치(14)에 고밀도를 갖는 바이어스 산화막(17)을 제공하는 반면 CVD 산화막(16)은 HDP-CVD에 의해서 플라즈마 손상에 대해 실리콘 표면을 보호하도록 열 산화막(15)을 보호한다. 이러한 기술에 의해, HDP-CVD 프로세스는 1.5 이상의 높은 종횡비를 갖는 아이솔레이션 트랜치의 경우에도 트랜지스터 특성을 저하하지 않는다. 본 실시예의 프로세스는 0.25㎛ 또는 0.18㎛ 고안 규칙의 반도체 장치에 적용될 수 있다.
CVD 산화막(16)은 제조 프로세스의 중간 단계에서 실행된 웨이퍼의 이송 중에 정전 흡수에 대해 마스크 질화막(13)을 보호하는 또 다른 이점이 있다. 일반적으로, 웨이퍼는 웨이퍼의 상부 표면이 캐리지 상에 놓인 상태로 캐리지에 의해 이송되는데, 웨이퍼의 이송 중에 이러한 이송은 실리콘 질화막이 CVD 산화막에 의해 덮여있지 않은 경우 실리콘 질화막 상에 축적된 정전하로 인해 정전기 흡수를 야기시킨다.
본 발명의 방법은 MOS 장치 외에도 바이폴라 장치, 플래쉬 메모리, DRAM 에 적용될 수 있다.
상기한 실시예들은 예로서만 설명한 것이기 때문에, 본 발명은 상기한 실시예들에 국한되지 않고 다양한 변화 또는 변경이 본 발명의 범주에서 벗어나지 않고 당 기술에 숙련된자에 의해 용이하게 행해질 수 있다.

Claims (9)

  1. 실리콘 기판(11) 상에 장치 소자들의 분리를 위한 아이솔레이션 트랜치(14)를 갖는 반도체 장치를 제조하는 방법에 있어서,
    상기 아이솔레이션 트랜치(14)의 내벽 상에 열 산화막(15), CVD 산화막(16), 및 상기 CVD 산화막보다 더 높은 밀도를 갖는 바이어스 산화막(17)을 순차 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 열 산화막(15)은 약 200 내지 약 600 옹스트롬의 두께를 갖는 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 CVD 산화막(16)은 약 100 내지 약 600 옹스트롬의 두께를 갖는 것을 특징으로 하는 방법.
  4. 제1항 또는 제2항에 있어서, 상기 실리콘 기판(11) 상에 패드 열 산화막(12)을 형성하기 위해 상기 실리콘 기판(11)을 가열하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 상기 CVD 산화막(15)은 상기 아이솔레이션 트랜치(14)의 상부 모서리 영역의 상기 패드 열 산화막(12)의 컷 에지(cut edge)로부터 연장되는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 열 산화막(15), 상기 CVD 산화막(16) 및 상기 바이어스 산화막(17)을 형성하는 단계는
    상기 아이솔레이션 트랜치(14)의 내벽 상에 상기 열 산화막(15)을 형성하는 단계;
    적어도 상기 열 산화막(15) 상에 상기 CVD 산화막(16)을 퇴적하는 단계;
    고밀도 플라즈마 CVD 기술에 의해 상기 아이솔레이션 트랜치(14)의 내부를 포함하여 상기 실리콘 기판(11) 위에 상기 바이어스 산화막(17)을 퇴적하는 단계; 및
    상기 실리콘 기판(11)의 특정 높이 이상에 존재하는 적어도 상기 바이어스 산화막(17)의 일부를 제거하고 상기 아이솔레이션 트랜치(14) 내에 적어도 상기 바이어스 산화막(17)을 남겨두는 단계
    를 포함하는 것을 특징으로 하는 방법.
  7. 아이솔레이션 트랜치(14) 및 상기 아이솔레이션 트랜치(14)에 의해 서로 분리된 복수의 소자 영역(20)을 갖는 실리콘 기판(11)을 포함하는 반도체 장치에 있어서,
    상기 아이솔레이션 트랜치(14)는 상기 아이솔레이션 트랜치(14)의 저면으로부터 순차 배치된 열 산화막(15), CVD 산화막(16), 및 바이어스 산화막(17)을 그 내부에 포함하고, 상기 바이어스 산화막(17)은 상기 CVD 산화막(16)보다 더 높은 밀도를 갖는 는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, 상기 아이솔레이션 트랜치(14)는 약 1.5 이상의 종횡비를 갖는 것을 특징으로 하는 반도체 장치.
  9. 제7항 또는 제8항에 있어서, 상기 아이솔레이션 트랜치(14)는 약 0.4㎛ 미만의 폭을 갖는 것을 특징으로 하는 반도체 장치.
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