KR19990078323A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
SGI 구조를 갖는 반도체 장치에 있어서, 소자 형성 영역의 폭(액티브 폭 D)(㎛), SGI의 홈 산화량 T(㎛) 및 홈 하단부의 곡률 반경을 R로 했을 때, 다음식
Description
본 발명은 신뢰성이 높은 홈 분리 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 기판 상에서 인접한 소자 사이를 전기적으로 절연 분리하는 방법으로서, SGI(Shallow Groove Isolation)법이 있다. 이 SGI법은 실리콘 기판에 얕은 홈을 형성하고, 그 홈에 화학 기상 성장(CVD)법이나 스퍼터법에 의해 만들어진 산화막을 매립하는 것으로, 가공 치수 정밀도가 종래부터 이용되어 온 LOCOS 구조에 비해 높기 때문에, 0.25㎛ 프로세스 이후의 디바이스에 적합한 구조로 되어 있다. 그러나, 이 SGI 구조에서는 매립하는 산화막이 CVD법이나 스퍼터법으로 제작하고 있기 때문에, 열산화막에 비해 일반적으로 밀도가 거칠고, 이 후의 열산화 과정에서 약 5％ 정도의 수축이 발생하여, 희불화수소산으로 가볍게 에칭하기만 하여도 산화막 계면에 보이드형의 "공동(cavity)"이 형성된다.
도 2는 상기 "공동"의 형성 상태를 나타내는 개략도로서, 참조 번호 1이 실리콘 기판, 6이 매립 절연막, 3이 "공동"을 나타내고 있다.
이와 같은 "공동"이 존재하면, 그 후 공정의 배선이나 전극막 퇴적 후의 패터닝시에 배선막 등이 "공동" 속에 잔류하여, 쇼트 등의 전기적으로 악영향을 끼치는 불량을 초래하는 경우가 있다.
이 "공동"의 소거 방법으로서, S. Nag, et. al. Tech. Dig. of IEDM '96. p841-844에 나타나 있는 바와 같이 매립 산화막을 매립한 후에, 산화 분위기 중에서 열처리하여 홈 내 Si의 산화시, Si에서 SiO2로 변화할 때에 발생하는 체적 팽창에 의해 "공동"을 소거시키고자 하는 방법이 있다.
그러나, 상기 방법에는 "공동"의 소거 부작용으로서, 산화막의 약 2배의 체적 팽창에 기인하여 홈 내부 및 인접하는 Si 기판에는 높은 기계적인 응력이 발생하게 되는 결점이 있다.
본 발명의 목적은 발생 응력을 어느 한계 응력 이하로 하여, 결정 결함의 발생 또는 리크 전류의 증대를 방지한 신뢰성이 높은 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
본원 발명은 반도체 기판의 일 주면에 복수의 소자 형성 영역과 소자 분리 영역을 구비한 반도체 장치에 있어서, 상기 소자 분리 영역은 상기 반도체 기판에 설치된 홈과, 이 홈을 열산화함으로써 형성된 열산화막과, 상기 홈에 매립된 절연물을 포함하고, 상기 소자 형성 영역의 폭 D(액티브 폭 : ㎛)와, 상기 홈의 열산화량 T(㎛)와, 상기 홈 하단부의 곡률 반경 R과의 관계가 다음 수학식 1을 만족하도록 구성한 반도체 장치를 제공한다.
또한, 본 발명은 반도체 기판의 일 주면에 복수의 소자 형성 영역과 소자 분리 영역을 구비한 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 패드 산화막, 질화 규소막을 형성하고,
(a) 상기 소자 분리 영역을 형성하는 개소로부터 상기 반도체 기판의 일부를 제거하여 하단부의 곡률 반경이 R인 홈을 형성하는 공정,
(b) 상기 홈에 절연물을 매립하여 매립 절연층을 형성하는 공정,
(c) 상기 소자 형성 영역의 폭 D(㎛)와, 상기 홈의 열산화량 T(㎛)와, 상기 홈 하단부의 곡률 반경 R과의 관계가 다음식(단, T는 0.01(㎛) 이상임)을 만족하도록 상기 반도체 기판을 산화시켜 상기 홈에 열산화막을 형성하는 공정, 및
(d) 상기 매립 절연층, 상기 질화 규소막 및 패드 산화막을 제거하는 공정
으로 이루어지는 반도체 장치의 제조 방법을 제공한다.
본 발명자들은 홈 분리 구조를 갖는 반도체 장치를 SGI법으로 제조한 경우의 상기 방법의 결점의 원인, 특히 홈 내부 및 인접하는 Si 기판에 생기는 높은 기계적인 응력의 발생 기구에 착안하여 그 해소 방법을 발명하였다.
홈 하단부에서는 홈 저부와 홈 측벽에서 산화막의 체적 팽창이 간섭하기 때문에, 높은 응력이 발생하는 것을 알 수 있었다. 이 응력은 산화량과 함께 증대하여, 때로는 Si 기판에 전위(轉位) 등의 결정(結晶) 결함을 발생시키는 것도 알 수 있었다. 이 결정 결함이 예를 들면 트랜지스터 영역에서 발생한 경우, 리크 전류의 증가를 야기하는 경우가 있었다.
본 발명자들은, 이와 같은 결정 결함이, 산화량을 일정하게 했을 경우, 액티브 폭 D(인접하는 소자 분리 영역의 간격 = 소자 형성 영역의 폭)가 큰 쪽이 상기 결정 결함을 발생하기 쉽다는 것을 실험으로 명확히 하였다. 또한, 본 실험을 모의한 유한 요소법 해석 결과, 액티브 폭을 크게 하면 발생 응력도 커져서, 어느 한계 응력 이상으로 리크 전류의 증대가 일어나는 것이 명확해지게 되어, 본 발명의 달성에 이르렀다.
[홈 분리 구조를 갖는 반도체 장치의 제조]
홈 분리 구조를 갖는 반도체 장치의 제조 방법의 일 예를 도 3a∼도 3g를 이용하여 설명한다.
(a) 실리콘 기판(1)의 표면을 열산화하여 두께 약 10㎚의 패드 산화막(2)을 형성한다(도 3a).
(b) 패드 산화막(2) 상에 질화 규소막(4)을 두께 약 150㎚ 정도 퇴적한다(도 3a).
(c) 질화 규소막(4) 상에 포토레지스트(5)를 형성한다(도 3a).
(d) 통상의 노광법을 사용하여 원하는 위치의 포토레지스트(5)를 제거한 후, 질화 규소막(4), 패드 산화막(2) 및 실리콘 기판(1)의 일부를 에칭으로 제거하여, 실리콘 기판(1) 표면의 측벽이 실리콘 기판(1)에 대하여 100도 정도의 각도를 갖는 얕은 홈을 형성한다(도 3b). 이 때, 홈 하부의 반도체 기판에는 수 10㎚ 이하 정도의 곡률 반경이 형성된다.
(e) 화학 기상 성장(CVD)법, 스퍼터법 등으로 실리콘 산화막 등의 절연막을 퇴적하여, 홈 내부를 매립한다(이하, "매립 절연막(6)" 또는 "제2 실리콘 산화막"이라 한다)[도 3c].
(f) 또한, 이들 화학 기상 성장법, 스퍼터법 등으로 제작한 실리콘 산화막 등은 일반적으로 조잡한 막이므로, 매립 절연막(6)을 퇴적 후, 1000℃ 전후의 산화 분위기 중에서 실리콘 기판(1)을 10∼65㎚의 범위로 산화시켜 열산화막(7) 또는 제1 실리콘 산화막을 형성한다[도 3d].
(g) 매립 절연막(6)을 화학 기계 연마법(CMP) 또는 드라이에칭법을 사용하여 에치백한다[도 3e]. 이 경우, 산화 방지막으로서 이용한 질화 규소막(4)은 에칭 스토퍼로 되어, 질화 규소막(4) 하부의 실리콘 기판(1)이 에칭되는 것을 방지하는 작용을 갖는다[도 3f].
(h) 그리고, 질화 규소막(4) 및 패드 산화막(2)을 제거함으로써 홈 매립 구조는 완료된다. 그 후, 열산화막(8)을 형성하고, 게이트 전극(9), 콘덴서 전극(19), 배선(16), 절연막(15, 17) 등을 형성하여, 반도체 장치가 완성된다[도 3g].
도 3g에 있어서, 참조 번호 10은 사이드월, 11은 드레인 또는 소스층, 12는 웰층, 13은 절연막, 14는 플러그, 18은 유전체막, 19는 콘덴서 전극이다.
[액티브 폭과 물성과의 관계]
이상과 같이 하여 제조된 반도체 장치에 있어서, 액티브 폭(소자 형성 영역의 폭) D와 물성 예를 들면 리크 전류의 발생, 전단 응력과의 관계를 조사하였다.
| 산화시간 | 액티브 폭 | |||
| 2㎛ | 4㎛ | 8㎛ | 16㎛ | |
| 5분 | ○ | ○ | × | × |
| 10분 | × | × | × | × |
표 1은 상기 제조 방법의 (f)의 공정[도 3d]에 있어서, 1000℃의 산화 분위기 중에서의 실리콘 기판의 산화 시간을 5분, 10분으로 변화시켜 MOS형 트랜지스터의 액티브 폭을 변화시키면서, 접합 리크 전류 특성의 액티브 폭(도 4 참조) 의존성을 정리한 결과이다. 표 중의 ○×의 판정은 전류값이 허용치 이하인 경우 ○, 허용치를 초과한 경우 ×로 하고 있다. 산화 시간 5분에서는 액티브 폭이 8㎛ 이상인 경우에 비정상적인 리크 전류가 발생하고, 산화 시간 10분에서는 모든 액티브 폭에서 비정상적인 전류가 발생하고 있다.
다음에, 상기 산화 조건 하에서, 홈 폭을 1㎛로 한 경우의 실리콘 기판에 발생하는 응력을 시뮬레이션에 의해 해석한 결과를 도 5에 도시하였다. 도 5의 횡축에 액티브 폭, 종축에 홈 하단부의 전단 응력을 도시하였다. 또, 전단 응력을 평가한 홈 하단부는 홈의 R부 근방(도 4에서 「응력 평가 개소」라고 기재된 개소)이다.
도 5 중에서 ○, ●는 산화 시간 5분, □, ■는 산화 시간 10분을 나타낸다. 또, ○,□는 표 1에서 비정상적인 리크 전류가 발생하지 않았다는 것을, ●, ■는 표 1에서 비정상적인 리크 전류가 발생한 것을 각각 나타낸다.
도 5의 결과에서, 발생 응력에는 액티브 폭 의존성이 존재하며, 액티브 폭이 커질수록 발생 응력은 커진다. 예를 들면 산화 시간 5분일 경우, 액티브 폭 2㎛에서는 850MPa, 4㎛에서는 900MPa, 8㎛에서는 950MPa로 되었다. 또한, 산화 시간 10분일 경우, 액티브 폭이 2㎛에서는 950MPa, 4㎛ 이상에서 1050MPa로 되었다. 또한, ●, ■(표 1에서 비정상적인 리크 전류가 발생한 것)의 플롯에서 약 950MPa의 응력 발생으로 비정상적인 리크 전류가 발생하는 것을 알 수 있다.
[액티브 폭, 곡률 반경, 열산화량의 관계]
다음에, 본 SGI 구조에서 응력을 결정하는 것으로 생각할 수 있는, 액티브 폭(D), 실리콘 기판 중의 홈 하단부의 곡률 반경(R) 및 홈 내벽의 열산화막의 산화량(T)을 변화시켜, 홈 하단부에서 실리콘 기판에 발생하는 응력을 시뮬레이션으로 해석하여, 950MPa를 초과할 때의 관계를 구하였다. 그 결과를 도 1b에 도시하였다. 횡축이 열산화막 두께(T), 종축이 액티브 폭(D)을 나타낸다. 또한, 도 중에는 홈 하부의 실리콘 기판의 곡률 반경이 0.04㎛ 내지 0.06㎛ 범위의 결과를 나타내었다. 또, 열산화막 두께는 홈 폭 중앙부에서의 값이고, 리크 전류의 이상(異常)이 발생하는 영역은 각 직선보다 위의 액티브 폭이 큰 영역이다. 도 1b에서 산화량을 증가시켜 가면 허용되는 액티브 폭은 작아지며, 또한 곡률 반경을 작게하면 허용되는 액티브 폭도 작아지는 것을 알 수 있다.
다음에 도 1a에 도시한, 액티브 폭 D(㎛), 열산화막 두께 T(㎛), 홈 하단부의 곡률 반경 R(㎛) 사이의 관계식을 구한 결과, 수학식 1인 다음식(단, T는 0.01(㎛) 이상임)이 얻어졌다.
매립 산화막의 "공동"을 해소하기 위한 열산화량(T)은 경험적으로 0.01㎛ 이상 필요한 것으로 판명되어 있다. 따라서, 본 SGI 구조에서 리크 전류의 증대를 방지하기 위해서는, 수학식 1에서 열산화막 두께 T가 0.01㎛ 이상이며, 수학식 1인을 만족하는 범위에서 D, T, R을 결정해야만 하게 된다.
또, 수학식 1은 덴시파이드 산화(densified oxidation) 경우뿐만 아니라, 그 후에 산화하는 경우에 대해서도 유효하다.
또한 도 6에 도시한 바와 같이, 홈 폭이 0.25㎛ 이하의 소자 분리를 고려했을 때, 홈의 각도는 매립 산화막(6)의 커버리지를 고려하면 실리콘 기판 표면에 대하여 실질적으로는 100°정도의 각도가 된다. 또한, 홈의 깊이는 0.35㎛ 정도이다. 이들 값으로부터, 홈 저부의 길이를 계산하면 약 0.126㎛가 된다. 따라서, 홈 하부의 실리콘 기판의 곡률 반경(R)은 실질적으로는 0.063㎛ 이상 형성하는 것은 불가능해 진다. 이 값으로부터 수학식 1을 이용하여, 허용되는 액티브 폭(D)을 가장 낮은 산화량(T) 0.01㎛로 계산하면 약 16㎛가 된다. 또한, 허용되는 열산화량(T)은 도 1b에서 0.01㎛ 이상 0.065㎛ 미만의 범위가 된다.
본문 중의 액티브 폭(D)이란, 평면 레이아웃으로 나타내면 도 7에 도시한 바와 같은 여러가지 예가 있으며, 어느것이나 각 패턴의 최대의 폭을 가리키는 것으로 한다.
또 액티브 폭(D)의 하한값은 최대 가공 치수로서, 0.25㎛ 이상이 보통이지만, 0.1㎛나 0.05㎛도 불가능하다고는 할 수 없다.
도 1a는 본 발명의 반도체 장치에 있어서, 액티브 폭 D, 홈 하단부의 곡률 반경 R 및 열 산화량 T를 설명하기 위한 단면도.
도 1b는 열 산화막 두께 T(㎛)와 액티브 폭 D(㎛)와의 관계를 나타내는 그래프.
도 2는 종래 방법의 문제점을 설명하는 단면도.
도 3a 내지 3g는 본 발명의 일 실시예에 관한 반도체 장치의 제조 공정을 설명하는 단면도.
도 4는 본 발명의 일 실시예에 관한 반도체 장치의 액티브 폭과 응력 평가 개소를 설명하는 단면도.
도 5는 본 발명의 반도체 장치의 전단 응력과 액티브 폭과의 관계를 나타내는 그래프.
도 6은 본 발명의 반도체 장치의 홈 구조의 일예를 도시한 단면도.
도 7은 본 발명에 있어서 여러가지 형태의 액티브 폭의 정의를 설명하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 패드 산화막
3 : 공동
4 : 질화 규소막
5 : 포토레지스트
6 : 매립 산화막
8 : 열산화막
9 : 게이트 전극
10 : 사이드월
11 : 드레인 또는 소스층
12 : 웰층
13 : 절연막
14 : 플러그
16 : 배선
18 : 유전체막
19 : 콘덴서 전극
본 발명을 이하의 실시예에 의해 구체적으로 설명한다.
<제1 실시예>
실리콘 기판의 표면에 800℃로 열산화하여 두께 약 10㎚의 패드 산화막을 형성하고, 그 위에 질화 규소막을 두께 약 150㎚로 통상적인 방법으로 퇴적하였다. 질화 규소막의 위에 포토레지스트를 형성하고, 통상적인 노광법으로 원하는 위치의 포토레지스트를 제거한 후, 그 하부의 질화 규소막, 패드 산화막 및 실리콘 기판의 일부를 에칭으로 제거하여 얕은 홈을 형성하였다. 이 때, 홈 하단부의 R을 0.05㎛로 하였다.
다음에 CVD법으로 실리콘 산화막(층)을 홈 내에 퇴적하여 매립 절연층을 형성하였다. 그 후 1000℃로 산화 분위기 중에서 산화시켜, 홈의 내벽 부분에 열산화막(층)을 형성하였다.
매립 절연막의 홈을 넘는 상부를 CMP법으로 에치백하고, 또 질화 규소막, 패드 산화막을 제거하여 홈 매립 구조를 완료하였다. 그 후, 그 위에 게이트 전극, 콘덴서 전극, 배선, 절연막을 형성하여, 도 3g에 도시한 바와 같이 반도체 장치를 형성하였다. 이 경우, 액티브 폭(D)은 2㎛, 홈의 열산화량(T)은 0.03㎛였다. R, T, D의 관계는 수학식 1의 조건을 만족하는 것으로, "공동"의 발생이 없고, 배선이나 전극막 퇴적 후의 패터닝 시의 불량도 없어, 리크 전류는 허용치 이하였다.
<제1 비교예>
R을 0.05㎛, D를 18㎛, T를 0.03㎛로 한 것 이외에는 제1 실시예와 마찬가지로 하여 반도체 장치를 제조하였다.
이와 같이 하여 제조된 반도체 장치에는 비정상적인 리크 전류가 발생하였다.
본 발명에 따르면, 홈 분리 구조를 갖는 반도체 장치에 있어서, 리크 전류의 이상을 야기하지 않는 반도체 장치 및 그 제조 방법을 제공할 수 있다.
Claims (8)
- 반도체 기판의 일 주면에 복수의 소자 형성 영역과 소자 분리 영역을 구비한 반도체 장치에 있어서,상기 소자 분리 영역은 상기 반도체 기판에 설치된 홈과, 상기 홈을 열산화함으로써 홈의 내벽에 형성된 열산화층과, 상기 홈에 매립된 절연물층을 포함하고,상기 소자 형성 영역의 폭(액티브 폭) D(㎛)와, 상기 홈의 열산화량 T(㎛)와, 상기 홈 하단부의 곡률 반경 R과의 관계가 다음식(단, T는 0.01㎛ 이상임)을 만족하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 열산화량 T가 0.01㎛ ≤ T ＜ 0.065㎛의 범위인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 열산화량 T가 0.01㎛ ≤ T ＜ 0.065㎛이며, 액티브 폭 D가 16㎛ 이하인 것을 특징으로 하는 반도체 장치.
- 실리콘 기판의 일 주면에 복수의 소자 형성 영역과 소자 분리 영역을 구비한 반도체 장치에 있어서,상기 소자 분리 영역은 상기 반도체 기판에 설치된 홈과, 상기 홈을 열산화함으로써 홈의 내벽에 형성된 제1 실리콘 산화층과, 상기 홈에 매립된 제2 실리콘 산화층을 포함하고,상기 소자 형성 영역의 폭(액티브 폭) D(㎛)와, 상기 홈의 열산화량 T(㎛)와, 상기 홈 하단부의 곡률 반경 R과의 관계가 다음식(단, T는 0.01㎛ 이상임)을 만족하는 것을 특징으로 하는 반도체 장치.
- 제4항에 있어서, 열산화량 T가 0.01㎛ ≤ T ＜ 0.065㎛의 범위인 것을 특징으로 하는 반도체 장치.
- 제4항에 있어서, 열산화량 T가 0.01㎛ ≤ T ＜ 0.065㎛이며, 액티브 폭 D가 16㎛ 이하인 것을 특징으로 하는 반도체 장치.
- 반도체 기판의 일 주면에 복수의 소자 형성 영역과 소자 분리 영역을 구비한 반도체 장치의 제조 방법에 있어서,반도체 기판 상에 패드 산화막, 질화 규소막을 형성하고,(a) 소자 분리 영역을 형성하는 개소에서 상기 반도체 기판의 일부를 제거하여 하단부의 곡률 반경이 R인 홈을 형성하는 공정,(b) 상기 홈에 절연물을 매립하여 매립 절연층을 형성하는 공정,(c) 소자 형성 영역의 폭 D(㎛)와, 상기 홈의 열산화량 T(㎛)와, 상기 홈 하단부의 곡률 반경 R과의 관계가 다음식(단, T는 0.01㎛ 이상임)을 만족하도록 상기 반도체 기판을 산화시켜 상기 홈에 열산화막을 형성하는 공정,(d) 상기 매립 절연층, 상기 질화 규소막 및 패드 산화막을 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 반도체 기판의 일 주면에 복수의 소자 형성 영역과 소자 분리 영역을 구비한 반도체 장치의 제조 방법에 있어서,(a) 상기 반도체 기판의 일 주면을 열산화하여 패드 산화막을 형성하는 공정,(b) 상기 패드 산화막의 위에 질화 규소막을 형성하는 공정,(c) 상기 질화 규소막의 위에 포토레지스트를 형성하는 공정,(d) 상기 소자 분리 영역을 형성하는 개소의 상기 포토레지스트를 제거한 후, 상기 질화 규소막, 상기 패드 산화막을 제거하고, 또 상기 반도체 기판의 일부를 제거하여 하단부의 곡률 반경이 R인 홈을 형성하는 공정,(e) 상기 홈에 절연물을 매립하여 매립 절연층을 형성하는 공정,(f) 상기 소자 형성 영역의 폭(액티브 폭) D(㎛)와, 상기 홈의 열산화량 T(㎛)와, 상기 홈 하단부의 곡률 반경 R과의 관계가 다음식(단, T는 0.01㎛ 이상임)을 만족하도록 상기 반도체 기판을 산화시켜 상기 홈의 내벽에 열산화층을 형성하는 공정,(g) 상기 매립 절연층을 제거하는 공정, 및(h) 상기 질화 규소막 및 패드 산화막을 제거하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
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