CN110634726B - 利用低温晶片温度的离子束蚀刻 - Google Patents

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Abstract

本发明涉及利用低温晶片温度的离子束蚀刻。本文的实施方式涉及用于在半导体衬底中蚀刻特征的方法和装置。在许多情况下,可在形成自旋扭矩转移随机存取存储器(STT‑RAM)装置的同时蚀刻特征。在各种实施方式中,在特定的处理步骤期间衬底可经由冷却的衬底支撑件被冷却到低温。冷却的衬底支撑件可在减少所得器件中扩散相关的损伤程度方面具有有益的影响。此外,在某些其它处理步骤期间使用未冷却的衬底支撑件同样可在减少扩散相关的损伤方面具有有益的影响,具体取决于特定步骤。在一些实施方式中,冷却的衬底支撑件可用于在衬底的某些部分上优先沉积材料(在一些情况下为反应物)的工艺中。所公开的实施方式可用于实现高质量的各向异性蚀刻结果。

Description

利用低温晶片温度的离子束蚀刻
本申请是申请号为201710103518.1、申请日为2017年2月24日、发明名称为“利用低温晶片温度的离子束蚀刻”的申请的分案申请。
技术领域
本发明涉及在半导体衬底中蚀刻特征的方法和装置,更具体地,涉及利用低温晶片温度的离子束蚀刻。
背景技术
半导体器件的制造通常涉及一系列操作,其中将各种材料沉积到半导体衬底上以及从半导体衬底去除各种材料。一种用于材料去除的技术是离子束蚀刻,其包括将离子输送到衬底的表面以物理地和/或化学地以各向异性方式从表面去除原子和化合物。撞击离子撞击衬底表面并通过动量传递(并且在反应离子蚀刻的情况下通过反应)去除材料。
发明内容
本文的某些实施方式涉及用于蚀刻衬底的方法和设备。通常,蚀刻在形成自旋扭矩转移随机存取存储器(STT-RAM)装置的环境下发生。在各种情况下,在特定处理步骤期间使用冷却的衬底支撑件,这可以减少发生的扩散相关损坏的程度,从而能够制造高质量的STT-RAM装置。
在所公开的实施方式的一个方面中,提供了一种蚀刻衬底以用于形成自旋扭矩转移随机存取存储器(STT-RAM)装置的方法,所述方法包括:在反应室中接收所述衬底,所述衬底包括:(i)底部电极层,(ii)位于所述底部电极层上的蚀刻停止层,(iii)位于所述蚀刻停止层上的第一磁性层,(iv)位于所述第一磁性层上的隧道(tunneling)介电层,(v)位于所述隧道介电层上的第二磁性层,以及(vi)图案化掩模层;执行第一离子束蚀刻操作以在所述衬底上限定特征,所述第一离子束蚀刻操作包括将所述衬底暴露于离子束以蚀刻穿过至少所述第二磁性层、所述隧道介电层和所述第一磁性层,并且其中在第一离子束蚀刻操作期间,将衬底支撑件保持在约10℃和约120℃之间的温度下;执行第二离子束蚀刻操作以使所述衬底上的所述特征变窄,所述第二离子束蚀刻操作包括将所述特征的侧壁暴露于离子束,其中所述第二离子束蚀刻操作在比所述第一离子束蚀刻操作低的离子能量下进行,并且其中所述第一离子束蚀刻操作和/或所述第二离子束蚀刻操作导致在所述隧道介电层的暴露部分上和/或在所述隧道介电层中形成导电材料;以及执行导电材料减少操作以减少在所述第一离子束蚀刻操作和/或所述第二离子束蚀刻操作期间在所述隧道介电层上或所述隧道介电层中形成的所述导电材料,其中减少所述导电材料包括去除所述导电材料或使所述导电材料的导电性变弱,其中所述导电材料减少操作包括将所述衬底暴露于离子束,其中所述导电材料减少操作在比所述第二离子束蚀刻操作低的离子能量下执行,并且其中在所述导电材料减少操作期间,将所述衬底支撑件保持在约-70℃和约-10℃之间的温度下。
在一些实施方式中,所述衬底支撑件温度可以在操作期间改变。在一个实例中,在所述第二离子束蚀刻操作期间,所述衬底支撑件温度降低至少约20℃。在所述第二离子束蚀刻操作期间,所述衬底支撑件可以保持在约10℃和约120℃之间的温度下。
在所述导电材料减少操作期间,所述离子束可以包括氧离子和惰性离子。在一些其它情况下,在所述导电材料减少操作期间,所述离子束可包括没有任何反应离子的惰性离子。在一些实施方式中,在所述导电材料减少操作期间,所述离子束包括惰性离子和选自O2、CO、CO2、N2及其组合的一种或多种反应物。
在一些情况下可以使用特定的(specific)离子能量。例如,在一个实施方式中,在所述第一离子束蚀刻操作期间,所述离子能量可以在约100-10,000eV之间(在一些情况下在约100-1000eV之间),在所述第二离子束蚀刻操作期间,所述离子能量可以在约50-300eV,并且在所述导电材料减少操作期间,所述离子能量可以在约10-100eV之间。在某些实施方式中,所述方法还可以包括在所述第一离子束蚀刻操作之后和在所述第二离子束蚀刻操作之前,改变所述衬底与所述离子束行进的方向之间的相对取向。
在所公开的实施方式的另一方面,提供了一种蚀刻衬底以形成STT-RAM装置的方法,所述方法包括:在反应室中接收所述衬底,所述衬底包括:(i)底部电极层,(ii)位于所述底部电极层上的蚀刻停止层,(iii)位于所述蚀刻停止层上的第一磁性层,(iv)位于所述第一磁性层上的隧道介电层,(v)位于所述隧道介电层上的第二磁性层,以及(vi)图案化掩模层;执行第一离子束蚀刻操作以在所述衬底上限定特征,所述第一离子束蚀刻操作包括将所述衬底暴露于离子束以蚀刻穿过至少所述第二磁性层、所述隧道介电层和所述第一磁性层,并且其中在第一离子束蚀刻操作期间,将衬底支撑件保持在约10℃和约120℃之间的温度下;执行第二离子束蚀刻操作以使所述衬底上的所述特征变窄,所述第二离子束蚀刻操作包括将所述特征的侧壁暴露于离子束,并且优先在所述第一离子束蚀刻操作期间蚀刻的区域中沉积第一材料,在所述第二离子束蚀刻操作中,所述衬底支撑件保持在约-70℃和约10℃之间的温度下。
在一些实施方式中,所述第一材料具有特定的性质。例如,在一些情况下,(a)所述第一材料是非导电的,和/或(b)所述第一材料当与(i)所述底部电极层的材料和/或(2)所述第一磁性层或所述第二磁性层的材料组合时是非导电的。所述第一材料可以包括选自碳、SiO2、SiN、SiC、SiCO、SiCN及其组合的一种或多种材料。所述方法还可以包括,在所述第二离子束蚀刻操作期间,将所述第一材料溅射到所述特征的所述侧壁上。
在一些情况下,所述第一材料可以是蚀刻反应物。所述蚀刻反应物可以包括含卤化合物的化合物和/或金属有机化合物。在一些这样的情况下,在所述第二离子束蚀刻操作期间,所述特征的所述侧壁可暴露于所述离子束,同时所述第一材料沉积在所述第一离子束蚀刻操作期间蚀刻的所述区域中。在一些其它情况下,所述第二离子束蚀刻操作可以包括循环地(a)沉积所述第一材料和(b)将所述衬底暴露于是离子束,其中(a)和(b)在时间上不重叠。
所述方法还可以包括在所述第一离子束蚀刻操作之后,改变所述衬底与所述离子束行进的方向之间的相对取向。在一些情况下,这可能涉及倾斜所述衬底。
在所公开的实施方式的另一方面中,提供了一种用于在形成STT-RAM装置的同时蚀刻衬底的离子束蚀刻装置,所述装置包括:反应室;离子束发生器;被配置为加热和冷却衬底的衬底支撑件;控制器,其具有指令以通过以下步骤蚀刻衬底:在所述反应室中接收所述衬底,所述衬底包括(i)底部电极层,(ii)位于所述底部电极层上的蚀刻停止层,(iii)(iv)位于所述第一磁性层上的隧道介电层,(v)位于所述隧道介电层上的第二磁性层,以及(vi)图案化掩模层;执行第一离子束蚀刻操作以在所述衬底上限定特征,所述第一离子束蚀刻操作包括将所述衬底暴露于离子束以蚀刻穿过至少所述第二磁性层、所述隧道介电层和所述第一磁性层,并且其中在第一离子束蚀刻操作期间,将衬底支撑件保持在约10℃和约120℃之间的温度下;执行第二离子束蚀刻操作以使所述衬底上的所述特征变窄,所述第二离子束蚀刻操作包括将所述特征的侧壁暴露于离子束,其中所述第二离子束蚀刻操作在比所述第一离子束蚀刻操作低的离子能量下进行,并且其中所述第一离子束蚀刻操作和/或所述第二离子束蚀刻操作导致在所述隧道介电层的暴露部分上和/或在所述隧道介电层中形成导电材料;以及执行导电材料减少操作以减少在所述第一离子束蚀刻操作和/或所述第二离子束蚀刻操作期间形成在所述隧道介电层上或所述隧道介电层中的所述导电材料,其中减少所述导电材料包括去除所述导电材料或使所述导电材料的导电性变弱,其中所述导电材料减少操作包括将所述衬底暴露于离子束,其中所述导电材料减少操作在比所述第二离子束蚀刻操作低的离子能量下执行,并且其中在所述导电材料减少操作期间,将所述衬底支撑件保持在在约-70℃和-10℃之间的温度下。
在所公开的实施方式的又一方面中,提供了一种用于在形成STT-RAM装置的同时蚀刻衬底的离子束蚀刻装置,所述装置包括:反应室;离子束发生器;被配置为加热和冷却衬底的衬底支撑件;控制器,其具有指令以通过以下步骤蚀刻所述衬底:在所述反应室中接收所述衬底,所述衬底包括(i)底部电极层,(ii)位于所述底部电极层上的蚀刻停止层,(iii)(iv)位于所述第一磁性层上的隧道介电层,(v)位于所述隧道介电层上的第二磁性层,以及(vi)图案化掩模层;执行第一离子束蚀刻操作以在所述衬底上限定特征,所述第一离子束蚀刻操作包括将所述衬底暴露于离子束以蚀刻穿过至少所述第二磁性层、所述隧道介电层和所述第一磁性层,并且其中在第一离子束蚀刻操作期间,将衬底支撑件保持在约10℃和约120℃之间的温度下;执行第二离子束蚀刻操作以使所述衬底上的所述特征变窄,所述第二离子束蚀刻操作包括将所述特征的侧壁暴露于离子束,并且优先在所述第一离子束蚀刻操作期间蚀刻的区域中沉积第一材料,并且其中在所述第二离子束蚀刻操作期间,将所述衬底支撑件保持在约-70℃和约-10℃之间的温度下。
下面将参照相关附图描述这些和其他特征。
附图说明
图1示出了可用于实践某些实施方式的反应室的简化视图。
图2A-2C描绘了在蚀刻工艺期间在不同时间点的部分制备的半导体衬底。
图2D是描述用于蚀刻衬底中的特征的多步骤方法的流程图。
图3A-3E是描述根据不同实施方式的用于蚀刻衬底中的特征的各种多步骤方法的流程图。
图4示出了衬底支撑件的包括可用于在蚀刻工艺期间冷却衬底的一系列Peltier器件的一部分的简化横截面图。
具体实施方式
在本申请中,术语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”和“部分制造的集成电路”可互换使用。本领域普通技术人员将理解,术语“部分制造的集成电路”可以指在其上制造集成电路的许多阶段中的任何阶段期间的硅晶片。在半导体器件工业中使用的晶片或衬底通常具有200mm、或300mm、或450mm的直径。以下详细描述假定实施方式在晶片上实现。然而,实施方式不限于此。工件可以具有各种形状、尺寸和材料。除了半导体晶片,可以利用所公开的实施方式的其他工件包括各种制品,例如印刷电路板、磁记录介质、磁记录传感器、反射镜、光学元件、微机械装置等。
在以下描述中,阐述了许多具体细节以便提供对所呈现的实施方式的透彻理解。可以在没有这些具体细节中的一些或全部的情况下实践所公开的实施方式。在其他情况下,没有详细描述公知的处理操作,以免不必要地模糊所公开的实施方式。虽然将结合具体实施方式来描述所公开的实施方式,但是将理解的是,其并不旨在限制所公开的实施方式。
离子束蚀刻通常用于制造磁性器件。如上所述,离子束蚀刻涉及通过将能量离子传送到衬底表面而从衬底的表面移除材料。离子束蚀刻可以大致分为:仅涉及惰性离子(例如,氩离子、氦离子等)的工艺,以及涉及反应离子或由离子(例如,氧离子、某些离子化化合物(例如,含氟离子化化合物)、引发与化学吸附或物理吸附在衬底表面上的反应物的化学反应的反应性或惰性离子等)引发的化学反应的工艺。在这些工艺中,离子撞击衬底表面并通过直接物理动量转移(溅射)或由来自离子的能量转移引发的化学反应(反应性离子束蚀刻或化学辅助离子束蚀刻)来移除材料。反应离子束蚀刻(RIBE)通常涉及利用可与衬底化学反应的离子(例如氧、氟等)。在化学辅助离子束蚀刻(CAIBE)中,惰性离子要么引发衬底和反应物(例如吸附在表面上的施加气体)之间的化学反应,要么在衬底表面上产生与施加的反应物反应的反应位点,反应位点与施加的反应物的反应与反应位点的产生同时发生或者在反应物位点的产生之后发生,或其任何组合。
离子束蚀刻工艺的某些应用涉及非挥发性材料的蚀刻。在一些情况下,蚀刻的材料是导电材料。在某些实施方式中,在形成磁阻随机存取存储器(MRAM)装置(例如自旋扭矩转移存储器装置(STT-RAM))的环境下蚀刻材料。在形成相变存储器件(PSM)、非易失性导体(铜、铂、金等)、垂直堆叠的存储器件等的环境下,本文所述的各种方法和装置也可以是有用的。
图1示出了根据某些方法用于执行离子束蚀刻的装置100的简化横截面图。在该示例中,衬底101搁置在衬底支撑件103上,衬底支撑件103可以配备有硬件(未示出)以提供电和流体连接。在一些情况下,电连接可用于向衬底支撑件103或位于衬底支撑件103上或内的静电卡盘(未示出)供电,而流体连接可用于提供用于控制衬底101和衬底支撑件103的温度的流体。衬底支撑件103可以由加热器(未示出)加热和/或由冷却机构(未示出)冷却。可以使用任何适当的冷却机构。在一个示例中,冷却机构可以包括使冷却流体流过在衬底支撑件103中或附近的管道。在另一示例中,冷却机构可以涉及在低温温度下在衬底支撑件内的单一或混合制冷剂的循环。在另一个示例中,冷却机构可以包括可以并入衬底支撑件103中或紧挨衬底支撑件103的多个Peltier器件。在其中具有用于冷却和/或加热衬底的多个Peltier器件的一个示例性衬底支撑件在下面关于图4进行了进一步的讨论。在另一个示例中,衬底支撑件可以在其中或其上包括一个或多个低温恒温器以实现冷却。在2013年6月3日提交的名称为“TEMPERATURE CONTROLLED SUBSTRATE SUPPORT ASSEMBLY”的美国专利申请No.13/908,676中进一步描述了温度控制的衬底支撑件,该专利申请的全部内容通过引用并入本文。衬底支撑件103能够以可变的速度和角度旋转和倾斜,如图1中的双箭头所示。
等离子体产生气体被输送到主等离子体产生区域105。等离子体产生气体由等离子体源107激励。在图1的上下文中,等离子体源107是用作感应耦合等离子体源的线圈。诸如电容耦合源、微波源或放电源的其它源可以在适当设计的反应器中使用。在主等离子体产生区域105中形成等离子体。提取电极109包括一系列孔110,通过孔110提取离子。
孔110可以具有在约0.5-1cm之间的直径以及由电极的厚度限定的高度。孔110可具有在约0.01-100.0之间的高度比宽度的高宽比(AR)。在一些情况下,孔110布置成六边形、正方形栅格或螺旋图案,但是也可以使用其它图案。相邻孔之间的中心到中心距离可以在大约1mm-10cm之间。孔可以被配置为当仅考虑电极的单个(顶或底)面时实现在电极的表面积的约0.1%-95%之间的总开口面积(即,每个开口的面积的总和)电极。例如,具有40cm直径和500个孔(每个孔直径为1cm)的电极将具有约31%(393cm2开口面积除以1257cm2总面积)的开口面积。孔110在不同的电极中可以具有不同的直径。在一些情况下,上电极中的孔径较小,下电极中的孔径较大。在一个实施方式中,下电极113中的孔比聚焦电极111中的孔大例如约0-30%之间。在这些或其他情况下,聚焦电极111中的孔比提取电极109中的孔大例如约0-30%之间。
相对于衬底101施加到提取电极109的偏置V1用于提供离子相对于衬底的动能。该偏置通常是正的,并且可以在约20-10,000伏特或以上之间的范围内。在某些情况下,提取电极上的偏置在约20-2000伏之间。提取电极109上方的等离子体中的正离子通过电极109和113之间的电位差被吸引到下电极113。加入聚焦电极111以聚焦离子,并且如果需要,以排斥电子。该电极上的偏置V2相对于提取电极109可以为正或负,但通常为负偏置。聚焦电极111的偏置电位由聚焦电极111的透镜特性确定。聚焦电极上的偏置电压包括是提取电极上的电位V1的约1.1倍至20倍之间的正电压,以及具有为V1的电位的0.001倍至0.95倍的幅度的负电压。由于施加到不同电极的不同电位,存在电位梯度。电位梯度可以是大约1000V/cm的量级。相邻电极之间的实例间隔距离在约0.1-10cm之间,或例如约1cm。
在离子离开接地的下电极113的底部之后,如果聚焦电极111的电压被设置为产生准直束,则离子以准直和聚焦的束行进。替代地,如果聚焦电极电压被调节为对离子束欠聚焦或过聚焦,则可以使束发散。下电极113在许多(但不是全部)情况下接地。使用接地的下电极113与接地的衬底101的组合导致基本上无场的衬底处理区域115。使衬底位于无场区域中防止由离子束与残余气体或反应室中的表面之间的碰撞产生的电子或次级离子朝向衬底加速,从而使引起不期望的损坏或次级反应的风险最小化。
另外,重要的是防止衬底101从离子束本身或从在离子束与衬底碰撞期间产生的喷射的二次电子充电。中和通常通过在衬底101附近添加低能电子源(未示出)来实现。由于离子和所喷射的二次电子上的正电荷都对衬底充正电,所以衬底附近的低能电子可以被吸引到带正电的表面并且可以中和该电荷。在无场区域中执行该中和更容易。
在一些应用中,可能期望在下电极113和衬底101之间具有电位差。例如,如果需要非常低能量的离子,则难以在长距离上以低能量保持良好准直的束,这是由于带正电荷的离子的相互排斥(空间电荷效应)。对此的一个解决方案是相对于衬底101在下电极113上施加负偏置(或相反地相对于下电极113正向偏置衬底101)。这允许以更高的能量提取离子,然后当它们接近衬底时使它们减慢。
在某些离子束蚀刻操作中,可以省略三个电极中的一个。在这种情况下,关于离子被引导到衬底表面的能量具有较少的灵活性。出现这种限制是因为为了使离子根据需要聚焦和定向,应当向两个电极施加特定比例的偏置电位。偏置电位的比率由两个电极的聚焦特性和几何形状控制。因此,在使用特定几何形状且在下电极上需要特定偏置/电状态(例如,接地)的情况下,施加到上电极的偏置中几乎没有或完全没有灵活性。结果是使用这种设置的反应室被限制在离子能量的范围内,离子能量可以在离子穿过各种电极时被传递给离子。第三电极的引入使得能够根据需要在许多不同的离子能量下聚焦/引导离子,如上所述。
电极109、111和113中的每一个具有可以在约0.5mm-10cm之间的厚度、或在约1mm-3cm之间的厚度、例如约5mm的厚度。电极109、111和113可以各自具有相同的厚度,或者它们可以具有不同的厚度。此外,提取电极109和聚焦电极111之间的间隔距离可以等于、大于或小于聚焦电极111和下电极113之间的间隔距离。每个电极109、111和113也具有可以小于、等于或大于正被处理的衬底的尺寸的尺寸。在某些实施方式中,电极的尺寸接近衬底或衬底支撑件的尺寸(例如,在约50%内)。
电极109、111和113可以是圆形、矩形或其它多边形形状。在某些实施方式中,电极是长而窄的,其中长尺寸近似等于或大于衬底的一个尺寸,并且在正交方向上扫描衬底,使得当在时间上平均时,离子束均匀地撞击整个衬底表面。
提取电极109、聚焦电极111和下电极113中的孔110可以彼此精确对准。否则,离子将被不正确地瞄准,并且晶片上蚀刻结果将是差的。例如,如果聚焦电极111中的单个孔未对准,则其可能导致衬底101的一个区域变得过蚀刻(其中太多离子被引导),而衬底101的另一个区域变得欠蚀刻(其中没有离子或太少的离子被引导)。因此,期望孔尽可能地彼此对准。在各种情况下,垂直相邻电极之间的未对准被限制为孔直径的约1%或更小(通过与邻近孔相比孔的位置中的线性偏移的距离来测量)。
在某些实施方式中,可以提供第四电极(未示出),例如在提取电极109上方。第四电极可以是中空阴极发射电极。换句话说,第四电极可以具有与其他电极109、111和113中的孔对准的多个孔。空心阴极发射电极中的每个孔可以被配置为中空阴极发射体。为此,中空阴极发射电极可以具有上表面和下表面,下表面面向提取电极109。中空阴极发射电极中的多个孔可以形成为使得每个孔的直径为在上表面处较大并且朝向下表面较小。空心阴极发射电极的空心阴极发射体可以具有各种形状。在某些情况下,中空阴极发射电极中的孔包括下圆筒形部分和上可变直径部分。上可变直径部分可以具有漏斗形状。在某些类似的实施方式中,提取电极109可以被制造为具有关于中空阴极发射电极所描述的任何性质的中空阴极发射电极。
此外,在一些实施方式中,例如在下电极113下方可以包括成组的反射器(未示出)。反射器可以具有相对于下电极113的表面法线的约0.5-20°的角α。反射器的长度可以足够长,以从穿过孔眼的视线投影到衬底上的孔关闭。因此,反射器的长度可以大于或等于下电极113中的孔的直径除以α的正弦。相邻反射器之间的间隔可以与相邻孔之间的间隔相同。反射器可以彼此平行地定位,使得它们均匀地改变离子轨迹。因为反射器在它们进入衬底处理区域115时改变离子/粒子的轨迹,所以离开反射器的粒子不直接向下行进。如果期望粒子以法向角度(即,90°)撞击晶片101,则晶片101可以倾斜以适应粒子的成角度的轨迹。可以通过控制衬底支撑件基座103来完成倾斜。在一些情况下,在蚀刻期间,晶片可以倾斜和不倾斜至不同的角度,以根据需要引导离子/粒子。在其他情况下,电极组件可以相对于衬底倾斜。倾斜可以帮助在例如特征侧壁处实现良好的蚀刻结果。不管是否使用反射器,都可能发生这种倾斜。
离子束蚀刻工艺通常在低压下进行。在一些实施方式中,压力可以为约100毫托或更小,例如约1毫托或更小,并且在许多情况下为约0.1毫托或更小。低压有助于最小化离子和衬底处理区域中存在的任何气态物质之间的不期望的碰撞。在某些情况下,在其它低压离子处理环境中输送相对高压的反应物。在以下美国专利申请中描述了用于实现这种处理方法的装置:于2014年8月12日提交的名称为“DIFFERENTIALLY PUMPED REACTIVE GASINJECTOR”的美国专利申请No.14/458,161;以及于2014年8月29日提交的名称为“IONINJECTOR AND LENS SYSTEM FOR ION BEAM MILLING”的美国专利申请No.14/473,863,其全部内容通过引用并入本文。
在一些实施方式中,离子束蚀刻工艺可用于原子层蚀刻工艺。在以下美国专利中进一步讨论了原子层蚀刻方法:名称为“ADSORPTION BASED MATERIAL REMOVAL PROCESS”的美国专利No.7,416,989;名称为“METHODS OF REMOVING SILICON NITRIDE AND OTHERMATERIALS DURING FABRICATION OF CONTACTS”的美国专利No.7,977,249;名称为“MODULATING ETCH SELECTIVITY AND ETCH RATE OF SILICON NITRIDE THIN FILMS”的美国专利No.8,187,486;名称为“ATOMIC LAYER REMOVAL FOR HIGH ASPECT RATIO GAPFILL”的美国专利No.7,981,763;和名称为“ATOMIC LAYER REMOVAL PROCESS WITH HIGHER ETCHAMOUNT”的美国专利No.8,058,179,其每一个通过引用整体并入本文。
当使用离子束蚀刻来形成自旋扭矩转移磁性随机存取存储器(STT-RAM,也称为STT-MRAM)装置时,可能出现某些困难。关于图2A-2D描述了一个这样的困难。图2A-2C示出了部分制备的半导体衬底200,因为其经历了在图2D中描述的多步骤蚀刻工艺250。图2A示出了在蚀刻工艺250开始之前的衬底200。衬底200包括底部电极层202、蚀刻停止层204、第一磁性层206a、隧道介电层208、第二磁性层206b和图案化掩模层210。这些层用于形成磁隧道结(MTJ)。用于制造每层的材料在本领域中通常是已知的。用于蚀刻停止层204和掩模层210的示例材料包括但不限于钽和氮化钽。用于磁性层206a和206b的示例性材料包括但不限于钴、铁、镍、铂、钯及其组合。用于磁性层206a和206b的一种常用材料是钴铁。该层也可以掺杂有一种或多种材料,包括但不限于硼。用于隧道介电层208的一个示例材料是氧化镁,但是在一些情况下可以使用其它材料。用于底部电极层202的示例材料包括但不限于钨、钽、氮化钽、钛、氮化钛、铝、铜等。
参考图2D,多步骤蚀刻工艺250开始于操作252,其中执行第一蚀刻操作(通常称为主蚀刻操作)以限定衬底200上的材料堆叠中的特征。在各种实施方式中,根据需要,该操作可以包括将衬底暴露于惰性离子束以物理溅射掉相关材料。替代地或另外地,在一些其它实施方式中,操作252可涉及将衬底暴露于反应化学物质以帮助蚀刻工艺。在这种情况下,蚀刻可以通过化学(而不是纯物理)机制发生。该操作通常在相对高的离子能量(在一些情况下在约100-10,000eV之间(在一些情况下在约100-1000eV之间))下进行。在特定实例中,使用氩离子,离子能量为约1000eV。在该操作期间,离子可以以90°的角度撞击在衬底上,并且蚀刻可以以各向异性方式向下穿过材料堆叠发生。第一蚀刻可以具有约30-300s之间或约100-200s之间的持续时间。
图2B示出了在操作252中的第一蚀刻之后的衬底200。此时,特征被限定在衬底200中,但它们比期望的更宽。接下来,操作254包括执行第二蚀刻(通常被称为修剪蚀刻操作),以使衬底200上的特征变窄。与操作252中的第一蚀刻一样,操作254中的第二蚀刻可以涉及将衬底200暴露于惰性离子束和/或反应化学物质。第二蚀刻通常在比第一蚀刻低的离子能量下执行。在各种实施方式中,第二蚀刻期间的离子能量可以在约50-300eV之间。在特定实例中,使用氩离子,离子能量为约100eV。衬底200通常相对于离子束的方向倾斜,使得离子束以非法向角度撞击在衬底200上。在一些实施方式中,操作252中的第一刻蚀和操作254中的第二蚀刻之间的过渡涉及暂时停止到衬底200上的离子通量(例如,通过关闭离子源上的快门和/或熄灭等离子体等),改变衬底200相对于离子源的位置,以及降低离子能量。图2C示出了在操作254中的第二蚀刻之后的衬底200。在第二蚀刻之后的特征的宽度(w)可以为约40nm或更小。在一些情况下,第二蚀刻之后的特征的宽度可以在约20-40nm之间。在第二蚀刻之前,该宽度较大,在一些情况下在约50-100nm之间。第二蚀刻可以将特征的宽度减小约10-30%。通常,在第二蚀刻之后,该特征将具有约1:1量级的高宽比。在一些情况下,这些特征可以具有大约100nm的间距。在某些实施方式中,第二蚀刻可具有约60-600s之间或约100-300s之间的持续时间。
在操作254中的第二蚀刻期间,离子以一角度撞击特征的侧壁。一个结果是来自磁性层(特别是第二磁性层206b)的金属可以被推入隧道介电层208中。此外,来自底部电极层202的材料和/或来自相邻特征的材料可以被向上/朝上溅射到隧道介电层208的侧壁上。这些现象是不希望的,因为它们将导电材料引入到应当是绝缘材料的隧道介电层208中/上。该导电材料可导致穿过隧道介电层208形成短路,这通常导致完成的器件发生故障。
为了克服隧道介电层208中/上的导电材料的问题,在操作256中执行氧化步骤。操作254中的第二蚀刻和操作256中的氧化步骤之间的过渡可以类似于操作252和254之间的过渡。例如,过渡可以涉及停止到衬底200上的离子通量(例如,通过使用快门、熄灭等离子体等),任选地改变衬底200相对于离子束的位置(例如,倾斜衬底和/或使离子束改变它们的方向),以及降低离子能量。该过渡还可以涉及启动不同工艺气体的输送,使得操作256中的离子束具有与操作254中使用的离子束不同的成分。
操作256中的氧化步骤涉及将衬底200暴露于相对低能量的离子以进行氧化,从而降低隧道介电层208处的侧壁上的导电材料的导电性。在各种实施方式中,撞击在衬底上的离子200由包括氩或另一惰性气体中的相对少量的氧的工艺气体产生。在一些这样的情况下,用于产生离子束的工艺气体可以是约1-20体积%的氧。在某些实现方式中,氧暴露可周期性地进行,例如在仅将惰性离子输送到衬底的步骤之间进行。在一些其它实施方式中,氧输送可以是连续的,并且离子束的组成在氧化步骤的过程中可以是均匀的。在其他实施方式中,氧可以与离子束分开地输送,例如以O2的形式直接输送到反应室。用于该步骤的示例性离子能量可以在约10-100eV之间。氧化步骤的持续时间可以在约30-300s之间,或约60-120s之间。在特定实例中,操作256涉及将衬底200暴露于以约50eV的离子能量提供的氧离子和氩离子,其中离子束由氩中10体积%的氧的工艺气体产生。通过氧化在隧道介电层208处的特征的侧壁上的导电材料,显著减少了跨越(across)该层形成短路的可能性。在该氧化步骤之后,完成多步骤蚀刻工艺。
不幸的是,氧原子(以及室中存在的任何其它材料,例如氢、氮、水分等)可以扩散到特征中。随着特征尺寸继续缩小,这种扩散变得越来越成问题。在相同的成组扩散条件下,较窄的特征将比较宽的特征受到更大程度的损伤(例如,更大比例的较窄特征将被损坏)。因此,尽管扩散问题以前没有被视为特别有问题,但是这是一个随着特征尺寸缩小而变得重要的问题。在本文所述的特征尺寸(例如,约40nm或更小),这种扩散可能是非常有害的。
扩散的材料可以对器件(特别是沿着隧道介电层和磁性层之间的敏感界面)造成显著损坏。结果是存在小的处理窗口。一方面,将衬底暴露于氧降低了跨越隧道介电层形成短路的可能性。另一方面,将衬底暴露于氧增加了氧原子将在特征的表面上形成并扩散到特征中以损坏和潜在地破坏器件的可能性。为了在这些问题之间取得平衡,通常仅向衬底提供少量的氧,但在一些情况下甚至这种少量的氧可损坏或破坏器件。有利地,所公开的实施方式提供扩展可用处理窗口的处理方法。
例如,各种公开的实施方式使用降低特征内的扩散程度的处理方案,例如通过使用在特定处理步骤期间冷却的衬底支撑件(通常称为热电静电卡盘)。一个结果是,对于在特征内的氧扩散的给定容限,可以将较高量的氧输送到衬底,这意味着隧道介电层处的特征的侧壁上的任何导电材料可以被更有效地氧化,并且可以最小化跨越该层的短路的风险。相反,对于输送到衬底以氧化位于隧道介电层处的特征的侧壁上的导电材料的给定量的氧,对所得到的器件将存在较小的扩散相关损伤。
此外,在某些实施方式中,可以改变图2D中描述的工艺流程(1)以降低在隧道介电层处的特征的侧壁上形成导电材料的风险,和/或(2)以降低氧原子在特征上形成并扩散到特征中的风险。下面进一步描述这样的实施方式。
如上所述,克服扩散问题的一种方式是利用在某些处理步骤期间可以冷却至低温的衬底支撑件。冷却的衬底支撑件有助于将衬底维持在相对低的温度。因为扩散性是温度依赖性的,结果是可以最小化扩散。
扩散系数是指由于分子扩散引起的摩尔通量与物质浓度梯度之间的比例常数。第一物质相对于第二物质的扩散系数越高,两种物质将彼此扩散得越快。作为温度的函数的扩散系数的依赖性遵循Arrhenius方程:
Figure BDA0002192269050000151
其中,
D=在特定温度下的扩散系数
D0=温度无关的指前因子
Qd=扩散的活化能
kB=波尔兹曼常数,
T=温度
因为扩散系数随着温度增加而增加,所以通过在某些处理步骤期间将衬底保持在低温,可以使氧和其它杂质向特征中的扩散最小化。例如参考图2D,在操作256中的氧化步骤期间将衬底保持在低温可能是特别有利的。
图3A示出了根据某些实施方式的用于在半导体衬底上蚀刻特征的多步骤蚀刻工艺的流程图。衬底可以包括如图2A-2C所示的材料堆叠,并且将参考这些图解释图3A。方法300开始于操作302,其中执行第一蚀刻以在衬底200上限定特征。衬底200在第一蚀刻之前可以如图2A所示,在第一蚀刻之后如图2B所示。操作302中的第一蚀刻可以如关于图2D中的操作252所描述的,并且关于操作252提供的任何细节也可以应用于操作302中的第一蚀刻。在各种实施方式中,衬底支撑件第一蚀刻期间可以保持在约10-120℃之间、或在约30-80℃之间、或在约50-120℃之间的温度下。
在各种情况下,可能需要在第一蚀刻期间将衬底支撑件(且因此衬底200)维持在相对温暖的温度。虽然较低的衬底温度对于降低扩散系数是有利的,但也存在竞争的问题。较低的衬底/衬底支撑件温度增加了室内的气相材料(例如,水、氧、氢、氮等)将在衬底的特征上冷凝的可能性。当这种材料在特征上冷凝时,它们有更大的机会扩散到特征中。此外,这种冷凝的材料可能干扰蚀刻工艺。因此,如本文所述,低温衬底支撑件/衬底可仅在特定步骤期间使用。因为第一蚀刻通常用惰性离子束(使得可能不希望地扩散到特征中的氧的浓度非常低)来执行并且涉及蚀刻大量的材料,所以在许多实施方式中在相对温暖的衬底温度下实施第一蚀刻是有利的,如上所述。在另一个实施方式中,可以用冷却的衬底支撑件执行第一蚀刻。在这种情况下,在第一蚀刻期间,衬底支撑件可以保持在约10-120℃之间、或约10-80℃之间、或约10-50℃之间的温度下。
接下来,在操作304,执行第二蚀刻以使特征变窄。操作304中的第二蚀刻可以如关于图2D的操作254所描述的,并且关于操作254提供的任何细节也可以应用于操作304中的第二蚀刻。类似地,上面关于从操作252到254的过渡也可应用于从操作302到304的过渡。在某些实施方式中,衬底支撑件可在第二蚀刻期间保持在相对温暖的温度,例如,在约10-120℃之间、或在约30-80℃之间。因为这种蚀刻通常涉及输送惰性离子束(并且可能不希望地扩散到特征中的氧的浓度相对较低),在各种情况下在相对温暖的衬底/衬底支撑件温度下执行第二蚀刻可能是有利的。关于低温的问题通常与在操作302中关于第一蚀刻所描述的那些相同。
在另一实施方式中,在操作304中的第二蚀刻期间可主动降低的衬底支撑件温度。用于第二蚀刻的衬底支撑件的实例起始温度可在约-30℃与120℃之间(或本文相对于第一蚀刻操作所描述的任何温度范围)。用于第二蚀刻的衬底支撑件的实例终止温度可以在约-70℃和-10℃之间,并且冷却速率可以在约0.5-4℃/s之间,例如在约1-3℃/s之间。在一些实施方式中,与第二蚀刻相比,在第一蚀刻期间的低温问题(例如,与特征上的材料的不期望的冷凝有关)是更大的问题。这可能是由于在第一蚀刻中去除的材料量较大和/或由于其它工艺差异(例如,离子能量、化学性质等)。因此,有时希望衬底支撑件温度在第一蚀刻期间保持相对温暖,然后在第二蚀刻之前和/或期间降低。在第二蚀刻期间降低的衬底支撑件温度的一个优点是衬底支撑件将在操作306中的氧化步骤开始时处于低温。如下所述,通常有利的是在低的衬底支撑件/衬底温度下执行氧化步骤。通过确保在第二蚀刻结束时衬底支撑件/衬底处于相对低的温度下,在操作304和306之间不需要等待衬底支撑件/衬底冷却。因此,在第二蚀刻期间降低衬底支撑件/衬底温度可以提高生产率。使用热电元件的衬底支撑件可以提供这些工作温度范围以及快速改变温度(大于或等于1摄氏度/秒)的能力。
接下来,在操作306,执行氧化步骤。该氧化步骤可以如关于图2D中的操作256所描述的,并且关于操作256提供的任何细节也可以应用于操作306。类似地,关于操作254和256之间的过渡提供的任何细节也可以应用于操作304和306之间的过渡。然而,在一些情况下,在操作304和306之间可以使用相对较长的暂停,以允许衬底支撑件冷却到期望的温度。在氧化步骤期间,衬底支撑件可以保持在相对低的温度下,以使材料(例如氧、水分等)扩散到特征中的程度最小化。因此,低的衬底支撑件温度保护特征,特别是磁性层206a和206b与隧道介电层208之间的敏感界面。结果是存在于室中的氧(和/或其它物质)不大可能损坏或毁坏所得的器件。
在氧化步骤期间衬底支撑件的示例温度可介于约-70℃与10℃之间,或介于约-30℃与-10℃之间。在一些实施方式中,衬底支撑件的温度可以在氧化步骤期间降低(例如,可以在操作306期间开始或继续主动冷却衬底支撑件)。在操作304和306之间和/或在操作306期间,示例冷却速率可以在上述冷却速率的范围内。图3A的方法300与图2D的方法250至少在控制衬底支撑件的温度以使氧或其它材料扩散到特征中的方面不同。
在某些实现方式中,可以通过偏离图3A中描述的工艺流程来进一步最小化到衬底上的特征中的扩散。这种工艺流程变化可以涉及(1)在操作306中用不涉及将氧输送到衬底的工艺替换氧化步骤,和/或(2)在操作304中的第二蚀刻期间的材料的优先沉积,使得被背溅射(backsputter)到特征侧壁上的材料是非导电的,和/或(3)去除氧化步骤。
图3B呈现根据某些实施方式的用于蚀刻半导体衬底上的特征的多步骤蚀刻工艺的流程图,其中氧化步骤306由导电材料减少(mitigation)步骤316代替。该实施方式还利用冷却衬底支持以冷却衬底并使到特征中的材料扩散最小化。方法310分别在具有第一和第二蚀刻的操作302和304开始。在上面描述了这些操作,并且为了简洁的目的,将不再重复描述。方法310在操作316处继续,其中执行导电材料减少步骤。可以在不将衬底暴露于氧的情况下执行该步骤。相反,衬底可暴露于惰性离子束和/或替代化学物质以去除隧道介电层的侧壁上的导电材料,或者以其他方式使这些材料不导电。
使用没有氧的惰性离子束将显著降低氧将以破坏性程度扩散到特征中的风险。替代化学物质的使用可以类似地降低氧将以破坏性程度扩散到特征中的风险。与氧相比,这种替代化学物质相对于隧道介电层的材料可以具有较低的扩散系数,这意味着到特征中的任何扩散可能较不广泛。类似地,取决于所选择的化学物质,替代化学物质可以对器件导致较小损害,甚至在相似的扩散水平。在一个实现方式中,操作316涉及将衬底暴露于惰性离子束,而不将衬底暴露于任何反应化学物质。隧道介电层208的侧壁上的任何导电材料可以被惰性离子束物理溅射掉。在一些其它实例中,衬底也可暴露于反应化学物质。反应化学物质可以直接输送到衬底表面(例如,不通过产生离子束的离子源),或者可以作为用于产生离子束的工艺气体的一部分输送。
可以被输送以去除在隧道介电层208处的特征的侧壁上存在的任何导电材料(或以其它方式使其不导电)的示例性反应化学物质包括但不限于O2、CO、CO2、N2,及其组合。操作316期间的示例离子能量可以在约10-100eV之间,或在约20-80eV之间。操作316的示例持续时间可以在约30-600s之间,或者在约200-300s之间。在操作316期间的衬底支撑件的示例性温度可以在约-70℃和10℃之间,或在约-30℃和-10℃之间。低温衬底支撑件可以帮助最小化材料(例如,存在于室中的任何氢、氧、氮、水分等)能够扩散到特征中的程度。由于上述原因,在相对较高的衬底支撑件温度下分别在操作302和304中执行第一和第二蚀刻可能是有益的。在一些情况下,如上所述,可以在第二蚀刻期间主动降低的衬底支撑件温度。
图3C示出了根据某些实施方式用于在半导体衬底上蚀刻特征的多步骤蚀刻工艺的流程图,其中材料优先沉积在衬底的某些部分上。该材料使导电材料背溅射到衬底上的特征上的程度最小化。结果,在隧道介电层处的特征的侧壁上形成较少的导电材料,并且显著降低跨越该层形成短路的可能性。
方法320开始于其中执行第一蚀刻的操作302。该蚀刻可以类似于图3A的操作302中的第一蚀刻,并且为了简洁起见,将不重复描述。方法320在其中执行第二蚀刻的操作324处继续。该蚀刻可以在相对低的衬底支撑件/衬底温度下进行,以使存在于室中的物质能够扩散到特征中的程度最小化。在一些情况下,在操作324期间,衬底支撑件可以保持在约-70℃和10℃之间的温度下,或者在约-30℃和-10℃之间的温度下。在第二蚀刻期间,气相材料被传送到衬底并被允许优先沉积在蚀刻区域中。参考图2B,与在其余层204、206a、208、206b和210中限定的特征相比,材料可以优先沉积在底部电极层202上。由于蚀刻区域/底部电极层202和形成在底部电极层202上方的特征之间的温度差,可以实现这种优先沉积。例如,底部电极层202保持比形成在该层上方的特征温度更低,这是由于(1)冷却的衬底支撑件和(2)离子撞击特征的侧壁,这导致特征加热。
在各种实施方式中,选择用于优先沉积的材料是(1)非导电的,和/或(2)当与(a)底部电极层202的材料、(b)第一磁性层206a的材料、和/或(c)第二磁性层206b的材料组合时形成非导电材料。以这种方式,从相邻特征中的底部电极层202和/或磁性层206a/206b背溅射的任何材料将显著比在不存在沉积材料的情况下将被背溅射的导电性材料有更少的问题。结果是显著降低了跨越隧道介电层208形成短路的风险。
可以优先沉积的示例材料包括但不限于碳、SiO2、SiN、SiC、SiCO、SiCN及其组合。可用于形成这种材料的示例反应物包括但不限于CH4、O2、CO2、CO、N2、H2S、SiH4及其组合。用于形成优先沉积材料的反应物可以作为用于产生离子束的源气体的一部分输送,或者可以直接输送到反应室/衬底,而不必由反应物形成等离子体。可以在惰性载气中提供反应物。在反应物作为用于产生离子束的源气体的一部分输送的情况下,源气体可包括浓度约0.5-10体积%之间的反应物。
在某些实施方式中,方法320可在操作324之后完成。因为在操作324期间在隧道介电层208的特征的侧壁上形成相对少的导电材料或不形成导电材料,和/或因为操作324导致在隧道介电层208处的特征的侧壁上形成非导电材料,在操作324之后可能不需要氧化、去除或以其它方式减少这种导电材料。然而,在一些情况下,方法320可以继续执行操作326。这里,可以任选地执行导电材料减少步骤。操作326类似于图3B的操作316,并且关于操作316提供的任何细节也可以应用于操作326。
图3D和3E示出了使用反应离子束蚀刻机制蚀刻特征的方法的流程图,该机制利用反应化学物质的优先沉积。参考图3D,方法330开始于操作331,其中在衬底中部分地蚀刻特征。可以使用任何蚀刻方法,包括但不限于本文所述的任何蚀刻方法。在操作333,类似于关于图3C的操作324所描述的优先沉积,将蚀刻反应物输送到衬底并且允许蚀刻反应物优先沉积在衬底的部分蚀刻区域上。由于部分蚀刻的特征(由于离子轰击,其可能相对较热)和下面的材料(由于冷却的衬底和缺乏离子轰击,其可以保持相对较冷)之间的温度差异,可以实现优先沉积。该温度差异可以允许蚀刻反应物集中在部分蚀刻的特征的底部,其中这种蚀刻剂是最期望/有用的。可以使用的示例性化学物质包括但不限于含卤化合物的化合物、金属有机化合物等。
在一个实施方式中,操作333在操作331完成之后开始。在另一个实施方式中,操作331和333在时间上重叠。在操作331中的蚀刻可以以连续或周期性方式进行。类似地,在操作333中的反应物输送和/或离子束暴露可以以连续或周期性方式进行。
图3E呈现图3D中呈现的方法330的特定实施方式。图3E的方法340在操作331开始,其中在衬底上部分地蚀刻特征。类似于图3D的操作331,该蚀刻操作可以是任何适当的蚀刻操作,包括本文所述的任何蚀刻操作。在一个实例中,如关于图3A中的操作302中的第一蚀刻所描述的,执行操作331中的蚀刻。在一些这样的实施方式中,操作331中的蚀刻与图3A的操作302中描述的第一蚀刻的不同之处在于,操作331中的蚀刻较不广泛(因为在操作331中仅部分地蚀刻该特征)。在操作343,蚀刻反应物优选地被输送到衬底上的部分蚀刻区域(例如,在蚀刻前端(etch front)的部分蚀刻特征之间)。作为冷却的衬底支撑件的结果,可以实现优先反应物输送。
参考图2A所示的衬底200,在一个示例中,操作331可以涉及蚀刻穿过第二磁性层206b。结果是由层206b和210形成的部分蚀刻特征,其中下面的隧道介电层208暴露在相邻的部分蚀刻特征之间。操作343然后可以涉及将蚀刻反应物输送到衬底,衬底优选地沉积在隧道介电层208的暴露区域上,这是由于与部分蚀刻特征(此时其由第二磁性层206b和掩模层210制成)相比隧道介电层208的较冷的温度。
方法340在操作345处继续,其中将衬底暴露于离子束以进一步蚀刻衬底上的特征。因为蚀刻反应物优选地沉积在需要进一步蚀刻的区域中,所以该蚀刻工艺对于实现快速、高质量的各向异性蚀刻结果可能是特别有利的。在操作347,确定蚀刻过程是否完成。如果是,则完成方法340,并且可以移除衬底以用于进一步处理。在其中特征在操作347尚未完全蚀刻的情况下,方法340可返回到操作343,在操作343中,额外的蚀刻反应物被输送到衬底并被允许优先沉积,如上所述。可以重复操作343中的反应物输送和操作345中的离子束暴露,直到特征被完全蚀刻。操作343和345可以在时间上重叠或可以不在时间上重叠。操作343可以在操作331期间或之后开始。
图3D和3E的方法的一个优点是蚀刻反应物集中在其最期望/最有用的区域中。该特征可以使得能够在实现相同程度的蚀刻的同时使用相对较少的蚀刻反应物来进行蚀刻工艺。此外,该特征可以降低由于暴露于严酷的(harsh)蚀刻反应物而使反应室损坏的程度(这是因为使用相对较少的蚀刻反应物,并且所使用的蚀刻反应物变成集中在冷却的衬底上而不是在较暖的室表面上)。
在本文所述的任何实施方式中,可以加热除衬底支撑件以外的反应室的表面(例如,室壁、喷头、电极、天花板等)。在许多情况下,衬底支撑件本身也可以能够加热。当实施利用反应室内的温差的图3C-3E中的方法时,使用加热的室表面可能是特别有利的。
此外,在本文所述的任何实施方式中,衬底支撑件的温度可以在较高温度和较低温度之间循环。这样的温度循环可以在特定操作期间发生,例如关于图2D和3A-3E描述的任何操作。在这些或其它情况下,温度循环可发生在两个操作之间。例如,温度可以在关于图2D和3A-3E描述的任何两个操作之间循环。较高温度可以是足以从衬底去除任何冷凝的反应物的温度,并且可以在约25℃和120℃之间、或在约50℃和110℃之间,这取决于存在的反应物。较低的温度可以是足够低以基本上防止物质扩散到衬底上的材料/结构中的温度,并且可以在约-70℃和-10℃之间、或者在约-50℃和-20℃之间,这取决于存在的反应物/材料。在较低温度和较高温度之间的温差可以为至少约30℃、至少约50℃或至少约70℃。
在蚀刻过程完成之后,可以在将衬底从反应室移除之前对衬底进行加热。这种加热可以在图3A-3E中的任何方法之后进行。这种加热可以通过加热衬底支撑件而发生。示例加热速率可以与上述冷却速率相同或更快。在将衬底从反应室移除之前加热衬底的一个优点是当衬底暴露于不同的处理环境/气氛时,降低在衬底/特征上形成冰、水分和其它冷凝材料的风险。任何这种冷凝的材料可以使未来的加工操作复杂化(或甚至导致其失效),并且还可能导致最终器件中的损坏。
装置
本文所述的方法可以由任何合适的装置执行。合适的装置包括用于完成处理操作的硬件和具有用于控制根据本实施方式的处理操作的指令的系统控制器。例如,在一些实施方式中,硬件可以包含包括在处理工具中的一个或多个处理站。上面关于图1描述了一种适当的装置。
图4提供了衬底支撑件400的一部分的简化横截面图。衬底支撑件400包括由一系列Peltier器件408分离并与该一系列Peltier器件408接触的至少上板402和下板404。衬底(未示出)搁置在上板402上。冷却通道406可以设置在下板404中。Peltier器件408操作以将热量从上板402传递到下板404,其中热量被迁移。在某些情况下,Peltier器件408可用于在相反方向上传递热量,例如当衬底被主动加热时。在通过引用并入本文的美国专利申请No.13/908,676中提供了与温度控制的衬底支撑件相关的其它细节。替代的衬底支撑件设计(未示出)将由与下板404接触的上板402构成,在下板中具有冷却通道406以适应与本文的权利要求一致的在低温温度下的制冷剂的循环。市售的循环单元的一个实例是由马萨诸塞州的Brooks Automation of Chelmsford制造的Polycold Cryochiller型号“MaxCool2500”。为了避免冷凝或者为了本文所讨论的其它原因,可以通过进入可以在不会基于过度处理时间禁止其使用的持续时间内提高支撑件温度的模式来实现加热衬底。
系统控制器
在一些实现方式中,控制器是系统的一部分,该系统可以是上述示例的一部分。这样的系统可以包括半导体处理设备,半导体处理设备包括一个或多个处理工具、一个或多个室、用于处理的一个或多个平台、和/或特定处理部件(晶片基座、气体流系统等)。这些系统可以与用于在半导体晶片或衬底的处理之前、期间和之后控制它们的操作的电子器件集成。电子器件可以被称为“控制器”,其可以控制一个或多个系统的各种部件或子部件。根据处理要求和/或系统类型,控制器可以被编程以控制本文公开的任何工艺,包括工艺气体的输送、温度设置(例如,在一些情况下通过衬底支撑件加热和/或冷却)、压力设置、真空设置、功率设置、射频(RF)发生器设置、RF匹配电路设置、频率设置、流率设置、流体输送设置、位置和操作设置、进出工具和其他输送工具和/或连接到特定系统或与特定系统接口的装载锁的晶片输送。
概括地说,控制器可以定义为电子器件,电子器件具有接收指令、发出指令、控制操作、启用清洁操作、启用终点测量等的各种集成电路、逻辑、存储器和/或软件。集成电路可以包括存储程序指令的固件形式的芯片、数字信号处理器(DSP)、定义为专用集成电路(ASIC)的芯片、和/或一个或多个微处理器、或执行程序指令(例如,软件)的微控制器。程序指令可以是以各种单独设置(或程序文件)的形式输送到控制器的指令,单独设置(或程序文件)定义用于在半导体晶片上或针对半导体晶片或系统执行特定工艺的操作参数。在一些实施方式中,操作参数可以是由工艺工程师定义的配方的一部分,以在一或多个(种)层、材料、金属、氧化物、硅、二氧化硅、表面、电路和/或晶片的管芯的制造期间完成一个或多个处理步骤。
在一些实现方式中,控制器可以是与系统集成、耦合到系统、以其它方式联网到系统或其组合的计算机的一部分或耦合到该计算机。例如,控制器可以在“云”中或在晶片厂(fab)主机系统的全部或一部分中,其可以允许对晶片处理的远程访问。计算机可以实现对系统的远程访问以监视制造操作的当前进展、检查过去制造操作的历史、从多个制造操作研究趋势或性能度量,以改变当前处理的参数、设置要跟随当前处理的处理步骤、或者开始新的处理。在一些示例中,远程计算机(例如服务器)可以通过网络(其可以包括本地网络或因特网)向系统提供工艺配方。远程计算机可以包括使得能够输入或编程参数和/或设置的用户接口,然后将该参数和/或设置从远程计算机输送到系统。在一些示例中,控制器接收数据形式的指令,其指定在一个或多个操作期间要执行的每个处理步骤的参数。应当理解,参数可以特定于要执行的工艺的类型和工具的类型,控制器被配置为与该工具接口或控制该工具。因此,如上所述,控制器可以是例如通过包括联网在一起并朝着共同目的(例如本文所述的工艺和控制)工作的一个或多个离散控制器而呈分布式。用于这种目的的分布式控制器的示例是在与远程(例如在平台级或作为远程计算机的一部分)定位的一个或多个集成电路通信的室上的一个或多个集成电路,其组合以控制在室上的工艺。
示例系统可以包括但不限于等离子体蚀刻室或模块、沉积室或模块、旋转漂洗室或模块、金属电镀室或模块、清洁室或模块、倒角边缘蚀刻室或模块、物理气相沉积(PVD)室或模块、化学气相沉积(CVD)室或模块、原子层沉积(ALD)室或模块、原子层蚀刻(ALE)室或模块、离子注入室或模块、轨道室或模块、以及可以与半导体晶片的制造和/或制备相关联或用于半导体晶片的制造和/或制备的任何其它半导体处理系统。
如上所述,根据将由工具执行的一个或多个处理步骤,控制器可以与一个或多个其他工具电路或模块、其它工具部件、群集工具、其他工具接口、相邻工具、邻近工具、位于整个工厂中的工具、主计算机、另一控制器、或在将晶片容器往返半导体制造工厂中的工具位置和/或装载口运输的材料运输中使用的工具通信。
上述各种硬件和方法实施方式可结合光刻图案化工具或工艺使用,例如用于制备或制造半导体器件、显示器、LED、光伏板等。通常,尽管不是必需的,这种工具/工艺将在共同的制造设施中一起使用或进行。
薄膜的光刻图案化通常包括以下步骤中的一些或全部,每个步骤使用多种可能的工具:(1)使用旋涂或喷涂工具在工件(例如,其上形成有氮化硅膜的衬底)上施加光致抗蚀剂;(2)使用热板或炉或其它合适的固化工具来固化光致抗蚀剂;(3)用诸如晶片步进机的工具将光致抗蚀剂暴露于可见光或UV光或x射线光;(4)使抗蚀剂显影以选择性地除去抗蚀剂,从而使用诸如湿台或喷射显影剂的工具将其图案化;(5)通过使用干法或等离子体辅助蚀刻工具将抗蚀剂图案转移到下面的膜或工件中;以及(6)使用诸如RF或微波等离子体抗蚀剂剥离器的工具去除抗蚀剂。在一些实施方式中,可以在施加光致抗蚀剂之前沉积可灰化硬掩模层(例如无定形碳层)和另一合适的硬掩模(例如抗反射层)。
应当理解,本文所描述的配置和/或方法本质上是示例性的,并且这些具体实施方式或示例不应被认为是限制性的,因为许多变化是可能的。这里描述的特定例程或方法可以表示任何数量的处理策略中的一个或多个。因此,所示的各种操作可以以所示的顺序执行、以其他顺序执行、并行地执行、或者在一些情况下被省略。同样,可以改变上述处理的顺序。
本公开的主题包括本文公开的各种处理、系统和配置以及其它特征、功能、操作和/或性质的所有新颖的和非显而易见的组合和子组合,以及其任何和所有等同方案。

Claims (18)

1.一种蚀刻衬底以形成自旋扭矩转移随机存取存储器(STT-RAM)装置的方法,所述方法包括:
在反应室中接收所述衬底,所述衬底包括:(i)底部电极层,(ii)设置在所述底部电极层上的蚀刻停止层,(iii)设置在所述蚀刻停止层上的第一磁性层,(iv)设置在所述第一磁性层上的隧道介电层,(v)设置在所述隧道介电层上的第二磁性层,以及(vi)图案化掩模层;
执行第一离子束蚀刻操作以在所述衬底上限定特征,所述第一离子束蚀刻操作包括将所述衬底暴露于离子束以蚀刻穿过至少所述第二磁性层、所述隧道介电层和所述第一磁性层,
执行第二离子束蚀刻操作以使所述衬底上的所述特征变窄,所述第二离子束蚀刻操作包括将所述特征的侧壁暴露于离子束,其中所述第二离子束蚀刻操作在比所述第一离子束蚀刻操作低的离子能量下进行,并且其中所述第一离子束蚀刻操作和/或所述第二离子束蚀刻操作导致在所述隧道介电层的暴露部分上和/或在所述隧道介电层中形成导电材料;以及
执行导电材料减少操作以减少在所述第一离子束蚀刻操作和/或所述第二离子束蚀刻操作期间形成在所述隧道介电层上或所述隧道介电层中的所述导电材料,其中减少所述导电材料包括去除所述导电材料或使所述导电材料的导电性变弱,其中所述导电材料减少操作包括将所述衬底暴露于离子束,其中所述导电材料减少操作在比所述第二离子束蚀刻操作低的离子能量下进行,并且其中在所述导电材料减少操作期间,将衬底支撑件保持在-70℃和-10℃之间的温度下。
2.根据权利要求1所述的方法,其中在所述第二离子束蚀刻操作期间,将所述衬底支撑件保持在-70℃和10℃之间的温度下。
3.根据权利要求1所述的方法,其中在所述第二离子束蚀刻操作期间,将所述衬底支撑件保持在10℃和120℃之间的温度下。
4.根据权利要求1所述的方法,其中在所述导电材料减少操作期间,所述离子束包括氧离子和惰性离子。
5.根据权利要求1所述的方法,其中在所述导电材料减少操作期间,所述离子束包括没有反应离子的惰性离子。
6.根据权利要求1-4中任一项所述的方法,其中在所述导电材料减少操作期间,所述离子束包括惰性离子和选自O2、CO、CO2、N2及其组合的一种或多种反应物。
7.根据权利要求1-5中任一项所述的方法,其中在所述第一离子束蚀刻操作期间,所述离子能量在100-10,000eV之间,其中在所述第二离子束蚀刻操作期间,所述离子能量在50-300eV之间,并且其中在所述导电材料减少操作期间,所述离子能量在10-100eV之间。
8.根据权利要求1-5中任一项所述的方法,其还包括在所述第一离子束蚀刻操作之后且在所述第二离子束蚀刻操作之前,改变所述衬底与所述离子束行进的方向之间的相对取向。
9.一种蚀刻衬底以形成自旋扭矩转移随机存取存储器(STT-RAM)装置的方法,所述方法包括:
在反应室中接收所述衬底,所述衬底包括:(i)底部电极层,(ii)设置在所述底部电极层上的蚀刻停止层,(iii)设置在所述蚀刻停止层上的第一磁性层,(iv)设置在所述第一磁性层上的隧道介电层,(v)设置在所述隧道介电层上的第二磁性层,以及(vi)图案化掩模层;
执行第一离子束蚀刻操作以在所述衬底上限定特征,所述第一离子束蚀刻操作包括将所述衬底暴露于离子束以蚀刻穿过至少所述第二磁性层、所述隧道介电层和所述第一磁性层,并且
执行第二离子束蚀刻操作以使所述衬底上的所述特征变窄,所述第二离子束蚀刻操作包括将所述特征的侧壁暴露于离子束并优先在所述第一离子束蚀刻操作期间蚀刻的区域中沉积第一材料,并且其中在所述第二离子束蚀刻操作期间,将衬底支撑件保持在-70℃和10℃之间的温度下。
10.根据权利要求9所述的方法,其中,(a)所述第一材料不导电,或(b)所述第一材料当与下述中的至少一个组合时是非导电的:(i)所述底部电极层的材料或(ii)所述第一磁性层或所述第二磁性层的材料。
11.根据权利要求10所述的方法,其中所述第一材料包括选自碳、SiO2、SiN、SiC、SiCO、SiCN及其组合的一种或多种材料。
12.根据权利要求10所述的方法,其还包括在所述第二离子束蚀刻操作期间,将所述第一材料溅射到所述特征的所述侧壁上。
13.根据权利要求9-12中任一项所述的方法,其中所述第一材料是蚀刻反应物。
14.根据权利要求13所述的方法,其中在所述第二离子束蚀刻操作期间,所述特征的所述侧壁暴露于所述离子束,同时所述第一材料沉积在所述第一离子束蚀刻操作期间蚀刻的所述区域中。
15.根据权利要求13所述的方法,其中所述第二离子束蚀刻操作包括循环地(a)沉积所述第一材料和(b)将所述衬底暴露于所述离子束,其中(a)和(b)在时间上不重叠。
16.根据权利要求13所述的方法,其中所述蚀刻反应物包括含卤化合物的化合物和/或金属有机化合物。
17.根据权利要求9-12中任一项所述的方法,其还包括在所述第一离子束蚀刻操作之后,改变所述衬底与所述离子束行进的方向之间的相对取向。
18.根据权利要求17所述的方法,其中改变所述衬底与所述离子束行进的所述方向之间的相对取向包括倾斜所述衬底。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837254B2 (en) 2014-08-12 2017-12-05 Lam Research Corporation Differentially pumped reactive gas injector
US10825652B2 (en) 2014-08-29 2020-11-03 Lam Research Corporation Ion beam etch without need for wafer tilt or rotation
US9406535B2 (en) 2014-08-29 2016-08-02 Lam Research Corporation Ion injector and lens system for ion beam milling
US9536748B2 (en) 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
US9779955B2 (en) 2016-02-25 2017-10-03 Lam Research Corporation Ion beam etching utilizing cryogenic wafer temperatures
US20200170081A1 (en) * 2018-03-16 2020-05-28 Nxp Usa, Inc. Heating appliance
US10714680B2 (en) * 2018-08-27 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Large height tree-like sub 30nm vias to reduce conductive material re-deposition for sub 60nm MRAM devices
KR102608957B1 (ko) 2018-08-27 2023-12-01 삼성전자주식회사 플라즈마 처리 장치
US10903050B2 (en) 2018-12-10 2021-01-26 Lam Research Corporation Endpoint sensor based control including adjustment of an edge ring parameter for each substrate processed to maintain etch rate uniformity
US11437261B2 (en) 2018-12-11 2022-09-06 Applied Materials, Inc. Cryogenic electrostatic chuck
JP7345382B2 (ja) * 2018-12-28 2023-09-15 東京エレクトロン株式会社 プラズマ処理装置及び制御方法
US11764041B2 (en) 2019-06-14 2023-09-19 Applied Materials, Inc. Adjustable thermal break in a substrate support
US11373893B2 (en) 2019-09-16 2022-06-28 Applied Materials, Inc. Cryogenic electrostatic chuck
US11646183B2 (en) 2020-03-20 2023-05-09 Applied Materials, Inc. Substrate support assembly with arc resistant coolant conduit
US11087989B1 (en) 2020-06-18 2021-08-10 Applied Materials, Inc. Cryogenic atomic layer etch with noble gases
CN115715141A (zh) * 2021-08-20 2023-02-24 江苏鲁汶仪器股份有限公司 一种降低mram磁隧道节损伤的方法
CN117373915B (zh) * 2023-12-08 2024-04-05 合肥晶合集成电路股份有限公司 半导体结构减薄方法及结构

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004139681A (ja) * 2002-10-18 2004-05-13 Univ Osaka 磁性メモリ、磁性メモリアレイ、磁性メモリの製造方法、磁性メモリの記録方法、及び磁性メモリの読み出し方法
CN1538539A (zh) * 2003-01-28 2004-10-20 ���ǵ�����ʽ���� 形成磁性随机存取存储器的磁性隧道结层的方法
CN1577845A (zh) * 2003-07-23 2005-02-09 株式会社东芝 磁存储器装置和磁存储器装置的制造方法
CN103620730A (zh) * 2011-05-03 2014-03-05 瓦里安半导体设备公司 用于控制抗蚀剂特征中的临界尺寸和粗糙度的方法和系统
JP2014183184A (ja) * 2013-03-19 2014-09-29 Tokyo Electron Ltd コバルト及びパラジウムを含む膜をエッチングする方法
CN104282521A (zh) * 2013-07-08 2015-01-14 朗姆研究公司 离子束蚀刻系统
CN104718614A (zh) * 2012-09-13 2015-06-17 美光科技公司 形成存储器单元和磁性存储器单元结构的阵列的方法,以及相关的存储器单元和存储器单元结构

Family Cites Families (137)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3704511A (en) 1969-12-18 1972-12-05 Gen Electric Fly{40 s eye lens process
US3899711A (en) 1973-05-09 1975-08-12 Gen Electric Laminated multi-apertured electrode
US3969646A (en) * 1975-02-10 1976-07-13 Ion Tech, Inc. Electron-bombardment ion source including segmented anode of electrically conductive, magnetic material
JPS5223467A (en) 1975-08-14 1977-02-22 Matsushita Electric Ind Co Ltd Heat sensitive controlling device for use in cooking equipment
US4200794A (en) 1978-11-08 1980-04-29 Control Data Corporation Micro lens array and micro deflector assembly for fly's eye electron beam tubes using silicon components and techniques of fabrication and assembly
CA1157511A (en) 1978-11-08 1983-11-22 Sterling P. Newberry Micro lens array and micro deflector assembly for fly's eye electron beam tubes using silicon components
US4419580A (en) 1981-06-26 1983-12-06 Control Data Corporation Electron beam array alignment means
FR2581244B1 (fr) 1985-04-29 1987-07-10 Centre Nat Rech Scient Source d'ions du type triode a une seule chambre d'ionisation a excitation haute frequence et a confinement magnetique du type multipolaire
JPH02114530A (ja) 1988-10-25 1990-04-26 Mitsubishi Electric Corp 薄膜形成装置
KR910016054A (ko) 1990-02-23 1991-09-30 미다 가쓰시게 마이크로 전자 장치용 표면 처리 장치 및 그 방법
JP2932650B2 (ja) 1990-09-17 1999-08-09 松下電器産業株式会社 微細構造物の製造方法
US5248371A (en) 1992-08-13 1993-09-28 General Signal Corporation Hollow-anode glow discharge apparatus
JP3109309B2 (ja) 1993-01-11 2000-11-13 日本電信電話株式会社 イオンビ―ムプロセス装置のプラズマ引出し用グリッド
KR100324792B1 (ko) 1993-03-31 2002-06-20 히가시 데쓰로 플라즈마처리장치
US5472565A (en) 1993-11-17 1995-12-05 Lam Research Corporation Topology induced plasma enhancement for etched uniformity improvement
US5811022A (en) 1994-11-15 1998-09-22 Mattson Technology, Inc. Inductive plasma reactor
US5675606A (en) 1995-03-20 1997-10-07 The United States Of America As Represented By The United States Department Of Energy Solenoid and monocusp ion source
US5958134A (en) * 1995-06-07 1999-09-28 Tokyo Electron Limited Process equipment with simultaneous or sequential deposition and etching capabilities
US6063710A (en) 1996-02-26 2000-05-16 Sony Corporation Method and apparatus for dry etching with temperature control
US5656535A (en) 1996-03-04 1997-08-12 Siemens Aktiengesellschaft Storage node process for deep trench-based DRAM
WO1999052135A1 (en) 1998-04-02 1999-10-14 Applied Materials, Inc. Method for etching low k dielectrics
EP1098360A4 (en) 1998-06-15 2004-09-15 Nikon Corp POSITION DETECTING METHOD, POSITION SENSOR, EXPOSURE METHOD, EXPOSURE DEVICE AND METHOD FOR THEIR PRODUCTION AND DEVICE MANUFACTURING METHOD
US6515426B1 (en) 1998-12-15 2003-02-04 Hitachi, Ltd. Ion beam processing apparatus and method of operating ion source therefor
US6235643B1 (en) 1999-08-10 2001-05-22 Applied Materials, Inc. Method for etching a trench having rounded top and bottom corners in a silicon substrate
JP3763446B2 (ja) 1999-10-18 2006-04-05 キヤノン株式会社 静電レンズ、電子ビーム描画装置、荷電ビーム応用装置、および、デバイス製造方法
DE10060002B4 (de) 1999-12-07 2016-01-28 Komatsu Ltd. Vorrichtung zur Oberflächenbehandlung
JP5569353B2 (ja) 2000-04-28 2014-08-13 ダイキン工業株式会社 ドライエッチングガスおよびドライエッチング方法
KR100332313B1 (ko) 2000-06-24 2002-04-12 서성기 Ald 박막증착장치 및 증착방법
WO2002008487A1 (en) 2000-07-24 2002-01-31 The University Of Maryland, College Park Spatially programmable microelectronics process equipment using segmented gas injection showerhead with exhaust gas recirculation
KR100382720B1 (ko) * 2000-08-30 2003-05-09 삼성전자주식회사 반도체 식각 장치 및 이를 이용한 반도체 소자의 식각 방법
US6761796B2 (en) 2001-04-06 2004-07-13 Axcelis Technologies, Inc. Method and apparatus for micro-jet enabled, low-energy ion generation transport in plasma processing
US6921725B2 (en) 2001-06-28 2005-07-26 Micron Technology, Inc. Etching of high aspect ratio structures
CN2501657Y (zh) 2001-10-26 2002-07-24 凯崴电子股份有限公司 专用于多层配线基板钻孔作业的表面双层板
KR100412953B1 (ko) * 2001-11-26 2003-12-31 학교법인 성균관대학 중성빔을 이용한 식각장치
JP3906686B2 (ja) 2001-12-28 2007-04-18 三菱電機株式会社 多重グリッド光学システム及びその製造方法及びイオンスラスタ
JP3713683B2 (ja) 2002-03-05 2005-11-09 住友イートンノバ株式会社 イオンビームの質量分離フィルタとその質量分離方法及びこれを使用するイオン源
US6846726B2 (en) 2002-04-17 2005-01-25 Lam Research Corporation Silicon parts having reduced metallic impurity concentration for plasma reaction chambers
US20030224620A1 (en) 2002-05-31 2003-12-04 Kools Jacques C.S. Method and apparatus for smoothing surfaces on an atomic scale
US6911660B2 (en) 2002-10-02 2005-06-28 Varian Semiconductor Equipment Associates, Inc. Method of measuring ion beam angles
US6838012B2 (en) 2002-10-31 2005-01-04 Lam Research Corporation Methods for etching dielectric materials
JP4233348B2 (ja) 2003-02-24 2009-03-04 シャープ株式会社 プラズマプロセス装置
US7632379B2 (en) 2003-05-30 2009-12-15 Toshio Goto Plasma source and plasma processing apparatus
JP2005004068A (ja) 2003-06-13 2005-01-06 Dainippon Printing Co Ltd スラント凹凸パターンの形成方法及びスラント凹凸パターンを有する基板
JP4052191B2 (ja) 2003-06-24 2008-02-27 株式会社島津製作所 複合成膜装置およびこれを用いた磁気ヘッドの保護膜形成方法
US6992284B2 (en) 2003-10-20 2006-01-31 Ionwerks, Inc. Ion mobility TOF/MALDI/MS using drift cell alternating high and low electrical field regions
US7495241B2 (en) 2004-02-26 2009-02-24 Tdk Corporation Ion beam irradiation apparatus and insulating spacer for the same
US6956219B2 (en) 2004-03-12 2005-10-18 Zyvex Corporation MEMS based charged particle deflector design
US7291360B2 (en) 2004-03-26 2007-11-06 Applied Materials, Inc. Chemical vapor deposition plasma process using plural ion shower grids
US20050218114A1 (en) 2004-03-30 2005-10-06 Tokyo Electron Limited Method and system for performing a chemical oxide removal process
US7767561B2 (en) * 2004-07-20 2010-08-03 Applied Materials, Inc. Plasma immersion ion implantation reactor having an ion shower grid
US7645707B2 (en) 2005-03-30 2010-01-12 Lam Research Corporation Etch profile control
JP4646730B2 (ja) 2005-08-05 2011-03-09 株式会社日立ハイテクノロジーズ プラズマ処理装置の表面異物検出装置および検出方法
US7344975B2 (en) 2005-08-26 2008-03-18 Micron Technology, Inc. Method to reduce charge buildup during high aspect ratio contact etch
US7294926B2 (en) 2005-09-22 2007-11-13 Delphi Technologies, Inc. Chip cooling system
KR100653073B1 (ko) 2005-09-28 2006-12-01 삼성전자주식회사 기판처리장치와 기판처리방법
US7524743B2 (en) 2005-10-13 2009-04-28 Varian Semiconductor Equipment Associates, Inc. Conformal doping apparatus and method
KR100706809B1 (ko) 2006-02-07 2007-04-12 삼성전자주식회사 이온 빔 조절 장치 및 그 방법
WO2007106076A2 (en) 2006-03-03 2007-09-20 Prasad Gadgil Apparatus and method for large area multi-layer atomic layer chemical vapor processing of thin films
JP4943047B2 (ja) 2006-04-07 2012-05-30 東京エレクトロン株式会社 処理装置及び処理方法
US7416989B1 (en) 2006-06-30 2008-08-26 Novellus Systems, Inc. Adsorption based material removal process
US7935942B2 (en) * 2006-08-15 2011-05-03 Varian Semiconductor Equipment Associates, Inc. Technique for low-temperature ion implantation
US20080132046A1 (en) 2006-12-04 2008-06-05 Varian Semiconductor Equipment Associates, Inc. Plasma Doping With Electronically Controllable Implant Angle
JP2008174777A (ja) 2007-01-17 2008-07-31 Hitachi Kokusai Electric Inc 薄膜形成装置
US7977249B1 (en) 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US20080302303A1 (en) 2007-06-07 2008-12-11 Applied Materials, Inc. Methods and apparatus for depositing a uniform silicon film with flow gradient designs
GB2451480B (en) 2007-07-31 2011-11-02 Vistec Lithography Ltd Pattern writing on a rotaing substrate
US8039052B2 (en) 2007-09-06 2011-10-18 Intermolecular, Inc. Multi-region processing system and heads
WO2009045722A1 (en) 2007-09-28 2009-04-09 Varian Semiconductor Equipment Associates, Inc. Two-diemensional uniformity correction for ion beam assisted etching
KR100895630B1 (ko) 2007-10-01 2009-05-06 박흥균 전자빔 방출장치
US8187486B1 (en) 2007-12-13 2012-05-29 Novellus Systems, Inc. Modulating etch selectivity and etch rate of silicon nitride thin films
JP2009193988A (ja) 2008-02-12 2009-08-27 Tokyo Electron Ltd プラズマエッチング方法及びコンピュータ記憶媒体
US7894927B2 (en) 2008-08-06 2011-02-22 Tokyo Electron Limited Using Multi-Layer/Multi-Input/Multi-Output (MLMIMO) models for metal-gate structures
US7981763B1 (en) 2008-08-15 2011-07-19 Novellus Systems, Inc. Atomic layer removal for high aspect ratio gapfill
JP5530088B2 (ja) 2008-10-20 2014-06-25 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
US8058179B1 (en) 2008-12-23 2011-11-15 Novellus Systems, Inc. Atomic layer removal process with higher etch amount
US8809196B2 (en) 2009-01-14 2014-08-19 Tokyo Electron Limited Method of etching a thin film using pressure modulation
TWI520660B (zh) 2009-04-03 2016-02-01 瓦里安半導體設備公司 保形沈積的方法以及在工件中蝕刻三維特徵的方法
US8603591B2 (en) 2009-04-03 2013-12-10 Varian Semiconductor Ewuipment Associates, Inc. Enhanced etch and deposition profile control using plasma sheath engineering
WO2010120805A2 (en) * 2009-04-13 2010-10-21 Applied Materials, Inc. Modification of magnetic properties of films using ion and neutral beam implantation
JP5174750B2 (ja) 2009-07-03 2013-04-03 株式会社日立ハイテクノロジーズ 荷電粒子線装置及び荷電粒子線画像を安定に取得する方法
KR20120053003A (ko) 2009-07-22 2012-05-24 어플라이드 머티어리얼스, 인코포레이티드 할로우 캐소드 샤워헤드
CN201544052U (zh) 2009-10-29 2010-08-11 天津市天发重型水电设备制造有限公司 一种可调式多层钻孔工装
JP5461148B2 (ja) 2009-11-05 2014-04-02 株式会社日立ハイテクノロジーズ プラズマエッチング方法及び装置
US9111729B2 (en) 2009-12-03 2015-08-18 Lam Research Corporation Small plasma chamber systems and methods
KR20110097193A (ko) 2010-02-25 2011-08-31 성균관대학교산학협력단 원자층 식각 장치
JP5812606B2 (ja) 2010-02-26 2015-11-17 株式会社日立国際電気 基板処理装置及び半導体装置の製造方法
JP5444044B2 (ja) 2010-03-02 2014-03-19 東京エレクトロン株式会社 プラズマ処理装置及びシャワーヘッド
US8608852B2 (en) 2010-06-11 2013-12-17 Applied Materials, Inc. Temperature controlled plasma processing chamber component with zone dependent thermal efficiencies
JP2012057251A (ja) 2010-08-13 2012-03-22 Toshiba Corp 保護膜とその形成方法、並びに半導体製造装置およびプラズマ処理装置
CA2811750C (en) 2010-08-23 2018-08-07 Exogenesis Corporation Method and apparatus for neutral beam processing based on gas cluster ion beam technology
EP2625306B1 (en) 2010-10-05 2020-09-30 Veeco Instruments Inc. Grid providing beamlet steering
US20120255678A1 (en) 2011-04-11 2012-10-11 Lam Research Corporation Multi-Frequency Hollow Cathode System for Substrate Plasma Processing
JP5785436B2 (ja) 2011-05-09 2015-09-30 キヤノン株式会社 荷電粒子線描画装置およびそのクリーニング方法ならびにデバイスの製造方法
US8617411B2 (en) 2011-07-20 2013-12-31 Lam Research Corporation Methods and apparatus for atomic layer etching
JP2014209406A (ja) 2011-07-20 2014-11-06 キヤノンアネルバ株式会社 イオンビーム発生装置、およびイオンビームプラズマ処理装置
CN202291523U (zh) 2011-09-21 2012-07-04 四川佳兴钢结构工程有限公司 多层板钻孔装置
US8613863B2 (en) 2011-11-29 2013-12-24 Intermolecular, Inc. Methods for selective etching of a multi-layer substrate
US8895323B2 (en) 2011-12-19 2014-11-25 Lam Research Corporation Method of forming a magnetoresistive random-access memory device
JP2013171925A (ja) 2012-02-20 2013-09-02 Canon Inc 荷電粒子線装置、それを用いた物品の製造方法
US8608973B1 (en) 2012-06-01 2013-12-17 Lam Research Corporation Layer-layer etch of non volatile materials using plasma
US9793098B2 (en) 2012-09-14 2017-10-17 Vapor Technologies, Inc. Low pressure arc plasma immersion coating vapor deposition and ion treatment
US9047906B2 (en) 2012-09-28 2015-06-02 Seagate Technology, Llc Dual-layer magnetic recording structure
US8883029B2 (en) 2013-02-13 2014-11-11 Lam Research Corporation Method of making a gas distribution member for a plasma processing chamber
TWI506680B (zh) * 2013-02-22 2015-11-01 Nissin Ion Equipment Co Ltd Substrate cooling means and irradiating ion beam
JP5432396B1 (ja) 2013-02-28 2014-03-05 三井造船株式会社 成膜装置及びインジェクタ
US9564297B2 (en) 2013-05-16 2017-02-07 Applied Materials, Inc. Electron beam plasma source with remote radical source
US20140356985A1 (en) 2013-06-03 2014-12-04 Lam Research Corporation Temperature controlled substrate support assembly
US9147581B2 (en) 2013-07-11 2015-09-29 Lam Research Corporation Dual chamber plasma etcher with ion accelerator
KR102025256B1 (ko) * 2013-07-25 2019-09-26 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR101862632B1 (ko) 2013-09-25 2018-05-31 캐논 아네르바 가부시키가이샤 자기 저항 효과 소자의 제조 방법 및 제조 시스템
US9269542B2 (en) 2013-11-01 2016-02-23 Varian Semiconductor Equipment Associates, Inc. Plasma cathode charged particle lithography system
US9543110B2 (en) 2013-12-20 2017-01-10 Axcelis Technologies, Inc. Reduced trace metals contamination ion source for an ion implantation system
US9564582B2 (en) 2014-03-07 2017-02-07 Applied Materials, Inc. Method of forming magnetic tunneling junctions
WO2015136723A1 (en) * 2014-03-11 2015-09-17 Yasuyuki Sonoda Magnetic memory and method of manufacturing magnetic memory
KR102132215B1 (ko) * 2014-04-03 2020-07-09 삼성전자주식회사 자기 터널 접합 구조물 형성 방법 및 이를 이용한 자기 메모리 소자의 제조 방법
KR101529821B1 (ko) 2014-04-08 2015-06-29 성균관대학교산학협력단 반응성 이온빔 펄스를 이용한 mram 물질 식각 방법
US9287123B2 (en) 2014-04-28 2016-03-15 Varian Semiconductor Equipment Associates, Inc. Techniques for forming angled structures for reduced defects in heteroepitaxy of semiconductor films
US9837254B2 (en) 2014-08-12 2017-12-05 Lam Research Corporation Differentially pumped reactive gas injector
US10825652B2 (en) 2014-08-29 2020-11-03 Lam Research Corporation Ion beam etch without need for wafer tilt or rotation
US9406535B2 (en) 2014-08-29 2016-08-02 Lam Research Corporation Ion injector and lens system for ion beam milling
US9536748B2 (en) 2014-10-21 2017-01-03 Lam Research Corporation Use of ion beam etching to generate gate-all-around structure
US9396961B2 (en) 2014-12-22 2016-07-19 Lam Research Corporation Integrated etch/clean for dielectric etch applications
US9728422B2 (en) 2015-01-23 2017-08-08 Central Glass Company, Limited Dry etching method
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
KR20160135044A (ko) 2015-05-15 2016-11-24 삼성전자주식회사 패턴 형성 방법, 이를 이용한 자기기억소자의 제조방법, 및 이를 이용하여 제조된 자기기억소자
JP6541439B2 (ja) 2015-05-29 2019-07-10 東京エレクトロン株式会社 エッチング方法
US9887350B2 (en) * 2015-05-31 2018-02-06 Headway Technologies, Inc. MTJ etching with improved uniformity and profile by adding passivation step
US9922806B2 (en) 2015-06-23 2018-03-20 Tokyo Electron Limited Etching method and plasma processing apparatus
US9666792B2 (en) * 2015-08-12 2017-05-30 Qualcomm Incorporated Shadow-effect compensated fabrication of magnetic tunnel junction (MTJ) elements
US9659788B2 (en) 2015-08-31 2017-05-23 American Air Liquide, Inc. Nitrogen-containing compounds for etching semiconductor structures
KR102411080B1 (ko) 2015-09-02 2022-06-21 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 자기 메모리 장치의 제조 방법
US9705071B2 (en) * 2015-11-24 2017-07-11 International Business Machines Corporation Structure and method to reduce shorting and process degradation in STT-MRAM devices
US9779955B2 (en) 2016-02-25 2017-10-03 Lam Research Corporation Ion beam etching utilizing cryogenic wafer temperatures
US20180233662A1 (en) 2017-02-14 2018-08-16 Lam Research Corporation Systems and methods for patterning of high density standalone mram devices
US20180286707A1 (en) 2017-03-30 2018-10-04 Lam Research Corporation Gas additives for sidewall passivation during high aspect ratio cryogenic etch
KR101939481B1 (ko) 2017-07-27 2019-01-16 성균관대학교산학협력단 이온빔 식각 장치
US10847374B2 (en) 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004139681A (ja) * 2002-10-18 2004-05-13 Univ Osaka 磁性メモリ、磁性メモリアレイ、磁性メモリの製造方法、磁性メモリの記録方法、及び磁性メモリの読み出し方法
CN1538539A (zh) * 2003-01-28 2004-10-20 ���ǵ�����ʽ���� 形成磁性随机存取存储器的磁性隧道结层的方法
CN1577845A (zh) * 2003-07-23 2005-02-09 株式会社东芝 磁存储器装置和磁存储器装置的制造方法
CN103620730A (zh) * 2011-05-03 2014-03-05 瓦里安半导体设备公司 用于控制抗蚀剂特征中的临界尺寸和粗糙度的方法和系统
CN104718614A (zh) * 2012-09-13 2015-06-17 美光科技公司 形成存储器单元和磁性存储器单元结构的阵列的方法,以及相关的存储器单元和存储器单元结构
JP2014183184A (ja) * 2013-03-19 2014-09-29 Tokyo Electron Ltd コバルト及びパラジウムを含む膜をエッチングする方法
CN104282521A (zh) * 2013-07-08 2015-01-14 朗姆研究公司 离子束蚀刻系统

Also Published As

Publication number Publication date
CN107123733A (zh) 2017-09-01
US20170250087A1 (en) 2017-08-31
US11289306B2 (en) 2022-03-29
KR20170100435A (ko) 2017-09-04
CN107123733B (zh) 2019-10-08
US9779955B2 (en) 2017-10-03
CN110634726A (zh) 2019-12-31
US20170372911A1 (en) 2017-12-28
TWI723132B (zh) 2021-04-01
TW201742146A (zh) 2017-12-01

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CN110634726B (zh) 利用低温晶片温度的离子束蚀刻
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