KR20170100435A - 극저온 웨이퍼 온도들을 활용하는 이온 빔 에칭 - Google Patents

극저온 웨이퍼 온도들을 활용하는 이온 빔 에칭 Download PDF

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KR20170100435A
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ion
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토르스텐 릴
3세 이반 엘. 베리
앤서니 리치
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램 리써치 코포레이션
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Abstract

본 명세서의 실시예들은 반도체 기판들에서 피처들을 에칭하기 위한 방법들 및 장치에 관한 것이다. 다수의 경우들에서, STT-RAM (spin-torque-transfer random access memory) 디바이스를 형성하는 동안 피처들이 에칭될 수도 있다. 다양한 실시예들에서, 기판은 특정한 프로세싱 단계들 동안 냉각된 기판 지지부를 통해 저온으로 냉각될 수도 있다. 냉각된 기판 지지부는 발생되는 디바이스에서 발산-관련 손상도 저감의 면에서 유리한 영향들을 가질 수도 있다. 또한, 특정한 다른 프로세싱 단계들 동안 비냉각 기판 지지부의 사용은 특정한 단계에 따라, 발산-관련 손상 저감의 면에서 유사하게 유리한 영향들을 가질 수 있다. 일부 구현예들에서, 냉각된 기판 지지부는 프로세스에서 기판의 특정 부분들 상에 재료 (일부 경우들에서 반응물질) 를 우선적으로 증착하도록 사용될 수도 있다. 개시된 실시예들은 고품질 이방성 에칭 결과들을 달성하도록 사용될 수도 있다.

Description

극저온 웨이퍼 온도들을 활용하는 이온 빔 에칭{ION BEAM ETCHING UTILIZING CRYOGENIC WAFER TEMPERATURES}
반도체 디바이스들의 제조는 통상적으로 다양한 재료들이 반도체 기판 상으로 증착되고 반도체 기판으로부터 제거되는 일련의 동작들을 수반한다. 재료 제거를 위한 일 기법은 이방성 방식으로 표면으로부터 원자들 및 화합물들을 물리적으로 그리고/또는 화학적으로 제거하기 위해 기판의 표면으로 이온들을 전달하는 단계를 수반하는 이온 빔 에칭이다. 충돌하는 이온들은 기판 표면에 부딪치고 모멘텀 전달을 통해 (그리고 반응성 이온 에칭의 경우 반응을 통해) 재료를 제거한다.
본 명세서의 특정한 실시예들은 기판을 에칭하기 위한 방법들 및 장치에 관한 것이다. 종종, 에칭은 STT-RAM (spin-torque-transfer random access memory) 디바이스 형성의 맥락에서 발생한다. 다양한 경우들에서, 발생하는 확산-관련 손상도를 저감할 수도 있는 특정한 프로세싱 단계들 동안 냉각된 기판 지지부가 사용되어, 고품질 STT-RAM 디바이스들의 제작을 인에이블한다.
개시된 실시예들의 일 양태에서, STT-RAM (spin-torque-transfer random access memory) 디바이스를 형성하기 위해 기판을 에칭하는 방법이 제공되고, 이 방법은 반응 챔버에서 기판을 수용하는 단계로서, 기판은 (i) 하단 전극층, (ii) 하단 전극층 위에 위치된 에칭 정지층, (iii) 에칭 정지층 위에 위치된 제 1 자기층, (iv) 제 1 자기층 위에 위치된 터널링 유전체 층, (v) 터널링 유전체 층 위에 위치된 제 2 자기층, 및 (vi) 패터닝된 마스크층을 포함하는, 기판을 수용하는 단계; 기판 상에 피처들을 형성하기 위해 제 1 이온 빔 에칭 동작을 수행하는 단계로서, 제 1 이온 빔 에칭 동작은 제 2 자기층, 터널링 유전체 층, 및 제 1 자기층 중 적어도 하나를 통해 에칭하도록 이온 빔에 기판을 노출시키는 동작을 포함하고, 그리고 제 1 이온 빔 에칭 동작 동안, 기판 지지부는 약 10 ℃ 내지 약 120 ℃의 온도로 유지되는, 제 1 이온 빔 에칭 동작을 수행하는 단계; 기판 상의 피처들을 좁히도록 (narrow) 제 2 이온 빔 에칭 동작을 수행하는 단계로서, 제 2 이온 빔 에칭 동작은 이온 빔들에 피처들의 측벽들을 노출시키는 동작을 포함하고, 제 2 이온 빔 에칭 동작은 제 1 이온 빔 에칭 동작의 이온 에너지보다 낮은 이온 에너지에서 수행되고, 그리고 제 1 이온 빔 에칭 동작 및/또는 제 2 이온 빔 에칭 동작은 터널링 유전체 층의 노출된 부분들 상 그리고/또는 터널링 유전체 층 내에 도전성 재료의 형성을 발생시키는, 제 2 이온 빔 에칭 동작을 수행하는 단계; 및 제 1 이온 빔 에칭 동작 및/또는 제 2 이온 빔 에칭 동작 동안 터널링 유전체 층 상 또는 터널링 유전체 층 내에 형성된 도전성 재료를 약화시키도록 (mitigate) 도전성 재료 약화 동작을 수행하는 단계로서, 도전성 재료를 약화시키는 동작은 도전성 재료를 제거하거나 도전성 재료를 보다 낮은 도전성으로 렌더링하는 동작을 포함하고, 도전성 재료 약화 동작은 기판을 이온 빔들에 노출하는 동작을 포함하고, 도전성 재료 약화 동작은 제 2 이온 빔 에칭 동작의 이온 에너지보다 낮은 이온 에너지로 수행되는, 그리고 도전성 재료 약화 동작 동안, 기판 지지부는 약 -70 ℃ 내지 약 -10 ℃의 온도로 유지되는, 도전성 재료 약화 동작을 수행하는 단계를 포함한다.
일부 실시예들에서, 기판 지지부 온도는 동작 동안 변화될 수도 있다. 일 예에서, 제 2 이온 빔 에칭 동작 동안, 기판 지지부 온도는 적어도 약 20 ℃만큼 하강된다. 기판 지지부는 제 2 이온 빔 에칭 동작 동안 약 10 ℃ 내지 약 120 ℃의 온도로 유지될 수도 있다.
도전성 재료 약화 동작 동안, 이온 빔들은 산소 이온들 및 불활성 이온들을 포함할 수도 있다. 일부 다른 경우들에서, 도전성 재료 약화 동작 동안, 이온 빔들은 어떠한 반응성 이온들도 없는 불활성 이온들일 수도 있다. 일부 실시예들에서, 도전성 재료 약화 동작 동안, 이온 빔들은 불활성 이온들 및 O2, CO, CO2, N2, 및 이들의 조합들로 구성된 그룹으로부터 선택된 하나 이상의 반응물질을 포함한다.
특정한 이온 에너지들이 일부 경우들에서 사용될 수도 있다. 예를 들어, 일 실시예에서 제 1 이온 빔 에칭 동작 동안 이온 에너지는 약 100 내지 10,000 eV (일부 경우들에서 약 100 내지 1000 eV) 일 수도 있고, 제 2 이온 빔 에칭 동작 동안 이온 에너지는 약 50 내지 300 eV일 수도 있고, 도전성 재료 약화 동작 동안 이온 에너지는 약 10 내지 100 eV일 수도 있다. 특정한 구현예들에서, 방법은 제 1 이온 빔 에칭 동작 후 그리고 제 2 이온 빔 에칭 동작 전에, 기판과 이온 빔들이 이동하는 방향 사이의 상대적인 배향을 변경하는 단계를 더 포함할 수도 있다.
개시된 실시예들의 또 다른 양태에서, STT-RAM 디바이스를 형성하기 위해 기판을 에칭하는 방법이 제공되고, 이 방법은 반응 챔버에서 기판을 수용하는 단계로서, 기판은 (i) 하단 전극층, (ii) 하단 전극층 위에 위치된 에칭 정지층, (iii) 에칭 정지층 위에 위치된 제 1 자기층, (iv) 제 1 자기층 위에 위치된 터널링 유전체 층, (v) 터널링 유전체 층 위에 위치된 제 2 자기층, 및 (vi) 패터닝된 마스크층을 포함하는, 기판을 수용하는 단계; 기판 상에 피처들을 형성하기 위해 제 1 이온 빔 에칭 동작을 수행하는 단계로서, 제 1 이온 빔 에칭 동작은 제 2 자기층, 터널링 유전체 층, 및 제 1 자기층 중 적어도 하나를 통해 에칭하도록 이온 빔에 기판을 노출시키는 동작을 포함하고, 그리고 제 1 이온 빔 에칭 동작 동안, 기판 지지부는 약 10 ℃ 내지 약 120 ℃의 온도로 유지되는, 제 1 이온 빔 에칭 동작을 수행하는 단계; 기판 상의 피처들을 좁히도록 제 2 이온 빔 에칭 동작을 수행하는 단계로서, 제 2 이온 빔 에칭 동작은 이온 빔들에 피처들의 측벽들을 노출하고 제 1 이온 빔 에칭 동작 동안 에칭된 영역들 내에 제 1 재료를 우선적으로 증착하는 동작을 포함하고, 그리고 제 2 이온 빔 에칭 동작 동안, 기판 지지부는 약 -70 ℃ 내지 약 10 ℃의 온도로 유지되는, 제 2 이온 빔 에칭 동작을 수행하는 단계를 포함한다.
일부 실시예들에서, 제 1 재료는 특정한 특성들을 갖는다. 예를 들어, (a) 제 1 재료는 비도전성이고, 그리고/또는 (b) 제 1 재료는, (i) 하단 전극층 재료, 및/또는 (ii) 제 1 자기층 또는 제 2 자기층의 재료와 조합될 때, 비도전성이다. 제 1 재료는 탄소, SiO2, SiN, SiC, SiCO, SiCN, 및 이들의 조합들로 구성된 그룹으로부터 선택된 하나 이상의 재료들을 포함할 수도 있다. 이 방법은 제 2 이온 빔 에칭 동작 동안, 제 1 재료를 피처들의 측벽들 상에 스퍼터링하는 단계를 더 포함할 수도 있다.
일부 경우들에서 제 1 재료는 에칭 반응물질일 수도 있다. 에칭 반응물질은 할라이드-함유 화합물 및/또는 금속 유기 화합물을 포함할 수도 있다. 일부 이러한 경우들에서, 제 2 이온 빔 에칭 동작 동안, 피처들의 측벽들은, 제 1 이온 빔 에칭 동작 동안 에칭된 영역들에 제 1 재료가 증착되는 동안 이온 빔들에 노출될 수도 있다. 일부 다른 경우들에서, 제 2 이온 빔 에칭 동작은 순환적으로 (a) 제 1 재료를 증착하는 동작 및 (b) 기판을 이온 빔들에 노출하는 동작을 포함할 수도 있고, 동작 (a) 및 동작 (b) 는 시간 상 오버랩하지 않는다.
이 방법은 제 1 이온 빔 에칭 동작 후, 이온 빔들이 이동하는 방향과 기판 사이의 상대적인 배향을 변경하는 단계를 더 포함할 수도 있다. 일부 경우들에서, 기판과 이온 빔들이 이동하는 방향 사이의 상대적인 배향을 변경하는 단계는 기판을 틸팅하는 단계를 수반할 수도 있다.
개시된 실시예들의 다른 양태에서, STT-RAM 디바이스를 형성하는 동안 기판을 에칭하기 위한 이온 빔 에칭 장치가 제공되고, 이 장치는, 반응 챔버; 이온 빔 생성기; 기판을 가열 및 냉각하도록 구성된 기판 지지부; 및 제어기를 포함하고, 제어기는, 반응 챔버에서 기판을 수용하는 단계로서, 기판은 (i) 하단 전극층, (ii) 하단 전극층 위에 위치된 에칭 정지층, (iii) 에칭 정지층 위에 위치된 제 1 자기층, (iv) 제 1 자기층 위에 위치된 터널링 유전체 층, (v) 터널링 유전체 층 위에 위치된 제 2 자기층, 및 (vi) 패터닝된 마스크층을 포함하는, 기판을 수용하는 단계; 기판 상에 피처들을 형성하기 위해 제 1 이온 빔 에칭 동작을 수행하는 단계로서, 제 1 이온 빔 에칭 동작은 제 2 자기층, 터널링 유전체 층, 및 제 1 자기층 중 적어도 하나를 통해 에칭하도록 이온 빔에 기판을 노출시키는 동작을 포함하고, 그리고 제 1 이온 빔 에칭 동작 동안, 기판 지지부는 약 10 ℃ 내지 약 120 ℃의 온도로 유지되는, 제 1 이온 빔 에칭 동작을 수행하는 단계; 기판 상의 피처들을 좁히도록 제 2 이온 빔 에칭 동작을 수행하는 단계로서, 제 2 이온 빔 에칭 동작은 이온 빔들에 피처들의 측벽들을 노출시키는 동작을 포함하고, 제 2 이온 빔 에칭 동작은 제 1 이온 빔 에칭 동작의 이온 에너지보다 낮은 이온 에너지에서 수행되고, 그리고 제 1 이온 빔 에칭 동작 및/또는 제 2 이온 빔 에칭 동작은 터널링 유전체 층의 노출된 부분들 상 그리고/또는 터널링 유전체 층 내에 도전성 재료의 형성을 발생시키는, 제 2 이온 빔 에칭 동작을 수행하는 단계; 및 제 1 이온 빔 에칭 동작 및/또는 제 2 이온 빔 에칭 동작 동안 터널링 유전체 층 상 또는 터널링 유전체 층 내에 형성된 도전성 재료를 약화시키도록 도전성 재료 약화 동작을 수행하는 단계로서, 도전성 재료를 약화시키는 동작은 도전성 재료를 제거하거나 도전성 재료를 보다 낮은 도전성으로 렌더링하는 동작을 포함하고, 도전성 재료 약화 동작은 기판을 이온 빔들에 노출하는 동작을 포함하고, 도전성 재료 약화 동작은 제 2 이온 빔 에칭 동작의 이온 에너지보다 낮은 이온 에너지로 수행되는, 그리고 도전성 재료 약화 동작 동안, 기판 지지부는 약 -70 ℃ 내지 -10 ℃의 온도로 유지되는, 도전성 재료 약화 동작을 수행하는 단계에 의해 기판을 에칭하기 위한 인스트럭션들을 갖는다.
개시된 실시예들의 또 다른 양태에서, STT-RAM 디바이스를 형성하는 동안 기판을 에칭하기 위한 이온 빔 에칭 장치가 제공되고, 이 장치는 반응 챔버; 이온 빔 생성기; 기판을 가열 및 냉각하도록 구성된 기판 지지부; 및 제어기를 포함하고, 제어기는, 반응 챔버에서 기판을 수용하는 단계로서, 기판은 (i) 하단 전극층, (ii) 하단 전극층 위에 위치된 에칭 정지층, (iii) 에칭 정지층 위에 위치된 제 1 자기층, (iv) 제 1 자기층 위에 위치된 터널링 유전체 층, (v) 터널링 유전체 층 위에 위치된 제 2 자기층, 및 (vi) 패터닝된 마스크층을 포함하는, 기판을 수용하는 단계; 기판 상에 피처들을 형성하기 위해 제 1 이온 빔 에칭 동작을 수행하는 단계로서, 제 1 이온 빔 에칭 동작은 제 2 자기층, 터널링 유전체 층, 및 제 1 자기층 중 적어도 하나를 통해 에칭하도록 이온 빔에 기판을 노출시키는 동작을 포함하고, 그리고 제 1 이온 빔 에칭 동작 동안, 기판 지지부는 약 10 ℃ 내지 약 120 ℃의 온도로 유지되는, 제 1 이온 빔 에칭 동작을 수행하는 단계; 기판 상의 피처들을 좁히도록 제 2 이온 빔 에칭 동작을 수행하는 단계로서, 제 2 이온 빔 에칭 동작은 이온 빔들에 피처들의 측벽들을 노출하고 제 1 이온 빔 에칭 동작 동안 에칭된 영역들 내에 제 1 재료를 우선적으로 증착하는 동작을 포함하고, 그리고 제 2 이온 빔 에칭 동작 동안, 기판 지지부는 약 -70 ℃ 내지 약 10 ℃의 온도로 유지되는, 제 2 이온 빔 에칭 동작을 수행하는 단계에 의해 기판을 에칭하기 위한 인스트럭션들을 갖는다.
이들 및 다른 특징들은 연관된 도면들을 참조하여 이하에 기술될 것이다.
도 1은 특정한 실시예들을 실시하도록 사용될 수도 있는 반응 챔버의 간략화된 도면을 예시한다.
도 2a 내지 도 2c는 에칭 프로세스 동안 상이한 시점들에서 부분적으로 제조된 반도체 기판을 도시한다.
도 2d는 기판 내의 피처들을 에칭하기 위한 다단계 방법을 기술하는 플로우차트이다.
도 3a 내지 도 3e는 상이한 실시예들에 따라 기판 내의 피처들을 에칭하기 위한 다양한 다단계 방법들을 기술하는 플로우차트들이다.
도 4는 에칭 프로세스 동안 기판을 냉각하도록 사용될 수도 있는 일련의 Peltier 디바이스들을 포함하는 기판 지지부의 부분의 간략화된 단면도를 도시한다.
본 출원에서, 용어들 "반도체 웨이퍼", "웨이퍼", "기판", "웨이퍼 기판" 및 "부분적으로 제조된 집적 회로"는 상호교환 가능하게 사용된다. 당업자는 용어 "부분적으로 제조된 집적 회로"가 그 위의 집적 회로 제조의 많은 단계들 중 임의의 단계 동안 실리콘 웨이퍼를 지칭할 수 있다는 것을 이해할 것이다. 반도체 디바이스 산업계에 사용된 웨이퍼 또는 기판은 통상적으로 200 ㎜, 또는 300 ㎜, 또는 450 ㎜의 직경을 갖는다. 이하의 상세한 기술은 실시예들이 웨이퍼 상에서 구현된다고 가정한다. 그러나, 실시예들은 이렇게 제한되지 않는다. 워크피스는 다양한 형상들, 사이즈들, 및 재료들일 수도 있다. 반도체 웨이퍼들에 더하여, 개시된 실시예들의 장점을 취할 수도 있는 다른 워크피스들은 인쇄 회로 기판, 자기 기록 매체, 자기 기록 센서들, 미러들, 광학 엘리먼트들, 마이크로-기계 디바이스들 등과 같은 다양한 물품들을 포함한다.
이하의 기술에서, 다수의 구체적인 상세들이 본 실시예들의 전체적인 이해를 제공하기 위해 언급된다. 개시된 실시예들은 이들 구체적인 상세들 중 일부 또는 전부 없이도 실시될 수도 있다. 다른 예들에서, 공지의 프로세스 동작들은 개시된 실시예들을 불필요하게 모호하게 하지 않도록 상세히 기술되지 않았다. 개시된 실시예들이 구체적인 실시예들에 관하여 기술되지만, 이는 개시된 실시예들을 제한하는 것으로 의도되지 않는다는 것이 이해될 것이다.
이온 빔 에칭은 자기 디바이스들의 제조에 일반적으로 사용된다. 상기 언급된 바와 같이, 이온 빔 에칭은 기판 표면에 에너제틱 (energetic) 이온들을 전달함으로써 기판의 표면으로부터 재료를 제거하는 것을 수반한다. 이온 빔 에칭은 불활성 이온들 (예를 들어, 아르곤 이온들, 헬륨 이온들, 등) 만을 수반하는 프로세스들, 및 반응성 이온들 또는 이온들 (예를 들어, 산소 이온들, 불소-함유 이온화된 화합물들과 같은 특정한 이온화된 화합물들, 기판의 표면 상에 화학흡착되거나 물리흡착된 반응물질과의 화학 반응을 개시하는 반응성 또는 불활성 이온들, 등) 에 의해 개시된 화학 반응을 수반하는 프로세스들로 대략적으로 카테고리화될 수도 있다. 이들 프로세스들에서, 이온들이 기판 표면 상에 충돌하고 직접적인 물리적 모멘텀 전달 (스퍼터링) 또는 이온들로부터 에너지 전달에 의해 개시된 화학 반응 (반응성 이온 빔 에칭 또는 화학 보조된 이온 빔 에칭) 을 통해 재료를 제거한다. 반응성 이온 빔 에칭 (RIBE : reactive ion beam etching) 은 통상적으로 기판과 화학 반응할 수 있는 이온 (예컨대 산소, 불소, 등) 의 활용을 수반한다. 화학 보조된 이온 빔 에칭 (CAIBE : chemically assisted ion beam etching) 에서, 불활성 이온은 기판과 반응물질 (예컨대 표면에 흡착되는 인가된 가스) 간 화학 반응을 개시하거나, 반응물질 사이트의 생성과 동시에 또는 후속하여 또는 이들의 임의의 조합으로 인가된 반응물질과 반응하는 기판의 표면 상에 반응성 사이트를 생성한다.
이온 빔 에칭 프로세스들의 특정한 애플리케이션들은 비휘발성 재료들의 에칭과 관련된다. 일부 경우들에서, 에칭된 재료는 도전성 재료이다. 특정한 실시예들에서, 재료는 MRAM (magnetoresistive random-access memory) 디바이스, 예를 들어 STT-RAM (spin-torque-transfer memory) 디바이스 형성의 맥락에서 에칭된다. 본 명세서에 기술된 다양한 방법들 및 장치는 또한 PSM (phase-change memory) 디바이스, 비휘발성 도전체 (구리, 백금, 금, 등), 수직으로 적층된 메모리 디바이스, 등의 형성의 맥락에서 유용할 수도 있다.
도 1은 특정한 방법들에 따라 이온 빔 에칭을 수행하기 위한 장치 (100) 의 간략화된 단면도를 제공한다. 이 예에서, 기판 (101) 은 전기적 연결 및 유체적 연결을 제공하기 위한 하드웨어 (미도시) 를 구비할 수도 있는 기판 지지부 (103) 상에 놓인다. 유체적 연결부들이 기판 (101) 과 기판 지지부 (103) 의 온도를 제어하기 위해 사용된 유체들을 제공하도록 사용될 수도 있는 동안, 전기적 연결부들은 기판 지지부 (103) 에 또는 일부 경우들에서, 기판 지지부 (103) (미도시) 상 또는 애에 위치된 정전 척으로 전기를 공급하도록 사용될 수도 있다. 기판 지지부 (103) 는 히터 (미도시) 에 의해 가열될 수도 있고 그리고/또는 냉각 메커니즘 (미도시) 에 의해 냉각될 수도 있다. 임의의 적절한 냉각 메커니즘이 사용될 수도 있다. 일 예에서, 냉각 메커니즘은 기판 지지부 (103) 내 또는 인접한 파이핑을 통해 냉각 유체들을 흘리는 것을 수반할 수도 있다. 또 다른 예에서, 냉각 메커니즘은 극저온에서 단일 냉매 또는 혼합된 냉매들의 기판 지지부 내 순환을 수반할 수도 있다. 또 다른 예에서, 냉각 메커니즘은 기판 지지부 (103) 내 또는 옆에 통합될 수도 있는 복수의 Peltier 디바이스들을 수반할 수도 있다. 기판을 가열 및/또는 냉각하기 위해 복수의 Peltier 디바이스들을 내부에 갖는 일 예시적인 기판 지지부는 이하에 도 4와 관련하여 더 논의된다. 또 다른 예에서, 기판 지지부는 냉각을 달성하도록 내부 또는 상부에 하나 이상의 크라이오스탯들 (cryostat) 을 포함할 수도 있다. 온도 제어된 기판 지지부들은 2013년 6월 3일 출원된 명칭이 "TEMPERATURE CONTROLLED SUBSTRATE SUPPORT ASSEMBLY"인 미국 특허 제 13/908,676 호에 더 기술되고, 이는 전체가 본 명세서에 참조로서 인용된다. 기판 지지부 (103) 는 도 1에서 양방향 화살표들로 나타낸 바와 같이, 가변 속도들 및 각도들로 회전하고 틸팅할 수도 있다.
플라즈마 생성 가스가 주 플라즈마 생성 영역 (105) 으로 전달된다. 플라즈마 생성 가스는 플라즈마 소스 (107) 에 의해 에너자이징된다 (energize). 도 1의 맥락에서, 플라즈마 소스 (107) 는 유도 결합된 플라즈마 소스로서 작용하는 코일이다. 용량 결합된 소스들, 마이크로파 소스들 또는 방전 소스들과 같은 다른 소스들이 적절히 설계된 반응기들에서 채용될 수도 있다. 플라즈마는 주 플라즈마 생성 영역 (105) 내에서 형성된다. 추출 전극 (109) 은 이온들이 추출되는 일련의 어퍼처들 (110) 을 포함한다.
어퍼처들 (110) 은 약 0.5 내지 1 ㎝의 직경, 및 전극의 두께로 규정된 높이를 가질 수도 있다. 어퍼처들 (110) 은 약 0.01 내지 100.0의 폭에 대한 높이 종횡비 (AR) 를 가질 수도 있다. 일부 경우들에서 어퍼처들 (110) 은 육각형, 정사각형 그리드, 또는 나선형 패턴으로 배열되지만, 다른 패턴들이 또한 사용될 수도 있다. 이웃하는 어퍼처들 간의 중심-대-중심 거리는 약 1 ㎜ 내지 10 ㎝일 수도 있다. 전극의 단일 (상단 또는 하단) 면만을 고려할 때, 전극의 표면적의 약 0.1 ％ 내지 95 ％인 전체 개방 면적 (즉, 어퍼처 각각의 면적의 합) 을 달성하도록 어퍼처들이 구성될 수도 있다. 예를 들어, 40 ㎝의 직경 및 각각 1 ㎝의 직경을 갖는 500 개의 홀들을 갖는 전극은 약 31 ％ (1257 ㎠ 총 면적 나누기 393 ㎠ 개방 면적) 의 개방 면적을 가질 것이다. 어퍼처들 (110) 은 상이한 전극들에서 상이한 직경들을 가질 수도 있다. 일부 경우들에서, 어퍼처 직경은 하부 전극들에서 보다 크고 상부 전극들에서 보다 작다. 일 실시예에서, 하부 전극 (113) 의 어퍼처들은 포커스 전극 (111) 의 어퍼처들보다 크다 (예를 들어, 약 0 내지 30 ％보다 큼). 이들 또는 다른 경우들에서, 포커스 전극 (111) 의 어퍼처들은 추출 전극 (109) 의 어퍼처들보다 크다 (예를 들어, 약 0 내지 30 ％보다 큼).
기판 (101) 에 대해 추출 전극 (109) 에 인가된 바이어스 V1는 기판에 대하여 이온에 운동 에너지를 제공하도록 작용한다. 이 바이어스는 일반적으로 포지티브이고 약 20 내지 10,000 V 이상의 범위일 수 있다. 특정한 경우들에서 추출 전극 상의 바이어스는 약 20 내지 2,000 V이다. 추출 전극 (109) 위의 플라즈마의 포지티브 이온들은 전극들 (109와 113) 사이의 전위 차에 의해 하부 전극 (113) 으로 끌어당겨진다 (attracted). 포커스 전극 (111) 은 이온들을 포커싱하고, 필요하다면, 전자들을 밀어내도록 (repel) 추가된다. 이 전극 상의 바이어스 V2는 추출 전극 (109) 에 대해 포지티브이거나 네거티브일 수 있지만, 일반적으로 네거티브로 바이어스된다. 포커스 전극 (111) 의 바이어스 전위는 포커스 전극 (111) 의 렌즈 특성에 의해 결정된다. 포커스 전극 상의 바이어스 전압은 추출 전극 상의 전위 V1 의 약 1.1x 내지 20x인 포지티브 전압, 및 전위 V1의 약 0.001x 내지 0.95x 크기를 갖는 네거티브 전압을 포함한다. 상이한 전극들에 상이한 전위들이 인가됨에 따라, 전위 경사 (gradient) 가 존재한다. 전위 경사는 약 1000 V/㎝ 정도일 수도 있다. 이웃하는 전극들 간의 예시적인 분리 거리들은 약 0.1 내지 10 ㎝, 또는 예를 들어 약 1 ㎝이다.
이온들이 접지된 하부 전극 (113) 의 하부를 떠난 후, 이온들은 포커스 전극 (111) 전압이 시준된 빔을 생성하도록 설정되면 시준되고 포커싱된 빔으로 이동한다. 대안적으로, 포커스 전극 전압이 이온 빔을 언더-포커싱하거나 (under-focus) 오버-포커싱하도록 (over-focus) 조정되면, 빔은 발산하게 (divergent) 될 수 있다. 하부 전극 (113) 은 많은 경우들 (전체는 아님) 에서 접지된다. 접지된 기판 (101) 과 조합하여 접지된 하부 전극 (113) 의 사용은 실질적으로 필드-프리 기판 프로세싱 영역 (115) 을 발생시킨다. 기판이 필드-프리 영역 내에 위치되어 반응 챔버 내 표면들 또는 잔류 가스들과 이온 빔간의 충돌들에 의해 생성된 전자들 또는 2차 이온들이 기판을 향해 가소되는 것을 방지하여, 원치 않은 손상 또는 2차 반응들을 유발할 위험을 최소화한다.
부가적으로, 기판과 이온 빔 충돌 동안 생성된 2차 전자들로부터 또는 이온 빔 자체로부터 기판 (101) 이 대전되는 것을 방지하는 것이 중요하다. 중성화는 통상적으로 기판 (101) 근방의 저 에너지 전자 소스 (미도시) 를 추가함으로써 달성된다. 이온 및 배출된 2차 전자들의 포지티브 전하는 양자가 기판을 포지티브로 대전하기 때문에, 기판 근방에서 저 에너지 전자들은 포지티브로 대전된 표면으로 끌어당겨질 수 있고 이 전하를 중성화할 수 있다. 이 중성화를 수행하는 것은 필드 프리 영역에서 훨씬 보다 쉽다.
일부 애플리케이션들에서 하부 전극 (113) 과 기판 (101) 간의 전위 차를 갖는 것이 바람직할 수도 있다. 예를 들어, 매우 저 에너지 이온들이 요구된다면, 포지티브로 대전된 이온들의 상호 반발 (mutual repulsion) (공간-전하 효과) 로 인해 긴 거리에 걸쳐 저 에너지로 잘 시준된 빔을 유지하는 것이 어렵다. 이에 대한 일 솔루션은 기판 (101) 에 대해 하부 전극 (113) 에 네거티브 바이어스를 주는 것이다 (또는 반대로 하부 전극 (113) 에 대해 포지티브로 기판 (101) 을 바이어싱하는 것이다). 이는 보다 고 에너지의 이온들을 추출하게 하여, 이 이온들이 기판에 도달할 때 이온들을 감속시킨다.
특정한 이온 빔 에칭 동작들에서, 3 개의 전극들 중 하나가 생략될 수도 있다. 이러한 경우라면, 이온들이 기판의 표면으로 지향되는 에너지에 대한 유연성이 보다 적다. 이 제한은 이온들이 목표된 대로 포커싱되고 지향되게 하기 위해, 특정한 비의 바이어스 전위들이 2 개의 전극들에 인가되어야 하기 때문에 발생한다. 바이어스 전위들의 비는 2 개의 전극들의 기하구조들 및 포커싱 특성들에 의해 제어된다. 이와 같이, 특정한 기하구조가 사용되고 특정한 바이어스/전기 상태가 하부 전극 상에서 목표되면 (예를 들어, 접지되면), 상부 전극에 인가된 바이어스의 유연성이 거의 없거나 없다. 결과는 이온들이 다양한 전극들을 통해 이동할 때 이온들에 부가될 수도 있는 이온 에너지의 범위로 이러한 셋업을 사용하는 반응 챔버가 제한되는 것이다. 상기 기술된 바와 같이, 제 3 전극의 도입은 이온들로 하여금 많은 상이한 이온 에네지들로 목표된 대로 포커싱되고/지향되게 한다.
전극들 (109, 111, 및 113) 각각은 약 0.5 ㎜ 내지 10 ㎝, 또는 약 1 ㎜ 내지 3 ㎝, 예를 들어 약 5 ㎜일 수도 있는 두께를 갖는다. 전극들 (109, 111, 및 113) 은 각각 동일한 두께일 수도 있고 또는 상이한 두께들을 가질 수도 있다. 또한, 추출 전극 (109) 과 포커스 전극 (111) 간의 분리 거리는 포커스 전극 (111) 과 하부 전극 (113) 간의 분리 거리와 같거나, 보다 크거나 보다 작을 수도 있다. 전극 (109, 111, 및 113) 각각은 또한 프로세싱될 기판의 치수들보다 작거나 같거나 보다 클 수도 있는 치수들을 갖는다. 특정한 실시예들에서, 전극들의 치수들은 기판 또는 기판 지지부의 치수에 가깝다 (예를 들어, 약 50 ％ 이내).
전극들 (109, 111, 및 113) 은 원형이거나, 직사각형이거나, 다른 다각형 형상일 수도 있다. 특정한 실시예들에서, 전극들은 길고 좁고, 긴 치수는 대략 기판의 일 치수 이상이고, 기판은 시간에 걸쳐 평균될 때 이온 빔이 기판 표면에 걸쳐 고르게 스트라이킹되도록 직교하는 방향으로 스캐닝된다.
추출 전극 (109), 포커스 전극 (111) 및 하부 전극 (113) 내 어퍼처들 (110) 은 서로 정밀하게 정렬될 수도 있다. 그렇지 않으면, 이온들이 부정확하게 겨냥될 것이고, 웨이퍼-상 (on-wafer) 에칭 결과들은 불량할 것이다. 예를 들어, 포커스 전극 (111) 내 단일 어퍼처가 오정렬되면 (misaligned), 이는 오버에칭되는 (over-etched) (매우 많은 이온들이 지향됨) 기판 (101) 의 일 영역 및 언더-에칭되는 (under-etched) (이온들이 지향되지 않거나 매우 적은 이온들이 지향됨) 기판 (101) 의 또 다른 영역을 발생시킬 수도 있다. 이와 같이, 어퍼처들이 가능한 많이 서로 정렬되는 것이 바람직하다. 일부 경우들에서 수직으로 인접한 전극들 간 오정렬은 홀 직경 (인접한 어퍼처와 비교하여 어퍼처 위치의 선형 시프팅 거리로 측정될 때) 의 약 1 ％ 이하로 제한된다.
특정한 실시예들에서, 제 4 전극 (미도시) 이 예를 들어 추출 전극 (109) 위에 제공될 수도 있다. 제 4 전극은 중공 캐소드 이미터 전극 (hollow cathode emitter electrode) 일 수도 있다. 즉, 제 4 전극은 다른 전극들 (109, 111, 및 113) 의 어퍼처들과 정렬하는 복수의 어퍼처들을 가질 수도 있다. 중공 캐소드 이미터 전극의 어퍼처들 각각은 중공 캐소드 이미터로 구성될 수도 있다. 이를 위해, 중공 캐소드 이미터 전극은 상부 표면 및 하부 표면을 가질 수도 있고, 하부 표면은 추출 전극 (109) 과 대면한다. 중공 캐소드 이미터 전극의 복수의 어퍼처들은 어퍼처 각각이 상부 표면에서 보다 크고 하부 표면을 향해 보다 작은 직경을 갖도록 형성될 수도 있다. 중공 캐소드 이미터 전극의 중공 캐소드 이미터들은 다양한 형상들을 가질 수도 있다. 특정한 경우들에서, 중공 캐소드 이미터 전극의 어퍼처들은 하부 실린더형 부분 및 상부 가변 직경 부분을 포함한다. 상부 가변 직경 부분은 깔때기 형상을 가질 수도 있다. 특정한 유사한 실시예들에서, 추출 전극 (109) 은 중공 캐소드 이미터 전극에 대해 기술된 임의의 특성들을 갖는 중공 캐소드 이미터 전극으로서 제조될 수도 있다.
또한, 일부 실시예들에서, 반사기들의 세트 (미도시) 가 예를 들어 하부 전극 (113) 아래에 포함될 수도 있다. 반사기들은 하부 전극 (113) 의 직교하는 표면에 대해 약 0.5 내지 20 °의 각도 α를 가질 수도 있다. 반사기들의 길이는 기판 상으로 어퍼처 홀들을 통한 시선 투사로부터 어퍼처들을 폐쇄하도록 충분히 길 수도 있다. 따라서, 반사기들의 길이는 α의 사인 나누기 하부 전극 (113) 의 어퍼처들의 직경 이상일 수도 있다. 인접한 반사기들 간 간격은 인접한 어퍼처들 간 간격과 동일할 수도 있다. 반사기들은 이온 궤적들을 균일하게 변경하도록 서로 평행하게 위치될 수도 있다. 이온들/입자들이 기판 프로세싱 영역 (115) 에 들어갈 때 이온들/입자들의 궤적을 반사기들이 변화시키기 때문에, 반사기를 떠나는 입자들은 아래 쪽으로 직선으로 이동하지 않는다. 입자들이 직각 (즉, 90 °) 으로 웨이퍼 (101) 에 충돌하는 것이 목표되면, 웨이퍼 (101) 는 입자들의 기울어진 궤적을 수용하도록 틸팅될 수도 있다. 틸팅은 기판 지지부 페데스탈 (103) 을 제어함으로써 이루어질 수도 있다. 일부 경우들에서, 웨이퍼는 필요하다면 이온들/입자들을 지향시키도록 에칭 동안 다양한 각도들로 틸팅하고 틸팅하지 않을 수도 있다. 다른 경우들에서, 전극 어셈블리는 기판에 대해 틸팅할 수도 있다. 틸팅은, 예를 들어 피처 측벽들에서 우수한 에칭 결과들을 달성하는 것을 도울 수도 있다. 틸팅은 반사기가 사용되는지 여부와 무관하게 일어날 수도 있다.
이온 빔 에칭 프로세스들은 통상적으로 저압에서 동작된다. 일부 실시예들에서, 압력은 약 100 mTorr 이하, 예를 들어 약 1 mTorr 이하일 수도 있고, 많은 경우들에서 약 0.1 mTorr 이하일 수도 있다. 저압은 기판 프로세싱 영역 내에 존재하는 임의의 가스성 종과 이온들 간 바람직하지 않은 충돌들을 최소화하는 것을 돕는다. 특정한 경우들에서, 상대적으로 고압 반응물질은 다른 저압 이온 프로세싱 환경에서 전달된다. 이러한 프로세싱 방법들을 달성하기 위한 장치는 이하의 미국 특허 출원들에 기술되고, 이들 각각은 전체가 본 명세서에 참조로서 인용된다: 2014년 8월 12일 출원되고, 명칭이 "DIFFERENTIALLY PUMPED REACTIVE GAS INJECTOR"인 미국 특허 출원번호 제 14/458,161 호, 및 2014년 8월 29일 출원되고, 명칭이 "ION INJECTOR AND LENS SYSTEM FOR ION BEAM MILLING"인 미국 특허 출원번호 제 14/473,863 호.
이온 빔 에칭 프로세스들은 일부 실시예들에서 ALE (atomic layer etching) 프로세스들을 위해 사용될 수도 있다. ALE 방법들은 이하의 미국 특허들에서 더 논의되고, 이들 각각은 전체가 참조로서 본 명세서에 인용되었다: 명칭이 "ADSORPTION BASED MATERIAL REMOVAL PROCESS"인 미국 특허 제 7,416,989 호; 명칭이 "METHODS OF REMOVING SILICON NITRIDE AND OTHER MATERIALS DURING FABRICATION OF CONTACTS"인 미국 특허 제 7,977,249 호; 명칭이 "MODULATING ETCH SELECTIVITY AND ETCH RATE OF SILICON NITRIDE THIN FILMS"인 미국 특허 제 8,187,486 호; 명칭이 "ATOMIC LAYER REMOVAL FOR HIGH ASPECT RATIO GAPFILL"인 미국 특허 제 7,981,763 호; 및 명칭이 "ATOMIC LAYER REMOVAL PROCESS WITH HIGHER ETCH AMOUNT"인 미국 특허 제 8,058,179 호.
STT-RAM (또한 STT-MRAM으로 지칭되는 spin-torque-transfer magnetic random access memory) 디바이스를 형성하도록 이온 빔 에칭을 사용할 때 특정한 어려움들이 발생할 수도 있다. 이러한 어려움 중 하나는 도 2a 내지 도 2d와 관련하여 기술된다. 도 2a 내지 도 2c는 도 2d에 기술된 다단계 에칭 프로세스 250를 겪는 부분적으로 제조된 반도체 기판 (200) 을 예시한다. 도 2a는 에칭 프로세스 250이 시작되기 전의 기판 (200) 을 예시한다. 기판 (200) 은 하단 전극층 (202), 에칭 정지층 (204), 제 1 자기층 (206a), 터널링 유전체 층 (208), 제 2 자기층 (206b), 및 패터닝된 마스크층 (210) 을 포함한다. 이들 층들은 MTJ (magnetic tunneling junction) 를 형성하도록 사용된다. 층 각각을 형성하도록 사용된 재료들은 일반적으로 당업계에 공지된다. 에칭 정지층 (204) 및 마스크층 (210) 을 위한 예시적인 재료들은, 이로 제한되는 것은 아니지만, 탄탈륨 및 탄탈륨 나이트라이드를 포함한다. 자기층들 (206a 및 206b) 을 위한 예시적인 재료들은 이로 제한되는 것은 아니지만, 코발트, 철, 니켈, 백금, 팔라듐, 및 이들의 조합들을 포함한다. 자기층들 (206a 및 206b) 을 위해 일반적으로 사용된 일 재료는 코발트 철이다. 이 층은 이로 제한되지 않지만 붕소를 포함하는 하나 이상의 재료들로 또한 도핑될 수도 있다. 터널링 유전체 층 (208) 을 위한 일 예시적인 재료는 마그네슘 옥사이드이지만, 다른 재료들이 일부 경우들에서 사용될 수도 있다. 하단 전극층 (202) 을 위한 예시적인 재료들은 이로 제한되는 것은 아니지만, 텅스텐, 탄탈륨, 탄탈륨 나이트라이드, 티타늄, 티타늄 나이트라이드, 알루미늄, 구리, 등을 포함한다.
도 2d를 참조하면, 다단계 에칭 프로세스 250은, 기판 (200) 상에 재료들의 스택에 피처들을 형성하도록 제 1 에칭 동작 (종종 주 에칭 동작으로 지칭됨) 이 수행되는 동작 252에서 시작된다. 다양한 실시예들에서, 이 동작은 원한다면, 관련 재료들을 물리적으로 스퍼터링하도록 불활성 이온 빔들에 기판을 노출하는 것을 수반할 수도 있다. 대안적으로 또는 이에 더하여, 일부 다른 실시예들에서, 동작 252는 에칭 프로세스를 돕도록 반응성 화학물질에 기판을 노출하는 것을 수반할 수도 있다. 이러한 경우들에서, 에칭은 화학적 (물리적으로만이 아니라) 메커니즘을 통해 일어날 수도 있다. 이 동작은 통상적으로 상대적으로 고 이온 에너지, 일부 경우들에서 약 100 내지 10,000 eV (일부 경우들에서 약 100 내지 1000 eV) 에서 이루어진다. 특정한 예에서, 약 1000 eV의 이온 에너지에서 아르곤 이온들이 사용된다. 이 동작 동안, 이온들은 기판에 90 ° 각도로 충돌할 수도 있고, 에칭은 이방성 방식으로 재료들의 스택을 통해 아래 쪽으로 일어날 수도 있다. 제 1 에칭은 약 30 내지 300 초, 또는 약 100 내지 200 초의 지속기간을 가질 수도 있다.
도 2b는 동작 252에서 제 1 에칭 후에 기판 (200) 을 예시한다. 이 때, 피처들은 기판 (200) 내에 형성되지만, 목표된 것보다 넓다. 다음에, 동작 254는 기판 (200) 상의 피처들을 좁히도록 제 2 에칭 (종종 트림 (trim) 에칭 동작으로 지칭됨) 을 수행하는 것을 수반한다. 동작 252에서의 제 1 에칭과 유사하게, 동작 254에서의 제 2 에칭은 불활성 이온 빔들 및/또는 반응성 화학물질에 기판 (200) 을 노출시키는 것을 수반할 수도 있다. 제 2 에칭은 통상적으로 제 1 에칭보다 낮은 이온 에너지에서 수행된다. 다양한 실시예들에서, 제 2 에칭 동안 이온 에너지는 약 50 내지 300 eV일 수도 있다. 특정한 예에서 약 100 eV의 이온 에너지에서 아르곤 이온들이 사용된다. 이온 빔들이 기판 (200) 상에 직각이 아닌 각도로 충돌하도록 기판 (200) 은 통상적으로 이온 빔들의 방향에 대해 틸팅된다. 일부 실시예들에서, 동작 252에서의 제 1 에칭과 동작 254에서의 제 2 에칭 간 전이는 기판 (200) 상으로 이온들의 플럭스를 일시적으로 중단하고 (예를 들어, 이온 소스의 셔터를 폐쇄하고 그리고/또는 플라즈마를 소화하는, 등에 의해), 이온 소스에 대해 기판 (200) 의 위치를 변경하고, 이온 에너지를 하강시키는 것을 수반한다. 도 2c는 동작 254에서 제 2 에칭 후에 기판 (200) 을 예시한다. 제 2 에칭 후 피처의 폭 (w) 은 약 40 ㎚ 이하일 수도 있다. 일부 경우들에서, 제 2 에칭 후 피처의 폭은 약 20 내지 40 ㎚일 수도 있다. 제 2 에칭에 앞서, 이 폭은 보다 크고, 일부 경우들에서 약 50 내지 100 ㎚이다. 제 2 에칭은 약 10 내지 30 ％만큼 피처의 폭을 감소시킬 수도 있다. 종종, 피처는 제 2 에칭 후에 약 1:1 정도의 종횡비를 가질 것이다. 피처들은 일부 경우들에서 약 100 ㎚ 정도의 피치를 가질 수도 있다. 특정한 실시예들에서, 제 2 에칭은 약 60 내지 600 초, 또는 약 100 내지 300 초의 지속기간을 가질 수도 있다.
동작 254에서 제 2 에칭 동안, 이온들은 비스듬히 피처들의 측벽들에 충돌한다. 일 결과는 자기층들 (특히 제 2 자기층 (206b)) 로부터의 금속이 터널링 유전체 층 (208) 내로 푸시될 수 있다는 것이다. 또한 하단 전극층 (202) 으로부터의 재료 및/또는 이웃하는 피처들로부터의 재료는 터널링 유전체 층 (208) 의 측벽들 상으로 스퍼터링될 수도 있다. 이들 현상은 절연 재료여야 하는 터널링 유전체 층 (208) 내/상으로 도전성 재료를 도입하기 때문에 바람직하지 않다. 이 도전성 재료는 터널링 유전체 층 (208) 에 걸쳐 쇼트를 유발할 수 있고, 종종 완성된 디바이스의 고장을 발생시킨다.
터널링 유전체 층 (208) 내/상의 도전성 재료의 문제를 방지하기 위해, 산화 단계가 동작 256에서 수행된다. 동작 254의 제 2 에칭과 동작 256의 산화 단계 간의 전이는 동작들 (252와 254) 간의 전이와 유사할 수도 있다. 예를 들어, 기판 (200) 상으로의 이온들의 플럭스를 중단하고 (예를 들어, 셔터의 사용, 플라즈마를 소화하는, 등을 통해), 선택가능하게 이온 빔들에 대한 기판 (200) 의 위치를 변경하고 (예를 들어, 기판을 틸팅하고 그리고/또는 이온 빔들로 하여금 방향을 변경하게 함), 이온 에너지를 하강시키는 것을 수반할 수도 있다. 전이는 동작 256의 이온 빔들이 동작 254에서 사용된 이온 빔들과 상이한 조성을 갖도록 상이한 프로세스 가스의 전달을 개시하는 것을 또한 수반할 수도 있다.
동작 256의 산화 단계는 터널링 유전체 층 (208) 에서 측벽들 상의 도전성 재료를 산화하여 전도도를 감소시키도록 상대적으로 저 에너지 이온들에 기판 (200) 을 노출하는 것을 수반한다. 다양한 실시예들에서, 기판 (200) 에 충돌하는 이온들은 아르곤 또는 또 다른 불활성 가스 내에 상대적으로 소량의 산소를 포함하는 프로세스 가스로부터 생성된다. 일부 이러한 경우들에서, 이온 빔들을 생성하도록 사용된 프로세스 가스는 체적으로 약 1 내지 20 ％의 산소일 수도 있다. 특정한 구현예들에서, 산소 노출은, 예를 들어 불활성 이온들만이 기판으로 전달되는 단계들 사이에 주기적으로 이루어질 수도 있다. 일부 다른 구현예들에서, 산소 전달은 연속적일 수도 있고 이온 빔들의 조성은 산화 단계 동안 균일할 수도 있다. 여전히 다른 실시예들에서, 산소는 예를 들어 반응 챔버로 바로 전달된 O2의 형태로 이온 빔들과 별도로 전달될 수도 있다. 이 단계를 위한 예시적인 이온 에너지들은 약 10 내지 100 eV일 수도 있다. 산화 단계의 지속기간은 약 30 내지 300 초, 또는 약 60 내지 120 초일 수도 있다. 특정한 예에서, 동작 256은 아르곤에 체적으로 10 ％ 산소인 프로세스 가스로부터 생성된 이온 빔을 사용하여, 약 50 eV의 이온 에너지로 제공된 산소 이온들 및 아르곤 이온들에 기판 (200) 을 노출하는 것을 수반한다. 터널링 유전체 층 (208) 에서 피처의 측벽들 상의 도전성 재료들을 산화함으로써, 이 층에 걸쳐 쇼트를 형성할 가능성이 상당히 감소된다. 이 산화 단계 후에, 다단계 에칭 프로세스가 완료된다.
유감스럽게도, 산소 원자들 (뿐만 아니라 임의의 다른 재료들 예를 들어, 수소, 질소, 수분, 등이 챔버 내에 존재함) 이 피처 내로 확산할 수 있다. 피처 사이즈들이 계속해서 축소됨에 따라, 이러한 확산은 점점 문제가 된다. 동일한 세트의 확산 조건들 하에서, 보다 좁은 피처는 보다 넓은 피처보다 큰 정도로 손상될 것이다 (예를 들어, 보다 큰 비율의 보다 좁은 피처가 손상될 것이다). 따라서, 확산 문제는 특정한 문제로 이전에 인식되지 않았지만, 피처 사이즈들이 축소됨에 따라 중요성을 갖는 문제이다. 본 명세서에 기술된 피처 사이즈들에서 (예를 들어, 약 40 ㎚ 이하), 이러한 확산은 매우 손상을 줄 수 있다.
확산된 재료들은 디바이스, 특히 터널링 유전체 층과 자기 층들 사이의 센서티브 계면들을 따라 상당한 손상을 유발할 수 있다. 이 결과는 소형 프로세싱 윈도우가 있다는 것이다. 한편, 기판을 산소에 노출시키는 것은 터널링 유전체 층에 걸쳐 쇼트를 형성할 가능성을 감소시킨다. 다른 한편, 기판을 산소에 노출시키는 것은 디바이스를 손상시키고 잠재적으로 파괴할 산소 원자들이 피처들의 표면 상에 형성되고 피처들 내로 확산할 가능성을 증가시킨다. 이들 고려들에 대한 균형을 유지하도록, 통상적으로 소량의 산소만이 기판에 제공되지만, 일부 경우들에서 심지어 이러한 소량의 산소가 디바이스를 손상시키거나 파괴할 수 있다. 유리하게, 개시된 실시예들은 사용가능한 프로세싱 윈도우를 확장하는 프로세싱 방법들을 제공한다.
예를 들어, 다양한 개시된 실시예들은 예를 들어 특정한 프로세싱 단계들 동안 냉각되는 기판 지지부 (종종 열전 정전 척 (thermoelectric electrostatic chuck) 으로 지칭됨) 를 사용함으로써 피처 내 확산도를 감소시키는 프로세싱 스킴을 사용한다. 일 결과는 피처 내 산소 확산의 미리 결정된 허용오차 (tolerance) 로 보다 많은 양의 산소가 기판으로 전달될 수 있다는 것이고, 터널링 유전체 층에서 피처의 측벽들 상의 모든 도전성 재료가 보다 효과적으로 산화될 수 있고 이 층에 걸친 쇼트 위험이 최소화될 수 있다는 것이다. 반대로, 터널링 유전체 층에서 피처의 측벽들 상의 도전성 재료를 산화하기 위해 기판으로 전달된 미리 결정된 양의 산소에 대해, 발생된 디바이스에 보다 적은 확산 관련 손상이 있을 것이다.
또한, 특정한 실시예들에서 도 2d에 묘사된 프로세스 흐름은 (1) 터널링 유전체 층에서 피처들의 측벽들 상에 도전성 재료를 형성할 위험을 감소시키도록, 그리고/또는 (2) 피처 내로 산소 원자들이 확산하고 피처 상에 산소 원자들을 형성할 위험을 감소시키도록 변경될 수도 있다. 이러한 실시예들은 이하에 더 기술된다.
언급된 바와 같이, 확산 문제를 방지하기 위한 일 방식은 특정한 프로세싱 단계들 동안 저온으로 냉각될 수 있는 기판 지지부를 활용하는 것이다. 냉각된 기판 지지부는 상대적으로 저온으로 기판을 유지하는 것을 돕는다. 확산도는 온도-의존성이기 때문에, 결과는 확산이 최소화될 수 있다는 것이다.
확산 계수는 분자 확산으로 인한 몰 플럭스와 종의 농도의 경사 간 비례 상수를 지칭한다. 제 2 물질에 대한 제 1 물질의 확산 계수가 보다 높을수록, 두 물질들이 서로 내로 보다 고속으로 확산할 것이다. 온도의 함수로서 확산 계수의 의존도는 Arrhenius 식을 따른다:
D = D0*e(-Qd/kB*T)
여기서
D = 특정한 온도에서 확산 계수
D0 = 온도-독립 전-지수
Qd = 확산을 위한 활성화 에너지
kB = Boltzmann 상수, 그리고
T = 온도이다.
확산 계수는 온도가 상승함에 따라 상승하기 때문에, 피처들 내로의 산소 및 다른 불순물들의 확산은 특정한 프로세싱 단계들 동안 기판을 저온으로 유지함으로써 최소화될 수 있다. 예를 들어 도 2d를 참조하면, 동작 256의 산화 단계 동안 기판을 저온으로 유지하는데 특히 유리할 수도 있다.
도 3a는 특정한 실시예들에 따른 반도체 기판 상에 피처들을 에칭하기 위한 다단계 에칭 프로세스를 위한 플로우 차트를 제시한다. 기판은 도 2a 내지 도 2c에 도시된 바와 같은 재료들의 스택을 포함할 수도 있고, 도 3a는 이들 도면들을 참조하여 설명될 것이다. 방법 300은 기판 (200) 상에 피처들을 형성하도록 제 1 에칭이 수행되는 동작 302에서 시작된다. 기판 (200) 은 제 1 에칭 전에 도 2a에 도시된 바와 같을 수도 있고, 제 1 에칭 후에 도 2b에 도시된 바와 같을 수도 있다. 동작 302의 제 1 에칭은 도 2d에서 동작 252와 관련하여 기술된 바와 같을 수도 있고, 동작 252에 관하여 제공된 모든 상세들이 또한 동작 302의 제 1 에칭에 적용될 수도 있다. 다양한 실시예들에서, 기판 지지부는 제 1 에칭 동안 약 10 내지 120 ℃, 또는 약 30 내지 80 ℃, 또는 약 50 내지 120 ℃의 온도로 유지될 수도 있다.
다양한 경우들에서, 제 1 에칭 동안 상대적으로 따뜻한 온도로 기판 지지부 (및 따라서 기판 (200)) 를 유지하는 것이 바람직할 수도 있다. 보다 낮은 기판 온도들이 확산 계수를 감소시키는데 유리하지만, 경합하는 우려가 또한 있다. 보다 낮은 기판/기판 지지부 온도들은 챔버 내 증기 상 재료들 (예를 들어, 물, 산소, 수소, 질소, 등) 이 기판의 피처들 상에 응결할 가능성을 증가시킨다. 피처들 상에 이러한 재료들이 응결할 때, 이들은 피처들 내로 확산할 보다 큰 기회가 있다. 이에 더하여, 이러한 응결된 재료들은 에칭 프로세스와 간섭할 수 있다. 따라서, 저온 기판 지지부/기판은 본 명세서에 기술된 바와 같은 특정한 단계들 동안에만 사용될 수도 있다. 제 1 에칭은 종종 (피처들 내로 바람직하지 않게 확산할 수 있는 산소의 농도가 매우 낮도록) 불활성 이온 빔을 사용하여 수행되고 상당한 양의 재료의 에칭을 수반하기 때문에, 상기 기술된 바와 같이, 상대적으로 따뜻한 기판 온도로 제 1 에칭을 수행하는 것이 많은 실시예들에서 유리하다. 또 다른 실시예에서, 제 1 에칭은 냉각된 기판 지지부를 사용하여 수행될 수도 있다. 이러한 경우들에서, 기판 지지부는 제 1 에칭 동안 약 10 내지 120 ℃, 또는 약 10 내지 80 ℃, 또는 약 10 내지 50 ℃의 온도로 유지될 수도 있다.
다음에, 동작 304에서 제 2 에칭은 피처들을 좁히도록 수행된다. 동작 304의 제 2 에칭은 도 2d의 동작과 관련하여 기술된 바와 같을 수도 있고, 동작 254에 관하여 제공된 모든 상세들이 또한 동작 304의 제 2 에칭에 적용될 수도 있다. 유사하게, 동작 252로부터 254로의 전이에 관련하여 상기 제시된 상세들은 또한 동작 302로부터 304로의 전이에 또한 적용될 수도 있다. 특정한 실시예들에서, 기판 지지부는 제 2 에칭 동작 동안, 예를 들어 약 10 내지 120 ℃, 또는 약 30 내지 80 ℃의 상대적으로 따뜻한 온도로 유지될 수도 있다. 이 에칭이 종종 불활성 이온 빔들의 전달을 수반 (그리고 피처들 내로 바람직하지 않게 확산할 수 있는 산소의 농도는 상대적으로 낮기) 하기 때문에, 다양한 경우들에서 상대적으로 따뜻한 기판/기판 지지부 온도로 제 2 에칭을 수행하는 것이 유리할 수도 있다. 저온과 관련한 우려들은 일반적으로 동작 302의 제 1 에칭과 관련하여 기술된 바와 동일하다.
또 다른 실시예에서, 기판 지지부 온도는 동작 302에서 제 2 에칭 동안 능동적으로 하강될 수도 있다. 제 2 에칭을 위한 기판 지지부의 예시적인 시작 온도들은 약 -30 ℃ 내지 120 ℃ (또는 제 1 에칭 동작에 대해 본 명세서에 기술된 임의의 온도 범위) 일 수도 있다. 제 2 에칭을 위한 기판 지지부의 예시적인 종료 온도들은 약 -70 ℃ 내지 -10 ℃일 수도 있고, 냉각 레이트는 약 0.5 내지 4 ℃/초, 예를 들어 일부 경우들에서 약 1 내지 3 ℃/초일 수도 있다. 일부 실시예들에서, (예를 들어, 피처들 상의 재료들의 원치 않은 응결과 관련한) 저온 문제들은 제 2 에칭과 비교하여 제 1 에칭 동안 보다 큰 우려이다. 이는 제 1 에칭에서 보다 많은 양의 재료가 제거되기 때문이고 그리고/또는 다른 프로세스 차들 (예를 들어, 이온 에너지, 화학물질, 등) 때문일 수도 있다. 이와 같이, 제 1 에칭 동안 상대적으로 따뜻하게 유지되고, 이어서 제 2 에칭 전 및/또는 동안 감소시키는 것이 때때로 바람직하다. 제 2 에칭 동안 기판 지지부 온도를 감소시키는 것의 일 장점은 기판 지지부가 동작 306의 산화 단계의 시작시 저온일 것이라는 것이다. 이하에 기술된 바와 같이, 저 기판 지지부/기판 온도로 산화 단계를 수행하는 것이 종종 유리하다. 제 2 에칭의 종료시 기판 지지부/기판이 상대적으로 저온이라는 것을 보장함으로써, 동작 304와 동작 306 사이에 기판 지지부/기판이 냉각될 것을 대기할 필요가 없다. 따라서, 제 2 에칭 동안 기판 지지부/기판 온도를 하강시키는 것은 쓰루풋을 개선할 수도 있다. 열전 엘리먼트들을 사용하는 기판 지지부는 온도를 신속하게 변화시키는 (1 ℃/초 이상) 능력과 함께, 이들 동작 범위들을 제공할 수 있다.
다음에, 동작 306에서, 산화 단계가 수행된다. 이 산화 단계는 도 2d의 동작 256과 관련하여 기술된 바와 같을 수도 있고, 동작 256과 관련하여 제공된 모든 상세들이 또한 동작 306에 적용될 수도 있다. 유사하게, 동작들 254와 256 간의 전이에 관해 제공된 모든 상세들이 또한 동작들 304와 306 간의 전이에 적용될 수도 있다. 그러나, 일부 경우들에서 상대적으로 보다 긴 포즈 (pause) 가 목표된 온도로 기판 지지부를 냉각하게 하도록 동작들 304와 306 사이에 사용될 수도 있다. 기판 지지부는 산화 단계 동안 재료들 (예를 들어, 산소, 수분, 등) 이 피처들 내로 확산하는 정도를 최소화하도록 상대적으로 저온으로 유지될 수도 있다. 따라서 저 기판 지지부 온도가 피처들, 특히 자기층들 (206a 및 206b) 과 터널링 유전체 층 (208) 간 센서티브 계면들을 보호한다. 결과는 발생되는 디바이스를 손상시키거나 파괴할 챔버 내에 존재하는 산소 (및/또는 다른 종) 가능성이 훨씬 보다 적다는 것이다.
산화 단계 동안 기판 지지부에 대한 예시적인 온도들은 약 -70 ℃ 내지 10 ℃, 또는 약 -30 ℃ 내지 -10 ℃일 수도 있다. 일부 실시예들에서, 기판 지지부의 온도는 산화 단계 동안 감소할 수도 있다 (예를 들어, 기판 지지부는 동작 306 동안 능동적으로 냉각되지 시작할 수도 있거나 계속될 수도 있다). 동작들 304와 306 간, 그리고/또는 동작 306 동안 예시적인 냉각 레이트들은 상기 논의된 냉각 레이트들의 범위들 내일 수도 있다. 도 3a의 방법 300은 적어도 피처들 내로 산소 또는 다른 재료들의 확산을 최소화하기 위해 기판 지지부의 온도를 제어하는 관점에서 도 2d의 방법 250과 상이하다.
특정한 구현예들에서, 기판 상의 피처들 내로의 확산은 도 3a에 기술된 프로세스 흐름으로부터 벗어남으로써 더 최소화될 수 있다. 이러한 프로세스 흐름 변화들은 (1) 기판으로의 산소의 전달을 수반하지 않는 프로세스와 동작 306의 산화 단계의 교체, 및/또는 (2) 피처 측벽들 상으로 백스퍼터링된 재료가 비도전성이도록 동작 304의 제 2 에칭 동안 재료의 우선 증착, 및/또는 (3) 산화 단계의 생략과 관련될 수도 있다.
도 3b는 산화 단계 306이 도전성 재료 약화 단계 316과 교체되는 특정한 실시예들에 따라 반도체 기판 상의 피처들을 에칭하기 위한 다단계 에칭 프로세스를 위한 플로우 차트를 제시한다. 이 실시예는 또한 기판을 냉각하기 위해 냉각된 기판 지지부를 활용하고 피처들 내로 재료들의 확산을 최소화한다. 방법 310은 제 1 에칭 및 제 2 에칭으로 각각 동작들 302 및 304에서 시작된다. 이들 동작들은 상기 기술되었고, 간략함을 위해 이 기술은 반복되지 않을 것이다. 방법 310은 도전성 재료 약화 단계가 수행되는 동작 316에서 계속된다. 이 단계는 기판을 산소에 노출시키지 않고 수행될 수도 있다. 대신, 기판은 터널링 유전체 층의 측벽들 상의 도전성 재료를 제거하기 위해, 그렇지 않으면 이러한 재료들을 비도전성으로 렌더링하기 위해 불활성 이온 빔들 및/또는 대안적인 화학물질에 노출될 수도 있다.
산소가 없는 불활성 이온 빔들의 사용은 산소가 파괴적 정도로 피처들 내로 확살할 위험을 실질적으로 감소시킬 것이다. 대안적인 화학물질의 사용이 유사하게 산소가 파괴적 정도로 피처들 내로 확산할 위험을 감소시킬 수도 있다. 이러한 대안적인 화학물질은 산소와 비교하여 터널링 유전체 층의 재료에 대해 보다 낮은 확산 계수를 가질 수도 있고, 피처들 내로의 모든 확산이 보다 덜 확산성일 것이라는 것을 의미한다. 유사하게, 대안적인 화학물질은 선택된 화학물질에 따라, 유사한 확산 레벨들에서도 보다 적은 손상을 발생시킬 수도 있다. 일 구현예에서, 동작 316은 기판을 임의의 반응성 화학물질에 노출하지 않고 기판을 불활성 이온 빔들에 노출하는 것을 수반한다. 터널링 유전체 층 (208) 의 측벽들 상의 모든 도전성 재료는 불활성 이온 빔들에 의해 물리적으로 스퍼터링될 수도 있다. 일부 다른 예들에서, 기판은 또한 반응성 화학물질에 노출될 수도 있다. 반응성 화학물질은 기판 표면으로 바로 전달될 수도 있고 (예를 들어, 이온 빔들이 생성되는 이온 소스를 통과하지 않고), 또는 이온 빔들을 생성하도록 사용된 프로세스 가스의 일부로서 전달될 수도 있다.
터널링 유전체 층 (208) 에서 피처들의 측벽들 상에 존재하는 모든 도전성 재료들을 제거 (그렇지 않으면 비도전성 재료로 렌더링) 하도록 전달될 수도 있는 예시적인 반응성 화학물질들은 이로 제한되지 않지만, O2, CO, CO2, N2, 및 이들의 조합들을 포함한다. 동작 316 동안 예시적인 이온 에너지들은 약 10 내지 100 eV, 또는 약 20 내지 80 eV일 수도 있다. 동작 316을 위한 예시적인 지속기간들은 약 30 내지 600 초, 또는 약 200 내지 300 초일 수도 있다. 동작 316 동안 기판 지지부에 대한 예시적인 온도들은 약 -70 ℃ 내지 10 ℃, 또는 약 -30 ℃ 내지 -10 ℃일 수도 있다. 저온 기판 지지부는 재료들 (예를 들어, 챔버 내에 존재하는 임의의 수소, 산소, 질소, 수분, 등) 이 피처들 내로 확산할 수 있는 정도를 최소화하는 것을 도울 수도 있다. 상기 논의된 이유들에 대해, 상대적으로 보다 높은 기판 지지부 온도들에서, 동작들 302 및 304의 제 1 에칭 및 제 2 에칭을 각각 수행하는 것이 유리할 수도 있다. 일부 경우들에서, 기판 지지부 온도는 상기 언급된 바와 같이, 제 2 에칭 동안 능동적으로 하강될 수도 있다.
도 3c는 재료가 반도체 기판의 특정한 부분들 상에 우선적으로 증착되는 특정한 실시예들에 따라 반도체 기판 상의 피처들을 에칭하기 위한 다단계 에칭 프로세스를 위한 플로우차트를 제시한다. 이 재료는 기판 상의 피처들 상으로 도전성 재료가 백스퍼터링되는 정도를 최소화한다. 그 결과, 보다 적은 도전성 재료가 터널링 유전체 층에서 피처들의 측벽들 상에 형성되고, 이 층에 걸쳐 쇼트를 형성할 가능성이 상당히 감소된다.
방법 320은 제 1 에칭이 수행되는 동작 302에서 시작된다. 이 에칭은 도 3a의 동작 302의 제 1 에칭과 유사할 수도 있고, 간략함을 위해 기술이 반복되지 않을 것이다. 방법 320은 제 2 에칭이 수행되는 동작 324에서 계속된다. 이 에칭은 챔버 내에 존재하는 종이 피처들 내로 확산할 수 있는 정도를 최소화하도록 상대적으로 저 기판 지지부/기판 온도로 이루어질 수도 있다. 일부 경우들에서, 기판 지지부는 동작 324 동안 약 -70 ℃ 내지 10 ℃, 또는 약 -30 ℃ 내지 -10 ℃의 온도로 유지될 수도 있다. 제 2 에칭 동안, 증기 상 재료가 기판으로 전달되고 에칭된 영역들 내에 우선적으로 증착되게 한다. 도 2b를 참조하면, 이 재료는 나머지 층들 (204, 206a, 208, 206b, 및 210) 에 형성된 피처와 비교할 때, 하단 전극층 (202) 상에 우선적으로 증착될 수도 있다. 이러한 우선적인 증착은 에칭된 영역/하단 전극층 (202) 과 하단 전극층 (202) 위에 형성된 피처의 온도 차로 인해 달성될 수 있다. 예를 들어, 하단 전극층 (202) 은 (1) 냉각된 기판 지지부, 및 (2) 피처를 가열되게 하는, 피처의 측벽들 상에 충돌하는 이온들로 인해 이 층 위에 형성된 피처보다 저온으로 남아 있다.
다양한 실시예들에서, 우선적인 증착을 위해 선택된 재료는 (1) 비도전성이고 그리고/또는 (2) (a) 하단 전극층 (202) 의 재료, (b) 제 1 자기층 (206a) 의 재료, 및/또는 (c) 제 2 자기층 (206b) 의 재료와 조합할 때 비도전성 재료를 형성하는 재료 중 하나이다. 이렇게 하여, 하단 전극층 (202) 으로부터, 그리고/또는 피처들에 인접한 자기층들 (206a/206b) 로부터 백스퍼터링하는 모든 재료는 증착된 재료의 부재시 백스퍼터링할 도전성 재료보다 상당히 보다 덜 문제가 될 것이다. 결과는 터널링 유전체 층 (208) 에 걸쳐 쇼트를 형상할 위험이 상당히 감소된다는 것이다.
우선적으로 증착될 수도 있는 예시적인 재료들은 이로 제한되는 것은 아니지만, 탄소, SiO2, SiN, SiC, SiCO, SiCN, 및 이들의 조합들을 포함한다. 이러한 재료들을 형성하도록 사용될 수도 있는 예시적인 반응물질들은 이로 제한되는 것은 아니지만, CH4, O2, CO2, CO, N2, H2S, SiH4, 및 이들의 조합들을 포함한다. 우선적으로 증착된 재료를 형성하도록 사용된 반응물질은 이온 빔들을 생성하도록 사용된 소스 가스의 일부로서 전달될 수도 있고, 또는 반응물질로부터 플라즈마를 형성하지 않고 반응 챔버/기판으로 바로 전달될 수도 있다. 반응물질은 불활성 캐리어 가스에 제공될 수도 있다. 이온 빔들을 생성하도록 사용된 소스 가스의 일부로서 반응물질이 전달되고, 소스 가스는 체적으로 약 0.5 내지 10 ％의 농도로 반응물질을 포함할 수도 있다.
특정한 실시예들에서, 방법 320은 동작 324 후에 완료될 수도 있다. 동작 324 동안 터널링 유전체 층 (208) 에서 피처들의 측벽들 상에 형성되는 도전성 재료가 상대적으로 적거나 없기 때문에 그리고/또는 동작 324가 터널링 유전체 층 (208) 에서 피처들의 측벽들 상에 비도전성 재료의 형성을 발생시키기 때문에, 동작 324 후에 이러한 도전성 재료를 산화, 제거 그렇지 않으면 약화할 필요가 없을 수도 있다. 그러나, 일부 경우들에서, 방법 320은 동작 326으로 계속될 수도 있다. 여기서, 도전성 재료 약화 단계는 선택가능하게 수행될 수도 있다. 동작 326은 도 3b의 동작 316과 유사하고, 동작 316과 관련하여 제공된 모든 상세들이 또한 동작 326에 적용될 수도 있다.
도 3d 및 도 3e는 반응성 화학물질의 우선적인 증착을 활용하는 반응성 이온 빔 에칭 메커니즘을 사용하여 피처를 에칭하는 방법들을 위한 플로우차트들을 제시한다. 도 3d를 참조하면, 방법 330 피처들이 기판 내에서 부분적으로 에칭되는 동작 331에서 시작된다. 이로 제한되는 것은 아니지만 본 명세서에 기술된 임의의 에칭 방법들을 포함하는, 임의의 에칭 방법이 사용될 수도 있다. 동작 333에서, 도 3c의 동작 324와 관련하여 기술된 우선 증착과 유사하게, 에칭 반응물질이 기판으로 전달되고 기판의 부분적으로 에칭된 영역들 상에 우선적으로 증착되게 한다. 부분적으로 에칭된 피처들 (이온 충돌로 인해 상대적으로 보다 따뜻할 수도 있음) 과 하부에 놓인 재료들 (냉각된 기판 및 이온 충돌의 결여로 인해 상대적으로 보다 저온일 수도 있음) 간의 온도 차로 인해 우선 증착이 인에이블될 수도 있다. 이 온도 차는, 에칭 반응물질로 하여금 이러한 에천트가 가장 목표되고/유용한 부분적으로 에칭된 피처들의 하단부에 집중되게 할 수도 있다. 사용될 수도 있는 예시적인 화학물질들은 이로 제한되는 것은 아니지만, 할라이드-함유 화합물들, 금속 유기 화합물들, 등을 포함한다.
일 실시예에서, 동작 333은 동작 331이 완료된 후 시작된다. 또 다른 실시예에서, 동작들 331 및 333은 시간 상 오버랩한다. 동작 331에서의 에칭은 연속적이거나 주기적인 방식으로 이루어질 수도 있다. 유사하게, 동작 333에서 반응물질 전달 및/또는 이온 빔 노출은 연속적이거나 주기적인 방식으로 이루어질 수도 있다.
도 3e는 도 3d에 제시된 방법 330의 특정한 실시예를 제시한다. 도 3e의 방법 340은 피처가 기판 상에 부분적으로 에칭되는 동작 331에서 시작된다. 도 3d의 동작 331과 같이, 이 에칭 동작은 본 명세서에 기술된 임의의 에칭 동작들을 포함하여, 임의의 적절한 에칭 동작일 수도 있다. 일 예에서, 동작 331에서의 에칭은 도 3a의 동작 302의 제 1 에칭에 관련하여 기술된 바와 같이 수행된다. 일부 이러한 실시예들에서, 동작 331의 에칭은 도 3a의 동작 302에 기술된 제 1 에칭과 상이하고, (동작 331에서 피처가 부분적으로만 에칭되기 때문에) 동작 331의 에칭의 확장성이 보다 적다. 동작 343에서, 에칭 반응물질은 기판 상의 부분적으로 에칭된 영역들 (예를 들어, 에칭 프론트 (etch front) 에서 부분적으로 에칭된 피처들 사이) 로 우선적으로 전달된다. 우선적인 반응물질 전달은 냉각된 기판 지지부의 결과로서 인에이블될 수도 있다.
도 2a에 도시된 기판 (200) 을 참조하면, 동작 331은, 일 예에서, 제 2 자기층 (206b) 의 에칭 쓰루를 수반할 수도 있다. 터널링 유전체 층 (208) 을 인접한 부분적으로 에칭된 피처들 사이에 노출하면서, 층들 (206b 및 210) 로 형성된 부분적으로 에칭된 피처들이다. 이어서 동작 343은 부분적으로 에칭된 피처 (이 지점에서 제 2 자기층 (206b) 및 마스크층 (210) 으로 이루어짐) 와 비교하여 터널링 유전체 층 (208) 의 온도가 보다 저온이기 때문에 터널링 유전체 층 (208) 의 노출된 영역들 상에 우선적으로 증착하는 에칭 반응물질을 기판으로 전달하는 것을 수반할 수도 있다.
방법 340은 기판 상의 피처들을 더 에칭하기 위해 기판이 이온 빔들에 노출되는 동작 345로 계속된다. 에칭 반응물질이 추가 에칭이 목표되는 영역들에 우선적으로 증착되기 때문에, 이 에칭 프로세스는 고속, 고품질, 이방성 에칭 결과들을 달성하는데 특히 유리할 수도 있다. 동작 347에서 에칭 프로세스가 완료되었는지 여부를 결정한다. 그렇다면, 방법 340은 종료되고 기판은 추가 프로세싱을 위해 제거될 수도 있다. 동작 347에서 피처가 아직 완전히 에칭되지 않은 경우들에서, 방법 340은 상기 기술된 바와 같이 부가적인 에칭 반응물질이 기판으로 전달되고 우선적으로 증착되게 되는 동작 343으로 돌아갈 수도 있다. 동작 343에서의 반응물질 전달 및 동작 345에서의 이온 빔 노출은 피처가 완전히 에칭될 때까지 반복될 수도 있다. 동작들 343 및 345는 시간 상으로 오버랩할 수도 있고 또는 오버랩하지 않을 수도 있다. 동작 343은 동작 331 동안 또는 후에 시작할 수도 있다.
도 3d 및 도 3e의 방법들의 일 장점은 에칭 반응물질이 가장 목표되고/유용한 영역들에 집중된다는 것이다. 이 피처는 동일한 에칭도를 달성하는 동안 에칭 프로세스로 하여금 상대적으로 보다 적은 에칭 반응물질을 사용하여 일어나게 할 수도 있다. 또한, 이 피처는 센 (harsh) 에칭 반응물질 (상대적으로 보다 덜 센 에칭 반응물질이 사용되고 사용된 에칭 반응물질은 보다 따뜻한 챔버 표면들보다 냉각된 기판에 집중되기 때문에) 로의 노출의 결과로서 반응 챔버가 손상될 정도를 감소시킬 수도 있다.
본 명세서에 기술된 임의의 실시예들에서, 기판 지지부 이외의 반응 챔버의 표면들 (예를 들어, 챔버 벽들, 샤워헤드, 전극들, 천정, 등) 이 가열될 수도 있다. 기판 지지부 자체는 또한 많은 경우들에서 가열될 수도 있다. 가열된 챔버 표면들의 사용은, 반응 챔버 내 온도 차들의 장점을 취하는, 방법들 도 3c 내지 도 3e의 방법들을 실행할 때 특히 유리할 수도 있다.
또한, 본 명세서에 기술된 임의의 실시예들에서, 기판 지지부의 온도는 보다 고온과 보다 저온 사이에서 순환될 수도 있다. 이러한 온도 사이클링은 특정한 동작, 예를 들어 도 2d 및 도 3a 내지 도 3e와 관련하여 기술된 임의의 동작들 동안 일어날 수도 있다. 이들 또는 다른 경우들에서, 온도 사이클링은 2 개의 동작들 사이에 일어날 수도 있다. 예를 들어, 온도는 도 2d 및 도 3a 내지 도 3e와 관련하여 기술된 임의의 2 개의 동작들 사이에서 순환될 수도 있다. 보다 고온은 기판으로부터 임의의 응결된 반응물질들을 제거 (drive off) 하기 충분한 온도일 수도 있고, 존재하는 반응물질들에 따라, 약 25 ℃ 내지 120 ℃, 또는 약 50 ℃ 내지 110 ℃일 수도 있다. 보다 저온은 기판 상의 재료들/구조체들 내로 종의 확산을 실질적으로 방지하도록 충분히 낮은 온도일 수도 있고, 재하는 반응물질들/재료들에 따라, 약 -70 ℃ 내지 -10 ℃, 또는 약 -50 ℃ 내지 -20 ℃일 수도 있다. 보다 저온과 보다 고온의 온도 차는 적어도 약 30 ℃, 적어도 약 50 ℃, 또는 적어도 약 70 ℃일 수도 있다.
에칭 프로세스가 완료된 후, 기판은 반응 챔버로부터 제거되기 전에 가열될 수도 있다. 이러한 가열은 도 3a 내지 도 3e의 임의의 방법들 후에 수행될 수도 있다. 이러한 가열은 기판 지지부를 가열하는 것을 통해 일어날 수도 있다. 예시적인 가열 레이트들은 상기 논의된 냉각 레이트들과 같거나 보다 고속일 수도 있다. 반응 챔버로부터 제거하기 전에 기판을 가열하는 것의 일 장점은 기판이 상이한 프로세싱 환경/분위기에 노출될 때 기판/피처들 상의 얼음, 수분 및 다른 응결된 재료들의 형성 위험을 하락시킨다는 것이다. 임의의 이러한 응결된 재료들은 미래의 프로세싱 동작을 복잡하게 할 수 있고 (또는 심지어 실패를 유발할 수 있고), 또한 완성된 디바이스에서 손상을 야기할 수 있다.
장치
본 명세서에 기술된 방법들은 임의의 적합한 장치에 의해 수행될 수도 있다. 적합한 장치는 프로세싱 동작들을 달성하기 위한 하드웨어 및 본 실시예들에 따른 프로세스 동작들을 제어하기 위한 인스트럭션들을 갖는 시스템 제어기를 포함한다. 예를 들어, 일부 실시예들에서, 하드웨어는 프로세싱 툴에 포함된 하나 이상의 프로세싱 스테이션들을 포함할 수도 있다. 일 적절한 장치는 도 1에 관련하여 상기 기술되었다.
도 4는 기판 지지부 (400) 의 일부의 간략화된 단면도를 제공한다. 기판 지지부 (400) 는 적어도 상부 플레이트 (402) 및 일련의 Peltier 디바이스들 (408) 에 의해 분리되고 접촉하는 하부 플레이트 (404) 를 포함한다. 기판 (미도시) 은 상부 플레이트 (402) 상에 놓인다. 냉각 채널들 (406) 은 하부 플레이트 (404) 내에 제공될 수도 있다. Peltier 디바이스들 (408) 은 상부 플레이트 (402) 로부터, 열이 제거되는 하부 플레이트 (404) 로 열을 전달하도록 동작한다. 특정한 경우들에서, Peltier 디바이스들 (408) 은 예를 들어 기판이 능동적으로 가열될 때 반대 방향으로 열을 전달하도록 사용될 수도 있다. 온도 제어된 기판 지지부들에 관련된 부가적인 상세들은 상기 참조로서 인용된 미국 특허출원 제 13/908,676 호에 제공된다. 대안적인 기판 지지부 설계 (미도시) 는 본 명세서의 청구물들과 일치하는 극저온의 냉매의 순환을 수용하기 위한 하부 플레이트의 냉각 채널들 (406) 을 갖는 하부 플레이트 (404) 와 접촉하는 상부 플레이트 (402) 로 구성될 것이다. 상업적으로 입수가능한 순환 유닛의 일 예는 MA, Chelmsford 소재의 Brooks Automation에 의해 제작된 Polycold Cryochiller 모델 "MaxCool 2500"이다. 응결을 방지하거나 본 명세서에 논의된 다른 이유들을 위해, 기판을 가열하는 것은, 과도한 프로세싱 시간에 기초하여 가열의 사용을 억제하지 않을, 시간 지속기간에 걸쳐 지지부 온도를 상승시킬 수 있는 모드에 들어감으로써 달성될 수도 있다.
시스템 제어기
일부 구현예들에서, 제어기는 상술한 예들의 일부일 수도 있는 시스템의 일부일 수 있다. 이러한 시스템들은, 프로세싱 툴 또는 툴들, 챔버 또는 챔버들, 프로세싱용 플랫폼 또는 플랫폼들, 및/또는 특정 프로세싱 컴포넌트들 (웨이퍼 페데스탈, 가스 플로우 시스템, 등) 을 포함하는, 반도체 프로세싱 장비를 포함할 수 있다. 이들 시스템들은 반도체 웨이퍼 또는 기판의 프로세싱 이전에, 프로세싱 동안에 그리고 프로세싱 이후에 그들의 동작을 제어하기 위한 전자장치에 통합될 수도 있다. 전자장치들은 시스템 또는 시스템들의 다양한 컴포넌트들 또는 하위부품들을 제어할 수도 있는 "제어기"로서 지칭될 수도 있다. 제어기는, 시스템의 프로세싱 요건들 및/또는 타입에 따라서, 프로세싱 가스들의 전달, 온도 설정사항들 (예를 들어, 일부 경우들에서 기판 지지부를 통한, 가열 및/또는 냉각), 압력 설정사항들, 진공 설정사항들, 전력 설정사항들, 무선 주파수 (RF) 생성기 설정사항들, RF 매칭 회로 설정사항들, 주파수 설정사항들, 플로우 레이트 설정사항들, 유체 전달 설정사항들, 위치 및 동작 설정사항들, 툴들 및 다른 이송 툴들 및/또는 특정 시스템과 연결되거나 인터페이싱된 로드록들 내외로의 웨이퍼 이송들을 포함하는, 본 명세서에 개시된 프로세스들 중 임의의 프로세스들을 제어하도록 프로그램될 수도 있다.
일반적으로 말하면, 제어기는 인스트럭션들을 수신하고, 인스트럭션들을 발행하고, 동작을 제어하고, 세정 동작들을 인에이블하고, 엔드포인트 측정들을 인에이블하는 등을 하는 다양한 집적 회로들, 로직, 메모리, 및/또는 소프트웨어를 갖는 전자장치로서 규정될 수도 있다. 집적 회로들은 프로그램 인스트럭션들을 저장하는 펌웨어의 형태의 칩들, 디지털 신호 프로세서들 (DSP), ASIC (application specific integrated circuit) 으로서 규정되는 칩들 및/또는 프로그램 인스트럭션들 (예를 들어, 소프트웨어) 을 실행하는 하나 이상의 마이크로프로세서들, 또는 마이크로제어기들을 포함할 수도 있다. 프로그램 인스트럭션들은 반도체 웨이퍼 상에서 또는 반도체 웨이퍼에 대한 특정 프로세스를 실행하기 위한 동작 파라미터들을 규정하는, 다양한 개별 설정사항들 (또는 프로그램 파일들) 의 형태로 제어기로 또는 시스템으로 전달되는 인스트럭션들일 수도 있다. 일부 실시예들에서, 동작 파라미터들은 하나 이상의 층들, 재료들, 금속들, 산화물들, 실리콘, 이산화 실리콘, 표면들, 회로들, 및/또는 웨이퍼의 다이들의 제조 동안에 하나 이상의 프로세싱 단계들을 달성하도록 프로세스 엔지니어에 의해서 규정된 레시피의 일부일 수도 있다.
제어기는, 일부 구현예들에서, 시스템에 통합되거나, 시스템에 커플링되거나, 이와 달리 시스템에 네트워킹되거나, 또는 이들의 조합으로 될 수 있는 컴퓨터에 커플링되거나 이의 일부일 수도 있다. 예를 들어, 제어기는 웨이퍼 프로세싱의 원격 액세스를 가능하게 할 수 있는 공장 (fab) 호스트 컴퓨터 시스템의 전부 또는 일부이거나 "클라우드" 내에 있을 수도 있다. 컴퓨터는 제조 동작들의 현 진행을 모니터링하고, 과거 제조 동작들의 이력을 조사하고, 복수의 제조 동작들로부터 경향들 또는 성능 계측치들을 조사하고, 현 프로세싱의 파라미터들을 변경하고, 현 프로세싱을 따르는 프로세싱 단계들을 설정하고, 또는 새로운 프로세스를 시작하기 위해서 시스템으로의 원격 액세스를 인에이블할 수도 있다. 일부 예들에서, 원격 컴퓨터 (예를 들어, 서버) 는 로컬 네트워크 또는 인터넷을 포함할 수도 있는 네트워크를 통해서 프로세스 레시피들을 시스템에 제공할 수 있다. 원격 컴퓨터는 차후에 원격 컴퓨터로부터 시스템으로 전달될 파라미터들 및/또는 설정사항들의 입력 또는 프로그래밍을 인에이블하는 사용자 인터페이스를 포함할 수도 있다. 일부 예들에서, 제어기는 하나 이상의 동작들 동안에 수행될 프로세스 단계들 각각에 대한 파라미터들을 특정한, 데이터의 형태의 인스트럭션들을 수신한다. 이 파라미터들은 제어기가 제어하거나 인터페이싱하도록 구성된 툴의 타입 및 수행될 프로세스의 타입에 특정적일 수도 있다는 것이 이해되어야 한다. 따라서, 상술한 바와 같이, 제어기는 예를 들어 서로 네트워킹되어서 함께 공통 목적을 위해서, 예를 들어 본 명세서에 기술된 프로세스들 및 제어들을 위해서 협력하는 하나 이상의 개별 제어기들을 포함함으로써 분산될 수도 있다. 이러한 목적을 위한 분산형 제어기의 예는 챔버 상의 프로세스를 제어하도록 조합되는, (예를 들어, 플랫폼 레벨에서 또는 원격 컴퓨터의 일부로서) 원격으로 위치한 하나 이상의 집적 회로들과 통신하는 챔버 상의 하나 이상의 집적 회로들일 수 있다.
비한정적으로, 예시적인 시스템들은 플라즈마 에칭 챔버 또는 모듈, 증착 챔버 또는 모듈, 스핀-린스 챔버 또는 모듈, 금속 도금 챔버 또는 모듈, 세정 챔버 또는 모듈, 베벨 에지 에칭 챔버 또는 모듈, PVD (physical vapor deposition) 챔버 또는 모듈, CVD (chemical vapor deposition) 챔버 또는 모듈, ALD (atomic layer deposition) 챔버 또는 모듈, ALE (atomic layer etch) 챔버 또는 모듈, 이온 주입 챔버 또는 모듈, 트랙 (track) 챔버 또는 모듈, 및 반도체 웨이퍼들의 제조 및/또는 제작 시에 사용되거나 연관될 수도 있는 임의의 다른 반도체 프로세싱 시스템들을 포함할 수도 있다.
상술한 바와 같이, 툴에 의해서 수행될 프로세스 단계 또는 단계들에 따라서, 제어기는, 반도체 제작 공장 내의 툴 위치들 및/또는 로드 포트들로부터/로 웨이퍼들의 컨테이너들을 이동시키는 재료 이송 시에 사용되는, 다른 툴 회로들 또는 모듈들, 다른 툴 컴포넌트들, 클러스터 툴들, 다른 툴 인터페이스들, 인접 툴들, 이웃하는 툴들, 공장 도처에 위치한 툴들, 메인 컴퓨터, 또 다른 제어기 또는 툴들 중 하나 이상과 통신할 수도 있다.
상기 기술된 다양한 하드웨어 및 방법 실시예들은 예를 들어, 반도체 디바이스들, 디스플레이들, LES들, 광전 패널들 등의 제조 또는 제작을 위한 리소그래픽 패터닝 툴들 또는 프로세스들과 함께 사용될 수도 있다. 통상적으로, 반드시 그러한 것은 아니지만, 이러한 툴들/프로세스들은 공통 제조 설비에서 함께 사용되거나 수행될 것이다.
막의 리소그래픽 패터닝은 단계들 각각이 다수의 가능한 툴들을 사용하여 인에이블되는, 이하의 단계들: (1) 스핀-온 (spin-on) 툴 또는 스프레이-온 (spray-on) 툴을 사용하여 워크피스, 예를 들어, 그 위에 실리콘 나이트라이드막이 형성된 기판 상에 포토레지스트를 도포하는 단계; (2) 핫 플레이트 또는 노 또는 다른 적합한 경화 툴을 사용하여 포토레지스트를 경화하는 단계; (3) 웨이퍼 스텝퍼와 같은 툴을 사용하여 가시광선 또는 UV 또는 x-선 광에 포토레지스트를 노출시키는 단계; (4) 습식 벤치 또는 스프레이 현상기와 같은 툴을 사용하여 레지스트를 선택적으로 제거하여 레지스트를 패터닝하도록 레지스트를 현상하는 단계; (5) 건식 또는 플라즈마 보조 에칭 툴을 사용함으로써 그 아래에 놓인 막 또는 워크피스 내로 레지스트 패턴을 전사하는 단계; 및 (6) RF 또는 마이크로파 플라즈마 레지스트 스트립퍼와 같은 툴을 사용하여 레지스트를 제거하는 단계의 일부 또는 전부를 포함한다. 일부 실시예들에서, 애시가능 하드 마스크층 (예컨대 비정질 탄소층) 및 또 다른 적합한 하드 마스크 (예컨대 반사방지층) 가 포토레지스트를 도포하기 전에 증착될 수도 있다.
본 명세서에 기술된 구성들 및/또는 방법들은 본질적으로 예시적이고, 이들 구체적인 실시예들 또는 예들은, 다양한 변형들이 가능하기 때문에, 제한하는 의미로 간주되지 않아야 한다는 것이 이해된다. 본 명세서에 기술된 특정한 루틴들 또는 방법들은 임의의 수의 프로세싱 전략들 중 하나 이상을 나타낼 수도 있다. 이와 같이, 예시된 다양한 작용들은 예시된 순서로, 다른 순서들로, 병렬적으로 수행될 수도 있고, 또는 일부 경우들에 생략될 수도 있다. 유사하게, 상기 기술된 프로세스들의 순서는 변화될 수도 있다.
본 개시의 주제는 본 명세서에 개시된 다양한 프로세스들, 시스템들 및 구성들, 및 다른 특징들, 기능들, 작용들, 및/또는 특성들, 뿐만 아니라 이들의 임의의 모든 등가물들의 모든 신규하고 명백하지 않은 조합들 및 서브-조합들을 포함한다.

Claims (20)

  1. STT-RAM (spin-torque-transfer random access memory) 디바이스를 형성하기 위해 기판을 에칭하는 방법에 있어서,
    반응 챔버에서 상기 기판을 수용하는 단계로서, 상기 기판은 (i) 하단 전극층, (ii) 상기 하단 전극층 위에 위치된 에칭 정지층, (iii) 상기 에칭 정지층 위에 위치된 제 1 자기층, (iv) 상기 제 1 자기층 위에 위치된 터널링 유전체 층, (v) 상기 터널링 유전체 층 위에 위치된 제 2 자기층, 및 (vi) 패터닝된 마스크층을 포함하는, 상기 기판을 수용하는 단계;
    상기 기판 상에 피처들을 형성하기 위해 제 1 이온 빔 에칭 동작을 수행하는 단계로서,
    상기 제 1 이온 빔 에칭 동작은 상기 제 2 자기층, 상기 터널링 유전체 층, 및 상기 제 1 자기층 중 적어도 하나를 통해 에칭하도록 이온 빔들에 상기 기판을 노출시키는 동작을 포함하고, 그리고
    상기 제 1 이온 빔 에칭 동작 동안, 기판 지지부는 약 10 ℃ 내지 약 120 ℃의 온도로 유지되는, 상기 제 1 이온 빔 에칭 동작을 수행하는 단계;
    상기 기판 상의 상기 피처들을 좁히도록 (narrow) 제 2 이온 빔 에칭 동작을 수행하는 단계로서,
    상기 제 2 이온 빔 에칭 동작은 이온 빔들에 상기 피처들의 측벽들을 노출시키는 동작을 포함하고,
    상기 제 2 이온 빔 에칭 동작은 상기 제 1 이온 빔 에칭 동작의 이온 에너지보다 낮은 이온 에너지에서 수행되고, 그리고
    상기 제 1 이온 빔 에칭 동작 및/또는 상기 제 2 이온 빔 에칭 동작은 상기 터널링 유전체 층의 노출된 부분들 상 그리고/또는 상기 터널링 유전체 층 내에 도전성 재료의 형성을 발생시키는, 상기 제 2 이온 빔 에칭 동작을 수행하는 단계; 및
    상기 제 1 이온 빔 에칭 동작 및/또는 상기 제 2 이온 빔 에칭 동작 동안 상기 터널링 유전체 층 상 또는 상기 터널링 유전체 층 내에 형성된 상기 도전성 재료를 약화시키도록 (mitigate) 상기 도전성 재료 약화 동작을 수행하는 단계로서,
    상기 도전성 재료를 약화시키는 동작은 상기 도전성 재료를 제거하거나 상기 도전성 재료를 보다 낮은 도전성으로 렌더링하는 동작을 포함하고,
    상기 도전성 재료 약화 동작은 상기 기판을 이온 빔들에 노출하는 동작을 포함하고,
    상기 도전성 재료 약화 동작은 상기 제 2 이온 빔 에칭 동작의 이온 에너지보다 낮은 이온 에너지로 수행되고, 그리고
    상기 도전성 재료 약화 동작 동안, 상기 기판 지지부는 약 -70 ℃ 내지 약 -10 ℃의 온도로 유지되는, 상기 도전성 재료 약화 동작을 수행하는 단계를 포함하는, 기판을 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 이온 빔 에칭 동작 동안, 상기 기판 지지부 온도는 적어도 약 20 ℃만큼 하강되는, 기판을 에칭하는 방법.
  3. 제 1 항에 있어서,
    상기 제 2 이온 빔 에칭 동작 동안, 상기 기판 지지부는 약 10 ℃ 내지 약 120 ℃의 온도로 유지되는, 기판을 에칭하는 방법.
  4. 제 1 항에 있어서,
    상기 도전성 재료 약화 동작 동안, 상기 이온 빔들은 산소 이온들 및 불활성 이온들을 포함하는, 기판을 에칭하는 방법.
  5. 제 1 항에 있어서,
    상기 도전성 재료 약화 동작 동안, 상기 이온 빔들은 반응성 이온들이 없는 불활성 이온들을 포함하는, 기판을 에칭하는 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전성 재료 약화 동작 동안, 상기 이온 빔들은 불활성 이온들 및 O2, CO, CO2, N2, 및 이들의 조합들로 구성된 그룹으로부터 선택된 하나 이상의 반응물질을 포함하는, 기판을 에칭하는 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 이온 빔 에칭 동작 동안 상기 이온 에너지는 약 100 내지 10,000 eV이고, 상기 제 2 이온 빔 에칭 동작 동안 상기 이온 에너지는 약 50 내지 300 eV이고, 그리고 상기 도전성 재료 약화 동작 동안 상기 이온 에너지는 약 10 내지 100 eV인, 기판을 에칭하는 방법.
  8. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 이온 빔 에칭 동작 후 그리고 상기 제 2 이온 빔 에칭 동작 전에, 상기 이온 빔들이 이동하는 방향과 상기 기판 사이의 상대적인 배향을 변경하는 단계를 더 포함하는, 기판을 에칭하는 방법.
  9. STT-RAM 디바이스를 형성하기 위해 기판을 에칭하는 방법에 있어서,
    반응 챔버에서 상기 기판을 수용하는 단계로서, 상기 기판은 (i) 하단 전극층, (ii) 상기 하단 전극층 위에 위치된 에칭 정지층, (iii) 상기 에칭 정지층 위에 위치된 제 1 자기층, (iv) 상기 제 1 자기층 위에 위치된 터널링 유전체 층, (v) 상기 터널링 유전체 층 위에 위치된 제 2 자기층, 및 (vi) 패터닝된 마스크층을 포함하는, 상기 기판을 수용하는 단계;
    상기 기판 상에 피처들을 형성하기 위해 제 1 이온 빔 에칭 동작을 수행하는 단계로서,
    상기 제 1 이온 빔 에칭 동작은 상기 제 2 자기층, 상기 터널링 유전체 층, 및 상기 제 1 자기층 중 적어도 하나를 통해 에칭하도록 이온 빔들에 상기 기판을 노출시키는 동작을 포함하고, 그리고
    상기 제 1 이온 빔 에칭 동작 동안, 기판 지지부는 약 10 ℃ 내지 약 120 ℃의 온도로 유지되는, 상기 제 1 이온 빔 에칭 동작을 수행하는 단계;
    상기 기판 상의 상기 피처들을 좁히도록 제 2 이온 빔 에칭 동작을 수행하는 단계로서,
    상기 제 2 이온 빔 에칭 동작은 이온 빔들에 상기 피처들의 측벽들을 노출하고 상기 제 1 이온 빔 에칭 동작 동안 에칭된 영역들 내에 제 1 재료를 우선적으로 증착하는 동작을 포함하고, 그리고
    상기 제 2 이온 빔 에칭 동작 동안, 상기 기판 지지부는 약 -70 ℃ 내지 약 10 ℃의 온도로 유지되는, 상기 제 2 이온 빔 에칭 동작을 수행하는 단계를 포함하는, 기판을 에칭하는 방법.
  10. 제 9 항에 있어서,
    (a) 상기 제 1 재료는 비도전성이고, 그리고/또는 (b) 상기 제 1 재료는, (i) 상기 하단 전극층 재료, 및/또는 (ii) 상기 제 1 자기층 또는 상기 제 2 자기층의 재료와 조합될 때, 비도전성인, 기판을 에칭하는 방법.
  11. 제 10 항에 있어서,
    상기 제 1 재료는 탄소, SiO2, SiN, SiC, SiCO, SiCN, 및 이들의 조합들로 구성된 그룹으로부터 선택된 하나 이상의 재료들을 포함하는, 기판을 에칭하는 방법.
  12. 제 10 항에 있어서,
    상기 제 2 이온 빔 에칭 동작 동안, 상기 제 1 재료를 상기 피처들의 상기 측벽들 상에 스퍼터링하는 단계를 더 포함하는, 기판을 에칭하는 방법.
  13. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 재료는 에칭 반응물질인, 기판을 에칭하는 방법.
  14. 제 13 항에 있어서,
    상기 제 2 이온 빔 에칭 동작 동안, 상기 피처들의 상기 측벽들은, 상기 제 1 이온 빔 에칭 동작 동안 에칭된 상기 영역들에 상기 제 1 재료가 증착되는 동안 상기 이온 빔들에 노출되는, 기판을 에칭하는 방법.
  15. 제 13 항에 있어서,
    상기 제 2 이온 빔 에칭 동작은 순환적으로 (a) 상기 제 1 재료를 증착하는 동작 및 (b) 상기 기판을 상기 이온 빔들에 노출하는 동작을 포함하고, 상기 동작 (a) 및 상기 동작 (b) 는 시간 상 오버랩하지 않는, 기판을 에칭하는 방법.
  16. 제 13 항에 있어서,
    상기 에칭 반응물질은 할라이드-함유 화합물 및/또는 금속 유기 화합물을 포함하는, 기판을 에칭하는 방법.
  17. 제 9 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 제 1 이온 빔 에칭 동작 후, 상기 이온 빔들이 이동하는 방향과 상기 기판 사이의 상대적인 배향을 변경하는 단계를 더 포함하는, 기판을 에칭하는 방법.
  18. 제 17 항에 있어서,
    상기 기판과 상기 이온 빔들이 이동하는 상기 방향 사이의 상기 상대적인 배향을 변경하는 단계는 상기 기판을 틸팅하는 단계를 포함하는, 기판을 에칭하는 방법.
  19. STT-RAM 디바이스를 형성하는 동안 기판을 에칭하기 위한 이온 빔 에칭 장치에 있어서,
    반응 챔버;
    이온 빔 생성기;
    기판을 가열 및 냉각하도록 구성된 기판 지지부; 및
    제어기를 포함하고,
    상기 제어기는,
    상기 반응 챔버에서 상기 기판을 수용하는 단계로서, 상기 기판은 (i) 하단 전극층, (ii) 상기 하단 전극층 위에 위치된 에칭 정지층, (iii) 상기 에칭 정지층 위에 위치된 제 1 자기층, (iv) 상기 제 1 자기층 위에 위치된 터널링 유전체 층, (v) 상기 터널링 유전체 층 위에 위치된 제 2 자기층, 및 (vi) 패터닝된 마스크층을 포함하는, 상기 기판을 수용하는 단계;
    상기 기판 상에 피처들을 형성하기 위해 제 1 이온 빔 에칭 동작을 수행하는 단계로서,
    상기 제 1 이온 빔 에칭 동작은 상기 제 2 자기층, 상기 터널링 유전체 층, 및 상기 제 1 자기층 중 적어도 하나를 통해 에칭하도록 이온 빔들에 상기 기판을 노출시키는 동작을 포함하고, 그리고
    상기 제 1 이온 빔 에칭 동작 동안, 기판 지지부는 약 10 ℃ 내지 약 120 ℃의 온도로 유지되는, 상기 제 1 이온 빔 에칭 동작을 수행하는 단계;
    상기 기판 상의 상기 피처들을 좁히도록 제 2 이온 빔 에칭 동작을 수행하는 단계로서,
    상기 제 2 이온 빔 에칭 동작은 이온 빔들에 상기 피처들의 측벽들을 노출시키는 동작을 포함하고,
    상기 제 2 이온 빔 에칭 동작은 상기 제 1 이온 빔 에칭 동작의 이온 에너지보다 낮은 이온 에너지에서 수행되고, 그리고
    상기 제 1 이온 빔 에칭 동작 및/또는 상기 제 2 이온 빔 에칭 동작은 상기 터널링 유전체 층의 노출된 부분들 상 그리고/또는 상기 터널링 유전체 층 내에 도전성 재료의 형성을 발생시키는, 상기 제 2 이온 빔 에칭 동작을 수행하는 단계; 및
    상기 제 1 이온 빔 에칭 동작 및/또는 상기 제 2 이온 빔 에칭 동작 동안 상기 터널링 유전체 층 상 또는 상기 터널링 유전체 층 내에 형성된 상기 도전성 재료를 약화시키도록 상기 도전성 재료 약화 동작을 수행하는 단계로서,
    상기 도전성 재료를 약화시키는 동작은 상기 도전성 재료를 제거하거나 상기 도전성 재료를 보다 낮은 도전성으로 렌더링하는 동작을 포함하고,
    상기 도전성 재료 약화 동작은 상기 기판을 이온 빔들에 노출하는 동작을 포함하고,
    상기 도전성 재료 약화 동작은 상기 제 2 이온 빔 에칭 동작의 이온 에너지보다 낮은 이온 에너지로 수행되는, 그리고
    상기 도전성 재료 약화 동작 동안, 상기 기판 지지부는 약 -70 ℃ 내지 -10 ℃의 온도로 유지되는, 상기 도전성 재료 약화 동작을 수행하는 단계에 의해 상기 기판을 에칭하기 위한 인스트럭션들을 갖는, 이온 빔 에칭 장치.
  20. STT-RAM 디바이스를 형성하는 동안 기판을 에칭하기 위한 이온 빔 에칭 장치에 있어서,
    반응 챔버;
    이온 빔 생성기;
    기판을 가열 및 냉각하도록 구성된 기판 지지부; 및
    제어기를 포함하고,
    상기 제어기는,
    상기 반응 챔버에서 상기 기판을 수용하는 단계로서, 상기 기판은 (i) 하단 전극층, (ii) 상기 하단 전극층 위에 위치된 에칭 정지층, (iii) 상기 에칭 정지층 위에 위치된 제 1 자기층, (iv) 상기 제 1 자기층 위에 위치된 터널링 유전체 층, (v) 상기 터널링 유전체 층 위에 위치된 제 2 자기층, 및 (vi) 패터닝된 마스크층을 포함하는, 상기 기판을 수용하는 단계;
    상기 기판 상에 피처들을 형성하기 위해 제 1 이온 빔 에칭 동작을 수행하는 단계로서,
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