CN110176445A - 电子装置 - Google Patents

电子装置 Download PDF

Info

Publication number
CN110176445A
CN110176445A CN201910468358.XA CN201910468358A CN110176445A CN 110176445 A CN110176445 A CN 110176445A CN 201910468358 A CN201910468358 A CN 201910468358A CN 110176445 A CN110176445 A CN 110176445A
Authority
CN
China
Prior art keywords
bare die
connection
interconnection structure
block
die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910468358.XA
Other languages
English (en)
Other versions
CN110176445B (zh
Inventor
大卫·锡纳乐
麦克·凯利
罗纳·休莫勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anrely Technology Singapore Holdings Pte Ltd
Original Assignee
Imark Technology Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US15/207,186 external-priority patent/US9653428B1/en
Application filed by Imark Technology Co filed Critical Imark Technology Co
Priority to CN201910468358.XA priority Critical patent/CN110176445B/zh
Publication of CN110176445A publication Critical patent/CN110176445A/zh
Application granted granted Critical
Publication of CN110176445B publication Critical patent/CN110176445B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73209—Bump and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8122—Applying energy for connecting with energy being in the form of electromagnetic radiation
    • H01L2224/81224—Applying energy for connecting with energy being in the form of electromagnetic radiation using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/81895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92124—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Led Device Packages (AREA)

Abstract

一种电子装置。作为非限制性实例，本发明的各种方面提供各种半导体封装结构，和其制造方法，所述半导体封装结构包括在多个其它半导体裸片之间投送电信号的连接裸片。

Description

电子装置
相关申请案的交叉参考/以引用的方式并入
本申请案参考以下申请案、主张其优先权且主张其权益：2016年1月27日申请且题为“半导体封装以及其制造方法(SEMICONDUCTORPACKAGEANDFABRICATINGMETHODTHEREOF)”的美国临时申请案第62/287,544号，所述临时申请案在此被以引用的方式全部并入本文中。本申请案与以下各申请案有关：2015年4月14日申请且题为“具有高布线密度补片的半导体封装(SEMICONDUCTORPACKAGEWITHHIGHROUTINGDENSITYPATCH)”的美国专利申请案第14/686,725号；和2015年8月11日申请且题为“半导体封装以及其制造方法(SEMICONDUCTORPACKAGEANDFABRICATINGMETHODTHEREOF)”的美国专利申请案第14/823,689号；和2016年3月10日申请且题为“半导体封装以及其制造方法(SEMICONDUCTORPACKAGEANDFABRICATINGMETHODTHEREOF)”的美国专利申请案第15/066,724号，所述申请案中的每一个的内容在此被以引用的方式全部并入本文中。
技术领域
本发明关于一种电子装置。
背景技术
目前的半导体封装体及用于形成半导体封装体的方法不适当，例如，导致过多成本、可靠性降低或封装大小过大。通过比较常规和传统方法与如在本申请案的其余部分中参看图式阐述的本发明，此类方法的另外的限制和劣势将对所属领域的技术人员变得显而易见。
发明内容
本发明的各种方面提供一种半导体封装结构和一种用于制造半导体封装的方法。作为非限制性实例，本发明的各种方面提供各种半导体封装结构，和其制造方法，所述半导体封装结构包括在多个其它半导体裸片之间投送电信号的连接裸片。
更具体地说，在一个实施例中，一种电子装置，其包括：再分布结构，其包括至少一个介电层、第一导体和第二导体；连接裸片，其包括：顶部侧，其包括第一连接裸片和电耦合到所述第一连接裸片互连结构的第二连接裸片互连结构；以及电耦合到非传导性底部侧，其耦合到所述再分布结构的顶部侧；第一半导体裸片，其包括：第一裸片互连结构，其连接到所述第一连接裸片互连结构；以及第二裸片互连结构，其连接到所述再分布结构的所述第一导体；以及第二半导体裸片，其包括：第三裸片互连结构，其连接到所述第二连接裸片互连结构；以及第四裸片互连结构，其连接到所述再分布结构的所述第二导体。所述第一裸片互连结构包括第一金属结构；且所述第二裸片互连结构包括比所述第一金属结构高的第二金属柱。所述第二金属柱比所述第一金属结构高至少所述连接裸片的厚度。所述第一裸片互连结构包括第一金属柱；且所述第二裸片互连结构包括是所述第一金属柱至少两倍宽的第二金属柱。所述第二裸片互连结构包括具有与所述连接裸片的所述底部侧共平面的端面的金属柱。所述的电子装置包括包围所述第一裸片互连结构而不包围所述第二裸片互连结构的第一底部填充材料。所述的电子装置包括包围所述第二裸片互连结构的第二底部填充材料，其中所述第二底部填充材料为与所述第一底部填充材料不同类型的底部填充材料。所述连接裸片包括半导体衬底。所述连接裸片包括：传导层，其在所述半导体衬底上；以及无机介电层，其在所述传导层上且包括：第一孔隙，通过所述第一孔隙暴露所述传导层的第一部分；以及第二孔隙，通过所述第二孔隙暴露所述传导层的第二部分，其中所述第一连接裸片互连结构通过所述第一孔隙电连接到所述传导层的所述第一部分，且所述第二连接裸片互连结构通过所述第二孔隙电连接到所述传导层的所述第二部分。所述的电子装置包括在所述传导层与所述半导体衬底之间的第二无机介电层。所述连接裸片包括多个无机介电层；且所述再分布结构的所述至少一个介电层包括多个有机介电层。所述的电子装置包括在所述再分布结构的底部侧上的互连结构，所述互连结构中的至少一个在所述第一半导体裸片的第一占据面积外和所述第二半导体裸片的第二占据面积外。所述的电子装置包括在所述再分布结构的底部侧上的互连结构，所述互连结构中的至少一个在所述连接裸片的占据面积内。所述再分布结构包括衬底的再分布结构。
在另一实施例中，一种电子装置，其包括：再分布结构，其包括至少一个介电层、第一导体和第二导体；连接裸片，其包括：顶部侧，其包括第一多个连接裸片互连结构和第二多个连接裸片互连结构，每一者电耦合到所述第一多个连接裸片互连结构中的至少相应者；以及
底部侧，其耦合到所述再分布结构的顶部侧；第一半导体裸片，其包括：第一多个裸片互连结构，其具有第一间距且连接到所述第一多个连接裸片互连结构；以及第二多个裸片互连结构，其具有大于所述第一间距的第二间距，且连接到所述再分布结构；以及第二半导体裸片，其包括：第三多个裸片互连结构，其具有第三间距且连接到所述第二多个连接裸片互连结构；以及第四多个裸片互连结构，其具有大于所述第三间距的第四间距，且连接到所述再分布结构。所述第一多个裸片互连结构中的每一个包括第一类型的金属柱；且所述第二多个裸片互连结构中的每一个包括第二类型的金属柱，其中所述第二类型的金属柱比所述第一类型的金属柱高至少所述连接裸片的厚度。所述连接裸片的所述底部侧包括底部传导互连结构。
在另一实施例中，一种电子装置，其包括：再分布结构，其包括至少一个介电层、第一导体和第二导体；连接裸片，其包括：顶部侧，其包括第一连接裸片互连结构和电耦合到所述第一连接裸片互连结构的第二连接裸片互连结构；以及底部侧，其耦合到所述再分布结构的顶部侧；第一半导体裸片，其包括：第一裸片互连结构，其连接到所述第一连接裸片互连结构；以及第二裸片互连结构，其连接到所述再分布结构的所述第一导体；第二半导体裸片，其包括：第三裸片互连结构，其连接到所述第二连接裸片互连结构；以及第四裸片互连结构，其连接到所述再分布结构的所述第二导体；以及第一底部填充材料，其包围所述第一裸片互连结构，而不包围所述第二裸片互连结构。所述的电子装置包括包围所述第二裸片互连结构的第二底部填充材料，其中所述第二底部填充材料为与所述第一底部填充材料不同类型的底部填充材料。所述第二底部填充材料包括经模制底部填充材料；且所述第一底部填充材料包括预先应用的底部填充材料或毛细管底部填充材料。
附图说明
图1展示根据本发明的各种方面的制造电子装置的实例方法的流程图。
图2A到图2M展示根据本发明的各种方面的说明实例电子装置和制造实例电子装置的实例方法的横截面图。
图3展示根据本发明的各种方面的制造电子装置的实例方法的流程图。
图4A到图4J展示根据本发明的各种方面的说明实例电子装置和制造实例电子装置的实例方法的横截面图。
图5展示根据本发明的各种方面的制造电子装置的实例方法的流程图。
图6A到图6G展示根据本发明的各种方面的说明实例电子装置和制造实例电子装置的实例方法的横截面图。
图7展示根据本发明的各种方面的制造电子装置的实例方法的流程图。
图8A到图8J展示根据本发明的各种方面的说明实例电子装置和制造实例电子装置的实例方法的横截面图。
图9展示根据本发明的各种方面的制造电子装置的实例方法的流程图。
图10A到图10K展示根据本发明的各种方面的说明实例电子装置和制造实例电子装置的实例方法的横截面图。
图11展示根据本发明的各种方面的制造电子装置的实例方法的流程图。
图12A到图12M展示根据本发明的各种方面的说明实例电子装置和制造实例电子装置的实例方法的横截面图。
图13展示根据本发明的各种方面的实例电子装置的俯视图。
图14展示根据本发明的各种方面的实例电子装置的俯视图。
具体实施方式
以下论述通过提供其实例来呈现本发明的各种方面。此类实例是非限制性的，并且因此本发明的各种方面的范围应不必受所提供的实例的任何特定特性限制。在以下论述中，短语“举例来说”、“例如”和“示范性”是非限制性的且大体与“借助于实例而非限制”、“例如且非限制”和类似者同义。
如本文中所利用，“和/或”意味着通过“和/或”接合的列表中的项目中的任何一或多者。作为实例，“x和/或y”意味着三元素集合{(x),(y),(x,y)}中的任何元素。换句话说，“x和/或y”意味着“x和y中的一个或两个”。作为另一实例，“x、y和/或z”意指七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何元素。换句话说，“x、y和/或z”意味着“x、y和z中的一或多者”。
本文中所使用的术语仅出于描述特定实例的目的，且并不希望限制本发明。如本文中所使用，除非上下文另有清晰指示，否则单数形式也希望包含复数形式。将进一步理解，术语“包括”、“包含”、“具有”和类似者当在本说明书中使用时，指定所陈述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除一或多个其它特征、整体、步骤、操作、元件、组件和/或其群组的存在或添加。
将理解，虽然术语“第一”、“第二”等可在本文中用以描述各种元件，但这些元件不应受这些术语限制。这些术语仅用以将一个元件与另一元件区分开来。因此，例如，在不脱离本发明的教示的情况下，下文论述的第一元件、第一组件或第一区段可被称为第二元件、第二组件或第二区段。类似地，例如“上部”、“下部”、“侧部”和类似者的各种空间术语可用于以相对方式将一个元件与另一元件区分开来。然而，应理解，组件可以不同方式定向，例如，在不脱离本发明的教示的情况下，半导体装置或封装可侧向转动使得其“顶”表面水平地面向且其“侧”表面垂直地面向。
本发明的各种方面提供一种半导体装置或封装和其制造方法，这可降低成本，增大可靠性，和/或增大半导体装置或封装的可制造性。
本发明的以上和其它方面将在各种实例实施方案的以下描述中进行描述并从各种实例实施方案的以下描述显而易见。现将参看附图提出本发明的各种方面，使得所属领域的技术人员可容易地实践各种方面。
图1展示制造电子装置(例如，半导体封装等)的实例方法的流程图。实例方法100可(例如)与本文中论述的任何其它实例方法(例如，图3的实例方法300、图5的实例方法500、图7的实例方法700、图9的实例方法900等)共享任何或所有特性。图2A到图2M展示说明根据本发明的各种方面的实例电子装置(例如，半导体封装等)和制造实例电子装置的实例方法的横截面图。图2A到图2M可(例如)说明在图1的方法100的各种块(或步骤)处的实例电子装置。现将一起论述图1和图2A到图2M。应注意，在不脱离本发明的范围的情况下，方法100的实例块的次序可变化。
实例方法100可在块105处开始执行。方法100可响应于多种原因或条件中的任何者而开始执行，本文中提供其非限制性实例。举例来说，方法100可响应于从一或多个上游和/或下游制造站接收的一或多个信号、响应于来自中央制造线控制器的信号等开始自动地执行。并且，举例来说，方法100可响应于操作者开始命令而开始执行。另外，举例来说，方法100可响应于从本文中论述的任何其它方法块(或步骤)接收执行流而开始执行。
实例方法100可在块110处包括接收和/或制造多个功能裸片。块110的各种实例方面呈现于图2A处。
块110可包括以多种方式中的任何者接收和/或制造多个功能裸片，本文中提供其非限制性实例。块110可(例如)包括在同一设施或地理位置从上游制造工艺接收多个功能裸片。块110也可(例如)包括从供应商(例如，从铸造厂)接收功能裸片。
接收和/或制造的功能裸片可包括多种特性中的任何者。举例来说，接收的裸片可包括在同一晶片(例如，多项目晶片(MPW))上的多个不同裸片。举例来说，如图2A处所展示，实例晶片210A包括多个不同类型的功能裸片，例如，在标号211处的裸片1和在标号212处的裸片2。举例来说，第一裸片211可包括处理器，且第二裸片212可包括存储器芯片。并且，举例来说，第一裸片211可包括处理器，且第二裸片212可包括协处理器。另外，举例来说，第一裸片211和第二裸片212可都包括存储器芯片。一般来说，第一裸片211和/或第二裸片212可包括有源半导体电路。
虽然将实例晶片210A展示为MPW，但块110也可包括接收在专用于单一类型的裸片的一或多个相应晶片中的功能裸片。举例来说，如图2A处所展示，晶片210B专用于裸片1的全部晶片，其实例展示于标号211处，且晶片210C专用于裸片2的全部晶片，其实例展示于标号212处。应理解，虽然本文中展示的各种实例大体涉及第一和第二功能裸片(例如，裸片1和裸片2)，但本发明的范围扩展到相同或不同类型的任何数目个功能裸片(例如，三个裸片、四个裸片等)。
功能裸片211和212可包括裸片互连结构。举例来说，如图2A中所展示的第一功能裸片211包括一或多个裸片互连结构213的第一集合，和一或多个裸片互连结构214的第二集合。类似地，第二功能裸片212可包括此类结构。裸片互连结构213和214可包括多种裸片互连结构特性中的任何者，本文中提供其非限制性实例。
第一裸片互连结构213可(例如)包括金属(例如，铜、铝等)支柱或焊盘。第一裸片互连结构213也可(例如)包括传导凸块(例如，C4凸块等)或球、电线等。
第一裸片互连结构213可以多种方式中的任何者形成。举例来说，第一裸片互连结构213可电镀于功能裸片211的裸片衬垫上。并且，举例来说，第一裸片互连结构213可被印刷和回焊、线结合等。
第一裸片互连结构213可(例如)被封盖。举例来说，第一裸片互连结构213可被焊料封盖。并且，举例来说，第一裸片互连结构213可盖有金属层(例如，形成取代型固体溶液或具有铜的金属间化合物的金属层)。举例来说，第一裸片互连结构213可如在2015年12月8日申请且题为“用于金属结合的短暂界面梯度结合(TransientInterfaceGradientBondingforMetalBonds)”的美国专利申请案第14/963,037号中所解释般形成和/或连接，所述专利申请案的全部内容在此被以引用的方式并入本文中。另外，举例来说，第一裸片互连结构213可如在2016年1月6日申请且题为“具有互锁金属到金属结合的半导体产品和用于制造其的方法(SemiconductorProductwithInterlockingMetal-to-MetalBondsandMethodforManufacturingT hereof)”的美国专利申请案第14/989,455号中所解释般形成和/或连接，所述专利申请案的全部内容在此被以引用的方式并入本文中。
第一裸片互连结构213可(例如)包括多种维度特性中的任何者。举例来说，在实例实施方案中，第一裸片互连结构213可包括30微米的间距(例如，中心到中心间隔)和17.5微米的直径(或宽度、短轴或长轴宽度等)。并且，举例来说，在实例实施方案中，第一裸片互连结构213可包括在20到40微米范围中的间距和在10到25微米范围中的直径(或宽度、短轴或长轴等)。第一裸片互连结构213可(例如)为15到20微米高。
第二裸片互连结构214可(例如)与第一裸片互连结构213共享任何或所有特性。第二裸片互连结构214中的一些或全部可(例如)与第一裸片互连结构213实质上不同。
第二裸片互连结构214可(例如)包括金属(例如，铜、铝等)支柱或焊盘。第二裸片互连结构214也可(例如)包括传导凸块(例如，C4凸块等)或球、电线等。第二裸片互连结构214可(例如)为与第一裸片互连结构213相同的一般类型的互连结构，但未必为。举例来说，第一裸片互连结构213和第二裸片互连结构214都可包括铜柱。并且，举例来说，第一裸片互连结构213可包括金属焊盘，且第二裸片互连结构214可包括铜柱。
第二裸片互连结构214可以多种方式中的任何者形成。举例来说，第二裸片互连结构214可电镀于功能裸片211的裸片衬垫上。并且，举例来说，第二裸片互连结构214可被印刷和回焊、线结合等。第二裸片互连结构214可按与第一裸片互连结构213相同的工艺步骤形成，但此类裸片互连结构213和214也可按单独的相应步骤和/或按重叠步骤形成。
举例来说，在第一实例情境中，第二裸片互连结构214中的每一个的第一部分(例如，第一半、前三分之一等)可按与第一裸片互连结构213相同的第一电镀操作形成。继续第一实例情境，第二裸片互连结构214中的每一个的第二部分(例如，第二半、其余三分之二等)可接着在第二电镀操作中形成。举例来说，在第二电镀操作期间，可抑制第一裸片互连结构213进行额外电镀(例如，通过形成于其上的介电或保护性掩模层)。在另一实例情境中，第二裸片互连结构214可在完全独立于用于第一裸片互连结构213的形成的第一电镀工艺的第二电镀工艺中形成，第一裸片互连结构在第二电镀工艺期间可(例如)由保护性掩模层覆盖。
第二裸片互连结构214可(例如)未封盖。举例来说，第二裸片互连结构214可未被焊料封盖。在实例情境中，第一裸片互连结构213可被封盖(例如，焊料封盖、金属层封盖等)，而第二裸片互连结构214未封盖。在另一实例情境中，第一裸片互连结构213和第二裸片互连结构214中无一者被封盖。
第二裸片互连结构214可(例如)包括多种维度特性中的任何者。举例来说，在实例实施方案中，第二裸片互连结构214可包括80微米的间距(例如，中心到中心间隔)和25微米或更大的直径(或宽度)。并且，举例来说，在实例实施方案中，第二裸片互连结构214可包括在50到80微米范围中的间距和在20到30微米范围中的直径(或宽度、短轴或长轴等)。另外，举例来说，在实例实施方案中，第二裸片互连结构214可包括在80到150微米范围中的间距和在25到40微米范围中的直径(或宽度、短轴或长轴等)。第二裸片互连结构214可(例如)为40到80微米高。
应注意，在此时点，功能裸片(例如，呈晶片形式)可从其原始裸片厚度变薄(例如，通过研磨、机械和/或化学变薄等)，但未必如此。举例来说，功能裸片晶片(例如，210A、210B、210C等)可为全厚度晶片。并且，举例来说，功能裸片晶片(例如，210A、210B、210C等)可至少部分地变薄以减小所得封装的厚度，同时仍提供晶片的安全处置。
一般来说，块110可包括接收和/或制造多个功能裸片。因此，本发明的范围不应受此接收和/或制造的任何特定方式的特性限制，也不受此功能裸片的任何特定特性限制。
实例方法100可在块115包括制造和/或接收连接裸片。块115的各种实例方面在图2b和图2C处呈现。
块115可包括以多种方式中的任何者接收和/或制造多个连接裸片，本文中提供其非限制性实例。块115可(例如)包括在同一设施或地理位置从上游制造工艺接收多个连接裸片。块115也可(例如)包括从供应商(例如，从铸造厂)接收连接裸片。
接收和/或制造的连接裸片可包括多种特性中的任何者。举例来说，接收和/或制造的裸片可包括晶片(例如，硅或其它半导体晶片等)上的多个连接裸片。举例来说，如图2B处所展示，实例晶片215A包括连接裸片的全部晶片，其实例展示于标号216a处。应理解，虽然本文中展示的各种实例大体涉及封装中单一连接裸片的利用，但多个连接裸片(例如，相同或不同设计)可用于单一电子装置封装中。
连接裸片可包括裸片互连结构。举例来说，图2B中展示的实例连接裸片216a包括连接裸片互连结构217。连接裸片互连结构217可包括多种互连结构特性中的任何者，本文中提供其非限制性实例。虽然此论述将大体将所有连接裸片互连结构217呈现为相互相同，但其也可相互不同。举例来说，参看图2B，连接裸片互连结构217的左部分可与连接裸片互连结构217的右部分相同或不同。
连接裸片互连结构217和/或其形成可与第一裸片互连结构213和/或第二裸片互连结构214和/或其形成共享本文中论述的任何或所有特性。在实例实施方案中，连接裸片互连结构217的第一部分可包括提供将此第一部分配合到第一功能裸片211的相应第一裸片互连结构213的间隔、布局、形状、大小和/或材料特性，且连接裸片互连结构217的第二部分可包括提供将此第二部分配合到第二功能裸片212的相应第一裸片互连结构213的间隔、布局、形状、大小和/或材料特性。
连接裸片互连结构217可(例如)包括金属(例如，铜、铝等)支柱或焊盘。连接裸片互连结构217也可(例如)包括传导凸块(例如，C4凸块等)或球、电线等。
连接裸片互连结构217可以多种方式中的任何者形成。举例来说，连接裸片互连结构217可电镀于连接裸片216a的裸片衬垫上。并且，举例来说，连接裸片互连结构217可被印刷和回焊、线结合等。
连接裸片互连结构217可(例如)被封盖。举例来说，连接裸片互连结构217可被焊料封盖。并且，举例来说，连接裸片互连结构217可盖有金属层(例如，形成取代型固体溶液或具有铜的金属间化合物的金属层)。举例来说，连接裸片互连结构217可如在2015年12月8日申请且题为“用于金属结合的短暂界面梯度结合(TransientInterfaceGradientBondingforMetalBonds)”的美国专利申请案第14/963,037号中所解释般形成和/或连接，所述专利申请案的全部内容在此被以引用的方式并入本文中。另外，举例来说，连接裸片互连结构217可如在2016年1月6日申请且题为“具有互锁金属到金属结合的半导体产品和用于制造其的方法(SemiconductorProductwithInterlockingMetal-to-MetalBondsandMethodforManufacturingT hereof)”的美国专利申请案第14/989,455号中所解释般形成和/或连接，所述专利申请案的全部内容在此被以引用的方式并入本文中。
连接裸片互连结构217可(例如)包括多种维度特性中的任何者。举例来说，在实例实施方案中，连接裸片互连结构217可包括30微米的间距(例如，中心到中心间隔)和17.5微米的直径(或宽度、短轴或长轴宽度等)。并且，举例来说，在实例实施方案中，连接裸片互连结构217可包括在20到40微米范围中的间距和在10到25微米范围中的直径(或宽度、短轴或长轴等)。连接裸片互连结构217可(例如)为15到20微米高。
在实例情境中，连接裸片互连结构217可包括与第一功能裸片211和第二功能裸片212的相应第一裸片互连结构213(例如，金属焊盘、铜柱等)配合的铜柱。
连接裸片216a(或其晶片215A)可以多种方式中的任何者形成，其非限制性实例在本文中论述。举例来说，参看图2C，连接裸片216a(或其晶片215A)可(例如)包括支撑层290(例如，硅或其它半导体层等)。再分布(RD)结构298可形成于支撑层290上。RD结构298可(例如)包括基底介电层291、第一介电层293、第一传导迹线292、第二介电层296、第二传导迹线295和连接裸片互连结构217。
基底介电层291可(例如)在支撑层290上。基底介电层291可(例如)包括氧化物层、氮化物层等。基底介电层291可(例如)规范地形成和/或可为原生。基底介电层291可被称作钝化层。基底介电层291可为或包括(例如)使用低压化学气相沉积(LPCVD)工艺形成的二氧化硅层。
连接裸片216a(或其晶片215A)也可(例如)包括第一传导迹线292和第一介电层293。第一传导迹线292可(例如)包括沉积的传导金属(例如，铜、铝、钨等)。第一传导迹线292可(例如)通过溅镀、电镀、无电极电镀等形成。第一传导迹线292可(例如)按亚微米或亚两微米间距(或中心到中心间隔)形成。第一介电层293可(例如)包括无机介电材料(例如，氧化硅、氮化硅等)。注意，在各种实施方案中，第一介电层293可在第一传导迹线292前形成，例如，形成有接着填充有第一传导迹线292或其一部分的孔隙。在(例如)包括铜传导迹线的实例实施方案中，可利用双重镶嵌工艺沉积迹线。
在替代组合件中，第一介电层293可包括有机介电材料。举例来说，第一介电层293可包括双马来酰亚胺三嗪(BT)、酚系树脂、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、环氧树脂和其等效物和其化合物，但本发明的方面并不限于此。有机介电材料可以多种方式中的任何者形成，例如，化学气相沈积(CVD)。在此替代组合件中，第一传导迹线292可(例如)处于2到5微米间距(或中心到中心间隔)。
连接裸片216a(或其晶片215A)也可(例如)包括第二传导迹线295和第二介电层296。第二传导迹线295可(例如)包括沉积的传导金属(例如，铜等)。第二传导迹线295可(例如)通过相应的传导通孔294或孔隙(例如，在第一介电层293中)连接到相应的第一传导迹线292。第二介电层296可(例如)包括无机介电材料(例如，氧化硅、氮化硅等)。在替代组合件中，第二介电层296可包括有机介电材料。举例来说，第二介电层296可包括双马来酰亚胺三嗪(BT)、酚系树脂、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、环氧树脂和其等效物和其化合物，但本发明的方面并不限于此。第二介电层296可(例如)使用CVD工艺形成，但本发明的范围不限于此。
虽然两组介电层与传导迹线说明于图2C中，但应理解，连接裸片216a(或其晶片)的RD结构298可包括任何数目个此类层和迹线。举例来说，RD结构298可包括仅一个介电层和/或一组传导迹线、三组介电层和/或传导迹线等。
连接裸片互连结构217(例如，传导凸块、传导球、传导柱、传导焊盘或衬垫等)可形成于RD结构298的表面上。此连接裸片互连结构217的实例展示于图2C中，其中展示连接裸片互连结构217形成于RD结构298的前(或顶部)侧上，且通过第二介电层296中的传导通孔电连接到相应的第二传导迹线295。此类连接裸片互连结构217可(例如)用以将RD结构298耦合到各种电子组件(例如，有源半导体组件或裸片、无源组件等)，包含(例如)本文中论述的第一功能裸片211和第二功能裸片212。
连接裸片互连结构217可(例如)包括多种传导材料中的任一者(例如，铜、镍、金等中的任一者或其组合)。连接裸片互连结构217也可(例如)包括焊料。并且，举例来说，连接裸片互连结构217可包括焊料球或凸块、多球焊料柱、细长焊料球、在金属芯上具有焊料层的金属(例如，铜)芯球、电镀支柱结构(例如，铜柱等)、电线结构(例如，线结合电线)等。
参看图2B，连接裸片216a的晶片215A可变薄，例如，以产生薄连接裸片216b的薄连接裸片晶片215B。举例来说，薄连接裸片晶片215B可在仍然允许薄连接裸片晶片215B和/或其个别薄连接裸片216b的安全处置但提供低剖面的程度上变薄(例如，通过研磨、化学和/或机械变薄等)。举例来说，参看图2C，在支撑层290包括硅的实例实施方案中，薄连接裸片216b可仍然包括硅支撑层290的至少一部分。举例来说，薄连接裸片216b的底侧(或背面)可包括足够的非传导性支撑层290、基底介电层291等，以禁止在其余支撑层290的底侧处对在顶部侧处的传导层的传导性接取。
举例来说，在实例实施方案中，薄连接裸片晶片215B(或其薄连接裸片216b)可具有50微米或更小的厚度。在另一实例实施方案中，薄连接裸片晶片215B(或其薄连接裸片216b)可具有在从20到40微米的范围中的厚度。如本文中将论述，薄连接裸片216b的厚度可小于第一裸片211和第二裸片212的第二裸片互连结构214的长度，例如，使得薄连接裸片216b可拟合于载体与裸片211和212之间。
一般来说，块115可包括制造和/或接收连接裸片。因此，本发明的范围不应受此制造和/或接收的任何特定方式的特性或此连接裸片的任何特定特性限制。
实例方法100可在块120处包括将连接裸片粘着到载体。块120的各种实例方面呈现于图2D处。
如图2D中所展示，连接裸片(例如，薄连接裸片216b)可附着到载体221。薄连接裸片216b可(例如)接收为个别裸片或可接收为薄连接裸片晶片215B且接着从薄连接裸片晶片215B单切。
载体221可包括多种特性中的任何者。举例来说，载体221可包括金属载体(例如，板、盘等)。并且，举例来说，载体221可包括玻璃载体、硅或其它半导体载体等。载体221可(例如)为面板形(例如，正方形、矩形等)、晶片形等。
在实例实施方案中，载体221可包括增强裸片放置准确度的图案。因此，块120可包括接收具有已形成于其上的此图案的载体，和/或可包括形成所述图案。图案可包括多种特性中的任何者。举例来说，图案可临时形成于载体上(例如，每当使用载体时形成，等等)或可永久地形成于载体上。图案可(例如)包括传导迹线和/或介电特征的图案(例如，裸片轮廓、点或十字线或箭头基准点等)。在块120处的连接裸片粘着和/或在块125处的功能裸片附着可利用图案增强此裸片的定位精确度(例如，利用构想系统增强型机器裸片放置)。
在本文中将更详细地论述的实例实施方案(例如，关于图5和图6)中，载体221可包括其上已形成信号分布结构(或再分布结构)的载体。
可(例如)利用粘合剂222的层(或薄膜)将薄连接裸片216b附着(或耦合)到载体221。粘合剂222可包括多种特性中的任何者。粘合剂222可(例如)包括热释放粘合剂。粘合剂222也可(例如)为化学和/或机械释放粘合剂、光释放粘合剂等。粘合剂222可以多种方式中的任何者涂覆。举例来说，粘合剂222可涂覆为预先形成的薄片、被印刷、被旋涂、被喷涂、被蒸气沉积、被滚涂等。
薄连接裸片216b(例如，其中的多个)可在背面往下附着到载体221。举例来说，如本文中所解释，薄连接裸片216b的背面(例如，图2D中的底侧)可经形成，使得无电信号被通过背面传送。举例来说，甚至在变薄后，薄连接裸片216b仍可包括基底介电层291和/或支撑层290(例如，硅支撑层等)的一部分。在实例实施方案中，不存在在薄连接裸片216b的背面暴露的电导体。在图2D中展示的背面往下配置中，连接裸片互连结构217面向上定向(例如，背对载体221和/或远离载体221延伸)。
应注意，虽然本文中的论述大体聚焦于单一薄连接裸片216b，但如在各种图中所展示，多个薄连接裸片可附着到单一载体221。
一般来说，块120可包括将连接裸片粘着到载体。因此，本发明的范围不应受此附着的任何特定方式的特性或此连接裸片和/或载体的任何特定特性限制。
实例方法100可在块125处包括将功能裸片附着到连接裸片和到载体。块125的各种实例方面呈现于图2E处。
功能裸片211和212可(例如)接收为个别裸片。并且，举例来说，功能裸片211和212可在单一晶片210A上接收，功能裸片211和212可在多个相应晶片210B和210C上接收等。在功能裸片中的一个或两个是以晶片形式接收的情境中，可从晶片单切功能裸片。注意，如果功能裸片211和212在单一MPW210A上接收，那么第一和第二裸片可从晶片210A单切作为附着对(例如，与硅连接)。
功能裸片211和212可附着到薄连接裸片216b和/或载体221。在图2E中展示的实例225中，功能裸片211和212附着到薄连接裸片216b和到载体221。然而，到薄连接裸片216b和到载体221的此类连接可相互不同。
举例来说，第一功能裸片211和第二功能裸片212的第一裸片互连结构213可机械和电连接到相应连接裸片互连结构217。第一功能裸片211的第一裸片互连结构213可连接到连接裸片互连结构217的左部分，且第二功能裸片212的第一裸片互连结构213可连接到连接裸片互连结构217的右部分。
此类互连结构可按多种方式中的任何者连接。举例来说，可通过焊接执行连接。在实例实施方案中，第一裸片互连结构213和/或连接裸片互连结构217可包括可回焊以执行连接的焊料盖。此类焊料盖可(例如)通过大量回焊、热压缩结合(TCB)等而回焊。在另一实例实施方案中，第一裸片互连结构213可包括焊料(例如，焊料封盖的铜柱等)，且第二裸片互连结构214可不包括焊料(例如，无焊料封盖的铜柱等)。在另一实例实施方案中，可通过直接金属到金属(例如，铜到铜等)结合来执行连接。此类连接的实例提供于2015年12月8日申请且题为“用于金属结合的短暂界面梯度结合(TransientInterfaceGradientBondingforMetalBonds)”的美国专利申请案第14/963,037号和2016年1月6日申请且题为“具有互锁金属到金属结合的半导体产品和用于制造其的方法(SemiconductorProductwithInterlockingMetal-to-MetalBondsandMethodforManufacturingT hereof)”的美国专利申请案第14/989,455号中，所述专利申请案中的每一个的全部内容在此被以引用的方式并入本文中。
在第一功能裸片211和第二功能裸片212的第一裸片互连结构213到薄连接裸片216a的连接后，薄连接裸片216a提供第一功能裸片211的第一裸片互连结构213与第二功能裸片212的相应第一裸片互连结构213之间的电连接性。如本文中所论述，可不提供第一裸片互连结构213与薄连接裸片216b的背面(例如，图2E中的底侧)之间的电连接性。
如本文中所论述，可在功能裸片211和212与薄连接裸片216b之间应用底填充料。在利用预先应用的底填充料(PUF)的情境中，在将第一裸片互连结构213附着到连接裸片互连结构217前，可将此PUF应用到薄连接裸片216b和/或功能裸片211和212。并且，举例来说，可在此附着后形成毛细管底填充料。
第一功能裸片211和/或第二功能裸片212的第二裸片互连结构214可(例如)机械连接到载体221。第一功能裸片211的第二裸片互连结构214可在薄连接裸片216b的左侧连接到载体221，且第二功能裸片212的第二裸片互连结构214可在薄连接裸片216b的右侧连接到载体221。
此类第二裸片互连结构214可以多种方式中的任何者连接到载体221。举例来说，可使用本文中如关于薄连接裸片216b到载体221的附着论述的相同粘合层222将第二裸片互连结构214机械耦合到载体221。如同薄连接裸片216b，第二裸片互连结构214可粘附到粘合层222的顶表面，但也可延伸到粘合层222。以此方式，可防止来自稍后步骤(如果被执行)的模具材料在薄连接裸片216b和/或第二裸片互连结构214的延伸到粘合层222的表面上闪光。替代地，可以与薄连接裸片216b不同的方式将第二裸片互连结构214机械耦合到载体221。
如本文中所论述，第二裸片互连结构214在此时点可未封盖，但在各种实施方案中可被封盖。
在实例实施方案中，在功能裸片211和212的第二裸片互连结构214耦合到载体221的同时，功能裸片211和212的第一裸片互连结构213可耦合到相应连接裸片互连结构217。然而，注意，此同时性并非必要的。举例来说，可在第二裸片互连结构214粘合地附着到载体221后执行完成第一裸片互连结构213到连接裸片互连结构217的结合的回焊工艺。
应注意，在第一功能裸片211和第二功能裸片212的附着之间可执行测试工艺。在此情境中，如本文中所论述，在此测试前，可在第一功能裸片211与薄连接裸片216b之间可应用底填充料。在实例情境中，在已通过电测试后，可接着附着第二功能裸片212(例如，具有或无底填充料)。
还应注意，虽然本文中的说明大体将第一功能裸片211(和其互连结构)和第二功能裸片212(和其互连结构)呈现为关于彼此对称，但此对称性并非必需。举例来说，功能裸片211和212可具有不同相应形状和大小，可具有不同相应类型的和/或数目个互连结构等。
另外应注意，虽然本文中的论述大体聚焦于耦合到单一连接裸片的两个功能裸片，但本发明的范围不限于此。举例来说，可将任何数目个功能裸片(例如，三个裸片、四个裸片、一个裸片等)耦合到单一连接裸片。并且，举例来说，可在单一封装中利用任何数目个连接裸片。
一般来说，块125可包括将功能裸片附着到连接裸片和到载体。因此，本发明的范围不应受到此附着的任何特定方式的特性或此功能裸片、连接裸片和/或附着结构的任何特定特性限制。
实例方法100可在块130处包括囊封裸片。块130的各种实例方面呈现于图2F和图2G处。
如本文中所论述，在功能裸片211和212到薄连接裸片216b的附着期间和/或后，可将底填充料223应用于功能裸片211和212与薄连接裸片216b之间。此底填充料223可包括在将功能裸片211和212连接到薄连接裸片216b前应用的预先应用的底填充料(PUF)。并且，举例来说，此底填充料223可在附着后应用。举例来说，可利用毛细管底填充料工艺在功能裸片211和212与薄连接裸片216b之间形成毛细管底填充料223(例如，包围功能裸片211和212的第一裸片互连结构213和薄连接裸片216b的连接裸片互连结构217)。如所展示，此底填充料223也可覆盖在功能裸片211与212之间的薄连接裸片216b的前侧(或顶部)表面，但不必如此。在所展示的实例中，底填充料223也可覆盖薄连接裸片216b的侧，但不必如此。并且，在所展示的实例中，底填充料223不覆盖功能裸片211和212的第二裸片互连结构214，但在各种实施方案中，可实施此覆盖。
如图2G中所展示，形成覆盖功能裸片211和212、薄连接裸片216b和载体221(或粘合层222)的各种部分的囊封物231。囊封物231可包括环氧模制化合物或多种材料中的任何者。举例来说，囊封物231可包括聚合物、聚合物复合材料(例如，环氧树脂与填料、环氧丙烯酸酯与填料或聚合物与恰当填料)等。
囊封物231可以多种方式中的任何者形成。举例来说，囊封130可包括转移模制囊封物231。并且，举例来说，囊封130可包括压缩模制囊封物231。在底填充料223已形成于至少功能裸片211和212与薄连接裸片216b之间的实例实施方案中，可利用压缩模制或转移模制。
如图2G中说明的实例230中所展示，囊封物231在功能裸片211和212与载体221(或粘合层222)之间形成经模制底填充料(MUF)，例如，包围功能裸片211和212的第二裸片互连结构214。另外，举例来说，替代底填充料223，囊封物231可在功能裸片211和212与薄连接裸片216b之间形成经模制底填充料。囊封物231也可(例如)覆盖薄连接裸片216b的侧和/或顶表面。囊封物231也可(例如)覆盖功能裸片211和212的侧、底和顶表面。注意，虽然展示囊封物231覆盖功能裸片211和212的顶部(或背部)侧，但功能裸片211和/或212的顶部侧可从囊封物231暴露。举例来说，在实例实施方案中，囊封物231的顶表面可与功能裸片211和212中的一个或两个的顶表面共平面。
注意，在实例实施方案中，底填充料223可包围第一裸片互连结构213和连接裸片互连结构217，且囊封物231可包围第二裸片互连结构214和底填充料223。举例来说，囊封物231可不具有物理性质(例如，填料直径等)以有效地在功能裸片211和212与薄连接裸片216b之间底部填充，和/或用以形成囊封物231的工艺可不具有有效地执行此底部填充的能力。
并且注意，囊封物231(例如，其任何表面)可被平坦化或变薄到所要的厚度。举例来说，囊封物231可经变薄以暴露功能裸片211和212的顶部侧，囊封物231可经变薄到仍然覆盖功能裸片211和212的顶部侧的厚度，囊封物231可经变薄到刚好足够建立平坦表面，囊封物231和功能裸片211和212可经平坦化或变薄以达成所要的裸片厚度等。
一般来说，块130可包括囊封裸片。因此，本发明的范围不应受到执行此囊封和/或底部填充的任何特定方式的特性或此囊封材料和/或底填充料的任何特定特性限制。
实例方法100可在块135处包括去除载体。块135的各种实例方面呈现于图2H处，例如，与图2G相比较。
可以多种方式中的任何者去除载体221，例如，取决于功能裸片211和212的薄连接裸片216b和/或第二裸片互连结构214附着到载体221的方式。举例来说，在利用热释放粘合剂222执行此附着的实例实施方案中，可将组合件230暴露于适合使此热释放粘合剂222失去其粘合性质(至少足以去除载体221)的温度。并且，举例来说，可通过剥落、滑动、切割、研磨、平刨、激光作用等来去除载体221。
在去除载体221后，粘合层222的残余物可从载体221清洁(例如，用于载体的重新使用)和/或从组合件235清洁。此清洁可(例如)机械地执行(例如，通过擦洗、研磨等)和/或化学地执行(例如，利用溶剂等)。注意，在组合件235将要经受底侧研磨(或变薄或平坦化)的情境中，组合件235的此清洁可并非必要的。
在载体被图案化(例如，如本文中关于块120等所论述)的实例实施方案中，例如，其中图案临时形成于载体上(或附着到载体)，块135可包括从图案去除载体，且接着在单独步骤中从组合件的其余部分去除图案。然而，注意，可在一个步骤中执行全部载体(例如，包含图案等)。
一般来说，块135可包括去除载体。因此，本发明的范围不应受到执行此去除的任何特定方式的特性或此载体和/或粘合剂或其它附着机构的任何特定特性限制。
实例方法100可在块140处包括研磨囊封物、裸片互连结构和/或连接裸片。块140的各种实例方面呈现于图2I处。
虽然研磨大体呈现为实例，但块140可(例如)包括以多种方式中的任何者(例如，以机械方式、以机械方式/以化学方式(CMP)等)执行变薄(或平坦化)。
块140可(例如)包括执行此研磨以可靠地暴露功能裸片211和212的第二裸片互连结构214的端部。并且，举例来说，块140可包括研磨第二裸片互连结构214以平坦化其端面以用于随后处理步骤。
块140也可包括执行薄连接裸片216b的额外研磨。举例来说，在块115、120和125中，可已使薄连接裸片216b的厚度足够大以确保薄连接裸片216b的安全处置和功能裸片211和212结合到其。既然薄连接裸片216b另外受到囊封物231保护，那么可去除来自薄连接裸片216b(例如，支撑层290的第二部分、其其余部分等)的额外背面材料。在实例实施方案中，可使支撑层290中的至少一些(例如，硅)用于薄连接裸片216b的结构支撑。举例来说，可保留下从10到20微米的支撑层290。
在提出的实例中，块140导致第二裸片互连结构214的端面、薄连接裸片216b的背面与囊封物231的经研磨表面共平面。
在载体被图案化(例如，如本文中关于块120等所论述)的实例实施方案中，例如，其中图案临时形成于载体上(或附着到载体)，块135可包括从图案去除载体，且可留下图案。在此实例情境中，块140可包括在研磨(或其它变薄)操作期间去除图案。
一般来说，块140可包括研磨(或变薄或平坦化)囊封物、裸片互连结构和/或连接裸片。因此，本发明的范围不应受到执行此研磨(或变薄或平坦化)的任何特定方式的特性限制，也不应受到被研磨(或被变薄或被平坦化)组件的任何特定特性限制。
实例方法100可在块145处包括形成再分布结构。块145的各种实例方面呈现于图2J处。
块145可包括以多种方式中的任何者形成再分布结构246，其非限制性实例在本文中提出。在实例实施方案中，一或多个介电层和一或多个传导层可经形成以侧向和/或垂直分布到功能裸片211和212的第二裸片互连结构214的电连接。
图2J展示再分布结构246包括三个介电层247和三个传导层248的实例。此层数目仅为实例，且本发明的范围不限于此。实例再分布结构246形成于囊封物、第二裸片互连结构214的端部和薄连接裸片216b的背面上。
介电层247可由多种材料中的任何者(例如，Si3N4、SiO2、SiON、PI、BCB、PBO、WPR、环氧树脂或其它绝缘材料)形成。可利用多种工艺中的任何者(例如，PVD、CVD、印刷、旋涂、喷涂、烧结、热氧化等)形成介电层247。介电层247可(例如)经图案化以暴露各种表面(例如，暴露功能裸片211和212的第二裸片互连结构214的端部，暴露传导层248的下部迹线或衬垫等)。
传导层248可形成于多种材料中的任何者(例如，铜、银、金、铝、镍、其组合、其合金等)上。可利用多种工艺中的任何者(例如，电解电镀、无电极电镀、CVD、PVD等)形成传导层248。
再分布结构246可(例如)包括在其外表面处暴露(例如，在组合件245的顶表面处暴露)的导体。此类暴露的导体可(例如)用于封装互连结构的附着。在此实施方案中，暴露的导体可包括形成于其上的球衬垫和凸块下金属(UBM)以增强封装互连结构的附着。此凸块下金属可(例如)包括Ti、Cr、Al、TiW、TiN或其它传导材料。
实例再分布结构和/或其形成提供于2015年8月11日申请且题为“半导体封装以及其制造方法(SEMICONDUCTORPACKAGEANDFABRICATINGMETHODTHEREOF)”的美国专利申请案第14/823,689号和题为“半导体装置以及其制造方法(SEMICONDUCTORDEVICEANDMANUFACTURINGMETHODTHEREOF)”的美国专利第8,362,612号，所述专利中的每一个的内容在此被以引用的方式全部并入本文中。
再分布结构246可(例如)执行至少一些电连接的扇出再分布，例如，将到功能裸片211和212的第二裸片互连结构214的至少一部分的电连接侧向移动到在功能裸片211和212的占据面积外的位置。并且，举例来说，再分布结构246可执行至少一些电连接的扇入再分布，例如，将到功能裸片211和212的第二裸片互连结构214的至少一部分的电连接侧向移动到在薄连接裸片216b的占据面积内部的位置和/或到功能裸片211和212的占据面积内部。
一般来说，块145可包括形成再分布结构。因此，本发明的范围不应受制造此再分布结构的任何特定方式的特性或再分布结构的任何特定特性限制。
实例方法100可在块150处包括在再分布结构上形成互连结构。块150的各种实例方面呈现于图2K处。块150可包括以多种方式中的任何者形成互连结构，其非限制性实例在本文中提出。
实例互连结构252(例如，封装互连结构等)可包括多种互连结构中的任何者的特性。举例来说，封装互连结构252可包括传导性球(例如，焊料球等)、传导凸块、传导柱、电线等。
互连结构252可以多种方式中的任何者形成。举例来说，互连结构252可粘贴和/或印刷于再分布结构246上(例如，到其相应衬垫251)且接着回焊。并且，举例来说，互连结构252(例如，传导性球、电线等)可在附着前预先形成，且接着附着到互连结构246(例如，到其相应衬垫251)，例如，被回焊、被电镀、被环氧化、线结合等。
注意，如本文中所解释，再分布结构246的衬垫251可与凸块下金属(UBM)或任何金属化一起形成以辅助互连结构252的形成。
一般来说，块150可包括在再分布结构上形成互连结构。因此，本发明的范围不应受形成此互连结构的任何特定方式的特性或互连结构的任何特定特性限制。
实例方法100可在块155处包括单切封装。块155的各种实例方面呈现于图2L处。
如由本文中提出的实例展示，可同时(或并行地)在单一载体上、在单一连续囊封物中等产生多个相似电子装置(例如，装置封装)。在多个电子装置(例如，装置封装)形成于单一总体结构中的此实例中，可接着从此结构单切(或切除)个别装置。举例来说，如图2L中所展示，个别电子装置(或封装)可在切割线256(或单切线)处切割以分出个别装置。此单切可以多种方式执行(例如，用锯片锯切、激光切割等)。
从实例方法100产生的电子装置280(例如，半导体封装)的实例展示于图2M处。
实例方法100可在块190处包括执行继续的处理。此继续的处理可包括多种特性中的任何者。举例来说，块190可包括将实例方法100的执行流返回到其任一块。并且，举例来说，块190可包括将实例方法100的执行流引导到本文中论述(例如，关于图3的实例方法300等)的任一其它方法块(或步骤)。
图1和图2中说明和本文中论述的实例方法大体是关于在半导体封装的制造期间利用载体。载体的利用为实例且未必需要。现将提出根据本发明的各种方面的制造半导体封装的方法的实例，其中不利用图1和图2的载体。
图3展示制造电子装置(例如，半导体封装等)的实例方法300的流程图。实例方法300可(例如)与本文中提出的其它方法中的任一者或全部(例如，与图1的实例方法100、与图5的实例方法500、与图7的实例方法700、与图9的实例方法900等)共享任何或所有特性。图4A到图4J展示说明根据本发明的各种方面的实例电子装置(例如，半导体封装等)和制造实例电子装置的实例方法的横截面图。图4A到图4J可(例如)说明在图3的方法300的各种步骤(或块)处的实例电子装置。现将一起论述图3和图4A到图4J。应注意，在不脱离本发明的范围的情况下，方法300的实例块的次序可变化。
虽然为了说明清晰性的缘由作为单独的实例提出，但图3的实例方法300与图1的实例方法100和/或其装置结构可共享任何或所有特性。
实例方法300可在块305处开始执行。方法300可响应于多种原因或条件中的任何者而开始执行，本文中提供其非限制性实例。举例来说，方法300可响应于从一或多个上游和/或下游制造站接收的一或多个信号、响应于来自中央制造线控制器的信号等开始自动地执行。并且，举例来说，方法300可响应于操作者开始命令而开始执行。另外，举例来说，方法300可响应于从本文中论述的任何其它方法块(或步骤)接收执行流而开始执行。
实例方法300可在块310处包括接收和/或制造多个功能裸片。块310的各种实例方面呈现于图4A处。块310可(例如)与图1中展示且本文中论述的实例方法100的块110共享任何或所有特性。
块310可包括以多种方式中的任何者接收和/或制造多个功能裸片，本文中提供其非限制性实例。块310可(例如)包括在同一设施或地理位置从上游制造工艺接收多个功能裸片。块310也可(例如)包括从供应商(例如，从铸造厂)接收功能裸片。
接收和/或制造的功能裸片可包括多种特性中的任何者。举例来说，接收的裸片可包括在同一晶片(例如，多项目晶片(MPW))上的多个不同裸片。举例来说，如图4A处所展示，实例晶片410包括多个不同类型的功能裸片，例如，在标号411处的裸片1和在标号412处的裸片2。举例来说，第一裸片411可包括处理器，且第二裸片412可包括存储器芯片。并且，举例来说，第一裸片411可包括处理器，且第二裸片412可包括协处理器。另外，举例来说，第一裸片411和第二裸片412可都包括存储器芯片。一般来说，第一裸片411和/或第二裸片412可包括有源半导体电路。
功能裸片411和412可包括裸片互连结构。举例来说，如图4A中所展示的第一功能裸片411包括一或多个裸片互连结构413的第一集合，和一或多个裸片互连结构414的第二集合。类似地，第二功能裸片412可包括此类结构。裸片互连结构413和414可包括多种裸片互连结构特性中的任何者，本文中提供其非限制性实例。举例来说，互连结构413和414和/或其形成可与图2A和其它图中展示且本文中论述的裸片互连结构213和214共享任何或所有特性。
一般来说，块310可包括接收和/或制造多个功能裸片。因此，本发明的范围不应受执行此接收和/或制造的任何特定方式的特性限制，也不受此功能裸片的任何特定特性限制。
实例方法300可在块315包括制造和/或接收连接裸片。块315的各种实例方面呈现于图4B处。块315可(例如)与图1中展示且本文中论述的实例方法100的块115共享任何或所有特性。
连接裸片416a可(例如)包括连接裸片互连结构417。连接裸片互连结构417可包括多种特性中的任何者。举例来说，连接裸片互连结构417和/或其形成可与图2B和其它图中展示且本文中论述的连接裸片互连结构217共享任何或所有特性。
连接裸片416a(或其晶片415)可以多种方式中的任何者形成，本文中提供其非限制性实例，例如，关于图2B和图2C和其它图的连接裸片216a(或其晶片215A)和连接裸片216b。
虽然连接裸片416a的晶片415可变薄(如关于连接裸片晶片215A和215B和/或关于图2B的连接裸片216a和216b所论述)，但此变薄并非必要的。举例来说，为了裸片处置目的，在全厚度处加工连接裸片416a，至少直到囊封之后可为有益的。
一般来说，块315可包括制造和/或接收连接裸片。因此，本发明的范围不应受此制造和/或接收的任何特定方式的特性或此连接裸片的任何特定特性限制。
实例方法300可在块320处包括将连接裸片附着所述功能裸片。块320的各种实例方面呈现于图4C处。块320可(例如)与图1中展示且本文中论述的实例方法100的块125共享任何或所有特性(例如，与连接裸片和功能裸片的附着等有关的所有特性)。
举例来说，第一功能裸片411和第二功能裸片412的第一裸片互连结构413可机械和电连接到连接裸片416a的相应连接裸片互连结构417。第一功能裸片411的第一裸片互连结构413可连接到连接裸片互连结构417的左部分，且第二功能裸片412的第一裸片互连结构413可连接到连接裸片互连结构417的右部分。
此类互连结构可以多种方式中的任何者连接，本文中提供其非限制性实例，例如，关于如关于图1和图2(例如，图2E)论述的第一裸片互连结构213和连接裸片互连结构217。
在将第一功能裸片411和第二功能裸片412的第一裸片互连结构413连接到连接裸片416a后，连接裸片416a提供第一功能裸片411的第一裸片互连结构413与第二功能裸片412的相应第一裸片互连结构413之间的电连接性。如本文中所论述，可不提供第一裸片互连结构413与连接裸片416a的背面(例如，图4C中的顶部侧)之间的电连接性。
如本文中所论述，可在功能裸片411和412与连接裸片416a之间应用底填充料。在利用预先应用的底填充料(PUF)的情境中，在将连接裸片互连结构417附着到第一裸片互连结构413前，可将此PUF应用到连接裸片416a和/或功能裸片411和412。并且，举例来说，可在此附着后形成毛细管底填充料。
在此时点，功能裸片411和412的第二裸片互连结构414可仍然不连接到除功能裸片411和412外的任何物。第二互连结构可未封盖，但在各种实施方案中可被封盖。
一般来说，块320可包括将连接裸片附着到功能裸片。因此，本发明的范围不应受到执行此附着的任何特定方式的特性或此功能裸片和/或连接裸片互连结构的任何特定特性限制。
实例方法300可在块330处包括囊封。块330的各种实例方面呈现于图4D和图4E处。块330可(例如)与图1中展示的实例方法100的块130共享任何或所有特性。
如本文中所论述，在连接裸片416a到功能裸片411和412的附着期间和/或之后，可在连接裸片416a与功能裸片411和412之间应用底填充料423。此底填充料423可包括在将连接裸片416a连接到功能裸片411和412前应用的预先应用的底填充料(PUF)。并且，举例来说，此底填充料423可在附着之后应用。举例来说，可利用毛细管底部填充工艺在连接裸片416a与功能裸片411和412之间形成毛细管底填充料423(例如，包围功能裸片411和412的第一裸片互连结构413和连接裸片416a的连接裸片互连结构417)。如所展示，此底填充料423也可覆盖功能裸片411与412之间的连接裸片416a的前侧(或底部)表面，但不需要如此。在所展示的实例中，底填充料423也可覆盖连接裸片416a的侧部的至少下部部分，但不需要如此。并且，在所展示的实例中，底填充料423不覆盖功能裸片411和412的第二裸片互连结构414，但在各种实施方案中，可实施此覆盖，和/或第二互连结构414中的中的至少一个的至少一部分可由底填充料423覆盖。
如图4E中所展示，形成覆盖功能裸片411和412的各种部分、连接裸片416a和功能裸片晶片410的在功能裸片411与412之间的部分的囊封物431。囊封物431可包括环氧模制化合物或多种材料中的任何者。举例来说，囊封物431可包括聚合物、聚合物复合材料(例如，环氧树脂与填料、环氧丙烯酸酯与填料或聚合物与恰当填料)等。
囊封物431可以多种方式中的任何者形成。举例来说，囊封330可包括转移模制囊封物431。并且，举例来说，囊封330可包括压缩模制囊封物431。在底填充料423已形成于至少功能裸片411和412与连接裸片416a之间的实例实施方案中，可利用压缩模制或转移模制。
如图4E中说明的实例430中所展示，囊封物431在功能裸片411和412上方形成经模制底填充料(MUF)，或更明确地说，当在稍后块处添加再分布结构时，形成将充当经模制底填充料之物。囊封物431(例如)包围功能裸片411和412的第二裸片互连结构414。另外，举例来说，替代底填充料423，囊封物431可在功能裸片411和412与连接裸片416a之间形成经模制底填充料。囊封物431也可(例如)覆盖薄连接裸片416a的侧和顶表面。囊封物431也可(例如)覆盖功能裸片411和412的顶部(或活性)表面(例如，在图4E中展示的定向上)。注意，虽然展示囊封物431覆盖连接裸片416a的顶部(或背部)侧，但可从囊封物431暴露连接裸片416a的顶部侧。举例来说，在实例实施方案中，囊封物431的顶表面可与连接裸片416a的顶表面共平面。
注意，在实例实施方案中，底填充料423可包围第一裸片互连结构413和连接裸片互连结构417，且囊封物431可包围第二裸片互连结构414和底填充料423。举例来说，囊封物431可不具有物理性质(例如，填料直径等)以有效地在功能裸片411和412与连接裸片416a之间底部填充，和/或用以形成囊封物431的工艺可不具有有效地执行此底部填充的能力。
一般来说，块430可包括囊封。因此，本发明的范围不应受到执行此囊封和/或底部填充的任何特定方式的特性或此囊封物和/或底填充料的任何特定特性限制。
实例方法100可在块340处包括研磨囊封物、裸片互连结构和/或连接裸片。块340的各种实例方面呈现于图4F处。块340可(例如)与图1中展示且本文中论述的实例方法100的块140共享任何或所有特性。
虽然研磨大体呈现为实例，但块340可(例如)包括以多种方式中的任何者(例如，以机械方式、以机械方式/以化学方式(CMP)等)执行变薄(或平坦化)。
块340可(例如)包括执行此研磨以可靠地暴露功能裸片411和412的第二裸片互连结构414的端部。并且，举例来说，块340可包括研磨第二裸片互连结构414以平坦化其端面以用于随后处理步骤。
块340也可包括研磨(或变薄)囊封物431，例如，将囊封物431的原始顶表面431a研磨到经研磨顶表面431b。块340也可包括研磨(或变薄)连接裸片416a，例如，导致薄连接裸片416b。举例来说，在块315和320中，即使在某一程度上变薄，仍可已使连接裸片416a的厚度足够大以确保连接裸片416a的安全处置和连接裸片416a结合到功能裸片411和412。既然连接裸片416a另外由囊封物431保护，那么可去除来自连接裸片416a(例如，支撑层290的一部分、支撑层290的第二部分、其其余部分等)的背面材料。在实例实施方案中，可使支撑层290中的至少一些(例如，硅)用于薄连接裸片416b的结构支撑。举例来说，可保留下从10到20微米的支撑层290。
在提出的实例中，块340导致第二裸片互连结构414的端面、薄连接裸片416b的背面与囊封物431b的经研磨表面共平面。
一般来说，块340可包括研磨(或变薄或平坦化)囊封物、裸片互连结构和/或连接裸片。因此，本发明的范围不应受到执行此研磨(或变薄或平坦化)的任何特定方式的特性限制，也不应受到被研磨(或被变薄或被平坦化)组件的任何特定特性限制。
实例方法100可在块345处包括形成再分布结构。块345的各种实例方面呈现于图4G处。块345可(例如)与图1中展示且本文中论述的实例方法100的块145共享任何或所有特性。举例来说，再分布结构446(例如，介电层447和/或传导层448等)和/或其形成可与再分布结构246(例如，介电层247和/或传导层248等)和/或其形成共享任何或所有特性。
实例方法300可在块350处包括在再分布结构上形成互连结构。块350的各种实例方面呈现于图4H处。块350可(例如)与图1中展示且本文中论述的实例方法100的块150共享任何或所有特性。举例来说，衬垫451和互连结构452和/或其形成可与衬垫251和互连结构252和/或其形成共享任何或所有特性。
实例方法300可在块355处包括单切封装。块355的各种实例方面呈现于图4I处。块355可(例如)与图1中展示且本文中论述的实例方法100的块155共享任何或所有特性。举例来说，切割线456(或单切线)和/或沿着此切割线456的单切可与切割线256(或单切线)和/或沿着此切割线256的单切共享任何或所有特性。
从实例方法300产生的电子装置480(例如，半导体封装)的实例展示于图4J处。电子装置480可(例如)与图2M的实例电子装置280共享任何或所有特性。
实例方法300可在块390处包括执行继续的处理。此继续的处理可包括多种特性中的任何者。举例来说，块390可包括将实例方法300的执行流返回到其任一块。并且，举例来说，块390可包括将实例方法300的执行流引导到本文中论述(例如，关于图1的实例方法100等)的任一其它方法块(或步骤)。
如本文中所论述(例如，在图1和图2等的论述中)，在形成根据本发明的各种方面的电子装置时使用的载体可具有在将连接裸片和/或功能裸片附着到此载体前形成于其上的信号分布结构(例如，再分布结构、再分布层等)。现将提供利用此载体的方法的非限制性实例。
图5展示根据本发明的各种方面的制造电子装置(例如，半导体封装等)的实例方法的流程图。实例方法500可(例如)与本文中论述的任何其它实例方法(例如，图1的实例方法100、图3的实例方法300、图7的实例方法700、图9的实例方法900等)共享任何或所有特性。图6A到图6G展示说明根据本发明的各种方面的实例电子装置(例如，半导体封装等)和制造实例电子装置的实例方法的横截面图。图6A到图6G可(例如)说明在图5的方法500的各种块(或步骤)处的实例电子装置。现将一起论述图5和图6A到图6G。应注意，在不脱离本发明的范围的情况下，方法500的实例块的次序可变化。
实例方法500在块505处开始执行。块505可(例如)与图1中展示的实例方法100的块105、与图3中的展示的实例方法300的块305等共享任何或所有特性。
实例方法500可在块510处包括接收和/或制造多个功能裸片。块510可(例如)与图1中展示的实例方法100的块110、与图3中展示的实例方法300的块310等共享任何或所有特性。
实例方法500可在块515处包括接收和/或制造一或多个连接裸片。块515可(例如)与图1中展示的实例方法100的块115、与图3中的展示的实例方法300的块315、与图5中的展示的实例方法500的块515等共享任何或所有特性。
举例来说，参看图6A-1和图6A-2，实例晶片615A可与图2B中展示和本文中论述的实例晶片215A和/或215B共享任何或所有特性。并且，实例连接裸片616a可与图2B和图2C中展示且本文中论述的实例连接裸片216a和/或216b共享任何或所有特性。举例来说，连接裸片互连结构617可与图2B和图2C中展示的连接裸片互连结构217、与图4B中展示的连接裸片互连结构417等共享任何或所有特性。并且，举例来说，再分布(RD)结构698(698a或698b)、支撑层690、基底介电层691、第一传导迹线692、第一介电层693、传导通孔694、第二传导迹线695和第二介电层696中的任一者或全部可分别与图2C中展示且本文中论述的再分布(RD)结构298、支撑层290、基底介电层291、第一传导迹线292、第一介电层293、传导通孔294、第二传导迹线295和第二介电层296共享任何或所有特性。
在实例实施方案中，实例连接裸片616a可被接收和/或制造为处于其最终厚度，例如，使得连接裸片616a不需要在稍后工艺步骤处变薄。
连接裸片(或其晶片)可具有在仅一侧上的互连结构(例如，如图6A-1和图6A-2的实例连接裸片616a中所展示)，或可具有在两侧上的互连结构。此连接裸片616b(在本文中也可被称作双侧连接裸片)和其晶片615B的实例实施方案展示于图6A-3和图6A-4处。实例晶片615B可(例如)与图2B和图6A-1中展示且本文中论述的实例晶片215A、215B和/或615A共享任何或所有特性。并且，举例来说，实例连接裸片616b可与图2B、图2C、图6A-1和图6A-2中展示且本文中论述的实例连接裸片216a、216b和/或615a共享任何或所有特性。举例来说，连接裸片互连结构617可与图2B中展示且本文中论述的连接裸片互连结构217共享任何或所有特性。并且，举例来说，再分布(RD)结构698(698a或698b)、支撑层690、基底介电层691、第一传导迹线692、第一介电层693、传导通孔694、第二传导迹线695和第二介电层696中的任一者或全部可分别与图2C中展示且本文中论述的再分布(RD)结构298、支撑层290、基底介电层291、第一传导迹线292、第一介电层293、传导通孔294、第二传导迹线295和第二介电层296共享任何或所有特性。实例连接裸片616b还包含在连接裸片616b的与连接裸片互连结构617相对的侧上接收和/或制造的第二组连接裸片互连结构699。此第二连接裸片互连结构699可与连接裸片互连结构617共享任何或所有特性。在实例实施方案中，当RD结构698b在支撑结构(例如，与支撑结构690相似)上逐步形成时，可首先形成第二连接裸片互连结构699，接着将支撑结构去除或变薄或平坦化(例如，通过研磨、剥落、剥离、蚀刻等)。
注意，第二连接裸片互连结构699中的一或多者或全部可与连接裸片616b的其它电路隔离，连接裸片616b在本文中也可被称作虚设结构(例如，虚设支柱等)、锚定结构(例如，锚定支柱等)等。举例来说，第二连接裸片互连结构699中的任一者或全部可被形成以仅用于在稍后步骤将连接裸片616b锚定到载体或RD结构或金属图案。还注意到，第二连接裸片互连结构699中的一或多者或全部可电连接到电迹线，电迹线可(例如)连接到附着到连接裸片616b的裸片的电子装置电路。此类结构可(例如)被称作有效结构(例如，有效支柱等)等。
实例方法500可在块518处包括接收和/或制造在其上具有信号再分布(RD)结构(或分布结构)的载体。块518的各种实例方面呈现于图6B-1和6B-2中。块518可(例如)与图1的实例方法100的块145和与图2J中展示的实例RD结构246共享任何或所有特性(例如，RD结构和/或RD结构形成特性等)。
实例载体621a和621b可(例如)与本文中论述的任何载体(例如，图2D到图2G的实例载体221等)共享任何或所有特性。再分布(RD)结构646a和646b(或其形成)可与图2J且本文中论述的RD结构246共享任何或所有特性。举例来说，介电层647a和647b(或其形成)可与图2J中展示且本文中论述的介电层247共享任何或所有特性。并且，举例来说，传导层648a和648b(或其形成)可与图2J中展示且本文中论述的传导层248共享任何或所有特性。
传导层648a的顶部传导层和介电层647a的顶部介电层可(例如)经形成以匹配附着到其的一或多个连接裸片。举例来说，连接裸片的后侧(例如，介电侧)可全部附着到此顶部介电层。此附着的实例展示于图6C-1中。类似地，传导层648b的顶部传导层和介电层647b的顶部介电层可(例如)经形成以匹配附着到其的一或多个连接裸片。举例来说，可使传导层648b的顶部传导层的衬垫匹配连接裸片的相应第二互连结构(例如，与图6A-3和图6A-4等的第二连接裸片互连结构699相似)。此附着的实例展示于图6C-2中。
一般来说，块518可包括接收和/或制造在其上具有单一再分布(RD)结构(或分布结构)的载体。因此，本发明的范围不应受制造此载体的任何特定方式的特性或此载体的任何特定特性限制。
实例方法500可在块520处包括将连接裸片粘着到载体(或，例如，形成于其上的RD结构)。块520可(例如)与图1中展示(其实例提供于图2D处)且本文中论述的实例方法100的块120共享任何或所有特性。块520的各种实例方面呈现于图6C-1和图6C-2处。
如图6C-1中所展示，连接裸片616a可附着到载体621a上的RD结构646a。连接裸片616a可(例如)接收为个别裸片或可接收为连接裸片晶片615A且接着从连接裸片晶片615A单切。
可(例如)利用连接裸片616a与RD结构646(例如，其顶部介电层)之间的粘合层将连接裸片616a附着(或耦合)到RD结构646a(例如，到其顶部介电层)。此粘合剂222的实例展示于图2D和本文中论述的实例中。注意，粘合剂可(例如)经形成或定位以使RD结构646a的导体暴露供稍后电连接到功能裸片。粘合剂可包括多种特性中的任何者。粘合剂可以多种方式中的任何者涂覆。举例来说，粘合剂可涂覆为预先形成的薄片、被印刷、被旋涂、被喷涂、被蒸气沉积、被滚涂等。
连接裸片616a(例如，其中的多个)可附着到RD结构646a背面往下(例如，非活性侧往下)。举例来说，如本文中所解释，连接裸片616a的背面(例如，图6A-1和图6A-2中的底部侧)可经形成使得无电信号被通过连接裸片616a传送到背面。举例来说，甚至在变薄后，连接裸片616a仍可包括基底介电层691和/或支撑层690(例如，硅支撑层等)的一部分。在实例实施方案中，不存在在连接裸片616a的背面暴露的电导体。在图6C-1中展示的背面往下配置中，连接裸片互连结构617面向上定向(例如，背对RD结构646a和/或远离RD结构646a延伸)。
应注意，虽然本文中的论述大体聚焦于单一连接裸片616a，但如在各种图中所展示，多个连接裸片可附着到单一RD结构646a。
如所展示和本文中关于图5的块515且关于图6A-3和图6A-4的实例连接裸片616b论述，连接裸片可具有在两侧上的互连结构(例如，连接裸片互连结构617和第二连接裸片互连结构699)。在此实施方案，连接裸片616b也可电连接到RD结构646b。此连接的实例展示于图6C-2中。
实例连接裸片616b的第二连接裸片互连结构699电连接到RD结构646b的传导层648b的顶部传导层的对应的互连结构(例如，衬垫、迹线、焊盘等)。可以多种方式中的任何者执行此连接，本文中提供其非限制性实例。举例来说，可利用大量回焊、热压缩结合、传导环氧树脂、直接金属到金属结合等将第二连接裸片互连结构699连接到RD结构646b的相应互连结构。
注意，底填充料可形成于连接裸片616b与RD结构646b之间。此底填充料可与本文中论述的任何底填充料共享任何或所有特性。举例来说，底填充料可包括毛细管底填充料、预先应用的底填充料等。在实例实施方案中，在连接裸片616b下的底填充料可与在功能裸片(稍后待附着)下的底填充料不同。在另一实例实施方案中，底填充料可包括与在功能裸片下形成的底填充料相同的底填充料(例如，毛细管底填充料、预先应用的底填充料、经模制底填充料等)。
一般来说，块520可包括将连接裸片粘着到RD结构。因此，本发明的范围不应受此附着的任何特定方式的特性或此连接裸片和/或RD结构的任何特定特性限制。
实例方法500可在块525处包括将功能裸片粘着(或附着)到连接裸片且到RD结构。块525可(例如)与图1中展示且本文中论述的实例方法100的块125和与图2E和图2F中展示的实例方面共享任何或所有特性。块525的各种实例呈现于图6D-1和图6D-2处。
功能裸片611(611a和/或611b)和612(612a和/或612b)可(例如)接收为个别裸片。并且，举例来说，功能裸片611和612可接收于单一晶片(例如，如在210A等处所展示)上，功能裸片611和612可接收于多个相应晶片(例如，如在210B和210C等处所展示)上等等。在按晶片形式接收功能裸片中的一个或两个的情境中，可从晶片单切功能裸片。注意，如果功能裸片611和612接收于单一MPW(例如，如在210A等处所展示)上，那么第一和第二裸片可从晶片单切作为附着对(例如，与硅连接)。
功能裸片611(611a和/或611b)和612(612a和/或612b)可附着到连接裸片616(616a和/或616b)和/或附着到RD结构646(646a和/或646b)。在图6D-1和图6D-2处展示的实例625a和625b中，功能裸片611和612附着到连接裸片616且到RD结构646。然而，到连接裸片616且到RD结构646的此类连接可相互不同。
举例来说，第一功能裸片611和第二功能裸片612的第一裸片互连结构可机械和电连接到相应连接裸片互连结构617。第一功能裸片611的第一裸片互连结构可连接到连接裸片互连结构617的左部分，且第二功能裸片612的第一裸片互连结构可连接到连接裸片互连结构617的右部分。
此类互连结构可按多种方式中的任何者连接。举例来说，可通过焊接执行连接。在实例实施方案中，第一裸片互连结构和/或连接裸片互连结构617可包括可被回焊以执行连接的焊料盖(或其它焊料结构)。此类焊料盖可(例如)通过大量回焊、热压缩结合(TCB)等来回焊。在另一实例实施方案中，连接可通过直接金属到金属(例如，铜到铜等)结合而非利用焊料来执行。此类连接的实例提供于2015年12月8日申请且题为“用于金属结合的短暂界面梯度结合(TransientInterfaceGradientBondingforMetalBonds)”的美国专利申请案第14/963,037号和2016年1月6日申请且题为“具有互锁金属到金属结合的半导体产品和用于制造其的方法(SemiconductorProductwithInterlockingMetal-to-MetalBondsandMethodforManufacturingT hereof)”的美国专利申请案第14/989,455号中，所述专利申请案中的每一个的全部内容在此被以引用的方式并入本文中。
在将第一功能裸片611和第二功能裸片612的第一裸片互连结构连接到连接裸片616后，连接裸片616提供第一功能裸片611的第一裸片互连结构与第二功能裸片612的相应第一裸片互连结构之间的电连接性。如本文中所论述，可不提供第一裸片互连结构与连接裸片616a的背面(例如，图6D-1中的底部侧)之间的电连接性。在其它实例实施方案中，例如，如在图6D-2中所展示，可提供第一裸片互连结构中的任何一或多个和连接裸片616b的背面(例如，图6D-2中的底部侧)之间的电连接性。举例来说，连接裸片616b(或其各种传导性路径)可提供功能裸片611b与612b之间的电连接性和/或功能裸片611b和612b中的一个或两个与RD结构646b之间的电连接性。
如本文中所论述，可将底填充料应用于功能裸片611和612与连接裸片616之间。在利用预先应用的底填充料(PUF)的情境中，可在将第一裸片互连结构附着到连接裸片互连结构617前将此PUF应用到连接裸片616和/或功能裸片611和612。并且，举例来说，可在此附着后形成毛细管底填充料。
第一功能裸片611和/或第二功能裸片612的第二裸片互连结构可(例如)电和机械连接到RD结构646。第一功能裸片611的第二裸片互连结构可电和机械连接到RD结构646，在连接裸片616的左边，且第二功能裸片612的第二裸片互连结构可连接到RD结构646，在连接裸片616的右边。
此类第二裸片互连结构可以多种方式中的任何者连接到RD结构646。举例来说，可利用与用以将第一裸片互连结构连接到连接裸片616相同的连接工艺将第二裸片互连结构连接到RD结构646(例如，同时)。举例来说，可利用大量回焊、热压缩结合(TCB)、直接金属到金属金属间结合、传导性粘合剂等将第二裸片互连结构连接到RD结构646的相应衬垫。
替代地，可以与将第一裸片互连结构耦合到连接裸片616的方式不同的方式将第二裸片互连结构机械和/或电耦合到RD结构646。
应注意，可在第一功能裸片611与第二功能裸片612的附着之间(和/或在连接裸片616到RD结构646的附着之间)执行测试工艺。在此情境中，如本文中所论述，可在此测试前将底填充料应用于第一功能裸片611与连接裸片616之间(和/或第一功能裸片611与RD结构646之间)。在实例情境中，在已通过电测试后，可接着附着第二功能裸片612(例如，具有或无底填充料)。
还应注意，虽然本文中的说明大体将第一功能裸片611(和其互连结构)和第二功能裸片612(和其互连结构)呈现为关于彼此对称，但此对称性并非必需。举例来说，功能裸片611和612可具有不同相应形状和大小，可具有不同类型的和/或数目个互连结构等。
另外应注意，虽然本文中的论述大体聚焦于耦合到单一连接裸片的两个功能裸片，但本发明的范围不限于此。举例来说，可将任何数目个功能裸片(例如，三个裸片、四个裸片、一个裸片等)耦合到单一连接裸片。并且，举例来说，可在单一封装中利用任何数目个连接裸片。
一般来说，块525可包括将功能裸片粘着(或附着)到连接裸片且到RD结构。因此，本发明的范围不应受到此附着的任何特定方式的特性或此功能裸片、连接裸片和/或附着结构的任何特定特性限制。
实例方法500可在块530处包括囊封。块530的各种实例方面呈现于图6E-1和6E-2处。块530可(例如)与图1中展示的实例方法100的块130(其实例方面展示于图2G处)共享任何或所有特性。
举例来说，图6E-1的实例实施方案630a展示囊封材料631a。展示囊封材料631a覆盖功能裸片611a和612a的顶部、底部和侧表面；连接裸片616a的顶部和侧表面；RD结构646a的顶表面；功能裸片611a和612a与RD结构646a之间的互连结构；和功能裸片611a和612a与连接裸片616a之间的互连结构。注意，如本文中所解释，与囊封材料631a不同的底填充料可形成于功能裸片611a和612a与连接裸片616a之间和/或功能裸片611a和612a与RD结构646a之间。
囊封材料631(631a和/或631b)可被平坦化或变薄。举例来说，可通过此平坦化从囊封材料631暴露功能裸片611和612中的一或多者或全部。此平坦化或变薄也可包括使功能裸片中的一或多个的背面变薄。从囊封材料631b暴露两个功能裸片611b和612b的实例展示于图6E-2处。此裸片暴露可(例如)通过变薄或平坦化工艺(例如，研磨等)、通过薄膜辅助式模制或另一模制技术(其中功能裸片611b和612b中的一或多个的背面在囊封材料631b的原始应用期间不由其覆盖)等来实现。
如本文中所论述，与囊封材料631截然不同和/或不同的底填充料可形成于功能裸片611和612与连接裸片616之间和/或功能裸片611和612与RD结构646之间。在实例实施方案中，可在囊封期间在块530处执行此底部填充(例如，作为经模制底填充料)。
一般来说，块530可包括囊封。因此，本发明的范围不应受到执行此囊封和/或底部填充的任何特定方式的特性或此囊封材料和/或底填充料的任何特定特性限制。
实例方法500可在块535处包括去除载体。块535的各种实例方面呈现于图6F-1和6F-2处。块535可(例如)与图1中展示且本文中论述的实例方法100的块135(其实例方面提供于图2H中)共享任何或所有方面。
块535可(例如)包括从RD结构646(646a或646b)去除载体621(621a或621b)。块535可包括以多种方式中的任何者从RD结构646去除载体621，本文中提供其非限制性实例。
举例来说，块535可包括研磨载体621，利用化学机械平坦化(CMP)去除载体，将组合件暴露到热量以释放热可释放粘合剂，将组合件暴露到激光以释放激光可释放粘合剂，从RD结构剥落载体，从RD结构剪切载体，从RD结构切割载体等。在RD结构646形成于基底硅(或其它半导体衬底)上的实例情境中，例如，在晶片制造工艺中，块535可包括从RD结构646研磨和/或蚀刻基底硅。在RD结构646形成于玻璃或金属基底上的另一实例情境中，块646可包括剥掉玻璃或金属基底，例如，也施加热、化学、光、其它能量等，以辅助从载体621的基底材料释放RD结构646。
注意，虽然本文中提出的实例大体展示去除全部载体621，但各种实例实施方案可包括留下载体621的一部分，例如，在其中形成孔隙以暴露RD结构646的导体。
在去除载体后，块535可包括执行对于准备RD结构646供额外处理可为必要的任何清洁。
一般来说，块535可包括去除载体(或其一部分)。因此，本发明的范围不应受到执行此去除的任何特定方式的特性或此载体和/或粘合剂或其它附着机构的任何特定特性限制。
实例方法500可(例如)在块550处包括在RD结构(RDS)上形成互连结构。块550可(例如)与图1且本文中论述的实例方法100的块150(其实例提供于图2K处且在本文中论述)共享任何或所有特性。块550也可(例如)与图3且本文中论述的实例方法300的块350(其实例提供于图4H处)共享任何或所有特性。
实例方法500可(例如)在块555处包括单切封装。块555可(例如)与图1且本文中论述的实例方法100的块155(其实例提供于图2L处且在本文中论述)共享任何或所有特性。块555可(例如)与图3且本文中论述的实例方法300的块355共享任何或所有特性，其实例提供于图4I处。
从实例方法500产生的电子装置680(680a和680b)(例如，半导体封装)的实例展示于图6G-1的物品680a处和图6G-2的物品680b处。此类实例电子装置680(或封装)可与图2M处展示且本文中论述的实例电子装置280和/或图4J处展示且本文中论述的电子装置480共享任何或所有特性。此类实例电子装置680可(例如)包括相对细的行间隔(例如，低为2μm的行间隔和更低)。
实例方法500可在块590处包括执行继续的处理。此继续的处理可包括多种特性中的任何者。举例来说，块590可包括将实例方法500的执行流返回到其任一块。并且，举例来说，块590可包括将实例方法500的执行流动引导到本文中论述(例如，关于图1的实例方法100、图3的实例方法300、图7的实例方法700、图9的实例方法900等)的任一其它方法块(或步骤)。
在图1和图2A到图2M中展示的实例实施方案中，在附着功能裸片前将连接裸片附着到载体。然而，本发明的范围不受此次序限制。举例来说，如在图7和图8A到图8J中(且稍后由图9和图10)所展示，可在附着连接裸片前将功能裸片附着到载体。
图7展示根据本发明的各种方面的制造电子装置(例如，半导体封装等)的实例方法700的流程图。实例方法700可(例如)与本文中论述的任何其它实例方法(例如，图1的实例方法100、图3的实例方法300、图5的实例方法500等)共享任何或所有特性。图8A到图8J展示说明根据本发明的各种方面的实例电子装置(例如，电子封装等)和制造实例电子装置的实例方法的横截面图。图8A到图8J可(例如)说明在图7的方法700的各种块(或步骤)处的实例电子装置。现将一起论述图7和图8A到图8J。应注意，在不脱离本发明的范围的情况下，实例方法700的实例块的次序可变化。
实例方法700在块705处开始执行。块705可(例如)与图1中展示的实例方法100的块105、与图3中展示的实例方法300的块305、与图5中展示的实例方法500的块505等共享任何或所有特性。
实例方法700可在块710处包括接收和/或制造多个功能裸片。块710可(例如)与图1中展示的实例方法100的块110、与图3中的展示的实例方法300的块310、与图5中的展示的实例方法500的块510等共享任何或所有特性。
实例方法700可在块715处包括接收和/或制造多个连接裸片。块715可(例如)与图1中展示的实例方法100的块115、与图3中的展示的实例方法300的块315、与图5中的展示的实例方法500的块515等共享任何或所有特性。
举例来说，参看图8A-1，实例晶片815A可与图2B中展示的实例晶片215A和/或215B、与图4B中展示的实例晶片415、与图6A-1中展示的实例晶片615A等共享任何或所有特性。同样，实例连接裸片816a可与图2B和图2C中展示的实例连接裸片216a和/或216b、与图4B中展示的实例连接裸片416a、与图6A-1和图6A-2中展示的实例连接裸片616a等共享任何或所有特性。举例来说，连接裸片互连结构817可与图2B和图2C中展示的连接裸片互连结构217、与图4B中展示的连接裸片互连结构417、与图6A-1到图6A-4中展示的连接裸片互连结构617等共享任何或所有特性。
并且，举例来说，参看图8A-2，实例晶片815B可与图6A-3和图6A-4中展示的实例晶片615B共享任何或所有特性。另外，实例连接裸片816b可与图6A-3和图6A-4中展示的实例连接裸片616b共享任何或所有特性。举例来说，第二连接裸片互连结构899可与图6A-3和图6A-4中展示的第二连接裸片互连结构699、与本文中展示的任何其它连接裸片互连结构等共享任何或所有特性。
如本文中所解释，可使实例连接裸片晶片815A和815B(和/或其实例连接裸片816a和816b)变薄(或平坦化)以去除其上形成连接裸片的载体或块状材料818a和818b的任一部分或全部。在关于图7和图8论述的实例实施方案中，实例连接裸片晶片815A和815B(和/或其实例连接裸片816a和816b)展示在单切、处置和附着到功能裸片期间具有大量载体和/或块状材料818a和818b，且在稍后阶段变薄。然而，注意，可将实例连接裸片晶片815A和815B(和/或其实例连接裸片816a和816b)在附着到功能裸片前变薄到其最终所要的厚度。
实例方法700可在块718处包括接收和/或制造载体。块718可(例如)与图1中展示的实例方法100的块120、与图5中展示的实例方法500的块518等共享任何或所有特性。块718的各种实例方面呈现于图8B中且在本文中论述。
实例载体819可(例如)与本文中论述的任一载体(例如，图2D的实例载体221、图6B-1和图6B-2的实例载体621a和621b等)共享任何或所有特性。举例来说，载体819可全部由在稍后工艺步骤被完全去除的临时(或虚设)材料形成。并且，举例来说，载体819可包括其上形成RD结构的块状载体部分。另外，举例来说，载体819可包括其上形成图案的块状载体部分。
图8B的实例载体819(例如)展示具有其上形成(或定位)金属图案823的块状载体部分821。金属图案823可满足多种用途中的任一者。举例来说，如本文中所论述(例如，关于块120等)，金属图案823可包括对准特征以辅助裸片(例如，连接裸片、功能裸片等)在其上的准确放置。并且，举例来说，金属图案823可包括足够稳定(或强或刚性)以充当工件载体(甚至在去除块状载体部分821后)的厚度。金属图案823在本文中也可被称作金属载体。另外，举例来说，金属图案823可包括在去除块状载体部分821后与最终组合件保留在一起的信号布线(例如，完整或部分RD结构)。
一般来说，块718可包括接收和/或制造载体。因此，本发明的范围不应受制造此载体的任何特定方式的特性或此载体的任何特定特性限制。
实例方法700可在块720处包括将功能裸片粘着到载体(例如，到其金属图案)。块720可(例如)与图1中展示的实例方法100的块120(例如，将功能裸片附着到载体(和/或图案)，而非连接裸片)、与图5中展示的实例方法500的块520(例如，将功能裸片附着到载体(和/或RD结构)，而非连接裸片)等共享任何或所有特性。块720的各种实例方面呈现于图8C中。
在图8C处展示的实例实施方案820中，用粘合剂将实例第一功能裸片801附着到金属图案823。此粘合剂附着的实例提供于块120处(例如，在图2D的实例实施方案220处)。粘合剂可(例如)经形成以仅覆盖第一功能裸片801的背面，和/或可经形成以覆盖全部金属图案823。并且，举例来说，虽然未在图8C中明确地展示，但第一功能裸片801可包括在背面上的一或多个金属锚具，其可粘附到(或焊接到，或以其它方式连接到)金属图案823的对应的金属锚具。第二功能裸片802、第三功能裸片803和第四功能裸片804可类似地粘着。注意，在实例方法800中的此时点，功能裸片可处于其最终所要的厚度，但其也可在稍后工艺步骤期间(例如，在去除金属载体823后)变薄(或平坦化)。
如图8C的实例实施方案820中所展示，功能裸片中的任一者或全部(801到804)可包括第一裸片互连结构813(例如，用于连接到连接裸片)和第二裸片互连结构814(例如，用于连接到不同于连接裸片的电路元件)。
在图8C中展示的实例实施方案820中，展示四个功能裸片801到804。应理解，可粘着任何数目个此裸片。这也适用于本文中展示的实例实施方案中的任何者。并且，四个功能裸片中的每一个可相互不同，或可复制此功能裸片中的任何者。还应理解，可在实例载体晶片上将实例实施方案820复制任何次数。举例来说，虽然只展示四个功能裸片的一个实例集合(例如，多芯片模块)，但可在稍后可单切(例如，在块755处等)的单一晶片(或面板)上将所述实例集合复写任何次数。
一般来说，块720可包括将功能裸片粘着到载体。因此，本发明的范围不应受将裸片粘着到载体的任何特定方式的特性或此粘着结构的任何特定特性限制。
实例方法700可在块725处包括将连接裸片粘着(或附着)到功能裸片。块725可(例如)与图3中展示的实例方法300的块320共享任何或所有特性。块725也可(例如)与图1中展示的实例方法100的块125(例如，关于连接裸片与功能裸片之间的附着)、与块525(例如，关于连接裸片与功能裸片之间的附着)等共享任何或所有特性。块725的各种实例方面呈现于图8D-1(例如，关于在仅一侧上具有传导衬垫或其它互连结构的单侧连接裸片等)和图8D-2(例如，关于在两侧上具有传导衬垫或其它互连结构的双侧连接裸片等)处。
举例来说，第一功能裸片801和第二功能裸片802的第一裸片互连结构813可机械和电连接到第一连接裸片816a-1(或816b-1)的相应连接裸片互连结构817。第一功能裸片801的第一裸片互连结构813(例如，在第一功能裸片801的右侧)可连接到连接裸片互连结构817的左部分，且第二功能裸片802的第一裸片互连结构813(例如，在第二功能裸片802的左侧)可连接到连接裸片互连结构817的右部分。
此类互连结构可以多种方式中的任何者连接，本文中提供其非限制性实例，例如，关于如关于图1和图2(例如，图2E)论述的第一裸片互连结构213和连接裸片互连结构217。可(例如)利用本文中论述的多种附着技术中的任何者耦合此类互连结构。
在第一功能裸片801和第二功能裸片802的第一裸片互连结构813到第一连接裸片816a-1(或816b-1)的连接后，第一连接裸片816a-1(或816b-1)提供第一功能裸片801的第一裸片互连结构813与第二功能裸片802的相应第一裸片互连结构813之间的电连接性。
如本文中所论述，可或可不提供第一裸片互连结构813与连接裸片816a(或816b)的背面之间的电连接性。举例来说，在图8D-1中展示的实例实施方案825a中，在使连接裸片816a变薄后，可不存在连接裸片816a的顶部侧与底部侧之间的电连接。然而，在图8D-2中展示的实例实施方案825b中，在使连接裸片816b变薄后，可存在连接裸片816b的顶部侧与底部侧之间的一或多个电连接。注意，实例实施方案可包括在同一模块中的连接裸片816a中的至少一个和连接裸片816b中的至少一个。
如同电连接第一功能裸片801与第二功能裸片802的第一连接裸片816a-1(或816b-1)，第二连接裸片816a-2(或816b-2)可类似地提供第二功能裸片802与第三功能裸片803之间的连接，且第三连接裸片816a-3(或816b-3)可类似地提供第三功能裸片803与第四功能裸片804之间的连接。
在于块725处将连接裸片附着到功能裸片后(或前或同时)，底填充料可形成于连接裸片与功能裸片之间和/或功能裸片的邻近者之间。此底填充料可包括多种特性中的任何者。举例来说，底填充料可包括毛细管底部填充材料、预先应用的底部填充材料、经模制底部填充材料等。此底部填充可以多种方式中的任何者执行，本文中提供其非限制性实例。举例来说，可利用毛细管底填充料、预先应用的底填充料、注入的底填充料、其任何组合等执行此底部填充。举例来说，在实例实施方案中，可利用第一类型的底填充料(例如，预先应用的底填充料，例如，非传导膏等)填充于功能裸片之间，且可利用毛细管底填充料填充于功能裸片与连接裸片之间。此底部填充的实例实施方案827a和827b提供于图8E-1和图8E-2处。如实例实施方案827a和827b中所展示，底部填充材料828可形成于连接裸片816与功能裸片801到804之间和/或功能裸片801到804的任何或所有邻近对之间。
一般来说，块725可包括将连接裸片粘着(或附着)到功能裸片。因此，本发明的范围不应受执行此附着的任何特定方式的特性或附着机构的任何特定类型限制。
实例方法700可在块735处包括去除一或多个载体。块735可(例如)与图5的实例方法500的块535(例如，去除块状载剂材料且留下金属图案或RD结构)共享任何或所有特性。块735也可(例如)与图1中展示的实例方法100的块135等共享任何或所有特性。块735的各种实例方面呈现于图8F-1(例如，关于在仅一侧上具有传导衬垫或其它互连结构的单侧连接裸片等)和8F-2(例如，关于在两侧上具有传导衬垫或其它互连结构的双侧连接裸片等)。
块735可(例如)包括从连接裸片816(816a或816b)去除块状载体或基底材料818(818a或818b)。此去除(或变薄)可以多种方式中的任何者执行，本文中提供其非限制性实例(例如，研磨、剥落、剪切、基于热或光的粘合剂释放、化学机械平坦化等)。如图8F-1的实例实施方案835a中所展示，使连接裸片816a变薄(或平坦化)使得其背面与功能裸片801到804的第二互连结构814的暴露的端部共平面。如图8F-2的实例实施方案835b中所展示，使连接裸片816b变薄(或平坦化)使得第二连接裸片互连结构899的暴露的端部与功能裸片801到804的第二互连结构814的暴露的端部共平面。注意，在此过程期间也可使功能裸片801到804的第二互连结构814的暴露的端部变薄(或平坦化)。并且，注意，在连接裸片816已处于所要的最终厚度或平面度的实例情境中，可跳过实例方法700的此变薄(或平坦化)方面。
块735可(例如)包括从金属图案823(或金属载体)去除块状载体或基底材料821。此去除(或变薄)可以多种方式中的任何者执行，本文中提供其非限制性实例(例如，研磨、剥落、剪切、基于热或光的粘合剂释放、化学机械平坦化等)。注意，在载体(或载体材料)已处于所要的厚度的实例情境中，可跳过实例方法700的此变薄(或平坦化)方面。
一般来说，块735可包括去除一或多个载体(或载体材料)。因此，本发明的范围不应受到载体(或载体材料)去除的任何特定方式的特性或载体(或载体材料)的任何特定类型的特性限制。
实例方法700可以在块755处包括单切。块755可(例如)与图1中展示的实例方法100的块155、与图3中展示的实例方法300的块355、与图5中展示的实例方法500的块555等共享任何或所有特性。块755的各种实例方面呈现于图8G-1(例如，关于在仅一侧上具有传导衬垫或其它互连结构的单侧连接裸片等)和图8G-2(例如，关于在两侧上具有传导衬垫或其它互连结构的双侧连接裸片等)。
如本文中所论述，本文中展示的实例组合件(或模块)可形成于包含多个此类组合件的晶片或面板上。在此实例实施方案中，可单切(或切块)晶片或面板以形成个别组合件。在图8G-1和图8G-2的实例实施方案855a和855b中展示实例锯线(或单切线)856。在于块735去除块状载体(或载体材料)的展示的实例实施方案中，仅需要对金属图案823(或金属载体)执行此单切(例如，锯切、切割、破坏、切块等)。由于块状载体(或载体材料)被去除，因此在各种实例实施方案中，其可重新使用。另外，此块状载体(或载体材料)去除可增强在块755处的单切工艺的效率。在实例实施方案中，如果替代在块735处从金属图案823去除载体(或载体材料)，留下此载体或载体材料(或其一部分)(例如，玻璃、硅等)，那么块755可包括切穿此载体或载体材料。
一般来说，块755可包括单切。因此，本发明的范围应不受到任何特定单切方式限制。
实例方法700可在块760处包括粘着(或附着)到衬底。块760可(例如)与本文中论述的附着步骤中的任何者(例如，附着互连结构、附着裸片背面等)共享任何或所有特性。块760的各种实例方面呈现于图8H-1(例如，关于在仅一侧上具有传导衬垫或其它互连结构的单侧连接裸片等)和图8H-2(例如，关于在两侧上具有传导衬垫或其它互连结构的双侧连接裸片等)处。块760可(例如)以多种方式中的任何者执行此附着，本文中提供其非限制性实例。
衬底861可包括多种特性中的任何者，本文中提供其非限制性实例。举例来说，衬底861可包括封装衬底、插入件、母板、印刷电线板等。衬底861可(例如)包括无芯衬底、有机衬底、陶瓷衬底等。衬底861可(例如)包括形成于半导体(例如，硅等)衬底、玻璃或金属衬底、陶瓷衬底等上的一或多个介电层(例如，有机和/或无机介电层)和/或传导层。衬底861可(例如)与图6B-1和图6B-2的RD结构646(646a或646b)、与图6A-2和图6A-4的RD结构698(698a或698b)、与图2C的RD结构298等共享任何或所有特性。衬底861可(例如)包括个别封装衬底或可包括耦合在一起的多个衬底(例如，在面板或晶片中)，其以后可被单切。
在图8H-1中的实例实施方案860a中，块760可包括将功能裸片801到804的第二互连结构814焊接(例如，利用大量回焊、热压缩结合、激光焊接等)到衬底861的相应衬垫(例如，接合垫、迹线、焊盘等)。连接裸片816a(例如，其背面)可(例如)用粘合层粘附到衬底861。
在图8H-2中展示的实例实施方案860b中，块760可包括将功能裸片801到804的第二互连结构814和连接裸片816b的第二互连结构899焊接(例如，利用大量回焊、热压缩结合、激光焊接等)到衬底861的相应衬垫(例如，接合垫、迹线、焊盘等)。
一般来说，块760包括将在块755单切的组合件(或模块)粘着(或附着)到衬底。因此，本发明的范围不应受附着的任何特定类型或任何特定附着机构的特性限制。
实例方法700可在块770处包括去除金属图案(或载体)。块770可(例如)与图1中展示的实例方法100的块135、与图5中展示的实例方法500的块535、与块735等共享任何或所有特性。块770的各种实例方面呈现于图8I-1(例如，关于在仅一侧上具有传导衬垫的单侧连接裸片等)和图8I-2(例如，关于在两侧上具有传导衬垫的双侧连接裸片等)处。块770可(例如)包括以多种方式中的任何者执行此去除，本文中提供其非限制性实例。
块770可(例如)包括通过利用研磨、蚀刻、化学机械平坦化(CMP)、热或激光释放、机械剥落或剪切等中的任何一或多者去除金属图案823。如实例实施方案870a和870b中所展示(例如，分别与图8H-1和图8H-2的实例实施方案860a和860b相比)，金属图案823(或金属载体)已被去除。
一般来说，块770包括去除金属图案(或载体)。因此，本发明的范围不应受去除的任何特定类型或任何特定金属图案(或载体)的特性限制。
实例方法700可在块780处包括底部填充。块780可(例如)与本文中论述的任何或所有底部填充共享任何或所有特性。块780的各种实例方面呈现于图8J-1(例如，关于在仅一侧上具有传导衬垫或其它互连结构的单侧连接裸片等)和图8J-2(例如，关于在两侧上具有传导衬垫或其它互连结构的双侧连接裸片等)处。块780可(例如)以多种方式中的任何者执行此底部填充，本文中提供其非限制性实例。
如图8J-1和图8J-2中展示的实例实施方案880a和880b中所展示，底填充料881填充功能裸片801到804与衬底861之间。举例来说，底填充料881包围功能裸片801到804的第二互连结构814。如本文中关于块725所论述，底填充料828也可分开地形成于功能裸片801到804与连接裸片816之间和/或邻近功能裸片801到804之间。在另一实例实施方案中，可在块780处形成所有此底部填充(或填充)。
底填充料881可(例如)包括与在功能裸片801到804与连接裸片816之间和/或邻近功能裸片801到804之间的底填充料828不同类型的底填充料。举例来说，底填充料881的填料粒度可大于功能裸片801到804与连接裸片816之间和/或邻近功能裸片801到804之间的底填充料828的填料粒度。
块780可包括利用毛细管底部填充工艺、利用预先应用的底填充料(例如，在块760处等)、利用经模制底填充料等形成底填充料881。虽然在图8J-1和图8J-2中未展示，但块780也可包括执行模制(或囊封)工艺以覆盖功能裸片801到804的侧和/或顶表面和/或衬底861的侧或顶表面。
一般来说，块780包括底部填充。因此，本发明的范围不应受到底部填充的任何特定方式的特性或底填充料的类型限制。
实例方法700可在块790处包括执行继续的处理。此继续的处理可包括多种特性中的任何者。举例来说，块790可包括将实例方法700的执行流返回到其任一块。并且，举例来说，块790可包括将实例方法700的执行流引导到本文中论述(例如，关于图1的实例方法100、图3的实例方法300、图5的实例方法500等)的任何其它方法块(或步骤)。
在关于图7和图8A到图8J论述的实例实施方案中，将功能裸片背面向下粘着到载体(例如，到其金属图案等)，例如，用背对载体的此裸片的互连结构。注意，本发明的范围不限于此。举例来说，在其它实例实施方案中，可将功能裸片正面向下粘着到载体(例如，到其金属图案等)，例如，用面向载体的此功能裸片中的一或多个的互连结构。现将论述将功能裸片的正面粘着到载体的非限制性实例实施方案。
图9展示根据本发明的各种方面的制造电子装置(例如，半导体封装等)的实例方法900的流程图。实例方法900可(例如)与本文中论述的任何其它实例方法(例如，图1的实例方法100、图3的实例方法300、图5的实例方法500、图7的实例方法700等)共享任何或所有特性。图10A到图10K展示说明根据本发明的各种方面的实例电子装置(例如，电子封装等)和制造实例电子装置的实例方法的横截面图。图10A到图10K可(例如)说明在图9的方法900的各种块(或步骤)处的实例电子装置。现将一起论述图9和图10A到图10K。应注意，在不脱离本发明的范围的情况下，方法900的实例块的次序可变化。
实例方法900在块905处开始执行。块905可(例如)与图1中展示的实例方法100的块105、与图3中展示的实例方法300的块305、与图5中展示的实例方法500的块505、与图7中展示的实例方法700的块705等共享任何或所有特性。
实例方法900可在块910处包括接收和/或制造多个功能裸片。块910可(例如)与图1中展示的实例方法100的块110、与图3中展示的实例方法300的块310、与图5中展示的实例方法500的块510、与图7中展示的实例方法700的块710等共享任何或所有特性。
实例方法900可在块915处包括接收和/或制造一或多个连接裸片。块915可(例如)与图1中展示的实例方法100的块115、与图3中展示的实例方法300的块315、与图5中展示的实例方法500的块515、与图7中展示的实例方法700的块715等共享任何或所有特性。
实例方法900可在块918处包括接收和/或制造载体。块918可(例如)与图1中展示的实例方法100的块120、与图5中的展示的实例方法500的块518、与图7中展示的实例方法700的块718等共享任何或所有特性。
实例方法900可在块920处包括将功能裸片粘着到载体(例如，到其金属图案、到其RD结构等)。块920可(例如)与图5中展示的实例方法500的块525(例如，将功能裸片附着到载体(和/或RD结构))、与图1中展示的实例方法100的块125(例如，将功能裸片附着到载体)、与图7中展示的实例方法700的块720等共享任何或所有特性。块920的各种实例方面呈现于图10A-1和图10A-2处。
功能裸片1001到1004可(例如)接收为个别裸片。并且，举例来说，功能裸片1001到1004可接收于单一晶片(例如，如在210A等处所展示)上，功能裸片1001到1004可接收于多个相应晶片(例如，如在210B和210C等处所展示)上等等。在按晶片形式接收功能裸片中的一个或两个的情境中，可从晶片单切功能裸片。注意，如果功能裸片1001到1004中的任何者接收于单一MPW(例如，如在210A等处所展示)上，那么可从晶片单切此功能裸片作为附着的集合(例如，与硅连接)。
功能裸片1001到1004可附着到金属图案1023(其可(例如)与图8B且本文中论述的金属图案823共享任何或所有特性)。在图10A-1处展示的实例实施方案1020a中，功能裸片1001到1004附着到金属图案1023。如本文中所论述，金属图案1023可包括单一金属层、包括多个介电和传导层的多层信号分布结构、衬垫或其它互连结构等。
举例来说，第一功能裸片1001(和其它功能裸片1002到1004)的第一裸片互连结构1014可机械和电连接到金属图案1023的相应互连结构(例如，衬垫、迹线、焊盘、凸块、柱、支柱等)。
此类互连结构可按多种方式中的任何者连接。举例来说，可通过焊接执行连接。在实例实施方案中，第一裸片互连结构1014和/或金属图案1023的对应的互连结构可包括可被回焊以执行连接的焊料盖(或凸块或球或其它焊料结构)。此类焊料盖可(例如)通过大量回焊、热压缩结合(TCB)等来回焊。在另一实例实施方案中，连接可通过直接金属到金属(例如，铜到铜等)结合而非利用焊料来执行。此类连接的实例提供于2015年12月8日申请且题为“用于金属结合的短暂界面梯度结合(TransientInterfaceGradientBondingforMetalBonds)”的美国专利申请案第14/963,037号和2016年1月6日申请且题为“具有互锁金属到金属结合的半导体产品和用于制造其的方法
(SemiconductorProductwithInterlockingMetal-to-MetalBondsandMethodforManufacturingT hereof)”的美国专利申请案第14/989,455号中，所述专利申请案中的每一个的全部内容在此被以引用的方式并入本文中。可利用多种技术中的任一者将第一裸片互连结构1014附着到金属图案1023(例如，大量回焊、热压缩结合(TCB)、直接金属到金属金属间结合、传导性粘合剂等)。
在将第一功能裸片1001(和其它功能裸片1002到1004)的第一裸片互连结构1014连接到金属图案1023后，金属图案1023可在金属图案1023的与其上定位第一功能裸片1001的侧相对的侧上提供第一功能裸片1001(和其它功能裸片1002到1004)的第一裸片互连结构1014与金属图案1023的相应互连结构之间的电连接性。
如本文中所论述，可将底填充料应用于功能裸片1001到1004与金属图案1023之间。在利用预先应用的底填充料(PUF)的情境中，可在将第一裸片互连结构附着到金属图案前将此PUF应用到金属图案和/或功能裸片。并且，举例来说，可在此附着后形成底填充料(例如，毛细管底填充料、经模制底填充料等)。如图10A-2的实例实施方案1020b中所展示，底部填充材料1024(例如，本文中论述的任何底部填充材料等)可完全或部分覆盖金属图案1023的顶部侧。底部填充材料1024也可(例如)包围功能裸片1001到1004和/或金属图案1023的第一互连结构1014，覆盖功能裸片1001到1004的底部侧，和/或覆盖功能裸片1001到1004的侧表面的至少一部分(或全部)。囊封材料1024可(例如)填充功能裸片1001到1004的邻近裸片之间的间隙的至少一部分(或全部)。
应注意，可在功能裸片1001到1004中的任一者的附着之间执行测试工艺。在此情境中，如本文中所论述，可在此(类)测试前在功能裸片1001到1004中的任一者或全部与金属图案1023之间(和/或在功能裸片1001到1004的任何邻近对之间)应用底填充料。注意，金属图案1023可(例如)包括迹线以在此测试中利用。在实例情境中，在已通过电测试后，接着可附着下一个功能裸片(例如，具有或无底填充料)。
还应注意到，虽然本文中的说明大体将功能裸片1001到1004(和其互连结构)呈现为类似地定大小和成形，但此对称性并非必需的。举例来说，功能裸片1001到1004可具有不同的相应形状和大小，可具有不同类型的和/或数目个互连结构等。
另外应注意，虽然图9和图10A到图10K的本文中的论述大体聚焦于耦合到单一金属图案(或载体)的四个功能裸片，但本发明的范围不限于此。举例来说，任何数目个功能裸片(例如，两个裸片、三个裸片、五个裸片等)可耦合到单一金属图案(或载体)。并且，举例来说，可在单一模块或封装中利用任何数目个金属图案(和附着到其的裸片)。
一般来说，块920可包括将功能裸片附着到载体(例如，到其金属图案、到其RD结构等)。因此，本发明的范围不应受到此附着的任何特定方式的特性或此功能裸片、载体、金属图案、附着或互连结构等的任何特定特性限制。
实例方法900可在块922处包括囊封。块920可包括以多种方式中的任何者执行此囊封，本文中提供其非限制性实例。块922的各种实例方面呈现于图10B-1和图10B-2处。块922可(例如)与本文中论述的其它囊封步骤(例如，图1中展示的实例方法100的块130、图3的实例方法300的块330、图5的实例方法500的块530等)共享任何或所有特性。
块922可(例如)包括执行晶片(或面板)级模制工艺。如本文中所论述，在单切个别模块前，本文中论述的工艺步骤中的任一者或全部可在面板或晶片级执行。参看图10B-1处展示的实例实施方案1022a，囊封材料1026'可覆盖金属图案1023的顶部侧、底填充料1024的暴露的部分、功能裸片1001到1004的顶部侧、功能裸片1001到1004的侧表面的至少部分等。
虽然展示囊封材料1026'(如图10B-1中所展示)覆盖功能裸片1001到1004的顶部侧，但此类顶部侧中的任一者或全部可从囊封材料1026(如图10B-2中所展示)暴露。块922可(例如)包括原始形成具有暴露的裸片顶部侧的囊封材料1026(例如，利用薄膜辅助模制技术、裸片-密封件模制技术等)，形成囊封材料1026'接着为变薄工艺以使囊封材料足够变薄以暴露功能裸片1001到1004中的任一者或全部的顶部侧，形成囊封材料1026'接着为变薄工艺以使囊封材料变薄但仍使囊封材料1026'的一部分覆盖功能裸片1001到1004中的任一者或全部的顶部侧等。在实例实施方案中，块922可包括使囊封材料1026'和功能裸片1001到1004中的任一者或全部的背面变薄(或平坦化)，因此提供囊封材料1026与功能裸片1001到1004的顶表面的共面性。
一般来说，块922可包括囊封。因此，本发明的范围不应受到执行此囊封的任何特定方式或囊封材料或其配置的任何特定类型的特性限制。
实例方法900可在块932处包括附着第二载体。块932可(例如)与本文中论述(例如，关于图1中展示的实例方法100的块120、关于图5中展示的实例方法500的块520、关于图7中展示的实例方法700的块720等)的任何载体附着共享任何或所有特性。块932的各种实例方面呈现于图10C处。
如图10C的实例实施方案1032中所展示，第二载体1031可附着到囊封材料1026的顶部侧和/或功能裸片1001到1004的顶部侧。注意，组合件在此时点可仍然呈晶片(或面板)形式。载体1031可包括多种特性中的任何者。举例来说，载体1031可包括玻璃载体、硅(或半导体)载体、金属载体等。块932可包括以多种方式中的任何者附着载体1031。举例来说，块932可包括使用粘合剂、使用机械连接机构、使用真空附着等附着载体1031。
一般来说，块932可包括附着第二载体。因此，本发明的范围不应受附着载体的任何特定方式的特性或载体的任何特定类型的特性限制。
实例方法900可在块935处包括去除第一载体。块935可(例如)与图7中展示的实例方法700的块735共享任何或所有特性。并且，举例来说，块935可与本文中论述(例如，关于图1中展示的实例方法100的块135、关于图5中展示的实例方法500的块535等)的任何载体去除工艺共享任何或所有特性。块935的各种实例方面呈现于图10D处。
举例来说，图10D的实例实施方案1035展示去除的第一载体1021(例如，与图10C的实例实施方案1032相比)。块935可包括以多种方式中的任何者(例如，研磨、蚀刻、化学机械平坦化、剥落、剪切、热或激光释放等)执行此载体去除。
一般来说，块935可包括去除第一载体。因此，本发明的范围不应受去除载体的任何特定方式的特性或载体的任何特定类型的特性限制。
实例方法900可在块962处包括使金属图案凸起。块962可(例如)与本文中论述(例如，关于在连接裸片和/或功能裸片上的互连结构的形成、关于在再分布结构和/或金属图案上的互连结构的形成等)的任何互连结构形成工艺共享任何或所有特性。块962的各种实例方面呈现于图10E处。
图10E处展示的实例实施方案1062包括形成于金属图案1023的底部侧(由在块935处的第一载体的去除而暴露的金属图案1023的底部侧)上的凸块图案1037。块962可(例如)包括以多种方式中的任何者形成凸块图案(例如，凸块图案1037等)。举例来说，块962可包括对金属图案1023执行晶片凸起。块962可(例如)包括形成传导凸块或球(例如，焊接凸块或球)、金属柱或支柱(例如，铜柱或支柱，具有或无焊料盖)、电线(例如，电线结合的电线等)、衬垫、焊盘等。块962可(例如)包括以多种方式中的任何者(例如，电镀、球掉落、胶合或印刷和/或回焊等)形成此类特征。
一般来说，块962可包括使金属图案凸起(或大体形成互连结构)。因此，本发明的范围不应受到执行此凸起(或互连结构形成)的任何特定方式的特性或凸块(或互连结构)的任何特定类型的特性限制。
实例方法900可在块972处包括将连接裸片粘着(或附着)到凸起的金属图案。块972可(例如)与图5中展示的实例方法500的块520、与图1中展示的实例方法100的块120等共享任何或所有特性。块972也可(例如)与块920(例如，粘着连接裸片而非功能裸片等)共享任何或所有特性。块972的各种实例方面呈现于图10F-1和图10F-2处。
举例来说，第一连接裸片1016'-1(和其它连接裸片1016'-2和1016'-3)的裸片互连结构可机械和电连接到金属图案1023的相应互连特征(例如，衬垫、迹线、焊盘、凸块、柱、支柱等)。
此类互连结构可按多种方式中的任何者连接。举例来说，可通过焊接执行连接。在实例实施方案中，裸片互连结构和/或金属图案1023的对应的互连结构可包括可被回焊以执行连接的焊料盖(或其它焊料结构)。此类焊料盖可(例如)通过大量回焊、热压缩结合(TCB)等来回焊。在另一实例实施方案中，连接可通过直接金属到金属(例如，铜到铜等)结合而非利用焊料来执行。此类连接的实例提供于2015年12月8日申请且题为“用于金属结合的短暂界面梯度结合(TransientInterfaceGradientBondingforMetalBonds)”的美国专利申请案第14/963,037号和2016年1月6日申请且题为“具有互锁金属到金属结合的半导体产品和用于制造其的方法(SemiconductorProductwithInterlockingMetal-to-MetalBondsandMethodforManufacturingT hereof)”的美国专利申请案第14/989,455号中，所述专利申请案中的每一个的全部内容在此被以引用的方式并入本文中。可利用多种技术中的任一种将裸片互连结构附着到金属图案1023(例如，大量回焊、热压缩结合(TCB)、直接金属到金属金属间结合、传导性粘合剂等)。
如实例实施方案1072a中所展示，第一连接裸片1016'-1的互连结构连接到金属图案1023的相应互连结构。随着被连接，第一连接裸片1016'-1经由金属图案1023(或RD结构等)提供第一功能裸片1001与第二功能裸片1002的各种互连结构之间的电连接。类似地，第二连接裸片1016'-2提供第二功能裸片1002与第三功能裸片1003之间的电连接，且第三连接裸片1016'-3提供第三功能裸片1003与第四功能裸片1004之间的电连接。
如图10F-1中所展示，展示连接裸片1016'具有比将在完成的电子装置中存在的外观尺寸厚的外观尺寸。连接裸片1016'可(例如)在稍后工艺被变薄。然而，注意，连接裸片1016'可在块972处的粘着前形成，具有其最终所要的厚度。
可在连接裸片(1016'-1、1016'-2和/或1016'-3)与金属图案1023之间应用底填充料。在利用预先应用的底填充料(PUF)的情境中，可在将裸片互连结构耦合到金属图案前将此PUF应用到金属图案2013和/或连接裸片(1016'-1、1016'-2和/或1016'-3)。并且，举例来说，可在此附着后形成底填充料(例如，毛细管底填充料、经模制底填充料等)。如图10F-2的实例实施方案1072b中展示，底部填充材料1073(例如，本文中论述的任何底部填充材料等)可完全或部分覆盖金属图案1023的底部侧。底部填充材料1073也可(例如)包围连接裸片(1016'-1、1016'-2和/或1016'-3)的互连结构，覆盖连接裸片(1016'-1、1016'-2和/或1016'-3)的顶部侧，和/或覆盖连接裸片(1016'-1、1016'-2和/或1016'-3)的侧表面的至少一部分(或全部)。囊封材料1073可(例如)填充连接裸片(1016'-1、1016'-2和/或1016'-3)中的邻近裸片之间的间隙的至少一部分(或全部)。举例来说，囊封材料1073可从直接在连接裸片(1016'-1、1016'-2和/或1016'-3)与金属图案1023之间的区域侧向延伸。
注意，虽然将实例连接裸片(1016'-1、1016'-2和1016'-3)展示为双侧连接裸片(例如，与图6的实例连接裸片616a、图8的实例连接裸片816a等相似)，但本发明的范围不限于此。举例来说，此实例连接裸片(1016'-1、1016'-2和1016'-3)中的任一者或全部可为单侧(例如，与图6的实例连接裸片616a、图8的实例连接裸片816a等相似)。
一般来说，块972可包括将连接裸片粘着(或附着)到凸起的金属图案。因此，本发明的范围不应受执行此附着的任何特定方式的特性或附着机构的任何特定类型的特性限制。
实例方法900可在块982处包括去除连接裸片载体材料。块982可(例如)与图7的实例方法700的块735(例如，其实例也展示于图8F处)共享任何或所有特性。块982也可(例如)与本文中论述(例如，关于图1中展示的实例方法100的块135、图5中展示的实例方法500的块535等)的任何载体(或载体材料)去除工艺步骤共享任何或所有特性。块982的各种实例方面呈现于图10G处。
块982可(例如)包括通过研磨、蚀刻、化学机械平坦化、剥落、剪切、热或激光粘合剂释放等来执行此材料去除。
举例来说，在图10G中展示的实例实施方案1082中，展示实例连接裸片(1016-1、1016-2和1016-3)相对于图10F中展示的实例连接裸片(1016'-1、1016'-2和1016'-3)变薄(或平坦化等)。在实例实施方案1082(例如，具有双侧连接裸片的实例实施方案)中，展示实例连接裸片(1016-1、1016-2和1016-3)具有暴露的底部侧互连结构。此类暴露的互连结构可(例如)在稍后工艺步骤耦合到衬底或其它装置。
一般来说，块982可包括去除连接裸片载体(或块状)材料。因此，本发明的范围不应受执行此去除的任何特定方式的特性或正被去除的材料的任何特定类型的特性限制。
实例方法900可在块984处包括去除第二载体。块984可(例如)与本文中论述的任何载体去除步骤共享任何或所有特性。举例来说，块984可与图1的实例方法100的块135共享任何或所有特性。并且，举例来说，块984可与图5中展示的实例方法500的块535、图7中展示的实例方法700的块735和/或770等共享任何或所有特性。块984的各种实例方面展示于图10H中。
举例来说，图10H中展示的实例实施方案1084不包含图10I中展示的实例实施方案1082的第二载体1031。
一般来说，块984可包括去除第二载体。因此，本发明的范围不应受到执行此载体去除的任何特定方式的特性或正被去除的载体或载体材料的任何特定类型的特性限制。
实例方法900可以在块985处包括单切。块985可(例如)与图1中展示的实例方法100的块155、与图3中展示的实例方法300的块355、与图5中展示的实例方法500的块555、与图7中展示的实例方法700的块755等共享任何或所有特性。块985的各种实例方面呈现于图10I处。
如本文中所论述，本文中展示的实例组合件可形成于包含多个此类组合件(或模块)的晶片或面板上。在此实例实施方案中，可单切(或切块)晶片或面板以形成个别组合件(或模块)。在图10I的实例实施方案1085中展示实例锯线(或单切线)1086。在于块984处去除块状载体(或载体材料)的展示的实例实施方案中，仅需要对金属图案1023(或金属载体)和/或囊封材料1026执行此单切(例如，锯切、切割、破坏、切块等)。注意，在另一实例实施方案中，也可切割底部填充材料1024。由于块状载体(或载体材料)被去除，因此在各种实例实施方案中，其可重新使用。另外，此去除可增强在块985处的单切工艺的效率。
一般来说，块985可包括单切。因此，本发明的范围应不受到任何特定单切方式限制。
实例方法900可在块987处包括粘着(或附着)到衬底。块987可(例如)与图7中展示的实例方法700的块760共享任何或所有特性。块987可(例如)与本文中论述的粘着(或附着)步骤中的任何者(例如，附着互连结构、附着裸片背面等)共享任何或所有特性。块987的各种实例方面呈现于图10J处。块987可(例如)包括以多种方式中的任何者执行此附着，本文中提供其非限制性实例。
衬底1088可包括多种特性中的任何者，本文中提供其非限制性实例。举例来说，衬底1088可包括封装衬底、插入件、母板、印刷电线板等。衬底1088可(例如)包括无芯衬底、有机衬底、陶瓷衬底等。衬底1088可(例如)包括形成于半导体(例如，硅等)衬底、玻璃或金属衬底、陶瓷衬底等上的一或多个介电层(例如，有机和/或无机介电层)和/或传导层。衬底1088可(例如)与图6B-1和图6B-2的RD结构646(646a或646b)、与图6A-2和图6A-4的RD结构698(698a或698b)、与图2C的RD结构298等共享任何或所有特性。衬底1088可(例如)包括个别封装衬底或可包括耦合在一起的多个衬底(例如，在面板或晶片中)，其以后可被单切。
在图10J中展示的实例实施方案1087中，块987可包括将在块962处形成于金属图案1023上的互连结构(或凸块)焊接(例如，利用大量回焊、热压缩结合、激光焊接等)到衬底1088的相应衬垫(例如，接合垫、迹线、焊盘等)，和/或将连接裸片(1016-1、1016-2和/或1016-3)的底部侧上的互连结构(或凸块)焊接到衬底1088的相应衬垫(例如，接合垫、迹线、焊盘等)。
一般来说，块987包括将在块985单切的组合件(或模块)粘着(或附着)到衬底。因此，本发明的范围不应受粘着(或附着)的任何特定类型或任何特定粘着(或附着)结构的特性限制。
实例方法900可在块989处包括在衬底与在块987处粘着到其的组合件(或模块)之间的底部填充。块989可(例如)与图7中展示的实例方法700的块780共享任何或所有特性。块989也可(例如)与块920(例如，其底部填充方面，例如，如在图10A-2等处所展示)共享任何或所有特性。块989的各种实例呈现于图10K处。
块989可包括以多种方式中的任何者执行此底部填充，本文中提供其非限制性实例。举例来说，块989可包括在于块987处执行粘着后执行毛细管或注入的底填充料工艺。并且，举例来说，在利用预先应用的底填充料(PUF)的情境中，可将此PUF在此粘着前应用到衬底、金属图案和/或其互连结构。块989也可包括利用经模制底部填充工艺来执行此底部填充。
如图10K的实例实施方案1089中所展示，底部填充材料1091(例如，本文中论述的任何底部填充材料等)可完全或部分覆盖衬底1088的顶部侧。底部填充材料1091也可(例如)包围金属图案1023与衬底1088之间和连接裸片1016与衬底1088之间的互连结构。底部填充材料1091可(例如)覆盖金属图案1023的底部侧和连接裸片1016的底部侧。底部填充材料1091也可(例如)覆盖连接裸片1016的侧表面和/或在连接裸片1016与金属图案1023之间的底填充料1073的暴露的侧表面。底部填充材料1091可(例如)覆盖金属图案1023的侧表面、底填充料1024和/或囊封材料1026。
一般来说，块989包括底部填充。因此，本发明的范围不应受底部填充的任何特定类型或任何特定底部填充材料的特性限制。
实例方法900可在块990处包括执行继续的处理。此继续的处理可包括多种特性中的任何者。举例来说，块990可包括将实例方法900的执行流返回到其任一块。并且，举例来说，块990可包括将实例方法900的执行流动引导到本文中论述(例如，关于图1的实例方法100、图3的实例方法300、图5的实例方法500、图7的实例方法700等)的任一其它方法块(或步骤)。
在本文中论述(例如，关于图5的实例方法500等)的各种实例中，组合件可附着到再分布(RD)结构，其中RD结构可在将各种组件耦合到RD结构前形成于载体中。在此类实例实施方案中的任一者中，RD结构可取而代之直接形成于组合件上，而非形成于载体上且接着附着到组合件。此实施方案的实例展示于图11中。
图11展示根据本发明的各种方面的制造电子装置(例如，半导体封装等)的实例方法1100的流程图。实例方法1100可(例如)与本文中论述的任一其它实例方法(例如，图1的实例方法100、图3的实例方法300、图5的实例方法500、图7的实例方法700、图9的实例方法900等)共享任何或所有特性。图12A到图12M展示说明根据本发明的各种方面的实例电子装置(例如，电子封装等)和制造实例电子装置的实例方法的横截面图。图12A到图12M可(例如)说明在图11的方法1100的各种块(或步骤)处的实例电子装置。现将一起论述图11和图12A到图12M。应注意，在不脱离本发明的范围的情况下，方法1100的实例块的次序可变化。
实例方法1100在块1105处开始执行。块1105可(例如)与图1中展示的实例方法100的块105、与图3中展示的实例方法300的块305、与图5中展示的实例方法500的块505、与图7中展示的实例方法700的块705、与图9中展示的实例方法900的块905等共享任何或所有特性
实例方法1100可在块1110处包括接收和/或制造多个功能裸片。块1110可(例如)与图1中展示的实例方法100的块110、与图3中展示的实例方法300的块310、与图5中展示的实例方法500的块510、与图7中展示的实例方法700的块710等共享任何或所有特性。
实例方法1100可在块1115处包括接收和/或制造一或多个连接裸片。块1115可(例如)与图1中展示的实例方法100的块115、与图3中展示的实例方法300的块315、与图5中展示的实例方法500的块515、与图7中展示的实例方法700的块715、与图9中展示的实例方法900的块915等共享任何或所有特性。
实例方法1100可在块1118处包括接收和/或制造载体。块1118可(例如)与图7中展示的实例方法700的块718共享任何或所有特性。块1118也可(例如)与图1中展示的实例方法100的块120、与图5中展示的实例方法500的块518、图9中展示的实例方法900的块918等共享任何或所有特性。块1118的各种实例呈现于图12A处且在本文中论述。
实例载体1218可(例如)与本文中论述的任一载体(例如，图2D的实例载体221、图6B-1和图6B-2的实例载体621a和621b、图8B的实例载体819等)共享任何或所有特性。举例来说，载体1218可全部由在稍后工艺步骤被完全去除的临时(或虚设)材料形成。并且，举例来说，载体1218可包括其上形成金属图案(或RD结构)的块状载体部分。另外，举例来说，载体1218可包括其上形成图案的块状载体部分。
图12A的实例载体1218(例如)展示具有其上形成(或定位)金属图案1223的块状载体部分1221。金属图案1223可满足多种用途中的任一者。举例来说，如本文中所论述(例如，关于块120等)，金属图案1223可包括对准特征(例如，基准点、轮廓等)以辅助裸片(例如，连接裸片、功能裸片等)在其上的准确放置。并且，举例来说，金属图案1223可包括裸片(例如，功能裸片、连接裸片等)可附着(至少临时)到的衬垫(或迹线，或焊盘，或其它互连结构等)。并且，举例来说，金属图案1223可包括足够稳定(或强或刚性)以充当工件载体(甚至在去除块状载体部分1221后)的厚度。金属图案1223在本文中也可被称作金属载体。另外，举例来说，金属图案1223可包括在去除块状载体部分1221后与最终组合件保留在一起的信号布线(例如，完整或部分RD结构)。
一般来说，块1118可包括接收和/或制造载体。因此，本发明的范围不应受制造此载体的任何特定方式的特性或此载体的任何特定特性限制。
实例方法1100可在块1120处包括将功能裸片粘着到载体(例如，到其金属图案、到其RD结构等)。块1120可(例如)与图9中展示的实例方法900的块920共享任何或所有特性。块1120也可(例如)与图5中展示的实例方法500的块525(例如，将功能裸片附着到载体(和/或RD结构))、与图1中展示的实例方法100的块125(例如，将功能裸片附着到载体)等共享任何或所有特性。块1120的各种实例方面呈现于图12B处。
功能裸片1201到1204可(例如)接收为个别裸片。并且，举例来说，功能裸片1201到1204可接收于单一晶片(例如，如在210A等处所展示)上，功能裸片1201到1204可接收于多个相应晶片(例如，如在210B和210C等处所展示)上等等。在按晶片形式接收功能裸片中的一个或两个的情境中，可从晶片单切功能裸片。注意，如果功能裸片1201到1204中的任何者接收于单一MPW(例如，如在210A等处所展示)上，那么可从晶片单切此功能裸片作为附着的集合(例如，与硅连接)。
功能裸片1201到1204可附着到金属图案1223(其可(例如)与图10A-1的金属图案1023、图8B的金属图案823、本文中论述的任一金属图案或RD结构等共享任何或所有特性)。在图12B中展示的实例实施方案1220中，功能裸片1201到1204附着到金属图案1223的相应衬垫(例如，衬垫、焊盘、迹线、支柱、柱、凸块、互连结构等)。如本文中所论述，金属图案1223可包括单一金属层、包括多个介电和传导层的多层信号分布结构、衬垫或其它互连结构等。
举例来说，第一功能裸片1201(和其它功能裸片1202到1204)的第二裸片互连结构1214可机械和电连接到金属图案1223的相应互连结构(例如，衬垫、迹线、焊盘、凸块、柱、支柱等)。
此类互连结构可按多种方式中的任何者连接。举例来说，可通过焊接执行连接。在实例实施方案中，第二裸片互连结构1214和/或金属图案1223的对应的互连结构可包括可被回焊以执行连接的焊料盖(或凸块或球或其它焊料结构)。此类焊料盖可(例如)通过大量回焊、热压缩结合(TCB)等来回焊。在另一实例实施方案中，连接可通过直接金属到金属(例如，铜到铜等)结合而非利用焊料来执行。此类连接的实例提供于2015年12月8日申请且题为“用于金属结合的短暂界面梯度结合(TransientInterfaceGradientBondingforMetalBonds)”的美国专利申请案第14/963,037号和2016年1月6日申请且题为“具有互锁金属到金属结合的半导体产品和用于制造其的方法(SemiconductorProductwithInterlockingMetal-to-MetalBondsandMethodforManufacturingT hereof)”的美国专利申请案第14/989,455号中，所述专利申请案中的每一个的全部内容在此被以引用的方式并入本文中。可利用多种技术中的任一者将第二裸片互连结构1214附着到金属图案1223(例如，大量回焊、热压缩结合(TCB)、直接金属到金属金属间结合、传导性粘合剂等)。
如本文中所论述，可在功能裸片1201到1204与金属图案1223和/或载体1221之间应用底填充料。在利用预先应用的底填充料(PUF)的情境中，可在将第一裸片互连结构附着到金属图案前将此PUF应用到金属图案和/或功能裸片。并且，举例来说，可在此附着后形成底填充料(例如，毛细管底填充料、经模制底填充料等)。在图12B的实例实施方案1220中，此底填充料可(例如)包围第二互连结构1214且覆盖功能裸片1201到1204的底部侧的邻近部分，同时使第一互连结构1213暴露(例如，用于稍后连接到连接裸片等)。
应注意，虽然本文中的说明大体将功能裸片1201到1204(和其互连结构)呈现为类似地定大小和成形，但此对称性并非必需的。举例来说，功能裸片1201到1204可具有不同的相应形状和大小，可具有不同相应类型的和/或数目个互连结构等。
另外应注意，虽然图11和图12A到图12M的本文中的论述大体聚焦于耦合到单一金属图案(或载体)的四个功能裸片，但本发明的范围不限于此。举例来说，任何数目个功能裸片(例如，两个裸片、三个裸片、五个裸片等)可耦合到单一金属图案(或载体)。并且，举例来说，可在单一模块或封装中利用任何数目个金属图案(和附着到其的裸片)。
一般来说，块1120可包括将功能裸片附着到载体(例如，到其金属图案、到其RD结构等)。因此，本发明的范围不应受到此附着的任何特定方式的特性或此功能裸片、载体、金属图案、附着或互连结构等的任何特定特性限制。
实例方法1100可在块1132处包括附着第二载体。块1132可(例如)与本文中论述(例如，关于图9的实例方法900的块932、关于图1中展示的实例方法100的块120、关于图5中展示的实例方法500的块520、关于图7中展示的实例方法700的块720等)的任何载体附着共享任何或所有特性。块1132的各种实例方面呈现于图12C处。
如图12C的实例实施方案1232中所展示，第二载体1227可附着到功能裸片1201到1204的顶部侧。注意，组合件在此时点可仍呈晶片(或面板)形式。载体1231可包括多种特性中的任何者。举例来说，载体1231可包括玻璃载体、硅(或半导体)载体、金属载体等。载体1231可(例如)包括柔顺表面(或柔顺耦合层，例如，粘合层)，例如，以适应功能组件高度的差。块1132可包括以多种方式中的任何者附着载体1231。举例来说，块1132可包括使用粘合剂、使用机械连接机构、使用真空附着等附着载体1231。
一般来说，块1132可包括附着第二载体。因此，本发明的范围不应受附着载体的任何特定方式的特性或载体的任何特定类型的特性限制。
实例方法1100可在块1135处包括去除第一载体。块1135可(例如)与图9中展示的实例方法900的块935和/或与图7中展示的实例方法700的块735共享任何或所有特性。块1135也可(例如)与本文中论述(例如，关于图1中展示的实例方法100的块135、关于图5中展示的实例方法500的块535等)的任何载体去除工艺共享任何或所有特性。块1135的各种实例方面呈现于图12D处。
举例来说，图12D的实例实施方案1235展示去除的第一载体1221(或块状载体材料)(例如，与图12C的实例实施方案1232相比)。块1135可包括以多种方式中的任何者(例如，研磨、蚀刻、化学机械平坦化、剥落、剪切、热或激光释放等)执行此载体去除。注意，虽然不是必需的，但附着到第二互连结构1214的金属图案1223(或其部分)可仍然保留。此保留的金属图案1223可(例如)稍后去除或可并入到最终封装内。
一般来说，块1135可包括去除第一载体。因此，本发明的范围不应受去除载体的任何特定方式的特性或载体的任何特定类型的特性限制。
实例方法1100可在块1137处包括将连接裸片粘着(或附着)到功能裸片。块1137可(例如)与图3中展示的实例方法700的块725、与图3中展示的实例方法300的块320等共享任何或所有特性。块1137也可(例如)与图1中展示的实例方法100的块125(例如，关于连接裸片与功能裸片之间的附着)、与块525(例如，关于连接裸片与功能裸片之间的附着)等共享任何或所有特性。块1137的各种实例方面呈现于图12E处。
举例来说，在图12E处展示的实例实施方案1237中，第一功能裸片1201和第二功能裸片1202的第一裸片互连结构1213可机械和电连接到第一连接裸片1216-1'的相应连接裸片互连结构。第一功能裸片1201的第一裸片互连结构1213(例如，在第一功能裸片1201的右侧)可连接到此类连接裸片互连结构的左部分，且第二功能裸片1202的第一裸片互连结构1213(例如，在第二功能裸片1202的左侧)可连接到此类连接裸片互连结构的右部分。
此类互连结构可以多种方式中的任何者连接，本文中提供其非限制性实例，例如，关于如关于图1和图2(例如，图2E)论述的第一裸片互连结构213和连接裸片互连结构217。可(例如)利用本文中论述的多种附着技术中的任何者耦合此类互连结构。
在第一功能裸片1201和第二功能裸片1202的第一裸片互连结构1213到第一连接裸片1216-1'的连接后，第一连接裸片1216-1'提供第一功能裸片1201的第一裸片互连结构1213与第二功能裸片1202的相应第一裸片互连结构1213之间的电连接性。
如本文中所论述，可或可不提供第一裸片互连结构1213与连接裸片1216-1的背面之间的电连接性。举例来说，虽然将实例第一连接裸片1216-1说明为单侧连接裸片(例如，在背面上不具有电互连结构)，但如在本文中的其它实例实施方案中展示，连接裸片1216中的任一者可为双侧(例如，提供连接裸片1216的第一侧上的互连结构与连接裸片1216的第二侧上的互连结构之间的电连接性)。
如同电连接第一功能裸片1201与第二功能裸片1202的第一连接裸片1216-1'，第二连接裸片1216-2'可类似地提供第二功能裸片1202与第三功能裸片1203之间的连接，且第三连接裸片1216-3'可类似地提供第三功能裸片1203与第四功能裸片1204之间的连接。
在于块1137处将连接裸片附着到功能裸片后(或前或同时)，底填充料可形成于连接裸片与功能裸片之间和/或功能裸片的邻近者之间。此底填充料可包括多种特性中的任何者。举例来说，底填充料可包括毛细管底部填充材料、预先应用的底部填充材料、经模制底部填充材料等。此底部填充可以多种方式中的任何者执行，本文中提供其非限制性实例。举例来说，可利用毛细管底填充料、预先应用的底填充料、注入的底填充料、其任何组合等执行此底部填充。举例来说，在实例实施方案中，可利用第一类型的底填充料(例如，预先应用的底填充料，例如，非传导膏等)填充于功能裸片之间，且可利用毛细管底填充料填充于功能裸片与连接裸片之间。此底部填充的实例实施方案827a和827b提供于图8E-1和图8E-2处。如实例实施方案827a和827b中所展示，底部填充材料828可形成于连接裸片816与功能裸片801到804之间和/或功能裸片801到804的任何或所有邻近对之间。此底部填充的任何或所有方面可(例如)在块1137处执行。
一般来说，块1137可包括将连接裸片粘着(或附着)到功能裸片。因此，本发明的范围不应受执行此附着的任何特定方式的特性或附着机构的任何特定类型限制。
实例方法1100可在块1139处包括囊封。块1139的各种实例方面呈现于图12F处。块1139可(例如)与图3中展示的实例方法300的块330共享任何或所有特性。块1139可(例如)与本文中论述(例如，关于图1中展示的实例方法100的块130、关于图5中展示的实例方法500的块530、关于图7中展示的实例方法700的块780、关于图9中展示的实例方法900的块989、关于关于本文中论述的粘着(或附着)步骤论述的底部填充中的任何者等)的囊封和/或底部填充中的任何者共享任何或所有特性。
如图12F中所展示，形成覆盖功能裸片1201到1204的各种部分、连接裸片1216'、和第二载体1227的在功能裸片1201到1204之间的部分、从功能裸片1201到1204和附接到其的金属图案1223(如果存在)突出的第二互连结构1214、第一互连结构1213和在功能裸片1201到1204与连接裸片1216'之间的其它互连结构等的囊封物1231'(或囊封材料)。囊封物1231'可包括环氧模制化合物或多种材料中的任何者。举例来说，囊封物1231'可包括聚合物、聚合物复合材料(例如，环氧树脂与填料、环氧丙烯酸酯与填料或聚合物与填料)等。
囊封物1231'可以多种方式中的任何者形成。举例来说，块1139可包括转移模制囊封物1231'。并且，举例来说，块1139可包括压缩模制囊封物1231'。在底填充料已形成于至少功能裸片1201到1204与连接裸片1216'之间的实例实施方案中，可利用压缩模制或转移模制用囊封材料1231'覆盖此底填充料的部分。
如图12F中说明的实例430中所展示，囊封物1231'也可(例如)覆盖连接裸片1216'的侧表面和背表面。囊封物1231'也可(例如)覆盖功能裸片1201到1204的前表面(或活性)表面。注意，虽然展示囊封物1231'覆盖连接裸片1216'的顶部侧(或背面)，但连接裸片1216'的顶部侧可从囊封物1231'暴露。举例来说，在实例实施方案中，囊封物1231'的顶表面可与连接裸片1216的顶表面共平面。此共面性可(例如)形成于原始囊封物形成期间，或可通过随后变薄或平坦化(例如，如本文中将在块1140论述)形成。
注意，在实例实施方案中，底填充料1231'可包围第一裸片互连结构1213和对应的连接裸片互连结构(和/或底填充料，如果存在)，且囊封物1231'可包围第二裸片互连结构1214(和底填充料，如果存在)。举例来说，囊封物1231'可不具有物理性质(例如，填料直径等)以有效地在功能裸片1201到1204与连接裸片1216'之间底部填充，和/或用以形成囊封物1231'的工艺可不具有有效地执行此底部填充的能力。在此类情况下，可形成底填充料和囊封物两者。
一般来说，块1139可包括囊封裸片。因此，本发明的范围不应受到执行此囊封和/或底部填充的任何特定方式的特性或此囊封物和/或底填充料的任何特定特性限制。
实例方法1100可在块1140处包括研磨。举例来说，块1140可包括囊封物、金属层、裸片互连结构和/或连接裸片。块1140的各种实例方面呈现于图12G处。块1140可(例如)与图3的实例方法300的块340共享任何或所有特性。块1140可(例如)与本文中论述(例如，关于图1中展示的实例方法100的140等)的任何或所有研磨或平坦化步骤共享任何或所有特性。
虽然研磨大体呈现为实例，但块1140可(例如)包括以多种方式中的任何者(例如，以机械方式、以机械方式/以化学方式(CMP)、蚀刻等)执行变薄(或平坦化)。
块1140可(例如)包括执行此研磨以暴露功能裸片1201到1204的第二裸片互连结构1214的端部，以去除金属图案1223的其余部分，等等。并且，举例来说，块1140可包括将连接裸片1216'和囊封物1231'研磨到其所要的厚度。并且，举例来说，块1140可包括研磨第二裸片互连结构1214以平坦化其端面以用于随后处理步骤。
块1140也可包括研磨(或变薄)囊封物1231'，从而导致囊封物1231，和研磨(或变薄)连接裸片1216'，从而导致连接裸片1216。举例来说，即使在某一程度上变薄，仍可已使连接裸片1216'的厚度足够大以确保连接裸片1216'的安全处置和连接裸片1216'到功能裸片1201到1204的结合。既然连接裸片1216'由囊封物1231'和到功能裸片的附着和/或由底填充料(如果存在)另外保护，那么可去除来自连接裸片1216'的背面材料。注意，在利用单侧连接裸片的实例实施方案中，可使至少一些块状支撑材料(例如，硅)用于薄连接裸片1216的继续的结构支撑。
在提出的实例中，块1140导致第二裸片互连结构1214的端面、薄连接裸片1216的背面与囊封物1231的经研磨表面共平面。
一般来说，块1140可包括研磨(或变薄或平坦化)(例如)囊封物、裸片互连结构和/或连接裸片。因此，本发明的范围不应受到执行此研磨(或变薄或平坦化)的任何特定方式的特性限制，也不应受到被研磨(或被变薄或被平坦化)组件的任何特定特性限制。
实例方法1100可在块1145处包括形成再分布结构(RDS或RD结构)。块1145的各种实例方面呈现于图12H处。块1145可(例如)与图1中展示的实例方法100的块145共享任何或所有特性。举例来说，再分布结构1246(例如，介电层和/或传导层等)和/或其形成可与再分布结构246(例如，介电层247和/或传导层248等)和/或其形成共享任何或所有特性。并且，举例来说，块1245可与图3中展示的实例方法300的块345、图5中展示的实例方法500的块518等共享任何或所有特性。块1145可(例如)与用于形成再分布结构(或信号分布结构)的本文中的任一实例工艺步骤共享任何或所有特性。
实例方法1100可在块1150处包括在再分布结构上形成互连结构。块1150的各种实例方面呈现于图12I处。块1150可(例如)与图1中展示且本文中论述的实例方法100的块150共享任何或所有特性。举例来说，衬垫1251和互连结构1252和/或其形成可与衬垫251和互连结构252和/或其形成共享任何或所有特性。块1150可(例如)与用于形成互连结构的本文中的任一实例工艺步骤共享任何或所有特性。
实例方法1100可在块1152处包括去除第二载体(例如，在块1132附着的第二载体)。块1152可(例如)与本文中论述的任一载体去除步骤共享任何或所有特性。举例来说，块1152可与图1的实例方法100的块135共享任何或所有特性。并且，举例来说，块1152可与图5中展示的实例方法500的块535、与图7中展示的实例方法700的块735和/或770、与图9中展示的实例方法900的块984等共享任何或所有特性。块1152的各种实例方面展示于图12J中。
块1152可(例如)包括以多种方式中的任何者去除第二载体，其非限制性实例在本文中论述(例如，研磨、化学机械平坦化、蚀刻、剥落、剪切、施加热量或激光或其它形式的能量以释放粘合剂等)。举例来说，图12J中展示的实例实施方案1252不包含图12I中展示的实例实施方案1250的第二载体1227。
一般来说，块1152可包括去除第二载体。因此，本发明的范围不应受到执行此载体去除的任何特定方式的特性或正被去除的载体或载体材料的任何特定类型的特性限制。
实例方法1100可在块1155处包括单切组合件(或模块或封装或其部分)。块1155的各种实例方面呈现于图12K处。块1155可(例如)与图1中展示且本文中论述的实例方法100的块155共享任何或所有特性。举例来说，切割线1286(或单切线)和/或沿着此切割线1286的单切可与切割线256(或单切线)和/或沿着此切割线256的单切共享任何或所有特性。块1155可(例如)与本文中提供的任何或所有单切实例共享任何或所有特性。
一般来说，块1155可包括单切。因此，本发明的范围不应受执行此单切的任何特定方式的特性或单切的组件的任何特定类型的特性限制。
实例方法1100可在块1187处包括粘着(或附着)到衬底。块1187可(例如)与图9中展示的实例方法900的块987、图7中展示的实例方法700的块760等共享任何或所有特性。块1187可(例如)与本文中论述的粘着(或附着)步骤中的任一者(例如，附着互连结构、附着裸片背面等)共享任何或所有特性。块1187的各种实例方面呈现于图12L处。块1187可(例如)包括以多种方式中的任何者执行此附着，本文中提供其非限制性实例。
衬底1288可包括多种特性中的任何者，本文中提供其非限制性实例。举例来说，衬底1288可包括封装衬底、插入件、母板、印刷电线板等。衬底1288可(例如)包括无芯衬底、有机衬底、陶瓷衬底等。衬底1288可(例如)包括形成于半导体(例如，硅等)衬底、玻璃或金属衬底、陶瓷衬底等上的一或多个介电层(例如，有机和/或无机介电层)和/或传导层。衬底1288可(例如)与图6B-1和图6B-2的RD结构646(646a或646b)、与图6A-2和图6A-4的RD结构698(698a或698b)、与图2C的RD结构298等共享任何或所有特性。衬底1288可(例如)包括个别封装衬底或可包括耦合在一起的多个衬底(例如，在面板或晶片中)，其以后可被单切。
在图12L中展示的实例实施方案1287中，块1287可包括将在块1150处形成于RD结构1246上的互连结构1264(或凸块)焊接(例如，利用大量回焊、热压缩结合、激光焊接等)到衬底1288的相应互连结构1264(例如，衬垫、迹线、焊盘、柱、支柱等)。
一般来说，块1187包括将在块1155单切的组合件(或模块)粘着(或附着)到衬底。因此，本发明的范围不应受粘着(或附着)的任何特定类型或任何特定粘着(或附着)结构的特性限制。
实例方法1100可在块1189处包括在衬底与在块1187安装到其的组合件(或模块)之间的底部填充。块1189可(例如)与图9中展示的实例方法900的块989和/或与图7中展示的实例方法700的块780共享任何或所有特性。块1189也可(例如)与本文中论述的任何底部填充工艺步骤共享任何或所有特性。
块1189可包括以多种方式中的任何者执行此底部填充，本文中提供其非限制性实例。举例来说，块1189可包括在于块1187处执行粘着后执行毛细管或注入的底填充料工艺。并且，举例来说，在利用预先应用的底填充料(PUF)的情境中，可将此PUF在此粘着前应用到衬底、金属图案和/或其互连结构。。块1189也可包括利用经模制底部填充工艺来执行此底部填充。
如图12M的实例实施方案1289中所展示，底部填充材料1291(例如，本文中论述的任何底部填充材料等)可完全或部分覆盖衬底1288的顶部侧。底部填充材料1291也可(例如)包围RD结构1246与衬底1288之间的互连结构1264。底部填充材料1291可(例如)覆盖RD结构1246的底部侧。底部填充材料1291也可(例如)覆盖RD结构1246的侧表面和/或囊封材料(例如，如在块1139处形成)。
一般来说，块1189包括底部填充。因此，本发明的范围不应受底部填充的任何特定类型或任何特定底部填充材料的特性限制。
实例方法1100可在块1190处包括执行继续的处理。此继续的处理可包括多种特性中的任何者。举例来说，块1190可包括将实例方法1100的执行流返回到其任一块。并且，举例来说，块1190可包括将实例方法1100的执行流引导到本文中论述(例如，关于图1的实例方法100、图3的实例方法300、图5的实例方法500、图7的实例方法700、图9的实例方法900等)的任一其它方法块(或步骤)。
如本文中所论述，可将功能裸片和连接裸片粘着到衬底，例如，在多芯片模块配置中。此类配置的非限制性实例展示于图13和图14中。
图13展示根据本发明的各种方面的实例电子装置1300的俯视图。实例电子装置1300可(例如)与本文中论述的任何或所有电子装置共享任何或所有特性。举例来说，功能裸片(1311和1312)、连接裸片1320和衬底1330可分别与本文中论述的任何或所有功能裸片、连接裸片和/或衬底共享任何或所有特性。
图14展示根据本发明的各种方面的实例电子装置的俯视图。实例电子装置1400可(例如)与本文中论述的任何或所有电子装置共享任何或所有特性。举例来说，功能裸片(功能裸片1到功能裸片10)、连接裸片(连接裸片1到连接裸片10)和衬底1430可与本文中论述的任何或所有功能裸片、连接裸片和/或衬底共享任何或所有特性。
本文中的论述包含展示半导体装置组合件(或封装)的各种部分和/或其制造方法的众多说明性图。为了说明清晰性，这些图并未展示每一实例组合件的所有方面。本文中提出的实例组合件中的任何者可与本文中提出的任何或所有其它组合件共享任何或所有特性。
总之，本发明的各种方面提供一种半导体封装结构和一种用于制造半导体封装的方法。作为非限制性实例，本发明的各种方面提供各种半导体封装结构，和其制造方法，所述半导体封装结构包括在多个其它半导体裸片之间投送电信号的连接裸片。虽然已经参照某些方面和实例描述了前述内容，但是所属领域的技术人员应理解，在不脱离本发明的范围的情况下，可进行各种改变并可用等效物取代。另外，在不脱离本发明的范围的情况下，可进行许多修改以使特定情况或材料适应本发明的教示。因此，希望本发明不限于所揭示的特定实例，而是本发明将包含属于所附权利要求书的范围的所有实例。

Claims (20)

1.一种电子装置，其包括：
信号分布结构，其包括顶部信号分布结构侧和底部信号分布结构侧，并且包括：
信号分布结构介电层；
第一信号分布结构导体；以及
第二信号分布结构导体；
连接裸片，其包括：
顶部连接裸片侧，其包括第一连接裸片互连结构和电耦合到所述第一连接裸片互连结构的第二连接裸片互连结构；以及
底部连接裸片侧，其耦合到所述顶部信号分布结构侧；
第一半导体裸片，其包括：
第一半导体裸片的第一互连结构，其耦合到所述第一连接裸片互连结构；以及
第一半导体裸片的第二互连结构，其耦合到所述第一信号分布结构导体；以及
第二半导体裸片，其包括：
第二半导体裸片的第一互连结构，其耦合到所述第二连接裸片互连结构；以及
第二半导体裸片的第二互连结构，其耦合到所述第二信号分布结构导体。
2.根据权利要求1所述的电子装置，其中整个所述顶部信号分布结构侧是在相同平面中。
3.根据权利要求1所述的电子装置，其包括单一连续介电材料层，所述单一连续介电材料层横向地围绕并且垂直地覆盖所述连接裸片。
4.根据权利要求1所述的电子装置，其包括：
第一介电层，其直接接触并且覆盖所述连接裸片；以及
第二介电层，其直接接触并且覆盖所述信号分布结构。
5.根据权利要求1所述的电子装置，其包括单一连续介电材料层，所述单一连续介电材料覆盖所述顶部信号分布结构侧，并且包括：
第一部分，其直接垂直地设置在所述连接裸片和所述第一半导体裸片之间；
第二部分，其直接垂直地设置在所述连接裸片和所述第二半导体裸片之间；
第三部分，其直接垂直地设置在所述信号分布结构和所述第一半导体裸片之间，但是不直接垂直地设置在所述连接裸片和所述第一半导体裸片之间；
第四部分，其直接垂直地设置在所述信号分布结构和所述第二半导体裸片之间，但是不直接垂直地设置在所述连接裸片和所述第二半导体裸片之间；
第五部分，其覆盖所述第一半导体裸片的顶侧；以及
第六部分，其覆盖所述第二半导体裸片的顶侧。
6.根据权利要求1所述的电子装置，其包括传导层，所述传导层耦合到所述底部连接裸片侧以及耦合到所述顶部信号分布结构侧。
7.根据权利要求1所述的电子装置，其中在所述第一半导体裸片的底侧和所述顶部连接裸片侧之间的第一垂直距离是不同于在所述第一半导体裸片的所述底侧和所述顶部信号分布结构侧之间的第二垂直距离。
8.根据权利要求1所述的电子装置，所述第一半导体裸片的所述第一互连结构包括第一金属柱；并且所述第一半导体裸片的所述第二互连结构包括第二金属柱，所述第二金属柱是至少两倍宽于所述第一金属柱。
9.根据权利要求1所述的电子装置，其中所述连接裸片包括:
半导体衬底；
传导层，其在所述半导体衬底上；以及
无机介电层，其在所述传导层上且包括：
第一孔隙，通过所述第一孔隙暴露所述传导层的第一部分；以及
第二孔隙，通过所述第二孔隙暴露所述传导层的第二部分，
其中所述第一连接裸片互连结构通过所述第一孔隙电连接到所述传导层的所述第一部分，且所述第二连接裸片互连结构通过所述第二孔隙电连接到所述传导层的所述第二部分。
10.根据权利要求1所述的电子装置，其中所述信号分布结构包括衬底，所述衬底包括陶瓷及/或玻璃。
11.根据权利要求1所述的电子装置，其中：
所述第一半导体裸片的所述第一互连结构直接连接到所述第一连接裸片互连结构；
所述第一半导体裸片的所述第二互连结构直接连接到所述第一信号分布结构导体；
所述第二半导体裸片的所述第一互连结构直接连接到第二连接裸片互连结构；以及
所述第二半导体裸片的所述第二互连结构直接连接到所述第二信号分布结构导体。
12.一种电子装置，其包括：
信号分布结构，其包括:信号分布结构介电层、第一信号分布结构导体、第二信号分布结构导体和第三信号分布结构导体；
第一连接裸片，其包括：
顶部第一连接裸片侧，其包括第一连接裸片的第一互连结构和电耦合到所述第一连接裸片的所述第一互连结构的第一连接裸片的第二互连结构；以及
底部第一连接裸片侧，其耦合到所述信号分布结构的顶侧；
第二连接裸片，其包括：
顶部第二连接裸片侧，其包括第二连接裸片的第一互连结构和电耦合到所述第二连接裸片的所述第一互连结构的第二连接裸片的第二互连结构；以及
底部第二连接裸片侧，其耦合到所述信号分布结构的顶侧；
第一半导体裸片，其包括：
第一半导体裸片的第一互连结构，其耦合到所述第一连接裸片的所述第一互连结构；
第一半导体裸片的第二互连结构，其耦合到所述第一信号分布结构导体；以及
第一半导体裸片的第三互连结构，其耦合到所述第二连接裸片的所述第一互连结构；
第二半导体裸片，其包括：
第二半导体裸片的第一互连结构，其耦合到所述第一连接裸片的所述第二互连结构；以及
第二半导体裸片的第二互连结构，其耦合到所述第二信号分布结构导体；
第三半导体裸片，其包括：
第三半导体裸片的第一互连结构，其耦合到所述第二连接裸片的所述第二互连结构；以及
第三半导体裸片的第二互连结构，其耦合到所述第三信号分布结构导体。
13.根据权利要求12所述的电子装置，其中：
所述第一连接裸片和所述第二半导体裸片被设置朝向所述第一半导体裸片的第一横向侧；以及
所述第二连接裸片和所述第三半导体裸片被设置朝向所述第一半导体裸片的相对于所述第一横向侧的第二横向侧。
14.根据权利要求12所述的电子装置，其中：
所述第一半导体裸片包含处理器裸片；
所述第二半导体裸片包含第一存储器裸片；以及
所述第三半导体裸片包含第二存储器裸片。
15.根据权利要求12所述的电子装置，其包括单一连续介电材料层，所述单一连续介电材料层横向地围绕并且垂直地覆盖所述第一连接裸片、所述第二连接裸片、所述第一半导体裸片、所述第二半导体裸片以及所述第三半导体裸片。
16.一种用于制造电子装置的方法，所述方法包括:
提供连接裸片，其耦合到信号分布结构，其中:
所述信号分布结构具有顶部信号分布结构侧和底部信号分布结构侧，并且包括:
信号分布结构介电层；
第一信号分布结构导体；以及
第二信号分布结构导体；并且
所述连接裸片具有顶部连接裸片侧和耦合到所述顶部信号分布结构侧的底部连接裸片侧，并且包括:
第一连接裸片互连结构，其在所述顶部连接裸片侧上；以及
第二连接裸片互连结构，其在所述顶部连接裸片侧上且电耦合到所述第一连接裸片互连结构；
提供第一半导体裸片，其耦合到所述信号分布结构并且耦合到所述连接裸片，其中所述第一半导体裸片包括:
第一半导体裸片的第一互连结构，其耦合到所述第一连接裸片互连结构；以及
第一半导体裸片的第二互连结构，其耦合到所述第一信号分布结构导体；并且
提供第二半导体裸片，其耦合到所述信号分布结构并且耦合到所述连接裸片，其中所述第二半导体裸片包括:
第二半导体裸片的第一互连结构，其耦合到所述第二连接裸片互连结构；以及
第二半导体裸片的第二互连结构，其耦合到所述第二信号分布结构导体。
17.根据权利要求16所述的方法，其包括形成单一连续介电材料层，所述单一连续介电材料层覆盖所述顶部信号分布结构侧并且包括:
第一部分，其直接垂直地设置在所述连接裸片和所述第一半导体裸片之间；
第二部分，其直接垂直地设置在所述连接裸片和所述第二半导体裸片之间；
第三部分，其直接垂直地设置在所述信号分布结构和所述第一半导体裸片之间，但是不直接垂直地设置在所述连接裸片和所述第一半导体裸片之间；
第四部分，其直接垂直地设置在所述信号分布结构和所述第二半导体裸片之间，但是不直接垂直地设置在所述连接裸片和所述第二半导体裸片之间；
第五部分，其覆盖所述第一半导体裸片的顶侧；以及
第六部分，其覆盖所述第二半导体裸片的顶侧。
18.根据权利要求16所述的方法，其中有传导层耦合到所述底部连接裸片侧以及耦合到所述顶部信号分布结构侧。
19.根据权利要求16所述的方法，其中有在所述第一半导体裸片的底侧和所述顶部连接裸片侧之间的第一垂直距离，所述第一垂直距离是不同于在所述第一半导体裸片的所述底侧和所述顶部信号分布结构侧之间的第二垂直距离。
20.根据权利要求16所述的方法，其中所述第一半导体裸片的所述第一互连结构包括第一金属柱；所述第一半导体裸片的所述第二互连结构包括第二金属柱，所述第二金属柱是至少两倍宽于所述第一金属柱。
CN201910468358.XA 2016-01-27 2016-09-28 电子装置 Active CN110176445B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910468358.XA CN110176445B (zh) 2016-01-27 2016-09-28 电子装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201662287544P 2016-01-27 2016-01-27
US62/287,544 2016-01-27
US15/207,186 US9653428B1 (en) 2015-04-14 2016-07-11 Semiconductor package and fabricating method thereof
US15/207,186 2016-07-11
CN201910468358.XA CN110176445B (zh) 2016-01-27 2016-09-28 电子装置
CN201610862236.5A CN107017238B (zh) 2016-01-27 2016-09-28 电子装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201610862236.5A Division CN107017238B (zh) 2016-01-27 2016-09-28 电子装置

Publications (2)

Publication Number Publication Date
CN110176445A true CN110176445A (zh) 2019-08-27
CN110176445B CN110176445B (zh) 2023-09-01

Family

ID=59262003

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201621090692.4U Withdrawn - After Issue CN206322692U (zh) 2016-01-27 2016-09-28 电子装置
CN201610862236.5A Active CN107017238B (zh) 2016-01-27 2016-09-28 电子装置
CN201910468358.XA Active CN110176445B (zh) 2016-01-27 2016-09-28 电子装置

Family Applications Before (2)

Application Number Title Priority Date Filing Date
CN201621090692.4U Withdrawn - After Issue CN206322692U (zh) 2016-01-27 2016-09-28 电子装置
CN201610862236.5A Active CN107017238B (zh) 2016-01-27 2016-09-28 电子装置

Country Status (4)

Country Link
US (1) US10032748B2 (zh)
KR (2) KR102616760B1 (zh)
CN (3) CN206322692U (zh)
TW (2) TWI652778B (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI652778B (zh) * 2016-01-27 2019-03-01 艾馬克科技公司 半導體封裝以及其製造方法
US10008454B1 (en) * 2017-04-20 2018-06-26 Nxp B.V. Wafer level package with EMI shielding
US11031285B2 (en) * 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
TWI654727B (zh) * 2017-11-09 2019-03-21 上海兆芯集成電路有限公司 晶片封裝方法
CN116798983A (zh) 2017-12-29 2023-09-22 英特尔公司 具有通信网络的微电子组件
US10700051B2 (en) * 2018-06-04 2020-06-30 Intel Corporation Multi-chip packaging
CN109560057A (zh) * 2018-11-16 2019-04-02 华进半导体封装先导技术研发中心有限公司 一种多芯片倒装贴片三维集成封装结构及其制造方法
US11158607B2 (en) * 2018-11-29 2021-10-26 Apple Inc. Wafer reconstitution and die-stitching
TWI728561B (zh) * 2018-11-29 2021-05-21 台灣積體電路製造股份有限公司 半導體封裝件以及其製造方法
US11282761B2 (en) 2018-11-29 2022-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US11676941B2 (en) 2018-12-07 2023-06-13 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor package and fabricating method thereof
TWI770440B (zh) * 2018-12-07 2022-07-11 美商艾馬克科技公司 半導體封裝和其製造方法
US11145614B2 (en) * 2019-10-18 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11164817B2 (en) 2019-11-01 2021-11-02 International Business Machines Corporation Multi-chip package structures with discrete redistribution layers
US11094637B2 (en) 2019-11-06 2021-08-17 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
US11114410B2 (en) * 2019-11-27 2021-09-07 International Business Machines Corporation Multi-chip package structures formed by joining chips to pre-positioned chip interconnect bridge devices
CN111554618A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554623A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554613A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554617A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554616B (zh) * 2020-04-30 2023-07-18 通富微电子股份有限公司 一种芯片封装方法
CN111554620A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554632B (zh) * 2020-04-30 2022-10-28 通富微电子股份有限公司 一种芯片封装方法
CN111554621A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554628B (zh) * 2020-04-30 2023-05-16 通富微电子股份有限公司 一种芯片封装方法
CN111554625A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554619A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554612A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554622B (zh) * 2020-04-30 2023-07-14 通富微电子股份有限公司 一种芯片封装方法
CN111554626A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554629A (zh) * 2020-04-30 2020-08-18 通富微电子股份有限公司 一种芯片封装方法
CN111554624B (zh) * 2020-04-30 2022-10-28 通富微电子股份有限公司 一种芯片封装方法
US20220051989A1 (en) * 2020-08-12 2022-02-17 Advanced Micro Devices, Inc. Mixed density interconnect architectures using hybrid fan-out
KR20220022218A (ko) 2020-08-18 2022-02-25 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11538787B2 (en) * 2020-10-30 2022-12-27 Advanced Semiconductor Engineering, Inc. Method and system for manufacturing a semiconductor package structure
US11673830B2 (en) * 2020-11-11 2023-06-13 Applied Materials, Inc. Glass carrier cleaning using ozone
US12087734B2 (en) 2020-12-04 2024-09-10 Yibu Semiconductor Co., Ltd. Method for forming chip packages and a chip package having a chipset comprising a first chip and a second chip
CN112542392B (zh) * 2020-12-04 2021-10-22 上海易卜半导体有限公司 一种形成封装件的方法及封装件
US20220199535A1 (en) * 2020-12-18 2022-06-23 Intel Corporation Microelectronic structures including bridges
EP4020532A3 (en) * 2020-12-22 2022-11-23 Intel Corporation Assembly of 2xd module using high density interconnect bridges
US11735575B2 (en) * 2021-05-27 2023-08-22 International Business Machines Corporation Bonding of bridge to multiple semiconductor chips
CN116206986B (zh) * 2022-12-15 2024-01-30 湖南越摩先进半导体有限公司 芯片封装方法及封装结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1835229A (zh) * 2005-03-16 2006-09-20 索尼株式会社 半导体器件和制造半导体器件的方法
CN102148206A (zh) * 2010-03-29 2011-08-10 日月光半导体制造股份有限公司 半导体装置封装件及其制造方法
CN102460690A (zh) * 2009-06-24 2012-05-16 英特尔公司 多芯片封装和在其中提供管芯到管芯互连的方法
US20140174807A1 (en) * 2012-12-20 2014-06-26 Mihir K. Roy High density organic bridge device and method
US20150118794A1 (en) * 2013-10-25 2015-04-30 Bridge Semiconductor Corporation Semiconductor device with face-to-face chips on interposer and method of manufacturing the same
CN104733436A (zh) * 2013-12-18 2015-06-24 英特尔公司 具有嵌入式桥的集成电路封装

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794273B2 (en) * 2002-05-24 2004-09-21 Fujitsu Limited Semiconductor device and manufacturing method thereof
JP2004039867A (ja) * 2002-07-03 2004-02-05 Sony Corp 多層配線回路モジュール及びその製造方法
US8102663B2 (en) * 2007-09-28 2012-01-24 Oracle America, Inc. Proximity communication package for processor, cache and memory
US8064224B2 (en) * 2008-03-31 2011-11-22 Intel Corporation Microelectronic package containing silicon patches for high density interconnects, and method of manufacturing same
US8405228B2 (en) * 2009-03-25 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system with package underfill and method of manufacture thereof
US8288201B2 (en) * 2010-08-25 2012-10-16 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with discrete semiconductor components mounted under and over semiconductor die
US9245852B2 (en) 2011-09-08 2016-01-26 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection for 2.5D/3D integrated circuit systems
US9059179B2 (en) 2011-12-28 2015-06-16 Broadcom Corporation Semiconductor package with a bridge interposer
US8742576B2 (en) 2012-02-15 2014-06-03 Oracle International Corporation Maintaining alignment in a multi-chip module using a compressible structure
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US8546955B1 (en) 2012-08-16 2013-10-01 Xilinx, Inc. Multi-die stack package
US9190380B2 (en) * 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9349703B2 (en) * 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
KR20150135611A (ko) * 2014-05-22 2015-12-03 에스케이하이닉스 주식회사 멀티 칩 패키지 및 제조 방법
US9679830B2 (en) 2014-10-31 2017-06-13 Mediatek Inc. Semiconductor package
US10515939B2 (en) 2015-02-17 2019-12-24 Mediatek Inc. Wafer-level package having multiple dies arranged in side-by-side fashion and associated yield improvement method
US9653428B1 (en) 2015-04-14 2017-05-16 Amkor Technology, Inc. Semiconductor package and fabricating method thereof
US10438881B2 (en) * 2015-10-29 2019-10-08 Marvell World Trade Ltd. Packaging arrangements including high density interconnect bridge
TWI652778B (zh) * 2016-01-27 2019-03-01 艾馬克科技公司 半導體封裝以及其製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1835229A (zh) * 2005-03-16 2006-09-20 索尼株式会社 半导体器件和制造半导体器件的方法
CN102460690A (zh) * 2009-06-24 2012-05-16 英特尔公司 多芯片封装和在其中提供管芯到管芯互连的方法
CN102148206A (zh) * 2010-03-29 2011-08-10 日月光半导体制造股份有限公司 半导体装置封装件及其制造方法
US20140174807A1 (en) * 2012-12-20 2014-06-26 Mihir K. Roy High density organic bridge device and method
US20150118794A1 (en) * 2013-10-25 2015-04-30 Bridge Semiconductor Corporation Semiconductor device with face-to-face chips on interposer and method of manufacturing the same
CN104733436A (zh) * 2013-12-18 2015-06-24 英特尔公司 具有嵌入式桥的集成电路封装

Also Published As

Publication number Publication date
KR102616760B1 (ko) 2023-12-21
TWI701782B (zh) 2020-08-11
US20170271307A1 (en) 2017-09-21
TW201727853A (zh) 2017-08-01
TW201909361A (zh) 2019-03-01
CN206322692U (zh) 2017-07-11
CN107017238A (zh) 2017-08-04
CN107017238B (zh) 2019-06-14
KR20240004133A (ko) 2024-01-11
US10032748B2 (en) 2018-07-24
TWI652778B (zh) 2019-03-01
CN110176445B (zh) 2023-09-01
KR20170089746A (ko) 2017-08-04

Similar Documents

Publication Publication Date Title
CN107017238B (zh) 电子装置
US9653428B1 (en) Semiconductor package and fabricating method thereof
US10312220B2 (en) Semiconductor package and fabricating method thereof
US10784232B2 (en) Semiconductor package and fabricating method thereof
US9818684B2 (en) Electronic device with a plurality of redistribution structures having different respective sizes
TWI819767B (zh) 半導體封裝以及製造其之方法
TWI576927B (zh) 半導體裝置及其製造方法
CN108987380A (zh) 半导体封装件中的导电通孔及其形成方法
CN105374693A (zh) 半导体封装件及其形成方法
US11676941B2 (en) Semiconductor package and fabricating method thereof
TW200836311A (en) Semiconductor device package with multi-chips and method of the same
US20170170031A1 (en) Fan-Out Wafer-Level Packaging Using Metal Foil Lamination
TW202247368A (zh) 半導體裝置及其製造方法
CN111293112B (zh) 半导体封装和其制造方法
US20230154893A1 (en) Semiconductor package and fabricating method thereof
CN112349601A (zh) 芯片封装结构的制作方法
CN220934063U (zh) 集成电路封装
CN114256203A (zh) 半导体封装以及其制造方法
TW200939448A (en) Semiconductor device package structure with multi-chips and method of the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240823

Address after: Singapore City

Patentee after: Anrely Technology Singapore Holdings Pte. Ltd.

Country or region after: Singapore

Address before: 2045 Temple East Road, Innovation Circle, Arizona 85284, USA

Patentee before: AMKOR TECHNOLOGY, Inc.

Country or region before: U.S.A.

TR01 Transfer of patent right