CN111554612A - 一种芯片封装方法 - Google Patents
一种芯片封装方法 Download PDFInfo
- Publication number
- CN111554612A CN111554612A CN202010365901.6A CN202010365901A CN111554612A CN 111554612 A CN111554612 A CN 111554612A CN 202010365901 A CN202010365901 A CN 202010365901A CN 111554612 A CN111554612 A CN 111554612A
- Authority
- CN
- China
- Prior art keywords
- main chip
- chip
- main
- signal transmission
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims abstract description 36
- 230000008054 signal transmission Effects 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 229910000679 solder Inorganic materials 0.000 claims description 15
- 239000004033 plastic Substances 0.000 claims description 8
- 239000010410 layer Substances 0.000 description 37
- 238000010586 diagram Methods 0.000 description 30
- 238000000465 moulding Methods 0.000 description 9
- 238000002161 passivation Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本申请公开了一种芯片封装方法,包括:分别将第一主芯片和第二主芯片的功能面与封装基板电连接,其中,第一主芯片和第二主芯片的信号传输区相邻设置;在封装基板上形成过孔,过孔与第一主芯片和第二主芯片的信号传输区的位置对应;将连接芯片设置在过孔内,且连接芯片的功能面与第一主芯片和第二主芯片的信号传输区电连接。本申请提供的芯片封装方法,能够降低封装成本,提高封装器件的性能。
Description
技术领域
本申请涉及半导体技术领域,特别是涉及一种芯片封装方法。
背景技术
现有的基于聚合物的2D封装技术是最基本、应用最广泛的封装形式,技术成熟,成本也较低,但是没有第三方向的连接,且线宽较大。近期发展起来的基于硅中介板的封装技术线宽较小,形成的封装器件的电性能和热传导性能均表现优异,但是成本较高,且硅材料脆性较高,导致封装器件的稳定性较低。因此,需要结合现有封装技术的优点,发展一种新的封装技术,能够降低成本,且形成的封装器件的性能优异。
发明内容
本申请主要解决的技术问题是提供一种芯片封装方法,能够降低封装成本,提高封装器件的性能。
为解决上述技术问题,本申请采用的一个技术方案是:
分别将第一主芯片和第二主芯片的功能面与封装基板电连接,其中,所述第一主芯片和所述第二主芯片的信号传输区相邻设置;在所述封装基板上形成过孔,所述过孔与所述第一主芯片和所述第二主芯片的信号传输区的位置对应;将连接芯片设置在所述过孔内,且连接芯片的功能面与所述第一主芯片和所述第二主芯片的所述信号传输区电连接。
其中,所述分别将第一主芯片和第二主芯片的功能面与封装基板电连接,之前,包括:在所述第一主芯片和所述第二主芯片的功能面上的非信号传输区的焊盘位置处形成第一导电柱,以及在所述第一主芯片和所述第二主芯片的功能面上的信号传输区的焊盘位置处形成第二导电柱。
或者,所述分别将第一主芯片和第二主芯片的功能面与封装基板电连接,之前,包括:在所述第一主芯片和所述第二主芯片的功能面上形成图案化的再布线层,所述再布线层的不同区域分别与所述第一主芯片和所述第二主芯片的信号传输区和非信号传输区的焊盘电连接;在对应所述非信号传输区和所述信号传输区的所述再布线层上分别形成第一导电柱和第二导电柱。
其中,所述形成所述第一导电柱和所述第二导电柱之后,所述分别将第一主芯片和第二主芯片的功能面与封装基板电连接之前,包括:在所述第一导电柱和所述第二导电柱远离所述第一主芯片和所述第二主芯片的一侧表面形成第一焊料;或者,在所述封装基板的一侧表面形成所述第一焊料。
其中,所述将连接芯片设置在所述过孔内,且连接芯片的功能面与所述第一主芯片和所述第二主芯片的所述信号传输区电连接,之前,包括:提供可移除的表面设置凹槽的载板,所述凹槽的深度等于所述第一主芯片的非功能面与所述封装基板靠近所述第一主芯片的一侧表面的距离,且所述凹槽可以容纳所述第一主芯片和所述第二主芯片;将所述第一主芯片和所述第二主芯片的非功能面与所述凹槽底部接触,所述封装基板靠近所述第一主芯片的一侧表面与所述载板接触。
其中,所述将连接芯片设置在所述过孔内,且连接芯片的功能面与所述第一主芯片和所述第二主芯片的所述信号传输区电连接,之后,包括:在所述连接芯片的功能面和所述第一主芯片与所述第二主芯片的功能面之间形成第一底填胶。
其中,所述在所述连接芯片的功能面和所述第一主芯片与所述第二主芯片的功能面之间形成第一底填胶,之后,包括:移除所述载板。
其中,所述移除所述载板之后,包括:在所述第一主芯片和所述第二主芯片的功能面与所述封装基板靠近所述第一主芯片和所述第二主芯片的一侧表面之间形成第二底填胶。
其中,所述形成所述第二底填胶之后,包括:在所述封装基板和所述第一底填胶上形成塑封层,所述塑封层覆盖所述第一主芯片和所述第二主芯片的侧面。
其中,所述将连接芯片设置在所述过孔内,且连接芯片的功能面与所述第一主芯片和所述第二主芯片的所述信号传输区电连接,之前,包括:在所述连接芯片的功能面的焊盘位置处分别形成第三导电柱。
本申请的有益效果是:区别于现有技术的情况,本申请提供的芯片封装方法对于主芯片的信号传输区和非信号传输区采用不同的连接方式:对于信号传输区,采用连接芯片连接两个主芯片,提高主芯片之间的信号传输速率,提高封装器件的性能;对于非信号传输区,采用普通的导电柱与封装基板连接,能够降低封装成本。
附图说明
为了更清楚地说明本申请实施方式中的技术方案,下面将对实施方式描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。其中:
图1为本申请芯片封装方法一实施方式的流程示意;
图2为图1中步骤S101对应的一实施方式的结构示意图;
图3为图1中步骤S101之前包括的步骤一实施方式的流程示意图;
图4为图3中步骤S201对应的一实施方式的结构示意图;
图5为图1中步骤S101之前包括的步骤另一实施方式的流程示意图;
图6a为图5中步骤S301对应的一实施方式的结构示意图;
图6b为图5中步骤S302对应的一实施方式的结构示意图;
图7为图1中步骤S101对应的另一实施方式的结构示意图;
图8为图1中步骤S102对应的一实施方式的结构示意图;
图9为图1中步骤S102对应的另一实施方式的结构示意图;
图10为图1中步骤S103对应的一实施方式的结构示意图;
图11为图1中步骤S103之前包括的步骤一实施方式的流程示意图;
图12a为图11中步骤S401对应的一实施方式的结构示意图;
图12b为图11中步骤S402对应的一实施方式的结构示意图;
图13为图1中步骤S103对应的另一实施方式的结构示意图;
图14为图1中步骤S103之后包括的步骤一实施方式对应的结构示意图;
图15为图1中步骤S103之后包括的步骤另一实施方式对应的结构示意图;
图16为图1中步骤S103之后包括的步骤另一实施方式对应的结构示意图;
图17为图1中步骤S103之后包括的步骤另一实施方式对应的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图,对本申请实施方式中的技术方案进行清楚、完整地描述,显然,所描述的实施方式仅仅是本申请一部分实施方式,而不是全部实施方式。基于本申请中的实施方式,本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式,都属于本申请保护的范围。
请参阅图1,图1为本申请芯片封装方法一实施方式的流程示意图,该芯片封装方法包括如下步骤:
S101,分别将第一主芯片和第二主芯片的功能面与封装基板电连接,其中,第一主芯片和第二主芯片的信号传输区相邻设置。
具体地,请参阅图2,图2为图1中步骤S101对应的一实施方式的结构示意图。分别将第一主芯片11和第二主芯片12的功能面110和120与与封装基板500电连接,其中,第一主芯片11和第二主芯片12的信号传输区200相邻设置。
在一个实施方式中,请参阅图3,图3为图1中步骤S101之前包括的步骤一实施方式的流程示意图,在步骤S101之前,即在分别将第一主芯片11和第二主芯片12的功能面110和120与封装基板500电连接之前,包括:
S201,在第一主芯片和第二主芯片的功能面上的非信号传输区的焊盘位置处形成第一导电柱,以及在第一主芯片和第二主芯片的功能面上的信号传输区的焊盘位置处形成第二导电柱。
具体地,请参阅图4,图4为图3中步骤S201对应的一实施方式的结构示意图。在第一主芯片11和第二主芯片12的功能面110和120上的非信号传输区300的焊盘位置处形成第一导电柱13,以及在第一主芯片11和第二主芯片12的功能面110和120上的信号传输区200的焊盘位置处形成第二导电柱14。第一导电柱13和第二导电柱14的材质可以为含铜的合金,电导率较高。
此外,形成第一导电柱13和第二导电柱14的时间点无先后限制,例如可以先形成第一导电柱13,也可以先形成第二导电柱14,也可以同时形成,本实施方式中优选同时形成。第一导电柱13和第二导电柱14可通过电镀等方式形成。例如,可以第一主芯片11和第二主芯片12的功能面110和120上形成图案化的掩膜层,掩膜层上设置有过孔,然后在过孔内形成第一导电柱13和第二导电柱14,最后去除掩膜层。第一导电柱13和第二导电柱14的高度无具体限制,本实施方式中,优选为高度相等。
进一步地,请继续参阅图4,在形成第一导电柱13和第二导电柱14之后,分别将第一主芯片11和第二主芯片12的功能面110和120与封装基板500电连接之前,可以在第一导电柱13和第二导电柱14远离第一主芯片11和第二主芯片12的一侧表面形成第一焊料15;或者,在封装基板500的一侧表面形成第一焊料。图4中示意性画出在在第一导电柱13和第二导电柱14远离第一主芯片11和第二主芯片12的一侧表面形成第一焊料15的情况。第一焊料15的材质为导电导热材料,便于后续与封装基板或是连接芯片电连接。
进一步地,请继续参阅图2,在形成第一导电柱13和第二导电柱14以及进一步形成第一焊料15之后,分别将第一主芯片11和第二主芯片12整体翻转,并执行步骤S101,即分别将第一主芯片11和第二主芯片12的功能面110和120与封装基板500电连接,其中,第一主芯片11和第二主芯片12的信号传输区200相邻设置,得到如图2所示的结构。第一主芯片11和第二主芯片12主要通过位于非信号传输区300的第一导电柱13与封装基板500电连接,位于信号传输区200的第二导电柱14可以与封装基板500电连接,也可以不与封装基板500电连接,图2中示意性画出第二导电柱14与封装基板500电连接的情况。
在另一个实施方式中,请参阅图5,图5为图1中步骤S101之前包括的步骤另一实施方式的流程示意图,在步骤S101之前,即在分别将第一主芯片和第二主芯片的功能面与封装基板电连接之前,还可以包括如下步骤:
S301,在第一主芯片和第二主芯片的功能面上形成图案化的再布线层,再布线层的不同区域分别与第一主芯片和第二主芯片的信号传输区和非信号传输区的焊盘电连接。
具体地,请参阅图6a,图6a为图5中步骤S301对应的一实施方式的结构示意图。在第一主芯片21和第二主芯片22的功能面210和220上形成图案化的再布线层26,再布线层26的不同区域分别与第一主芯片21和第二主芯片22的信号传输区200和非信号传输区300的焊盘电连接。
此外,在执行步骤S301时,可以先在第一主芯片21和第二主芯片22的功能面210和220上形成图案化的第一钝化层27,第一钝化层27对应第一主芯片21和第二主芯片22的功能面210和220上的焊盘位置处形成有第一过孔(未标示),进而在第一钝化层27上形成再布线层26,且再布线层26的不同区域透过第一钝化层27上的第一过孔分别与第一主芯片21和第二主芯片22的功能面210和220上的信号传输区200和非信号传输区300的焊盘电连接。
S302,在对应非信号传输区和信号传输区的再布线层上分别形成第一导电柱和第二导电柱。
具体地,请参阅图6b,图6b为图5中步骤S302对应的一实施方式的结构示意图。形成再布线层26之后,在对应非信号传输区300和信号传输区200的再布线层26上分别形成第一导电柱23和第二导电柱24。
此外,在执行步骤S302时,可以先在再布线层26远离第一主芯片21和第二主芯片22的一侧表面形成图案化的第二钝化层28,第二钝化层28对应再布线层26的位置形成有第二过孔(未标示),其中,第二过孔的位置与第一主芯片21和第二主芯片22的信号传输区200和非信号传输区300一一对应,进而在对应非信号传输区300的第二过孔内形成第一导电柱23,以及在对应信号传输区200的第二过孔内形成第二导电柱24。
进一步地,请继续参阅图6b,在形成第一导电柱23和第二导电柱24之后,分别将第一主芯片21和第二主芯片22的功能面210和220与封装基板600电连接之前,可以在第一导电柱23和第二导电柱24远离第一主芯片21和第二主芯片22的一侧表面形成第一焊料25;或者,在封装基板600的一侧表面形成第一焊料。图6b中示意性画出在在第一导电柱23和第二导电柱24远离第一主芯片21和第二主芯片22的一侧表面形成第一焊料25的情况。第一焊料25的材质为导电导热材料,便于后续与封装基板或是连接芯片电连接。
进一步地,请参阅图7,图7为图1中步骤S101对应的另一实施方式的结构示意图。在形成第一导电柱23和第二导电柱24以及进一步形成第一焊料25之后,分别将第一主芯片21和第二主芯片22整体翻转,并执行步骤S101,即分别将第一主芯片21和第二主芯片22的功能面210和220与封装基板600电连接,其中,第一主芯片21和第二主芯片22的信号传输区200相邻设置得到如图7所示的结构。第一主芯片21和第二主芯片22主要通过位于非信号传输区300的第一导电柱23与封装基板600电连接,位于信号传输区200的第二导电柱24可以与封装基板600电连接,也可以不与封装基板600电连接,图7中示意性画出第二导电柱24不与封装基板600电连接的情况。
S102,在封装基板上形成过孔,过孔与第一主芯片和第二主芯片的信号传输区的位置对应。
具体地,请参阅图8,图8为图1中步骤S102对应的一实施方式的结构示意图。在图2所示结构的基础上,在封装基板500上形成过孔,过孔与第一主芯片11和第二主芯片12的信号传输区200的位置对应。位于信号传输区200的第二导电柱14与过孔对应,方便后续与连接芯片电连接。
在另一实施方式中,请参阅图9,图9为图1中步骤S102对应的另一实施方式的结构示意图。在图7所示结构的基础上,在封装基板600上形成过孔,过孔与第一主芯片21和第二主芯片22的信号传输区200的位置对应。位于信号传输区200的第二导电柱24与过孔对应,方便后续与连接芯片电连接。
S103,将连接芯片设置在过孔内,且连接芯片的功能面与第一主芯片和第二主芯片的信号传输区电连接。
具体地,请参阅图10,图10为图1中步骤S103对应的一实施方式的结构示意图。在图8或者图9所示结构的基础上,此处以图8为例,将第一主芯片11和第二主芯片12与封装基板500电连接,并在封装基板500上形成过孔之后,先将图8所示的结构整体翻转,再将连接芯片31设置在封装基板500的过孔内,且连接芯片31的功能面310与第一主芯片11和第二主芯片12的信号传输区200电连接。在此之前,可以先在连接芯片31的功能面310的焊盘位置处分别形成第三导电柱32,以使连接芯片31通过第三导电柱32、第一焊料15和第二导电柱14与第一主芯片11和第二主芯片12的信号传输区200电连接。第三导电柱32的材质和形成方式与第一导电柱13类似,在此不再赘述。
在一个实施方式中,请参阅图11,图11为图1中步骤S103之前包括的步骤一实施方式的流程示意图,步骤S102之前包括如下步骤:
S401,提供可移除的表面设置凹槽的载板,凹槽的深度等于第一主芯片的非功能面与封装基板靠近第一主芯片的一侧表面的距离,且凹槽可以容纳第一主芯片和第二主芯片。
具体地,请结合图8参阅图12a,图12a为图11中步骤S401对应的一实施方式的结构示意图。提供可移除的表面设置凹槽的载板10,凹槽的深度h1等于第一主芯片11的非功能面111与封装基板500靠近第一主芯片11的一侧表面的距离h2(h2标示于图8中),且凹槽可以容纳第一主芯片11和第二主芯片12。其中,载板10由金属、塑料等硬性材质形成。
S402,将第一主芯片和第二主芯片的非功能面与凹槽底部接触,封装基板靠近第一主芯片的一侧表面与载板接触。
具体地,请参阅图12b,图12b为图11中步骤S402对应的一实施方式的结构示意图。提供载板10之后,先将图8所示的结构整体翻转,然后将第一主芯片11和第二主芯片12的非功能面111和121与载板10的凹槽底部接触,封装基板500靠近第一主芯片11的一侧表面与载板10接触。具体地,可使用双面胶等可移除胶将第一主芯片11和第二主芯片12的非功能面111和121黏贴于凹槽底部。由于凹槽的深度h1等于第一主芯片11的非功能面111与封装基板500靠近第一主芯片11的一侧表面的距离h2,封装基板500靠近第一主芯片11的一侧表面自然与载板10接触。在封装基板500和载板10的接触处可以不使用黏合介质,也可以使用双面胶等黏合介质使整个结构更加稳固,也便于后续步骤的执行。
在其他的实施方式中,凹槽的深度h1也可以大于第一主芯片11的非功能面111与封装基板500靠近第一主芯片11的一侧表面的距离h2,此时需要在第一主芯片11和第二主芯片12的非功能面111和121与凹槽底部之间增加粘结层,以使封装基板500靠近第一主芯片11的一侧表面与载板10接触,使整个结构更加稳固,也便于后续步骤的执行。
在另一实施方式中,请参阅图13,图13为图1中步骤S103对应的另一实施方式的结构示意图。在图9所示结构的基础上执行步骤S103,即将连接芯片41设置在封装基板600的过孔内,且连接芯片41的功能面410与第一主芯片21和第二主芯片22的信号传输区200电连接。
进一步地,请参阅图14,图14为图1中步骤S103之后包括的步骤一实施方式对应的结构示意图。以图10所示的结构为例,可以在连接芯片31的功能面310和第一主芯片11与第二主芯片12的功能面110和120之间形成第一底填胶33。第一底填胶33可以对第二导电柱14和第三导电柱32起保护作用,使第一主芯片11和第二主芯片12与连接芯片31之间的连接更加稳固。
进一步地,请参阅图15,图15为图1中步骤S103之后包括的步骤另一实施方式对应的结构示意图。形成第一底填胶33之后,可以先将图14所示的结构整体翻转,再移除载板10,得到如图15所示的结构。
进一步地,请参阅图16,图16为图1中步骤S103之后包括的步骤另一实施方式对应的结构示意图。移除载板10之后,在图15所示结构的基础上,在第一主芯片11和第二主芯片12的功能面110和120与封装基板500靠近第一主芯片11和第二主芯片12的一侧表面之间形成第二底填胶34。第二底填胶34可以对第一导电柱13起保护作用,使第一主芯片11和第二主芯片12与封装基板之间的连接更加稳固。
进一步地,请参阅图17,图17为图1中步骤S103之后包括的步骤另一实施方式对应的结构示意图。形成第二底填胶34之后,在图16所示结构的基础上,在封装基板500和第一底填胶33上形成塑封层35,塑封层35覆盖第一主芯片11和第二主芯片12的侧面。第一主芯片11和第二主芯片12的非功能面111和121可以从塑封层35中露出,也可以不露出。塑封层35的材质可以为环氧树脂等,可对第一主芯片11和第二主芯片12起到保护作用。
具体地,可以先在封装基板500和第一底填胶33上形成塑封层35,使其覆盖第一主芯片11和第二主芯片12的非功能面111和121;然后对塑封层35远离封装基板500的一侧表面进行研磨处理,以使得塑封层35的表面平整,并使第一主芯片11和第二主芯片12的非功能面111和121从塑封层35中露出;或者控制研磨处理过程,使塑封层35的表面平整,同时第一主芯片11和第二主芯片12的非功能面111和121不从塑封层35中露出。图15示意性画出第一主芯片11和第二主芯片12的非功能面111和121不从塑封层35中露出的情况。
上述移除载板、形成第二底填胶以及形成塑封层的过程相互之间的顺序没有限制,也可以不必全部执行,只执行其中的一个或者两个过程,均可以形成本申请芯片封装方法所形成的封装器件。
本实施方式最后形成的封装器件中,两个主芯片的信号传输区采用连接芯片进行连接,能够提高主芯片之间的信号传输速率,提高封装器件的性能;主芯片的非信号传输区则采用普通的导电柱与封装基板连接,能够降低封装成本。
以上所述仅为本申请的实施方式,并非因此限制本申请的专利范围,凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换,或直接或间接运用在其他相关的技术领域,均同理包括在本申请的专利保护范围内。
Claims (10)
1.一种芯片封装方法,其特征在于,所述芯片封装方法包括:
分别将第一主芯片和第二主芯片的功能面与封装基板电连接,其中,所述第一主芯片和所述第二主芯片的信号传输区相邻设置;
在所述封装基板上形成过孔,所述过孔与所述第一主芯片和所述第二主芯片的信号传输区的位置对应;
将连接芯片设置在所述过孔内,且连接芯片的功能面与所述第一主芯片和所述第二主芯片的所述信号传输区电连接。
2.根据权利要求1所述的芯片封装方法,其特征在于,所述分别将第一主芯片和第二主芯片的功能面与封装基板电连接,之前,包括:
在所述第一主芯片和所述第二主芯片的功能面上的非信号传输区的焊盘位置处形成第一导电柱,以及在所述第一主芯片和所述第二主芯片的功能面上的信号传输区的焊盘位置处形成第二导电柱。
3.根据权利要求1所述的芯片封装方法,其特征在于,所述分别将第一主芯片和第二主芯片的功能面与封装基板电连接,之前,包括:
在所述第一主芯片和所述第二主芯片的功能面上形成图案化的再布线层,所述再布线层的不同区域分别与所述第一主芯片和所述第二主芯片的信号传输区和非信号传输区的焊盘电连接;
在对应所述非信号传输区和所述信号传输区的所述再布线层上分别形成第一导电柱和第二导电柱。
4.根据权利要求2或者3所述的芯片封装方法,其特征在于,所述形成所述第一导电柱和所述第二导电柱之后,所述分别将第一主芯片和第二主芯片的功能面与封装基板电连接之前,包括:
在所述第一导电柱和所述第二导电柱远离所述第一主芯片和所述第二主芯片的一侧表面形成第一焊料;或者,在所述封装基板的一侧表面形成所述第一焊料。
5.根据权利要求4所述的芯片封装方法,其特征在于,所述将连接芯片设置在所述过孔内,且连接芯片的功能面与所述第一主芯片和所述第二主芯片的所述信号传输区电连接,之前,包括:
提供可移除的表面设置凹槽的载板,所述凹槽的深度等于所述第一主芯片的非功能面与所述封装基板靠近所述第一主芯片的一侧表面的距离,且所述凹槽可以容纳所述第一主芯片和所述第二主芯片;
将所述第一主芯片和所述第二主芯片的非功能面与所述凹槽底部接触,所述封装基板靠近所述第一主芯片的一侧表面与所述载板接触。
6.根据权利要求5所述的芯片封装方法,其特征在于,所述将连接芯片设置在所述过孔内,且连接芯片的功能面与所述第一主芯片和所述第二主芯片的所述信号传输区电连接,之后,包括:
在所述连接芯片的功能面和所述第一主芯片与所述第二主芯片的功能面之间形成第一底填胶。
7.根据权利要求6所述的芯片封装方法,其特征在于,所述在所述连接芯片的功能面和所述第一主芯片与所述第二主芯片的功能面之间形成第一底填胶,之后,包括:
移除所述载板。
8.根据权利要求7所述的芯片封装方法,其特征在于,所述移除所述载板之后,包括:
在所述第一主芯片和所述第二主芯片的功能面与所述封装基板靠近所述第一主芯片和所述第二主芯片的一侧表面之间形成第二底填胶。
9.根据权利要求8所述的芯片封装方法,其特征在于,所述形成所述第二底填胶之后,包括:
在所述封装基板和所述第一底填胶上形成塑封层,所述塑封层覆盖所述第一主芯片和所述第二主芯片的侧面。
10.根据权利要求1所述的芯片封装方法,其特征在于,所述将连接芯片设置在所述过孔内,且连接芯片的功能面与所述第一主芯片和所述第二主芯片的所述信号传输区电连接,之前,包括:
在所述连接芯片的功能面的焊盘位置处分别形成第三导电柱。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010365901.6A CN111554612A (zh) | 2020-04-30 | 2020-04-30 | 一种芯片封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010365901.6A CN111554612A (zh) | 2020-04-30 | 2020-04-30 | 一种芯片封装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN111554612A true CN111554612A (zh) | 2020-08-18 |
Family
ID=72007858
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010365901.6A Pending CN111554612A (zh) | 2020-04-30 | 2020-04-30 | 一种芯片封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN111554612A (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103887289A (zh) * | 2012-12-20 | 2014-06-25 | 英特尔公司 | 高密度互连器件及方法 |
CN107017238A (zh) * | 2016-01-27 | 2017-08-04 | 艾马克科技公司 | 电子装置 |
CN107104096A (zh) * | 2017-05-19 | 2017-08-29 | 华为技术有限公司 | 芯片封装结构及电路结构 |
US20200013667A1 (en) * | 2017-11-29 | 2020-01-09 | International Business Machines Corporation | Non-embedded silicon bridge chip for multi-chip module |
-
2020
- 2020-04-30 CN CN202010365901.6A patent/CN111554612A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103887289A (zh) * | 2012-12-20 | 2014-06-25 | 英特尔公司 | 高密度互连器件及方法 |
CN107017238A (zh) * | 2016-01-27 | 2017-08-04 | 艾马克科技公司 | 电子装置 |
CN107104096A (zh) * | 2017-05-19 | 2017-08-29 | 华为技术有限公司 | 芯片封装结构及电路结构 |
US20200013667A1 (en) * | 2017-11-29 | 2020-01-09 | International Business Machines Corporation | Non-embedded silicon bridge chip for multi-chip module |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102615197B1 (ko) | 반도체 패키지 | |
KR101863850B1 (ko) | 이중 측부 연결부를 구비한 집적회로 패키징 시스템 및 이의 제조 방법 | |
KR20120035719A (ko) | 반도체 패키지 및 그 제조 방법 | |
KR101709635B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US8487434B2 (en) | Integrated circuit package system with redistribution layer and method for manufacturing thereof | |
CN111554622B (zh) | 一种芯片封装方法 | |
CN103489802A (zh) | 芯片封装结构及形成方法 | |
CN111554613A (zh) | 一种芯片封装方法 | |
CN111554617A (zh) | 一种芯片封装方法 | |
CN111554620A (zh) | 一种芯片封装方法 | |
CN112420641A (zh) | 一种功率元件封装结构及其制备方法 | |
CN111554612A (zh) | 一种芯片封装方法 | |
CN111554623A (zh) | 一种芯片封装方法 | |
CN111883480B (zh) | 一种芯片互连方法 | |
CN111554625A (zh) | 一种芯片封装方法 | |
CN117038588A (zh) | 封装结构以及封装方法 | |
US20200402936A1 (en) | Semiconductor package | |
CN111554630A (zh) | 一种芯片封装方法 | |
CN111554618A (zh) | 一种芯片封装方法 | |
CN111554655A (zh) | 一种半导体封装器件 | |
CN111554627B (zh) | 一种芯片封装方法 | |
CN111554629A (zh) | 一种芯片封装方法 | |
CN112490209A (zh) | 一种半导体封装器件 | |
CN111554624B (zh) | 一种芯片封装方法 | |
CN111863790A (zh) | 一种半导体封装器件 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200818 |