CN107123685A - 具有非对称源极/漏极的半导体器件 - Google Patents

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Abstract

一种半导体器件包括衬底、从所述衬底突出的有源鳍以及布置在所述有源鳍的上表面上的非对称菱形源极/漏极。所述源极/漏极包括第一晶体生长部分和第二晶体生长部分，第二晶体生长部分与第一晶体生长部分共享一个平面，并且第二晶体生长部分的下表面布置在比第一晶体生长部分的下表面更低的水平高度上。

Description

具有非对称源极/漏极的半导体器件
本申请是基于2016年4月23日提交的、申请号为201610262462.X、发明创造名称为“具有非对称源极/漏极的半导体器件”的中国专利申请的分案申请。
相关申请的交叉引用
本申请要求于2015年4月23日提交的韩国专利申请第10-2015-0057193号的优先权，其公开内容以引用方式全部合并于此。
技术领域
本申请涉及一种半导体器件。
背景技术
最近，安装在移动产品中的半导体芯片趋向于小型化和高度集成，并且半导体器件相应地变小。
随着集成在半导体芯片中的半导体器件的尺寸缩小，晶体生长源极/漏极的接触面积减小，并且半导体器件的导通电流特性下降。已经提出了各种不同的解决这种问题的方法。
发明内容
本发明构思的各实施例提供一种半导体器件，在其中通过生长具有非对称形状的源极/漏极而进一步获得源极/漏极的接触面积。
本发明构思的其他实施例提供形成有利于高度集成并且具有优良的电特性的半导体器件的方法。
本发明构思的技术目的不限于上述公开；基于下面的描述，其他目的对于本领域普通技术人员而言会变得显而易见。
根据本发明构思的一个方面，一种半导体器件包括衬底、从所述衬底突出的有源鳍以及布置在所述有源鳍的上表面上的非对称菱形源极/漏极。所述源极/漏极包括第一晶体生长部分和第二晶体生长部分，所述第二晶体生长部分与所述第一晶体生长部分共享一个平面，并且所述第二晶体生长部分的下表面布置在比所述第一晶体生长部分的下表面更低的水平高度上。
所述第一晶体生长部分可以与所述有源鳍的上表面接触，并且所述第二晶体生长部分可以与所述有源鳍的侧表面接触。所述第二晶体生长部分可以与所述第一晶体生长部分共享一个平面，并且具有矩形形状。
根据本发明构思的另一个方面，一种半导体器件包括衬底、从所述衬底突出的有源鳍、填充在各有源鳍之间的器件隔离层以及形成在有源鳍上的非对称源极/漏极。邻近于有源鳍的一些侧表面的器件隔离层的上表面布置在相对低的水平高度上，并且邻近于与所述一些侧表面平行的其他侧表面的器件隔离层的上表面布置在相对高的水平高度上。所述多个源极/漏极包括：第一晶体生长部分，其与有源鳍的上表面和布置在相对高的水平高度上的器件隔离层的上表面接触；以及第二晶体生长部分，其与第一晶体生长部分共享平面，并且与各有源鳍的侧表面和布置在相对低的水平高度上的器件隔离层的上表面接触。
邻近于相邻有源鳍的相对的侧表面的器件隔离层的上表面可以布置在相同的水平高度上。所述半导体器件还可以包括与有源鳍交叉的栅极叠层。栅极叠层中的每一个可以包括栅极介电层和栅电极。栅极介电层可以包括：下表面，其接触器件隔离层的上表面和有源鳍的上表面；以及与所述下表面垂直的侧表面。栅电极可以与栅极介电层的下表面和侧表面接触。
所述半导体器件还可以包括：第一沟槽，其由多个有源鳍共享，并且具有第一宽度；以及第二沟槽，其具有大于第一宽度的第二宽度。第一沟槽的侧表面和第二沟槽的侧表面可以是有源鳍的侧表面。器件隔离层可以填充第一沟槽和第二沟槽，并且邻近于第一沟槽的侧表面的器件隔离层的上表面可以布置在比邻近于第二沟槽的侧表面的器件隔离层的上表面更高的水平高度上。
根据本发明构思的另一个方面，一种半导体器件包括：衬底；有源鳍，其从所述衬底突出并且包括第一鳍区和凹进的第二鳍区；与第一鳍区交叉的栅极叠层；位于栅极叠层的侧表面上的间隔件；覆盖有源鳍的下部的器件隔离层；以及位于第二鳍区上的非对称源极/漏极。每个源极/漏极包括第一晶体生长部分和第二晶体生长部分，第二晶体生长部分与第一晶体生长部分共享一个平面，并且第二晶体生长部分的下表面布置在比第一晶体生长部分的下表面更低的水平高度上。
所述半导体器件还可以包括：第一残余物，其位于第一晶体生长部分与器件隔离层之间；第二残余物，其位于第二晶体生长部分与器件隔离层之间。第一残余物和第二残余物可以包括与间隔件相同的材料。第一残余物的上表面可以布置在与有源鳍的上表面相同的水平高度上，或者布置在比有源鳍的上表面更高的水平高度上，并且第二残余物的上表面可以布置在比第一残余物的上表面更低的水平高度上。
与第一残余物接触的器件隔离层的上表面和与第二残余物接触的器件隔离层的上表面可以布置在相同的水平高度上。每个凹进的第二鳍区可以包括凹进上表面，以及与凹进上表面垂直的凹进侧表面。每个源极/漏极的第一晶体生长部分可以与每个凹进的第二鳍区的凹进上表面和凹进侧表面接触。所述半导体器件还可以包括与源极/漏极接触的源极/漏极接触件。所述半导体器件还可以包括布置在源极/漏极与源极/漏极接触件之间的硅化物层。
根据本发明构思的另一个方面，一种半导体器件包括：衬底；从所述衬底突出的有源鳍；以及源极/漏极，其同时接触各个有源鳍，并且具有融合的形状。所述源极/漏极包括：第一晶体生长部分，其接触有源鳍的上表面；第二晶体生长部分，其与第一晶体生长部分共享平面，并且接触有源鳍的侧表面；以及第三晶体生长部分，其以使得第一晶体生长部分的相邻边缘融合的方式形成。
本发明构思的一些实施例指向一种半导体器件，其包括：衬底；从所述衬底突出的有源鳍；以及菱形源极/漏极，其布置在有源鳍的上表面上。所述菱形源极/漏极可以包括第一晶体生长部分和第二晶体生长部分。所述第二晶体生长部分的下表面可以布置在比第一晶体生长部分的下表面更低的水平高度上。
在一些实施例中，所述半导体器件可以包括：与有源鳍相邻的器件隔离区；第一残余物，其布置在有源鳍的第一晶体生长部分与器件隔离层之间；以及第二残余物，其布置在有源鳍的第二晶体生长部分与器件隔离层之间。第一残余物的上表面可以布置在与有源鳍的上表面相同的水平高度上，或者布置在比有源鳍的上表面更高的水平高度上。第二残余物的上表面可以布置在比第一残余物的上表面和/或有源鳍的上表面更低的水平高度上。
在一些实施例中，所述有源鳍可以是第一有源鳍，并且所述菱形源极/漏极可以是第一菱形源极/漏极。所述半导体器件还可以包括：第二有源鳍，其从所述衬底突出，并且通过器件隔离层与第一有源鳍间隔开；第二菱形源极/漏极，其布置在第二有源鳍的上表面上，第二菱形源极/漏极包括第三晶体生长部分和第四晶体生长部分。第四晶体生长部分的下表面可以布置在比第三晶体生长部分的下表面更低的水平高度上。融合晶体生长部分可以连接第一菱形源极/漏极的第一晶体生长部分和第二菱形源极/漏极的第三晶体生长部分。在一些实施例中，融合晶体生长部分可以远离第一菱形源极/漏极的第二晶体生长部分，并且融合晶体生长部分可以远离第二菱形源极/漏极的第四晶体生长部分。第一菱形源极/漏极的掺杂浓度可以朝向第一菱形源极/漏极的上端逐渐增加。
在一些实施例中，所述半导体器件可以包括：栅极叠层，其包括栅极介电层和栅电极；间隔件，其将栅极叠层与第一菱形源极/漏极和第二菱形源极/漏极电隔离；以及邻近于间隔件的接触电极。所述接触电极可以与第一菱形源极/漏极、第二菱形源极/漏极以及融合晶体生长部分直接接触。
要注意到，尽管没有对其进行具体的描述，但是本公开关于一个实施例描述的各方面可并入到不同的实施例中。也就是说，所有实施例和/或任何实施例的所有特征可以以任何方式组合和/或合并。本发明的这些和其他对象和/或方面在下面阐述的说明书中进行详细的说明。
其他实施例的各个细节包括在详细描述和附图中。
附图说明
通过对附图所示的本发明构思的优选实施例的更详细的描述，本发明构思的以上及其他特征与优点将变得清楚，在附图中，相同的附图标记在不同的示图中始终用于表示相同的各个部分。附图无需按比例绘制，而是着重于说明本发明构思的原理。在附图中：
图1A中的(a)为示出根据本发明构思的实施例的半导体器件的透视图。图1A中的(b)为图1A中的(a)的E1部分的放大图。图1B为沿着图1A中的(a)的线I-I'截取的截面图。图1C为沿着图1A中的(a)的线II-II'截取的截面图。图1D中的(a)为沿着图1A中的(a)的线III-III'截取的截面图，并且图1D中的(b)为图1D中的(a)的E1a部分的放大图；
图2中的(a)为用于描述根据本发明构思的各实施例的半导体器件的截面图，并且图2中的(b)为图2中的(a)的E2a部分的放大图；
图3A为示出根据本发明构思的各实施例的半导体器件的透视图，并且图3B为沿着图3A的线IV-IV'截取的截面图；
图4为用于描述根据本发明构思的各实施例的半导体器件的沿着图3A的线IV-IV'截取的截面图；
图5A、图6A、图7A中的(a)、图8A中的(a)、图9A、图10A、图11A、图12A以及图13A为按照处理顺序示出制造根据本发明构思的实施例的半导体器件的方法的处理透视图，并且图8A中的(b)为图8A中的(a)的E4部分的放大图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B以及图13B为沿着每张透视图的线V-V'截取的截面图；
图14中的(a)、图15中的(a)和图16中的(a)为示出制造根据本发明构思的各实施例的半导体器件的方法的处理透视图。图14中的(b)为图14中的(a)的E5部分的放大图，图15中的(b)为图15中的(a)的E6部分的放大图，图16中的(b)为图16中的(a)的E2部分的放大图；
图17为示出制造根据本发明构思的各实施例的半导体器件的方法的处理透视图；
图18为概念性示出包括至少一种根据本发明构思的各实施例的半导体器件的半导体模块的示图；以及
图19和图20为概念性示出包括至少一种根据本发明构思的各实施例的半导体器件的电子系统的框图。
具体实施方式
参照附图和下面将描述的一些实施例，本发明构思的优点与特征以及实现它们的方法将变得清楚。然而，这些发明构思可按照不同的形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例是为了使得本公开是彻底和完整的，并且向本领域技术人员充分地传达本发明构思。因此，所有这样的修改旨在被包括在权利要求所限定的本发明构思的范围之内。
在本文中用于描述本发明实施例的术语并非旨在限定本发明的范围。在本文中单数形式的使用不应排除多于一个指示对象的存在。换言之，除非上下文另外明确表示，否则以单数形式表示的本发明的元件其数量可以是一个或多个。还应当理解，当术语“包括”、“包括……的”、“包含”和/或“包含……的”用于本文时，其指示了存在所述元件、组件、步骤、操作和/或器件，但并不排除存在或增加其他一个或多个元件、组件、步骤、操作和/或器件。
本文将参照作为理想的实施例和中间结构的示意性说明的截面图和/或平面图来描述各实施例。在附图中，为了清楚起见，可放大层和区域的尺寸及相对尺寸。因此，由例如制造技术和/或公差而导致的示意图中的形状变化是可预期的。因此，示例实施例不应理解为限于本文示出的区域的特定形状，而是应当包括由例如制造而导致的形状偏差。例如，附图中示为矩形的刻蚀区通常会具有圆形特征或曲线特征。因此，附图示出的区域其本质上是示意性的，并非旨在说明器件中的区域的实际形状，也并非旨在限定本发明构思的范围。
相同的附图标记在整个说明书中始终表示相同的元件。因此，即使在对应的附图中没有具体描述，仍然可以参照其他附图来描述相同的附图标记和相似的附图标记。此外，当附图标记未在附图中标记时，可以参照其他附图对该附图标记进行描述。
随着半导体器件的尺寸进一步减小，传统的源极/漏极区的接触面积减小，并且半导体器件的导通电流特性下降。本发明构思的起因在于以下认识：为了改善导通电流特性，需要增加晶体生长源极/漏极的接触面积。这可以通过使用左-右非对称菱形源极/漏极来实现，现在将对其进行进一步详细的描述。
图1A中的(a)为示出根据本发明构思的实施例的半导体器件的透视图。图1A中的(b)为图1A中的(a)的E1部分的放大图。图1B为沿着图1A中的(a)的线I-I'截取的截面图。图1C为沿着图1A中的(a)的线II-II'截取的截面图。图1D中的(a)为沿着图1A中的(a)的线III-III'截取的截面图，而且图1D中的(b)为图1D中的(a)的E1a部分的放大图。
参照图1A、图1B和图1C，根据本发明构思的实施例的半导体器件100a可以包括衬底102a、从衬底102a的表面突出的有源鳍102b、器件隔离层104、栅极叠层118、间隔件108、具有非对称形状的晶体生长源极/漏极114a以及层间绝缘层116。
衬底102a可以包括突出的有源鳍102b、第一沟槽TR1、第二沟槽TR2以及第三沟槽TR3。可以在使衬底102a凹进以形成有源鳍102b的时候形成第一沟槽TR1和第二沟槽TR2。第一沟槽TR1和第二沟槽TR2的侧表面可以是有源鳍102b的侧表面。第一沟槽TR1的宽度TRW1和第二沟槽TR2的宽度TRW2可以解释为相邻的有源鳍102b之间的距离。第一沟槽TR1的宽度TRW1可以小于第二沟槽TR2的宽度TRW2。因此，共享第一沟槽TR1的各有源鳍102b之间的距离可以小于共享第二沟槽TR2的各有源鳍102b之间的距离。可以通过使第二沟槽TR2的底表面TRB2凹进而形成第三沟槽TR3。第一沟槽TR1的底表面TRB1可以布置在与第二沟槽TR2的底表面TRB2相同的水平高度上。第三沟槽TR3的底表面TRB3可以布置在比第一沟槽TR1的底表面TRB1和第二沟槽TR2的底表面TRB2更低(即，更深入衬底102a)的水平高度上。
各个有源块ABL可以被第二沟槽TR2和/或第三沟槽TR3分离。每个有源块ABL可以包括共享第一沟槽TR1的有源鳍102b。例如，一个SRAM可以包括具有不同类型的杂质的多个有源块ABL。第三沟槽TR3可以使各个有源块ABL电绝缘。
各个有源鳍102b可以彼此间隔开，并且可以在远离衬底102a的方向上延伸。
参照图1C，有源鳍102b可以包括第一鳍区A和第二鳍区B。第二鳍区B可以是凹进的区域，并且可以包括凹进上表面102ba和凹进侧表面102bb。第二鳍区B的凹进上表面102ba可以布置在比第一鳍区A的上表面102ba'更低的水平高度上。因此，有源鳍102b可以具有包括凹部分和凸部分的凹-凸形状。衬底102a可以包括硅(Si)衬底和硅锗(SiGe)衬底。
参照图1A，器件隔离层104可以填充第一沟槽TR1、第二沟槽TR2和第三沟槽TR3。器件隔离层104的上表面可以布置在比有源鳍102b的凹进上表面102ba更低的水平高度上。填充第一沟槽TR1的器件隔离层104的上表面可以布置在比填充第二沟槽TR2的器件隔离层104的上表面更高的水平高度上。器件隔离层104可以包括氧化硅(SiO2)。
第一残余物108a可以保留在共享第一沟槽TR1的各有源鳍102b的第一侧表面102bc上，并且第二残余物108b可以保留在共享第二沟槽TR2并且与第一侧表面102bc平行的有源鳍102b的第二侧表面102bd上。第一残余物108a和第二残余物108b可以与填充第一沟槽TR1和第二沟槽TR2的器件隔离层104的上表面接触。接触第一残余物108a和第二残余物108b的器件隔离层104的上表面可以布置在相同的水平高度上。第二残余物108b在体积上可以小于第一残余物108a。第一残余物108a的上表面可以布置在比第二残余物的上表面更高的水平高度上。有源鳍102b的第二侧表面102bd可以包括暴露部分K1。暴露部分K1可以是由有源鳍102b的凹进上表面102ba与第二残余物108b的上表面之间的水平高度差所暴露的部分。
栅极叠层118可以具有在一个方向上延伸的条形形状。栅极叠层118可以彼此间隔开，并且与有源鳍102b交叉。栅极叠层118可以与有源鳍102b的第一鳍区A垂直地交叉。栅极叠层118可以包括栅极介电层118a和栅电极118b。栅极介电层118a可以包括：下表面118aa，其共形地形成在器件隔离层104的上表面上以及第一鳍区A的有源鳍102b的上表面和侧表面上；以及侧表面118ab，其与下表面118aa垂直。栅电极118b可以与栅极介电层118a的下表面118aa和侧表面118ab接触，并且可以填充由栅极介电层118a所形成的空间。栅极介电层118a可以包括高k介电材料。更具体地，所述高k介电材料可以包括氧化铪(HfO2)、氧化铝(Al2O3)、氧化锆(ZrO2)或氧化钽(Ta2O5)。栅电极118b可以包括钨(W)或铝(Al)。在一些实施例中，栅电极118b可以具有包括势垒层的堆叠结构。
间隔件108可以与栅极介电层118a的侧表面118ab接触。间隔件108可以形成为多层。间隔件108可以包括堆叠的氮化硅(SiNx)层和碳化硅(SiC)层。在一些实施例中，间隔件108可以包括堆叠的氮化硅(SiNx)层和硅碳氮(SiCN)层。第一残余物108a和第二残余物108b可以包括与间隔件108相同的材料。更具体地，第一残余物108a和第二残余物108b可以是没有被去除而保留的间隔件108的残余物。
源极/漏极114a可以具有左-右非对称菱形状。每个源极/漏极114a可以包括第一晶体生长部分114aa和第二晶体生长部分114ab。为便于描述，第一晶体生长部分114aa可以称为“主生长部分”，并且第二晶体生长部分114ab可以称为“附加生长部分”。
主生长部分114aa可以是从有源鳍102b的凹进上表面102ba和凹进侧表面102bb生长的部分。附加生长部分114ab可以是从有源鳍102b的第二侧表面102bd的暴露部分K1生长的部分。主生长部分114aa可以具有左-右对称菱形状，并且附加生长部分114ab可以具有矩形形状。附加生长部分114ab和主生长部分114aa可以共享一个平面。
主生长部分114aa的下表面可以与有源鳍102b的凹进上表面102ba和第一残余物108a的上表面接触，并且附加生长部分114ab的下表面可以与有源鳍102b的第二侧表面102bd的暴露部分K1和第二残余物108b的上表面接触。附加生长部分114ab的下表面可以布置在比主生长部分114aa的下表面更低的水平高度上。
源极/漏极114a可以在外延生长工艺中生长。源极/漏极114a可以包括Si、SiGe或SiC。源极/漏极114a可以包括杂质。当半导体器件100a是N型晶体管时，它可以包括N型杂质。当半导体器件100a是P型晶体管时，它可以包括P型杂质。杂质可以包括在整个源极/漏极114a及其下方的有源鳍102b中。杂质可以在源极/漏极114a中不同地分布。例如，掺杂物浓度可以朝向源极/漏极114a的上端逐渐增加。
层间绝缘层116可以覆盖源极/漏极114a。层间绝缘层116的上表面可以布置在与栅极叠层118的上表面相同的水平高度上。
图2中的(a)是用于描述根据本发明构思的实施例的半导体器件的截面图。图2中的(b)为图2中的(a)的E2a部分的放大图。参照图2描述的配置可以理解为参照图1D描述的配置的实施例。
参照图2，半导体器件100b可以包括衬底102a、有源鳍102b、具有左-右非对称菱形状的晶体生长源极/漏极114a以及器件隔离层104。
器件隔离层104可以填充上文参照图1A至图1D描述的第一沟槽TR1、第二沟槽TR2以及第三沟槽TR3。
填充第一沟槽TR1和第二沟槽TR2的器件隔离层104的上表面可以布置在一个高的水平高度上和一个低的水平高度上。所述高的水平高度可以具有器件隔离层104的上表面的水平高度中的最高值，所述低的水平高度可以具有器件隔离层104的上表面的水平高度中的最低值。所述高的水平高度上的上表面可以位于有源鳍102b的侧表面附近。器件隔离层104的上表面的这种水平高度差可以通过由有源鳍102b共享的第一沟槽TR1和第二沟槽TR2的宽度TRW1和TRW2(即为，各有源鳍102b之间的距离)来确定。随着第一沟槽TR1和第二沟槽TR2的宽度TRW1和TRW2减小，器件隔离层104的上表面的水平高度差会显著地增加。这里，由于布置在所述高的水平高度上的部分比布置在所述低的水平高度上的部分更加突出，因此布置在所述高的水平高度上的部分在下文中被称为“突出物”。
因此，填充第一沟槽TR1的器件隔离层104可以包括从第一沟槽TR1的侧表面突出的第一突出物104a。填充第二沟槽TR2的器件隔离层104可以包括从第二沟槽TR2突出的第二突出物104b。第一突出物104a的上表面可以布置在比第二突出物104b的上表面更高的水平高度上。第一突出物104a的上表面可以布置在与有源鳍102b的上表面相同或者比有源鳍102b的上表面更高的水平高度上。有源鳍102b的第二侧表面102bd可以包括暴露部分K2。
暴露部分K2可以是由有源鳍102b的凹进上表面102ba与第二突出物104b的上表面之间的水平高度差暴露的部分。
晶体生长源极/漏极114a可以包括主生长部分114aa和附加生长部分114ab。主生长部分114aa的下表面可以与有源鳍102b的上表面和第一突出物104a的上表面接触。附加生长部分114ab的下表面可以与有源鳍102b的第二侧表面102bd的暴露部分K2和第二突出物104b的上表面接触。附加生长部分114ab的下表面可以布置在比主生长部分114aa的下表面更低的水平高度上。
图3A为示出根据本发明构思的各实施例的半导体器件的透视图。图3B为沿着图3A的线IV-IV'截取的截面图。
在图3A的配置中，与图1中相同的附图标记可以表示与图1中相同的部件，并且将省略对其的详细描述。由于图3A的E1和图3B的E1a分别具有与图1A中的(b)和图1D中的(b)相同的配置，因此可以参照这些附图。
参照图3A、图3B、图1A中的(b)、图1C和图1D中的(b)，根据本发明构思的实施例的半导体器件100c可以包括衬底102a、从衬底102a的表面突出的有源鳍102b、器件隔离层104、栅极叠层118、间隔件108、融合晶体生长源极/漏极114b以及层间绝缘层116。
衬底102a可以包括突出的有源鳍102b、第一沟槽TR1、第二沟槽TR2以及第三沟槽TR3。第一沟槽TR1的侧表面可以是相邻有源鳍102b的第一侧表面102bc，第二沟槽TR2的侧表面可以是与有源鳍102b的第一侧表面102bc平行的第二侧表面102bd。
第一残余物108a可以保留在有源鳍102b的第一侧表面102bc上，第二残余物108b可以保留在有源鳍102b的第二侧表面102bd上。第一残余物108a的上表面可以布置在与有源鳍102b的上表面相同或者比有源鳍102b的上表面更高的水平高度上。第二残余物108b的上表面可以布置在比第一残余物108a的上表面更低的水平高度上。有源鳍102b的第二侧表面102bd可以包括暴露部分K1。暴露部分K1可以是由有源鳍102b的凹进上表面102ba与第二残余物108b的上表面之间的水平高度差暴露的部分。第一残余物108a和第二残余物108b可以包括与间隔件108相同的材料。
融合源极/漏极114b可以与多个有源鳍102b接触，并且可以包括第一晶体生长部分114ba、第二晶体生长部分114bb和第三晶体生长部分114bc。为便于描述，第一晶体生长部分114ba可以称为“主生长部分”，第二晶体生长部分114bb可以称为“附加生长部分”，并且第三晶体生长部分114bc可以称为“融合生长部分”。
主生长部分114ba可以是从有源鳍102b的凹进上表面102ba和凹进侧表面102bb生长的部分。附加生长部分114bb可以是从有源鳍102b的第二侧表面102bd的暴露部分K1生长的部分。附加生长部分114bb可以分别位于融合源极/漏极114b的一侧和另一侧上。每个主生长部分114ba可以与每个附加生长部分114bb共享一个平面。主生长部分114ba可以具有菱形形状，附加生长部分114bb可以具有矩形形状，并且融合生长部分114bc可以理解为具有使主生长部分114ba的边缘融合的形状。更具体地，融合生长部分114bc可以是这样的部分，其中主生长部分114ba的相邻边缘被融合，并且这些融合的部分在晶体生长工艺过程中向上地和向下地延伸。
主生长部分114ba的下表面可以与有源鳍102b的上表面和第一残余物108a的上表面接触，附加生长部分114bb的下表面可以与有源鳍102b的侧表面和第二残余物108b的上表面接触。附加生长部分114bb的下表面可以布置在比主生长部分114ba的下表面更低的水平高度上。融合生长部分114bc的下表面可以布置在比主生长部分114ba的下表面更高的水平高度上。
图4为用于描述根据本发明构思的实施例的半导体器件的截面图。图4可以理解为参照图3B描述的配置的实施例。由于图4的E2a具有与图2中的(b)相同的配置，因此可以参照图2中的(b)。
参照图4和图2中的(b)，根据本发明构思的实施例的半导体器件100d可以包括衬底102a、有源鳍102b、融合晶体生长源极/漏极114b以及器件隔离层104。
器件隔离层104可以填充上文描述的第一沟槽TR1、第二沟槽TR2和第三沟槽TR3。填充第一沟槽TR1的器件隔离层104的上表面可以布置在比填充第二沟槽TR2的器件隔离层104的上表面更高的水平高度上。填充第一沟槽TR1的器件隔离层104的上表面可以布置在一个高的水平高度上和一个低的水平高度上。由于比布置在低的水平高度上的部分更加突出，因此布置在所述高的水平高度上的部分在下文中被称为“突出物”。
因此，填充第一沟槽TR1的器件隔离层104可以包括从第一沟槽TR1的侧表面突出的第一突出物104a。填充第二沟槽TR2的器件隔离层104可以包括从第二沟槽TR2的侧表面突出的第二突出物104b。第一突出物104a的上表面可以布置在比第二突出物104b的上表面更高的水平高度上。有源鳍102b的第二侧表面102bd可以包括暴露部分K2。暴露部分K2可以是由有源鳍102b的凹进上表面102ba与第二突出物104b的上表面之间的水平高度差所暴露的部分。
融合晶体生长源极/漏极114b可以具有这样的形状，其中具有非对称菱形形状的晶体生长部分的边缘被融合，如上文所述。融合源极/漏极114b可以包括主生长部分114ba、附加生长部分114bb和融合生长部分114bc。
主生长部分114ba的下表面可以与有源鳍102b的上表面和第一突出物104a的上表面接触，附加生长部分114bb的下表面可以与有源鳍102b的第二侧表面102bd的暴露部分K2和第二突出物104b的上表面接触。附加生长部分114bb的下表面可以布置在比主生长部分114ba的下表面更低的水平高度上。融合生长部分114bc的下表面可以布置在比主生长部分114ba的下表面更高的水平高度上。
图5A、图6A、图7A中的(a)、图8A中的(a)、图9A、图10A、图11A、图12A以及图13A为按照处理顺序示出制造根据本发明构思的实施例的半导体器件的方法的处理透视图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B以及图13B分别为沿着每张透视图的线V-V'截取的截面图(这里，在图6A、图7A中的(a)、图8A中的(a)和图9A、图10A、图11A、图12以及图13A中将省略线V-V')。
参照图5A和图5B，制造根据本发明构思的实施例的半导体器件100a的方法可以包括形成从单个衬底102a突出的有源鳍102b、覆盖各有源鳍102b的表面的器件隔离层104和与有源鳍102b交叉的牺牲栅极叠层106的步骤。
有源鳍102b的形成可以包括步骤：通过使衬底102a凹进而形成第一沟槽TR1和第二沟槽TR2。第一沟槽TR1的底表面可以布置在与第二沟槽TR2的底表面相同的水平高度上。第一沟槽TR1的宽度TRW1和第二沟槽TR2的宽度TRW2可以理解为相邻的有源鳍102b之间的距离。第一沟槽TR1的宽度TRW1可以小于第二沟槽TR2的宽度TRW2。因此，共享第一沟槽TR1的有源鳍102b之间的距离可以小于共享第二沟槽TR2的有源鳍102b之间的距离。
有源鳍102b可以包括第一鳍区A和第二鳍区B。第一鳍区A可以是与牺牲栅极叠层106垂直交叉的区域，并且第二鳍区B可以是暴露的区域。
所述方法还可以包括形成第三沟槽TR3的步骤。可以通过使第二沟槽TR2的底表面TRB2凹进而形成第三沟槽TR3。第三沟槽TR3的底表面TRB3可以布置在比第一沟槽TR1的底表面TRB1和第二沟槽TR2的底表面TRB2更低的水平高度上。
有源块ABL可以被第二沟槽TR2和/或第三沟槽TR3分离开。有源块ABL可以包括共享第一沟槽TR1的有源鳍102b。例如，SRAM可以包括具有不同类型的杂质的多个有源块ABL。第三沟槽TR3可以使上述各有源块ABL电绝缘。
衬底102a可以是晶体生长衬底。例如，衬底102a可以包括Si衬底或SiGe衬底。
器件隔离层104可以填充第一沟槽TR1、第二沟槽TR2和第三沟槽TR3。器件隔离层104的上表面可以布置在比有源鳍102b的上表面更低的水平高度上。器件隔离层104的上表面可以与牺牲栅极叠层106的下表面接触。例如，器件隔离层104可以包括SiO2。
牺牲栅极叠层106可以与有源鳍102b的第二鳍区B交叉，并且彼此间隔开。牺牲栅极叠层106可以包括牺牲介电层106a、牺牲栅极106b以及堆叠在牺牲栅极106b的上表面上的硬掩模106c。牺牲介电层106a可以形成在牺牲栅极106b与有源鳍102b的第一鳍区A之间。牺牲介电层106a可以是通过对有源鳍102b的表面进行热氧化而形成的氧化硅层。牺牲栅极106b可以与牺牲介电层106a的表面和器件隔离层104的上表面接触。牺牲栅极106b可以包括多晶硅。硬掩模106c可以作为用于形成牺牲栅极106b的刻蚀掩模使用。硬掩模106c可以包括SiNx。
参照图6A和图6B，所述方法可以包括形成间隔件层108A的步骤。
间隔件层108A可以共形地覆盖牺牲栅极叠层106、有源鳍102b的第二鳍区B以及器件隔离层104的上表面。间隔件层108A可以包括堆叠的SiNx层和SiC层。在一些实施例中，间隔件层108A可以包括堆叠的SiNx层和SiCN层。
图7A中的(a)为处理透视图，并且图7A中的(b)为图7A中的(a)的E3部分的放大图。
参照图7A和图7B，所述方法可以包括步骤：在牺牲栅极叠层106的侧表面上形成间隔件108。
在形成间隔件108时，第一残余物108a可以保留在共享第一沟槽TR1的有源鳍102b的第一侧表面102bc上。第二残余物108b可以保留在共享第二沟槽TR2并且与第一侧表面102bc平行的第二侧表面102bd上。第二残余物108b可以在体积上小于第一残余物108a。第一残余物108a的上表面可以布置在比第二残余物108b的上表面更高的水平高度上。覆盖牺牲栅极叠层106的侧表面的间隔件108的上表面可以布置在比牺牲栅极叠层106的硬掩模106c的上表面更低的水平高度上。
有源鳍102b的第二侧表面102bd可以由第一残余物108a的上表面与第二残余物108b的上表面之间的水平高度差LD1暴露。
例如，可以在回刻蚀处理中形成间隔件108。第一残余物108a和第二残余物108b可以是在完成回刻蚀处理之后保留的间隔件层108A的残余物。由于第一沟槽TR1的宽度TRW1与第二沟槽TR2的宽度TRW2之间的差异，会产生第一残余物108a与第二残余物108b之间的体积上的差异。这是因为去除在宽度较大的第二沟槽TR2中形成的间隔件层108A的速率比去除在宽度较小的第一沟槽TR1中形成的间隔件层108A的速率更快。
在回刻蚀处理过程中，会使器件隔离层104的上表面凹进。器件隔离层104可以包括被第一残余物108a和第二残余物108b覆盖的上表面，以及暴露的上表面。器件隔离层104的各上表面之间可以存在水平高度差。例如，在器件隔离层104中，被第一残余物108a和第二残余物108b覆盖的上表面可以布置在比暴露的上表面更高的水平高度上。
图8A中的(a)为处理透视图，并且图8A中的(b)为图8A中的(a)的E4部分的放大图。
参照图8A和图8B，所述方法可以包括步骤：使有源鳍102b的第二鳍区B凹进。
第二鳍区B的凹进处理可以包括步骤：去除有源鳍102b的未被器件隔离层104覆盖的部分。凹进的第二鳍区B可以包括凹进上表面102ba和凹进侧表面102bb。第二鳍区B的凹进上表面102ba可以布置在比第一鳍区A的上表面102ba'更低的水平高度上。例如，有源鳍102b可以具有包括凹部分和凸部分的凹-凸形状。
第二鳍区B的凹进上表面102ba可以布置在与第一残余物108a的上表面相同的水平高度上，或者比第一残余物108a的上表面更低的水平高度上，并且布置在比第二残余物108b的上表面更高的水平高度上。第二鳍区B的第二侧表面102bd可以包括暴露部分K1。暴露部分K1可以是由第二残余物108b的上表面与第二鳍区B的凹进上表面102ba之间的水平高度差所暴露的部分。
在下文中，由于图9A的E1部分具有与图1A中的(b)相同的配置，因此可以参照图1A中的(b)。
参照图9A和图9B以及图1A中的(b)，所述方法可以包括步骤：执行晶体生长工艺，以从有源鳍102b的凹进上表面102ba和凹进侧表面102bb生长源极/漏极114a。
源极/漏极114a可以生长为具有左-右非对称菱形状。具有左-右非对称菱形状的源极/漏极114a可以包括主生长部分114aa和附加生长部分114ab。
主生长部分114aa可以是从有源鳍102b的凹进上表面102ba和凹进侧表面102bb生长的部分，附加生长部分114ab可以是从有源鳍102b的第二侧表面102bd的暴露部分K1生长的部分。主生长部分114aa可以具有菱形形状，附加生长部分114ab可以具有矩形形状。主生长部分114aa和附加生长部分114ab可以共享一个平面。
主生长部分114aa的下表面可以与有源鳍102b的上表面和第一残余物108a的上表面接触。附加生长部分114ab的下表面可以与有源鳍102b的第二侧表面102bd的暴露部分K1和第二残余物108b的上表面接触。附加生长部分114ab的下表面可以布置在比主生长部分114aa的下表面更低的水平高度上。
例如，源极/漏极114a可以在外延生长工艺中形成。源极/漏极114a可以包括Si、SiGe或SiC。源极/漏极114a可以包括杂质。源极/漏极114a可以包括N型杂质或者P型杂质。这些杂质可以在源极/漏极114a中以不同方式分布。例如，在进行晶体生长工艺时，可以根据有源鳍102b增加掺杂物浓度。
参照图10A和图10B，所述方法可以包括步骤：形成覆盖源极/漏极114a的层间绝缘层116，以及去除硬掩模106c。
层间绝缘层116、间隔件108和牺牲栅极106b的上表面可以布置在相同的水平高度上。层间绝缘层116可以包括SiO2。
参照图11A和图11B，所述方法可以包括步骤：形成栅极沟槽GT。
栅极沟槽GT的形成可以包括步骤：去除牺牲栅极106b。这里，牺牲介电层106a可以用来防止有源鳍102b在去除牺牲栅极106b时受到损坏。牺牲介电层106a可以连同牺牲栅极106b一起被去除，或者可以保留。
栅极沟槽GT的侧表面可以是间隔件108的侧表面。栅极沟槽GT的下表面可以是由栅极沟槽GT暴露的器件隔离层104的表面和有源鳍102b的表面。当保留牺牲介电层106a时，栅极沟槽GT的底表面可以是器件隔离层104的表面和包围有源鳍102b的牺牲介电层106a的表面。
参照图12A和图12B，所述方法可以包括步骤：在栅极沟槽GT中形成栅极叠层118。
栅极叠层118可以包括栅极介电层118a和栅电极118b。栅极介电层118a可以包括下表面118aa，以及垂直于下表面118aa的侧表面118ab。栅极介电层118a的下表面118aa可以共形地形成在器件隔离层104的表面和暴露在栅极沟槽GT中的有源鳍102b的侧表面与上表面上。栅极介电层118a的侧表面118ab可以与栅极沟槽GT的侧表面接触。栅电极118b可以与栅极介电层118a的下表面118aa和侧表面118ab接触，并且可以填充栅极沟槽GT。栅极介电层118a、栅电极118b和层间绝缘层116的上表面可以布置在相同的水平高度上。
栅极介电层118a可以包括高k材料。当栅极介电层118a由高k材料形成时，即使栅极介电层118a较薄，也会有利于减少漏电流。所述高k材料可以包括HfO2、Al2O3、ZrO2或Ta2O5。栅电极118b可以包括W或Al。在一些实施例中，栅电极118b可以具有包括缓冲层的堆叠的结构。缓冲层可以包括氮化钛(TiN)或氮化钽(TaN)。
参照图13A和图13B，所述方法可以包括步骤：形成保护层120、过孔122以及接触电极126。
保护层120可以覆盖栅电极118b的上表面和层间绝缘层116的上表面。保护层120可以包括SiOx。
过孔122可以穿过层间绝缘层116和保护层120。过孔122的上表面可以具有在一个方向上延伸的条形形状。由于过孔122，可以暴露出源极/漏极114a的主生长部分114aa的表面和附加生长部分114ab的表面。
接触电极126可以填充过孔122并且接触源极/漏极114aa。接触电极126可以称为插塞件。接触电极126可以包括W。
在一些实施例中，接触电极126可以与图17的包括位于相邻源极/漏极之间的融合晶体生长部分的器件协同使用。接触电极126可以与第一菱形源极/漏极、第二菱形源极/漏极和融合晶体生长部分直接接触。
所述方法还可以包括步骤：在通过过孔122暴露的源极/漏极114a的表面上形成硅化物层124。形成硅化物层124的步骤可以包括步骤：在过孔122中的暴露的源极/漏极114a上注入导电金属，以及执行热处理工艺。硅化物层124可以形成在源极/漏极114a与接触电极126之间。
通过上文描述的各个过程，可以制造根据本发明构思的实施例的半导体器件。
图14至图16为示出制造根据本发明构思的实施例的半导体器件的方法的处理透视图。图14可以理解为示出了在上述各处理中的参照图6A和图6B描述的处理之后要执行的处理。
图14中的(a)为处理透视图，并且图14中的(b)为图14中的(a)的E5部分的放大图。
参照图14、图6A和图6B，制造根据本发明的另一实施例的半导体器件100c的方法可以包括步骤：在牺牲栅极叠层106的侧表面上形成间隔件108。
间隔件108的形成可以包括步骤：通过刻蚀工艺部分去除间隔件层108A。在刻蚀工艺期间，在间隔件层108A中，可以去除覆盖有源鳍102b的第二鳍区B的部分和覆盖硬掩模116c的部分。随后，可以过度刻蚀器件隔离层104的上表面。
填充第一沟槽TR1和第二沟槽TR2的器件隔离层104的上表面可以布置在一个高的水平高度上和一个低的水平高度上。所述高的水平高度可以理解为器件隔离层104的上表面的最高水平高度，所述低的水平高度可以理解为器件隔离层104的上表面的最低水平高度。由于布置在所述高的水平高度上的部分相对于布置在所述低的水平高度上的部分突出，因此布置在所述高的水平高度上的部分在下文中被称为“突出物”。
因此，填充第一沟槽TR1的器件隔离层104可以包括从第一沟槽TR1的侧表面突出的第一突出物104a。填充第二沟槽TR2的器件隔离层104可以包括从第二沟槽TR2的侧表面突出的第二突出物104b。第一突出物104a的上表面可以布置在比第二突出物104b的上表面更高的水平高度上。因此，有源鳍102b的第一侧表面102bc(即，第一沟槽TR1的侧表面)可以包括第一突出物104a，并且与有源鳍102b的第一侧表面102bc平行的第二侧表面102bd(即，第二沟槽TR2的侧表面)可以包括第二突出物104b。因此，可以通过第一突出物104a的上表面与第二突出物104b的上表面之间的水平高度差LD2更多地暴露有源鳍102b的第二侧表面102bd。
更具体地，因为与沟槽TR1和沟槽TR2的中心部分相对应的器件隔离层104的上表面相比于与第一沟槽TR1和第二沟槽TR2的侧表面相邻的器件隔离层104的上表面以更快的速率凹进，所以可以形成第一突出物104a和第二突出物104b。此外，第一突出物104a和第二突出物104b可以具有水平高度差，这是因为形成在宽度较大的第二沟槽TR2中的器件隔离层104相比于形成在宽度较小的第一沟槽TR1中的器件隔离层104被去除得更快。
在下文中，图15中的(a)为处理透视图，并且图15中的(b)为图15中的(a)的E6部分的放大图。
参照图15和图8B，所述方法可以包括步骤：使有源鳍102b的第二鳍区B凹进。
第二鳍区B的凹进可以包括步骤：去除有源鳍102b中未被器件隔离层104覆盖而暴露出的部分。凹进的第二鳍区B可以包括凹进上表面102ba和凹进侧表面102bb。第二鳍区B的凹进上表面102ba可以布置在比第一鳍区A的上表面102ba'更低的水平高度上。例如，有源鳍102b可以具有包括凹部分和凸部分的凹-凸形状。
第二鳍区B的凹进上表面102ba可以布置在与第一突出物104a的上表面相同的水平高度上，或者比第一突出物104a的上表面更低的水平高度上，并且布置在比第二突出物104b的上表面更高的水平高度上。第二鳍区B的第二侧表面102bd可以包括暴露部分K2。暴露部分K2可以是由第二鳍区B的凹进上表面102ba与第二突出物104b的上表面之间的水平高度差暴露的部分。
在下文中，图16中的(a)为处理透视图，并且图16中的(b)为图16中的(a)的E2部分的放大图。参照图16，所述方法可以包括步骤：执行晶体生长工艺，以在凹进的第二鳍区B中生长源极/漏极114a。
源极/漏极114a可以具有非对称菱形状。源极/漏极114a可以包括主生长部分114aa和附加生长部分114ab。主生长部分114aa可以是从有源鳍102b的凹进上表面102ba和凹进侧表面102bb以菱形形状生长的部分。附加生长部分114ab可以是从有源鳍102b的第二侧表面102bd的暴露部分K2生长的部分。附加生长部分114ab可以具有矩形形状。主生长部分114aa和附加生长部分114ab可以共享一个平面。
主生长部分114aa的下表面可以与有源鳍102b的上表面和第一突出物104a的上表面接触。附加生长部分114ab的下表面可以与有源鳍102b的第二侧表面102bd的暴露部分K2和第二突出物104b的上表面接触。附加生长部分114ab的下表面可以布置在比主生长部分114aa的下表面更低的水平高度上。
例如，源极/漏极114a可以通过外延工艺结晶。
随后的处理可以与参照图10A、图11A、图12和图13A描述的上述处理相同。
图17为示出制造根据本发明构思的实施例的半导体器件的方法的处理透视图。
在将要参照图17描述的处理之前执行的各处理可以与上述实施例中参照图5A至图8A描述的各处理相同。由于图17的E1部分具有与图1A中的(b)相同的配置，因此可以参照图1A中的(b)。
参照图8A、图17和图1A中的(b)，制造根据本发明构思的实施例的半导体器件的方法可以包括步骤：形成融合源极/漏极114b。
融合源极/漏极114b可以与多个有源鳍102b接触，并且可以包括主生长部分114ba、附加生长部分114bb以及融合生长部分114bc。主生长部分114ba可以是从有源鳍102b的凹进上表面102ba和凹进侧表面102bb生长的部分。附加生长部分114bb可以是从有源鳍102b的第二侧表面102bd的暴露部分K1生长的部分。附加生长部分114bb可以布置在融合源极/漏极114b的一侧和另一侧上。主生长部分114ba可以与附加生长部分114bb共享一个平面。主生长部分114ba可以具有菱形形状，附加生长部分114bb可以具有矩形形状，并且融合生长部分114bc可以理解为具有使主生长部分114ba的边缘融合的形状。更具体地，融合生长部分114bc可以是这样的部分，其中主生长部分114ba的相邻边缘被融合，并且这些融合的部分在晶体生长工艺过程中向上地和向下地延伸。
在上文描述的配置中，第一残余物108a可以保留在有源鳍102b的第一侧表面102bc(即，第一沟槽TR1的侧表面)和器件隔离层104的上表面上。第二残余物108b可以保留在与第一侧表面102bc平行的第二侧表面102bd和附加生长部分114bb的下表面上。主生长部分114ba的下表面可以与有源鳍102b的上表面和第一残余物108a的上表面接触，附加生长部分114bb的下表面可以与有源鳍102b的侧表面和第二残余物108b的上表面接触。附加生长部分114bb的下表面可以布置在比主生长部分114ba的下表面更低的水平高度上。融合生长部分114bc的下表面可以布置在比主生长部分114ba的下表面更高的水平高度上。
在一些实施例中，参照图4，第一残余物108a和第二残余物108b可以完全去除，从器件隔离层104延伸的第一突出物104a可以存在于有源鳍102b的第一侧表面102bc上，并且从器件隔离层104延伸的第二残余物104b可以存在于与第一侧表面102bc平行的第二侧表面102bd上。
随后的各处理可以与参照图13A和图13B以及图14A和图14B描述的上述各处理相同。
图18为概念性示出包括根据本发明构思的各种实施例制造的半导体器件100a、100b、100c或100d的半导体模块的示图。
参照图18，根据本发明构思的实施例的半导体模块500可以包括根据本发明构思的各种实施例制造的半导体器件100a、100b、100c或100d。半导体模块500还可以包括安装在模块衬底510上的微处理器520。输入/输出终端540可以布置在模块衬底的至少一侧上。半导体模块500可以包括存储卡或固态盘(SSD)。
图19为概念性示出包括根据本发明构思的各种实施例制造的半导体器件100a、100b、100c或100d的电子系统的框图。
参照图19，半导体器件100a、100b、100c或100d可以应用于电子系统600。电子系统600可以包括主体610、微处理器单元620、电源630、功能单元640和/或显示控制器单元650。主体610可以是包括印刷电路板(PCB)的系统板或母板。微处理器单元620、电源630、功能单元640以及显示控制器单元650可以装载或安装在主体610上。显示单元660可以布置在主体610的表面上或主体610的外侧。例如，显示单元660可以布置在主体610的表面上并且显示由显示控制器单元650处理的图像。电源630可以从外部电源等接收恒定电压，将此电压分成各种不同的所需的电压电平，并且向微处理器单元620、功能单元640以及显示控制器单元650等供应这些电压。微处理器单元620可以从电源630接收电压，以控制功能单元640和显示单元660。功能单元640可以执行电子系统600的各种功能。例如，当电子系统600为移动电子设备(如移动电话)时，功能单元640可以具有若干执行无线通信功能(例如，通过拨号或与外部设备670的通信而向显示单元660输出图像或向扬声器输出语音)的组件。当安装了摄像头时，功能单元640可以作为图像处理器。在应用本发明构思的实施例中，当电子系统600连接至存储卡之类时，为了扩展其容量，功能单元640可以是存储卡控制器。功能单元640可以通过有线或无线通信单元680跟外部设备670交换信号。此外，当电子系统600需要通用串行总线(USB)之类时，为了扩展功能性，功能单元640可以作为接口控制器。根据本发明构思的实施例制造的半导体器件100a、100b、100c或100d可以包括在功能单元640中。
图20为概念性示出包括根据本发明构思的各种实施例制造的半导体器件100a、100b、100c或100d的电子系统的框图。
参照图20，电子系统700可以包括根据本发明构思的各实施例制造的半导体器件100a、100b、100c或100d。
电子系统700可以应用于移动电子设备或计算机。例如，电子系统700可以包括存储器系统712、微处理器714、随机存取存储器(RAM)716以及使用总线720进行数据通信的用户接口718。微处理器714可以对电子系统700编程，或者控制电子系统700。RAM 716可以用作微处理器714的操作存储器。例如，微处理器714或RAM 716可以包括根据本发明构思的各实施例制造的半导体器件100a、100b、100c和100d之一。
微处理器714、RAM 716和/或其他组件可以组装在单个封装件中。用户接口718可以用于向电子系统700输入数据或从电子系统700输出数据。存储器系统712可以存储用于操作微处理器714的代码、由微处理器714处理的数据或外部输入数据。存储器系统712可以包括控制器和存储器装置。
如上文所阐述，根据本发明构思的各种实施例的半导体器件可以包括具有左-右非对称形状的晶体生长源极/漏极。
由于源极/漏极的非对称形状，可以进一步获得源极/漏极的接触面积，并因此可以改善半导体器件的导通电流特性。
对于一名本领域技术人员而言，在查阅附图和详细描述之后，根据本发明构思的实施例的其他器件、方法和/或系统将变得清楚。所有这样的附加器件和/或系统旨在被包括在本文描述之内、在本发明构思的范围之内以及受到随附的权利要求的保护。而且，本文公开的所有实施例旨在被单独实施或者以任何方式和/或组合而组合实施。
在附图和说明书中，已经公开了典型的实施例，而且，虽然采用了特定术语，但是其仅用于一般性和描述性的意义，而非以限制为目的。以上内容只用于说明各实施例，而不应理解为对其进行限制。虽然已经描述了一些实施例，但是本领域技术人员将容易领会，可以在实质上不脱离所附权利要求限定的本发明构思的新颖性指教、优点和范围的前提下进行许多修改。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
从所述半导体衬底竖直地延伸的有源鳍；以及
位于所述有源鳍的上表面上的不对称源极/漏极，
其中，所述不对称源极/漏极包括第一晶体生长部分和从所述第一晶体生长部分的一部分延伸的第二晶体生长部分，
其中，所述第二晶体生长部分的下表面位于比所述第一晶体生长部分的下表面更低的水平高度上。
2.根据权利要求1所述的半导体器件，其中，所述第一晶体生长部分接触所述有源鳍的上表面，并且所述第二晶体生长部分接触所述有源鳍的侧表面。
3.根据权利要求2所述的半导体器件，其中，所述第二晶体生长部分包括矩形形状。
4.根据权利要求3所述的半导体器件，其中，所述第二晶体生长部分相对于所述有源鳍的延伸方向倾斜。
5.根据权利要求4所述的半导体器件，其中，所述有源鳍包括第一侧表面和与所述第一侧表面相对的第二侧表面，
其中，所述第二晶体生长部分接触所述第二侧表面的一部分并且不接触所述第一侧表面。
6.根据权利要求4所述的半导体器件，其中,所述有源鳍包括第一侧表面和与所述第一侧表面相对的第二侧表面，其中,所述第二晶体生长部分接触所述第二侧表面的一部分并且不接触所述第一侧表面。
7.根据权利要求4所述的半导体器件，还包括与所述有源鳍交叉的栅极叠层。
8.根据权利要求7所述的半导体器件，其中，所述栅极叠层包括栅极介电层和栅电极。
9.一种半导体器件，包括：
半导体衬底；
从所述半导体衬底突出的有源鳍；
填充在所述有源鳍之间的器件隔离层，其中，所述器件隔离层的与所述有源鳍的侧表面相邻的上表面位于低水平高度处，并且所述器件隔离层的与平行于所述侧表面的其它侧表面相邻的上表面位于高水平高度处，所述高水平高度距所述半导体衬底的距离比所述低水平高度距所述半导体衬底的距离更大；以及
位于所述有源鳍上的不对称源极/漏极，
其中，所述源极/漏极包括第一晶体生长部分和第二晶体生长部分，所述第一晶体生长部分接触所述有源鳍的上表面，所述第二晶体生长部分与所述第一晶体生长部分共享一个平面，并且所述第二晶体生长部分接触所述有源鳍的侧表面，
其中，所述第二晶体生长部分的下表面位于比所述第一晶体生长部分的下表面更低的水平高度上。
10.根据权利要求9所述的半导体器件，其中，所述器件隔离层的与相邻有源鳍的相对侧表面相邻的上表面设置在相同的水平高度处。
11.根据权利要求9所述的半导体器件，还包括与所述有源鳍交叉的栅极叠层，
其中，所述栅极叠层中的每一个包括栅极介电层和栅电极，
其中，所述栅极介电层包括与所述器件隔离层的上表面和所述有源鳍的上表面接触的下表面以及与所述栅极介电层的下表面垂直的侧表面，并且
其中，所述栅电极接触所述栅极介电层的下表面和侧表面。
12.根据权利要求9所述的半导体器件，还包括：
第一沟槽，其由所述有源鳍共享并且具有第一宽度；以及
第二沟槽，其具有大于第一宽度的第二宽度。
13.根据权利要求12所述的半导体器件，其中，所述第一沟槽的侧表面和所述第二沟槽的侧表面是所述有源鳍的侧表面。
14.根据权利要求13所述的半导体器件，其中，所述器件隔离层填充所述第一沟槽和所述第二沟槽，并且
所述器件隔离层的与所述第一沟槽的侧表面相邻的上表面位于比所述器件隔离层的与所述第二沟槽的侧表面相邻的上表面更高的水平高度上。
15.一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底上的有源鳍，其中，所述有源鳍包括第一有源鳍、第二有源鳍和第三有源鳍，其中所述第二有源鳍设置在所述第一有源鳍与所述第三有源鳍之间，其中所述第二有源鳍与所述第三有源鳍之间的距离大于所述第二有源鳍与所述第一有源鳍之间的距离；
设置在所述有源鳍之间的隔离层，其中所述隔离层包括第一隔离区和第二隔离区，其中所述第一隔离区设置在所述第一有源鳍与所述第二有源鳍之间，并且其中所述第二隔离区设置在所述第二有源鳍与所述第三有源鳍之间；
位于所述第一有源鳍上的第一晶体生长源极/漏极；
位于所述第二有源鳍上的第二晶体生长源极/漏极；以及
位于所述第三有源鳍上的第三晶体生长源极/漏极，
其中，所述第二晶体生长源极/漏极包括第一下端部和第二下端部，所述第一下端部与所述第一隔离区重叠，所述第二下端部与所述第二隔离区重叠，
其中，所述第二隔离区的宽度大于所述第一隔离区的宽度，并且
其中，所述第二下端部位于比所述第一下端部更低的水平高度上。
16.根据权利要求15所述的半导体器件，其中，所述第二晶体生长源极/漏极包括位于所述第二有源鳍上的主晶体生长部分以及从所述主晶体生长部分的一部分延伸的附加晶体生长部分，并且
其中，所述附加晶体生长部分与所述第二隔离区相邻。
17.根据权利要求16所述的半导体器件，其中，所述第二下端部是所述附加晶体生长部分的下端部，并且所述第一下端部是所述主晶体生长部分的下端部。
18.根据权利要求16所述的半导体器件，其中，所述第二有源鳍包括第一侧表面和与所述第一侧表面相对的第二侧表面，并且
其中，所述附加晶体生长部分接触所述第二侧表面的一部分并且不接触所述第一侧表面。
19.根据权利要求15所述的半导体器件，其中，所述第二晶体生长源极/漏极连接到所述第一晶体生长源极/漏极。
20.根据权利要求19所述的半导体器件，其中，所述第二晶体生长源极/漏极从所述第三晶体生长源极/漏极间隔开。
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