CN104051341B - 源极和漏极区的外延形成机制的非对称循环沉积和蚀刻工艺 - Google Patents

源极和漏极区的外延形成机制的非对称循环沉积和蚀刻工艺 Download PDF

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Abstract

本发明公开了一种形成场效应晶体管（FET）的源极/漏极区的机制以及源级和漏极区的外延形成机制的非对称循环沉积和蚀刻工艺，在S/D区的外延形成过程中，将Cl2用作蚀刻剂。该机制包括使用非对称循环沉积和蚀刻（ACDE）工艺来形成准备层，使得后续具有晶体管掺杂物的外延层能够外延生长。该机制还包括用含掺杂物的前体来浸泡衬底的表面以在S/D区的外延生长过程中，能够充分吸收晶体管掺杂物。通过将Cl2用作蚀刻剂，该机制也使得S/D区域的外延生长具有高生产力。

Description

源极和漏极区的外延形成机制的非对称循环沉积和蚀刻工艺
相关申请的交叉引用
本申请要求2013年3月13日提交的标题为“CVD Epitaxy Technique and Device”的美国临时专利申请第61/780,520号（代理卷号:TSM13-0119P）的优先权，其内容结合于此作为参考。
本申请涉及2012年6月11日提交的标题为“EPITAXIAL FORMATION OF SOURCE ANDDRAIN REGIONS”的美国申请第13/493,626号（代理卷号TSM2011-1479）。本申请还涉及2013年1月11日提交的标题为“Epitaxial Formation Mechanisms of Source and DrainRegions”的美国申请第13/739,781号（代理卷号:TSM2012-1014）。本申请还涉及2013年3月13日提交的标题为“Mechanisms for Doping Lightly-Doped-Drain(LDD)Regions ofFinFET Devices”的美国专利申请第61/780,784号（代理卷号:TSM2012-1386P）。上述申请的全部内容结合于此作为参考。
技术领域
本申请总的来说涉及半导体器件领域，更具体地，涉及集成电路及其制造方法。
背景技术
半导体集成电路（IC）产业已经历了快速的增长。IC材料和设计的技术进步已经产生了数代IC，每一代IC都比上一代IC具有更小和更复杂的电路。然而，这些进步增加了加工和制造IC的复杂度，同时，为了实现这些进步，需要在IC加工和制造方面有类似的发展。
在IC的发展过程中，在几何尺寸（即，使用制造工艺可生产的最小部件（或线））缩小的同时，功能密度（即，每一芯片面积上互连器件的个数）通常增大。这种按比例缩小工艺通常通过提高生产效率和降低相关成本而提供益处。这种按比例缩小工艺也产生相对较高的功耗值，其可以通过使用诸如互补金属氧化物（CMOS）器件的低功耗器件来解决。
发明内容
根据本发明的一个方面，提供了一种形成集成电路的方法，包括：在衬底上方形成多个栅极结构；去除部分衬底以形成与相应的多个栅极结构相邻的凹槽；以及在凹槽中沉积外延含硅层，其中，沉积外延含硅层使用非对称循环沉积和蚀刻（ACDE）工艺，ACDE工艺将Cl2用作蚀刻剂，ACDE工艺包括第一CDE单位循环（CDE-1）工艺和后续的CDE单位循环（CDE-i），第一CDE单位循环与后续的CDE单位循环不同，并且重复数次后续的CDE单位循环直至达到最终的厚度。
优选地，第一CDE单位循环形成掺碳的含硅层。
优选地，掺碳的含硅层的厚度范围在约1nm至约5nm之间。
优选地，在第一CDE单位循环之后实施的后续的CDE单位循环开始于以含晶体管掺杂物的前体浸透衬底的表面的工艺。
优选地，CDE-1和CDE-i工艺均包括循环沉积和蚀刻（CDE）工艺，并且在蚀刻工艺中使用Cl2。
优选地，CDE工艺的蚀刻操作的持续时间的范围在约1秒至约5秒之间。
优选地，在沉积工艺操作之后，外延含硅层包括多层，多层中的至少一层不同于多层中的至少另一层。
优选地，该方法还包括:实施热退火，在热退火之后，外延含硅层基本是均匀的。
优选地，热退火选自快速热处理（RTP）退火、尖峰退火、毫秒级退火、激光退火或它们的组合中的一种。
优选地，外延含硅层包括作为掺杂物的碳和磷，碳的浓度等于或大于约1.2原子百分比，磷的浓度范围在约1E20atoms/cm3至约7E20atoms/cm3之间。
优选地，外延含硅层的电阻率等于或小于约0.6mΩcm。
优选地，ACDE工艺是等温和等压的。
优选地，蚀刻工艺不使用GeH4。
优选地，在ACDE工艺过程中，衬底的转速的范围在约50RPM至约120RPM之间。
优选地，该方法还包括：通过实施选择性外延生长（SEG）来沉积另一个外延含硅层，SEG包括同时沉积和蚀刻。
优选地，蚀刻气体与沉积气体的比率范围在约0.03至约0.1之间。
根据本发明的另一方面，提供了一种形成集成电路的方法，包括：在衬底上方形成多个栅极结构；去除部分衬底以形成与多个栅极结构相邻的凹槽；在凹槽中沉积外延含硅层，其中，沉积外延含硅层使用非对称循环沉积和蚀刻（ACDE）工艺，ACDE工艺将Cl2用作蚀刻剂，ACDE工艺包括第一CDE单位循环（CDE-1）工艺和后续的CDE单位循环（CDE-i），第一CDE单位循环与后续的CDE单位循环不同，重复数次后续的CDE单位循环直至达到最终的厚度；以及通过实施选择性外延生长（SEG）工艺来沉积另一个外延含硅层，SEG工艺包括同时沉积和蚀刻，蚀刻气体与沉积气体的比率范围在约0.03至约0.1之间。
优选地，在等温和等压条件下，实施ACDE工艺和SEG工艺。
优选地，该方法还包括：在ACDE工艺之后并且在实施SEG工艺之前，实施蚀刻工艺，在ACDE工艺过程中，衬底的转速范围在约50RPM至约120RPM之间。
根据本发明的又一方面，提供了一种集成电路，包括：栅极结构，位于衬底上方；以及含硅材料结构，位于与栅极结构相邻的凹槽的上方，含硅材料结构包括外延层，外延层具有等于或小于约0.6mΩcm的电阻率，并且外延层掺有碳和磷，碳的浓度等于或大于约1.2原子百分比，并且磷的浓度范围在约1E20atoms/cm3至约7E20atoms/cm3之间。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业的标准实践，对各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚讨论起见，各种部件的数目和尺寸可以被任意增大或缩小。
图1是根据一些实施例的示出形成集成电路的方法的流程图；
图2A至图2E是根据一些实施例的集成电路处于各个制造阶段的截面图；
图3是根据一些实施例的在工艺室中的CDE（循环沉积/蚀刻）工艺的工序；
图4A示出了根据一些实施例的非对称CDE（ACDE）工艺的示意图；
图4B示出了根据一些实施例的图4A的ACDE工艺中的第一部分的示意图；
图4C示出了根据一些实施例的图4A的ACDE工艺中的循环部分的示意图；
图5A至图5E示出了根据一些实施例的形成外延材料的顺序工艺流程的截面图；
图6A示出了根据一些实施例的用于实施上述非对称循环沉积/蚀刻（ACDE）工艺的工艺室的侧视示意图；
图6B是根据一些实施例的图6A的工艺室的俯视示意图；以及
图7示出了根据一些实施例的在凹槽中形成外延材料的工艺流程。
具体实施方式
应当理解，为了实施本发明的不同特征，以下描述提供了许多不同的实施例或实例。以下描述了部件和配置的具体实例以简化本发明。当然这些仅仅是实例并不意在限制。此外，本发明可在各个实例中重复参考数字和/或字母。这种重复是出于简明和清楚的目的，但其本身没有指出所述各种实施例和/或结构之间的关系。此外，在本发明的以下内容中，部件形成在另一部件上、部件连接至和/或耦合至另一个部件上可以包括部件形成直接接触的实施例，也可包括额外部件介入在部件之间形成的实施例，使得部件不直接接触。此外，与空间相关的术语，例如“下方”、“上方”、“水平的”、“垂直的”、“以上”、“以下”、“上”、“下”、“顶部”、“底部”等以及其派生词（例如，“水平地”、“向下地”、“向上地”等）用于使本发明中一个部件与另一个部件的关系简单化。这些与空间相关的术语旨在覆盖了包括这些部件的器件的不同方位。
随着诸如金属氧化物半导体场效应晶体管（MOSFET）的半导体器件通过不同的技术节点实现了按比例缩小，使用外延（epi）半导体材料实现应变源极/漏极部件（例如，应力源区，stressor region）以提高载流子迁移率并且提高器件性能。形成具有应力源区的MOSFET经常要外延地生长硅（Si）以形成n型器件的凸起的源极和漏极部件，并且外延地生长硅锗（SiGe）以形成p型器件的凸起的源极和漏极部件。已经实施了各种针对这些源极和漏极部件的形状、配置和材料的技术以进一步提高晶体管的器件性能。虽然现有的方法对于其预期的目的通常是足够的，但是它们并非在所有方面都令人完全满意。
实施例将参考具体环境(即，互补金属氧化物半导体（CMOS）晶体管的源极/漏极区)的具体实施例来描述。然而，这些实施例也可用于半导体器件内的其他掺杂区。
图1示出了根据一些实施例的形成集成电路的方法的流程图。图2A至图2E是根据一些实施例的集成电路处于各个制造阶段的截面示意图。集成电路可以包括各种无源和有源微电子器件，诸如电阻器、电容器、电感器、二极管、金属氧化物半导体场效应晶体管（MOSFET）、互补MOS（CMOS）晶体管、双极结型晶体管（BJT）、横向扩散MOS（LDMOS）晶体管、高功率MOS晶体管、FinFET晶体管或其他类型的晶体管。应当理解，为了更好地理解本发明的概念，对图2A至图2E做了简化。因此，应该注意的是，在图1的方法100之前、期间和之后可以提供附加的工艺，并且本文仅对其他一些工艺做了简要描述。
现在参考图1，方法100可以包括在衬底上方形成栅极结构（方框110）。方法100可以包括去除部分衬底以形成邻近栅极结构的凹槽（方框120）。方法100还可以包括在每一个凹槽中形成含硅材料结构（方框130）。
在一些实施例中，方法100在操作130之后还包括退火操作140。退火操作140可以用来激活掺杂物。在一些实施例中，退火操作140也用来将掺杂物驱入轻掺杂漏极（LDD）区。
现在结合图1来参考图2A至图2E，可以根据图1中的方法100来制造集成电路200。在图2A中，可以在衬底201上构建集成电路200。衬底201可以包括掺杂或未掺杂的块状硅或绝缘体上硅（SOI）衬底的有源层。一般来说，SOI衬底包括半导体材料（诸如硅、锗、硅锗、SOI、绝缘体上硅锗（SGOI）或它们的组合）层。其他可用的衬底包括多层衬底、梯度衬底或混合取向衬底。衬底201可以包括外延层（epi层），并且可发生应变以提高性能。
在一些形成n型晶体管的实施例中，衬底201可以是掺有诸如硼的p型掺杂物的硅衬底（形成p型衬底）。金属栅极结构可以具有堆叠结构，其包括高介电常数栅极层、扩散阻挡层、金属功函数层、金属化层和/或其他合适的层。伪栅极结构可以具有包括伪材料层、硬掩模层和/或其他合适的层的堆叠结构。
在一些实施例中，可以在衬底201的上方形成栅极结构206，其包括栅极介电质207、栅电极209、第一间隔件211以及第二间隔件212。栅极介电层207包括介电材料，诸如氧化硅、氮氧化硅、氮化硅、高k介电材料或它们的组合。示例性的高k介电材料包括氧化铪（HfO2）、氧化铝（Al2O3）、氧化锆（ZrO2）、氧化镓（Ga2O3）、氧化钛（TiO2）、氧化镧（La2O3）、氧化钽（Ta2O5）、氧化钆（Gd2O3）、氧化钇（Y2O3）、二氧化铪-氧化铝（HfO2-Al2O3）合金、氧化铪铝（HfAlO）、氧化铪硅（HfSiO）、氮氧化铪硅（HfSiON）、氧化铪钽（HfTaO）、氧化铪钛（HfTiO）、氧化铪锆（HfZrO）、氧化钛铝（TiAlO）、铝酸镧（诸如LaAlO3）、其他高k介电材料或它们的组合。栅极介电层207可以包括多层结构。例如，栅极介电层207可以包括在衬底201上方形成的界面层以及在界面层上方形成的高k介电层。界面层可以是通过热处理或ALD工艺形成的氧化硅层。
栅电极层209位于栅极介电层207的上方。栅电极层209包括导电材料，诸如多晶硅、铝（Al）、铜（Cu）、钛（Ti）、钽（Ta）、钨（W）、钼（Mo）、铂（Pt）、氮化钽（TaN）、氮化钛（TiN）、氮化钨（WN）、铝化钛（TiAl）、氮化铝钛（TiAlN）、TaCN、TaC、TaSiN、其他导电材料或它们的组合。根据集成电路200的场效应晶体管器件的设计要求，栅电极层209的导电材料可以是掺杂的或未掺杂的。在一些实施例中，栅电极层209包括被调节至具有合适功函数的功函数层以提高集成电路200的场效应晶体管的性能。例如，在场效应晶体管器件是NFET的所述实施例中，功函数层包括n型功函数金属（n型金属），诸如Ta、TiAl、TiAlN、TaCN、其他n型功函数金属或它们的组合。在场效应晶体管器件是PFET时，功函数层包括p型功函数金属（p型金属），诸如TiN、TaN、其他p型功函数金属或它们的组合。在本发明的其他实例中，在功函数层上方形成诸如铝层的导电层，使得栅电极层209包括位于栅极介电层207上方的功函数层以及位于功函数层上方的导电层。
围绕栅层叠205的是第一间隔件211和第二间隔件212。栅层叠205和诸如间隔件211和间隔件212的包围间隔件形成栅极结构206。间隔层可以包括SiN、氮氧化物、SiC、SiON、氧化物等。然而，本领域的技术人员可以认识到，如图2A所示的第一间隔件211和第二间隔件212仅仅是出于说明性目的，而不是意在将实施例限制于这些描述。相反，为了形成栅层叠205的间隔件，可以利用任何适合数目和组合的间隔层和形状，并且可以可选地利用间隔件任何适合的组合。
在一些形成n型晶体管的实施例中，可在衬底201中形成n型轻掺杂漏极（LDD）219。可以在栅极结构205的下方形成部分n型LDD219。n型LDD219可由n型掺杂物（杂质）形成。例如，掺杂物可以包括磷、砷、和/或其他V族元素。在一些实施例中，可以执行至少一次热退火工艺（例如，快速热退火（RTA）工艺）以激活n型LDD219的掺杂物。在一些形成n型晶体管的实施例中，可以在衬底201中形成p型口袋掺杂区（未示出）。p型口袋掺杂区可由p型掺杂物（杂质）形成。例如，掺杂物可以包括硼元素和/或其他III族元素。
图2A示出了在衬底201内形成凹槽210。例如，可以使用对衬底201的材料具有选择性的湿蚀刻工艺来形成凹槽，并且将栅层叠205、第一间隔件211和第二间隔件212用作硬掩模以形成凹槽210。例如，可以使用蚀刻剂（诸如四氟化碳（CF4）、HF、四甲基氢氧化铵（TMAH）或它们的组合等）来实施湿蚀刻并形成凹槽210。凹槽210提供了衬底201中的开口，随后将会在其中形成源极/漏极区域（下文参考图2B至图2E将会进一步描述其形成过程）。
如图2A所示，根据一些实施例，在包围栅极结构205的间隔件212和与其相邻的间隔件212的下方和之间形成凹槽210，其具有的宽度W1在约至约之间。凹槽210还可以底切第一间隔件211和/或第二间隔件212。此外，可以继续实施湿蚀刻工艺直至凹槽210从衬底201的表面算起的深度为D1。在一些实施例中，D1的范围在约至约之间。然而，这些尺寸并不意在限制本发明的实施例，可选择使用适于凹槽210的任何尺寸。
可以形成具有角形或圆形形状的凹槽210。在凹槽210具有角形形状的实施例中，可以形成沿着凹槽210的顶部具有第一角度α1和沿着其底部具有第二角度α2的凹槽210。在一些实施例中，第一个角度α1的范围在约90°至约180°间。根据一些实施例，第二角度α2的范围在约85°至约170°间。在图2A中，凹槽210的表面被标示为217。
参照图1和图2B至图2E，方法100可以包括在每一个凹槽中都形成外延含硅材料结构（方框130）。在一些实施例中，方框130可以包括实施外延沉积/部分蚀刻工艺，并且至少重复一次外延沉积/部分蚀刻工艺。这种重复的沉积/部分蚀刻工艺也被称为循环沉积/蚀刻（CDE）工艺。
根据一些实施例，如图2B至图2D所示，方框130可以包括在凹槽210中外延地沉积含硅材料（或层）215。根据一些实施例，如图2E所示，方框130还可以包括在凹槽210中的含硅材料215的上方沉积含硅层216。
根据一些实施例，沉积含硅材料215包括原位掺杂含硅材料215。例如，形成n型晶体管可以使用n型掺杂前体，例如，磷化氢（PH3）和/或其他的n型掺杂前体。通过采用原位掺杂工艺，可以获得理想的含硅材料215的掺杂分布。在一些实施例中，含硅材料215可以是掺有磷的n型掺硅层（Si:P）。在一些实施例中，含硅材料215可以是掺有磷和碳的n型掺硅层（Si:CP）。碳能阻止磷从含硅材料215向外扩散。也可以包括其他类型的掺杂物。在一些实施例中，磷掺杂物的浓度在约1E20atoms/cm3至约5E20atoms/cm3的范围之间。在一些实施例中，碳掺杂物的浓度（原子百分比）在约0.1%至约5%的范围之间。
在一些实施例中，可以通过化学汽相沉积（CVD）（例如，低压CVD（LPCVD）、原子层CVD（ALCVD）、超高真空CVD（UHVCVD）、减压CVD（RPCVD）和任何合适的CVD）、分子束外延（MBE）工艺、任何合适的外延生长工艺或它们的任意组合来形成含硅材料215。在一些实施例中，沉积含硅材料215可以具有约750℃或更低的沉积温度。在其他实施例中，沉积温度的范围在约400℃至约620℃之间。根据一些实施例，沉积工艺的压力范围在约5托至约300托之间。
可以使用诸如硅烷（SiH4）、乙硅烷（Si2H6）、丙硅烷（Si3H8）、二氯硅烷（SiH2Cl2）的至少一种含硅前体、另一种含硅前体和/或它们的任意组合来沉积含硅材料215。在一些实施例中，含硅前体的流速范围可在约20sccm（标准立方厘米每分钟）至约500sccm之间。在其他形成p型晶体管的实施例中，含硅材料215可由诸如硅、硅锗、其他半导体材料和/或它们的任意组合中的至少一种材料来制成。
如上所述，根据一些实施例，沉积含硅材料215包括原位掺杂含硅材料215。例如，可以使用n型掺杂前体（例如，诸如磷化氢（PH3）的含磷气体，诸如砷化氢（AsH3）的含砷气体、其他含n型掺杂物的气体或它们的组合）来形成n型晶体管。在一些实施例中，n型掺杂前体的流速范围可在约20sccm至约500sccm之间。根据一些实施例，也可包括诸如单甲基硅烷（MMS）的含碳气体，以利用碳来掺杂含硅材料215。在一些实施例中，含碳气体的流速范围在约10sccm至约600sccm之间。
凹槽210中的含硅材料215是外延的。根据一些实施例，如图2B所示，沉积工艺在凹槽210中形成含硅材料的薄外延层215a并且在栅电极209和间隔件212上形成非晶含硅材料215*。参考图2C，蚀刻（或部分蚀刻）工艺220将非晶含硅材料215*和凹槽210中的部分含硅材料215a去除。在每一个凹槽210中形成剩余的含硅材料215。在一些实施例中，蚀刻工艺220可以使用包括氯化氢（HCl）、氯气（Cl2）、氢化锗（GeH4）、其他合适的蚀刻气体和/或它们的任意组合中的至少一种的蚀刻气体。根据一些实施例，蚀刻气体的流速范围在约50sccm至约750sccm之间。在一些实施例中，蚀刻工艺220的压力范围在约5托至约300托之间。在一些实施例中，蚀刻工艺220可以具有约590℃或更低的蚀刻温度。在其它实施例中，蚀刻温度范围在约400℃至约620℃之间。在一些实施例中，形成含硅材料215的沉积工艺和蚀刻工艺的工艺温度和压力是相同的。
蚀刻工艺220将以比外延含硅材料215的去除速率更高的速率来去除位于非晶态表面上方的非晶含硅材料215*。此外，蚀刻工艺将会去除部分外延含硅材料215，其包括位于栅极拐角240附近的位错（dislocations）241。
根据一些实施例，如图2D所示，重复数次外延沉积/部分蚀刻工艺，直至达到期望的厚度D2。因此，这种重复的沉积/部分蚀刻工艺被称为循环沉积/蚀刻（CDE）工艺。在一些实施例中，D2的范围在约至约之间。凹槽210中的虚线用于示出由外延CDE工艺形成的多个子层。
如上所述，根据一些实施例，含硅材料215可以是同时掺有磷和碳的n型掺硅层。碳能阻止磷从含硅材料215向外扩散。掺有磷和碳的硅层可被称为Si:CP层。通过CDE沉积的含硅材料215中的掺杂物比注入的掺杂物具有更高的激活水平。在一些实施例中，掺杂物的激活水平的范围在约1E20atoms/cm3至约7E20atoms/cm3之间。相反，在S/D处注入的掺杂物的激活水平通常在约1E20atoms/cm3至约2E20atoms/cm3之间。更高的激活水平使得原位掺杂外延生长含硅材料达到令人满意的效果。
在CDE工艺之后，可以使用选择性外延生长（SEG）工艺来沉积附加的含硅膜以填充剩余的凹槽210。根据一些实施例，SEG工艺比CDE工艺具有更高的生长速率。SEG工艺是一种选择性沉积工艺并且在诸如层215的外延含硅膜上沉积通过SEG工艺形成的含硅膜。SEG工艺同时沉积和蚀刻。在一些实施例中，外延的含硅层216的表面与硅衬底表面230平齐。在一些实施例中，如图2E所示，含硅层216的表面高于硅衬底表面230。在一些实施例中，含硅层216的厚度D3的范围在约至约之间。在一些实施例中，含硅层216掺有磷（Si:P）。
层215和层216形成S/D区250。在一些实施例中，形成含硅层216的材料和/或方法可以与形成含硅材料215的材料和/或方法相同或类似。在一些实施例中，含硅层216可以具有与含硅材料215不同的掺杂物浓度。
如上所述，形成含硅材料215的工艺是包括循环沉积和蚀刻工艺的CDE工艺。根据本发明的实施例，图3示出了工艺室中的CDE工艺300的工艺顺序。根据一些实施例，工艺300包括沉积操作301、沉积后的净化操作302、部分蚀刻操作303和蚀刻后的净化操作304。CDE工艺发生在工艺室中。如上述所，沉积操作301使用诸如丙硅烷（Si3H8）、二硅烷（Si2H6）等的含硅气体作为硅源，并且使用诸如PH3的掺杂气体以提供所沉积的含硅材料层的掺杂物。在一些实施例中，沉积工艺301的压力范围在约5托至约300托之间。在一些实施例中，沉积温度的范围在约400℃至约620℃之间。在一些实施例中，沉积时间的范围在约3秒至约20秒之间。在一些实施例中，根据一些实施例，在每个CDE单位循环中，在操作301中所沉积的含硅材料215的厚度范围在约至约之间。
在沉积操作301之后，沉积后的净化操作302用于从工艺室中去除沉积气体。一旦从腔室中去除了沉积气体，则接着进行蚀刻操作303。在一些实施例中，蚀刻操作303使用HCl气体和GeH4气体。根据一些实施例，在蚀刻气体混合物中也使用诸如惰性气体或N2的非反应性载气。HCl和GeH4与硅发生反应以蚀刻硅。在一些实施例中，GeH4作为蚀刻催化剂与硅反应以形成SiGe，然后其被HCl去除。
在蚀刻操作303之后，接着进行净化操作304以从腔室中去除在操作303中所用的蚀刻气体。在一些实施例中，蚀刻时间的范围在约40秒至约200秒之间。根据一些实施例，在每个CDE单位循环内，在操作303中所去除的含硅材料215的厚度范围在约至约之间。
在沉积和蚀刻操作期间使用具有恒定温度（等温）和相同工艺压力（等压）的CDE工艺具有良好的工艺控制和腔室匹配的优势。根据一些实施例，在每个CDE单位循环中，在单位循环中形成的净厚度范围在约至约之间。在操作304之后，工艺顺序包括再次重复操作301、302、303和304直至达到含硅材料215的目标厚度D2。在2012年6月11日提交的标题为“EPITAXIAL FORMATION OF SOURCE AND DRAIN REGIONS”的美国申请13/493，626号（代理卷号TSMC2011-1479）中提供了对CED工艺的详细描述。
在上述CDE工艺中，GeH4在蚀刻混合气体中用作蚀刻催化剂。然而，GeH4中的Ge（锗）会无意地吸收到含硅材料215中。吸收到含硅材料215中的Ge可能导致含硅材料215的电阻率增大。为了实现诸如N20及以下的改进技术节点，由于对Ion（导通电流）和器件性能有负面影响，所以这种电阻率的增加是不可接受的。此外，为了在每个CDE单位循环内保持工艺温度恒定，由于在利于沉积外延且含硅的材料215而不利于蚀刻的工艺温度下，HCl的蚀刻速率相对较慢，因此蚀刻时间不应过长。期望一种替代工艺，其能够以较高的蚀刻速率形成外延且含硅的材料215从而增大生产能力。
在蚀刻外延和非晶含硅材料的过程中，Cl2比盐酸的活性更大。使用Cl2作为蚀刻剂将能够减少蚀刻时间。新工艺中需要考虑其他因素。先进的半导体器件相比于不够先进的半导体器件，要求在源极和漏极区具有较低的电阻率。例如，外延的含硅材料215的电阻率规定为等于或小于约0.6mΩcm。如上所述，在一些实施例中，含硅材料215是掺有磷和碳的n型掺硅层（Si:CP）。为了实现低电阻率，含硅材料215需要足够量的掺杂物（即，P）。材料215中活性掺杂物的量越高，材料215的电阻率就越低。在一些实施例中，掺杂浓度的范围在约2E20atoms/cm3至约6E20atoms/cm3之间。
此外，上面提到碳可以阻止磷从含硅材料215向外扩散。碳的浓度不能太低。在一些实施例中，材料215中的碳浓度等于或大于约1.2%至约2.2%。在一些实施例中，材料215的碳浓度的范围在约1.2%至约2.2%之间。新工艺的目的在于具有良好的生产能力（通过更高的蚀刻速率来实现）并且满足更低的电阻率和足够的碳浓度的目标。在下面的讨论中，掺有磷和碳的n型掺硅层（Si:CP）用作含硅材料215的实例。
图4A示出了根据一些实施例的非对称CDE（ACDE）工艺400的示意图。在蚀刻期间，ACDE工艺400没有使用GeH4而是将Cl2作为主要的蚀刻剂。ACDE工艺400开始于第一次CDE单位循环（或CDE-1）410，接着进行随后的CDE单位循环（或CDE-i）420。随后的CDE单位循环（CDE-i）重复数次直至达到外延且含硅的材料215的最终厚度。i=2，……，N。N为整数并且等于或大于3。第一次CDE单位循环（或CDE-1）410不同于后续的CDE单位循环（或CDE-i）420（其中i=2，…，N）。第一次CDE单位循环（CDE-1）的目的在于准备凹槽210的蚀刻后的表面217（参见图2A）以进一步形成含硅材料215，对于所述实施例而言，其为Si:CP。
图4B示出了CDE-1410开始于Si:C沉积操作411，接着进行CDE’单位循环415中的Si:CP沉积操作。在操作411中，如图5A所示，在凹槽210的表面217上外延地沉积掺碳硅（Si:C）膜的薄准备层501。图5A示出了图2A中的凹槽210放大的表面积。用于形成凹槽210的蚀刻工艺在表面217上形成了不规则体。相较于P对于Si而言，C在结构和尺寸上都类似于Si。在蚀刻后的表面217上，相比于形成包括掺杂物C和P的外延Si:CP膜，更容易形成外延Si:C膜。沉积在表面217上的Si:C膜的薄层501修补不规则体并且准备凹糟210的表面以形成外延Si:CP。在一些实施例中，Si:C层501的厚度范围在约1nm至约5nm之间。在一些实施例中，此操作的沉积时间范围在约1秒至约10秒之间。Si:C层501的厚度相对较薄以允许在后面的工序中沉积的P掺杂物通过热退火扩散至Si:C501层中而成为Si:CP膜。
在操作411中，一种含硅前体（或源气体）（诸如硅烷（SiH4）、乙硅烷（Si2H6）、丙硅烷（Si3H8）、二氯硅烷（SiH2Cl2）等）和含碳前体（诸如MMS）用作反应体。可以使用载气，诸如惰性气体或与反应物不发生反应的气体。所用的载气的实例包括但不限于He、Ar、Ne、Xe和N2。
在沉积Si:C膜的薄层501之后，开始CDE’单位循环415。CDE’单位循环415类似于以上所述的图3A的CDE单位循环。操作412（沉积）、413（净化）、414（蚀刻）以及416（净化）分别类似于图3A中的操作301、302、303以及304。除了操作411中所用的含硅前体和含碳前体之外，还添加了诸如PH3的含磷前体以形成外延Si:CP膜。在一些实施例中，在Si:C沉积操作411和Si:CP沉积操作412中，含硅前体和含碳前体的流速保持恒定。根据一些实施例，CDE’单位循环415能够在循环结束时，形成诸如如图5B所示的Si:CP层502的外延含硅膜215。在CDE’单位循环415中，GeH4不用于辅助蚀刻而由Cl2代替HCl用作蚀刻剂。在操作411中以及在整个CDE’415的循环中，工艺温度保持恒定（等温）。在一些实施例中，工艺温度在约400℃至约620℃的范围内。在一些实施例中，在操作411中以及在整个CDE’415循环中，工艺压力保持恒定（等压）。在一些实施例中，工艺压力的范围在约5托至约300托之间。
在一些实施例中，沉积操作412的工艺时间的范围在约1秒至约10秒之间，并且蚀刻操作414的工艺时间的范围在约1秒至约10秒之间。在一些实施例中，净化操作413和净化操作415的工艺时间的范围在约1秒至约10秒之间。通过使用Cl2，蚀刻时间大大减少，从上述使用HCl和GeH4的工艺所用的约40秒至约100秒的时间范围减少至约1秒至约10秒的时间范围。图5B示出了在Si:C层501上方形成Si:CP层502。在一些实施例中，Si:CP层502的厚度范围在约1nm至约3.5nm之间。
一旦完成CDE’415，就完成了CDE-1410并且接着进行CDE-i420以进一步生长外延且含硅的材料215，其对于图4A至图4B的实施例来说是Si:CP。如上所述，外延含硅材料215需要满足更低的电阻率和足够的碳浓度的目标。在一些实施例中，n型掺杂物（诸如P或As）的浓度范围在约1E20atoms/cm3至约7E20atoms/cm3之间，并且材料215的碳浓度等于或大于约1.2%。碳和n型掺杂物（诸如P）竞相与Si键合以形成掺有碳和磷的含硅材料215。为了采用CDE-i420（使用Cl2作为蚀刻剂）工艺在含硅材料215中具有足够的P掺杂物，需要浸泡（soak）在n型掺杂物（或磷/P）中。
图4C示出了根据一些实施例的CDE-i420开始于P浸泡操作421，接着进行上述的CDE’415。在P-浸泡操作421中，诸如PH3的含磷前体用来使衬底的表面（包括位于凹槽210上的层502的表面）浸满含磷前体，以这种方式提供了磷。图5C示出了在一些实施例中层502的表面覆盖有含磷前体。通过使含磷前体浸透层502的表面，足够量的P与碳（C）共同被吸收至含硅材料215（或Si:CP）中以达到目标浓度。可使用载气，诸如惰性气体或与反应体不发生反应的气体。所用载气的实例包括但不限于He、Ar、Ne、Xe和N2。在一些实施例中，P浸泡操作421的工艺时间范围在约1秒至约5秒之间。在一些实施例中，P浸泡操作421也在与操作410相同的温度和压力下进行。
以上已描述了P浸泡操作421之后的操作CDE’415。根据一些实施例，如图5D所示，在CDE’415结束时，在Si:CP层502上方形成Si:CP层503。由于P浸泡操作421在形成Si:CP层503之前进行，因此Si:CP层503中的P浓度高于Si:CP层502中的P浓度。CDE-i420工艺重复数次直至达到目标厚度D2。例如，重复4次（N=5）CDE-i420。图5E示出了根据一些实施例的位于凹槽210的蚀刻后的表面217上方的多个层。图5E示出了形成在Si:CP层502上方的四个Si:CP层503，而Si:CP层502沉积在Si:C层501上方。在一些实施例中，Si:CP层503的厚度范围在约1nm至约3.5nm之间。
用于执行ACDE工艺的工艺室从侧面向工艺室提供反应气体以供给位于晶圆表面上方的反应气体。图6A示出了根据一些实施例的用于执行以上所述ACDE工艺的工艺室600的侧视图。晶圆610位于衬底支撑件620上。反应气体喷射器630从腔室600的侧面向衬底610的表面提供反应气体。衬底支撑件620被配置为旋转以提高膜生长的均匀度。由于工艺气体是从工艺室的侧面引入，所以衬底支撑件能够旋转是必要的。
图6B示出了根据一些实施例的图6A的工艺室600的顶视图。根据一些实施例，图6B示出了气体喷射器630包括沉积气体喷射器630D和蚀刻气体喷射器630E。图6B还示出了根据一些实施例的晶圆610在加工期间按照箭头所示的旋转方向而旋转。具有此配置的工艺室的实例是由荷兰阿尔默勒市的ASM国际有限公司所生产的IntrepidTM系统。如上所述，在蚀刻含硅材料215时，Cl2比HCl更具活性。如果采用HCl工艺所用的转速，由于Cl2具有更高的化学蚀刻速率，则晶圆的边缘部分将具有较低的沉积速率。研究表明，通过提高工艺期间的晶圆转速，可以增大整个晶圆的沉积均匀度。在一些实施例中，ACDE工艺的晶圆转速范围在约50RPM（每分钟转数）至约120RPM之间。
根据一些实施例，在ACDE工艺之后，选择性外延生长（SEG）工艺可用来沉积附加的含硅膜以填充剩余的凹槽210。可选地，上述ACDE400工艺可用来填补剩余的凹槽210。根据一些实施例，SEG工艺比ACDE400工艺具有更快的生长速率。SEG是一种选择性沉积工艺并且由此工艺形成的含硅膜沉积在诸如层215的外延含硅膜上。SEG工艺同时应用沉积和蚀刻。在一些实施例中，外延的含硅层216的表面与硅衬底表面230平齐。在一些实施例中，如图2E所示，含硅层216的表面高于硅衬底表面230。
在一些实施例中，在与ACDE400工艺相同的工艺室内执行SEG工艺。所用的工艺气体与ACDE400工艺所用的气体相同。在SEG工艺中，同时将沉积和蚀刻气体引入到工艺室中。在一些实施例中，SEG工艺的工艺温度和工艺压力与ACDE400工艺所用的工艺温度和工艺压力相同。在一些实施例中，SEG工艺所用的反应气体和载气的工艺流量范围类似于ACDE400工艺所用气体的流量范围。在一些实施例中，SEG所用的蚀刻气体变为HCl。
如上所述，HCl或Cl2可以用作SEG工艺的蚀刻剂。在一些实施例中，在形成NMOS器件的源极和漏极区的过程中，PMOS区覆有SiN层。ACDE400工艺中使用的Cl2似乎会改变SiN的表面并且恶化SEG工艺的外延选择性从而引起粒子问题。在一些实施例中，在ACDE400和SEG工艺之间执行专门的蚀刻以解决粒子问题。图7示出了根据一些实施例的工艺流程700，其中，专门的蚀刻715介于以上所述的ACDE710和SEG720之间。ACDE710与上述的ACDE400相同。SEG720在上文中也已被描述。蚀刻工艺715将HCl或Cl2用作蚀刻气体。在一些实施例中，在与ACDE710和SEG720相同的温度和压力（等温和等压）下执行蚀刻工艺715。蚀刻气体的流速范围在约20sccm至约200sccm之间。蚀刻时间的范围在约100秒至约900秒之间。结果表明，专门的蚀刻715能够解决粒子问题。蚀刻工艺有可能去除Cl2蚀刻中产生的蚀刻残留物或者重组（re-condition）衬底表面，从而抑制或防止粒子的形成。
除了使用上述的专门蚀刻715以外，研究还表明，SEG工艺的蚀刻/沉积（E/D）的比率可以控制ACDE400工艺过程中由于使用Cl2而形成的粒子量。使用更高的E/D比率可以将粒子数量减少至零。然而，使用更高的E/D比率也降低了膜的形成速率。因此，在选择E/D的操作比率时，需要保持平衡。在一些实施例中，E/D比率被定义诸如HCl的蚀刻气体的流量与诸如MMS的含硅气体的流量的比率。在一些实施例中，E/D比率的范围在约0.03至约0.1之间。研究表明，在这一范围内的SEG工艺的E/D操作比率所产生的Si:CP膜没有粒子并且具有良好的生产能力。
如上所述，在一些实施例中，方法100在操作130之后还包括退火操作140。退火操作140可以用来激活掺杂物和/或将掺杂物驱入到轻掺杂漏极（LDD）区。热退火可以利用快速热处理（RTP）退火、尖峰退火、毫秒级退火、激光退火或它们的组合。
在一些实施例中，退火工艺利用二级预热毫秒级退火。在一些实施例中，首先，衬底102进行预热并且被加热至约400℃至约600℃的温度范围之间，并且持续时间的范围在约2秒至约20秒之间。然后，晶圆在约700℃至约900℃的温度范围内进行持续时间在约1秒至约20秒之间的第二预热。在第二阶段预热的中间点处，通过毫秒级退火迅速将晶圆的温度升高至峰值退火温度。例如，如果第二阶段预热的预热持续时间是4秒，则在第二阶段预热的2秒之后，晶圆的温度升高至峰值退火温度。诸如氙（Xe）气弧光灯或氩（Ar）气弧光灯的闪光退火灯可以用来实现这样的温度快速上升。第二阶段预热再延续2秒。根据一些实施例，毫秒级退火的峰值温度范围在约950℃至1200℃之间并且持续约1ms至约40ms的时间。
除了使掺杂物激活以外，热退火140也将诸如P的n型掺杂物从层503驱入至Si:C层501并且还驱入至Si:CP层502中，相比于层503，Si:CP层502具有较少的掺杂物。热退火使得层501和层502中的掺杂物浓度基本上等于层503中的掺杂物浓度
在2011年7月15日提交的标题为“Methods of Anneal After Deposition ofGate Layers”的美国专利申请第13/183,909号（代理卷号TSM2010-0607）中对数个示例性退火工艺进行了详细描述，其全部内容结合于此。然而，可以修改工艺条件以适合本发明的需求。
使用退火操作140将掺杂物驱入至轻掺杂漏极（LDD）区可有利于诸如鳍式场效应晶体管（FinFET）的先进技术。在2013年3月13日提交的标题为“Mechanisms for DopingLightly-Doped-Drain(LDD)Regions of FinFET Devices”的美国专利申请第61/780,784号（代理卷号TSM2012-1386P）中包含了对这一申请的具体描述，其全部内容结合于此。然而，可以修改工艺条件以适合本发明的需求。
以上所述实施例的机制在于使用以P作为掺杂物的N型器件。然而，也可以使用其他类型的N型掺杂物。此外，也可以将该机制修改从而应用于具有P型掺杂物的P型器件。
形成所述场效应晶体管（FET）的源极/漏极区域的机制的实施例在S/D区的外延形成过程中，将Cl2用作蚀刻剂。该机制包括使用非对称循环沉积和蚀刻（ACDE）工艺来形成准备层使得接下来的具有晶体管掺杂物的外延层能够进行外延生长。该机制还包括用含掺杂物的前体来浸泡衬底的表面使得在S/D区的外延生长过程中，能够充分结合晶体管掺杂物。通过将Cl2用作蚀刻剂，该机制同样使得S/D区的外延生长具有高生产能力。
在一些实施例中，提供了一种形成集成电路的方法。该方法包括在衬底上方形成多个栅极结构，并且去除部分衬底以形成与多个栅极结构邻近的凹槽。该方法还包括在凹槽中沉积外延含硅层，并且沉积外延含硅层使用非对称循环沉积和蚀刻（ACDE）工艺。ACDE工艺将Cl2用作蚀刻剂并且ACDE工艺包括第一CDE单位循环（CDE-1）工艺和后续的CDE单位循环（CDE-i）。第一CDE单位循环（CDE-1）工艺和后续的CDE单位循环是不同的，并且重复数次后续的CDE单位循环直至达到最终厚度。
在其他一些实施例中，提供了一种形成集成电路的方法。该方法包括在衬底上方形成多个栅极结构，并且去除部分衬底以形成与多个栅极结构邻近的凹槽。该方法还包括在凹槽中沉积外延含硅层，并且沉积外延含硅层使用非对称循环沉积和蚀刻（ACDE）工艺。ACDE工艺将Cl2用作蚀刻剂并且ACDE工艺包括第一CDE单位循环（CDE-1）工艺和后续的CDE单位循环（CDE-i）。第一CDE单位循环（CDE-1）工艺和接下来的CDE单位循环是不同的，并且重复数次后续的CDE单位循环直至达到最终厚度。该方法还包括通过实施选择性外延生长（SEG）来沉积另一个外延含硅层。该SEG包括同时沉积和蚀刻，其中，蚀刻气体与沉积气体的比率的范围在约0.03至约0.1之间。
在又一些实施例中，提供了一种集成电路。该集成电路包括位于衬底上方的栅极结构以及设置在与栅极结构邻近的凹槽上方的含硅材料结构。含硅材料结构包括外延层，并且该外延层具有等于或小于约0.6mΩcm的电阻率。外延层掺有碳和磷，并且碳的浓度等于或大于约1.2原子百分比。磷的浓度范围在约1E20atoms/cm3至约7E20atoms／cm3之间。
以上概括了几个实施例的特征，使得本领域的技术人员可以更好地了解本发明各个的方面。本领域的技术人员应该明白，他们可以很容易地把本发明作为设计或修改其他工艺和结构的基础以实现与本发明所述实施例相同的目的和/或达到与本发明所述实施例相同的优点。本领域技术人员还应该认识到，这样的等同结构不脱离本发明的范围和精神，并且在不背离本发明的范围和精神的条件下，他们可以对本发明做出各种改变、替代和变化。

Claims (21)

1.一种形成集成电路的方法，所述方法包括：
在衬底上方形成多个栅极结构；
去除部分所述衬底以形成与相应的所述多个栅极结构相邻的凹槽；以及
在所述凹槽中沉积外延含硅层，其中，沉积所述外延含硅层使用非对称循环沉积和蚀刻(ACDE)工艺，所述非对称循环沉积和蚀刻工艺将Cl2用作蚀刻剂，所述非对称循环沉积和蚀刻工艺包括第一循环沉积和蚀刻单位循环CDE-1和后续的循环沉积和蚀刻单位循环CDE-i(i＝2，…N)，所述CDE-1与所述CDE-i不同，并且重复数次所述CDE-i直至达到最终的厚度，并且，所述非对称循环沉积和蚀刻工艺中的每一次沉积工艺与所述非对称循环沉积和蚀刻工艺中的任一次蚀刻工艺相分隔。
2.根据权利要求1所述的方法，其中，所述CDE-1形成掺碳的含硅层。
3.根据权利要求2所述的方法，其中，所述掺碳的含硅层的厚度范围在1nm至5nm之间。
4.根据权利要求1所述的方法，其中，在所述CDE-1之后实施的所述CDE-i开始于以含晶体管掺杂物的前体浸透所述衬底的表面的工艺。
5.根据权利要求1所述的方法，其中，所述CDE-1和所述CDE-i均包括循环沉积和蚀刻(CDE)工艺，并且在所述循环沉积和蚀刻工艺的蚀刻工艺中使用所述Cl2。
6.根据权利要求5所述的方法，其中，所述循环沉积和蚀刻工艺的蚀刻工艺的持续时间的范围在1秒至5秒之间。
7.根据权利要求1所述的方法，其中，在所述非对称循环沉积和蚀刻工艺完成之后，所述外延含硅层包括多层，所述多层中的至少一层不同于所述多层中的至少另一层。
8.根据权利要求1所述的方法，还包括:
实施热退火，在所述热退火之后，所述外延含硅层基本是均匀的。
9.根据权利要求8所述的方法，其中，所述热退火选自快速热处理(RTP)退火、尖峰退火、激光退火或它们的组合中的一种。
10.根据权利要求9所述的方法，其中，所述快速热处理退火包括毫秒级退火。
11.根据权利要求8所述的方法，其中，所述外延含硅层包括作为掺杂物的碳和磷，所述碳的浓度等于或大于1.2原子百分比，所述磷的浓度范围在1E20atoms/cm3至7E20atoms/cm3之间。
12.根据权利要求8所述的方法，其中，所述外延含硅层的电阻率等于或小于0.6mΩ﹒cm。
13.根据权利要求1所述的方法，其中，所述非对称循环沉积和蚀刻工艺是等温和等压的。
14.根据权利要求5所述的方法，其中，所述蚀刻工艺不使用GeH4。
15.根据权利要求1所述的方法，其中，在所述非对称循环沉积和蚀刻工艺过程中，所述衬底的转速的范围在50RPM至120RPM之间。
16.根据权利要求1所述的方法，还包括：
通过实施选择性外延生长(SEG)来沉积另一个外延含硅层，所述选择性外延生长包括同时沉积和蚀刻。
17.根据权利要求16所述的方法，其中，蚀刻气体与沉积气体的比率范围在0.03至0.1之间。
18.一种形成集成电路的方法，所述方法包括：
在衬底上方形成多个栅极结构；
去除部分所述衬底以形成与所述多个栅极结构相邻的凹槽；
在所述凹槽中沉积外延含硅层，其中，沉积所述外延含硅层使用非对称循环沉积和蚀刻(ACDE)工艺，所述非对称循环沉积和蚀刻工艺将Cl2用作蚀刻剂，所述非对称循环沉积和蚀刻工艺包括第一循环沉积和蚀刻单位循环CDE-1和后续的循环沉积和蚀刻单位循环CDE-i(i＝2，…N)，所述CDE-1与所述CDE-i不同，重复数次所述CDE-i直至达到最终的厚度，并且，每个循环沉积和蚀刻工艺中的一次沉积工艺与相应的所述循环沉积和蚀刻工艺中的一次蚀刻工艺相分隔；以及
通过实施选择性外延生长(SEG)工艺来沉积另一个外延含硅层，所述选择性外延生长工艺包括同时沉积和蚀刻，蚀刻气体与沉积气体的比率范围在0.03至0.1之间。
19.根据权利要求18所述的方法，其中，在等温和等压条件下，实施所述非对称循环沉积和蚀刻工艺和所述选择性外延生长工艺。
20.根据权利要求18所述的方法，还包括：
在所述非对称循环沉积和蚀刻工艺之后并且在实施所述选择性外延生长工艺之前，实施蚀刻工艺，在所述非对称循环沉积和蚀刻工艺过程中，所述衬底的转速范围在50RPM至120RPM之间。
21.一种集成电路，包括：
栅极结构，位于衬底上方；以及
含硅材料结构，位于与所述栅极结构相邻的凹槽的上方，所述含硅材料结构包括外延层，所述外延层具有等于或小于0.6mΩ﹒cm的电阻率，并且所述外延层掺有碳和磷，碳的浓度等于或大于1.2原子百分比，并且磷的浓度范围在1E20atoms/cm3至7E20atoms/cm3之间，
其中，所述外延层通过非对称循环沉积和蚀刻(ACDE)工艺形成，所述非对称循环沉积和蚀刻工艺包括第一循环沉积和蚀刻单位循环CDE-1和后续的CDE单位循环CDE-i(i＝2，…N)，所述CDE-1与所述CDE-i不同，重复数次所述CDE-i直至达到最终的厚度，并且，每个循环沉积和蚀刻工艺中的一次沉积工艺与相应的所述循环沉积和蚀刻工艺中的一次蚀刻工艺相分隔。
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