CN103872103B - 用于碳化硅装置中欧姆接触的系统和方法 - Google Patents

用于碳化硅装置中欧姆接触的系统和方法 Download PDF

Info

Publication number
CN103872103B
CN103872103B CN201310726139.XA CN201310726139A CN103872103B CN 103872103 B CN103872103 B CN 103872103B CN 201310726139 A CN201310726139 A CN 201310726139A CN 103872103 B CN103872103 B CN 103872103B
Authority
CN
China
Prior art keywords
silicon carbide
layer
nickel
carbide device
contact zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310726139.XA
Other languages
English (en)
Other versions
CN103872103A (zh
Inventor
Z·M·斯塔姆
R·甘地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
General Electric Co
Original Assignee
General Electric Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by General Electric Co filed Critical General Electric Co
Publication of CN103872103A publication Critical patent/CN103872103A/zh
Application granted granted Critical
Publication of CN103872103B publication Critical patent/CN103872103B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66689—Lateral DMOS transistors, i.e. LDMOS transistors with a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明展示的碳化硅装置包括设置于碳化硅衬底的一部分上的栅电极，以及设置于该栅电极上的电介质膜。该装置具有设置于栅电极附近的接触区，并且具有设置于该电介质膜上以及设置于该接触区上的层。该层包括部分设置于电介质膜上的镍以及包括部分设置于接触区上的硅化镍。硅化镍层配置成提供至碳化硅装置的接触区的欧姆接触。

Description

用于碳化硅装置中欧姆接触的系统和方法
背景技术
本文中公开的主题涉及碳化硅半导体装置，并且更具体地，涉及用于功率应用的碳化硅半导体装置。
在例如场效应晶体管(FET)的半导体装置制造过程中，可以形成一个或者更多的接触(例如在FET装置的接触区中)。通常来说，当在例如碳化硅FET装置中构建接触通孔时，可能希望接触具有低电阻(例如，欧姆接触)。另外，在这些低电阻接触的构建期间，某些半导体装置制造技术(例如剥离技术)可能导致所得到的装置结构中的缺陷(例如，粗糙边缘、纵梁、破裂接触、不需要的多余金属、不良粘附、和/或其他形式的装置损伤)。此外，包括在硅装置构建中运作良好的方法的其他装置制造技术(例如，自对齐技术)对于碳化硅装置的构建经常不能被证实为是有效的。
发明内容
在实施例中，碳化硅装置包括设置在碳化硅衬底的一部分上的栅电极，以及设置在该栅电极上的电介质膜。该装置具有设置在该栅电极附近的接触区以及具有设置在该电介质膜上以及设置在该接触区上的层。该层包括部分设置在该电介质膜上的镍，以及包括部分设置在该接触区上的硅化镍。硅化镍层配置成提供至碳化硅装置的接触区的欧姆接触。
在另一实施例中，碳化硅装置包括设置在碳化硅衬底的一部分上的栅电极，以及设置在栅电极上的电介质膜。该装置也包括设置在电介质膜上的镍层。该装置具有设置在栅电极附近的接触区，以及该装置包括设置在碳化硅装置的接触区上的一个或更多个层。该一个或更多层配置成提供至碳化硅装置的接触区的欧姆接触，并且该一个或更多层包括硅化镍层。
在另一实施例中，方法包括在碳化硅装置的表面上沉积镍层，其中碳化硅装置的表面包括碳化硅装置的接触区以及电介质层。该方法进一步包括将碳化硅装置退火以将镍层的一部分转换为包含至少一个硅化镍种类的硅化镍层。此外，硅化镍层配置成提供至碳化硅装置的接触区的低电阻接触。
提供一种碳化硅装置，其包括：
设置于碳化硅衬底的一部分上的栅电极；
设置于所述栅电极上的电介质膜；
设置于所述栅电极附近的碳化硅装置的接触区；以及
设置于所述电介质膜上和所述接触区上的层，其中所述层包括部分设置于所述电介质膜上的镍并且其中所述层包括部分设置于所述接触区上的硅化镍，以及其中硅化镍层配置成提供至所述碳化硅装置的所述接触区的欧姆接触。
优选的，所述硅化镍层设置于栅电极附近并且通过电介质间隔与所述栅电极隔离。
优选的，所述电介质间隔配置成将所述硅化镍层自对齐于所述接触区以及所述碳化硅装置的所述栅电极。
优选的，所述硅化镍层包括Ni31Si12、Ni2Si、NiSi或者其的组合。
优选的，所述欧姆接触具有小于10-3ohm·cm2的接触电阻率。
优选的，所述欧姆接触具有小于10-6ohm·cm2的接触电阻率。
优选的，所述碳化硅装置是碳化硅功率装置。
优选的，所述碳化硅装置是碳化硅MOSFET或者JFET装置。
提供一种碳化硅装置，其包括：
设置于碳化硅衬底的一部分上的栅电极；
设置于所述栅电极上的电介质膜；
设置于所述电介质膜上的镍层；
设置于所述栅电极附近的所述碳化硅装置的接触区；以及
设置于所述碳化硅装置的所述接触区上的一个或更多层，其中所述一个或更多层配置成提供至所述碳化硅装置的所述接触区的欧姆接触，其中所述一个或更多层包括硅化镍层。
优选的，所述一个或更多层包括设置于所述碳化硅装置的所述接触区的第一部分上的钛/铝层。
优选的，所述装置包括设置于所述钛/铝层上的镍层。
优选的，所述硅化镍层设置为在所述碳化硅装置的所述接触区的第二部分上相邻所述钛/铝层。
优选的，所述装置包括栅电极，其中所述接触区配置成从远离所述栅电极间隔一定距离。
优选的，所述装置包括设置于所述栅电极与所述接触通孔之间的电介质间隔，其中所述电介质间隔配置成相对于所述栅电极而自对齐所述接触通孔。
优选的，所述电介质间隔配置成相对于所述碳化硅装置的所述接触区而自对齐所述接触通孔。
优选的，所述硅化镍层的镍与硅的比包括在大约2.6与大约1.0之间。
优选的，所述硅化镍层的镍与硅的比包括在大约2.6与大约2.0之间。
优选的，所述硅化镍层的镍与硅的比包括在大约2.0与大约1.0之间。
优选的，所述碳化硅装置是碳化硅金属氧化物半导体场效应晶体管(MOSFET)或者结栅场效应晶体管(JFET)功率装置。
提供一种方法，其包括：
在碳化硅装置的表面上沉积镍层，其中所述碳化硅装置的所述表面包括电介质膜和所述碳化硅装置的接触区；以及
将所述碳化硅装置退火以将所述镍层的一部分转换为包括至少一个硅化镍种类的硅化镍层，其中所述硅化镍层配置成提供所述碳化硅装置的所述接触区的低电阻接触。
优选的，所述低电阻接触包括小于10-5ohm·cm2的接触电阻率。
优选的，所述低电阻接触包括比退火前的所述镍层低4至10倍的接触电阻率。
优选的，所述方法包括在所述碳化硅装置的所述表面上沉积栅极电介质层以及栅电极。
优选的，所述方法包括在所述栅极电介质层和所述栅电极上共形沉积电介质层；以及图案化和蚀刻所述电介质层和所述栅极电介质层以暴露所述碳化硅装置的所述接触区。
优选的，所述方法包括在所述碳化硅装置的所述表面上的所述栅极电介质层和所述栅电极之上沉积第一电介质层；图案化和蚀刻所述第一电介质层以及所述栅电极层以形成重合边缘并暴露所述接触区；在所述碳化硅装置的所述表面上共形沉积第二电介质层；以及蚀刻所述第二电介质层以暴露所述碳化硅装置的所述接触区同时在所述碳化硅装置的所述接触区与所述栅电极之间提供电介质间隔。
优选的，所述电介质间隔配置成相对于所述栅电极以及相对于所述碳化硅装置的所述接触区自对齐所述硅化镍层。
优选的，退火所述碳化硅装置包括在大约300℃至大约1100℃将所述碳化硅装置退火。
优选的，所述至少一个硅化镍种类包括Ni31Si12。
优选的，所述方法包括从所述碳化硅装置的一个或更多电介质表面蚀刻未反应的镍。
优选的，所述方法包括在蚀刻所述未反应的镍之后执行所述碳化硅装置的二次退火。
优选的，所述二次退火包括在大约500℃至大约950℃退火所述碳化硅装置，以及其中，在执行所述二次退火之后，所述硅化镍层包括Ni2Si。
优选的，所述二次退火包括在大约900℃至大约1100℃退火所述碳化硅装置，以及其中，在执行所述二次退火之后，所述硅化镍层包括NiSi。
附图说明
当阅读下述的详细说明时，参照附图将使得本发明的这些以及其他特征、方面以及优点变得更好理解，其中在全部附图中相近的附图标记代表相近的部件：
图1是流程图，图解了根据本方式的一个实施例形成碳化硅装置中的非自对齐欧姆接触的方法；
图2是作为在图1或8的方法执行之前的碳化硅装置结构示例的金属氧化物半导体场效应晶体管(MOSFET)的实施例；
图3是按照图1提出的方法沉积电介质层之后的图2的碳化硅装置实施例；
图4是按照图1提出的方法将所沉积的电介质层图案化和蚀刻以暴露碳化硅装置的接触区之后的图3的碳化硅装置实施例；
图5是按照图1提出的方法沉积镍层之后的图4的碳化硅装置实施例；
图6是按照图1提出的方法将碳化硅装置退火以形成硅化镍层之后的图5的碳化硅装置实施例；
图7是按照图1提出的方法去除镍层的未反应部分之后的图6的碳化硅装置实施例；
图8是流程图，图解了根据本方式的另一个实施例在碳化硅装置中形成自对齐欧姆接触的方法；
图9是按照图8提出的方法沉积、图案化和蚀刻电介质层以及栅电极层以提供重合边缘之后的图8的碳化硅装置实施例；
图10是按照图8提出的方法沉积另一电介质层之后的图9的碳化硅装置实施例；
图11是按照图8提出的方法将碳化硅装置毯覆式蚀刻以在栅极和暴露的接触区之间提供电介质间隔之后的图10的碳化硅装置实施例；
图12是按照图8提出的方法沉积镍层之后的图11的碳化硅装置实施例；
图13是按照图8提出的方法将碳化硅装置退火以形成硅化镍层之后的图12的碳化硅装置实施例；
图14是按照图8提出的方法将镍层的未反应部分去除之后的附图13的碳化硅装置实施例；
图15是非自对齐MOSFET碳化硅装置的备选实施例，其除了硅化镍层之外，还具有沉积在碳化硅装置的接触区中的钛/铝层；以及
图16是自对齐MOSFET碳化硅装置的备选实施例，其除了硅化镍层之外，还具有沉积在碳化硅装置的接触区中的钛/铝层。
具体实施方式
下面将描述本公开的一个或更多特定实施例。为了提供这些实施例的简明描述，在说明书中可能不会描述实际实现中的所有特征。应当认识到在任何这样实际实现的开发中，如在任何工程和设计项目中，为了达到开发者的特定目标必须作出大量实现特定的决定，例如顺应系统相关的限制以及商业相关的限制，而该限制可能从一个实现到另一个实现而改变。此外，应当认识到这样的开发的努力可能是复杂且耗时的，但是对于受益于本公开的本领域普通技术人员其仍然将是设计、装配和制造的常规任务。
当介绍本公开各种实施例的元件时，冠词“一”、“一个”、“该”和“所述”意欲表示具有一个或更多该元件。术语“包括”、“包含”和“具有”意味着包含在内并且表示除了所列出的元件之外还可以具有额外部件。
如上所述，在例如碳化硅FET的半导体装置制造过程期间，可能希望在FET装置的接触区中形成欧姆接触。然而，如所述的，当构建碳化硅装置时某些半导体制造技术(例如，用于硅装置的剥离技术、自对齐技术等)可能不能提供有效的方法用于提供具有所需对齐的期望接触。
因此，当前公开的实施例实现了在碳化硅装置(例如，碳化硅FET)构建期间欧姆接触的形成(例如用于接触通孔)。本技术实现了仅将沉积在碳化硅装置的暴露碳化硅表面上的部分镍层在退火条件下进行转换以得到硅化镍层，该硅化镍层可以提供至碳化硅装置的接触区的欧姆接触。此外，由于在退火条件下沉积在碳化硅装置的电介质表面上的部分镍层未反应，因此可以可以选择性地去除镍层的这些未反应部分(例如，通过湿法蚀刻)，而在碳化硅装置的接触区中留下该硅化镍层。如下所述，可以将此方式应用在用于构建包含硅化镍欧姆接触的非自对齐(例如，根据图1的方法10)碳化硅装置和自对齐(例如，根据图8的方法70)碳化硅装置这二者的方法中。而且，如下所述，本技术还可以应用在用于构建除了具有设置在碳化硅装置的接触区中以提供欧姆接触的硅化镍之外还包含其他金属层(例如钛/铝层)的碳化硅装置的方法中。
应当认识到相比于其他金属(例如，钛，铝或其合金)，镍通常可能为某些碳化硅装置(例如，重掺杂P+碳化硅层)提供更高的接触电阻。然而，应该注意的是现在所公开的欧姆接触层包括至少一个硅化镍种类。同样地，如下所述，相对于碳化硅上的典型镍层，由所公开的硅化镍层提供的性质(例如，电性质、物理性质、化学反应性等)可以得到显著改进。同样地，通过控制在所沉积的镍层部分中的硅化镍形成，本方式可以充分提高在碳化硅装置制造期间镍的有用性。
考虑上述，图1说明了根据本方式的实施例的方法10，借此可以在碳化硅装置上形成欧姆接触。为了更好地说明该方法10，图2—7描述了在方法10执行期间的各个阶段处的示例碳化硅装置12(用于功率应用的金属氧化物半导体场效应晶体管(MOSFET))。应当认识到，尽管本探讨可指向碳化硅MOSFET12，但是本技术可以应用于其中需要或利用了欧姆接触的任何MOSFET或者其他合适的碳化硅装置(例如，结栅场效应晶体管(JFET))。应该指出，图2-7以及图9-16所示的MOSFET12的特征不是按比绘制的。
图2示出了在方法10之前的示例碳化硅装置12。在图2中示出的MOSFET碳化硅装置12的基本结构包括衬底本体14，该衬底本体14具有在其上设置例如N+SiC缓冲层18和N-SiC漂移层20的多个其它层的衬底层(例如，N+SiC衬底16)。P阱22形成在N-SiC漂移层20顶上，其包括设置在重掺杂P+基极26的相对侧的两个重掺杂N+区24。应当认识到碳化硅装置12仅提供示例装置结构，并且其他碳化硅装置结构(例如，相反掺杂的装置、具有附加或者更少层的装置、具有不同相对尺寸结构的装置等等)目前也是可以预期的。此外，如图2所示，栅极(例如金属栅极28)沉积在部分衬底本体14的顶上，其由相对薄的栅极电介质30层与衬底本体14相分隔。
图1所示的方法10开始于在图2所示的在碳化硅装置12的表面上沉积(框40)共形电介质层。所得到的结构(如图3的碳化硅装置12所示)包括沉积在碳化硅装置12表面上的共形电介质层52。在某些实施例中，电介质层52可以包括二氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氮化硅或其他任何合适的电介质材料。此外，在某些实施例中，电介质层52可以利用化学气相沉积(CVD)法、旋涂法或者另外合适的沉积方法来沉积。
图1所示的方法10接着图案化和蚀刻(框42)部分电介质层52以及部分栅极电介质层30，以暴露碳化硅装置12的接触区。例如，使用标准光刻技术，可以移除图3所示的碳化硅装置12的部分电介质层52以及部分栅极电介质层30以暴露衬底本体14的部分表面。转向图4，示出了在去除部分电介质层52和栅极电介质层30从而将位于衬底本体14的表面处的接触区54暴露之后的图3的碳化硅装置12。图4所示的接触区54从蚀刻工艺期间所形成的电介质层52和栅极电介质层30的边缘56延伸。应当认识到电介质层52和栅极电介质层30从栅极28延伸一定距离58，以将栅极28与接触区54电绝缘。应进一步认识到，在某些实施例中，距离58可以大于使用自对齐技术可获得的距离，如以下根据图8的描述。例如，由非自对齐方法10提供的更大距离58通常允许在框42的图案化和蚀刻期间所可能遭遇的微小变动，而同时仍然提供了功能装置12。
转至图1，方法10接着在碳化硅装置12的表面上沉积(框44)镍层。即，镍层可以沉积在电介质层52以及图4所示的碳化硅装置12的暴露接触区54的表面上。例如，转至图5，示出了将镍层60沉积在电介质层52和接触区54这两者的表面上之后的图4的碳化硅装置12。此外，在某些实施例中，可以使用化学气相沉积(CVD)技术、溅射或者其他合适的沉积方法来沉积镍层52。由此，完成框44之后，通常可以将图5所示的镍层60设置在至少两种表面上：电介质表面(例如，设置在电介质层52上的部分镍层60)和碳化硅表面(例如，设置在高度掺杂碳化硅接触区54上的部分镍层60)。应当认识到方法10允许腐蚀预处理反应离子蚀刻(RIE)或者背面溅射蚀刻以准备用于金属沉积(例如，镍层60)的表面。应进一步认识到，因为暴露的光刻胶表面的敏感性，这种腐蚀蚀刻技术通常不与剥离方法相兼容。
再次转至图1，方法10接着退火(框46)该碳化硅装置12以在碳化硅装置12的接触区54中形成至少一个硅化镍种类。即，转至图6，可以加热碳化硅装置12，从而使得部分镍层60(例如，在框44中所沉积的)可以与部分碳化硅接触区54反应以形成包括一个或更多硅化镍种类的硅化镍层62。例如，在某些实施例中，在特定气氛(例如，氩气、氮气、或者其他合适气氛)下，可以将碳化硅装置12加热至大约300℃至1100℃之间、大约500℃至900℃之间或者大约600℃至800℃之间。例如，在某些实施例中，框46的退火可以提供硅化镍层62，其具有比相似安置的镍层的接触电阻率低大约4至10倍的接触电阻率。通过特定示例，硅化镍层62所提供的接触电阻率可以大约近似10-3ohm·cm2至近似10-6ohm·cm2。
如前所述，在退火期间(例如，在图1的框46中所提出)加热碳化硅装置12，可以促使在硅化镍层62中由镍层60形成一个或者更多硅化镍种类。虽然不希望被理论所限，在一个或更多退火步骤之后，在硅化镍层62之内可以存在硅化镍种类的族群相。例如，当在较低的退火温度(例如，大约300℃至大约500℃)形成该硅化镍层62时，所得到的硅化镍层62可以包括大量的Ni31Si12。因而，对于这样的硅化镍层62，镍与硅的比可以在大约2.6与大约1.0之间的范围内。通过进一步的示例，当在较高的退火温度(例如，大约600℃至大约900℃)形成该硅化镍层62时，所得到的硅化镍层可以包括大量的Ni2Si。因而，对于这样的硅化镍层62，镍与硅的比可以在大约2.6与大约2.0之间的范围内。通过更进一步的示例，当在甚至更高的退火温度(例如，大约900℃至大约1100℃)形成该硅化镍层62时，所得到的硅化镍层可以包括大量的NiSi。因而，对于这样的硅化镍层62，镍与硅的比可以在大约2.0与大约1.0之间的范围内。还应当注意到，虽然设置在接触区54上的仅部分镍层60可以形成该硅化镍层62，但是在框46的退火期间设置在电介质层52上的镍层60剩余可以基本保持不变。
接着通过图1所示的方法10，在如框46所提出的碳化硅装置12退火之后，未反应的镍层60(例如，设置在电介质层52之上)可以从碳化硅装置的电介质表面蚀刻掉(框48)。然而，具有与未反应镍层60不同的反应性的硅化镍层62可以保持基本不变。例如，转至图7，示出了将未反应镍层60蚀刻从而仅保留硅化镍层62之后的碳化硅装置12。例如，在某些实施例中，可以使用湿法蚀刻工艺去除该未反应的镍层60。然而，在其他实施例中，可以不执行框48所提出的未反应镍层60的蚀刻，从而使得最终装置结构除了硅化镍层62之外还包括未反应镍层60。应当认识到在这样的实施例中，可予以充分注意以避免该镍层60与某些其他装置特征、例如栅极接触焊盘(未示出)相接触。
此外，如图1所示，在某些实施例中，碳化硅装置12可以在比第一次退火更高的温度下进行二次退火(框50)，以进一步改善硅化镍层62处的接触电阻。例如，在某些实施例中，碳化硅装置12可以在特定气氛下(例如，氩气、氮气或者其他合适气氛)加热到大约800℃至大约1100℃之间。如在第一次退火的探讨中所提出的，可以相信加热碳化硅装置12至更高的温度(例如，在框50提出的二次退火期间)可以促使硅化镍层62(例如，在框46提出的第一次退火期间形成)进一步与碳化硅接触区54反应。在二次退火之后，硅化镍层62可以在某些硅化镍种类(例如，Ni2Si、NiSi等)上更加富裕。例如，在某些实施例中，在框50提出的二次退火之后，硅化镍层62中的镍与硅的比可以大约接近1。应当进一步认识到，通过框50的二次退火所形成的硅化镍层62可以进一步降低碳化硅装置12的接触区54处的接触电阻。
图8示出了根据本方式的另一实施例的第二方法70，藉此可以在碳化硅装置12上形成自对齐欧姆接触(例如，用于接触通孔)。为了更好的阐述该方法70，图2以及9-14描述了在图8所示的方法70执行期间的各个阶段处与以上所论述相同的示例MOSFET碳化硅装置12。应当认识到，类似于图1的方法10，尽管第二方法70的论述可以指向碳化硅MOSFET12，但本技术可以应用于任何MOSFET或者其他合适的碳化硅装置。此外，以上所描述的图2示出了在图8所示的方法70执行之前的示例碳化硅装置12。
图8所示的方法70以在图2所示的碳化硅装置12的表面上沉积(框72)电介质层而开始，接下来图案化并蚀刻沉积的电介质膜和栅电极以来形成重合边缘。所得到的结构(如图9所示的碳化硅装置12所示)包括设置在栅极28上的电介质层90(例如，包含二氧化硅、磷硅玻璃、硼磷硅玻璃、氮化硅或者其他任何合适的电介质材料)。另外，电介质层90可以使用CVD、旋涂或者其他任何合适的沉积工艺进行沉积。此外，图9所示的电介质层90已经图案化并进行蚀刻(例如，使用光刻技术)以暴露碳化硅装置12的接触区54并提供重合边缘92。
图8所示的方法70接着在碳化硅装置12的表面上共形地进行另一电介质层的沉积(框74)。例如，转至图10，示出了在共形沉积电介质层94之后的碳化硅装置12。类似于电介质层90，该电介质层94可以包含二氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、氮化硅或者其他任何合适的电介质材料。另外，电介质层94可以使用CVD、旋涂或者其他合适的沉积工艺进行沉积。
转至图8，方法70接着将框74中所沉积的共形电介质层进行毯覆式蚀刻(框76)以在栅极30与接触区54之间形成电介质间隔。例如，转至图11，示出了将框74中所沉积的电介质层94进行毯覆式蚀刻(例如，如在框76中所提出)之后的碳化硅装置12。如图11所示，该毯覆式蚀刻去除了大部分电介质层94，暴露了接触区54，但是留下了设置在碳化硅装置12的栅极28与接触区54之间的间隔96。应当认识到，通过控制在框74中所沉积的电介质层94的厚度以及框76的毯覆式蚀刻条件，可以控制电介质间隔96的宽度98。
在形成电介质间隔96之后，图8的方法70接着在碳化硅装置的表面上进行镍层的沉积(框78)。例如，转至图12，图解了具有设置在碳化硅装置的表面上的镍层60的碳化硅装置12，其包括剩余电介质层90的表面、暴露的接触区54以及电介质间隔96。此外，在某些实施例中，可以使用化学气相沉积(CVD)工艺、旋涂或者其他合适的沉积方法沉积该镍层52。
转至图8，一旦在框78中已将镍层60沉积，碳化硅装置12就可以进行退火(框80)从而在碳化硅装置的接触区54中形成至少一个硅化镍种类。例如，转至图13，示出了已退火而使得硅化镍层62从沉积在接触区54上的部分镍层60中形成之后的碳化硅装置12。例如，在某些实施例中，碳化硅装置12可以在特定气氛(例如，氩气、氮气或者其他合适的气氛)下，加热至大约300℃至大约1100℃之间、大约500℃和大约900℃之间或者大约600℃和大约800℃之间。例如，在某些实施例中，框80的退火可以提供硅化镍层62，其具有比相似安置的镍层的接触电阻率低大约4至10倍的接触电阻率。通过特定示例，硅化镍层62所提供的接触电阻率可在大约近似10-3ohm·cm2至近似10-6ohm·cm2。
如上所述，在退火期间(例如，图8的框80中所提出)加热碳化硅装置12可以促使从镍层60在硅化镍层62中形成一个或者更多硅化镍种类。例如，当在较低退火温度(例如，大约300℃至大约500℃)形成硅化镍层62时，所得到的硅化镍层62可以包括大量的Ni31Si12。因而，对于这样的硅化镍层62，镍与硅的比可以在大约2.6与大约1.0之间的范围内。通过进一步的示例，当在更高的退火温度(例如，大约600℃至大约900℃)形成硅化镍层62时，所得到的硅化镍层可以包括大量的Ni2Si。因而，对于这样的硅化镍层62，镍与硅的比可以在大约2.6与大约2.0之间的范围内。通过更进一步的示例，当在甚至更高的退火温度(例如，大约900℃至大约1100℃)形成硅化镍层62时，所得到的硅化镍层可以包括大量的NiSi。因而，对于这样的硅化镍层62，镍与硅的比可以在大约2.0与大约1.0之间的范围内。还应注意到，虽然设置在接触区54上的仅部分镍层60可以形成该硅化镍层62，但是设置在电介质层90和/或电介质间隔96上剩余的镍层60在框46退火期间可以基本保持不变。
接着通过图8所示的方法70，在框80所提出的退火之后，镍层60的未反应部分可以从电介质表面(例如，电介质层90和电介质间隔96)蚀刻(框82)，而基本不影响硅化镍层62。例如，转至图14，示出了在将未反应镍层60移除(例如，使用湿法蚀刻技术)而仅剩下硅化镍层62之后的碳化硅装置12。在图14示出的碳化硅装置12的结构中，硅化镍层62通过间隔96相对于栅极28和/或接触区54自对齐。应当认识到，电介质间隔96的宽度98通常小于可以通过其他对齐方法得到的栅极与硅化镍层之间的间距(例如，小于图1所示的非自对齐方法10的图4所示的宽度58)。应当认识到，在其他实施例中，可以不执行框82所提出的未反应镍层60的蚀刻，从而使得最终装置结构除了硅化镍层62之外还包括未反应镍层60。应当认识到在这样的实施例中，可予以充分注意以避免镍层60与例如栅极接触焊盘(未示出)的某些其他装置特征相接触。
再次转至图8，在某些实施例中，方法70接着在碳化硅装置12上执行二次退火(框84)。即，如框82所提出的已经去除该未反应镍层60之后，图14所示的碳化硅装置12可以在比框80中所提出的第一次退火高的温度下进行二次退火。例如，在某些实施例中，在特定气氛(例如，氩气、氮气或者其他合适气氛)下，碳化硅装置12可以被加热到大约800℃至大约1100℃之间。此外，虽然不希望被理论限制，但认为将碳化硅装置12加热至更高的温度(例如，框84提出的二次退火期间)可以促使在第一次退火(例如，框80中提出)期间形成的硅化镍层62进一步与碳化硅接触区54反应以形成其他硅化镍种类(例如，Ni2Si、NiSi等)，其中硅化镍层62中的镍与硅的比可以大约接近于1.0。应当进一步认识到，通过框80的二次退火所形成的硅化镍层62可以进一步降低碳化硅装置12的接触区54处的接触电阻。
图15示出了非自对齐碳化硅装置12的备选实施例，该装置包括设置在接触区54的一部分上的钛/铝层100。更具体而言，钛/铝层100设置在碳化硅装置12的P+基极32上，同时硅化镍层102设置在接触区54的剩余部分上。此外，镍层104的该部分保持设置在钛/铝层100上。图15所示的碳化硅装置12可以使用非自对齐方法(例如，类似于图1所示的方法10)制造，但是包括在镍层的沉积(例如，图1所示的方法10的框42与框44之间)之前，在接触区54的中间选择性沉积钛/铝层100的步骤。
图16示出了自对齐碳化硅装置12的备选实施例，该装置也包括设置在接触区54的一部分上的钛/铝层100。类似于图15所示的装置，图16所示的碳化硅装置12包括设置在碳化硅装置12的P+基极32上的钛/铝层100，同时硅化镍层102设置在接触区54的剩余部分上。此外，类似图15的装置，镍层104的一部分保持设置在钛/铝层100上。图16所示的碳化硅装置12可以使用自对齐方法(例如，类似图8所示的方法70)制造，但是包括在镍层的沉积之前(例如，图8所示的方法70的框76与框78之间)，在接触区的中间选择性沉积钛/铝层100的步骤。
本公开技术的技术效果包括为碳化硅装置形成易得的欧姆接触。也就是，本技术使得沉积在碳化硅表面上的仅部分镍层在退火条件下转变为硅化镍以提供该欧姆接触(例如，在碳化硅场效应晶体管(FET)装置的接触区中)。此外，由于该退火条件没有引发沉积在电介质表面上的部分镍层反应或者形成硅化镍，因此这些未反应的沉积镍层部分可以容易地且选择性地去除(例如，通过湿法蚀刻)，从而使得仅硅化镍保留在碳化硅装置的接触区中。本技术可以应用于构建包含硅化镍欧姆接触的非自对齐(例如，依照图1的方法10)碳化硅装置以及自对齐(例如，依照图8的方法70)碳化硅装置这二者的方法中。还应当认识到，使用采用自对齐技术(例如，图8的方法70中提出)的公开方式，可以实现更高的装置密度(例如，更小的单元间距)和改善的装置成品率。此外，本技术可以应用于构建除了具有设置在碳化硅装置的接触区中以提供欧姆接触的硅化镍之外还包含其他金属层(例如，图15和16所示的钛/铝层100)的碳化硅装置的方法中。
本书面说明使用示例公开了本发明，包括最佳模式，并且也使本领域任何技术人员能够实践本发明，包括制作和使用任何装置或系统，并执行任何并入的方法。本发明的专利范围由权利要求限定，并且可以包括本领域技术人员想到的其他示例。如果这样其他的示例具有不异于权利要求字面语言的结构元件，或者如果这样其他的示例包括与权利要求的字面语言无实质差异的等效结构元件，那么这样的其他示例可以认为落入在权利要求的范围内。

Claims (32)

1.一种碳化硅装置，包括：
设置于碳化硅衬底的一部分上的栅电极；
设置于所述栅电极上的电介质膜；
设置于所述栅电极附近的碳化硅装置的接触区，所述接触区包括所述碳化硅衬底的阱基极以及位于所述阱基极的相对侧的两个区；以及
设置于所述电介质膜上和所述接触区上的层，其中所述层包括部分设置于所述电介质膜上的镍并且其中所述层包括设置于所述接触区的所述阱基极的整个上表面的硅化镍，以及其中硅化镍层配置成提供至所述碳化硅装置的所述接触区的欧姆接触。
2.根据权利要求1所述的装置，其中，所述硅化镍层设置于栅电极附近并且通过电介质间隔与所述栅电极隔离。
3.根据权利要求2所述的装置，其中，所述电介质间隔配置成将所述硅化镍层自对齐于所述接触区以及所述碳化硅装置的所述栅电极。
4.根据权利要求1所述的装置，其中，所述硅化镍层包括Ni31Si12、Ni2Si、NiSi或者其的组合。
5.根据权利要求1所述的装置，其中，所述欧姆接触具有小于10-3ohm·cm2的接触电阻率。
6.根据权利要求5所述的装置，其中，所述欧姆接触具有小于10-6ohm·cm2的接触电阻率。
7.根据权利要求1所述的装置，其中，所述碳化硅装置是碳化硅功率装置。
8.根据权利要求1所述的装置，其中，所述碳化硅装置是碳化硅MOSFET或者JFET装置。
9.一种碳化硅装置，包括：
设置于碳化硅衬底的一部分上的栅电极；
设置于所述栅电极上的电介质膜；
设置于所述电介质膜上的镍层；
设置于所述栅电极附近的所述碳化硅装置的接触区，所述接触区包括所述碳化硅衬底的阱基极以及位于所述阱基极的相对侧的两个区；以及
设置于所述碳化硅装置的所述接触区上的一个或更多层，其中，所述一个或更多层配置成提供至所述碳化硅装置的所述接触区的欧姆接触，其中所述一个或更多层包括硅化镍层；
其中，所述硅化镍层在所述阱基极的整个上表面上延伸。
10.根据权利要求9所述的装置，其中，所述一个或更多层包括设置于所述碳化硅装置的所述接触区的第一部分上的钛/铝层。
11.根据权利要求10所述的装置，包括设置于所述钛/铝层上的镍层。
12.根据权利要求10所述的装置，其中，所述硅化镍层设置为在所述碳化硅装置的所述接触区的第二部分上相邻所述钛/铝层。
13.根据权利要求9所述的装置，包括栅电极，其中所述接触区配置成从远离所述栅电极间隔一定距离。
14.根据权利要求13所述的装置，包括设置于所述栅电极与接触通孔之间的电介质间隔，其中所述电介质间隔配置成相对于所述栅电极而自对齐所述接触通孔。
15.根据权利要求14所述的装置，其中，所述电介质间隔配置成相对于所述碳化硅装置的所述接触区而自对齐所述接触通孔。
16.根据权利要求9所述的装置，其中，所述硅化镍层的镍与硅的比包括在2.6与1.0之间。
17.根据权利要求16所述的装置，其中，所述硅化镍层的镍与硅的比包括在2.6与2.0之间。
18.根据权利要求16所述的装置，其中，所述硅化镍层的镍与硅的比包括在2.0与1.0之间。
19.根据权利要求9所述的装置，其中，所述碳化硅装置是碳化硅金属氧化物半导体场效应晶体管（MOSFET）或者结栅场效应晶体管（JFET）功率装置。
20.一种用于在碳化硅装置中形成欧姆接触的方法，包括：
在碳化硅装置的表面上沉积镍层，其中所述碳化硅装置的所述表面包括电介质膜和所述碳化硅装置的接触区，所述接触区包括碳化硅衬底的阱基极以及位于所述阱基极的相对侧的两个区；以及
将所述碳化硅装置退火以将所述镍层的一部分转换为包括至少一个硅化镍种类的硅化镍层，所述硅化镍层在所述阱基极的整个上表面上延伸，其中所述硅化镍层配置成提供所述碳化硅装置的所述接触区的低电阻接触。
21.根据权利要求20所述的方法，其中，所述低电阻接触包括小于10-5ohm·cm2的接触电阻率。
22.根据权利要求20所述的方法，其中，所述低电阻接触包括比退火前的所述镍层低4至10倍的接触电阻率。
23.根据权利要求20所述的方法，包括在所述碳化硅装置的所述表面上沉积栅极电介质层以及栅电极。
24.根据权利要求23所述的方法，包括在所述栅极电介质层和所述栅电极上共形沉积电介质层；以及图案化和蚀刻所述电介质层和所述栅极电介质层以暴露所述碳化硅装置的所述接触区。
25.根据权利要求23所述的方法，包括在所述碳化硅装置的所述表面上的所述栅极电介质层和所述栅电极之上沉积第一电介质层；图案化和蚀刻所述第一电介质层以及所述栅电极以形成重合边缘并暴露所述接触区；在所述碳化硅装置的所述表面上共形沉积第二电介质层；以及蚀刻所述第二电介质层以暴露所述碳化硅装置的所述接触区同时在所述碳化硅装置的所述接触区与所述栅电极之间提供电介质间隔。
26.根据权利要求25所述的方法，其中，所述电介质间隔配置成相对于所述栅电极以及相对于所述碳化硅装置的所述接触区自对齐所述硅化镍层。
27.根据权利要求20所述的方法，其中，退火所述碳化硅装置包括在300℃至1100℃将所述碳化硅装置退火。
28.根据权利要求27所述的方法，其中，所述至少一个硅化镍种类包括Ni31Si12。
29.根据权利要求20所述的方法，包括从所述碳化硅装置的一个或更多电介质表面蚀刻未反应的镍。
30.根据权利要求29所述的方法，包括在蚀刻所述未反应的镍之后执行所述碳化硅装置的二次退火。
31.根据权利要求30所述的方法，其中，所述二次退火包括在500℃至950℃退火所述碳化硅装置，以及其中，在执行所述二次退火之后，所述硅化镍层包括Ni2Si。
32.根据权利要求30所述的方法，其中，所述二次退火包括在900℃至1100℃退火所述碳化硅装置，以及其中，在执行所述二次退火之后，所述硅化镍层包括NiSi。
CN201310726139.XA 2012-12-18 2013-10-18 用于碳化硅装置中欧姆接触的系统和方法 Active CN103872103B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/718,031 US9230807B2 (en) 2012-12-18 2012-12-18 Systems and methods for ohmic contacts in silicon carbide devices
US13/718031 2012-12-18

Publications (2)

Publication Number Publication Date
CN103872103A CN103872103A (zh) 2014-06-18
CN103872103B true CN103872103B (zh) 2019-08-20

Family

ID=49378169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310726139.XA Active CN103872103B (zh) 2012-12-18 2013-10-18 用于碳化硅装置中欧姆接触的系统和方法

Country Status (6)

Country Link
US (2) US9230807B2 (zh)
EP (1) EP2747147B1 (zh)
JP (2) JP6642931B2 (zh)
CN (1) CN103872103B (zh)
BR (1) BR102013026784A2 (zh)
CA (1) CA2829245C (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9425153B2 (en) 2013-04-04 2016-08-23 Monolith Semiconductor Inc. Semiconductor devices comprising getter layers and methods of making and using the same
JP2016046309A (ja) * 2014-08-20 2016-04-04 住友電気工業株式会社 炭化珪素半導体装置の製造方法
WO2017041268A1 (zh) * 2015-09-10 2017-03-16 中国科学院微电子研究所 碳化硅mosfet器件及其制作方法
US9666482B1 (en) * 2016-09-14 2017-05-30 Infineon Technologies Ag Self aligned silicon carbide contact formation using protective layer
US10607841B2 (en) * 2017-12-17 2020-03-31 Applied Materials, Inc. Silicide films through selective deposition
US10629686B2 (en) * 2018-08-02 2020-04-21 Semiconductor Components Industries, Llc Carbon-controlled ohmic contact layer for backside ohmic contact on a silicon carbide power semiconductor device
EP3660885B1 (en) * 2018-11-28 2023-05-24 Infineon Technologies AG Group iii nitride device and method of fabricating an ohmic contact for a group iii nitride-based device
CN109979813B (zh) * 2019-03-28 2020-12-11 厦门市三安集成电路有限公司 一种低温碳化硅欧姆接触的制备方法及金属结构
US11075277B2 (en) * 2019-06-04 2021-07-27 Genesic Semiconductor Inc. Manufacture of self-aligned power devices
JP7354028B2 (ja) * 2020-03-13 2023-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7354027B2 (ja) * 2020-03-13 2023-10-02 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN117238969A (zh) * 2023-11-13 2023-12-15 深圳基本半导体有限公司 碳化硅mosfet器件及其制备方法与应用

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7297626B1 (en) * 2001-08-27 2007-11-20 United States Of America As Represented By The Secretary Of The Army Process for nickel silicide Ohmic contacts to n-SiC
US8035112B1 (en) * 2008-04-23 2011-10-11 Purdue Research Foundation SIC power DMOSFET with self-aligned source contact
US8133789B1 (en) * 2003-04-11 2012-03-13 Purdue Research Foundation Short-channel silicon carbide power mosfet

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2542920B1 (fr) 1983-03-18 1986-06-06 Commissariat Energie Atomique Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
JPH0864801A (ja) * 1994-08-26 1996-03-08 Fuji Electric Co Ltd 炭化けい素半導体素子およびその製造方法
US5510281A (en) 1995-03-20 1996-04-23 General Electric Company Method of fabricating a self-aligned DMOS transistor device using SiC and spacers
JPH10125620A (ja) 1996-10-17 1998-05-15 Denso Corp 炭化珪素半導体装置
US6043126A (en) * 1996-10-25 2000-03-28 International Rectifier Corporation Process for manufacture of MOS gated device with self aligned cells
JP3703643B2 (ja) * 1998-12-25 2005-10-05 三菱電機株式会社 半導体装置およびその製造方法
JP4876321B2 (ja) * 2001-03-30 2012-02-15 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4230869B2 (ja) * 2003-09-25 2009-02-25 株式会社東芝 高耐圧半導体装置
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
US20060006393A1 (en) * 2004-07-06 2006-01-12 Ward Allan Iii Silicon-rich nickel-silicide ohmic contacts for SiC semiconductor devices
GB2424312B (en) 2005-03-14 2010-03-03 Denso Corp Method of forming an ohmic contact in wide band semiconductor
US8377812B2 (en) 2006-11-06 2013-02-19 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
US20080108190A1 (en) 2006-11-06 2008-05-08 General Electric Company SiC MOSFETs and self-aligned fabrication methods thereof
JP4939960B2 (ja) * 2007-02-05 2012-05-30 株式会社東芝 半導体装置およびその製造方法
JP4539684B2 (ja) * 2007-06-21 2010-09-08 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2009019837A (ja) * 2007-07-13 2009-01-29 Tlv Co Ltd 廃蒸気回収装置
JP4365894B2 (ja) * 2007-08-07 2009-11-18 パナソニック株式会社 炭化珪素半導体素子の製造方法
JP2009043880A (ja) * 2007-08-08 2009-02-26 Panasonic Corp 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP2009194216A (ja) * 2008-02-15 2009-08-27 Hitachi Ltd 半導体装置の製造方法
KR20100123589A (ko) * 2008-02-22 2010-11-24 스미토모덴키고교가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
CN102007595B (zh) * 2008-04-15 2013-12-25 住友电气工业株式会社 半导体器件及其制造方法
US8188482B2 (en) 2008-12-22 2012-05-29 Infineon Technologies Austria Ag SiC semiconductor device with self-aligned contacts, integrated circuit and manufacturing method
JP2012094555A (ja) * 2009-02-18 2012-05-17 Mitsubishi Electric Corp 半導体装置の製造方法
WO2011027540A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 半導体素子およびその製造方法
JP5777455B2 (ja) * 2011-09-08 2015-09-09 株式会社東芝 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7297626B1 (en) * 2001-08-27 2007-11-20 United States Of America As Represented By The Secretary Of The Army Process for nickel silicide Ohmic contacts to n-SiC
US8133789B1 (en) * 2003-04-11 2012-03-13 Purdue Research Foundation Short-channel silicon carbide power mosfet
US8035112B1 (en) * 2008-04-23 2011-10-11 Purdue Research Foundation SIC power DMOSFET with self-aligned source contact

Also Published As

Publication number Publication date
BR102013026784A2 (pt) 2014-09-16
US9230807B2 (en) 2016-01-05
EP2747147B1 (en) 2019-02-06
CA2829245C (en) 2020-09-22
CA2829245A1 (en) 2014-06-18
EP2747147A3 (en) 2017-08-02
JP2018082190A (ja) 2018-05-24
US9601332B2 (en) 2017-03-21
US20140167068A1 (en) 2014-06-19
JP6642931B2 (ja) 2020-02-12
JP6537082B2 (ja) 2019-07-03
EP2747147A2 (en) 2014-06-25
US20160118258A1 (en) 2016-04-28
JP2014120758A (ja) 2014-06-30
CN103872103A (zh) 2014-06-18

Similar Documents

Publication Publication Date Title
CN103872103B (zh) 用于碳化硅装置中欧姆接触的系统和方法
CN1532943B (zh) 碳化硅半导体器件及其制造方法
TWI260777B (en) Method of forming silicided gate structure
CN103972381B (zh) 装置结构及其制造方法
CN110192283A (zh) 具有无金接触部的氮化物结构及形成这种结构的方法
JP5467471B2 (ja) 離間された導電配線に電気的接続を提供する方法
CN102439699A (zh) 半导体器件及其制造方法
TWI431723B (zh) 經接觸窗形成於源極／汲極上之自我對準矽化物
CN110226231A (zh) 具有无金接触部的氮化物结构及形成这种结构的方法
CN1976006A (zh) 形成半导体结构的方法
CN102549728A (zh) 制造半导体器件的方法
CN105047562B (zh) 半悬浮石墨烯场效应晶体管制备方法
TW201135935A (en) Self aligned carbide source/drain FET
CN103094330B (zh) 半导体器件及其制造方法
CN102856179B (zh) 半导体器件的形成方法
JP6376736B2 (ja) 半導体デバイスおよびその製造方法
CN107204363A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP2018050008A (ja) 半導体装置の製造方法
TW200418128A (en) High density trench power MOSFET structure and method thereof
US20120168210A1 (en) Methods and Structures Involving Terminal Connections
JP2000307060A (ja) 抵抗素子の製造方法
US9111756B2 (en) Integrated circuits with protected resistors and methods for fabricating the same
CN107204369A (zh) 半导体装置和半导体装置的制造方法
TWI802629B (zh) 用於製造微機械層結構之方法以及微機械層結構
CN104885194B (zh) 半导体装置及半导体装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant