CN102439699A - 半导体器件及其制造方法 - Google Patents

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增田健良
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Abstract

公开了一种碳化硅半导体器件，其当电极材料与内部互连的材料不同时，消除了在这些不同金属的接触界面处出现问题的可能性，并且具有甚至长期使用之后的高可靠性。该半导体器件提供有接触电极(16)，其接触碳化硅(14，18)；以及互连(19)，其与接触电极连接。接触电极(16)由含有钛、铝和硅的合金形成。互连(19)由铝或铝合金形成，并且通过接触所述接触电极来与所述接触电极相连接。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件和制造该半导体器件的方法。更具体来讲，本发明涉及一种采用碳化硅作为半导体、能够稳定地长时间保持低电阻并且包括电极和上部电极的半导体器件以及用于制造这种半导体器件的方法。
背景技术
为了实现半导体器件的高耐压和低损耗及其在高温环境下的利用，已对采用碳化硅(SiC)的半导体器件进行了开发。具体来讲，需要用于大电流的切换元件来实现高耐压和低损耗。因此，已对采用碳化硅的垂直型切换元件进行了开发，尤其对垂直型MOSFET(金属氧化物半导体场效应晶体管)或JFET(结型场效应晶体管)进行了开发。
在采用SiC的垂直型MOSFET的每个中，包括半导体、栅氧化物膜等的衬底材料具有正面表面和反面表面，在正面表面和反面表面中的每个上形成电极布线结构。在使用SiC的情况下，与使用通用常规上使用的硅的情况相比，没有充分发现用于形成电极并允许接触电阻减小的电极材料。然而，n型SiC实现与硅化镍的欧姆接触，硅化镍是通过使基于Ni(镍)的电极材料经受合金化热处理(大致1000℃下的热处理)进行硅化得到的。另一方面，对于p型SiC，可以将与Ti(钛)/Al(铝)或AlSi合金的接触电阻抑制为低(非专利文献1)。
在用于控制大电流的SiC的垂直型MOSFET中，通常使用用于将n型SiC的源区中设置的源电极的、基于Ni或基于NiSi的材料来实现与其的欧姆接触。这符合上述的非专利文献的公开内容。在一个芯片中，均构成MOSFET的多个单元平行布置并且使用内部上部电极来形成预定电路。在传统的硅半导体器件中，例如，Al用作欧姆电极材料并且还可以用于内部上部电极。然而，在SiC的情况下，难以对于欧姆电极和内部上部电极这两者使用Al，这是因为在不超过Al的熔点的温度处几乎不能在SiC和Al之间得到良好的欧姆接触。另外，上述的基于Ni或基于NiSi的材料不用于内部上部电极，因为它们中的每个的电阻不是非常低并且难以使用基于Ni或基于NiSi的材料来得到合适的上部电极材料。另外，基于Ni的材料不太可能与p型SiC实现良好的欧姆接触。在SiC半导体器件中，经常使用基于Al的材料(诸如Al、AlSi合金或AlSiCu合金)用于内部上部电极。在这种情况下，当长时间使用时，由此用于内部上部电极的基于Al的材料和用于电极的基于Ni或NiSi的材料会造成产生诸如NiAl3的具有高电阻的金属间化合物(非专利文献2)。
现有技术文献
专利文献
非专利文献1：Satoshi Tanimoto，et al.，“Practical Device-DirectedOhmic Contacts on 4H-SiC”，Transactions of the Institute of Electronics，Information and Communication Engineers，the Institute of Electronics，Information and Communication Engineers，April，2003，Vol.J86-C，No.4，pp.359-367
非专利文献2：Satoshi Tanimoto，et al.，“High Temperature HighlyReliable Ohmic Contact for 4H-SiC Power Devices with Al Interconnects”，Extended Abstracts of The Autumn Meeting，The Japan S ociety of AppliedPhysics，5a-ZN-10，September，2007，p.420
发明内容
本发明要解决的问题
如上所述，当电极材料和用于内部上部电极的材料是不同类型的金属时，在不同类型的金属材料彼此接触的界面处的电阻增加、长期使用时接触部分的耐久性等方面会出现一些问题。本发明的目的在于提供一种半导体器件，其采用碳化硅并且允许即使在长期使用时也具有高可靠性(维持最初的低电阻等)，而在不同类型的金属，即彼此不同的电极材料和内部上部电极材料的接触部分中没有发生任何问题。
解决问题的方法
本发明的半导体器件采用碳化硅，并且包括接触电极；以及对于所述接触电极导电的上部电极。在所述半导体器件中，所述接触电极由包括钛、铝和硅的合金来形成并且与所述碳化硅接触。所述上部电极由铝或铝合金形成，并且通过使所述上部电极与所述接触电极接触来实现对于所述接触电极的导电。
根据上述构造，包括钛、铝和硅的合金(下文中，被称作“TiAlSi合金”)以及铝或铝合金(AlSi合金、AlSiCu合金等)彼此直接接触，由此使接触电极和上部电极变成导电状态。TiAlSi合金以及Al、AlSi合金或AlSiCu合金不太可能产生造成电阻增加的金属间化合物。碳化硅的耐热性良好，并因此频繁用于处理大电流，并且用于由其或其他因素产生的热导致的高温环境中。因此，根据电极材料和上部电极材料的组合，会产生造成电阻增加的金属间化合物。然而，即使当长时间在高温下使用时，电极材料和上部电极材料的以上组合也没有造成产生这种使电阻增加的金属间化合物。因此，可以保持其低电阻，并且实现其稳定和连续的使用。
在此，TiAlSi合金可以包含诸如C的附加元素，该元素是在制造半导体器件期间被引入的。
可以在所述接触电极和所述上部电极之间设置阻挡层，以便不允许所述接触电极和所述上部电极直接彼此接触，并且当所述上部电极和所述接触电极与所述阻挡层接触时实现导电。如上所述，上述上部电极材料和上述上部电极不太可能产生造成电阻增加的金属间化合物，但是在接触电极和上部电极之间提供的导电阻挡层进一步减少了造成其不稳定的因素。另外，当所形成的阻挡层薄得为几纳米并且由用于提高粘附性的Ti等制成时，接触电极和上部电极之间的粘附性可以提高。换言之，所设置的用于提高粘附性的非常薄的层被认为包围在阻挡层中。
所述阻挡层由钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钒(V)、锆(Zr)、氮化钛、氮化钽、氮化钨、氮化铌、氮化钒、氮化锆、硅化钛、硅化钽、硅化钨、硅化铌、硅化钒和硅化锆中的一种来形成。通过使用用于阻挡层的这些材料中的每种，除了阻挡电极材料或上部电极材料的元素扩散以造成产生金属间化合物的效果之外，还可以得到以下效果(1)-(4)：
(1)接触电极和上部电极之间的粘附性提高(在这种情况下，阻挡层通常具有几纳米至几十纳米的薄膜厚度)；
(2)由于各向异性蚀刻中的选择性改善，导致可加工性改善；
(3)抑制了由于其间的热膨胀系数差造成的变形；以及
(4)提高了电迁移电阻。
上述的接触电极能够与碳化硅进行欧姆接触。因此，接触电极可以设置在预定的碳化硅区域中并且具有低接触电阻。
所述接触电极可以与所述碳化硅的n型区域和p型区域这两者进行欧姆接触。因此，对具有不同导电类型的区域不需要执行多次抗蚀剂图案形成，即，可以对其只执行一次抗蚀剂图案形成。这减少了由多次执行抗蚀剂图案形成而导致的尺寸误差，由此实现尺寸精确度提高、良率提高等。
所述半导体器件可以被构造为MOSFET，其中，所述接触电极是源电极或漏电极，当所述接触电极是所述源电极时，所述源电极与源区和用于反型部形成区的接触区这两者接触，所述反型部形成区具有与所述源区的导电类型相反的导电类型，并且所述上部电极是上部源极内部电极或上部漏电极。这允许长时间保持高可靠性，并且允许由抗蚀剂图案形成造成的尺寸误差减少，由此实现尺寸精确度提高、良率提高等。
所述半导体器件可以被构造为JFET，其中，所述接触电极是源电极、栅电极和漏电极中的每个，并且所述上部电极是上部源电极、上部栅电极和上部漏电极中的每个。因此，可以对全部的源、栅和漏都使用相同的接触电极材料和上部电极材料。结果，执行抗蚀剂图案形成的次数减少，这导致制造成本降低。另外，可以减少由多次执行抗蚀剂图案形成而造成的尺寸误差，由此实现尺寸精确度提高、良率提高等。
本发明的制造半导体器件的方法包括以下步骤：准备衬底；在所述衬底上形成碳化硅外延层；在所述碳化硅外延层上形成由包括钛、铝和硅的合金形成的电极并且所述电极与所述碳化硅外延层形成欧姆接触；以及与所述电极相接触地设置由铝或铝合金形成的上部电极。
根据所述方法，上部电极和具有低接触电阻的电极的接合可以长时间保持低电阻。换言之，可以防止电极材料和上部电极材料彼此反应，由此防止产生造成电阻增加的金属间化合物。
在形成所述电极的步骤中，在所述碳化硅外延层上形成钛层后，接着在所述钛层上形成铝层，然后在所述铝层上形成硅层，或在所述碳化硅外延层上形成钛、铝和硅的混合层后，执行热处理以将所述混合层合金化。以此方式，可以确保得到用于碳化硅的具有低接触电阻的电极。
制造半导体器件的方法还包括以下步骤：在形成由所述合金形成的所述电极之后且在设置所述上部电极之前，形成与由合金形成的电极相接触的阻挡层，其中，所述上部电极被设置成接触所述阻挡层。即使当没有设置阻挡层时，界面(电极和上部电极之间)处的电阻可以长时间足够低。然而，如上所述设置的阻挡层可以阻止电极材料或上部电极材料的元素扩散而造成产生金属间化合物。诸如钛或氮化钛的特定材料用于阻挡层。因此，可以实现以下效果(1)-(4)中的至少一种：(1)接触电极和上部电极之间的粘附性提高(在这种情况下，阻挡层通常具有几纳米至几十纳米的薄膜厚度)；(2)由于各向异性蚀刻过程中的选择性改善，导致可加工性改善；(3)抑制了由于其间的热膨胀系数差造成的变形；以及(4)提高了电迁移电阻。
在形成所述碳化硅外延层后且在形成由所述合金形成的所述电极前，可以在所述碳化硅外延层中形成所述碳化硅的n型区和p型区并且由所述合金形成的所述电极可以被形成为与所述n型区和所述p型区这两者形成欧姆接触。因此，在用于制造的工艺步骤数目减少的同时，可以避免由抗蚀剂图案形成而造成的尺寸精确度降低。这导致制造成本降低、尺寸精确度提高、制造良率提高等。
存在由所述合金形成的两个或更多个电极。首先，在形成所述碳化硅外延层后且在形成由所述合金形成的所述电极前，在所述碳化硅外延层中形成所述碳化硅的n型区和p型区。然后，在所述电极之中，可以使用相同材料、按照相同的处理时机来形成由所述合金形成并且与所述n型区形成欧姆接触的第一电极和由所述合金形成并且与所述p型区形成欧姆接触的第二电极。以此方式，如上所述，在降低制造成本的同时，可以实现尺寸精确度提高、制造良率提高等。
本发明的效果
根据本发明，提供了采用碳化硅的半导体器件等，其中，即使当电极材料和内部上部电极材料不同时，在这些不同类型的金属彼此接触的界面处也没有出现问题，由此实现长期使用的高可靠性(维持最初的低电阻等)。
附图说明
图1是示出作为本发明第一实施例中的半导体器件的MOSFET的横截面图。
图2是用于制造图1所示的MOSFET的方法的流程图。
图3是用于制造将与碳化硅形成欧姆接触的接触电极和上部电极的方法的流程图。
图4示出在制造图1所示的MOSFET的过程中、在用作栅氧化物膜的热氧化物膜上形成栅电极。
图5示出沉积层间绝缘膜的状态。
图6示出形成抗蚀剂图案，然后采用选择性蚀刻以去除将形成源接触电极的区域中的层间绝缘膜和热氧化物膜的一部分，并且此后形成源接触电极。
图7示出在去除抗蚀剂图案之后，在SiC衬底的背面表面上形成漏电极，然后执行合金化处理。
图8示出形成与源接触电极接触的上部源极内部电极。
图9是示出作为本发明第二实施例中的半导体器件的MOSFET的横截面图。
图10是示出作为本发明第三实施例中的半导体器件的JEFT的横截面图。
附图标记的描述
10：MOSFET；11：n+型SiC衬底；11b：SiC衬底背面表面；12：n型SiC外延层(漂移层)；12a：n型SiC外延层的表面；13：p主体；14：n+型源区；15栅氧化物膜；16：源接触电极；17：栅电极；18：p+型反转层接触区；19：上部源极内部电极；20：漏电极；21：层间绝缘膜；23：SiC衬底的背面表面的热氧化物膜；29：钝化保护膜；30：JFET；31：SiC衬底；32：第一p型层；33：n型层；34：第二p型层；35：n+源区；36：p+栅区；37：n+漏区；38：氧化物膜；39：源接触电极；41：栅接触电极；42：漏接触电极；43：p+电势保持区；44：用于电势保持区的接触电极；45：上部源电极；46：上部栅电极；47：上部漏电极；61：源电极；62：栅电极；63：漏电极；64：钝化膜；71：凹槽部；71a：凹槽部底壁；71b：凹槽部侧壁；91：抗蚀剂图案；R：反转层。
具体实施方式
(第一实施例)
图1是示出作为本发明第一实施例中的半导体器件的MOSFET的横截面图。在本发明实施例的MOSFET中，使用碳化硅(SiC)作为半导体。MOSFET包括n+型SiC衬底11和在其上外延生长的n型SiC层(漂移层)12。例如，n型SiC层(漂移层)12具有10μm的厚度并且具有大致1×1016cm-3的n型杂质浓度。SiC外延层12具有表面12a，在所述表面12a中，设置p主体13、n+SiC源区14和分别与源区14相邻设置的p+SiC区18。p主体13插入在每个n+源区14/p+区18与漂移层区12之间。
源接触电极16被设置成接触源区14中的每个和p+区18中的每个。上部源极内部电极19被设置成接触源接触电极16。栅氧化物膜15被设置在包括源区14/p主体13的SiC外延层的表面12a上。设置在栅氧化物膜15上的是多晶硅栅电极17，其添加了具有导电性的杂质。栅电极17被层间绝缘膜21覆盖并且因此是绝缘的。在层间绝缘膜21上提供上部源极内部电极19，使之对于源接触电极16是导电的。上部源极内部电极19被钝化保护膜29覆盖，并因此完全被保护。如以下所描述的，通过形成或区分栅氧化物膜15正下方的p主体13内的n型反转层R，可以控制流入源接触电极16、反转层R和漂移层区12以及漏电极20的大电流的导通/截止。电压通过p+区18施加到p主体13中的每个。这种p+区18可以被当作用于反转层形成区13的接触区。
n+SiC衬底11构成漏区并且具有提供有漏电极20的背面表面11b。
源接触电极16中的每个由包括Ti、Al和Si的合金(TiAlSi合金)形成。另外，上部源极内部电极19由Al或Al合金(AlSi合金、AlSiCu合金等)形成。如果如传统领域一样将镍(Ni)用于源接触电极16，则镍可以与通常用于内部上部电极的Al或Al合金中的Al反应，以产生诸如NiAl3的具有高电阻的金属间化合物。在本实施例中，TiAlSi合金用于源接触电极16。因此，即使上部源极内部电极19由Al或Al合金形成，也不产生具有高电阻的金属间化合物。因此，可以长时间保持高可靠性。
在具有DMOS(双扩散MOSFET)结构的MOSFET中，需要将n+源区14和p主体13保持于相同电势。因此，要求源接触电极16具有减小的接触电阻并且电连接到n+源区14和p+区18这两者。此外，在MOSFET 10中，为了实现导通电阻减小，要求n+源区14中的每个和源接触电极16中的每个之间的接触电阻尽可能低。在本实施例中，通过使用上述用于源接触电极16的TiAlSi合金并且使源接触电极16与n+源区14和p+区18这两者形成欧姆接触来满足这些要求。结果，在MOSFET 10中，执行抗蚀剂图案形成步骤的次数减少，以提高尺寸精确度。这造成制造工艺简化、良率提高并且集成度提高。
在MOSFET 10中，如下地执行用于大电流的导通/截止控制。当用不超过阈值的电压供给栅电极17时，反转电子没有被引入到栅氧化物膜15正下方的p主体13中。因此，MOSFET 10处于非导通(截止)状态。当用超过阈值的电压供给栅电极17时，在p主体13的与栅氧化物膜15的接触部分(薄层)中形成n型反转层R。因此，由此形成的n型反转层R提供将n+源区14连接到n型SiC漂移层区12的电子流动路径。这使得大电流在源和漏之间流动。
图2是示出作为本发明中的半导体器件的用于MOSFET 10的制造方法的流程图。图3是示出用于源接触电极16和上部源极内部电极19中的每个的制造方法的流程图。可以使用众所周知的制造方法来执行从准备n+型SiC衬底11的步骤(步骤S1)到形成栅绝缘膜15的步骤(步骤S7)。具体来讲，准备n+型SiC衬底11(步骤S1)。然后，在n+型SiC衬底11上形成用作漂移层的n型SiC外延层12(步骤S2)。然后，在由此形成的n型SiC外延层12的区域中形成p主体13(步骤S3)。然后，形成用作源区的n+区14(步骤S4)。然后，形成p+型区18(步骤S5)。然后，执行激活退火处理，以将其在氩(Ar)气氛中加热至1700℃并且将其保持大致30分钟(步骤S6)。然后，形成栅绝缘膜(热氧化物膜)15a(步骤S7)。
在形成热氧化物膜15a的步骤(步骤S7)中，在n+型SiC衬底11的背面表面11b上形成热氧化物膜23。热氧化物膜23用作用于n+型SiC衬底11的保护膜。
此后，如图4所示地形成栅电极17(步骤S8)。栅电极17由多晶硅、Al等制成，并且延伸到其间插入的用作栅氧化物膜的热氧化物膜15a的一个源区14和另一个源区14上方。当使用多晶硅作为用于栅电极的原材料时，将其内的诸如P的杂质浓度设定为高的，具体来讲设定为超过1×1020cm-3，以便确保电子导电性。所沉积的多晶硅膜具有的厚度可以为大致50nm。
此后，如图5所示地形成层间绝缘膜21(步骤S9)。使用例如CVD法，形成层间绝缘膜21以覆盖栅电极17和氧化物膜15a。由此形成的层间绝缘膜21由具有的厚度大致为1μm的SiO2膜构成。接着，如图6所示，形成抗蚀剂图案91，该抗蚀剂图案91具有与要形成源接触电极16的区域相对应的开口。使用抗蚀剂图案91作为掩模，例如，采用RIE以去除其上要形成源接触电极的区域中的层间绝缘膜21和栅氧化物膜15的一部分，由此暴露其上要形成源接触电极的部分处的外延层的表面区域。
然后，如图6所示，形成源接触电极16(步骤S10)。然后，去除抗蚀剂图案91，由此在形成源接触电极时剥离在抗蚀剂膜上沉积的层。然后，暴露并清洁n+型SiC衬底11的背面表面11b。此后，如图7所示，使用与源接触电极16的材料相同的材料来形成漏电极20(步骤S11)。
具体来讲，电极16、20都由TiAlSi合金形成。图3是更详细地示出制造由TiAlSi合金形成的这些电极的流程图。如图3中的S10a或S11a至S10c或S11c所示，Ti膜、Al膜和Si膜依次层置在SiC外延层12的表面12a和SiC衬底11的背面表面11b中的每个上。可以使用溅射法等作为将它们层置的方法。然后，例如，在形成源接触电极16的过程中，如上所述去除抗蚀剂膜91，由此去除(剥离)在抗蚀剂膜上层置的Ti膜、Al膜和Si膜。因此，如图7所示，均由Ti膜、Al膜和Si膜构成的三层膜留在由栅氧化物膜15暴露的SiC外延层12的表面12a以及SiC衬底11的背面表面11b上。
接着，将它们在温度范围为550℃至1200℃，优选温度范围为900℃至1100℃的诸如Ar的惰性气氛中保持10分钟或更短。例如，将其在大致1000℃下保持两分钟(合金化处理)。这种合金化处理允许Ti膜、Al膜、Si膜和SiC外延层12被合金化，由此形成源接触电极16(步骤S10d)。这种合金化处理还允许Ti膜、Al膜、Si膜和SiC衬底11被合金化，由此形成漏电极20(步骤S11d)。图7示出在接触电极16和漏电极20经受合金化处理并由此由TiAlSi合金形成之后的状态。
接着，如图8所示，形成上部源极内部电极19(步骤S12)。在这种情况下，在由TiAlSi合金形成的源接触电极16上，例如，使用气相沉积法，形成由作为导电金属的Al或Al合金制成的上部源极内部电极19。由于合金化处理，TiAlSi合金用作具有良好导电性的电导体。当TiAlSi合金接触具有良好导电性的Al或Al合金时，其实现具有低接触电阻的电连接。换言之，TiAlSi合金与Al或Al合金之间的接触实现具有低电阻的接触。另外，与传统领域不同，没有使用Ni作为与n型SiC区进行欧姆接触的源接触电极材料。因此，与Ni的每个源接触电极和Al或Al合金的上部源极内部电极之间接触的情况不同，在使用期间没有产生诸如NiAl3的具有高电阻的金属间化合物。如此，由此得到的源接触电极16和上部源极内部电极19的组合允许长时间将低接触电阻保持为低。
在图8的状态下的晶片上，沉积钝化保护膜29，由此得到图1所示的半导体器件10。
如上所述，在本实施例中采用SiC的MOSFET 10具有以下优点：
(1)由于由TiAlSi合金制成的源接触电极16与由Al或Al合金制成的上部源极内部电极19的组合用于提供与源接触电极16的电传导，导致即使是长时间使用时也不产生造成电阻增加的金属间化合物。结果，可以稳定地长时间保持具有低电阻的源电极。
(2)因为由此由TiAlSi合金制成的一种类型的源接触电极16能够与源n+SiC区14和p+型区18这两者形成欧姆接触，所以能够简化制造工艺。另外，抗蚀剂膜形成的次数减少，由此实现提高的尺寸精确度。提高的尺寸精确度提供了诸如集成度提高、良率提高和质量提高的优点。
另外，在形成源接触电极16的同时，可以使用TiAlSi合金来形成n型漏电极20。这允许进行简化制造工艺。在本实施例中，确定导电类型以便形成n沟道，但是可以采用与以上情况相反的方式来确定导电类型，以便形成p沟道。另外，在MOSFET 10中，n+SiC衬底11的导电性可以变成p+，以得到IGBT(绝缘栅双极晶体管)。
(第二实施例)
图9示出作为本发明第二实施例中的半导体器件的采用SiC的MOSFET。与第一实施例的不同之处在于，在源接触电极16中的每个和上部源极内部电极19之间提供阻挡层25。其他构造与第一实施例的构造相同。在本发明中，源接触电极16中的每个由TiAlSi合金形成，并且上部源极内部电极19由Al或Al合金形成。金属都没有彼此反应以产生具有高电阻的金属间化合物。因此，不太需要阻挡层25阻挡其元素的扩散。因此，为了提高源接触电极16中的每个和上部源极内部电极19之间的粘附性，阻挡层25可以是具有的厚度为几纳米的Ti层。另外，为了适应用于高温等环境并且更牢固地防止源接触电极16中的每个与上部源极内部电极19之间发生反应，阻挡层25可以是厚度为几十纳米至几千纳米并且由以下材料制成的层。也就是说，阻挡层25可以是由钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钒(V)、锆(Zr)、氮化钛、氮化钽、氮化钨、氮化铌、氮化钒、氮化锆、硅化钛、硅化钽、硅化钨、硅化铌、硅化钒和硅化锆中的至少一种制成的层。
用于制造MOSFET的方法与第一实施例的制造方法的不同之处在于如下步骤。在形成栅电极17(步骤S8)、形成层间绝缘膜21(步骤S9)以及形成源接触电极16(和漏电极20)(步骤S10、S11)之后，形成抗蚀剂图案，用于在源接触电极16上形成阻挡层25。其膜形成方法取决于要使用的材料，但是优选地在使用金属的情况下使用溅射来形成膜。另一方面，在使用氮化物或硅化物的情况下，优选使用CVD法。为了覆盖阻挡层25和层间绝缘膜21，可以提供上部源极内部电极19。
通过如上所述在每个源接触电极16和上部源极内部电极19之间提供每个阻挡层25，可以得到以下优点：
(1)由于利用薄Ti膜等，导致粘附性提高；
(2)由于诸如RIE的蚀刻的选择性提高，导致可加工性提高；以及
(3)抑制了源接触电极16中的每个和上部源极内部电极19之间的热膨胀。
(第三实施例)
图10是作为本发明第三实施例中的半导体器件的结型场效应晶体管JFET的横截面图。SiC-JFET 30具有其中堆叠以下外延层的结构：n型衬底31、第一p型层32、n型层33和第二p型层34。
例如，第一p型层32可以具有大致10μm的厚度并且具有大致7.5×1015cm-3的p型杂质浓度。n型层33可以具有大致0.45μm的厚度并且具有大致2×1017cm-3的n型杂质浓度。第二p型层34可以具有大致0.25μm的厚度并且具有大致2×1017cm-3的p型杂质浓度。
提供区35、36、37，其从第二p型层34的表面34a通过第二p型层突出到n型层33中。由此突出的区35、36、37的每个底部末端与第一p型层32之间的n型层33的厚度是足够的。
位于中心部向下(向着SiC衬底31)突出的区域是p+型栅区36并且电连接到栅接触电极41和上部栅电极46。栅接触电极41和上部栅电极46构成栅电极62。另外，n+漏区37电连接到漏接触电极42和上部漏电极47。漏接触电极42和上部漏电极47构成漏电极63。n+源区35电连接到源接触电极39和上部源电极45。
在n+源区35和n+漏区37的每个中，n型杂质浓度为1×1020cm-3，并且比n型层33的杂质浓度高几个数量级。在p+栅区36中，例如，p型杂质浓度为1×1018cm-3，并且比第一p型层32和第二p型层34的杂质浓度高几个数量级。
另外，在JFET 30中，与n+源区35的端部相邻地提供凹槽部71。提供p+电势保持区43，以使之从凹槽部71的底部71a通过n型层33突出到第一p型层32中。在p+电势保持区43的底部末端和n型衬底31之间，第一p型层32的厚度是足够的。p+电势保持区43电连接到电势保持接触电极44和上部源电极45。p+电势保持区43具有例如1×1018cm-3的p型杂质浓度。源接触电极39、电势保持接触电极44和上部源电极45构成源电极61。根据源电极61的结构，n+型源区35和p+型电势保持区43保持于相同的电势。
接触电极44、39、41、42之间的各个位置被氧化物膜38覆盖，以确保接触电极之间的绝缘。上部电极45、46、47之间的位置被例如SiO2膜的钝化膜64覆盖或填充，以确保其间的绝缘。因此，在上部电极45、46、47之间提供绝缘的钝化膜64还提供与外部的绝缘，并且保护JFET 30不受外部环境影响。
上述接触电极，即，源接触电极39、电势保持区中的接触电极44、栅接触电极41和漏接触电极42都由上述的TiAlSi合金形成。p+漏区36具有p型导电性并且n+源区35和n+漏区37具有n型导电性。因此，如果如传统领域中一样使用由不同材料制成的电极来形成n型区和p型区，则需要非常大数目的工艺步骤。例如，如果源接触电极39和漏接触电极42由Ni形成并且栅接触电极41被形成为具有Ti/Al层置结构，则发生以下问题。也就是说，形成用于形成源接触电极39和漏接触电极42的掩模，然后使用气相沉积等来形成接触电极39、42。此后，去除掩模，然后形成用于形成栅接触电极41的掩模。此后，需要使用气相沉积等来形成接触电极41。如果采用这种制造工艺，则工艺步骤的数目增加，并且在形成两个掩模时出现对准误差。这导致良率降低、集成度降低等。为了抵消这个问题，所有的接触电极39、41、42、44都由相同的TiAlSi合金来形成。因此，仅使用所形成的一个掩模来一起形成接触电极39、41、42、44。这实现了尺寸精确度的提高、良率的提高、集成度的提高等。
另外，上部源电极45、上部栅电极46和上部漏电极47都由相同的Al或Al合金形成。因此，即使当接触电极39、41、42、44和上部电极45、46、47一起长时间使用时，也不产生造成电阻增加的金属间化合物。
参照图10，存在p+型栅区36和n+型漏区37之间插入的区域。在由此插入的区域和第一p型层32之间的n型层33中，形成漂移层。另外，p+栅区36和第一p型层32之间的区域用作沟道区。当栅接触电极62具有的电压为0V时，施加到pn结的反向偏置电压是不充分的。因此，漂移区和沟道区没有耗尽。因此，n+源区35和n+漏区37彼此电连接(导通状态)。因此，电子从n+源区35行进到n+漏区37。
当栅接触电极41被供应有负电压供给时，施加到pn结的反向偏置电压是充分的，所述pn结是p+栅区36和n型层33之间的界面。因此，耗尽层扩展到具有较低杂质浓度的n型层33。结果，沟道区和漂移区耗尽，并且因此n+源区35和n+漏区37彼此电断开。因此，没有电流流动(截止状态)。
使用这种机制，JFET 30对电流执行导通-截止控制。
图10中所示的JFET 30是通过制造众所周知的半导体器件的工艺步骤而制造的。
凹槽部71是如下的一种结构：其没有提供在第一实施例的MOSFET 10中，而是例如可以通过为第二p型层34的表面34a提供与凹槽部71的部分处具有开口的掩模层，并且使用SF6气体进行干法蚀刻而在其中形成。
此后，借助于离子注入来形成n+源区等。例如，以如第一实施例所述的以下方式来形成n+源区35和n+漏区37：形成氧化物膜图案，然后执行n型杂质的离子注入。对于p+栅区36和p+电势保持区43，利用不同类型的杂质，但是还使用氧化物膜图案作为掩模来离子注入这些杂质。然后，在凹槽部中形成的p+电势保持区43具有的深度比p+栅区36的深度窄的情况下，分别在不同时间执行离子注入。此后，在诸如氩的惰性气氛中，在1700℃下执行激活退火处理30分钟，如同第一和第二实施例一样。
在激活退火处理后，通过使氧化物膜38经受1300℃下的氧气氛处理30分钟，氧化物膜38被形成为场氧化物膜。
此后，在氧化物膜38上，形成与四个接触电极39、41、42、44相对应的部分处具有开口的抗蚀剂图案。使用抗蚀剂图案作为掩模，借助于RIE等来去除与开口相对应的位置处的氧化物膜38的一部分。然后，借助于同时溅射Ti、Al和Si的混合溅射来形成TiAlSi混合膜。在第一和第二实施例中，层置Ti膜、Al膜和Si膜。然后，去除抗蚀剂膜，以剥离抗蚀剂膜上的TiAlSi混合膜。此后，借助于合金化处理，将TiAlSi混合膜形成为TiAlSi合金。在合金化处理过程中，在温度范围为550℃至1200℃，优选温度范围为900℃至1100℃下、诸如氩的惰性气氛中加热TiAlSi混合膜。例如，将其在大致1000℃下加热，并且保持10分钟或更短，例如保持2分钟。在处理中，仅形成一个抗蚀剂图案，用于四个接触电极39、41、42、44的形成，每个接触电极与用作基底的半导体层进行欧姆接触。
然后，形成上部源电极45、上部栅电极46和上部漏电极47。通过使抗蚀剂图案在其与要形成上部电极相对应的部分处具有开口，然后在其上沉积Al或Al合金，来形成这些上部电极。在沉积Al或Al合金之后，去除抗蚀剂图案，由此剥离抗蚀剂图案上的Al或Al合金。
根据上述制造方法，四个接触电极39、41、42、44都由TiAlSi合金形成，而上部电极45、46、47由Al或Al合金形成。因此，不产生诸如NiAl3的具有高电阻的金属间化合物。
尽管已经描述了本发明的实施例，但是应该考虑到，本文公开的实施例是示例性的并且本发明的范围不限于本发明的实施例。本发明的范围受权利要求书范围的限定，并且旨在包括与权利要求书的项目等效的范围和含义内的任何修改。
工业应用性
本发明提供半导体器件等。该半导体器件采用碳化硅并且实现了长期使用的高可靠性，而没有在半导体器件中出现用于电极和用于上部电极的不同类型的金属彼此接触的界面处出现任何问题(允许最初在接触部分中保持低电阻)。另外，用于接触电极的TiAlSi合金能够与p型SiC和n型SiC形成欧姆接触。因此，与其中不同的接触电极材料用于各个导电类型的情况相比，抗蚀剂图案形成的次数可以减少。这防止尺寸精确度由于抗蚀剂图案形成而降低，由此实现尺寸精确度提高和制造良率提高。

Claims (12)

1.一种采用碳化硅的半导体器件，其包括接触电极以及对于所述接触电极是可导电的上部电极，
所述接触电极由含有钛、铝和硅的合金形成并且与所述碳化硅相接触，
所述上部电极由铝或铝合金形成，并且通过使所述上部电极与所述接触电极形成接触来实现对于所述接触电极的所述导电。
2.根据权利要求1所述的半导体器件，其中，
在所述接触电极和所述上部电极之间设置阻挡层以使得所述接触电极和所述上部电极彼此不直接接触，并且通过使所述上部电极和所述接触电极与所述阻挡层形成接触来实现所述导电。
3.根据权利要求2所述的半导体器件，其中，
所述阻挡层由钛(Ti)、钽(Ta)、钨(W)、铌(Nb)、钒(V)、锆(Zr)、氮化钛、氮化钽、氮化钨、氮化铌、氮化钒、氮化锆、硅化钛、硅化钽、硅化钨、硅化铌、硅化钒和硅化锆之一形成。
4.根据权利要求1-3中任一项所述的半导体器件，其中，
所述接触电极与所述碳化硅形成欧姆接触。
5.根据权利要求1-4中任一项所述的半导体器件，其中，
所述接触电极与所述碳化硅的n型区域和p型区域这两者形成欧姆接触。
6.根据权利要求1-5中任一项所述的半导体器件，其中：
所述半导体器件是MOSFET，并且所述接触电极是源电极或漏电极，
当所述接触电极是源电极时，该源电极与源区和用于反型部形成区的接触区这两者相接触，所述反型部形成区具有与所述源区的导电类型相反的导电类型，并且，
所述上部电极是上部源极内部电极或上部漏电极。
7.根据权利要求1-5中任一项所述的半导体器件，其中，
所述半导体器件是JFET，所述接触电极是每个源电极、栅电极和漏电极，并且所述上部电极是每个上部源电极、上部栅电极和上部漏电极。
8.一种制造半导体器件的方法，包括以下步骤：
准备衬底；
在所述衬底上形成碳化硅外延层；
在所述碳化硅外延层上形成由含有钛、铝和硅的合金形成的电极，并且所述电极与所述碳化硅外延层形成欧姆接触；以及
与所述电极相接触地设置由铝或铝合金形成的上部电极。
9.根据权利要求8所述的制造半导体器件的方法，其中，在形成所述电极的步骤中，在执行下述(1)或(2)之后，进行用于合金化的热处理，其中，
(1)在所述碳化硅外延层上形成钛层，然后在所述钛层上形成铝层，以及然后在所述铝层上形成硅层；
(2)在所述碳化硅外延层上形成钛、铝和硅的混合层。
10.根据权利要求8或9所述的制造半导体器件的方法，还包括以下步骤：在形成由合金形成的所述电极之后且在设置所述上部电极之前，形成与由合金形成的所述电极相接触的阻挡层，
其中，所述上部电极被设置成接触所述阻挡层。
11.根据权利要求8-10中任一项所述的制造半导体器件的方法，其中，
在形成所述碳化硅外延层之后且在形成由合金形成的所述电极之前，在所述碳化硅外延层中形成所述碳化硅的n型区和p型区，并且
由合金形成的所述电极与所述n型区和所述p型区这两者形成欧姆接触。
12.根据权利要求8-10中的任一项所述的制造半导体器件的方法，其中：
存在两个或更多个由合金形成的所述电极，
在形成所述碳化硅外延层之后且在形成由合金形成的所述电极之前，在所述碳化硅外延层中形成所述碳化硅的n型区和p型区，并且，
在所述电极之中，使用相同材料、按照相同的处理时机来形成由合金形成并且要与所述n型区形成欧姆接触的第一电极和由合金形成并且要与所述p型区形成欧姆接触的第二电极。
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