KR20130056844A - 탄화규소 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

쇼트키 접촉을 발생시키지 않고, 탄소의 석출을 억제함으로써 배선의 밀착성을 향상시킨 오믹 전극을 갖는 탄화규소 반도체 장치 및 그 제조 방법을 제공한다. SiC 반도체 장치에서 오믹 전극을 형성할 때에, SiC층(11)의 한쪽 주표면상에는, 1종의 제1 금속 원소를 포함하는, 제1 금속층(12)을 형성한다. 또한 제1 금속층의, SiC층(11)과 대향하는 표면과는 반대측의 표면상에, Si를 포함하는 Si층(13)을 형성한다. 이와 같이 하여 형성한 적층 구조(10A)에 대하여 열처리를 행한다. 이상에 의해, 전극의 표면층에의 탄소원자의 석출이나, Si와 SiC에 의한 쇼트키 접촉의 형성이 억제된, 배선과의 양호한 밀착성을 나타내는 오믹 전극을 갖는 탄화규소 반도체 장치를 얻을 수 있다.

Description

탄화규소 반도체 장치 및 그 제조 방법{SILICON CARBIDE SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은, 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이며, 보다 특정적으로는, 전극과 배선의 밀착성을 향상시킨 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이다.
와이드 갭 반도체의 하나인 탄화규소(SiC)는, 고주파 파워 디바이스나, 내열·내방사선 디바이스를 실현하기 위한 재료로서 주목받고 있다. 탄화규소는 실리콘(Si)과 같은 방법에 의해 산화막(SiO2)을 형성하는 것이 가능하기 때문에, 탄화규소 반도체 장치, 예컨대 MOSFET의 연구가 활발히 행해져 왔다. 또한 SiC는 Si와 비교하여, 밴드갭(금지대폭)이 넓고, 절연 파괴 전계 강도가 크다. 이 때문에 SiC를 이용한 반도체 장치는, 예컨대 Si를 이용한 반도체 장치에 비해 스위칭 특성이 우수하고, 내전압이 큰 반도체 장치로 할 수 있다.
일반적으로 SiC 반도체 장치에서는, 기판 위에 형성된 전극으로부터의 전기신호의 취출을 용이하게 행하기 위한 배선(패드)이 구비되어 있다. 이 배선을 통해, SiC 반도체 장치에 한하지 않고, Si 반도체 장치에서도, 외부와의 전기 신호의 교환을 원활하게 행하고 있다.
도 35는, 일반적인 SiC 반도체 장치의 전극과 배선의 상태를 도시하는 개략 단면도이다. 도 35에 도시하는 바와 같이, SiC 반도체 기판(99)의 한쪽 주표면상에 전극(98)이 배치된 SiC 반도체 장치(99A)에서, 전극(98) 중, SiC 반도체 기판(99)과 대향하지 않는 한쪽 주표면상에, 탄소(97)가 석출되는 경우가 있다. 여기서, 전극(98)은 SiC 반도체 기판(99)과 오믹 접촉한 오믹 전극이다. 또한, 여기서는 주표면이란, 표면을 형성하는 평면 중 가장 면적이 큰 면을 말하는 것으로 한다. 이 탄소(97)(C)가 석출되면, 전극(98)에서 SiC 반도체 기판(99)과 대향하지 않는 한쪽 주표면상에 배치되는 배선(96)을 형성할 때에, 탄소(97)가 개재되는 영역에서는 배선(96)이 직접 전극(98)에 접촉할 수 없게 된다. 이 때문에, 탄소(97)는 전극(98)과 배선(96)의 밀착성을 악화시키게 된다. 그렇게 하면, 배선(96)이 전극(98)으로부터 박리된다고 하는 불량의 원인이 되어, SiC 반도체 장치(99A)의 내구성이나 전기 특성에 영향을 미칠 가능성이 있다.
전술한 문제를 해결하기 위해서는, 예컨대 일본 특허 공개 평7-99169호 공보(이하, 「특허문헌 1」이라고 함)에 개시되어 있는 바와 같이, SiC 기판(95)상에 Ni와 Si와의 합금층을 형성하는 구조를 이용하는 것이 생각된다. 도 36은 SiC 반도체층 위에 Ni와 Si와의 합금층을 형성한 구조를 도시하는 개략 단면도이다. 도 36에 도시하는 바와 같은 전자 디바이스(95A)는, SiC 기판(95)상에 Ni-Si 합금층(94)을 형성한 후에 열처리를 실시함으로써, Ni-Si 합금층(94)은 오믹 전극으로서의 기능을 갖는 것이, 특허문헌 1에 개시되어 있다. 또한 특허문헌 1에는, SiC 기판(95) 위에 Si층, Si층 위에 Ni층을 형성한 적층 구조를 열처리함에 의해 오믹 전극을 형성하는 것에 대해서도 개시되어 있다.
도 35에 도시하는 탄소(97)는, 전극(98)을 형성할 때의 열처리에 의해, 전극(98)을 구성하는 금속과 SiC 반도체 기판(99)의 SiC가 반응함으로써, 잔사(殘渣)로서 SiC로부터 C(탄소)가 발생하고, 그것이 전극(98)의 표면에 석출됨으로써 형성되는 것이 판명되어 있다. 그래서, 오믹 접촉을 구성하기 위해, 특허문헌 1에서는, SiC 반도체 기판(99)의 주표면상에, 금속(Ni)과 Si와의 합금인 Ni-Si 합금층(94)을 형성함으로써, 도 36에 도시하는 바와 같은 전자 디바이스(95A)를 형성하는 것이 개시되어 있다. 또는 SiC 반도체 기판(99)의 주표면상에, Si층을 형성하고, Si층 위에 Ni층을 적층한 후, 열처리를 실시함으로써, 도 36에 도시하는 바와 같은 전자 디바이스(95A)를 형성하는 것에 대해서도, 특허문헌 1에서 개시되어 있다.
통상, SiC와 금속과의 실리사이드화(합금화) 반응 온도에 비해, Si와 금속과의 실리사이드화 반응 온도는 낮아진다. SiC와 금속과의 실리사이드화 반응일 때는 SiC의 Si와 C와의 결합을 끊어야 하는 것에 대하여, Si와 금속과의 실리사이드화 반응시에는 전술한 결합을 끊을 필요가 없기 때문에, Si와 금속과의 실리사이드화 반응에 필요한 에너지가 작은 만큼, 반응 온도가 낮아지는 것으로 생각된다.
따라서, 열처리를 실시하기 위해 온도를 올리는 도중에, 구조의 상측[도 36에서의 SiC 기판(95)의 상면측]에서는 Si와 Ni와의 반응이 진행한다. Si와 Ni와의 반응이 진행하여, 실리사이드화가 완료되면, SiC의 Si와 Ni와의 반응에 의한 실리사이드화가 저해되기 때문에, SiC의 Si와 Ni와의 반응에 의한 C의 발생이 억제된다. 이 때문에, C는 구조의 최상면(도 36에서의 Ni-Si 합금층의 최상면)까지는 거의 도달하지 않는다. 이 때문에 C는 오믹 전극의 표면에는 거의 석출되지 않는 것으로 생각된다.
특허문헌 1 : 일본 특허 공개 평성07-99169호 공보
그러나, 특허문헌에 개시된 바와 같이, SiC 기판(95)상에 Ni-Si 합금층(94)(Si를 포함하는 합금층) 또는 Si층을 형성하는 경우, SiC 반도체층과 Si를 포함하는 층이 직접 접촉하게 된다. 이 경우, 이하와 같은 문제가 있는 것을 발명자는 발견하였다. 이하에서, 설명한다.
일반적으로 Si는 SiC에 대하여 쇼트키 전극으로서 작용한다. 따라서 Si층 또는 Si를 포함하는 합금층을, SiC층에 직접 접촉시키면, Si가 그대로 합금화하지 않고 SiC에 접촉한 상태로 잔존할 가능성이 있다. 이 경우, 그 부분이 쇼트키 전극으로서 작용하기 때문에, 탄화규소 반도체 장치의 전기적 특성에 영향을 미치는 것으로 생각된다.
예컨대 Si가, 합금층을 형성하는 Ni 또는 Si층 위에 존재하는 Ni층의 Ni와 완전히 반응하여 합금(실리사이드)을 형성하면, Si와 SiC가 쇼트키 전극을 형성하지 않고, 특허문헌에 개시되는 바와 같이 양호한 오믹 전극으로서의 기능을 갖게 할 수 있다. 그러나, 예컨대 Si의 양이 반응할 수 있는 Ni의 양에 대하여 과잉으로 된 경우, 또는 프로세스 조건의 변동에 의해 국소적으로 Si의 농도가 높은 영역이 존재한 경우 등에는, 미반응의 Si가 석출된다. 특허문헌에 개시된 구조에 있어서는, 이 석출된 Si가 직접 SiC에 접촉하여 전술한 바와 같이 쇼트키 접촉을 형성할 가능성이 있다.
본 발명은, 이상의 문제를 감안하여 이루어진 것으로, 그 목적은, 쇼트키 접촉을 발생시키지 않고, 탄소의 석출을 억제함으로써 배선의 밀착성을 향상시킨 오믹 전극을 갖는 탄화규소 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 탄화규소 반도체 장치의 제조 방법은, 오믹 전극을 갖는 탄화규소 반도체 장치의 제조 방법이다. 상기 제조 방법에는, 탄화규소를 포함하는 SiC층을 형성하는 공정과, 상기 SiC층의 한쪽 주표면상에, 1종의 제1 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제1 금속층을 형성하는 공정과, 상기 제1 금속층의, 상기 SiC층과 대향하는 표면과는 반대측의 표면상에, 규소(Si)를 포함하고, 탄소원자를 포함하지 않는 Si층을 형성하는 공정과, 오믹 전극을 형성하기 위해, 상기 SiC층과 상기 제1 금속층과 상기 Si층을 열처리하는 공정을 포함한다.
전술한 방법에 의해, SiC층과 Si층 사이에 제1 금속층을 형성하면, 미반응의 Si와 SiC층이 직접 접촉함으로써 쇼트키 접촉이 형성되는 것을 억제할 수 있다. 단, 제1 금속 원소를 구성하는 금속은 1종류인 것이 바람직하다. 이것은, 뒤에 상세히 설명하는 바와 같이, 제1 금속층을 예컨대 2종류의 금속에 의해 구성하면, 열처리하는 공정에서 조건에 따라서는 최초에 Si와 2종류 중 한쪽 금속의 2원 반응이 진행되고, 그 후에 조건에 따라서는 Si와 2종류의 금속의 3원 반응이 되는 등, 원하는대로의 반응 상태를 만드는 것이 어렵다고 하는 이유에 의한다.
또한, SiC층과 Si층 사이에 제1 금속층을 형성하면, 열처리하는 공정을 행함으로써, 상기 열처리하는 공정에서의 승온시에, 먼저 제1 금속층은 Si층과 우선적으로 반응하여 합금화(실리사이드화)가 행해진다. 이것은, 전술한 바와 같이 Si와 금속층과의 반응 온도가 SiC와 금속층과의 반응 온도보다 낮은 것에 기인한다. 이 반응으로 제1 금속층을 형성하는 제1 금속 원소가 완전히 소비되면, SiC와 제1 금속층과의 반응이 저해된다. 또한, 제1 금속층에서의 금속 원소가 Si층과의 반응 후에도 잔존한 경우라도, 제1 금속층의 상부(SiC층과 반대측의 표면층)에는 Si층의 Si와 금속층의 금속 원자가 합금화한(실리사이드한) 층이 형성되어 있다. 이 때문에, SiC층과 제1 금속층이 반응함으로써 잔사로서 발생하는 C가, 전극(제1 금속층과 Si층이 반응하여 형성되는 오믹 전극)의 표면[Si층의 Si와 금속층의 금속 원자가 합금화한(실리사이드한) 층의 표면]에 석출되는 현상이 억제된다. 이 때문에, 배선을 접속하는 오믹 전극의 표면층상에 C가 석출됨으로써, 배선의 밀착성의 악화를 억제할 수 있다.
또한, 여기서 「탄소원자를 포함하지 않는」 제1 금속층(또는 Si층)이란, 탄소원자를 실질적으로 함유하지 않는, 또는 탄소원자의 농도가 원자수 1% 이하로 되어 있는 제1 금속층 또는 Si층을 의미한다.
또한, 상기 열처리하는 공정에 앞서서, 상기 Si층의, 상기 제1 금속층과 대향하는 표면과는 반대측의 표면상에, 1종의 제2 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제2 금속층을 형성하는 공정을 더 포함하는 것이 보다 바람직하다.
이와 같이 하면, 열처리하는 공정 조건에도 의하지만, 형성된 오믹 전극의 표면(SiC층에 대향하는 면과 반대측의 표면)에, 제2 금속층을 구성하는 금속을 포함하는 층을 잔존시키는, 또는 제2 금속층을 구성하는 금속을 고농도로 포함하는 층을 형성할 수 있다. 따라서, 이러한 오믹 전극의 표면에 대하여 배선을 접속하면, 완전히 실리사이드화된 오믹 전극의 표면층에 대하여 배선을 접속하는 경우보다, 배선과 오믹 전극을 양호하게 밀착시킬 수 있다. 즉, 배선의 밀착성을 보다 향상시킬 수 있다. 또한, 여기서 표면층이란, 예컨대 오믹 전극의 표면(SiC층과 대향하는 면과 반대측의 표면)으로부터 10 ㎚ 이내의 영역을 가르키고, 이 영역에서 탄소원자를 포함하지 않는 것이 바람직하다.
또한, 제2 금속층이 존재하면, SiC와 제1 금속층이 반응함에 따라 발생하는 탄소(C)가, 상기 제2 금속층의 표면층에 석출될 가능성을 낮게 할 수 있다.
또한, 본 발명에 따른 탄화규소 반도체 장치의 제조 방법은, 오믹 전극을 갖는 탄화규소 반도체 장치의 제조 방법이다. 상기 제조 방법은, 탄화규소를 포함하는 SiC층을 형성하는 공정과, 상기 SiC층의 한쪽 주표면상에, 1종의 제1 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제1 금속층을 형성하는 공정과, 상기 제1 금속층의, 상기 SiC층과 대향하는 표면과는 반대측의 표면상에, 규소(Si) 및 상기 1종의 제1 금속 원소를 포함하고, 탄소원자를 포함하지 않는 Si 금속층을 형성하는 공정과, 오믹 전극을 형성하기 위해, 상기 SiC층과 상기 제1 금속층과 상기 Si 금속층을 열처리하는 공정을 포함한다.
전술한 방법에 의해, SiC층과 Si 금속층 사이에 제1 금속층을 형성하면, Si 금속층에 포함되는 미반응의 Si와 SiC층이 직접 접촉함으로써 쇼트키 접촉이 형성되는 것을 억제할 수 있다.
또한, SiC층과 Si 금속층 사이에 제1 금속층을 형성하면, 열처리하는 공정을 행함으로써, 상기 열처리하는 공정에서의 승온시에, 먼저 제1 금속층은 Si 금속층에 포함되는 Si와 우선적으로 반응하여 합금화(실리사이드화)가 행해진다. 이 반응에서 제1 금속층을 형성하는 제1 금속 원소가 완전히 소비되면, SiC와 제1 금속층과의 반응이 저해된다. 또한, 제1 금속층에서의 금속 원소가 Si 금속층의 Si와의 반응 후에도 잔존한 경우라도, 제1 금속층의 상부(Si 금속층측의 표면층)에는 Si 금속층의 Si와 금속층의 금속 원자가 합금화한(실리사이드화한) 층이 형성되어 있다. 이 때문에 SiC층과 제1 금속층이 반응함으로써 잔사로서 발생하는 C가, 전극(제1 금속층과 Si 금속층이 반응하여 형성되는 오믹 전극)의 표면에 석출되는 현상이 억제된다. 이 때문에, 배선을 접속하는 오믹 전극의 표면층상에 탄소(C)가 석출됨으로써, 배선의 밀착성 악화를 억제할 수 있다.
전술한 바와 같이 Si 금속층을 형성하는 경우에서도, 열처리하는 공정에 앞서서, 상기 Si 금속층의, 상기 제1 금속층과 대향하는 표면과는 반대측의 표면상에, 1종의 제2 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제2 금속층을 형성하는 공정을 더 포함하는 것이 바람직하다.
이와 같이 하면, 열처리하는 공정의 조건에도 의하지만, 형성된 오믹 전극의 표면(SiC층에 대향하는 면과 반대측의 표면)에, 제2 금속층을 구성하는 금속을 포함하는 층을 잔존시키는, 또는 제2 금속층을 구성하는 금속을 고농도로 포함하는 층을 형성할 수 있다. 따라서, 이러한 오믹 전극의 표면에 대하여 배선을 접속하면, 완전히 실리사이드화된 오믹 전극의 표면층에 대하여 배선을 접속하는 경우보다, 배선과 오믹 전극을 양호하게 밀착시킬 수 있다. 즉, 배선의 밀착성을 보다 향상시킬 수 있다.
본 발명에 따른 탄화규소 반도체 장치의 제조 방법에서는, 열처리하는 공정에서, 상기 SiC층의 한쪽 주표면상에, 1종의 제1 금속 원소와 규소(Si)와의 합금을 포함하고, 탄소원자를 포함하는 탄소 함유 실리사이드층을 형성하여도 좋다. 여기서, SiC층의 SiC에 대해서도, 제1 금속층과 접촉하고 있기 때문에, 열처리의 온도를 올리는 것에 의해, 제1 금속층과 반응하여 실리사이드화가 일어난다. 이와 같이 SiC와 제1 금속층이 반응한 실리사이드층에는, SiC에 유래하는 C가 함유된 상태가 된다. 이 결과, 탄소원자를 포함하는 탄소 함유 실리사이드층이 형성된다.
그러나, 전술한 실리사이드화에 의해 부수적으로 발생하는 C가, 적층 구조의 표면층(여기서는 형성되는 오믹 전극의 최외측 표면)에 표출되지 않으면, 오믹 전극의 표면층상에 배선을 접속하는 데에 있어서 지장은 없다. 따라서, SiC층의 한쪽 주표면상에, 1종의 제1 금속 원소와 Si와의 합금을 포함하고, 탄소원자를 포함하는 탄소 함유 실리사이드층을 형성하여도 좋다.
양호한 오믹 접촉을 형성하기 위해서는, 제1 금속 원소는, 니켈(Ni), 티탄(Ti), 알루미늄(Al), 백금(Pt), 텅스텐(W), 및 팔라듐(Pd)을 포함하는 군으로부터 선택되는 1종의 원소로 하는 것이 바람직하다. 또한, 제2 금속 원소는, 티탄(Ti), 알루미늄(Al), 및 크롬(Cr)을 포함하는 군으로부터 선택되는 1종의 원소로 하는 것이 바람직하다. 제2 금속 원소를 전술한 바와 같이 원소로 함으로써, 오믹 전극과 배선의 밀착성을 확실하게 향상시킬 수 있다.
본 발명에 따른 탄화규소 반도체 장치는, 상기 본 발명에 따른 탄화규소 반도체 장치의 제조 방법을 이용하여 제조하는 것이 가능한 탄화규소 반도체 장치로서, 탄화규소를 포함하는 SiC층과, 상기 SiC층의 한쪽 주표면상에 배치되고, 1종의 제1 금속 원소와 규소(Si)와의 합금을 포함하며, 상기 SiC층과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 실리사이드층을 구비하고 있다. 그리고, 상기 SiC층과 상기 실리사이드층은, 오믹 접촉하고 있다.
이와 같이 하면, 오믹 전극으로 되어 있는 실리사이드층의 표면층에는 탄소원자가 포함되어 있지 않기 때문에, 상기 실리사이드층의 표면상에 배선을 접속하는 경우에, 상기 탄소원자의 존재에 기인하여 실리사이드층(오믹 전극)과 배선의 밀착성이 열화하는 것을 방지할 수 있다.
또한, 여기서 「탄소원자를 포함하지 않는」 실리사이드층이란, 탄소원자를 실질적으로 함유하지 않는, 또는 탄소원자의 농도가 원자수 1% 이하로 되어 있는 실리사이드층을 의미한다. 또한, 「표면층」이란, 실리사이드층의 표면으로부터 10 ㎚ 이내의 영역을 의미한다.
또한, 본 발명에 따른 탄화규소 반도체 장치는, 탄화규소를 포함하는 SiC층과, 탄소 함유 실리사이드층과 탄소원자를 포함하지 않는 실리사이드층을 구비하고 있다. 탄소 함유 실리사이드층은, SiC층의 한쪽 주표면상에 배치되고, 1종의 제1 금속 원소와 규소(Si)와의 합금을 포함하며, 탄소원자를 포함한다. 탄소원자를 포함하지 않는 실리사이드층은, 탄소 함유 실리사이드층의, SiC층과 대향하는 표면과는 반대측의 주표면상에 배치되고, 1종의 제1 금속 원소와 Si와의 합금을 포함하며, 탄소 함유 실리사이드층과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는다. SiC층과 탄소 함유 실리사이드층은, 오믹 접촉하고 있다.
이와 같이 하면, 오믹 전극이 되는 탄소 함유 실리사이드층과 접속되는 탄소원자를 포함하지 않는 실리사이드층의 표면층에는 탄소원자가 포함되어 있지 않기 때문에, 상기 실리사이드층의 표면상에 배선을 접속하는 경우에, 탄소원자의 존재에 기인하여 실리사이드층과 배선의 밀착성이 열화되는 것을 방지할 수 있다.
상기 탄화규소 반도체 장치는, 실리사이드층의 표면층상에 형성되고, 1종의 제2 금속 원소와 Si와의 합금을 포함하며, 상기 실리사이드층과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 상부 실리사이드층을 더 구비하고 있어도 좋다.
이 경우, 상기 실리사이드층을 구성하는 제1 금속 원소와는 독립적으로 제2 금속 원소를 선택할 수 있기 때문에, 상부 실리사이드층의 표면에 배선을 접속하는 구성으로 할 때에, 배선과의 밀착성을 향상시킬 수 있는 금속 원소를 제2 금속 원소로서 선택하는 경우의 선택의 자유도를 크게 할 수 있다.
본 발명에 따른 탄화규소 반도체 장치에서, 제1 금속 원소는 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소로 하는 것이 바람직하다. 이 경우, SiC층과 실리사이드층과의 양호한 오믹 접촉을 실현할 수 있다. 또한 제2 금속 원소는 티탄, 알루미늄, 및 크롬을 포함하는 군으로부터 선택되는 1종 원소로 하는 것이 바람직하다. 제2 금속 원소를 전술한 바와 같이 원소로 함으로써, 상부 실리사이드층(오믹 전극)과 배선의 밀착성을 확실하게 향상시킬 수 있다.
본 발명에 의하면, 쇼트키 접촉을 발생시키지 않고, 탄소의 석출을 억제함으로써 배선의 밀착성을 향상시킨 탄화규소 반도체 장치 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위한 적층 구조를 도시하는 개략 단면도이다.
도 2는 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치를 형성하는 순서를 도시하는 흐름도이다.
도 3은 열처리를 행한 후의 본 발명의 제1 실시형태에 따른 오믹 전극으로서의 적층 구조를 도시하는 개략 단면도이다.
도 4는 열처리를 행한 후의 본 발명의 제1 실시형태에 따른 오믹 전극으로서의 별도 형태의 적층 구조를 도시하는 개략 단면도이다.
도 5는 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위한 적층 구조를 도시하는 개략 단면도이다.
도 6은 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치를 형성하는 순서를 도시하는 흐름도이다.
도 7은 열처리를 행한 후의 본 발명의 제2 실시형태에 따른 오믹 전극으로서의 적층 구조를 도시하는 개략 단면도이다.
도 8은 열처리를 행한 후의 본 발명의 제2 실시형태에 따른 오믹 전극으로서의 별도 형태의 적층 구조를 도시하는 개략 단면도이다.
도 9는 열처리를 행한 후의 본 발명의 제2 실시형태에 따른 오믹 전극으로서의 또 다른 형태의 적층 구조를 도시하는 개략 단면도이다.
도 10은 본 발명의 제3 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위한 적층 구조를 도시하는 개략 단면도이다.
도 11은 본 발명의 제4 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위한 적층 구조를 도시하는 개략 단면도이다.
도 12는 pn 다이오드의 형성을 위해 도 6의 공정(S10)을 행한 상태를 도시하는 개략 단면도이다.
도 13은 pn 다이오드의 형성을 위해 도 6의 공정(S20)을 행한 상태를 도시하는 개략 단면도이다.
도 14는 pn 다이오드의 형성을 위해 이온 주입을 행한 상태를 도시하는 개략 단면도이다.
도 15는 pn 다이오드의 형성을 위해 필드 산화막을 형성한 상태를 도시하는 개략 단면도이다.
도 16은 pn 다이오드의 형성을 위해 도 6의 공정(S45)을 행한 상태를 도시하는 개략 단면도이다.
도 17은 pn 다이오드의 형성을 위해 도 6의 공정(S50)을 행한 상태를 도시하는 개략 단면도이다.
도 18은 pn 다이오드의 형성을 위해 도 6의 공정(S60)을 행한 상태를 도시하는 개략 단면도이다.
도 19는 완성된 pn 다이오드의 개략 단면도이다.
도 20은 RESURF-JFET의 형성을 위해 도 6의 공정(S10)을 행한 상태를 도시하는 개략 단면도이다.
도 21은 RESURF-JFET의 형성을 위해 도 6의 공정(S20)을 행한 상태를 도시하는 개략 단면도이다.
도 22는 RESURF-JFET의 형성을 위해 이온 주입을 행한 상태를 도시하는 개략 단면도이다.
도 23은 RESURF-JFET의 형성을 위해 필드 산화막을 형성한 상태를 도시하는 개략 단면도이다.
도 24는 RESURF-JFET의 형성을 위해 도 6의 공정(S45)을 행한 상태를 도시하는 개략 단면도이다.
도 25는 RESURF-JFET의 형성을 위해 도 6의 공정(S50)을 행한 상태를 도시하는 개략 단면도이다.
도 26은 RESURF-JFET의 형성을 위해 도 6의 공정(S60)을 행하여, 완성된 RESURF-JFET의 상태를 도시하는 개략 단면도이다.
도 27은 가로형 MOSFET의 형성을 위해 도 6의 공정(S10)을 행한 상태를 도시하는 개략 단면도이다.
도 28은 가로형 MOSFET의 형성을 위해 도 6의 공정(S20)을 행한 상태를 도시하는 개략 단면도이다.
도 29는 가로형 MOSFET의 형성을 위해 이온 주입을 행한 상태를 도시하는 개략 단면도이다.
도 30은 가로형 MOSFET의 형성을 위해 필드 산화막을 형성한 상태를 도시하는 개략 단면도이다.
도 31은 가로형 MOSFET의 형성을 위해 도 6의 공정(S45)을 행한 상태를 도시하는 개략 단면도이다.
도 32는 가로형 MOSFET의 형성을 위해 도 6의 공정(S50)을 행한 상태를 도시하는 개략 단면도이다.
도 33은 가로형 MOSFET의 형성을 위해 게이트 전극을 형성한 상태를 도시하는 개략 단면도이다.
도 34는 가로형 MOSFET의 형성을 위해 도 6의 공정(S60)을 행하여, 완성된 가로형 MOSFET의 상태를 도시하는 개략 단면도이다.
도 35는 일반적인 SiC 반도체 장치의 전극과 배선의 상태를 도시하는 개략 단면도이다.
도 36은 SiC 반도체층의 위에 Ni와 Si와의 합금층을 형성한 구조를 도시하는 개략 단면도이다.
이하, 도면을 참조하면서, 본 발명의 실시형태가 설명된다. 또한, 각 실시형태에서, 동일한 기능을 달성하는 부위에는 동일한 참조 부호가 첨부되어 있고, 그 설명은, 특별히 필요가 없으면, 반복하지 않는다.
(제1 실시형태)
도 1은, 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위한 적층 구조를 도시하는 개략 단면도이다. 또한, 도 2는 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치를 형성하는 순서를 도시하는 흐름도이다. 여기서 도 1에 도시하는 적층 구조(10A)는, 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치를 형성하기 위한, 열처리를 행하기 전의 적층 구조를 도시한 것이다.
도 1의 적층 구조(10A)에 도시하는 바와 같이, 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위해서는, 우선 SiC 기판(10)의 한쪽 주표면상에 탄화규소를 포함하는 SiC층(11)을 형성한다. 그리고, SiC층(11)의 한쪽 주표면상에는, 1종의 제1 금속 원소를 포함하는, 제1 금속층(12)을 형성한다. 또한, 제1 금속층의, SiC층(11)과 대향하는 표면과는 반대측의 표면상(도 1에서의 상측)에, Si를 포함하는 Si층(13)을 형성한다.
이러한 구성으로 하면, 적층 구조(10A)에 열처리를 행했을 때에, 제1 금속층(12)을 구성하는 제1 금속 원소는, 상대적으로 SiC층(11)의 Si보다 반응 온도가 낮은 Si층(13)의 Si와 우선적으로 반응하여, 합금화(실리사이드화)된다. 따라서, 열처리에 의해, Si층(13)과 제1 금속층(12)은 반응하여 실리사이드화된다. 또한 열처리의 온도를 올리는 것에 따라서, 가열 온도가 제1 금속층(12)과 SiC층(11)의 Si와의 반응 온도에 도달하면, 제1 금속 원소와 SiC층(11)의 Si가 반응함으로써 실리사이드화가 시작된다. 이 때, SiC의 Si와 제1 금속 원소가 반응하기 때문에, 남은 탄소(C)가 잔사로서 체류한다. 이것이 예컨대 적층 구조(10A)의 표면층(도 1에서의 최상면)에 석출되면, 적층 구조(10A)의 표면층상에 배선을 접속할 때에, 배선을 구성하는 재질과 적층 구조(10A)의 표면층과의 밀착성이 악화되어, 배선의 박리 등의 현상을 야기하는 경우가 있다. 그러나, 발생한 C가 적층 구조(10A)의 표면층에 석출되기 전에, 먼저 반응이 시작된 Si층(13)의 Si와 제1 금속 원소와의 반응에 의해 제1 금속 원소가 모두 소비되면, SiC층(11)의 SiC와 반응하기 위한 제1 금속 원소가 존재하지 않게 된다. 이 때문에, SiC와 제1 금속 원소와의 반응을 억제하여, 배선의 밀착성에 영향을 주는 C의 발생을 억제할 수 있다.
또한, 적층 구조(10A)에서의, 제1 금속층(12)의 상측 영역[Si층(13)에 가까운 영역]에 대해서는, 적어도 먼저 Si층(13)의 Si와 실리사이드화되기 때문에, 실리사이드층이 먼저 형성되어 있다. 이 때문에 제1 금속층(12)의 제1 금속 원소와, SiC층(11)의 SiC가 반응함으로써 형성되는 실리사이드층이, 적층 구조(10A) 에서의 제1 금속층(12)의 상단부에 도달할 가능성은 낮다. 따라서, 일부의 SiC가 제1 금속층(12)과 반응한 결과 발생한 C가 적층 구조(10A)의 내부에 체류하여도, 상기 C가 적층 구조(10A)의 표면층에 도달할 가능성은 낮다. 이것으로부터도, SiC층(11)과 Si층(13) 사이에 제1 금속층(12)을 개재시킴으로써, 적층 구조(10A)의 표면층에서의 C의 석출을 억제할 수 있다고 할 수 있다.
또한, 전술한 바와 같이, Si는 SiC에 대하여 쇼트키 전극으로서 작용한다. 따라서 Si층 또는 Si를 포함하는 합금층을, SiC의 층에 직접 접촉시키는 것은 바람직하지 않다. 그러나 적층 구조(10A)와 같이, SiC층(11)과 Si층(13) 사이에 제1 금속층(12)을 배치하면, SiC층(11)의 SiC와 Si층(13)의 Si가 직접 접촉하여 쇼트키 접촉을 형성하는 것을 억제할 수 있다.
즉, 전술한 바와 같이 제1 금속층(12)의 제1 금속 원소는, 직접 접촉한 SiC층(11)과 Si층(13)에서는, 반응 온도가 낮은 Si층(13)의 Si와 우선적으로 반응하여, 합금화(실리사이드화)된다. Si층(13)의 Si가, 열처리를 행하기 전의 적층 구조(10A)에서의 제1 금속층(12)의 영역을 초과하여 SiC층(11)에 도달하기 전에, Si층(13)과 제1 금속층(12)과의 반응이 완료하여 모두 실리사이드화되면, 실리사이드화에 기여하지 않은 Si와 SiC층(11)의 SiC가 직접 접촉하여 쇼트키 접촉을 형성할 가능성이 매우 낮아진다. 이상에 의해, 제1 금속층(12)을 개재시킴으로써, 쇼트키 접촉이 형성될 가능성을 낮게 할 수 있다.
단, 예컨대 제1 금속층(12)을 구성하는 제1 금속 원소를 2원소 배치시킨 경우, 이것을 열처리하는 것에 의한 Si와의 반응은, 3원소의 반응이 된다. 예컨대 금속 A와 금속 B와 Si의 3원소가 포함되어 있는 상태로 가열이 행해지면, 금속 A와 금속 B와의 반응 온도와, 금속 B와 Si와의 반응 온도가 가까운 경우, 금속 A와 금속 B와 Si의 3원 반응이 된다. 또한 초기 상태에는 예컨대 Si는 금속 A와만 직접 접촉하고 있고, 금속 B와 Si와는 직접 접촉하지 않는다고 하는 경우가 일어날 수 있다. 이것으로부터, 초기 상태에서는 금속 A와 Si의 2원 반응이었던 것이, 반응이 진행됨에 따라 금속 A와 금속 B와 Si의 3원 반응으로 반응의 형태가 변화하는 것이 생각된다. 이러한 반응은, 예컨대 상태도 등을 이용하여 반응을 예상하여, 원하는 대로의 반응 상태를 만들어 내는 것이 곤란해진다.
이상의 사유에 의해, 제1 금속층(12)을 구성하는, 제1 금속 원소를 구성하는 금속은 1종류인 것이 바람직하다. 구체적으로는 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소인 것이 바람직하다. 이와 같이 하면, SiC 및 Si와의 일함수의 상관 관계로부터, 상기 적층 구조(10A)를 열처리했을 때에 양호한 오믹 전극을 형성할 수 있다.
여기서, 도 2를 이용하여, 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치의 제조 방법을 설명한다. 우선, 기판을 준비하는 공정(S10)을 실시한다. 구체적으로는, 탄화규소 반도체 장치를 형성하는 기판인, 도 1에 도시하는 SiC 기판(10)을 준비한다. 예컨대 n형의 SiC 웨이퍼를, SiC 기판(10)으로서 이용하여도 좋고, p형의 SiC 웨이퍼를 이용하여도 좋다.
다음에, SiC층을 형성하는 공정(S20)을 실시한다. 구체적으로는, 도 1의 적층 구조(10A)에서의 SiC층(11)과 같이, SiC 기판(10)의 한쪽 주표면상에, 탄화규소를 포함하는 SiC층(11)을 형성한다.
SiC층을 형성하는 공정(S20)은, 예컨대 에피택셜 성장에 의해, 적층 구조(10A)를 형성하기 위한 주표면의 결정면의 방향을 가지런히 하여, 형성하는 반도체 장치의 양호한 전기 특성을 확보하기 위해, 또한 SiC 기판(10)의 두께를 보충하기 위해 행한다. 사용한 기판이나, 형성하는 반도체 장치의 용도에 의해, n형 에피택셜층을 형성하여도 좋고, p형 에피택셜층을 형성하여도 좋다.
에피택셜층을 형성하기 위해서는, 예컨대 SiC를 구성하는 Si 및 C를 포함하는 재료 가스인 실란(SiH4)이나 프로판(C3H8)에, n형 내지 p형의 반도체 특성을 갖게 하기 위한 불순물원인 알루미늄(Al)이나 인(P) 등을 혼입하여 기상 성장을 행하는, 기상 에피택셜 성장법을 이용하는 것이 바람직하다. 또한 p형 에피택셜층을 형성하기 위한 p형 불순물원으로서는, 예컨대 디보란(B2H6)이나 트리메틸알루미늄(TMA)을, n형 에피택셜층을 형성하기 위한 n형 불순물원으로서는, 예컨대 질소(N2) 가스를 채용할 수 있다.
그리고, 제1 금속층을 형성하는 공정(S30)을 실시한다. 구체적으로는, 도 1에 도시하는 SiC층(11)의 한쪽 주표면상에, 1종의 제1 금속 원소을 포함하고, 탄소원자를 포함하지 않는 제1 금속층(12)을 형성하는 공정이다. 이 제1 금속층(12)은, 나중에 열처리를 행했을 때에 오믹 전극을 형성하기 위한 것이다.
여기서, 제1 금속층(12)에 탄소원자를 포함하면, 뒤의 열처리를 행하는 공정에서, 도 1에 도시하는 적층 구조(10A)의 표면층에 탄소원자가 석출될 가능성이 있다. 따라서, 제1 금속층(12)에는 탄소원자를 포함하지 않는 것이 바람직하다. 여기서 탄소원자를 포함하지 않는다는 것은, 예컨대 탄소원자의 양이 원자수 1%인 것을 의미한다. 또한 제1 금속층(12)은, 예컨대 스퍼터나 진공 증착, 이온빔 증착이나 도금법에 의해 형성하는 것이 바람직하다. 전술한 바와 같이, 제1 금속층(12)을 구성하는 금속 원소는 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소인 것이 바람직하다.
계속해서, Si층을 형성하는 공정(S40)을 실시한다. 이것은 구체적으로는, 도 1에 도시하는 바와 같이, 제1 금속층(12)의, SiC층(11)과 대향하는 표면과는 반대측의 표면상에, Si를 포함하고, 탄소원자를 포함하지 않는 Si층(13)을 형성하는 공정이다. 이 Si층(13)은, 나중에 열처리를 행했을 때에 오믹 전극을 형성하기 위한 것이다. Si층(13)의 형성은, 예컨대 스퍼터법 등의 방법을 이용하여 행하는 것이 바람직하다.
그리고, 열처리를 행하는 공정(S50)을 행한다. 이것은 구체적으로는, 전술한 오믹 전극을 형성하기 위해 형성한, 도 1에 도시하는 제1 금속층(12)이나 Si층(13)을 포함하는 적층 구조(10A) 전체에 대하여 가열 처리를 행하여, 적층 구조(10A)를 구성하는 제1 금속층(12)과 Si층(13)을 합금화하는 공정이다.
예컨대 도 1에 도시하는 적층 구조(10A)를 열처리하여 오믹 전극을 형성하는 경우, 열처리를 행하는 분위기로서는 예컨대 아르곤(Ar)이라는 조건의 분위기를 이용하는 것이 바람직하고, 그 외에 예컨대 질소(N2) 등의 불활성 가스의 분위기를 이용하여도 좋다. 또한, 열처리를 행하는 온도는 800℃ 이상 1100℃ 이하, 보다 바람직하게는 900℃ 이상 1050℃ 이하에서, 30초 이상 5분 이하의 시간 가열을 행하는 것이 바람직하다. 이 열처리를 행하면, Si층(13)의 Si와 제1 금속층(12)을 구성하는 제1 금속 원소가 실리사이드화(합금화)된다. 합금화에 따라, 상기 부분은 SiC층(11)과 오믹 접촉을 형성하여, 오믹 전극이 형성된다.
도 3은, 열처리를 행한 후의 본 발명의 제1 실시형태에 따른 오믹 전극으로서의 적층 구조를 도시하는 개략 단면도이다. 또한 도 4는, 열처리를 행한 후의 본 발명의 제1 실시형태에 따른 오믹 전극으로서의 별도 형태의 적층 구조를 도시하는 개략 단면도이다.
도 3에 도시하는 오믹 전극(11A), 도 4에 도시하는 오믹 전극(12A)과 함께, 도 1에 도시하는 적층 구조(10A)에 대하여 열처리를 행하는 공정(S50)을 행한 후 에서의 형태를 도시하는 것이다. 예컨대 도 3에 도시하는 오믹 전극(11A)은 탄화규소를 포함하는 SiC층(11)의 한쪽 주표면상에 배치되고, 1종의 제1 금속 원소와 Si와의 합금을 포함하며, 탄소원자를 포함하는 탄소 함유 실리사이드층(41)과, 상기 탄소 함유 실리사이드층(41)의, SiC층(11)과 대향하는 표면과는 반대측의 주표면상에 배치되고, 1종의 제1 금속 원소와 Si와의 합금을 포함하며, 탄소 함유 실리사이드층(41)과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 실리사이드층(42)을 구비하고 있다. 그리고, SiC층(11)과 탄소 함유 실리사이드층(41)은, 오믹 접촉하고 있다. 또한 여기서의 표면층이란, 전술한 바와 같이, 예컨대 도 3에 도시하는 오믹 전극(11A)에서의 최상층인 실리사이드층(42)의, 탄소 함유 실리사이드층(41)과 대향하는 표면과는 반대측(도 3에서의 상측) 표면으로부터 10 ㎚ 이내의 영역을 가르킨다.
또한, 예컨대 도 4에 도시하는 오믹 전극(12A)은, SiC 기판(10)의 한쪽 주표면상에 형성된 탄화규소를 포함하는 SiC층(11)의 한쪽 주표면상에 배치되고, 1종의 제1 금속 원소와 Si와의 합금을 포함하며, SiC층(11)과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 실리사이드층(42)을 구비하고 있다. 그리고, SiC층(11)과 실리사이드층(42)은 오믹 접촉하고 있다.
도 1에 도시하는 적층 구조(10A)에 대하여 열처리를 행하면, 제1 금속층(12)을 구성하는 1종의 제1 금속 원소는, 우선 Si층(13)의 Si와 실리사이드화된다. 제1 금속 원소는, SiC보다 Si와의 사이에서 보다 저온에서 실리사이드화의 반응을 일으키기 때문이다. 여기서, 제1 금속층(12), Si층(13) 모두 탄소원자를 포함하지 않도록 구성하고 있기 때문에, 이들이 반응하여 형성되는 합금인 실리사이드층(42)은 탄소원자를 포함하지 않는다. 그러나, 열처리의 가열 온도를 올림에 따라, 가열 온도는 제1 금속 원소가 SiC의 Si와도 실리사이드화되는 온도에 도달한다. 그렇게 하면, 제1 금속층(12)은, Si층(13)의 Si와, SiC층(11)의 Si 양쪽 모두와 실리사이드화를 일으키게 된다. Si층(13)의 Si와의 실리사이드화에 의해 전술한 탄소원자를 포함하지 않는 실리사이드층(42)이 형성되고, SiC층(11)의 Si와의 실리사이드화에 의해, 그 과정에서 잉여가 된 탄소원자를 포함하는 탄소 함유 실리사이드층(41)이 형성된다. 이 실리사이드화는, 제1 금속 원소가 모두 실리사이드화될 때까지 계속된다. 그리고, 제1 금속 원소가 모두 실리사이드화되어 반응이 완료하면, 도 3에 도시하는 오믹 전극(11A)과 같이, SiC층(11)의 한쪽 주표면상에, SiC층(11)의 Si와 제1 금속 원소가 실리사이드화됨으로써 형성된 탄소 함유 실리사이드층(41)이, 그리고 탄소 함유 실리사이드층(41)의, SiC층(11)과 대향하는 표면과 반대측의 표면상(도 3의 상측)에, Si층(13)의 Si와 제1 금속 원소가 실리사이드화됨으로써 형성된 실리사이드층(42)이 형성된다.
단, 예컨대 열처리의 가열 온도가, 제1 금속 원소가 SiC의 Si와 실리사이드화하는 온도에 도달하기 전에, 제1 금속 원소가 모두 Si층(13)의 Si와 실리사이드화한 경우는, 도 4에 도시하는 오믹 전극(12A)과 같이, SiC층(11)의, SiC 기판(10)과 대향하는 표면과 반대측의 표면상(도 4의 상측)에, Si층(13)의 Si와 제1 금속 원소가 실리사이드화됨으로써 형성된 탄소원자를 포함하지 않는 실리사이드층(42)이 형성된다.
도 3, 도 4 중 어느 구성의 오믹 전극을 형성했다고 해도, 실리사이드층(42)의 존재에 의해, 탄소 함유 실리사이드층(41) 및 SiC층(11)의 탄소원자는, 오믹 전극(11A, 12A)의 표면층인 실리사이드층(42)의 표면층에는 도달하지 않는다. 이 때문에, 본 발명에 따른 오믹 전극의 제조 방법을 이용한 경우, 형성되는 오믹 전극(11A, 12A)의 표면층인 실리사이드층(42)의 표면층에는 탄소원자가 석출되지 않는다. 이 때문에, 실리사이드층(42)의 표면층에 접속하는 배선의 밀착도를 양호하게 할 수 있다.
오믹 전극이 형성되었을 때에, 마지막에 배선부를 형성하는 공정(S60)을 실시한다. 이것은 구체적으로는, 오믹 전극의 표면층의 위, 즉 도 3, 도 4에서의 오믹 전극(11A, 12A)의 실리사이드층(42)의 표면층에, 도 3 및 도 4에서 도시하지 않는, 전기 신호를 취출하기 위한 배선으로서 이용하는 금속층(패드)을 형성하는 공정이다. 배선부는, 예컨대 진공 증착, 이온빔 증착, 스퍼터 등에 의해 형성할 수 있다. 전술한 바와 같이, 도 3, 도 4에서의 오믹 전극(11A, 12A)의 실리사이드층(42)의 표면층에는 탄소원자나, 석출된 탄소(97)(도 35 참조)가 존재하지 않는다. 이 때문에, 실리사이드층(42)의 표면층에 접속하는 배선부의 밀착도를 양호하게 할 수 있다.
(제2 실시형태)
도 5는, 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위한 적층 구조를 도시하는 개략 단면도이다. 또한, 도 6은, 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치를 형성하는 순서를 도시하는 흐름도이다. 여기서 도 5에 도시하는 적층 구조(10B)는, 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치를 형성하기 위한, 열처리를 행하기 전의 적층 구조를 도시한 것이다.
도 5의 적층 구조(10B)에 도시하는 바와 같이, 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위해 준비하는 적층 구조는, 본 발명의 제1 실시형태에 따른 적층 구조(10A)(도 1 참조)와 같은 형태를 구비하고 있다. 그러나, 적층 구조(10B)에서는, Si층(13)의, 제1 금속층(12)과 대향하는 표면과는 반대측의 표면상(도 5에서의 상측)에, 1종의 제2 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제2 금속층(14)을 형성한다. 이 점에서만, 적층 구조(10B)는 적층 구조(10A)와 상이하다.
열처리 공정을 행한 후에 배선부를 형성하는 것은, 오믹 전극의 표면층이다. 예컨대 본 발명의 제1 실시형태에서의 오믹 전극(11A, 12A)에서는, 배선부가 형성되는 표면층은 실리사이드층(42)의 표면층이다. 그러나, 본 발명의 제2 실시형태에서는, 적층 구조(10B)의 최상층에 제2 금속층(14)을 형성한다. 이 때문에, 열처리를 행한 후의 상황에 따라서는, 형성되는 오믹 전극의 표면층이 제2 금속층(14)이 되는 경우도 있을 수 있다. 따라서, 제2 금속층(14)에 대하여 배선부를 형성하면, 실리사이드층에 대하여 배선부를 형성하는 경우보다, 보다 배선부를 형성하는 금속 원소와 오믹 전극의 표면층과의 상성(相性)이 양호해져, 배선부와 오믹 전극의 밀착성을 향상시킬 수 있다.
다음에, 본 발명의 제2 실시형태에 따른 탄화규소 반도체1 장치의 제조 방법을 설명한다. 도 6의 흐름도에 도시하는 바와 같이, 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치의 제조 방법은, 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치의 제조 방법과 기본적으로 같다. 그러나, 도 6에 도시하는 바와 같이, 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치의 제조 방법은, Si층을 형성하는 공정(S40)에서 도 5에서의 Si층(13)을 형성한 후, 열처리를 행하는 공정(S50)에 앞서서, Si층(13)의, 제1 금속층(12)과 대향하는 표면과는 반대측의 표면상에, 1종의 제2 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제2 금속층을 형성하는 공정(S45)을 더 구비한다.
여기서, 제2 금속층(14)에 탄소원자를 포함하면, 뒤의 열처리를 행하는 공정에서, 탄소원자가 확산하게 되고, 도 5에 도시하는 적층 구조(10B)의 표면층에 탄소원자를 포함하게 된다. 따라서, 제2 금속층(14)에는 탄소원자를 포함하지 않는 것이 바람직하다. 여기서 탄소원자를 포함하지 않는다는 것은, 예컨대 탄소원자의 양이 원자 수로 1% 이하인 것을 의미한다. 또한 제2 금속층(14)도, 제1 금속층(12)과 마찬가지로, 예컨대 스퍼터나 진공 증착, 이온빔 증착이나 도금법에 의해 형성하는 것이 바람직하다. 전술한 바와 같이, 제1 금속층을 구성하는 원소는, 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소인 것이 바람직하다. 제2 금속층(14)에 대해서도, 제1 금속층(12)과 마찬가지로, 1종류의 금속 원소로 구성되는 것이 바람직하다. 또한, 제2 금속층(14)을 구성하는 제2 금속 원소는, 티탄, 알루미늄, 및 크롬을 포함하는 군으로부터 선택되는 1종의 원소로 하는 것이 바람직하다. 이와 같이 하면, SiC 및 Si와의 일함수의 상관 관계로부터, 상기 적층 구조(10B)를 열처리했을 때에 양호한 오믹 전극을 형성할 수 있다.
도 6의 흐름도는, 이상의 점에서만, 도 2의 흐름도와 상이하다. 즉 도 6에서의 공정(S10)은 도 2에서의 공정(S10)과 같은 공정이다. 이하, 도 6에서의 공정(S20, S30, S40, S50, S60)의 각각에 대해서도, 도 2에서의 각 공정과 같은 공정이다.
단, 열처리를 행하는 공정(S50)을 행한 후의, 적층 구조(10B)가 취하는 양태가, 본 발명의 제1 실시형태와 상이하다. 도 7은, 열처리를 행한 후의 본 발명의 제2 실시형태에 따른 오믹 전극으로서의 적층 구조를 도시하는 개략 단면도이다. 또한 도 8은, 열처리를 행한 후의 본 발명의 제2 실시형태에 따른 오믹 전극으로서의 별도 형태의 적층 구조를 도시하는 개략 단면도이다. 도 9는, 열처리를 행한 후의 본 발명의 제2 실시형태에 따른 오믹 전극으로서의 또 다른 형태의 적층 구조를 도시하는 개략 단면도이다.
도 7에 도시하는 오믹 전극(11B), 도 8에 도시하는 오믹 전극(12B), 도 9에 도시하는 오믹 전극(13B) 모두, 도 1에 도시하는 적층 구조(10A)에 대하여 열처리를 행하는 공정(S50)을 행한 이후에서의 형태를 도시하는 것이다. 예컨대 도 5에 도시하는 Si층(13)의 Si가, 우선 제1 금속층(12)의 제1 금속 원소 및 제2 금속층(14)의 제2 금속 원소와 실리사이드화된 경우, Si와 제1 금속 원소와 제2 금속 원소의 3원소가 혼합된 실리사이드층(43)이 형성된다. 그러나, 예컨대 제1 금속 원소가 모두 Si층(13)과 반응하여 실리사이드화되기 전에, 제1 금속 원소가 SiC층(11)의 Si와도 실리사이드화를 시작하면, 도 7에 도시하는 바와 같이, SiC층(11)의, SiC 기판(10)과 대향하는 표면과 반대측의 표면상(도 7의 상측)에는, 제1 금속 원소와 Si와의 합금을 포함하고, 탄소원자를 포함하는 탄소 함유 실리사이드층(41), 그리고 탄소 함유 실리사이드층(41)의, SiC층(11)과 대향하는 표면과는 반대측의 주표면상에 배치되며, 제1 금속 원소와 제2 금속 원소와 Si와의 합금을 포함하고, 탄소 함유 실리사이드층(41)과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 실리사이드층(43)을 배치하는 오믹 전극(11B)이 형성된다.
단, 예컨대 열처리의 가열 온도가, 제1 금속 원소가 SiC의 Si와 실리사이드화하는 온도에 도달하기 전에, 제1 금속 원소가 모두 Si층(13)의 Si와 실리사이드화한 경우는, 도 8에 도시하는 오믹 전극(12B)과 같이, SiC층(11)의, SiC 기판(10)과 대향하는 표면과 반대측의 표면상(도 8의 상측)에, Si층(13)의 Si와 제1 금속 원소와 제2 금속 원소가 실리사이드화됨으로써 형성된, 탄소원자를 포함하지 않는 실리사이드층(43)이 형성된다.
또한, 예컨대 Si층(13)의 두께가 어느 정도 이상, 예컨대 금속의 종류에도 의하지만 도 5에 도시하는 제1 금속층(12)과 제2 금속층(14)과의 합계 두께의 2배 이상 있는 경우는, Si층(13)의 Si는, 제1 금속 원소와 제2 금속 원소와의 각각과 독립적으로 실리사이드화의 반응을 일으키는 경우도 있다. 또한 여기서는 두께란, 대향하는 주표면간의 거리를 말하는 것으로 한다. 예컨대 Si층(13)의 Si가, 적층 구조(10B)의 하측(도 5의 하측)에서는 Si와 제1 금속 원소와 제2 금속 원소의 3원소가 혼합하여 실리사이드화되고, 적층 구조(10B)의 위쪽(도 5의 상측)에서는, Si층(13)이 두껍기 때문에 제1 금속 원소가 도달하지 않고, 제2 금속 원소만이 Si층(13)의 Si와 실리사이드화되는 경우도 있다. 이 결과, 도 9에 도시하는 바와 같이, 1종의 제2 금속 원소와 Si와의 합금을 포함하고, 실리사이드층(43)과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 상부 실리사이드층(44)을 더 구비하는 오믹 전극(13B)이 형성되는 경우도 있다. 또한, 도시하지 않지만, 예컨대 1종의 제1 금속 원소와 Si와의 합금을 포함하는 실리사이드층과, 1종의 제2 금속 원소와 Si와의 합금을 포함하는 실리사이드층이 적층된 구성을 포함하는 오믹 전극이 형성되어도 좋다.
이러한 구성을 갖는 오믹 전극은, 1종의 금속 원소와 Si의 2원소에 의해 실리사이드화가 행해지기 때문에, 3원소의 혼합에 의해 실리사이드층(43)이 형성되는 경우에 비해, 상태도 등을 이용함으로써, 반응을 용이하게 예상할 수 있다. 또한, 본 발명의 제2 실시형태에서는, 적층 구조(10B)에 제2 금속층(14)이 구비됨으로써, SiC층(11)으로부터, 적층 구조의 최상층의 표면층까지의 거리(두께)가, 본 발명의 제1 실시형태에 비해 커진다. 따라서, SiC층(11)의 C가 표면층에 도달할 가능성을 보다 작게 할 수 있다.
또한, 예컨대 제2 금속 원소가 Si와 반응하는 온도가, 제1 금속 원소가 Si와 반응하는 온도에 비해 대폭 높은 경우, 또는 제2 금속층(14)의 두께가 매우 두꺼운 경우 등에는, 제2 금속 원소의 모두가 Si와 반응하여 실리사이드화되지 않는 경우도 생각된다. 이 경우, 도시하지 않지만, 예컨대 도 7 내지 도 9에 도시하는 각 오믹 전극의 표면층[도 7, 도 8에서는 실리사이드층(43)의 최상층, 도 9에서는 상부 실리사이드층(44)의 최상층] 위에, 제2 금속층(14)이 잔존하게 된다. 이 경우, 상기 오믹 전극에 대해서는, 제2 금속층(14)의 표면층에 접촉하도록 배선부를 형성하게 된다. 따라서, 실리사이드층의 표면층에 대하여 배선부를 형성하는 경우보다 양호한 밀착성을 유지할 수 있다.
본 발명의 제2 실시형태는, 이상에 진술한 각 점에 대해서만, 본 발명의 제1 실시형태와 상이하다. 즉, 본 발명의 제2 실시형태에 관하여, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 제1 실시형태에 준한다.
(제3 실시형태)
도 10은, 본 발명의 제3 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위한 적층 구조를 도시하는 개략 단면도이다. 여기서 도 10에 도시하는 적층 구조(10C)는, 본 발명의 제3 실시형태에 따른 탄화규소 반도체 장치를 형성하기 위한, 열처리를 행하기 전의 적층 구조를 도시한 것이다.
도 10의 적층 구조(10C)에 도시하는 바와 같이, 본 발명의 제3 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위해 준비하는 적층 구조는, 본 발명의 제1 실시형태에 따른 적층 구조(10A)(도 1 참조)와 같은 형태를 구비하고 있다. 그러나, 적층 구조(10C)에서는, 적층 구조(10A)에서의 Si층(13) 대신에, Si 및 1종의 제1 금속 원소를 포함하고, 탄소원자를 포함하지 않는 Si 금속층(15)을 형성한다. 이 점에서만, 적층 구조(10C)는 적층 구조(10A)와 상이하다.
본 발명의 제3 실시형태에 따른 탄화규소 반도체 장치를 형성하는 순서는, 도 2에 도시하는, 본 발명의 제1 실시형태에 따른 탄화규소 반도체 장치를 형성하는 순서에 준한다. 단, 전술한 바와 같이, 적층 구조(10C)에서는, 적층 구조(10A) 에서의 Si층(13) 대신에 Si 금속층(15)을 형성하고 있다. 이 때문에, 도 2에서의 Si층을 형성하는 공정(S40)은, Si 금속층을 형성하는 공정(S40)이 된다.
이와 같이, Si 금속층(15)으로서, Si를 함유하는 층에, 열처리를 행하기 전의 초기 상태에서 제1 금속 원소를 함유시켜 두면, Si 원소가 제1 금속 원소에 의해 가까운 장소에 존재하기 때문에, 열처리를 행했을 때에, 보다 신속히, Si와 제1 금속 원소와의 실리사이드화를 행할 수 있다. 이 때문에, 제1 금속 원소와 SiC층(11)의 Si와의 실리사이드화를 억제하고, SiC층(11)의 C가 석출되는 현상을 억제할 수 있다. 또한 Si 금속층(15)을 구성하는 제1 금속 원소로서는, 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소를 이용하여도 좋지만, 전술한 제2 실시형태에서 도시한 제2 금속 원소와 마찬가지로 티탄, 알루미늄, 및 크롬을 포함하는 군으로부터 선택되는 1종의 원소를 이용하여도 좋다.
본 발명의 제3 실시형태는, 이상에 진술한 각 점에 대해서만, 본 발명의 제1 실시형태와 상이하다. 즉, 본 발명의 제3 실시형태에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 제1 실시형태에 준한다.
(제4 실시형태)
도 11은, 본 발명의 제4 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위한 적층 구조를 도시하는 개략 단면도이다. 여기서 도 11에 도시하는 적층 구조(10D)는, 본 발명의 제4 실시형태에 따른 탄화규소 반도체 장치를 형성하기 위한, 열처리를 행하기 전의 적층 구조를 도시한 것이다.
도 11의 적층 구조(10D)에 도시하는 바와 같이, 본 발명의 제4 실시형태에 따른 탄화규소 반도체 장치의 오믹 전극을 형성하기 위해 준비하는 적층 구조는, 본 발명의 제2 실시형태에 따른 적층 구조(10B)(도 1 참조)와 같은 형태를 구비하고 있다. 그러나, 적층 구조(10D)에서는, 적층 구조(10B)에서의 Si층(13) 대신에, 본 발명의 제3 실시형태에서의 적층 구조(10C)와 마찬가지로, Si 및 1종의 제1 금속 원소를 포함하고, 탄소원자를 포함하지 않는 Si 금속층(15)을 형성한다. 즉, 적층 구조(10D)에서는, Si 금속층(15)의, 제1 금속층(12)과 대향하는 표면과는 반대측의 표면상에, 1종의 제2 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제2 금속층(14)을 형성하는 공정을 더 구비한다. 이와 같이, Si 금속층(15)의 주표면상에 제2 금속층(14)을 형성하여도 좋다. 이상의 점에서만, 적층 구조(10D)는 적층 구조(10B)와 상이하다.
본 발명의 제4 실시형태에 따른 탄화규소 반도체 장치를 형성하는 순서는, 도 6에 도시하는, 본 발명의 제2 실시형태에 따른 탄화규소 반도체 장치를 형성하는 순서에 준한다. 단, 전술한 바와 같이, 적층 구조(10D)에서는, 적층 구조(10B) 에서의 Si층(13) 대신에 Si 금속층(15)을 형성하고 있다. 이 때문에, 도 6에서의 Si층을 형성하는 공정(S40)은, Si 금속층을 형성하는 공정(S40)이 된다.
이와 같이, Si 금속층(15)의 주표면상에 제2 금속층(14)이 형성되어 있는 경우에서도, Si 금속층(15)과 같이, Si를 함유하는 층에, 열처리를 행하기 전의 초기 상태에서 제1 금속 원소를 함유시켜 두면, Si 원소가 제1 금속 원소에 의해 가까운 장소에 존재하기 때문에, 열처리를 행했을 때에, 보다 신속히, Si와 제1 금속 원소와의 실리사이드화를 행할 수 있다.
본 발명의 제4 실시형태는, 이상에 진술한 각 점에 대해서만, 본 발명의 제2 실시형태와 상이하다. 즉, 본 발명의 제4 실시형태에 대해서, 전술하지 않은 구성이나 조건, 순서나 효과 등은, 모두 본 발명의 제2 실시형태에 준한다.
실시예 1
도 12∼도 19는, 본 발명의 제2 실시형태를 이용하여 pn 다이오드를 형성한 경우에서의 각 공정을 행한 후의 상태를 도시하는 개략 단면도이다. 보다 구체적으로는, 도 12는, pn 다이오드의 형성을 위해 도 6의 공정(S10)을 행한 상태를 도시하는 개략 단면도이다. 도 13은, pn 다이오드의 형성을 위해 도 6의 공정(S20)을 행한 상태를 도시하는 개략 단면도이다. 도 14는 pn 다이오드의 형성을 위해 이온 주입을 행한 상태를 도시하는 개략 단면도이다. 도 15는, pn 다이오드의 형성을 위해 필드 산화막을 형성한 상태를 도시하는 개략 단면도이다. 도 16은 pn 다이오드의 형성을 위해 도 6의 공정(S45)을 행한 상태를 도시하는 개략 단면도이다. 도 17은, pn 다이오드의 형성을 위해 도 6의 공정(S50)을 행한 상태를 도시하는 개략 단면도이다. 도 18은, pn 다이오드의 형성을 위해 도 6의 공정(S60)을 행한 상태를 도시하는 개략 단면도이다. 도 19는, 완성된 pn 다이오드의 개략 단면도이다. 도 12∼도 19를 참조하여, 본 발명을 적용한 pn 다이오드의 제조 방법을 설명한다.
우선, 도 12에 도시하는 바와 같이, 도 6의 기판을 준비하는 공정(S10)으로서, 예컨대 n형의 SiC 기판(20)을 준비한다. 다음에, 도 6의 SiC층을 형성하는 공정(S20)으로서, SiC 기판(20)의 한쪽 주표면상에, n-형 에피택셜층(21)(도 13 참조)을 형성한다. 또한 n-형 에피택셜층(21)의, SiC 기판(20)과 대향하는 표면과 반대측의 표면상에, p+형 에피택셜층(22)(도 13 참조)을 형성한다. 이와 같이 하여, 도 13에 도시하는 바와 같은, n-형 에피택셜층(21)과 p+형 에피택셜층(22)과의 적층 구조를 형성한다. n-형 에피택셜층(21)의 불순물 농도는 1e16 ㎝-3, 막 두께 10 ㎛로 하고, p+형 에피택셜층(22)의 불순물 농도는 2e17 ㎝-3, 막 두께 0.8 ㎛로 한다.
계속해서, 도 14에 도시하는 바와 같이, p+형 에피택셜층(22)의 내부에, Al 이온을 주입함으로써, Al 이온 주입 영역(23)을 형성한다. 이 Al 이온 주입 영역(23)을 형성하는 공정은, 형성하는 오믹 전극과 기판과의 전기적인 콘택트를 양호하게 하기 위해, p+형 에피택셜층(22)의 불순물 농도보다 2자릿수∼3자릿수 정도 불순물 농도가 높은 영역을 형성하는 공정이다. 여기서의 이온 주입에서의 Al 이온의 도즈량은 1e15 ㎝-2로 한다. 또한, 도 14에 도시하는 바와 같이, Al 이온 주입을 행하는 깊이는, p+형 에피택셜층(22)의 두께보다 얕은 편이 바람직하다.
도 14에 도시하는 바와 같은 Al 이온 주입 영역(23)을 형성하기 위해서는, 우선 p+형 에피택셜층(22)의, n-형 에피택셜층(21)과 대향하지 않는 주표면상에, 예컨대 열산화에 의해 일정 두께를 갖는 실리콘 산화막(SiO2막)을 형성한다. 그리고 상기 SiO2막상에, 일정 두께의 레지스트를 도포한다. 그 상태로, 예컨대 포토리소그래피 기술에 의해 상기 레지스트를 패터닝한다. 그리고, 패턴이 형성된 상기 레지스트를 마스크로서 이용하여, 예컨대 RIE 에칭에 의해 SiO2막을 에칭에 의해 부분적으로 제거한다(패터닝한다). 이 결과, Al 이온 주입 영역(23)이 노출하는 개구부를 갖는 SiO2막이 얻어진다. 그리고 레지스트를 제거한 후, p+형 에피택셜층(22)의, n-형 에피택셜층(21)과 대향하지 않는 주표면측으로부터 SiO2막의 개구부에 대하여 Al 이온 주입을 행한다. 그 후, SiO2막을 제거한다. 이와 같이 하여, 도 14에 도시하는 양태를 도시하는 Al 이온 주입 영역(23)이 형성된다. 이 Al 이온 주입 영역(23)은, p+형 에피택셜층(22)보다 불순물 농도가 높고, 전기 저항이 작다. 이 때문에, 나중에 형성하는 오믹 전극과 기판과의 전기적인 콘택트를 양호하게 할 수 있다.
여기서, Al 이온 주입 영역(23)의 불순물을 활성화하기 위해, 활성화 어닐링(열처리)를 1700℃에서 30분간 실시한다. 그 후, 도 15에 도시하는 바와 같이, p+형 에피택셜층(22) 및 Al 이온 주입 영역(23)의 주표면상(도 15의 상측)에, 예컨대 웨트 분위기내에서의 열산화에 의해 SiO2를 포함하는 필드 산화막(24)(두께 50 ㎚)을 형성한다. 이 필드 산화막(24)은, p+형 에피택셜층(22) 및 Al 이온 주입 영역(23)의 주표면을 보호하기 위해 형성하는 것이다.
다음에, 예컨대 포토리소그래피 기술을 이용하여 필드 산화막(24)상에 개구패턴을 갖는 마스크를 형성한다. 상기 마스크를 이용한 에칭 등을 행함으로써, Al 이온 주입 영역(23)의, p+형 에피택셜층(22)과 대향하지 않는 주표면상에 형성된 필드 산화막(24)을 제거한다. 이와 같이 하여, Al 이온 주입 영역(23)의, p+형 에피택셜층(22)과 대향하지 않는 주표면을 노출시킨다. 그리고 이 상태로, 도 6에 도시하는 제1 금속층을 형성하는 공정(S30)으로서, Al 이온 주입 영역(23)상에, 도 16에 도시하는 바와 같이 예컨대 두께 10 ㎚의 Ti 박막(25)을 형성한다. 또한 Ti(티탄) 대신에, 예컨대 Al(알루미늄)이나 Ni(니켈), Pt(백금), W(텅스텐), Pd(팔라듐) 등을 이용하여도 좋다.
계속해서 도 6에 도시하는 Si층을 형성하는 공정(S40)으로서, 도 16에 도시하는 바와 같이 예컨대 두께 50 ㎚의 Si층(27)을, Ti 박막(25)의 주표면상에 형성한다. 다음에 도 6에 도시하는 제2 금속층을 형성하는 공정(S45)으로서, 도 16에 도시하는 바와 같이 예컨대 두께 50 ㎚의 Ti 박막(25)을, Si층(27)의 주표면상에 형성한다. 또한 Ti(티탄)의 대신에, 예컨대 Al(알루미늄)이나 Cr(크롬) 등을 이용하여도 좋다.
이 상태로, 도 6에 도시하는 열처리를 행하는 공정(S50)으로서, 도 16에 도시하는 계 전체를 1000℃에서 2분간, 열처리한다. 그렇게 하면, 제1 금속층으로서의 Ti 박막(25)의 Ti과, Si층(27)의 Si와, 제2 금속층으로서의 Ti 박막(25)의 Ti이 실리사이드화함으로써, 도 17에 도시하는 바와 같이 실리사이드층으로서의 전극(51)을 형성한다. 이 전극(51)은 오믹 전극이며, 제1 금속층으로서의 Ti 박막(25)과 Si층(27)의 Si가 실리사이드화된 영역 및 제2 금속층으로서의 Ti 박막(25)과 Si층(27)의 Si가 실리사이드화된 영역이 독립적으로 형성된 것이 적층된 형태를 이루어도 좋고, 제1 금속층으로서의 Ti 박막(25)과 Si층(27)의 Si와, 제2 금속층으로서의 Ti 박막(25)의 3원소가 혼합하여 실리사이드화된 1층의 실리사이드층이어도 좋다. 또는 전극(51)의, Al 이온 주입 영역(23)과 대향하지 않는 표면층은, 실리사이드화되어 있지 않은 Ti 박막(25)이 잔존하고 있어도 좋다.
그리고, 배선부를 형성하는 공정(S60)에 의해, 오믹 전극인 전극(51)의 표면층상에, 도 18에 도시하는 바와 같이 예컨대 두께가 50 ㎚인 Ti 박막(25) 및, 두께가 3 ㎚인 Al 박막(26)을 배선(패드)으로서 형성한다.
이상의 순서에 의해, pn 다이오드의 오믹 전극이 하나 완성되지만, 실제 pn 다이오드로서 기능시키기 위해서는, 오믹 전극은 2개(2극) 필요하다. 이 때문에, 도 19에 도시하는 바와 같이, 예컨대 SiC 기판(20)의, n-형 에피택셜층(21)과 대향하지 않는 주표면(이면)상에도 오믹 전극[전극(51)]을 형성함으로써, 도 19에 도시하는 바와 같은 pn 다이오드(100)가 완성된다. 이 pn 다이오드(100)는, 전극(51)의 표면층에의 탄소원자의 석출이나, Si와 SiC에 의한 쇼트키 전극의 형성이 억제된, 양호한 밀착성을 갖는 배선을 갖는 오믹 전극을 구비한다. 또한, SiC 기판(20)의 이면상에서의 오믹 전극[전극(51)], Ti 박막(25) 및 Al 박막(26)의 제조 방법은, 기본적으로 p+형 에피택셜층(22)상에서의 전극(51), Ti 박막(25) 및 Al 박막(26)의 제조 방법과 마찬가지다.
또한, 전술한, SiC 기판(20)의, n-형 에피택셜층(21)과 대향하지 않는 주표면상에 형성하는 오믹 전극은, 도 19에 도시하는 바와 같이, 본 발명의 제2 실시형태와 마찬가지로 형성하여도 좋지만, 다른 수단을 이용하여 형성하여도 좋다. 이 때, 도 19에 도시하는 바와 같이, SiC 기판(20)에 대하여, 형성하는 오믹 전극과의 전기적인 콘택트를 양호하게 할 목적으로, 불순물을 고농도로 도핑시키기 위한 이온 주입을 행할 필요는 없다. SiC 기판(20)은, 일반적으로 고농도로 불순물이 포함되어 있기 때문에 p+형 에피택셜층(22)에 비해 접촉 저항이 작고, 그대로의 상태에서 전기적으로 양호한 콘택트를 취하는 것이 가능하기 때문이다.
또한, 이상에 진술한 pn 다이오드(100)의 오믹 전극의 형성 방법으로서, 본 발명의 제2 실시형태에 따른 형성 방법을 예시했지만, 이것에 한하지 않고, 본 발명의 다른 실시형태, 예컨대 제1, 제3, 제4 실시형태에 따른 형성 방법을 이용하여 오믹 전극을 형성하여도 좋다. 어느 실시형태를 이용하여도, 도 17∼19에서의 전극(51)은, Si와 1종 또는 2종의 금속 원소가 실리사이드화되는 것에 의한, 1층 내지 2층의 실리사이드층으로부터 형성된다.
실시예 2
도 20∼도 26은, 본 발명의 제2 실시형태를 이용하여 RESURF-JFET를 형성한 경우에서의 각 공정을 행한 후의 상태를 도시하는 개략 단면도이다. 보다 구체적으로는, 도 20은 RESURF-JFET의 형성을 위해 도 6의 공정(S10)을 행한 상태를 도시하는 개략 단면도이다. 도 21은 RESURF-JFET의 형성을 위해 도 6의 공정(S20)을 행한 상태를 도시하는 개략 단면도이다. 도 22는, RESURF-JFET의 형성을 위해 이온 주입을 행한 상태를 도시하는 개략 단면도이다. 도 23은, RESURF-JFET의 형성을 위해 필드 산화막을 형성한 상태를 도시하는 개략 단면도이다. 도 24는, RESURF-JFET의 형성을 위해 도 6의 공정(S45)을 행한 상태를 도시하는 개략 단면도이다. 도 25는, RESURF-JFET의 형성을 위해 도 6의 공정(S50)을 행한 상태를 도시하는 개략 단면도이다. 도 26은, RESURF-JFET의 형성을 위해 도 6의 공정(S60)을 행하고, 완성된 RESURF-JFET의 상태를 도시하는 개략 단면도이다. 도 20∼도 26을 참조하여, 본 발명의 제2 실시형태를 이용한 RESURF-JFET의 제조 방법을 설명한다.
우선, 도 20에 도시하는 바와 같이, 도 6의 기판을 준비하는 공정(S10)으로서, 예컨대 n형의 SiC 기판(20)을 준비한다. 다음에, 도 6의 SiC층을 형성하는 공정(S20)으로서, SiC 기판(20)의 한쪽 주표면상에, p+형 에피택셜층(22)(도 21 참조)을 형성한다. 또한 p+형 에피택셜층(22)의, SiC 기판(20)과 대향하는 표면과 반대측의 표면상에, n+형 에피택셜층(32)(도 21 참조)을 형성한다. n+형 에피택셜층(32)의, p+형 에피택셜층(22)과 대향하는 표면과 반대측의 표면상에, p+형 에피택셜층(22)(도 21 참조)을 더 형성한다. 이상에 의해, 도 21에 도시하는 바와 같은, p+형 에피택셜층(22)과 n+형 에피택셜층(32)과 p+형 에피택셜층(22)과의 적층 구조를 형성한다. SiC 기판(20)과 대향하는 p+형 에피택셜층(22)의 불순물 농도는 2e17 ㎝-3이며 막 두께는 10 ㎛이다. n+형 에피택셜층(32)의 불순물 농도는 2e17 ㎝-3이며 막 두께는 0.4 ㎛이다. 최상층의 p+형 에피택셜층(22)의 불순물 농도는 2e17 ㎝-3이며 막 두께는 0.2 ㎛이다.
계속해서, 도 22에 도시하는 바와 같이, 최상층의 p+형 에피택셜층(22) 및, n+형 에피택셜층(32)의 내부에, P 이온 및 Al 이온을 주입함으로써, 소스 영역(33), 게이트 영역(34), 드레인 영역(35)을 형성한다. 소스 영역(33) 및 드레인 영역(35)을 형성하는 공정은, 형성하는 오믹 전극과 기판과의 전기적인 콘택트를 양호하게 하기 위해, n+형 에피택셜층(32)의 불순물 농도보다 2자릿수∼3자릿수 정도 불순물 농도가 높은 영역을 형성하는 공정이다. 또한, 게이트 영역(34)을 형성하는 공정은, 형성하는 트랜지스터의 채널을 제어하는 게이트 전극의 전기적 특성을 높이기 위해, p+형 에피택셜층(22) 및 n+형 에피택셜층(32)의 불순물 농도보다 1자릿수∼3자릿수 정도 불순물 농도가 높은 영역을 형성하는 공정이다. 여기서는 소스 영역(33) 및 드레인 영역(35)을 형성하기 위해, 이온 주입에 의해 P(인) 이온을 6e14 ㎝-2의 도즈량으로 주입하고, 게이트 영역(34)을 형성하기 위해, Al 이온을 8e14 ㎝-2의 도즈량으로 주입한다. 또한 RESURF-JFET로서의, 소스 영역(33)과 드레인 영역(35) 사이의 영역에서의 전계 강도 분포를 균일화하고, 전계 집중을 억제시키는 기능을 갖게 하기 위해, 도 22에 도시하는 바와 같이, 소스 영역(33), 게이트 영역(34), 및 드레인 영역(35)의 깊이는, 최상층의 p+형 에피택셜층(22)의 두께보다 깊고, p+형 에피택셜층(22)과 n+형 에피택셜층(32)과의 합계 두께보다 얕은 것이 바람직하다.
도 22에 도시하는 소스 영역(33), 게이트 영역(34), 드레인 영역(35)을 형성하기 위해서는, 전술한 도 14에 도시하는 바와 같은 Al 이온 주입 영역(23)을 형성하는 경우와 마찬가지로, 예컨대 포토리소그래피 기술과 이온 주입법을 병용하는 것이 바람직하다.
여기서, 소스 영역(33), 게이트 영역(34), 드레인 영역(35)의 불순물을 활성화하기 위해, 활성화 어닐링(열처리)를 1700℃에서 30분간 실시하였다. 그 후, 도 23에 도시하는 바와 같이, p+형 에피택셜층(22) 및 소스 영역(33), 게이트 영역(34), 드레인 영역(35)의 주표면상(도 23의 상측)에, 예컨대 웨트 분위기내에서의 열산화에 의해 SiO2를 포함하는 필드 산화막(24)을 100 ㎚ 형성한다. 이 필드 산화막은, p+형 에피택셜층(22), 소스 영역(33), 게이트 영역(34) 및 드레인 영역(35)의 주표면을 보호하기 위해 형성하는 것이다.
예컨대 포토리소그래피 기술을 이용하여 필드 산화막(24)상에 개구 패턴을 갖는 마스크를 형성한다. 상기 마스크를 이용한 에칭 등을 행함으로써, 소스 영역(33), 게이트 영역(34), 드레인 영역(35)의, p+형 에피택셜층(22)과 대향하지 않는 주표면상에 형성된 필드 산화막(24)을 제거한다. 이와 같이 하여, 소스 영역(33), 게이트 영역(34), 드레인 영역(35)의, p+형 에피택셜층(22)과 대향하지 않는 주표면을 노출시킨다. 그리고 이 상태에서, 도 6에 도시하는 제1 금속층을 형성하는 공정(S30)으로서, 소스 영역(33), 게이트 영역(34), 드레인 영역(35)상에, 도 24에 도시하는 바와 같이 예컨대 두께 50 ㎚의 Ni 박막(36)을 형성한다. 또한 Ni(니켈) 대신에, 예컨대 Al(알루미늄)이나 Ti(티탄), Pt(백금), W(텅스텐), Pd(팔라듐) 등을 이용하여도 좋다. 계속해서 도 6에 도시하는 Si층을 형성하는 공정(S40)으로서, 도 24에 도시한 바와 같이 예컨대 두께 100 ㎚의 Si층(27)을, Ni 박막(36)의 주표면상에 형성한다. 다음에 도 6에 도시하는 제2 금속층을 형성하는 공정(S45)으로서, 도 24에 도시하는 바와 같이 예컨대 두께 20 ㎚의 Ni 박막(36)을, Si층(27)의 주표면상에 형성한다. 또한 Ni(니켈) 대신에, 예컨대 Ti(티탄)이나 Al(알루미늄), Cr(크롬) 등을 이용하여도 좋다.
이 상태에서, 도 6에 도시하는 열처리를 행하는 공정(S50)으로서, 도 24에 도시하는 계 전체를 1000℃에서 2분간, 열처리한다. 그렇게 하면, 제1 금속층으로서의 Ni 박막(36)의 Ni와, Si층(27)의 Si와, 제2 금속층으로서의 Ni 박막(36)의 Ni이 실리사이드화함으로써, 도 25에 도시하는 바와 같이 실리사이드층으로서의 전극(52)을 형성한다. 이 전극(52)은 오믹 전극이다. 전극(52)은, 제1 금속층으로서의 Ni 박막(36)과 Si층(27)의 Si가 실리사이드화된 영역 및 제2 금속층으로서의 Ni 박막(36)과 Si층(27)의 Si가 실리사이드화된 영역이 독립적으로 형성된 것이 적층된 형태를 이루어도 좋다. 또한 전극(52)은, 제1 금속층으로서의 Ni 박막(36)과, Si층(27)의 Si와, 제2 금속층으로서의 Ni 박막(36)의 3원소가 혼합하여 실리사이드화된 1층의 실리사이드층이어도 좋다. 또는 전극(52)의, 예컨대 소스 영역(33)과 대향하지 않는 표면층은, 실리사이드화되어 있지 않은 Ni 박막(36)이 잔존하고 있어도 좋다.
그리고, 배선부를 형성하는 공정(S60)에 의해, 오믹 전극인 전극(52)의 표면층상에, 도 26에 도시하는 바와 같이 예컨대 두께가 50 ㎚인 Ti 박막(25) 및, 두께가 3 ㎚인 Al 박막(26)을, 배선(패드)으로서 형성한다.
이상의 순서에 의해 형성된, 도 26도에 도시하는 RESURF-JFET(200)는, 전극(52)의 표면층에의 탄소원자의 석출이나, Si와 SiC에 의한 쇼트키 전극의 형성이 억제된, 양호한 밀착성을 갖는 배선을 갖는 오믹 전극[전극(52)]을 구비한다.
또한, 이상에 진술한 RESURF-JFET(200)의 오믹 전극의 형성 방법으로서, 본 발명의 제2 실시형태에 따른 형성 방법을 예시했지만, 이것에 한하지 않고, 본 발명의 다른 실시형태, 예컨대 제1, 제3, 제4 실시형태에 따른 형성 방법을 이용하여 오믹 전극을 형성하여도 좋다. 어느 실시형태를 이용하여도, 도 25∼도 26에서의 전극(52)은, Si와 1종 또는 2종의 금속 원소가 실리사이드화됨으로써, 1층 내지 2층의 실리사이드층으로 형성된다.
실시예 3
도 27∼도 34는, 본 발명의 제3 실시형태를 이용하여 가로형 MOSFET을 형성한 경우에서의 각 공정을 행한 후의 상태를 도시하는 개략 단면도이다. 보다 구체적으로는, 도 27은, 가로형 MOSFET의 형성을 위해 도 6의 공정(S10)을 행한 상태를 도시하는 개략 단면도이다. 도 28은, 가로형 MOSFET의 형성을 위해 도 6의 공정(S20)을 행한 상태를 도시하는 개략 단면도이다. 도 29는, 가로형 MOSFET의 형성을 위해 이온 주입을 행한 상태를 도시하는 개략 단면도이다. 도 30은, 가로형 MOSFET의 형성을 위해 필드 산화막을 형성한 상태를 도시하는 개략 단면도이다. 도 31은 가로형 MOSFET의 형성을 위해 도 6의 공정(S45)을 행한 상태를 도시하는 개략 단면도이다. 도 32는, 가로형 MOSFET의 형성을 위해 도 6의 공정(S50)을 행한 상태를 도시하는 개략 단면도이다. 도 33은, 가로형 MOSFET의 형성을 위해 게이트 전극을 형성한 상태를 도시하는 개략 단면도이다. 도 34는, 가로형 MOSFET의 형성을 위해 도 6의 공정(S60)을 행하여, 완성된 가로형 MOSFET의 상태를 도시하는 개략 단면도이다. 도 27도∼도 34를 참조하여, 본 발명의 제3 실시형태를 이용한 가로형 MOSFET의 제조 방법을 설명한다.
우선, 도 27에 도시하는 바와 같이, 도 6의 기판을 준비하는 공정(S10)으로서, 예컨대 n형의 SiC 기판(20)을 준비한다. 다음에, 도 6의 SiC층을 형성하는 공정(S20)으로서, SiC 기판(20)의 한쪽 주표면상에, p-형 에피택셜층(31)을 형성한다. 그렇게 하면, 도 28에 도시하는 바와 같은 p-형 에피택셜층(31)을 형성할 수 있다. 또한 이 p-형 에피택셜층(31)의 불순물 농도는 1e16 ㎝-3로 막 두께 10 ㎛로 한다.
계속해서, 도 29에 도시하는 바와 같이, p-형 에피택셜층(31)의 내부에, P 이온을 주입함으로써, 도전형이 n형의 소스 영역(33), 드레인 영역(35)을 형성한다. 소스 영역(33) 및 드레인 영역(35)을 형성하는 공정은, 형성하는 오믹 전극과 기판과의 전기적인 콘택트를 양호하게 하기 위해, 또한 형성하는 트랜지스터의 채널을 제어하는 게이트 전극의 전기적 특성을 높이기 위해, p-형 에피택셜층(31)의 불순물 농도보다 2자릿수∼3자릿수 정도 불순물 농도가 높은 영역을 형성하는 공정이다. 여기서는 소스 영역(33) 및 드레인 영역(35)을 형성하기 위해, 이온 주입에 의해 예컨대 P(인) 이온을 5e14 ㎝-2의 도즈량으로 주입한다. 또한 도 29에 도시하는 바와 같이, 소스 영역(33) 및 드레인 영역(35)의 깊이는, p-형 에피택셜층(31)의 두께보다 얕은 것이 바람직하다.
도 29에 도시하는 소스 영역(33), 드레인 영역(35)을 형성하기 위해서는, 전술한 도 14에 도시하는 바와 같은 Al 이온 주입 영역(23)과 마찬가지로, 예컨대 포토리소그래피 기술과 이온 주입을 병용하는 것이 바람직하다.
여기서, 소스 영역(33), 드레인 영역(35)의 불순물을 활성화하기 위해, 활성화 어닐링(열처리)를 예컨대 1750℃에서 30분간 실시한 후, 도 30에 도시하는 바와 같이, p-형 에피택셜층(31) 및 소스 영역(33), 드레인 영역(35)의 주표면상(도 30의 상측)에, 예컨대 웨트 분위기 내에서의 열산화에 의해 SiO2를 포함하는 필드 산화막(24)을 50 ㎚ 형성한다. 이 필드 산화막(24)은, 채널 영역상의 부분이 게이트 절연막으로서 작용하고, p-형 에피택셜층(31), 소스 영역(33) 및 드레인 영역(35)의 주표면을 보호하기 위해 형성하는 것이다.
예컨대 포토리소그래피 기술을 이용하여 필드 산화막(24)상에 개구 패턴을 갖는 마스크를 형성한다. 상기 마스크를 이용한 에칭 등을 행함으로써, 소스 영역(33) 및 드레인 영역(35)의, p-형 에피택셜층(31)과 대향하지 않는 주표면상에 형성된 필드 산화막(24)의 일부를 제거한다. 이와 같이 하여, 소스 영역(33) 및 드레인 영역(35)의, p-형 에피택셜층(31)과 대향하지 않는 주표면의 일부를 노출시킨다. 그리고 이 상태에서, 도 6에 도시하는 제1 금속층을 형성하는 공정(S30)으로서, 소스 영역(33) 및 드레인 영역(35)상의, 필드 산화막(24)을 제거한 영역에, 도 31에 도시하는 바와 같이 예컨대 두께 50 ㎚의 Ni 박막(36)을 형성한다. 또한 Ni(니켈) 대신에, 예컨대 Al(알루미늄)이나 Ti(티탄), Pt(백금), W(텅스텐), Pd(팔라듐) 등을 이용하여도 좋다. 계속해서 도 6에 도시하는 Si층을 형성하는 공정(S40)으로서, 도 31에 도시하는 바와 같이 예컨대 두께 100 ㎚의 Si층(27)을, Ni 박막(36)의 주표면상에 형성한다. 다음에 도 6에 도시하는 제2 금속층을 형성하는 공정(S45)으로서, 도 31에 도시하는 바와 같이 예컨대 두께 20 ㎚인 W 박막(37)을, Si층(27)의 주표면상에 형성한다. 또한 W(텅스텐) 대신에, 예컨대 Ti(티탄)이나 Al(알루미늄), Cr(크롬) 등을 이용하여도 좋다.
이 상태에서, 도 6에 도시하는 열처리를 행하는 공정(S50)으로서, 도 31에 도시하는 계 전체를 예컨대 1000℃에서 2분간, 열처리한다. 그렇게 하면, 제1 금속층으로서의 Ni 박막(36)의 Ni와, Si층(27)의 Si와, 제2 금속층으로서의 W 박막(37)의 W이 실리사이드화함으로써, 도 32에 도시하는 바와 같이 실리사이드층으로서의 전극(53)을 형성한다. 이 전극(53)은 오믹 전극이며, 제1 금속층으로서의 Ni 박막(36)과 Si층(27)의 Si가 실리사이드화된 영역 및 제2 금속층으로서의 W 박막(37)과 Si층(27)의 Si가 실리사이드화된 영역이 독립적으로 형성된 것이 적층된 형태를 이루어도 좋다. 또한 상기 전극(53)은, 제1 금속층으로서의 Ni 박막(36)과, Si층(27)의 Si와, 제2 금속층으로서의 W 박막(37)의 3원소가 혼합하여 실리사이드화된 1층의 실리사이드층이어도 좋다. 또는 전극(53)의, 예컨대 소스 영역(33)과 대향하지 않는 표면층은, 실리사이드화되어 있지 않은 W 박막(37)이 잔존하고 있어도 좋다.
다음에, 예컨대 포토리소그래피법을 이용하여 레지스트 마스크를 형성한 후, 진공 증착, 이온빔 증착이나 스퍼터를 이용하여 도전체막으로서의 Al 박막을 형성하고, 상기 도전체막의 게이트 전극이 되어야 하는 부분 이외의 부분을 레지스트 마스크와 함께 제거(리프트 오프)함으로써, 도 33과 같이 필드 산화막(24)상에 게이트 전극으로서의 Al 박막(26)을 형성한다, 여기서, Al 박막(26)의 두께는 200 ㎚이며, Al 박막(26)은 소스 영역(33)과 드레인 영역(35)을 걸치도록(채널 영역상에) 형성된다.
그리고, 배선부를 형성하는 공정(S60)에 의해, 오믹 전극인 전극(53)의 표면층상에, 도 34에 도시하는 바와 같이 예컨대 두께가 50 ㎚인 W 박막(37) 및, 두께가 3 ㎚인 Al 박막(26)을, 배선(패드)으로서 형성한다. 또한 게이트 전극인 Al 박막(26)상에도 마찬가지로 W 박막(37) 및 Al 박막(26)을 형성한다.
이상의 순서에 의해, 형성된, 도 34에 도시하는 가로형 MOSFET(300)는, 전극(53)의 표면층에의 탄소원자의 석출이나, Si와 SiC에 의한 쇼트키 전극의 형성이 억제된, 양호한 밀착성을 갖는 배선을 갖는 오믹 전극을 구비한다.
또한, 이상에 진술한 가로형 MOSFET(300)의 오믹 전극의 형성 방법으로서, 본 발명의 제2 실시형태에 따른 형성 방법을 예시했지만, 이것에 한하지 않고, 본 발명의 다른 실시형태, 예컨대 제1, 제3, 제4 실시형태에 다른 형성 방법을 이용하여 오믹 전극을 형성하여도 좋다. 어느 실시형태를 이용하여도, 도 32∼도 34에서의 전극(53)은, Si와 1종 또는 2종의 금속 원소가 실리사이드화됨으로써, 1층 내지 2층의 실리사이드층으로부터 형성된다.
그 외, 가로형 MOSFET에 한하지 않고 예컨대 세로형 MOSFET, MESFET, IGBT 등, 오믹 전극을 갖는 탄화규소 반도체 장치에 대하여, 본 발명의 실시형태를 이용할 수 있다.
이번에 개시된 각 실시형태 및 각 실시예는 모든 점에서 예시로서 제한적인 것이 아닌 것으로 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 표시되고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명은, 쇼트키 접촉을 형성하지 않고, 탄소의 석출을 억제함으로써 배선과의 밀착성을 향상시키는 오믹 전극을 구비하는 탄화규소 반도체 장치를 제공할 수 있는 기술로서, 특히 우수하다.
10, 20, 95: SiC 기판, 10A, 10B, 10C, 10D: 적층 구조, 11: SiC층, 11A, 11B, 12A, 12B, 13B: 오믹 전극, 12: 제1 금속층, 13, 27: Si층, 14: 제2 금속층, 15: Si 금속층, 21: n-형 에피택셜층, 22: p+형 에피택셜층, 23: Al 이온 주입 영역, 24: 필드 산화막, 25: Ti 박막, 26: Al 박막, 31: p-형 에피택셜층, 32: n+형 에피택셜층, 33: 소스 영역, 34: 게이트 영역, 35: 드레인 영역, 36: Ni 박막, 37: W 박막, 41: 탄소 함유 실리사이드층, 42, 43: 실리사이드층, 44: 상부 실리사이드층, 51, 52, 53, 98: 전극, 94: Ni-Si 합금층, 95A: 전자 디바이스, 96: 배선, 97: 탄소, 99: SiC 반도체 기판, 99A: SiC 반도체 장치, 100: pn 다이오드, 200: RESURF-JFET, 300: 가로형 MOSFET.

Claims (18)

  1. 오믹 전극을 갖는 탄화규소 반도체 장치의 제조 방법이며,
    탄화규소를 포함하는 SiC층(11)을 형성하는 공정(S20)과,
    상기 SiC층(11)의 한쪽 주표면상에, 1종의 제1 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제1 금속층(12)을 형성하는 공정(S30)과,
    상기 제1 금속층(12)의, 상기 SiC층(11)과 대향하는 표면과는 반대측의 표면상에, 규소를 포함하고, 탄소원자를 포함하지 않는 Si층(13, 15, 27)을 형성하는 공정(S40)과,
    오믹 전극을 형성하기 위해, 상기 SiC층(11)과 상기 제1 금속층(12)과 상기 Si층(13)을 열처리하는 공정(S50)을 포함하는 탄화규소 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 열처리하는 공정(S50)에 앞서서, 상기 Si층(13)의, 상기 제1 금속층(12)에 대향하는 표면과는 반대측의 표면상에, 1종의 제2 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제2 금속층(14)을 형성하는 공정(S45)을 더 포함하는 탄화규소 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제2 금속 원소는 티탄, 알루미늄, 및 크롬을 포함하는 군으로부터 선택되는 1종의 원소인 것인 탄화규소 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 열처리하는 공정(S50)에서, 상기 SiC층(11)의 한쪽 주표면상에, 상기 1종의 제1 금속 원소와 규소의 합금을 포함하고, 탄소원자를 포함하는 탄소 함유 실리사이드층(41)을 형성하는 것인 탄화규소 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 제1 금속 원소는, 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소인 것인 탄화규소 반도체 장치의 제조 방법.
  6. 오믹 전극을 갖는 탄화규소 반도체 장치의 제조 방법으로서,
    탄화규소를 포함하는 SiC층(11)을 형성하는 공정(S20)과,
    상기 SiC층(11)의 한쪽 주표면상에, 1종의 제1 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제1 금속층(12)을 형성하는 공정과,
    상기 제1 금속층(12)의, 상기 SiC층(11)과 대향하는 표면과는 반대측의 표면상에, 규소 및 상기 1종의 제1 금속 원소를 포함하며, 탄소원자를 포함하지 않는 Si 금속층(15)을 형성하는 공정과,
    오믹 전극을 형성하기 위해, 상기 SiC층(11)과 상기 제1 금속층(12)과 상기 Si 금속층(15)을 열처리하는 공정을 포함하는 탄화규소 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 열처리하는 공정에 앞서서, 상기 Si 금속층(15)의, 상기 제1 금속층(12)과 대향하는 표면과는 반대측의 표면상에, 1종의 제2 금속 원소를 포함하고, 탄소원자를 포함하지 않는 제2 금속층(14)을 형성하는 공정을 더 포함하는 탄화규소 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2 금속 원소는, 티탄, 알루미늄, 및 크롬을 포함하는 군으로부터 선택되는 1종의 원소인 것인 탄화규소 반도체 장치의 제조 방법.
  9. 제6항에 있어서, 상기 열처리하는 공정에서, 상기 SiC층(11)의 한쪽 주표면상에, 상기 1종의 제1 금속 원소와 규소의 합금을 포함하고, 탄소원자를 포함하는 탄소 함유 실리사이드층을 형성하는 것인 탄화규소 반도체 장치의 제조 방법.
  10. 제6항에 있어서, 상기 제1 금속 원소는, 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소인 것인 탄화규소 반도체 장치의 제조 방법.
  11. 탄화규소를 포함하는 SiC층(11)과,
    상기 SiC층(11)의 한쪽 주표면상에 배치되고, 1종의 제1 금속 원소와 규소의 합금을 포함하며, 상기 SiC층(11)과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 실리사이드층(41, 43)을 구비하며,
    상기 SiC층(11)과 상기 실리사이드층(41, 43)은 오믹 접촉하고 있는 탄화규소 반도체 장치.
  12. 제11항에 있어서, 상기 실리사이드층(41, 43)의 표면층상에 형성되고, 1종의 제2 금속 원소와 규소의 합금을 포함하며, 상기 실리사이드층(41, 43)과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 상부 실리사이드층(44)을 더 구비하는 탄화규소 반도체 장치.
  13. 제12항에 있어서, 상기 제2 금속 원소는, 티탄, 알루미늄, 및 크롬을 포함하는 군으로부터 선택되는 1종의 원소인 것인 탄화규소 반도체 장치.
  14. 제11항에 있어서, 상기 제1 금속 원소는, 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소인 것인 탄화규소 반도체 장치.
  15. 탄화규소를 포함하는 SiC층(11)과,
    상기 SiC층(11)의 한쪽 주표면상에 배치되고, 1종의 제1 금속 원소와 규소의 합금을 포함하며, 탄소원자를 포함하는 탄소 함유 실리사이드층(41)과,
    상기 탄소 함유 실리사이드층(41)의, 상기 SiC층과 대향하는 표면과는 반대측의 주표면상에 배치되고, 상기 1종의 제1 금속 원소와 규소의 합금을 포함하며, 상기 탄소 함유 실리사이드층(41)과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 실리사이드층(43)을 구비하며,
    상기 SiC층(11)과 상기 탄소 함유 실리사이드층(41)은 오믹 접촉하고 있는 탄화규소 반도체 장치.
  16. 제15항에 있어서, 상기 실리사이드층(43)의 표면층상에 형성되고, 1종의 제2 금속 원소와 규소의 합금을 포함하며, 상기 실리사이드층(43)과 대향하는 표면과는 반대측의 표면층에 탄소원자를 포함하지 않는 상부 실리사이드층(44)을 더 구비하는 탄화규소 반도체 장치.
  17. 제16항에 있어서, 상기 제2 금속 원소는, 티탄, 알루미늄, 및 크롬을 포함하는 군으로부터 선택되는 1종의 원소인 것인 탄화규소 반도체 장치.
  18. 제15항에 있어서, 상기 제1 금속 원소는, 니켈, 티탄, 알루미늄, 백금, 텅스텐, 및 팔라듐을 포함하는 군으로부터 선택되는 1종의 원소인 것인 탄화규소 반도체 장치.
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