WO2010134415A9 - 半導体装置およびその製造方法 - Google Patents

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秀人 玉祖
健良 増田
美紗子 穂永
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    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof. More specifically, the present invention relates to a semiconductor device provided with electrodes and wiring, which can stably maintain a low electric resistance for a long period of time using silicon carbide as a semiconductor, and a method for manufacturing the same.
  • SiC silicon carbide
  • Ni (nickel) -based electrode material is used, and ohmic contact is achieved by joining with nickel silicide silicided by performing alloying heat treatment (heat treatment at about 1000 ° C.). It has gained.
  • p-type SiC it is possible to keep the contact resistance low by using Ti (titanium) / Al (aluminum) or an AlSi alloy (Non-Patent Document 1).
  • An SiC vertical MOSFET used for controlling a large current often realizes an ohmic contact by using a Ni-based or NiSi-based material as a source electrode disposed in a source region of n-type SiC.
  • a large number of one unit forming a MOSFET is arranged in parallel, and a predetermined electric circuit is formed by internal wiring.
  • Al can be used as an ohmic electrode material and at the same time as an internal wiring.
  • SiC it is difficult to use Al in common for the ohmic electrode and the internal wiring because it is difficult to obtain good ohmic contact between SiC and Al below the melting point of Al.
  • the Ni-based or NiSi-based material is not used for the internal wiring because the electrical resistance is not so low and it is difficult to obtain an appropriate wire.
  • the Ni-based material is difficult to obtain a good ohmic contact with the p-type SiC.
  • an Al-based (Al, AlSi alloy, AlSiCu alloy, etc.) material is often used for internal wiring.
  • an intermetallic compound having a high electric resistance such as NiAl 3
  • NiAl 3 an intermetallic compound having a high electric resistance
  • Satoshi Tanimoto 4 others, “Ohmic contact formation technology of SiC devices”, IEICE Transactions, Institute of Electronics, Information and Communication Engineers, April 2003, Vol. J86-C, no. 4, p359-367 Satoshi Tanimoto and 4 others “Realization of semiconductor SiC high-temperature and high-reliability contacts with Al wiring”, Summary of Autumn Meeting of the Japan Society of Applied Physics 5a-ZN-10, September 2007, p. 420
  • An object of the present invention is to provide a silicon carbide semiconductor device and a method for manufacturing the same.
  • the semiconductor device of the present invention is a silicon carbide semiconductor device including a contact electrode and a wiring that is electrically connected to the contact electrode.
  • the contact electrode is formed of an alloy containing titanium, aluminum, and silicon, and is in contact with silicon carbide.
  • the wiring is formed of aluminum or an aluminum alloy, and the contact electrode is brought into contact with the contact electrode. And conducting.
  • an alloy containing titanium, aluminum, and silicon (hereinafter referred to as a TiAlSi alloy) and aluminum or an aluminum alloy (AlSi alloy, AlSiCu alloy, etc.) are in direct contact with each other, so that the contact electrode and the wiring are connected. And become conductive.
  • TiAlSi alloys and Al, AlSi alloys, or AlSiCu alloys are less likely to form intermetallic compounds that increase electrical resistance.
  • Silicon carbide is often used in a high-temperature environment due to its own heat generation or other factors because of its high heat resistance, due to its high heat resistance. For this reason, depending on the combination of the electrode material and the wiring material, an intermetallic compound that increases the electrical resistance may occur.
  • the TiAlSi alloy can contain other elements such as C mixed during the production.
  • a barrier layer is interposed between the contact electrode and the wiring so that the contact electrode and the wiring do not directly contact each other, and the wiring and the contact electrode can be brought into conduction by contacting the barrier layer.
  • the electrode material and the wiring material are less likely to generate an intermetallic compound that increases electrical resistance, but are unstable due to the presence of a conductive barrier layer between the contact electrode and the wiring. Factors can be further reduced.
  • the adhesion between the contact electrode and the wiring can be improved by forming a thin barrier layer of about several nanometers such as Ti that improves the adhesion. In other words, the ultrathin layer provided for improving adhesion is also included in the barrier layer.
  • the barrier layer is made of ⁇ titanium (Ti), tantalum (Ta), tungsten (W), niobium (Nb), vanadium (V), zirconium (Zr), titanium nitride, tantalum nitride, tungsten nitride, niobium Nitride, vanadium nitride, zirconium nitride, titanium silicide, tantalum silicide, tungsten silicide, niobium silicide, vanadium silicide, zirconium silicide ⁇ .
  • the barrier layer in addition to the action of blocking the diffusion of the element of the electrode material or the wiring material, which leads to the formation of an intermetallic compound, one of the following actions (1) to (4) Can be obtained.
  • Mitigation of strain caused by difference in thermal expansion coefficient (4) Improvement of electromigration resistance
  • the above contact electrode can be in ohmic contact with silicon carbide. Thereby, a contact electrode can be arrange
  • the contact electrode can be in ohmic contact with both the n-type region and the p-type region of silicon carbide.
  • the contact electrode when the contact electrode is a source electrode or a drain electrode, and the contact electrode is a source electrode, the source electrode is a contact region to a source region and an inversion portion forming region having a conductivity type opposite to the source region.
  • a structure of a MOSFET in which both are in contact and the wiring is a source internal wiring or a drain wiring can be employed.
  • the semiconductor device can have a JFET configuration in which the contact electrode is a source electrode, a gate electrode, and a drain electrode, and the wiring is a source wiring, a gate wiring, and a drain wiring.
  • the contact electrode is a source electrode, a gate electrode, and a drain electrode
  • the wiring is a source wiring, a gate wiring, and a drain wiring.
  • the method of manufacturing a semiconductor device of the present invention includes a step of preparing a substrate, a step of forming a silicon carbide epitaxial layer on the substrate, and an electrode of an alloy containing titanium, aluminum, and silicon on the silicon carbide epitaxial layer. And a wiring formed of aluminum or an aluminum alloy is provided in contact with the electrode.
  • the junction between the wiring and the electrode having a low contact resistance can be maintained over a long period of time with a low electrical resistance. That is, it is possible to prevent generation of an intermetallic compound that reacts with the electrode material and the wiring material to increase the electrical resistance.
  • a titanium layer is formed on the silicon carbide epitaxial layer, an aluminum layer is then formed on the titanium layer, and a silicon layer is further formed on the aluminum layer, or titanium,
  • An aluminum and silicon laminate or a mixed layer of titanium, aluminum and silicon can be formed and alloyed by heat treatment. Thereby, an electrode having low contact resistance with silicon carbide can be obtained with certainty.
  • a step of forming a barrier layer in contact with the alloy electrode is provided, and the wiring can be provided in contact with the barrier layer. Even without a barrier layer, the interfacial resistance of (electrode / wiring) can be sufficiently reduced over a long period of time. Further, by providing the barrier layer as described above, it is possible to block the diffusion of the element of the electrode material or the wiring material, which causes the generation of an intermetallic compound. A specific material such as titanium or titanium nitride is used for the barrier layer. As a result, at least one of the following (1) to (4) can be improved.
  • the barrier layer is often made as thin as several nm to several tens of nm
  • Processing by improving selectivity of anisotropic etching (3) Alleviation of distortion due to difference in thermal expansion coefficient, and (4) Improvement of electromigration resistance.
  • An n-type region and a p-type region of the silicon carbide are formed in the silicon carbide epitaxial layer at the time of or after the formation of the silicon carbide epitaxial layer or before the formation of the alloy electrode. It can be formed in ohmic contact with both of the regions. As a result, it is possible to avoid deterioration in dimensional accuracy associated with resist pattern formation while reducing the number of manufacturing steps. As a result, a reduction in manufacturing cost, an improvement in dimensional accuracy, an improvement in manufacturing yield, and the like can be obtained.
  • both the n-type region and the p-type region of the silicon carbide are formed in the silicon carbide epitaxial layer.
  • the first alloy electrode in ohmic contact with the n-type region and the second alloy electrode in ohmic contact with the p-type region can be formed of the same material at the same processing opportunity.
  • the present invention when the electrode material and the material of the internal wiring are different, there is no risk of a failure at the contact interface between these different metals, and high reliability (maintenance of initial low electrical resistance, etc.) is obtained even after long-term use.
  • a silicon carbide semiconductor device or the like can be obtained.
  • FIG. 2 is a diagram showing a state in which a gate electrode is formed on a thermal oxide film to be a gate oxide film in the manufacture of the MOSFET of FIG. 1. It is a figure which shows the state which deposited the interlayer insulation film. It is a figure which shows the state which removed the interlayer insulation film and thermal oxide film of the area
  • FIG. 1 is a cross-sectional view showing a MOSFET of a semiconductor device according to Embodiment 1 of the present invention.
  • the MOSFET in the present embodiment uses silicon carbide (SiC) as a semiconductor, and includes an n + type SiC substrate 11 and an n type SiC layer (drift layer) 12 epitaxially grown thereon.
  • the thickness of the n-type SiC layer (drift layer) 12 is preferably 10 ⁇ m, for example, and the n-type impurity concentration is preferably about 1 ⁇ 10 16 cm ⁇ 3 .
  • p body 13 On the surface 12 a side of SiC epitaxial layer 12, p body 13, n + SiC source region 14, and p + SiC region 18 provided in contact with source region 14 are located. The p body 13 is interposed between the (n + source region 14 / p + region 18) and the drift layer region 12.
  • a source contact electrode 16 is provided so as to contact both the source region 14 and the p + region 18.
  • a source internal wiring 19 is provided in contact with the source contact electrode 16.
  • Gate oxide film 15 is located on surface 12 a of the SiC epitaxial layer including source region 14 / p body 13.
  • a gate electrode 17 made of doped polysilicon having conductivity is located on the gate oxide film 15, and the interlayer insulating film 21 covers and insulates the gate electrode 17.
  • a source internal wiring 19 that is electrically connected to the source contact electrode 16 is provided.
  • the source internal wiring 19 is covered with a passivation protection film 29 to protect the whole.
  • an n-type inversion layer R is formed or disappeared in the p body 13 immediately below the gate oxide film 15 (source contact electrode 16-inversion layer R-drift layer region 12-drain electrode).
  • 20) Controls on / off of a large current through the path.
  • a voltage is applied to the p body 13 through the p + region 18.
  • the p + region 18 can be regarded as a contact region to the inversion layer forming region 13.
  • the n + SiC substrate 11 forms a drain region, and a drain electrode 20 is provided on the back surface 11 b of the n + SiC substrate 11.
  • the source contact electrode 16 is formed of an alloy (TiAlSi alloy) containing Ti, Al, and Si.
  • the source internal wiring 19 is formed of Al or an Al alloy (AlSi alloy, AlSiCu alloy, etc.).
  • nickel (Ni) is used for the source contact electrode 16 as in the prior art, it reacts with Al usually used for internal wiring or Al in an Al alloy by using for a long time, and thus has a high electric resistance such as NiAl 3 . There was a risk of forming intermetallic compounds.
  • the n + source region 14 and the p body 13 must be kept at the same potential. Therefore, the source contact electrode 16 is required to be electrically connected to both the n + source region 14 and the p + region 18 while reducing the contact resistance. Furthermore, in the MOSFET 10, there is a demand for reducing the contact resistance between the n + source region 14 and the source contact electrode 16 as much as possible in order to reduce the on-resistance. In the present embodiment, this requirement is satisfied by using the above-described TiAlSi alloy for the source contact electrode 16 and making ohmic contact with both the n + source region 14 and the p + region 18. As a result, the MOSFET 10 can reduce the number of resist pattern formations and improve the dimensional accuracy. As a result, the manufacturing process can be simplified, the yield can be improved, and the degree of integration can be improved.
  • DMOS Double-Diffused MOSFET
  • the MOSFET 10 controls on / off of a large current as follows. In a state where a voltage equal to or lower than the threshold value is applied to the gate electrode 17, inversion electrons are not induced in the p body 13 immediately below the gate oxide film 15, and a non-conductive (off) state. When a voltage exceeding a threshold value is applied to the gate electrode 17, an n-type inversion layer R is formed in a portion (thin layer) of the p body 13 that is in contact with the gate oxide film 15. Through this n-type inversion layer R, an electron flow path that connects the n + source region 14 and the n-type SiC drift layer region 12 is formed. As a result, a large current can flow between the source and the drain.
  • FIG. 2 is a flowchart showing a method for manufacturing MOSFET 10 of the semiconductor device according to the present embodiment.
  • FIG. 3 is a flowchart showing a method for manufacturing the source contact electrode 16 and the source internal wiring 19.
  • the steps from the preparation of the n + -type SiC substrate 11 substrate (step S1) to the formation of the gate insulating film 15 (step S7) can be performed using a known manufacturing method.
  • n + type SiC substrate 11 Preparation of n + type SiC substrate 11 (step S1) ⁇ Deposition of n type SiC epitaxial layer 12 serving as a drift layer on n + type SiC substrate 11 (step S2) ⁇ n type SiC epitaxial layer 12 is formed Formation of p body 13 in the region (step S3) ⁇ formation of n + type region 14 serving as a source region (step S4) ⁇ formation of p + type region 18 (step S5) ⁇ 1700 ° C. in an argon (Ar) atmosphere Activation annealing treatment (step S6) that is heated to about 30 minutes and held for about 30 minutes ⁇ formation of gate insulating film (thermal oxide film) 15a (step S7).
  • argon (Ar) atmosphere Activation annealing treatment
  • the thermal oxide film 23 is formed on the back surface 11b of the n + -type SiC substrate 11. This thermal oxide film 23 functions as a protective film for the n + -type SiC substrate 11.
  • a gate electrode 17 is formed (step S8).
  • the gate electrode 17 is made of polysilicon, Al or the like, and extends from one source region 14 to the other source region 14 with a thermal oxide film 15a serving as a gate oxide film interposed therebetween.
  • an impurity such as P is set at a high concentration exceeding 1 ⁇ 10 20 cm ⁇ 3 in order to ensure electronic conductivity.
  • the thickness of the deposited polysilicon film is preferably about 50 nm.
  • an interlayer insulating film 21 is formed (step S9).
  • Interlayer insulating film 21 is formed of a SiO 2 film having a thickness of about 1 ⁇ m by, for example, a CVD method so as to cover gate electrode 17 and oxide film 15a.
  • a resist pattern 91 having an opening in a region where the source contact electrode 16 is formed is formed.
  • interlayer insulating film 21 and gate oxide film 15a in the region where the source contact electrode is to be formed are partially removed by, for example, RIE, and the epitaxial layer in the portion where the source contact electrode is to be formed is removed. Expose the surface area.
  • the source contact electrode 16 is formed (step S10).
  • the resist pattern 91 is removed, the layer on the resist film deposited at the time of forming the source contact electrode is lifted off.
  • the drain electrode 20 is formed of the same material as the source contact electrode 16 as shown in FIG. 7 (step S11). Both the electrodes 16 and 20 form a TiAlSi alloy electrode.
  • FIG. 3 is a more detailed flowchart for manufacturing the electrode of this TiAlSi alloy. As shown in S10a or S11a to S10c or S11c of FIG.
  • the Ti film, the Al film, and the Si film are applied to both the surface 12a of the SiC epitaxial layer 12 and the back surface 11b of the SiC substrate 11 as described above. Are stacked in the above order.
  • a lamination method a sputtering method or the like is preferably used.
  • the source contact electrode 16 is formed, the Ti film, the Al film, and the Si film stacked on the resist film are removed (lifted off) by removing the resist film 91 as described above. .
  • the resist film 91 as described above.
  • FIG. 7 shows a state after the alloying process is performed and the material for forming the source contact electrode 16 and the drain electrode 20 is made of a TiAlSi alloy.
  • the source internal wiring 19 is formed (step S12).
  • the source internal wiring 19 of Al or Al alloy of conductive metal is formed on the source contact electrode 16 of TiAlSi alloy, for example, by vapor deposition.
  • the TiAlSi alloy is made into a conductor having good conductivity by the alloying treatment, and an electrical connection with low contact resistance can be obtained by contact with Al or Al alloy having good conductivity. That is, the contact of (TiAlSi alloy / Al or Al alloy) can realize a contact with low electrical resistance.
  • Ni that is in ohmic contact with the n-type SiC region is not used as the material of the source contact electrode.
  • an intermetallic compound having a high electric resistance such as NiAl 3 is not generated during use as in the case of contact between the source contact electrode and the source internal wiring, that is, contact between Ni and Al or Ni and Al alloy.
  • a combination of the source contact electrode 16 and the source internal wiring 19 that can maintain a low contact resistance over a long period of time can be obtained.
  • the passivation protective film 29 is deposited on the wafer in the state of FIG. 8, the semiconductor device 10 of FIG. 1 can be obtained.
  • the SiC MOSFET 10 in the present embodiment has the following advantages.
  • a metal that increases electrical resistance even when used for a long period of time by combining the source contact electrode 16 made of TiAlSi alloy and the source internal wiring 19 made of Al or Al alloy that conducts the source contact electrode 16 No intermetallic compound is formed.
  • the source electrode having a low electric resistance can be stably maintained for a long time.
  • one type of source contact electrode 16 called a TiAlSi alloy can make ohmic contact with both the source n + SiC region 14 and the p + type region 18, the manufacturing process can be simplified.
  • advantages (improving integration, improving yield, improving quality) by improving dimensional accuracy by reducing the number of resist film formations can be obtained.
  • the n-type drain electrode 20 can also be formed of a TiAlSi alloy in parallel with the source contact electrode 16 on the same occasion. This can also simplify the manufacturing process.
  • the conductivity type is determined so that the n-channel is formed.
  • the conductivity type may be determined in reverse to the above description so that the p-channel is formed.
  • an IGBT Insulated Gate Bipolar Transistor in which the conductivity of the n + SiC substrate 11 in the MOSFET 10 is p + may be used.
  • FIG. 9 is a diagram showing a SiC MOSFET which is a semiconductor device according to the second embodiment of the present invention.
  • the difference from the first embodiment is that a barrier layer 25 is interposed between the source contact electrode 16 and the source internal wiring 19.
  • the source contact electrode 16 is formed of TiAlSi alloy
  • the source internal wiring 19 is formed of Al or Al alloy. Since both metals do not react to produce an intermetallic compound with high electrical resistance, the barrier layer 25 is less necessary to block diffusion of both elements.
  • the barrier layer 25 may be a Ti layer having a thickness of about several nm mainly for the purpose of improving the adhesion between the source contact electrode 16 and the source internal wiring 19.
  • the barrier layer 25 has a thickness of several tens to several thousand nm in order to cope with the high temperature of the use environment and prevent the reaction between the source contact electrode 16 and the source internal wiring 19 more reliably. It may be a layer of the following material.
  • the barrier layer 25 includes ⁇ titanium (Ti), tantalum (Ta), tungsten (W), niobium (Nb), vanadium (V), zirconium (Zr), titanium nitride, tantalum nitride, tungsten nitride, niobium nitride. , Vanadium nitride, zirconium nitride, titanium silicide, tantalum silicide, tungsten silicide, niobium silicide, vanadium silicide, zirconium silicide ⁇ .
  • the manufacturing method is modified as follows in the MOSFET manufacturing process of the first embodiment.
  • a resist pattern is formed to form a barrier.
  • Layer 25 is formed on source contact electrode 16.
  • the film formation method depends on the material, but in the case of metal, it is preferable to form the film by sputtering. In the case of nitride or silicide, it is preferable to use the CVD method.
  • a source internal wiring 19 can be provided so as to cover the barrier layer 25 and the interlayer insulating film 21.
  • the following advantages can be obtained by interposing the barrier layer 25 between the source contact electrode 16 and the source internal wiring 19. (1) Improvement of adhesion by using a thin Ti film or the like (2) Improvement of workability by improving etching selectivity in RIE or the like (3) Mitigation of difference in thermal expansion between source contact electrode 16 and source internal wiring 19
  • FIG. 10 is a cross-sectional view showing a junction field effect transistor JFET 30 which is a semiconductor device according to Embodiment 3 of the present invention.
  • the SiC / JFET 30 has the following epitaxial multilayer structure.
  • the first p-type layer 32 is preferably about 10 ⁇ m thick and the p-type impurity concentration is about 7.5 ⁇ 10 15 cm ⁇ 3 , for example.
  • the n-type layer 33 may have a thickness of about 0.45 ⁇ m and an n-type impurity concentration of about 2 ⁇ 10 17 cm ⁇ 3 .
  • the second p-type layer 34 is preferably about 0.25 ⁇ m thick and has a p-type impurity concentration of about 2 ⁇ 10 17 cm ⁇ 3 , for example. Regions 35, 36, and 37 that protrude from the surface 34 a of the second p-type layer 34 to the n-type layer 33 through the second p-type layer are provided. An n-type layer 33 having a sufficient thickness is interposed between the bottom tips of the protruding regions 35, 36, and 37 and the first p-type layer 32. A region protruding downward (toward the SiC substrate 31) in the central portion is a p + type gate region 36, and is electrically connected to the gate contact electrode 41 / gate internal wiring 46.
  • a gate electrode 62 is formed by the gate contact electrode 41 / gate internal wiring 46.
  • the n + drain region 37 is electrically connected to the drain contact electrode 42 / drain internal wiring 47.
  • a drain electrode 63 is formed by the drain contact electrode 42 / drain internal wiring 47.
  • the n + source region 35 is electrically connected to the source contact electrode 39 / source internal wiring 45.
  • the n-type impurity concentration is 1 ⁇ 10 20 cm ⁇ 3 , which is several orders of magnitude higher than the n-type impurity concentration of the n-type layer 33.
  • the p-type impurity concentration is 1 ⁇ 10 18 cm ⁇ 3 , which is several orders of magnitude higher than the p-type impurity concentrations of the first p-type layer 32 and the second p-type layer 34.
  • the JFET 30 has a groove 71 provided on the end side of the n + source region 35, and has a p + potential holding region 43 protruding from the bottom 71 a of the groove 71 through the n-type layer 33 and protruding from the first p-type layer 32.
  • the first p-type layer 32 having a sufficient thickness is interposed between the bottom end of the p + potential holding region 43 and the n-type substrate 31.
  • the p + potential holding region 43 is electrically connected to the potential holding contact electrode 44 / source internal wiring 45.
  • the p-type impurity concentration is 1 ⁇ 10 18 cm ⁇ 3 .
  • a source electrode 61 is formed by the source contact electrode 39, the potential holding contact electrode 44, and the source internal wiring 45. According to the structure of the source electrode 61, the n + type source region 35 and the p + type potential holding region 43 are kept at the same potential.
  • the space between the contact electrodes 44, 39, 41, and 42 is covered with an oxide film 38 to ensure insulation between the contact electrodes.
  • the space between the internal wirings 45, 46, and 47 is covered and filled with a passivation film 64, for example, a SiO 2 film, to ensure insulation.
  • the passivation film 64 not only insulates between the internal wirings 45, 46, and 47 but also insulates from the outside and protects the JFET 30 from the external environment.
  • the above contact electrodes that is, the source contact electrode 39, the potential holding region contact electrode 44, the gate contact electrode 41, and the drain contact electrode 42 are all formed of the TiAlSi alloy described above. Since the p + drain region 36 is of p conductivity type, and the n + source region 35 and the n + drain region 37 are of n conductivity type, the n type region and the p type region are made of electrodes of different materials as in the prior art. When it is formed with a very large number of man-hours. For example, when the source contact electrode 39 and the drain contact electrode 42 are formed of Ni and the gate contact electrode 41 is formed of a Ti / Al laminated body, the following problems occur.
  • the contact electrodes 39 and 42 are formed by vapor deposition or the like. Then, after removing the mask, it is necessary to form a mask for forming the gate contact electrode 41, and to form the contact electrode 41 by vapor deposition or the like. When such a manufacturing process is adopted, the number of steps increases and an alignment error occurs in mask formation twice. This causes a decrease in yield, deterioration in integration, and the like. On the other hand, as described above, all the contact electrodes 39, 41, 42, 44 can be formed of the same TiAlSi alloy. For this reason, the contact electrodes 39, 41, 42, and 44 can be collectively formed by forming the mask once.
  • the source internal wiring 45, the gate internal wiring 46, and the drain internal wiring 47 are all formed of the same Al or Al alloy. As a result, the combination of all the contact electrodes 39, 41, 42, 44 and the internal wirings 45, 46, 47 does not produce an intermetallic compound or the like that increases the electrical resistance even when used for a long time.
  • the region sandwiched between the p + -type gate region 36 and the n + -type drain region 37 has a drift region in the n-type layer 33 between the region and the first p-type layer 32. Is formed. A channel region is formed between the p + gate region 36 and the first p-type layer 32.
  • the voltage of the gate contact electrode 62 is 0 V, the reverse bias voltage is not sufficiently applied to the pn junction, the drift region and the channel region are not depleted, and the n + source region 35 and the n + drain region 37 are electrically Connected state (on state). Therefore, electrons move from the n + source region 35 toward the n + drain region 37.
  • a reverse bias voltage is sufficiently applied to the pn junction which is the interface between the p + gate region 36 and the n-type layer 33, and the depletion layer has a lower impurity concentration. It spreads over the mold layer 33. As a result, the channel region and the drift region are depleted, the n + source region 35 and the n + drain region 37 are electrically cut off, and no current flows (OFF state).
  • the JFET 30 performs current on / off control by the above-described mechanism.
  • the JFET 30 in FIG. 10 is manufactured through a known semiconductor device manufacturing process.
  • groove portion 71 has a structure that was not found in MOSFET 10 of the first embodiment, for example, a mask layer having an opening in a portion corresponding to groove portion 71 is provided on surface 34a of second p-type layer 34, and SF 6 It can be formed by dry etching using a gas. Thereafter, an n + source region or the like is formed by ion implantation.
  • n + source region 35 and n + drain region 37 are formed by forming an oxide film pattern ⁇ implanting n-type impurities as described in the first embodiment.
  • the p + gate region 36 and the p + potential holding region 43 are the same in that ion implantation is performed using the oxide film pattern as a mask, except that the kind of impurities is different. However, when the depth of the p + potential holding region 43 formed in the trench is shallower than the p + gate region 36, ion implantation is performed at different opportunities. Thereafter, the activation annealing process at about 1700 ° C. for 30 minutes in an inert atmosphere such as argon is the same as in the first and second embodiments.
  • the oxide film 38 is formed as a field oxide film by processing at 1300 ° C. for 30 minutes in an oxygen atmosphere after activation annealing.
  • a resist pattern having openings at portions corresponding to the four contact electrodes 39, 41, 42, and 44 is formed on the oxide film 38, and the resist pattern is used as a mask, and the opening position is oxidized by RIE or the like.
  • the film 38 is removed.
  • a TiAlSi mixed film is formed by mixed sputtering in which Ti, Al, and Si are simultaneously sputtered.
  • a Ti film / Al film / Si film is laminated.
  • the TiAlSi mixed film on the resist film is lifted off, and then an alloying process is performed so that the TiAlSi mixed film becomes a TiAlSi alloy.
  • heating is performed in a temperature range of 550 ° C. to 1200 ° C., preferably in a temperature range of 900 ° C. to 1100 ° C., in an inert atmosphere such as argon. For example, it is heated to 1000 ° C. and held for 10 minutes or less, for example, 2 minutes.
  • four contact electrodes 39, 41, 42, and 44 are formed which are in ohmic contact with the underlying semiconductor layer by forming the resist pattern once.
  • a source wiring 45, a gate wiring 46, and a drain wiring 47 are formed. These wirings are formed by forming a resist pattern having an opening in a portion where each wiring is to be formed and evaporating Al or an Al alloy. After depositing Al or Al alloy, the resist pattern is removed to lift off Al or Al alloy on the resist pattern. According to the above manufacturing method, the four types of contact electrodes 39, 41, 42, and 44 are all formed of a TiAlSi alloy, and the wirings 45, 46, and 47 are formed of Al or an Al alloy. For this reason, an intermetallic compound having a high electrical resistance such as NiAl 3 is not generated.
  • the present invention in a silicon carbide semiconductor device, when the electrode material is different from the material of the internal wiring, there is no risk of malfunction at the contact interface of these dissimilar metals, and high reliability (contact A semiconductor device or the like can be obtained. Moreover, since the TiAlSi alloy used for the contact electrode can make ohmic contact with both p-type SiC and n-type SiC, the number of resist pattern formations can be reduced compared to the case where the contact electrode material is changed according to the conductivity type. it can. As a result, it is possible to suppress the deterioration of dimensional accuracy accompanying the formation of the resist pattern, and to improve the dimensional accuracy and the manufacturing yield.

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Abstract

　炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性を得ることができる、半導体装置等を提供する。　炭化珪素１４,１８に接触する接触電極１６と、該接触電極と導通する配線１９とを備え、接触電極１６が、チタン、アルミニウム、および珪素を含有する合金で形成され、配線１９は、アルミニウムまたはアルミニウム合金で形成され、該配線は接触電極と接触することで該接触電極と導通をとることを特徴とする。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。より具体的には、本発明は、半導体に炭化珪素を用い、長期間、低い電気抵抗を安定して維持できる、電極および配線を備えた半導体装置およびその製造方法に関する。
　半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、炭化珪素（ＳｉＣ）の半導体装置の開発が進められている。とくに大電流のスイッチング素子には、高耐圧性および低損失性が求められる。そのため炭化珪素を用いた縦型スイッチング素子、なかでも縦型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor) やＪＦＥＴ（Junction Field Effect Transistor）の開発が進められている。
　ＳｉＣの縦型ＭＯＳＦＥＴでは、半導体、ゲート酸化膜等を含む基板材料の表面と裏面とに電極配線構造が形成される。電極の形成において、これまで膨大な使用実績のあるシリコンに比べて、ＳｉＣでは、接触抵抗を小さくできる電極材料を充分な種類見出せていない。この状況のなかで、ｎ型ＳｉＣについては、Ｎｉ（ニッケル）系の電極材料を用い、合金化熱処理（約１０００℃での熱処理）を行うことでシリサイド化したニッケルシリサイドとの接合によりオーミック接触を得ている。また、ｐ型ＳｉＣについては、Ｔｉ（チタン）／Ａｌ（アルミニウム）、またはＡｌＳｉ合金を用いることで接触抵抗を低く抑えることが可能とされている（非特許文献１）。
　大電流の制御に用いられるＳｉＣの縦型ＭＯＳＦＥＴは、ｎ型ＳｉＣのソース領域に配置されるソース電極として、Ｎｉ系またはＮｉＳｉ系材料を用いることで、オーミックコンタクトを実現する場合が多い。これは、上述の非特許文献に開示されていることと合致する。１個のチップには、ＭＯＳＦＥＴを形成する１ユニットが、多数、並列に配置され、内部配線によって、所定の電気回路が形成されている。従来のシリコン半導体装置では、たとえばＡｌをオーミック電極材料として用いると同時に内部配線としても共通に用いることが可能である。しかしながら、ＳｉＣの場合は、Ａｌをオーミック電極と内部配線を共通に用いることは、Ａｌの融点以下でＳｉＣ－Ａｌ間の良好なオーミック接触を得ることは困難であるため難しい。また、上記のＮｉ系またはＮｉＳｉ系材料は、電気抵抗がそれほど低いものではなく、また適切な線材を得ることが困難である等の理由により、内部配線に用いられない。また、Ｎｉ系材料は、上記のように、ｐ型ＳｉＣとは良好なオーミック接触が得られにくい。ＳｉＣ半導体装置の場合、内部配線には、Ａｌ系（Ａｌ、ＡｌＳｉ合金、ＡｌＳｉＣｕ合金など）材料を用いることが多い。この場合、長期間の使用において、内部配線に用いられる当該Ａｌ系材料と、電極に用いられるＮｉ系またはＮｉＳｉ系材料とで、電気抵抗の高い金属間化合物、たとえばＮｉＡｌ３などを生じる可能性がある（非特許文献２）。
谷本智、他４名、「ＳｉＣデバイスのオーミックコンタクト形成技術」、電子情報通信学会論文誌、社団法人電子情報通信学会、２００３年４月、Ｖｏｌ．Ｊ８６－Ｃ、Ｎｏ．４、ｐ３５９－３６７ 谷本智、他４名「Ａｌ配線を備えた半導体ＳｉＣ高温高信頼コンタクトの実現」、応用物理学会秋季講演大会概要集５ａ－ＺＮ－１０、２００７年９月、ｐ．４２０
　上記のように、電極材料と、内部配線の材料とが異種金属である場合、異種金属材料が接触する界面抵抗、接触部の長期間使用の耐久性などについて問題を生じる可能性がある。本発明は、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触部における不具合のおそれを無くして、長期間使用後にも高い信頼性（当初の低い電気抵抗の維持など）を得ることができる、炭化珪素の半導体装置およびその製造方法を提供することを目的とする。
　本発明の半導体装置は、接触電極と、該接触電極と導通する配線とを備える、炭化珪素の半導体装置である。この半導体装置は、接触電極が、チタン、アルミニウム、および珪素を含有する合金で形成され、炭化珪素に接触し、配線は、アルミニウムまたはアルミニウム合金で形成され、接触電極と接触することで当該接触電極と導通をとることを特徴とする。
　上記の構成によれば、チタン、アルミニウムおよび珪素を含む合金（以下、ＴｉＡｌＳｉ合金と記す）と、アルミニウムまたはアルミニウム合金（ＡｌＳｉ合金、ＡｌＳｉＣｕ合金など）とが、直接接触することで、接触電極と配線とが導通状態となる。ＴｉＡｌＳｉ合金と、Ａｌ、ＡｌＳｉ合金またはＡｌＳｉＣｕ合金とは、電気抵抗を増大させる金属間化合物を形成しにくい。炭化珪素は、耐熱性に富むことから大電流を対象にして、自己の発熱によりまたは他の要因により、高温環境下で使用される場合が多い。このため、電極材料と配線材料との組み合わせによっては、電気抵抗を増大させる金属間化合物が生じる場合があった。上記の電極材料と配線材料との組み合わせによれば、高温下で長期間使用しても、電気抵抗を増大させる金属間化合物の生成のおそれがなく、低い電気抵抗を維持し、安定して使用を続けることができる。
　ここで、ＴｉＡｌＳｉ合金は、その他にＣなど、製造途中に混入する元素を含むことができる。
　接触電極と配線とが直接接触しないように、該接触電極と該配線との間にバリア層を介在させ、配線および接触電極は、該バリア層に接触することで導通をとることができる。上記のように、上記の電極材料と、配線材料とは、電気抵抗を増大させる金属間化合物は生じにくいが、接触電極と配線との間に導電性のバリア層を介在させることで、不安定要因をさらに減少させることができる。また、密着性を向上させるＴｉ等の数ｎｍ程度の薄いバリア層を形成することで、接触電極と配線との密着性を向上させることもできる。換言すれば、密着性向上のために設けられる極薄層についても、バリア層に含めることとする。
　上記のバリア層を、｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝のうちのいずれかとすることができる。これらの材料をバリア層に用いることで、金属間化合物の生成をもたらす、電極材料または配線材料の元素の拡散をブロックする作用の他に、次の（１）～（４）のいずれかの作用を得ることができる。
（１）接触電極と配線との密着性の向上（この場合、バリア層は数ｎｍ～数十ｎｍという薄い膜厚とすることが多い）
（２）異方性エッチングの選択性の向上による加工性の向上
（３）熱膨張率の相違に起因する歪みの緩和
（４）耐エレクトロマイグレーション性の向上
　上記の接触電極は、炭化珪素にオーミック接触することができる。これによって、所定の炭化珪素領域に接触電極を、低い接触抵抗のもとで配置することができる。
　接触電極は、炭化珪素のｎ型領域およびｐ型領域の両方にオーミック接触することができる。これによって、導電型の相違する領域に応じてレジストパターンを複数回形成する工数を、１回のレジストパターンの形成で済ますことができる。このため、複数回のレジストパターンの形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
　上記の半導体装置が、接触電極がソース電極またはドレイン電極であり、該接触電極がソース電極の場合、ソース電極は、ソース領域および該ソース領域と反対導電型の反転部形成領域へのコンタクト領域の両方に接触するものであり、配線がソース内部配線またはドレイン配線であるＭＯＳＦＥＴの構成とすることができる。これによって、長期間にわたって高い信頼性を維持することができ、かつレジストパターンの形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
　半導体装置が、接触電極が、ソース電極、ゲート電極、およびドレイン電極であり、配線が、ソース配線、ゲート配線、およびドレイン配線であるＪＦＥＴの構成をとることができる。これによって、ソース、ゲートおよびドレインのすべてに、共通の接触電極材料および配線材料を用いることができる。この結果、レジストパターンを形成する工数を削減して製造コストを低減することができる。また、複数回のレジストパターン形成に起因する寸法誤差を縮小することができ、寸法精度向上、歩留まり向上などを得ることができる。
　本発明の半導体装置の製造方法は、基板を準備する工程と、基板上に、炭化珪素エピタキシャル層を形成する工程と、炭化珪素エピタキシャル層上に、チタン、アルミニウム、およびケイ素を含有する合金の電極をオーミック接触するように形成する工程と、電極に接触して、アルミニウムまたはアルミニウム合金で形成された配線を設けることを特徴とする。
　上記の方法によれば、配線と、低い接触抵抗の電極との接合部を、低い電気抵抗のまま長期間にわたって、維持することができる。すなわち、電極材料と配線材料とが反応して電気抵抗を増大させる金属間化合物の生成を防止することができる。
　電極を形成する工程では、炭化珪素エピタキシャル層上に、チタン層を形成し、次いで該チタン層上にアルミニウム層を形成し、さらに該アルミニウム層上に珪素層を形成した上で、または、チタン、アルミニウムおよび珪素の積層体、または、チタン、アルミニウムおよび珪素の混合層、を形成した上で、熱処理をして合金化することができる。これによって、炭化珪素との接触抵抗が低い電極を確実に得ることができる。
　上記の合金電極の形成の後、配線を設ける前に、合金電極に接触して、バリア層を形成する工程を備え、配線はバリア層に接触するように設けることができる。バリア層が無くても、（電極／配線）の界面抵抗を長期間にわたって充分低くすることができる。さらに上記のようにバリア層を設けることで、金属間化合物の生成をもたらす、電極材料または配線材料の元素の拡散をブロックすることができる。バリア層に、チタン、チタン窒化物等の特定の材料を用いる。これにより次の（１）～（４）のうちの少なくとも一つの作用を向上させることができる。（１）電極と配線との密着性の向上（この場合、バリア層は数ｎｍ～数十ｎｍという薄い膜厚とすることが多い）、（２）異方性エッチングの選択性の向上による加工性の向上、（３）熱膨張率の相違に起因する歪みの緩和、（４）耐エレクトロマイグレーション性の向上。
　炭化珪素エピタキシャル層の形成時や形成後、あるいは合金電極の形成前に、炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域を形成し、合金電極を、ｎ型領域およびｐ型領域の両方にオーミック接触するように形成することができる。これによって、製造工程数を削減しながら、レジストパターン形成に付随する寸法精度の劣化を回避することができる。この結果、製造コスト低減、寸法精度の向上、製造歩留まり向上などを得ることができる。
　合金電極が２つ以上あり、まず炭化珪素エピタキシャル層の形成後で、合金電極の形成前に、炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域の両方を形成する。そして次にｎ型領域にオーミック接触する第１の合金電極およびｐ型領域にオーミック接触する第２の合金電極を同じ処理機会に同じ材料で形成することができる。これによって、上記したように、製造コストを低減しながら、寸歩精度の向上、製造歩留まり向上などを得ることができる。
　本発明によれば、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性（当初の低い電気抵抗の維持など）を得ることができる、炭化珪素の半導体装置等を得ることができる。
本発明の実施の形態１における半導体装置のＭＯＳＦＥＴを示す断面図である。 図１のＭＯＳＦＥＴの製造方法のフローチャートである。 炭化珪素にオーミック接触する接触電極および配線の製造方法のフローチャートである。 図１のＭＯＳＦＥＴの製造において、ゲート酸化膜となる熱酸化膜上にゲート電極を形成した状態を示す図である。 層間絶縁膜を堆積した状態を示す図である。 レジストパターンを形成したあと、選択エッチングによってソース接触電極が形成される領域の層間絶縁膜および熱酸化膜を除去し、そのあとソース接触電極を形成した状態を示す図である。 レジストパターンを除去した後、ＳｉＣ基板の裏面にドレイン電極を形成し、そのあと、合金化処理を行った状態を示す図である。 ソース接触電極に接してソース内部配線を形成した状態を示す図である。 本発明の実施の形態２における半導体装置のＭＯＳＦＥＴを示す断面図である。 本発明の実施の形態３における半導体装置のＪＦＥＴを示す断面図である。
　１０　ＭＯＳＦＥＴ、１１　ｎ＋型ＳｉＣ基板、１１ｂ　ＳｉＣ基板裏面、１２　ｎ型ＳｉＣエピタキシャル層（ドリフト層）、１２ａ　ｎ型ＳｉＣエピタキシャル層の表面、１３　ｐボディ、１４　ｎ＋型ソース領域、１５　ゲート酸化膜、１６　ソース接触電極、１７　ゲート電極、１８　ｐ＋反転層コンタクト領域、１９　ソース内部配線、２０　ドレイン電極、２１　層間絶縁膜、２３　ＳｉＣ基板裏面の熱酸化膜、２９　パッシベーション保護膜、３０　ＪＦＥＴ、３１　ＳｉＣ基板、３２　第１のｐ型層、３３　ｎ型層、３４　第２のｐ型層、３５　ｎ＋ソース領域、３６　ｐ＋ゲート領域、３７　ｎ＋ドレイン領域、３８　酸化膜、３９　ソース接触電極、４１　ゲート接触電極、４２　ドレイン接触電極、４３　ｐ＋電位保持領域、４４　電位保持領域への接触電極、４５　ソース配線、４６　ゲート配線、４７　ドレイン配線、６１　ソース電極、６２　ゲート電極、６３　ドレイン電極、６４　パッシベーション膜、７１　溝部、７１ａ　溝部底壁、７１ｂ　溝部側壁、９１　レジストパターン、Ｒ　反転層。
（実施の形態１）
　図１は、本発明の実施の形態１における半導体装置のＭＯＳＦＥＴを示す断面図である。本実施の形態におけるＭＯＳＦＥＴは、半導体に炭化珪素（ＳｉＣ）を用いており、ｎ＋型ＳｉＣ基板１１と、その上にエピタキシャル成長されたｎ型ＳｉＣ層（ドリフト層）１２とを備える。ｎ型ＳｉＣ層（ドリフト層）１２の厚みは、たとえば１０μｍ、ｎ型不純物濃度は１×１０１６ｃｍ－３程度とするのがよい。ＳｉＣエピタキシャル層１２の表面１２ａの側に、ｐボディ１３、ｎ＋ＳｉＣのソース領域１４と、そのソース領域１４に接して設けられたｐ＋ＳｉＣ領域１８とが位置する。ｐボディ１３は、（ｎ＋ソース領域１４／ｐ＋領域１８）と、ドリフト層領域１２との間に介在する。
　ソース領域１４およびｐ＋領域１８の両方に接触するように、ソース接触電極１６が設けられる。このソース接触電極１６に接してソース内部配線１９が設けられる。ソース領域１４／ｐボディ１３を含むＳｉＣエピタキシャル層の表面１２ａの上に、ゲート酸化膜１５が位置している。このゲート酸化膜１５の上に、不純物添加された導電性を持つポリシリコンのゲート電極１７が位置し、そのゲート電極１７を層間絶縁膜２１が覆って、絶縁している。層間絶縁膜２１の上には、ソース接触電極１６と導通するソース内部配線１９が設けられている。ソース内部配線１９をパッシベーション保護膜２９が覆って、全体を保護している。後で説明するが、ゲート酸化膜１５の直下のｐボディ１３内にｎ型の反転層Ｒを形成し、または消滅して、（ソース接触電極１６－反転層Ｒ－ドリフト層領域１２－ドレイン電極２０）を経路とする大電流のオンオフを制御する。ｐボディ１３への電圧印加は、ｐ＋領域１８を通して行われる。ｐ＋領域１８は、反転層形成領域１３へのコンタクト領域とみることができる。
　ｎ＋ＳｉＣ基板１１はドレイン領域を形成しており、ｎ＋ＳｉＣ基板１１の裏面１１ｂには、ドレイン電極２０が設けられている。
[規則91に基づく訂正 17.05.2011]　
　ソース接触電極１６は、ＴｉとＡｌとＳｉとを含む合金（ＴｉＡｌＳｉ合金）によって形成される。また、ソース内部配線１９は、ＡｌまたはＡｌ合金（ＡｌＳｉ合金、ＡｌＳｉＣｕ合金など）によって形成される。従来のように、ソース接触電極１６にニッケル（Ｎｉ）を用いた場合、長時間の使用により、内部配線に通常用いられるＡｌまたはＡｌ合金中のＡｌと反応してＮｉＡｌ３などの高電気抵抗の金属間化合物を生成する危険性があった。本実施の形態におけるように、ソース接触電極１６にＴｉＡｌＳｉ合金を用いることで、ソース内部配線１９にＡｌまたはＡｌ合金を用いても、電気抵抗の高い金属間化合物を生成するおそれはない。このため、長期間、高い信頼性を維持することができる。
　ＤＭＯＳ（Double-Diffused MOSFET）構造のＭＯＳＦＥＴでは、ｎ＋ソース領域１４と、ｐボディ１３とは同電位に保つ必要がある。そのため、ソース接触電極１６に対しては、接触抵抗を低減しつつ、ｎ＋ソース領域１４およびｐ＋領域１８の両方に電気的に接続することが求められる。さらに、ＭＯＳＦＥＴ１０においては、オン抵抗を低減するために、ｎ＋ソース領域１４とソース接触電極１６との接触抵抗をできるだけ低くする要請がある。本実施の形態では、ソース接触電極１６に上述のＴｉＡｌＳｉ合金を用いて、ｎ＋ソース領域１４およびｐ＋領域１８の両方に対してオーミック接触することで、この要請を満たしている。この結果、ＭＯＳＦＥＴ１０は、レジストパターン形成回数を減らすことができ、寸法精度を向上させることができる。この結果、製造工程の簡単化、歩留まり向上、集積度の向上等を得ることができる。
　ＭＯＳＦＥＴ１０は、次のように大電流をオンオフ制御する。ゲート電極１７に閾値以下の電圧を印加した状態では、ゲート酸化膜１５の直下のｐボディ１３に反転電子は誘起されず、非導通（オフ）状態である。ゲート電極１７に閾値を超える電圧を印加してゆくと、ｐボディ１３のゲート酸化膜１５に接する部分（薄層）にｎ型の反転層Ｒが形成される。このｎ型反転層Ｒを通って、ｎ＋ソース領域１４と、ｎ型ＳｉＣドリフト層領域１２とを結ぶ電子流路が形成される。この結果、ソース－ドレイン間に大電流を流すことができる。
　図２は、本実施の形態における半導体装置のＭＯＳＦＥＴ１０の製造方法を示すフローチャートである。また、図３は、ソース接触電極１６およびソース内部配線１９の製造方法を示すフローチャートである。ｎ＋型ＳｉＣ基板１１基板の準備（工程Ｓ１）からゲート絶縁膜１５の形成（工程Ｓ７）にいたる工程は、周知の製造方法を用いて行うことができる。ｎ＋型ＳｉＣ基板１１の準備（工程Ｓ１）→ｎ＋型ＳｉＣ基板１１上へのドリフト層となるｎ型ＳｉＣエピタキシャル層１２の成膜（工程Ｓ２）→ｎ型ＳｉＣエピタキシャル層１２が形成されていた領域へのｐボディ１３の形成（工程Ｓ３）→ソース領域となるｎ＋型領域１４の形成（工程Ｓ４）→ｐ＋型領域１８の形成（工程Ｓ５）→アルゴン（Ａｒ）雰囲気で１７００℃程度に加熱し、３０分間程度保持する活性化アニール処理（工程Ｓ６）→ゲート絶縁膜（熱酸化膜）１５ａの形成（工程Ｓ７）。
　上記の熱酸化膜１５ａの形成（工程Ｓ７）の際にｎ＋型ＳｉＣ基板１１の裏面１１ｂ上に熱酸化膜２３が形成される。この熱酸化膜２３は、ｎ＋型ＳｉＣ基板１１の保護膜として機能する。
[規則91に基づく訂正 17.05.2011]　
　このあと、図４に示すように、ゲート電極１７を形成する（工程Ｓ８）。ゲート電極１７は、ポリシリコン、Ａｌなどからなり、ゲート酸化膜となる熱酸化膜１５ａを介在させて一方のソース領域１４から他方のソース領域１４上にわたって延在する。ゲート電極の素材としてポリシリコンを用いる場合、電子導電性を確保するため、Ｐなどの不純物が１×１０２０ｃｍ－３を超える高い濃度となるようにする。堆積するポリシリコン膜の厚みは５０ｎｍ程度とするのがよい。
　このあと、図５に示すように、層間絶縁膜２１を形成する（工程Ｓ９）。層間絶縁膜２１は、ゲート電極１７および酸化膜１５ａを覆うように、たとえばＣＶＤ法によって、厚み約１μｍのＳｉＯ２膜によって形成される。次いで、図６に示すように、ソース接触電極１６を形成する領域に開口部を有するレジストパターン９１を形成する。そのレジストパターン９１をマスクとして用いて、たとえばＲＩＥによって、ソース接触電極を形成する領域の層間絶縁膜２１およびゲート酸化膜１５ａを部分的に除去して、ソース接触電極を形成する部分のエピタキシャル層の表面領域を露出させる。
[規則91に基づく訂正 17.05.2011]　
　このあと、図６に示すように、ソース接触電極１６を形成する（工程Ｓ１０）。次いで、レジストパターン９１を除去すると、ソース接触電極形成時に堆積されたレジスト膜上の層はリフトオフされる。次いで、ｎ＋型ＳｉＣ基板１１の裏面１１ｂを露出させて清浄化した後、図７に示すように、ドレイン電極２０を、ソース接触電極１６と同じ材料によって形成する（工程Ｓ１１）。
　上記の両方の電極１６，２０ともに、ＴｉＡｌＳｉ合金の電極を形成する。図３は、このＴｉＡｌＳｉ合金の電極を製造するためのより詳しいフローチャートである。図３のＳ１０ａまたはＳ１１ａ～Ｓ１０ｃまたはＳ１１ｃに示すように、Ｔｉ膜、Ａｌ膜、およびＳｉ膜を、ＳｉＣエピタキシャル層１２の表面１２ａ、およびＳｉＣ基板１１の裏面１１ｂの両方の面に、上記３種類の層を上記順序で積層する。積層方法は、スパッタリング法などを用いるのがよい。次いで、たとえばソース接触電極１６を形成するときは、上述のように、レジスト膜９１を除去することで、レジスト膜上に積層されていた、Ｔｉ膜、Ａｌ膜，Ｓｉ膜を除去（リフトオフ）する。これによって、図７に示すように、ゲート酸化膜１５から露出するＳｉＣエピタキシャル層１２の表面１２ａ、およびＳｉＣ基板１１の裏面１１ｂ、の面上に、Ｔｉ膜、Ａｌ膜、Ｓｉ膜からなる３層膜が残る。
次に、Ａｒなどの不活性雰囲気中で、５５０℃～１２００℃の温度域、好ましくは９００℃～１１００℃の温度域に、１０分間以下の時間保持する。たとえば１０００℃程度に２分間程度保持する（合金化処理）。この合金化処理によって、ソース接触電極の側については、Ｔｉ膜、Ａｌ膜、Ｓｉ膜およびＳｉＣエピタキシャル層１２が合金化され、当該ソース接触電極１６が形成される（工程Ｓ１０ｄ）。また、ドレイン電極の側については、Ｔｉ膜、Ａｌ膜、Ｓｉ膜、およびＳｉＣ基板１１が合金化され、当該ドレイン電極２０が形成される（工程Ｓ１１ｄ）。図７は、合金化処理を行って、ソース接触電極１６およびドレイン電極２０を形成する材料をＴｉＡｌＳｉ合金としたあとの状態を示す。
　次いで、図８に示すように、ソース内部配線１９を形成する（工程Ｓ１２）。この場合、たとえば蒸着法によって、導電金属の、ＡｌまたはＡｌ合金のソース内部配線１９を、ＴｉＡｌＳｉ合金のソース接触電極１６上に形成する。合金化処理によってＴｉＡｌＳｉ合金は良好な導電性を有する導電体とされており、良好な導電性のＡｌまたはＡｌ合金との接触によって、低い接触抵抗の電気的接続を得ることができる。すなわち、（ＴｉＡｌＳｉ合金／ＡｌまたはＡｌ合金）の接触は、低い電気抵抗の接触を実現することができる。しかも、従来のように、ｎ型ＳｉＣ領域とオーミック接触するＮｉを、ソース接触電極の材料に用いていない。このため、ソース接触電極とソース内部配線の接触、 つまりＮｉとＡｌまたはＮｉとＡｌ合金、の接触の場合のように、使用中にＮｉＡｌ３等の高い電気抵抗を有する金属間化合物を生成しない。この結果、長期間にわたって、低い接触抵抗を維持することができるソース接触電極１６とソース内部配線１９との組み合わせを得ることができる。
　図８の状態のウエハにパッシベーション保護膜２９を堆積すると、図１の半導体装置１０を得ることができる。
　上述のように、本実施の形態におけるＳｉＣのＭＯＳＦＥＴ１０は、次の利点を有する。
（１）ＴｉＡｌＳｉ合金によるソース接触電極１６と、そのソース接触電極１６に導通をとる、ＡｌまたはＡｌ合金のソース内部配線１９との組み合わせによって、長期間使用しても、電気抵抗の増大をもたらす金属間化合物は生じない。この結果、低い電気抵抗のソース電極を長期間、安定して維持することができる。
（２）ＴｉＡｌＳｉ合金という１種類のソース接触電極１６によって、ソースｎ＋ＳｉＣ領域１４およびｐ＋型領域１８の両方にオーミック接触することができるので、製造工程を簡単化することができる。さらにレジスト膜の形成回数の減少による寸法精度の向上による利点（集積度の向上、歩留まり向上、品質向上）を得ることができる。
　ｎ型ドレイン電極２０についても、ソース接触電極１６と、同じ機会に並行して、ＴｉＡｌＳｉ合金によって形成することができる。これによる製造工程の簡単化も得ることができる。本実施の形態では、ｎチャネルが形成されるように導電型を定めたが、ｐチャネルが形成されるように導電型を上述した内容と逆に定めてもよい。また、ＭＯＳＦＥＴ１０におけるｎ＋ＳｉＣ基板１１の導電性をｐ＋としたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
（実施の形態２）
　図９は、本発明の実施の形態２における半導体装置であるＳｉＣのＭＯＳＦＥＴを示す図である。実施の形態１との相違は、ソース接触電極１６と、ソース内部配線１９との間に、バリア層２５を介在させた点にある。その他の構成は、実施の形態１と同じである。本発明においては、ソース接触電極１６はＴｉＡｌＳｉ合金で形成され、ソース内部配線１９はＡｌまたはＡｌ合金で形成される。両者の金属が反応して電気抵抗が高い金属間化合物を生成することはないので、バリア層２５は、両者の元素の拡散をブロックする必要度は小さい。このため、バリア層２５を、ソース接触電極１６およびソース内部配線１９の密着性向上を主目的として、数ｎｍ程度の厚みのＴｉ層としてもよい。また、使用環境の高温化などに対処し、ソース接触電極１６とソース内部配線１９との反応を、より確実に防止することを目的に、バリア層２５は数十ｎｍ～数千ｎｍの厚みの次の材料の層であってもよい。すなわち、
バリア層２５は｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝の少なくとも一種の層であってもよい。
　製造方法は、実施の形態１のＭＯＳＦＥＴの製造工程において、次の変形をする。ゲート電極１７の形成（工程Ｓ８）→層間絶縁膜２１の形成（工程Ｓ９）→ソース接触電極１６（およびドレイン電極２０）の形成（工程Ｓ１０、Ｓ１１）のあと、レジストパターンを形成して、バリア層２５をソース接触電極１６上に形成する。成膜法は、材料にもよるが、金属の場合はスパッタリングで成膜するのがよい。また、窒化物または珪化物の場合は、ＣＶＤ法によるのがよい。このバリア層２５の上、および層間絶縁膜２１を覆うように、ソース内部配線１９を設けることができる。
　上記したように、バリア層２５を、ソース接触電極１６とソース内部配線１９との間に介在させることで、次の利点を得ることができる。
（１）薄いＴｉ膜等を用いることで、密着性の向上
（２）ＲＩＥ等におけるエッチング選択性の向上による加工性向上
（３）ソース接触電極１６とソース内部配線１９の熱膨張差の緩和
（実施の形態３）
　図１０は、本発明の実施の形態３における半導体装置である接合型電界効果トランジスタＪＦＥＴ３０を示す断面図である。ＳｉＣ・ＪＦＥＴ３０は、次のエピタキシャル積層構造を持つ。（ｎ型基板３１／第１のｐ型層３２／ｎ型層３３／第２のｐ型層３４）
　第１のｐ型層３２は、たとえば厚み１０μｍ程度、ｐ型不純物濃度は７．５×１０１５ｃｍ－３程度とするのがよい。ｎ型層３３は、たとえば厚み０．４５μｍ程度、ｎ型不純物濃度２×１０１７ｃｍ－３程度とするのがよい。第２のｐ型層３４は、たとえば厚み０．２５μｍ程度、ｐ型不純物濃度２×１０１７ｃｍ－３程度とするのがよい。
　第２のｐ型層３４の表面３４ａから、当該第２のｐ型層を貫通して、ｎ型層３３に突き出る領域３５，３６，３７を備える。突き出た領域３５，３６，３７の底部先端と、第１のｐ型層３２との間には、十分な厚みのｎ型層３３が介在するようにする。
　中央部において下方に（ＳｉＣ基板３１に向かって）突き出る領域は、ｐ＋型ゲート領域３６であり、ゲート接触電極４１／ゲート内部配線４６と電気的に接続されている。ゲート接触電極４１／ゲート内部配線４６によってゲート電極６２が形成される。また、ｎ＋ドレイン領域３７は、ドレイン接触電極４２／ドレイン内部配線４７に電気的に接続されている。ドレイン接触電極４２／ドレイン内部配線４７によって、ドレイン電極６３が形成される。ｎ＋ソース領域３５は、ソース接触電極３９／ソース内部配線４５と電気的に接続される。
　ｎ＋ソース領域３５およびｎ＋ドレイン領域３７においては、たとえばｎ型不純物濃度１×１０２０ｃｍ－３であり、ｎ型層３３のｎ型不純物濃度よりも数オーダー高い。ｐ＋ゲート領域３６においては、たとえばｐ型不純物濃度１×１０１８ｃｍ－３であり、第１のｐ型層３２および第２のｐ型層３４のｐ型不純物濃度よりも数オーダー高い。
　また、ＪＦＥＴ３０は、ｎ＋ソース領域３５の端側に溝部７１が設けられ、溝部７１の底部７１ａからｎ型層３３を貫通して第１のｐ型層３２の突き出るｐ＋電位保持領域４３を備える。ｐ＋電位保持領域４３の底部先端とｎ型基板３１との間には、充分な厚みの第１のｐ型層３２が介在するものとする。ｐ＋電位保持領域４３は、電位保持接触電極４４／ソース内部配線４５と電気的に接続されている。ｐ＋電位保持領域４３では、たとえばｐ型不純物濃度は、１×１０１８ｃｍ－３である。ソース接触電極３９と、電位保持接触電極４４と、ソース内部配線４５とによって、ソース電極６１が形成される。このソース電極６１の構造によれば、ｎ＋型ソース領域３５と、ｐ＋型電位保持領域４３とは、同電位に保たれる。
　接触電極４４，３９，４１，４２の間は、酸化膜３８によって被覆され、接触電極間の絶縁性が確保されている。内部配線４５，４６，４７の間は、パッシベーション膜６４、たとえばＳｉＯ２膜によって被覆、充填され、絶縁性が確保されている。パッシベーション膜６４は、内部配線４５，４６，４７の間の絶縁だけでなく、外部との絶縁をし、かつＪＦＥＴ３０を外部環境から保護する。
　上記の接触電極、すなわちソース接触電極３９、電位保持領域の接触電極４４、ゲート接触電極４１、およびドレイン接触電極４２は、すべて、上述の、ＴｉＡｌＳｉ合金で形成されている。ｐ＋ドレイン領域３６はｐ導電型であり、ｎ＋ソース領域３５およびｎ＋ドレイン領域３７は、ｎ導電型であるので、従来のように、ｎ型領域とｐ型領域とを異なる材料の電極で形成する場合、非常に多くの工数を要する。たとえば、ソース接触電極３９およびドレイン接触電極４２を、Ｎｉで形成し、ゲート接触電極４１をＴｉ／Ａｌ積層体で形成する場合、以下のような問題が生じる。すなわち、ソース接触電極３９およびドレイン接触電極４２を形成するためのマスクを形成した後、これらの接触電極３９，４２を蒸着等によって形成する。その後、そのマスクを除去した上で、ゲート接触電極４１を形成するためのマスクを形成し、この接触電極４１を蒸着等によって形成する必要がある。このような製造プロセスを採用した場合、工程数が増大するとともに、二回にわたるマスク形成における位置合わせの誤差が生じる。これによって、歩留まり低下、集積度の劣化等が生じる。これに対して、上記のように、すべての接触電極３９，４１，４２，４４を同じＴｉＡｌＳｉ合金により形成することができる。このため１回のマスク形成によって一括して接触電極３９，４１，４２，４４を形成することができる。これによって、寸法精度の向上、歩留まり向上、集積度の向上などを得ることができる。
　また、ソース内部配線４５、ゲート内部配線４６、およびドレイン内部配線４７は、すべて、同一のＡｌまたはＡｌ合金で形成されている。これによって、すべての接触電極３９，４１，４２，４４と、内部配線４５，４６，４７との組み合わせにおいて、長期間使用しても、電気抵抗を増大させる金属間化合物などを生じない。
　図１０において、ｐ＋型ゲート領域３６と、ｎ＋型ドレイン領域３７とに挟まれた領域には、その領域と第１のｐ型層３２との間のｎ型層３３内に、ドリフト領域が形成される。また、ｐ＋ゲート領域３６と、第１のｐ型層３２との間は、チャネル領域となる。ゲート接触電極６２の電圧が０Ｖのとき、ｐｎ接合に逆バイアス電圧が充分かからず、ドリフト領域およびチャネル領域は空乏化されず、ｎ＋ソース領域３５と、ｎ＋ドレイン領域３７とは、電気的に接続した状態である（オン状態）。したがってｎ＋ソース領域３５からｎ＋ドレイン領域３７に向かって電子が移動する。
　ゲート接触電極４１に負電圧を印加してゆくと、ｐ＋ゲート領域３６とｎ型層３３との界面であるｐｎ接合に逆バイアス電圧が充分かかり、空乏層が、不純物濃度が低いほうのｎ型層３３に広がってゆく。この結果、チャネル領域およびドリフト領域は空乏化され、ｎ＋ソース領域３５とｎ＋ドレイン領域３７とは電気的に遮断され、電流は流れない（オフ状態）。
　ＪＦＥＴ３０は、上記の機構によって、電流のオンオフ制御を行う。
　図１０のＪＦＥＴ３０は、周知の半導体装置の製造工程を経て製造される。
　溝部７１は、実施の形態１のＭＯＳＦＥＴ１０にはなかった構造であるが、たとえば溝部７１に対応する部分に開口を有するマスク層を、第２のｐ型層３４の表面３４ａに設けて、ＳＦ６ガスを用いたドライエッチングによって形成することができる。
　このあとｎ＋ソース領域等のイオン注入による形成を行う。たとえば、ｎ＋ソース領域３５およびｎ＋ドレイン領域３７は、実施の形態１で説明したように、酸化膜パターンの形成→ｎ型不純物のイオン注入、により形成される。ｐ＋ゲート領域３６およびｐ＋電位保持領域４３についても、不純物の種類が異なるだけで、酸化膜パターンをマスクとして用いてイオン注入する点では同じである。ただし、溝部に形成されるｐ＋電位保持領域４３の深さがｐ＋ゲート領域３６よりも浅い場合には、機会を分けてイオン注入することになる。このあと、アルゴンなどの不活性雰囲気中で１７００℃×３０分間程度の活性化アニール処理を行うことは、実施の形態１，２と同様である。
　酸化膜３８は、活性化アニール処理後に、酸素雰囲気中で１３００℃×３０分間の処理により、フィールド酸化膜として形成される。
[規則91に基づく訂正 17.05.2011]　
　このあと、４つの接触電極３９，４１，４２，４４に対応する部分に開口を有するレジストパターンを酸化膜３８の上に形成して、レジストパターンをマスクとして用いて、ＲＩＥ等によって開口位置の酸化膜３８を除去する。その後、Ｔｉと、Ａｌと、Ｓｉとを同時にスパッタリングする混合スパッタリングによってＴｉＡｌＳｉ混合膜を形成する。実施の形態１、２では、Ｔｉ膜／Ａｌ膜／Ｓｉ膜を積層した。レジスト膜の除去によって、レジスト膜上のＴｉＡｌＳｉ混合膜をリフトオフし、次いで、ＴｉＡｌＳｉ混合膜をＴｉＡｌＳｉ合金とするための合金化処理を行う。合金化処理では、アルゴンなどの不活性雰囲気中で、５５０℃～１２００℃の温度域、好ましくは９００℃～１１００℃の温度域に加熱する。たとえば１０００℃に加熱して、１０分間以下、たとえば２分間保持する。上記の処理によって、１回のレジストパターンの形成によって、下地の半導体層とすべてオーミック接触する、４つの接触電極３９，４１，４２，４４が形成される。
　次いで、ソース配線４５、ゲート配線４６、ドレイン配線４７を形成する。これらの配線は、各配線を形成する部分に開口を有するレジストパターンを形成し、ＡｌまたはＡｌ合金を蒸着することで、形成する。ＡｌまたはＡｌ合金を蒸着後に、レジストパターンを除去することで、レジストパターン上のＡｌまたはＡｌ合金をリフトオフする。
　上記の製造方法によれば、４種類の接触電極３９，４１，４２，４４は、すべてＴｉＡｌＳｉ合金で形成し、配線４５，４６，４７はＡｌまたはＡｌ合金で形成する。このため、ＮｉＡｌ３のような電気抵抗が高い金属間化合物が生じることがない。
　上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
　本発明によれば、炭化珪素の半導体装置において、電極材料と、内部配線の材料とが異なるとき、これら異種金属の接触界面における不具合のおそれを無くして、長期間使用後にも高い信頼性（接触部での当初の低い電気抵抗の維持）を得ることができる、半導体装置等を得ることができる。また、接触電極に用いるＴｉＡｌＳｉ合金は、ｐ型ＳｉＣにもｎ型ＳｉＣにもオーミック接触することができるので、導電型別に接触電極材料を変える場合に比べて、レジストパターンの形成回数を減ずることができる。この結果、レジストパターンの形成に付随する寸法精度の劣化を抑制することができ、寸法精度の向上、製造歩留まりの向上等を得ることができる。

Claims (12)

  1. 　接触電極と、該接触電極と導通する配線とを備える、炭化珪素の半導体装置であって、
    　前記接触電極が、チタン、アルミニウム、および珪素を含有する合金で形成され、前記炭化珪素に接触し、
    　前記配線は、アルミニウムまたはアルミニウム合金で形成され、前記接触電極と接触することで該接触電極と前記導通をとることを特徴とする、半導体装置。
  2. 　前記接触電極と前記配線とが直接接触しないように、該接触電極と該配線との間にバリア層を介在させ、前記配線および接触電極は、該バリア層に接触することで前記導通をとることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記バリア層が、｛チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、ジルコニウム（Ｚｒ）、チタン窒化物、タンタル窒化物、タングステン窒化物、ニオブ窒化物、バナジウム窒化物、ジルコニウム窒化物、チタン珪化物、タンタル珪化物、タングステン珪化物、ニオブ珪化物、バナジウム珪化物、ジルコニウム珪化物｝のうちのいずれかであることを特徴とする、請求項２に記載の半導体装置。
  4. 　前記接触電極は、前記炭化珪素にオーミック接触することを特徴とする、請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記接触電極は、前記炭化珪素のｎ型領域およびｐ型領域の両方にオーミック接触することを特徴とする、請求項１～４のいずれか１項に記載の半導体装置。
  6. 　前記半導体装置が、ＭＯＳＦＥＴであり、前記接触電極が、ソース電極またはドレイン電極であり、該接触電極がソース電極の場合、該ソース電極は、ソース領域および該ソース領域と反対導電型の反転部形成領域へのコンタクト領域の両方に接触するものであり、前記配線が、ソース内部配線またはドレイン配線であることを特徴とする、請求項１～５のいずれか１項に記載の半導体装置。
  7. 　前記半導体装置が、ＪＦＥＴであり、前記接触電極が、ソース電極、ゲート電極、およびドレイン電極であり、前記配線が、ソース配線、ゲート配線、およびドレイン配線であることを特徴とする、請求項１～５のいずれか１項に記載の半導体装置。
  8. 　基板を準備する工程と、
    　前記基板上に、炭化珪素エピタキシャル層を形成する工程と、
    　前記炭化珪素エピタキシャル層上に、チタン、アルミニウム、およびケイ素を含有する合金の電極をオーミック接触するように形成する工程と、
    　前記電極に接触して、アルミニウムまたはアルミニウム合金の配線を設けることを特徴とする、半導体装置の製造方法。
  9. 　前記電極を形成する工程では、前記炭化珪素エピタキシャル層上に、（１）チタン層を形成し、次いで該チタン層上にアルミニウム層を形成し、さらに該アルミニウム層上に珪素層を形成した上で、または、（２）チタン、アルミニウムおよび珪素の混合層を形成した上で、熱処理をして合金化することを特徴とする、請求項８に記載の半導体装置の製造方法。
  10. 　前記合金電極の形成の後、前記配線を設ける前に、前記合金電極に接触して、バリア層を形成する工程を備え、前記配線は前記バリア層に接触するように設けることを特徴とする、請求項８または９に記載の半導体装置の製造方法。
  11. 　前記炭化珪素エピタキシャル層の形成後で、前記合金電極の形成前に、前記炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域を形成し、前記合金電極を、前記ｎ型領域およびｐ型領域の両方にオーミック接触するように形成することを特徴とする、請求項８～１０のいずれか１項に記載の半導体装置の製造方法。
  12. 　前記合金電極が２つ以上あり、前記炭化珪素エピタキシャル層の形成後で、前記合金電極の形成前に、前記炭化珪素エピタキシャル層に、該炭化珪素のｎ型領域およびｐ型領域の両方を形成し、前記ｎ型領域にオーミック接触する第１の合金電極およびｐ型領域にオーミック接触する第２の合金電極を同じ処理機会に同じ材料で形成することを特徴とする、請求項８～１０のいずれか１項に記載の半導体装置の製造方法。
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