CN102629616B - 固态成像装置、其制造方法及电子设备 - Google Patents

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Abstract

一种固态成像装置、其制造方法及电子设备。该固态成像装置，包括：层叠的半导体芯片，构造为通过将两个或更多个半导体芯片部分彼此接合获得，并且是通过至少将其中形成有像素阵列和多层配线层的第一半导体芯片部分和其中形成逻辑电路和多层配线层的第二半导体芯片部分彼此接合而获得，并且该多层配线层彼此相对且彼此电连接；以及遮光层，在该第一和第二半导体芯片部分之间的连接处附近，构造为由与该第一和第二半导体芯片部分之一或二者的连接互连线相同层的导电膜形成。该固态成像装置是背面照明固态成像装置。

Description

固态成像装置、其制造方法及电子设备
技术领域
本发明涉及固态成像装置、其制造方法及包括诸如照相机的固态成像装置的电子设备。
背景技术
对于固态成像装置，已知有CMOS(互补金属氧化物半导体)固态成像装置，这种CMOS固态成像装置广泛地应用于数字静态照相机、数字摄像机等中。近年来，作为安装在诸如配备有照相机的移动电话和个人数字助理(PDA)的移动设备中的固态成像装置，考虑到功率消耗等常常使用低电源电压的CMOS固态成像装置。
在CMOS固态成像装置中，单元像素形成有用作光电转换器的光敏二极管和多个像素晶体管。CMOS固态成像装置具有像素阵列(像素区域)以及周边电路区域，在像素区域中多个单元像素设置为二维阵列方式。多个像素晶体管由MOS晶体管形成，并且由三种晶体管(即转移晶体管、复位晶体管和放大晶体管)或四种晶体管(除上述三种晶体管外还包括选择晶体管)组成。
作为这样的CMOS固态成像装置，已经提出了各种现有技术的固态成像装置，其通过将其中形成有通过设置多个像素获得的像素阵列的半导体芯片电连接到其中形成有执行信号处理的逻辑电路的半导体芯片而构造为一个装置。例如，日本专利特开2006-49361号公报公开了一种半导体模块，其通过微型凸块将具有用于每个像素单元的微型焊盘的背面照明图像传感器芯片连接到具有信号处理电路和微型焊盘的信号处理芯片而获得。
WO2006/129762公开了一种半导体图像传感器模块，其通过堆叠包括图像传感器的第一半导体芯片、包括模拟/数字转换器阵列的第二半导体芯片和包括存储器元件阵列的第三半导体芯片获得。第一半导体芯片通过凸块作为导电连接导体连接到第二半导体芯片。第二半导体芯片通过穿透第二半导体芯片的穿透接触连接到第三半导体芯片。
发明内容
本申请提供下面的固态成像装置。具体地讲，该固态成像装置通过将包括像素阵列的半导体芯片部分和包括逻辑电路的半导体芯片部分接合而获得。该固态成像装置能够实现较高的性能，从而各半导体芯片部分可有效地发挥其性能，并且能够实现较高的批量生产和成本降低。为了制造该固态成像装置，包括像素阵列的第一半导体芯片部分和包括逻辑电路的第二半导体芯片部分(其二者是半成品状态)彼此接合。然后，第一半导体芯片部分被加工成薄膜形式，其后，像素阵列连接到逻辑电路。该连接通过形成连接互连线来建立，该连接互连线由如下成分组成：连接到第一半导体芯片部分的所需互连线的连接导体；穿透第一半导体芯片部分且连接到第二半导体芯片部分的所需互连线的穿透连接导体；以及连接两个连接导体的耦合导体。其后，通过接合获得的该部件被加工成成品状态，成为芯片，从而被构造为背面照明固态成像装置。
同样，作为用于通过将第一半导体芯片部分和第二半导体芯片部分接合而获得上述固态成像装置的新技术，设计了一种方法，其中不通过采用穿透连接导体的电连接方法建立连接，而是通过引导铜(Cu)电极到两个半导体芯片部分的表面而建立连接。
图22示出了作为该技术的一个示例的固态成像装置。本示例的背面照明CMOS固态成像装置121通过将第一半导体芯片部分122和第二半导体芯片部分123接合而构造为一个装置。在第一半导体芯片部分122中，形成由有效像素区域125和光学黑区域126组成的像素阵列124，光学黑区域126输出光学基准黑电平。在第二半导体芯片部分123中，形成用作周边电路的逻辑电路127。
在第一半导体芯片部分122中，在由硅形成且加工成薄膜形式的第一半导体基板131中形成像素阵列124，其中多个像素被二维地布置成矩阵，每个像素包括用作光电转换器的光敏二极管PD和多个像素晶体管Tr1和Tr2。在半导体基板131的前表面131a侧，形成多层配线层134，其中通过层间绝缘膜112的间隔设置由多层金属M1至M5形成的互连线133[133a至133d]和142，例如，该示例中为五层。铜(Cu)互连线用作互连线133和142。在半导体基板131的背表面侧，覆盖光学黑区域126之上区域的遮光膜136隔着绝缘膜135形成。此外，彩色滤光片138和芯片上透镜139隔着平坦化膜130形成。
在图22中，像素晶体管Tr1和Tr2示出为多个像素晶体管的代表。尽管图22示意性地示出了像素阵列124的像素，但是一个像素的细节如图23所示。在第一半导体芯片122中，光敏二极管PD形成在加工成薄膜形式的半导体基板131中。光敏二极管PD例如具有基板表面侧上的n型半导体区域135和p型半导体区域136。在构造像素的基板表面上，栅极电极137隔着栅极绝缘膜形成，并且像素晶体管Tr1和Tr2的每一个由栅极电极137和一对源极和漏极区域138形成。相邻于光敏二极管PD的像素晶体管Tr1相当于浮置扩散FD。每个单元像素由元件隔离区域139隔离。
在第一半导体芯片部分122的多层配线层134中，在对应的像素晶体管和互连线133之间以及彼此相邻的上下层的互连线133之间，经由导电通路141建立连接。此外，由第五层金属M5形成的连接互连线142形成为使接合表面面对第二半导体芯片部分123。连接互连线142经由导电通路141连接到由第四层金属M4形成的所需互连线133d。
在第二半导体芯片部分123中，用作周边电路的逻辑电路127形成在由硅形成的第二半导体基板143中用作每个芯片部分的区域中。逻辑电路127由包括CMOS晶体管的多个MOS晶体管Tr11至Tr14形成。在半导体基板143的前表面侧上，形成多层配线层147，其中通过层间绝缘膜144的间隔设置由多层金属M11至M14形成的互连线145[145a至145c]和连接互连线146，例如，该示例中的四层。铜(Cu)互连线用作互连线145。
在图22中，MOS晶体管Tr11至Tr14示出为逻辑电路127的多个MOS晶体管的代表。尽管图22示意性地示出了MOS晶体管Tr11至Tr14，但是例如MOS晶体管Tr11和Tr12的细节如图24所示。在第二半导体芯片部分123中，MOS晶体管Tr11和Tr12的每一个形成为具有在半导体基板143的前表面侧的半导体阱中的一对源极和漏极区域149和隔着栅极绝缘膜形成的栅极电极151。MOS晶体管Tr11和Tr12的每一个由元件隔离区域152隔离。
在第二半导体芯片部分123的多层配线层147中，MOS晶体管Tr11至Tr14和互连线145之间以及彼此相邻的上下层的互连线145之间，经由导电通路153建立连接。此外，由第四层金属M14形成的连接互连线146形成为使接合表面面对第一半导体芯片部分122。连接互连线146经由导电通路153连接到由第三层金属M13形成的所需互连线145c。
第一半导体芯片部分122和第二半导体芯片部分123彼此电连接，连接的方式为它们各自的多层配线层134和147彼此相对，并且面对接合表面的连接互连线142和146彼此直接接合。接合处附近的绝缘膜154由Cu扩散阻挡绝缘膜形成，用于防止Cu互连线的Cu扩散。
这样，在上述的固态成像装置121中，由于逻辑电路127中的MOS晶体管的热载流子引起的光发射入射在像素阵列侧，该光入射导致暗电流和随机噪声。因此，遮光层需要提供在其中形成像素阵列的第一半导体芯片部分122和其中形成逻辑电路的第二半导体芯片部分123之间。在图22中，在第一半导体芯片部分122的多层配线层134中，遮光层155与互连线133分开形成。
为了在第一和第二半导体芯片部分122和123之间形成遮光层155，必须形成遮光层155，并且在第一和第二半导体芯片部分之间执行电隔离和配线的互连线形成，从而步骤数变得较多。此外，遮光层155需要具有足够大的膜厚度以使光衰减。该遮光层155的存在增加了通过接合第一和第二半导体芯片部分122和123获得的整个半导体芯片的厚度，并且延长了电互连线形成的距离。这增加了互连线形成的技术难度，并且导致诸如降低固态成像装置制造产率的问题。
本发明考虑到上述情形提出，并且提供固态成像装置及其制造方法，以抑制整个半导体芯片的厚度，抑制来自晶体管的热载流子引起的光发射的负面影响，并且使得步骤数减少。
本发明还提供可应用于例如包括这样的固态成像装置的照相机的电子设备。
根据本发明的一个实施例，所提供的固态成像装置包括：层叠的半导体芯片，构造为通过将两个或更多个半导体芯片部分彼此接合而获得，并且是通过至少将其中形成有像素阵列和多层配线层的第一半导体芯片部分和其中形成有逻辑电路和多层配线层的第二半导体芯片部分彼此接合而获得，并且该多层配线层彼此相对且彼此电连接；以及遮光层，在该第一和第二半导体芯片部分之间的接合处附近，构造为由与该第一和第二半导体芯片部分之一或二者的连接互连线的层相同层的导电膜形成。该固态成像装置构造为背面照明固态成像装置。
在根据本发明实施例的固态成像装置中，在第一和第二半导体芯片部分之间的接合处附近，遮光层由与第一和第二半导体芯片部分之一或二者的连接互连线的层相同层的导电膜形成。因此，来自逻辑电路的晶体管的热载流子引起的发射光被遮光膜阻挡，并且抑制了其入射在像素阵列侧上。此外，接合后的整个半导体芯片的厚度也得到抑制。
根据本发明的另一个实施例，提供固态成像装置的制造方法。该方法包括：在第一半导体晶片中用作第一半导体芯片部分的区域中至少形成像素阵列和多层配线层；在第二半导体晶片中用作第二半导体芯片部分的区域中至少形成逻辑电路和多层配线层。该方法还包括在该第一半导体晶片和该第二半导体晶片之一或二者的该多层配线层中由与连接互连线的层相同层的导电膜形成遮光层。该方法还包括：以该第一半导体晶片和该第二半导体晶片的该多层配线层彼此相对且两个晶片的互连线彼此电连接的方式，将至少包括该第一和第二半导体晶片的两个或更多个半导体晶片接合；将该第一半导体晶片加工成薄膜形式；以及将该接合的半导体晶片加工成芯片。
在根据本发明实施例的固态成像装置的制造方法中，由与连接互连线的层相同层的导电膜形成的遮光层形成在第一半导体晶片和第二半导体晶片之一或二者的多层配线层中。此外，第一和第二半导体晶片彼此接合，使它们各自的多层配线层彼此相对，并且两个晶片的互连线彼此电连接。这能使制造的固态成像装置具有下面的特征。具体地讲，抑制了接合后的整个半导体芯片的厚度。另外，来自逻辑电路的晶体管的热载流子引起的发射光被遮光层阻挡，并且抑制了其入射在像素阵列侧。
根据本发明的进一步的实施例，提供电子设备，该电子设备包括固态成像装置、引导入射光到固态成像装置的光电转换器的光学系统以及处理固态成像装置的输出信号的信号处理电路。该固态成像装置由根据本发明的上述实施例的固态成像装置构造。
根据本发明实施例的电子设备包括具有如上所述构造的固态成像装置作为其固态成像装置。因此，在固态成像装置中，抑制了接合后的整个半导体芯片的厚度。另外，来自逻辑电路的晶体管的热载流子引起的发射光被遮光层阻挡，并且抑制了其入射在像素阵列侧上。
根据本发明实施例的固态成像装置及其制造方法可抑制整个半导体芯片的厚度，并且抑制来自晶体管的热载流子引起的光发射的负面影响。此外，它们能够减少制造步骤数。
根据本发明实施例的电子设备包括基于接合芯片的固态成像装置，其中抑制了来自晶体管的热载流子引起的光发射的负面影响。这可提供诸如高质量照相机的电子设备。
附图说明
图1是示出应用于本发明实施例的CMOS固态成像装置的一个示例的示意性构造图；
图2A至2C是根据本发明实施例的固态成像装置和根据现有技术示例的固态成像装置的示意图；
图3是示出根据本发明第一实施例的固态成像装置的主要部分的示意性构造图；
图4是图3中第一半导体芯片部分的主要部分的放大构造图；
图5是图3中第二半导体芯片部分的主要部分的放大构造图；
图6是图3中接合部分的主要部分的放大构造图；
图7A至7C是示出第一实施例中的遮光层的构造图；
图8是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第一示意图)；
图9是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第二示意图)；
图10是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第三示意图)；
图11是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第四示意图)；
图12是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第五示意图)；
图13是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第六示意图)；
图14是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第七示意图)；
图15是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第八示意图)；
图16是示出根据第一实施例的固态成像装置的制造方法示例的制造工艺图(第九示意图)；
图17是用于说明本发明实施例的图线，并且示出了关于指定膜厚度的光透射率与波长的关系；
图18是用于说明本发明实施例的图线，并且示出了关于指定波长光透射率与金属膜的膜厚度的关系；
图19A至19C是示出根据实施例的遮光层的修改示例的构造示意图；
图20是示出根据本发明第二实施例的固态成像装置的主要部分的示意性构造图；
图21是根据本发明第三实施例的电子设备的示意性构造图；
图22是根据现有技术示例的固态成像装置的主要部分的示意性构造图；
图23是示出图22中的第一半导体芯片部分的主要部分的放大构造图；以及
图24是示出图22中的第二半导体芯片部分的主要部分的放大构造图。
具体实施方式
下面，将描述执行本发明技术的方式(在下文，称为实施例)。描述的顺序如下。
1.CMOS固态成像装置的示意性构造示例
2.第一实施例(固态成像装置的构造示例及其制造方法示例)
3.第二实施例(固态成像装置的构造示例及其制造方法示例)
4.第三实施例(电子设备的构造示例)
<1.CMOS固态成像装置的示意性构造示例>
图1示出了应用于本发明一个实施例的半导体装置的CMOS固态成像装置的示意性构造。该CMOS固态成像装置应用于各实施例的固态成像装置。如图1所示，本示例的固态成像装置1具有在诸如硅基板的半导体基板11之上的像素阵列(所谓的像素区域)3和周边电路部分，在像素区域中多个像素2规则地设置为二维阵列方式，每个像素包括光电转换器。像素2例如具有用作光电转换器的光敏二极管和多个像素晶体管(所谓的MOS(金属氧化物半导体)晶体管)。多个像素晶体管例如可由三种晶体管构造(即转移晶体管、复位晶体管和放大晶体管)。作为选择，还可增加选择晶体管以由四种晶体管构造像素晶体管。单元像素的等效电路类似于常规电路，因此省略了其详细描述。像素2可构造为一个单元像素。像素2也可具有共享的像素结构。该像素共享结构由多个光敏二极管、多个转移晶体管、共享的一个浮置扩散以及共享的各其它像素晶体管组成。就是说，在共享像素中，多个单元像素的光敏二极管和转移晶体管共享各一个其它像素晶体管。
周边电路部分具有垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7和控制电路8等。
控制电路8接收输入时钟和数据以制定运行模式等，并且输出固态成像装置的内部信息的数据等。具体地讲，控制电路8根据垂直同步信号、水平同步信号和主时钟产生时钟信号以及用作垂直驱动电路4、列信号处理电路5和水平驱动电路6等运行基础的控制信号。控制电路8将这些信号输入到垂直驱动电路4、列信号处理电路5以及水平驱动电路6等。
垂直驱动电路4例如以移位寄存器构造。垂直驱动电路4选择像素驱动互连线，并且提供用于驱动像素的脉冲到所选像素驱动互连线以逐行驱动像素。具体地讲，垂直驱动电路4在竖直方向上顺次逐行执行像素阵列3的各像素2的选择扫描，并且将像素信号经由垂直信号线9提供到列信号处理电路5，该像素信号基于根据例如用作每个像素2的光电转换器的光敏二极管中接收光的量产生的信号电荷。
列信号处理电路5例如为每个列的像素2设置，并且在每个像素列的基础上执行信号处理，例如，从像素2输出的信号的噪声去除。具体地讲，列信号处理电路5执行信号处理，例如，去除像素2特有的固定图案噪声的CDS(相关双取样)、信号放大和AD(模拟-数字)转换。在列信号处理电路5的输出阶段上，水平选择开关(未示出)提供为连接到水平信号线10。
水平驱动电路6例如以移位寄存器构造。水平驱动电路6顺序输出水平扫描脉冲，因此进而选择每个列信号处理电路5，并且使像素信号从每个列信号处理电路5输出到水平信号线10。
输出电路7为从列信号处理电路5的每一个通过水平信号线10顺序提供的信号执行信号处理，并且输出所产生的信号。例如，输出电路7在某些情况下仅执行缓冲，并且在其它情况下执行黑电平调整、列变化纠正、各种数字信号处理等。输入/输出端子12与外部交换信号。
图2A至2C示出了现有技术的CMOS固态成像装置和根据本发明实施例的CMOS固态成像装置的基本示意性构造。如图2A所示，现有技术的CMOS固态成像装置161通过安装像素阵列163、控制电路164和用于信号处理的逻辑电路165在一个半导体芯片162中而构造。通常，图像传感器166由像素阵列163和控制电路164构成。相反，如图2B所示，在根据本发明一个实施例的CMOS固态成像装置20中，像素阵列23和控制电路24安装在第一半导体芯片部分22中，并且包括用于信号处理的信号处理电路的逻辑电路25安装在第二半导体芯片部分26中。第一和第二半导体芯片部分22和26彼此电连接，以构造作为一个半导体芯片的CMOS固态成像装置20。如图2C所示，在根据本发明另一个实施例的CMOS固态成像装置21中，像素阵列23安装在第一半导体芯片部分22中，并且控制电路24和包括信号处理电路的逻辑电路25安装在第二半导体芯片部分26中。第一和第二半导体芯片部分22和26彼此电连接，以构造作为一个半导体芯片的CMOS固态成像装置21。
根据CMOS固态成像装置的构造也可通过彼此接合三个或更多个半导体芯片部分构造CMOS固态成像装置，尽管附图中未示出。例如，除了上述的第一和第二半导体芯片部分外，也可通过增加包括存储元件阵列的半导体芯片部分和包括另一个电路元件的半导体芯片部分等，并且将三个或更多个半导体芯片部分彼此接合来构造作为一个芯片的CMOS固态成像装置。
<2.第一实施例>
[固态成像装置的构造示例]
图3示出了根据本发明一个实施例的固态成像装置，具体地讲为根据本发明第一实施例的背面照明CMOS固态成像装置。根据第一实施例的固态成像装置31具有层叠的半导体芯片32，其通过将其中形成像素阵列23和控制电路24的第一半导体芯片部分22和其中形成逻辑电路25的第二半导体芯片部分26接合而获得，类似于图2B所示。第一半导体芯片部分22接合到第二半导体芯片部分26，接合方式为稍后描述的它们各自的多层配线层彼此相对，并且连接用的互连线彼此直接接合。
在第一半导体芯片部分22中，由加工成薄膜形式的硅形成的第一半导体基板33中形成像素阵列160，其中每一个都包括用作光电转换器的光敏二极管PD和多个像素晶体管Tr1和Tr2的多个像素二维地设置为矩阵。此外，构造控制电路24的多个MOS晶体管形成在半导体基板33上，尽管附图中未示出。在半导体基板33的前表面33a侧上，形成多层配线层37，其中，互连线35[35a至35d]和36由多层的金属M1至M5形成，例如在该示例中为五层，且由层间绝缘膜34间隔着设置。由双镶嵌法(dual damascenemethod)形成的铜(Cu)互连线用作互连线35和36。在半导体基板33的背表面侧，覆盖光学黑区域41之上区域的遮光膜39隔着绝缘膜38形成。此外，彩色滤光片44和芯片上透镜45隔着平坦化膜43形成在有效像素区域42之上。也可在光学黑色区域41之上形成芯片上透镜45。
在图3中，像素晶体管Tr1和Tr2示出为多个像素晶体管的代表。尽管图3示意性地示出了像素阵列160的像素，但是一个像素的细节如图4所示。在第一半导体芯片22中，光敏二极管PD形成在加工成薄膜形式的半导体基板33中。光敏二极管PD例如具有在基板表面侧的n型半导体区域46和p型半导体区域47。在构成像素的基板表面之上，栅极电极48的每一个都隔着栅极绝缘膜形成，并且像素晶体管Tr1和Tr2的每一个都由栅极电极48和一对源极和漏极区域49形成。相邻于光敏二极管PD的像素晶体管Tr1相当于浮置扩散FD。每个单元像素由元件隔离区域51隔离。元件隔离区域51形成为浅沟槽隔离(STI)结构，例如，通过在基板中形成的沟槽中埋设诸如SiO2膜的绝缘膜而获得。
在第一半导体芯片部分22的多层配线层37中，在对应的像素晶体管和互连线35之间以及彼此相邻的上下层的互连线35之间经由导电通路52建立连接。此外，由第五层金属M5形成的连接互连线36形成为使接合表面40面对第二半导体芯片部分26。连接互连线36经由导电通路52连接到由第四层金属M4形成的所需的互连线35d。
在第二半导体芯片部分26中，用作周边电路的逻辑电路55形成在由硅形成的第二半导体基板54中用作每个芯片部分的区域中。逻辑电路55由包括CMOS晶体管的多个MOS晶体管Tr11至Tr14形成。在半导体基板54的前表面侧之上，形成多层配线层59，其中，互连线57[57a至57c]和58由多层金属M11至M14形成，例如，在该示例中为四层，通过层间绝缘膜56间隔着设置。通过双镶嵌法形成的铜(Cu)互连线用作互连线57和58。
在图3中，MOS晶体管Tr11至Tr14示出为逻辑电路55的多个MOS晶体管的代表。尽管图3示意性地示出了MOS晶体管Tr11至Tr14，但是诸如MOS晶体管Tr11和Tr12的细节如图5所示。在第二半导体芯片部分26中，MOS晶体管Tr11和Tr12的每一个都形成为在半导体基板54的前表面侧上的半导体阱区具有一对源极和漏极区域61和栅极电极62，栅极电极隔着栅极绝缘膜形成。MOS晶体管Tr11和Tr12的每一个都由元件隔离区域63隔离，元件隔离区域63例如具有STI结构。
在第二半导体芯片部分26的多层配线层59中，在MOS晶体管Tr11至Tr14和互连线57之间以及彼此相邻的上下层的互连线57之间通过导电通路64建立连接。此外，由第四层金属M14形成的连接互连线58形成为使接合表面40面对第一半导体芯片部分22。连接互连线58经由导电通路64连接到由第三层金属M13形成的所需的互连线57c。
第一半导体芯片部分22和第二半导体芯片部分26彼此电连接，连接方式为它们各自的多层配线层37和59彼此相对，并且面对接合表面40的连接互连线36和58彼此直接连接。如稍后描述的制造方法所示，接合处附近的层间绝缘膜66由用于防止Cu互连线的Cu扩散的Cu扩散阻挡绝缘膜和没有Cu扩散阻挡特征的绝缘膜的组合形成。由Cu互连线形成的连接互连线36和58之间的直接接合通过热扩散接合执行。既没有连接互连线36也没有连接互连线58存在的接合表面上的绝缘膜66之间的接合通过等离子体接合或粘合剂执行。
在本实施例中，特别是如图3和图6(主要部分的放大图)所示，在第一和第二半导体芯片部分22和26之间的接合处附近，形成由与连接互连线的层相同层的导电膜形成的遮光层68。本实施例的遮光层68由遮光部件71和遮光部件72形成，遮光部件71由与第一半导体芯片部分22的连接互连线36相同层的金属M5形成，遮光部件72由与第二半导体芯片部分26的连接互连线58相同层的金属M14形成。在此情况下，如图7A至7C所示，遮光部件71或72的任何一个，即本示例中的遮光部件71，形成为从上面看(见图7A)垂直和水平方向上以预定的节距具有多个孔73的形状。此外，其它遮光部件72形成为点的形状，从上面看(见图7B)覆盖遮光部件71的孔73。遮光层68构造为使遮光部件71和72二者彼此交叠，以从上面(见图7C)看均匀地覆盖表面。
遮光部件71和覆盖遮光部件71的孔73的遮光部件72形成为彼此部分地交叠。当连接互连线36和58彼此直接接合时，遮光部件71和遮光部件72在同时交叠的部分彼此直接接合。作为遮光部件71的孔73的形状，各种形状都是可能的。在附图中，孔73的每一个都形成为矩形形状。点形式的遮光部件72具有覆盖孔73的形状。在附图中，遮光部件72的每个点都形成为矩形形状，具有略大于孔73的对应一个的面积。优选地，固定的电位(例如，接地电位)施加到遮光层68，从而遮光层68就电位而言是稳定的。
[固态成像装置的制造方法示例]
图8至16示出了根据第一实施例的固态成像装置31的制造方法示例。图8至10示出了用于具有像素阵列的第一半导体芯片部分的步骤。图11至13示出了用于具有逻辑电路的第二半导体芯片部分的步骤。图14至16示出了接合和后续处理的步骤。
首先，如图8所示，半导体阱区30形成在第一半导体晶片(在下文，称为半导体基板)33中用作每个芯片部分的区域中，第一半导体晶片33例如由硅形成，并且用作各像素的光电转换器的光敏二极管PD形成在该半导体阱区30中。元件隔离区域51(见图4)可首先形成，尽管附图中未示出。每个光敏二极管PD形成为在半导体阱区30的深度方向上延伸。光敏二极管PD形成在构成像素阵列160的有效像素区域42和光学黑色区域41中。
此外，构成各像素的多个像素晶体管形成在半导体阱区30的前表面侧上。像素晶体管例如可由转移晶体管、复位晶体管、放大晶体管和选择晶体管构成。这里，像素晶体管Tr1和Tr2示出为如上所述的代表。尽管附图中未示出，像素晶体管Tr1和Tr2的每一个都具有一对源极和漏极区域和栅极电极，栅极电极隔着栅极绝缘膜形成。
在半导体基板33的前表面侧之上，通过层间绝缘膜34的间隔形成由多层金属M1至M4形成的互连线35[35a、35b、35c和35d](即在本示例中的四层)，并且包括导电通路52。互连线35可由双镶嵌法形成。具体地讲，通过通路第一工艺形成的连接孔和互连线沟槽同时形成在层间绝缘膜34中，并且形成用于防止Cu扩散的Cu扩散阻挡金属膜和Cu种子膜(seed film)。其后，通过电镀法埋设Cu材料层。Cu扩散阻挡金属膜的示例包括Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN膜以及包含这些材料的合金膜。随后，多余的Cu材料层通过化学机械抛光(CMP)方法去除，从而形成具有平坦导电通路的Cu互连单片电路。其后，沉积Cu扩散阻挡绝缘膜，尽管附图中未示出。作为Cu扩散阻挡绝缘膜，例如，可采用SiN、SiC、SiCN或SiON的绝缘膜或作为树脂的苯并环丁烯(BCB：粘合剂)。通过重复该步骤，形成由四层金属M1至M4形成的互连线35a至35d。
接下来，如图9所示，顺序形成没有Cu扩散阻挡特征的第一绝缘膜76、没有Cu扩散阻挡特征的第二绝缘膜77以及Cu扩散阻挡绝缘膜75。第一绝缘膜76和第二绝缘膜77由SiO2膜、SiCOH膜等形成。作为Cu扩散阻挡绝缘膜75，例如，如上所述可采用SiN、SiC、SiCN或SiON的绝缘膜或作为树脂的苯并环丁烯(BCB：粘合剂)。Cu扩散阻挡绝缘膜75、第一绝缘膜76和第二绝缘膜77相当于层间绝缘膜34。随后，最外层的Cu扩散阻挡绝缘膜75、第二绝缘膜77和第一绝缘膜76图案化为通过采用光刻和蚀刻技术的通路第一工艺选择性打开通路孔80。其后，第二绝缘膜77图案化为选择性形成孔78和79。就是说，膜被图案化为在对应于要形成的遮光部件71的部分(除了孔73的部分)具有孔78，在对应于要形成的连接互连线36的部分具有孔79，并且具有通路孔80。
接下来，如图10所示，具有孔73的遮光部件71、连接到互连线35d的导电通路52以及连接互连线36通过使用如上所述的双镶嵌法在孔78和79以及通路孔80中埋设Cu材料形成。遮光部件71和连接互连线36由第五层金属M5形成。因此，多层配线层37由层间绝缘膜34、Cu扩散阻挡绝缘膜75、第一绝缘膜76和第二绝缘膜77以及由金属M1至M5形成的互连线35a至35d、连接互连线36、遮光部件71形成。优选地，由连接到连接互连线36的第四层金属M4形成的互连线35d1形成为足以延伸到遮光部件71的侧部，并且具有与遮光部件71交叠的区域，从而从逻辑电路侧发射的光可被防止泄漏到光敏二极管PD侧。
遮光部件71形成为具有孔73的图案的原因如下。如果遮光部件71中的Cu图案的面积设定为很大，则由于化学机械抛光(CMP)中凹下而产生凹陷。因此，基板之间的接合中产生间隙且没有获得有效的粘结。作为选择，如果用于紧密粘合的压力设定为很高以防止产生间隙，则由于应变引起的基板之间的错位变得很大，并且图案之间的对准变得困难。因此，孔73提供为限制遮光部件71的面积，从而可防止凹陷的产生。
遮光部件71与第二半导体芯片部分侧的接合表面中不存在Cu膜的表面直接接触。因此，在第一半导体芯片部分中，Cu扩散阻挡绝缘膜75作为面对接合表面的层间绝缘膜是合适的。
同样，如图11所示，在例如由硅形成的第二半导体晶片(在下文，称为半导体基板)54中，半导体阱区50形成在用作每个芯片部分的区域中。构成逻辑电路55的多个MOS晶体管Tr11至Tr14形成在该半导体阱区50中。这里，MOS晶体管Tr11至Tr14表示为如上所述的代表。元件隔离区域63(见图5)可首先形成，尽管附图中未示出。
在半导体基板54的前表面侧上，通过层间绝缘膜56的间隔，形成由多层金属M11至M13形成的互连线57[57a、57b和57c](即在本示例中的三层)，且包括导电通路64。互连线57可通过双镶嵌法形成。具体地讲，通过通路第一工艺形成的连接孔和互连线沟槽同时形成在层间绝缘膜56中，并且形成用于防止Cu扩散的Cu扩散阻挡金属膜和Cu种子膜。其后，通过电镀法埋设Cu材料层。Cu扩散阻挡金属膜的示例包括Ta、TaN、Ti、TiN、W、WN、Ru、TiZrN膜以及包含这些材料的合金膜。随后，通过化学机械抛光(CMP)去除多余的Cu材料层，从而形成具有平坦化导电通路的Cu互连单片电路。其后，沉积Cu扩散阻挡绝缘膜，尽管附图中未示出。作为Cu扩散阻挡绝缘膜，例如，可采用SiN、SiC、SiCN或SiON的绝缘膜或作为树脂的苯并环丁烯(BCB：粘合剂)。通过重复该步骤，形成由三层金属M11至M13形成的互连线57a至57c。
接下来，如图12所示，顺序形成没有Cu扩散阻挡特征的第一绝缘膜82、没有Cu扩散阻挡特征的第二绝缘膜83以及Cu扩散阻挡绝缘膜81。第一绝缘膜82和第二绝缘膜83由SiO2膜、SiCOH膜等形成。作为Cu扩散阻挡绝缘膜81，例如，可如上所述采用SiN、SiC、SiCN或SiON的绝缘膜或作为树脂的苯并环丁烯(BCB：粘合剂)。Cu扩散阻挡绝缘膜81、第一绝缘膜82和第二绝缘膜83相当于层间绝缘膜56。随后，最外层的Cu扩散阻挡绝缘膜81、第二绝缘膜83和第一绝缘膜82通过采用光刻和蚀刻技术的通路第一工艺图案化为选择性地打开通路孔86。其后，第二绝缘膜83图案化为选择性地形成孔84和85。孔84形成在覆盖第一半导体芯片侧的遮光部件71的孔73的位置。优选地，该孔84形成为具有覆盖遮光部件71的孔73并且与遮光部件71部分地重叠的大小，从而稍后在第一半导体基板接合到第二半导体基板时，可防止由于接合错位引起的光泄漏。
就是说，该膜图案化为在对应于要形成遮光部件72的部分处具有孔84，在对应于要形成连接互连线58的部分处具有孔85，并且具有通路孔86。
接下来，如图13所示，具有点形状的遮光部件72、连接到互连线57c的导电通路64和连接互连线58通过采用如上所述的双镶嵌法在孔84和85以及通路孔86中埋设Cu材料形成。遮光部件72和连接互连线58由第四层金属M14形成。因此，多层配线层59由层间绝缘膜56、Cu扩散阻挡绝缘膜81、第一绝缘膜82、第二绝缘膜83以及由金属M11至M14形成的互连线57a至57c、连接互连线58、遮光部件72形成。
接下来，如图14所示，第一半导体基板33接合到第二半导体基板54，接合方式为它们各自的多层配线层彼此相对，并且连接互连线36和58二者彼此直接接触且电连接。就是说，第一和第二半导体基板33和54彼此物理连接且电连接。此时，遮光部件71和遮光部件72也在交叠部分处彼此直接连接。具体地讲，连接互连线36和58之间以及遮光部件71和72之间的热扩散接合通过热处理实现。此时的热处理温度可设定到约100℃至500℃。此外，作为层间绝缘膜的绝缘膜经受表面处理，并且通过等离子体接合或粘合剂彼此接合。连接互连线36和58以及遮光部件71和72的Cu表面易于氧化。也可以在连接前执行还原处理以去除Cu表面上的氧化膜。还原处理例如可通过氢气、氢和氩的混合气体、氢等离子体、氨等离子体或氩等离子体等执行。
接下来，如图15所示，第一半导体基板33通过CMP法等从背表面侧研磨并抛光以加工成薄膜形式，使光敏二极管PD留下所希望的膜厚度。
接下来，如图16所示，覆盖光敏二极管PD之上对应于光学黑区域41的区域的遮光膜39隔着绝缘膜38形成在加工成薄膜形式的基板的表面之上。此外，彩色滤光片44和芯片上透镜45隔着平坦化膜43形成在对应于有效像素区域42的光敏二极管PD之上。
随后，执行分割接合的第一和第二半导体基板33和54为各自芯片的切片工艺，从而获得如图3所示的所希望的固态成像装置31。
作为用作遮光部件71和72、连接互连线36和58以及它们相同层的互连线的金属M5和M14，具有高导电性和高挡光能力的材料且易于接合的材料是优选的。作为具有这样特性的材料，除了Cu，可采用诸如Al、W、Ti、Ta、Mo或Ru的单一材料或合金。
优选地，根据涉及光发射的第二半导体芯片部分26侧上的光波长决定遮光层68的膜厚度，即本示例中的遮光部件71和72的膜厚度。在本实施例中，应当阻挡从第二半导体芯片部分26的MOS晶体管的热载流子发射的光。因此，遮光层的厚度应当考虑具有约1μm波长的光设计。例如，遮光层68的膜厚度以及遮光部件71和72的膜厚度可设定为约50nm至800nm。
图17示出了在指定的膜厚度处关于Cu、Ta、Ti、Ru、W和AlSi的透射率与光波长的关系。曲线a1对应于具有50nm膜厚度的Cu膜。曲线b1对应于具有50nm膜厚度的Ta膜。曲线c1对应于具有50nm膜厚度的Ti膜。曲线d1对应于具有62nm膜厚度的Ru膜。曲线e1对应于具有60nm膜厚度的W膜。曲线f1对应于具有60nm膜厚度的AlSi膜。根据图17的图线，可选择适合于阻挡具有300nm至1μm波长光的金属膜。
图18示出了在指定的光波长处关于Cu、Ta、Ti、Ru和W的透射率与膜厚度的关系。直线a2示出了在575nm波长处Cu膜的特征。直线b2示出了在700nm的波长处Ta膜的特征。直线c2示出了在700nm波长处Ti膜的特征。点d2示出了在700nm的波长处Ru膜的特征。直线e2示出了在700nm的波长处W膜的特征。根据图18的图线，可选择获得所希望挡光率的各金属膜的膜厚度。还是在阻挡由于来自晶体管的热载流子引起的接近1μm波长发射光的情况下，膜厚度可通过类似的方法选择。
在根据第一实施例的固态成像装置31及其制造方法中，由与连接互连线36和58相同的层的金属M5和M14形成的遮光层68形成在第一半导体芯片部分22和第二半导体芯片部分26之间的接合处附近。该遮光层68可抑制来自第二半导体芯片部分26的逻辑电路55的MOS晶体管的热载流子引起的发射光入射在第一半导体芯片部分22的像素阵列上。因此，抑制了由于热载流子引起的光发射的负面影响，因此可抑制暗电流和随机噪声。
因为遮光层68由与连接互连线36和58相同层的金属M5和M14形成，所以整个接合的半导体芯片的厚度可设定为小于图22的现有技术示例的厚度，并且还可减小固态成像装置31的厚度。这可提供具有更少暗电流和随机噪声的固态成像装置，而不增加整个半导体芯片的厚度。
在第一半导体芯片部分22中，由通过导电通路52连接到连接互连线36的金属M4形成的互连线35d1形成为延伸到遮光部件71的侧部，并且与遮光部件71交叠。这可防止从第二半导体芯片部分26发射的光通过间隙泄漏到像素阵列。
在该制造方法中，互连线、连接互连线和遮光层可同时形成。因此，实现了制造步骤数的减少、掩模步骤的减少以及材料成本的减少，并且可以低成本制造具有更少暗电流和随机噪声的固态成像装置。在图9的步骤中的通路孔80的形成中，因为该通路孔的开口率(aspect ratio)低于图22的现有技术示例的开口率，所以通路孔80可易于形成。
在第一半导体基板33和第二半导体基板54之间的接合中，所谓的金属间接合，例如，连接互连线之间的接合以及遮光部件之间的接合，以高面积比获得。因此，实现很高的接合强度，并且抑制由于膜分开引起的异常。因此，可以高产率制造固态成像装置。
具有大面积的金属层，即连接互连线36和58和遮光层68，存在于第一和第二半导体芯片部分22和26之间。因此，可消散来自逻辑电路55的热辐射，并且可抑制像素阵列侧的温度升高。因此，能够提供免于特性变坏的固态成像装置，特性变坏例如为运行温度升高时的像素阵列的暗电流。
遮光层68由一侧具有孔73的遮光部件71和另一侧具有覆盖孔73的点形状的遮光部件72形成。由于该特征，遮光部件71和72的面积可设定为小的。因此，在遮光部件的形成中不产生由于化学机械抛光(CMP)引起的凹陷，这在半导体芯片部分22和26之间提供良好的接合。
[遮光层的修改示例]
作为第一半导体芯片部分22侧的遮光部件和第二半导体芯片部分26侧的遮光部件的形状，各种形状都是可能的。图19A至19C示出了遮光层的修改示例。第一半导体芯片部分22侧的遮光部件88形成为多个条的形状，其具有所需的宽度W1，并且以所需的间隔t1设置(见图19A)。第二半导体芯片部分26侧的遮光部件89形成为多个条的形状，其具有大于上述宽度W1的所需宽度W2(＞W1)，并且以小于上述间隔t1的所需间隔t2(＜t1)设置(见图19B)。遮光部件88的条部分的节距设定为等于遮光部件89的条部分的节距。遮光层68通过彼此交叠条式遮光部件88和条式遮光部件89而形成，交叠方式为该表面从上面看被均匀地覆盖(见图19C)。具有这样的遮光层68的固态成像装置与如上所述的也具有相同的有益效果。
<3.第二实施例>
[固态成像装置的构造示例]
图20示出了根据本发明另一个实施例的固态成像装置，具体地讲为根据本发明第二实施例的背面照明CMOS固态成像装置。在根据第二实施例的固态成像装置91中，遮光层92由与连接互连线36相同层的金属M5形成在第一半导体芯片部分22侧。该遮光层92均匀地形成在整个表面上。甚至在遮光层92的形成中由于化学机械抛光(CMP)中的凹下产生凹陷时，其在整个表面上是均匀的，可通过增加用于紧密粘合的压力来实现接合。
其它构造与第一实施例的相同。因此，与图3相同的部分给出相同的符号，并且省略重复的描述。
整个表面上均匀的遮光层92可提供在第一半导体芯片部分22和第二半导体芯片部分26的任何一个或二者中。
[固态成像装置的制造方法示例]
根据第二实施例的固态成像装置91可基于第一实施例的制造方法制造，除了改变第一实施例的遮光层的图案形状外。
根据第二实施例的固态成像装置91及其制造方法与第一实施例所描述的具有相同的有益效果。具体地讲，在第一半导体芯片部分22和第二半导体芯片部分26之间的接合处附近，形成由与连接互连线36和/或58相同层的金属M5和/或M14形成的遮光层92。该遮光层92可抑制来自第二半导体芯片部分26的逻辑电路55的MOS晶体管的热载流子引起的发射光入射在第一半导体芯片部分22的像素阵列上。因此，抑制了由于热载流子引起的光发射的负面影响，因此可抑制暗电流和随机噪声。
因为遮光层92由与连接互连线36和/或58相同层的金属M5和/或M14形成，所以整个接合的半导体芯片的厚度可设定为小于图22的现有技术的示例，并且还可减小固态成像装置91的厚度。这可提供具有更少暗电流和随机噪声的固态成像装置，而不增加整个半导体芯片的厚度。
在第一半导体芯片部分22中，由通过导电通路52连接到连接互连线36的金属M4形成的互连线35d1形成为延伸到遮光层92的侧部，并且与遮光层92交叠。这可防止来自第二半导体芯片部分26的发射光通过间隙泄漏到像素阵列。
在该制造方法中，互连线、连接互连线和遮光层可同时形成。因此，实现了制造步骤的减少、掩模步骤的减少以及材料成本的降低，并且具有更少暗电流和随机噪声的固态成像装置可以低成本制造。当遮光层92提供在第一半导体芯片部分22侧时，通路孔80可易于形成，因为通路孔的开口率低于图22的现有技术的示例。
在第一半导体基板33和第二半导体基板54之间的接合中，所谓的金属间接合，例如，连接互连线之间的接合以及遮光层之间的接合，以高面积比获得。因此，获得高接合强度，并且抑制了由于膜分开引起的异常。因此，固态成像装置可以高产率制造。
具有大面积的金属层，即连接互连线36和58以及遮光层92，存在于第一和第二半导体芯片部分22和26之间。因此，可消散来自逻辑电路55的热辐射，并且可抑制像素阵列侧的温升。因此，能够提供免于特性变坏的固态成像装置，该特性变坏例如为运行温度升高时的像素区域的暗电流。
如上所述的各实施例也可采用图2C的构造。
上述各实施例具有两个半导体芯片部分22和26彼此接合的构造。根据本发明一个实施例的固态成像装置也可具有三个或更多个半导体芯片部分彼此接合的构造。例如，也可由三个半导体芯片构造固态成像装置，即除了具有像素阵列的第一半导体芯片部分和具有逻辑电路的第二半导体芯片部分外还有具备存储电路的第三半导体芯片。在此情况下，至少第一和第二半导体芯片部分的构造为包括上述遮光层68或92的构造。
<4.第三实施例>
[电子设备的构造示例]
根据本发明上述实施例的固态成像装置可应用于电子设备，例如，由数字照相机和摄像机为代表的照相系统、具有成像功能的移动电话以及具有成像功能的其它设备。
图21示出了作为根据本发明第三实施例的电子设备的一个应用示例的照相机。根据本实施例的照相机是作为示例的便携式摄像机，其能够摄取静态图像或动态图像。本实施例的照相机10具有固态成像装置102、引导入射光到固态成像装置102的光接收传感器部分的光学系统103以及快门装置104。此外，照相机101具有驱动固态成像装置102的驱动电路105和处理固态成像装置102的输出信号的信号处理单元106。
作为固态成像装置102，采用上述各实施例的任何一个固态成像装置。光学系统(光学透镜)103根据来自物体的图像光(入射光)在固态成像装置102的成像平面上形成图像。因此，在一定的周期内信号电荷累积在固态成像装置102中。光学系统103可为由多个光学透镜组成的光学透镜系统。快门装置104控制到固态成像装置102的光辐射周期和光阻挡周期。驱动电路105提供驱动信号，以控制固态成像装置102的转移操作和快门装置104的快门操作。固态成像装置102的信号转移根据从驱动电路105提供的驱动信号(定时信号)执行。信号处理单元106执行各种信号处理。信号处理所形成的视频信号存储在诸如存储器的存储介质中或输出到监视器。
根据第三实施例的电子设备包括根据本发明上述任何一个实施例的背面照明的固态成像装置。因此，来自逻辑电路的MOS晶体管的热载流子发射的光不入射在像素阵列侧，并且抑制暗电流和随机噪声。因此，可提供具有高成像质量的电子设备。例如，可提供具有改善图像质量等的照相机。
[半导体装置的构造示例]
上述的遮光层68和92也可应用于通过彼此接合具有半导体集成电路的两个半导体芯片部分获得的半导体装置。例如，具有第一逻辑电路的第一半导体芯片部分和具有第二逻辑电路的第二半导体芯片部分彼此接合以构造半导体装置，尽管附图中未示出。第一逻辑电路和第二逻辑电路的每一个由多个MOS晶体管形成。第一和第二半导体芯片部分的每一个都具有多层配线层，并且接合为两者的多层配线层彼此相对。在该构造中，遮光层如第一和第二实施例所述由与多层配线层的互连线的层相同层的金属形成，并且金属彼此直接接触、机械连接且电连接。
根据该半导体装置，由来自一个逻辑电路的MOS晶体管的热载流子发射的光被遮光层阻挡，并且可抑制另一个逻辑电路的负面影响。
具有与上述半导体装置类似的遮光层的构造也可应用于通过彼此接合具有逻辑电路的第一半导体芯片部分和具有存储电路的第二半导体芯片部分获得的半导体装置。还是在该半导体装置中，由来自逻辑电路的MOS晶体管的热载流子发射的光被遮光层阻挡，并且可抑制存储电路上的负面影响。
本申请包含2011年2月8日提交日本专利局的日本优先权专利申请JP2011-024954中公开的相关主题，其全部内容通过引用结合于此。
本领域的技术人员应当理解的是，在权利要求或其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。

Claims (7)

1.一种固态成像装置，包括：
层叠的半导体芯片，构造为通过将两个或更多个半导体芯片部分彼此接合而获得，且是通过至少将其中形成有像素阵列和多层配线层的第一半导体芯片部分和其中形成有逻辑电路和多层配线层的第二半导体芯片部分彼此接合而获得，并且该多层配线层彼此相对且彼此电连接；以及
遮光层，在该第一半导体芯片部分和该第二半导体芯片部分之间的接合附近，构造为由与该第一半导体芯片部分和该第二半导体芯片部分之一或二者的连接互连线的层相同层的导电膜形成，
其中该固态成像装置构造为背面照明固态成像装置，
其中以从上面看表面被均匀覆盖的方式、该遮光层由该第一半导体芯片部分侧的导电膜和该第二半导体芯片部分侧的导电膜形成。
2.根据权利要求1所述的固态成像装置，其中
该第一半导体芯片部分侧或该第二半导体芯片部分侧的该导电膜形成为具有多个孔的图案，并且
以与该第一半导体芯片部分侧或该第二半导体芯片部分侧的该导电膜部分交叠的方式，该第二半导体芯片部分侧或该第一半导体芯片部分侧的该导电膜形成为覆盖该多个孔的点图案。
3.根据权利要求1所述的固态成像装置，其中在该第一半导体芯片部分和该第二半导体芯片部分之间的接合部分处，该第一半导体芯片部分和该第二半导体芯片部分的互连线彼此直接接合。
4.一种固态成像装置的制造方法，该方法包括：
在第一半导体晶片中用作第一半导体芯片部分的区域中至少形成像素阵列和多层配线层；
在第二半导体晶片中用作第二半导体芯片部分的区域中至少形成逻辑电路和多层配线层；
在该第一半导体晶片和该第二半导体晶片之一或二者的该多层配线层中形成由与连接互连线的层相同层的导电膜形成遮光层；
以该第一半导体晶片的该多层配线层和该第二半导体晶片的该多层配线层彼此相对、并且两个晶片的互连线彼此电连接的方式，将至少包括该第一半导体晶片和该第二半导体晶片的两个或更多个半导体晶片接合；
将该第一半导体晶片加工成薄膜形式；以及
将该接合的半导体晶片加工成芯片，
其中以从上面看表面被均匀覆盖的方式、该遮光层由该第一半导体晶片侧的该导电膜和该第二半导体晶片侧的该导电膜形成。
5.根据权利要求4所述的固态成像装置的制造方法，其中
该第一半导体晶片侧或该第二半导体晶片侧的该导电膜形成为具有多个孔的图案，并且
以与该第一半导体晶片侧或该第二半导体晶片侧的该导电膜部分交叠的方式，该第二半导体晶片侧或该第一半导体晶片侧的该导电膜形成为覆盖该多个孔的点图案。
6.根据权利要求4所述的固态成像装置的制造方法，其中在该第一半导体晶片和该第二半导体晶片之间的接合部分处，该第一半导体晶片和该第二半导体晶片的互连线彼此直接接合。
7.一种电子设备，包括：
固态成像装置；
光学系统，构造为将入射光引导到该固态成像装置的光电转换器；以及
信号处理单元，构造为处理该固态成像装置的输出信号，
该固态成像装置包括：
层叠的半导体芯片，构造为通过将两个或更多个半导体芯片部分彼此接合而获得，且是通过至少将其中形成有像素阵列和多层配线层的第一半导体芯片部分和其中形成有逻辑电路和多层配线层的第二半导体芯片部分彼此接合而形成，并且该多层配线层彼此相对且彼此电连接；以及
遮光层，在该第一半导体芯片部分和该第二半导体芯片部分之间的接合附近，构造为由与该第一半导体芯片部分和该第二半导体芯片部分之一或二者的连接互连线的层相同层的导电膜形成，
其中该固态成像装置构造为背面照明固态成像装置，
其中以从上面看表面被均匀覆盖的方式、该遮光层由该第一半导体芯片部分侧的导电膜和该第二半导体芯片部分侧的导电膜形成。
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