JP2020086046A - 半導体モジュールおよびその製造方法、並びに、半導体モジュールを用いた通信方法 - Google Patents

半導体モジュールおよびその製造方法、並びに、半導体モジュールを用いた通信方法 Download PDF

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semiconductor chip
substrate
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飯田　哲也
Tetsuya Iida
哲也 飯田
中柴　康隆
Yasutaka Nakashiba
康隆 中柴
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Renesas Electronics Corp
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Abstract

【課題】半導体モジュールの性能を向上させる。【解決手段】半導体モジュールＭＪは、半導体チップＣＨＰ１および半導体チップＣＨＰ２を有する。半導体チップＣＨＰ１は、光導波路ＷＧ１、受光器ＯＲおよびグレーティングカプラＧＣなどの光デバイスと、光デバイスの上方に形成された配線Ｍ２ａとを備える。半導体チップＣＨＰ２は、半導体基板ＳＢ２に形成されたＭＩＳＦＥＴ１Ｑ〜３Ｑなどの半導体素子と、半導体素子の上方に形成された配線Ｍ５ｂとを備える。配線Ｍ２ａと配線Ｍ５ｂとが直接接するように、半導体チップＣＨＰ１の表面ＴＳ１は、半導体チップＣＨＰ２の表面ＴＳ２と接合されている。半導体基板ＳＢ２には、平面視における形状が環状であるスルーホールＴＨが形成され、スルーホールＴＨ内には、クラッド層として絶縁膜ＩＦ２が形成され、スルーホールＴＨに囲まれた半導体基板ＳＢ２は、光導波路ＷＧ２を構成している。【選択図】図２

Description

本発明は、半導体モジュールおよびその製造方法、並びに、半導体モジュールを用いた通信方法に関し、特に、光信号および電気信号の伝搬を行う半導体モジュールに好適に利用できるものである。
近年、光通信を行う半導体装置として、シリコンフォトニクス技術が開発されている。シリコンフォトニクス技術では、半導体基板上に、シリコンなどの半導体を材料とした光信号用の伝送線路を形成し、この光信号用の伝送線路により形成される種々の光デバイスと、電子デバイスとを集積したフォトニクスチップが使用される。また、このフォトニクスチップを制御するためのドライバチップを、フォトニクスチップ上に搭載することで、光信号および電気信号の伝搬を行う半導体モジュールの集積化が検討されている。
特許文献１および２には、光導波路などの光デバイスが形成された基板上に、ドライバチップを搭載する技術が開示されている。
特開２０１７−１５１１４６号公報 国際公開第２０１４／１５６９６２号
フォトニクスチップを有する光通信用の半導体モジュールにおいて、フォトニクスチップのサイズは、半導体素子から構成される電子回路が形成されたドライバチップのサイズよりも大きい場合が多い。これは、フォトニクスチップにおいては、光の伝送距離が長くなっても伝搬損失が非常に小さいため、ドライバチップにおいて、電気の伝送距離を最短とする方が、全体的な伝搬損失を低減し、消費電力を最小にできるからである。更に、フォトニクスチップの上面側の方向、または、フォトニクスチップの側面側の方向から光の入出力を行うことができる。
しかし、このような光信号および電気信号の伝搬を行う半導体モジュールでは、フォトニクスチップとドライバチップとの間で、体積当たりのデータ伝送量（帯域密度）を最大化し、データ伝送エネルギーの効率（情報量当たりの消費電力）を向上させることが困難である。また、半導体モジュールの高集積化のための設計自由度が低いので、半導体モジュールの微細化に対応し難いという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体モジュールは、光デバイス、および、光デバイスの上方に形成され、且つ、光デバイスに電気的に接続された第１配線を備える第１半導体チップと、基板、基板の表面側に形成され、且つ、電気回路の一部を構成する半導体素子、および、半導体素子の上方に形成され、且つ、半導体素子に電気的に接続された第２配線を備える第２半導体チップとを有する。ここで、第２半導体チップは、第１半導体チップ上に搭載され、第１配線と第２配線とが直接接するように、第１半導体チップの表面は、前記第２半導体チップの表面と接合している。また、基板には、平面視における形状が環状であるスルーホールが形成され、スルーホール内には、第１クラッド層が形成され、第１クラッド層は、スルーホールに囲まれた基板を構成する材料よりも低い屈折率を有する材料からなる。
一実施の形態によれば、半導体モジュールの性能を向上させることができる。
実施の形態１の半導体モジュールを示す平面図である。 実施の形態１の半導体モジュールを示す断面図である。 実施の形態１の半導体モジュールを示す断面図である。 実施の形態１の光導波路を示す要部平面図である。 実施の形態１の半導体チップの製造工程を示す断面図である。 図５に続く製造工程を示す断面図である。 図６に続く製造工程を示す断面図である。 実施の形態１の半導体モジュールの製造工程を示す断面図である。 図８に続く製造工程を示す断面図である。 図９に続く製造工程を示す断面図である。 図１０に続く製造工程を示す断面図である。 実施の形態２の光導波路を示す要部平面図である。 実施の形態２の半導体チップの製造工程を示す断面図である。 図１３に続く製造工程を示す断面図である。 図１４に続く製造工程を示す断面図である。 図１５に続く製造工程を示す断面図である。 図１６に続く製造工程を示す断面図である。 実施の形態３の光導波路を示す要部平面図である。 実施の形態３の半導体チップの製造工程を示す断面図である。 図１９に続く製造工程を示す断面図である。 図２０に続く製造工程を示す断面図である。 実施の形態４の半導体チップの製造工程を示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップなども含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合などを除き、実質的にその形状などに近似または類似するものなどを含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる断面図においては、図面を見易くするためにハッチング等を省略する場合もある。
また、以下の実施の形態で「Ａの直下に位置しているＢ」などと表現したときは、ＡとＢとの関係は、互いに直接接している場合も含み、互いの間に他の構成物がある場合も含む。言い換えれば、ＡとＢとの関係は、平面視において重なっていることを意味する。なお、「直下」の代わりに「直上」と表現したときも、同様の関係が成り立つ。
（実施の形態１）
図１は、光信号および電気信号の伝搬を行うことが可能な半導体装置である半導体モジュールＭＪの平面図を示しており、図２は、半導体モジュールＭＪの断面図を示している。図３は、図２と同様の断面図であるが、光の入射および出射の状態が矢印で示されており、これらを見易くするために、図３では一部のハッチングが省略されている。図４は、半導体チップＣＨＰ２に形成されている光導波路ＷＧ２の形状を半導体チップＣＨＰ２の裏面ＢＳ２側から見た要部平面図である。
半導体モジュールＭＪは、半導体チップＣＨＰ１と、半導体チップＣＨＰ１上に搭載された半導体チップＣＨＰ２とを有する。半導体チップＣＨＰ１は、光導波路などの光デバイスを備えたフォトニクスチップである。半導体チップＣＨＰ２は、半導体チップＣＨＰ１と電気信号の伝搬を行い、且つ、ＣＰＵ（Central Processing Unit）などの電気回路を備えたドライバチップである。
図１に示されるように、半導体モジュールＭＪの外部には、光通信機器の一例として、レーザ光ＬＺを発光する発光部を有するレーザダイオードチップＬＤが設けられている。半導体モジュールＭＪのうち半導体チップＣＨＰ１は、直接または光ファイバなどを介して、レーザダイオードチップＬＤからのレーザ光ＬＺの受光が可能であり、半導体モジュールＭＪ外部の光通信機器と光信号の送信および受信を行うことができる。すなわち、半導体モジュールＭＪは、光の送受信が可能な光通信用のインターポーザであるとも言える。
また、後で詳細に説明するが、半導体チップＣＨＰ１の平面サイズは、半導体チップＣＨＰ２の平面サイズとほぼ同じである。図１に示されるように、平面視において、半導体モジュールＭＪは、Ｘ方向に沿った第１辺Ｓ１および第２辺Ｓ２、並びに、Ｙ方向に沿った第３辺Ｓ３および第４辺Ｓ４を有し、半導体チップＣＨＰ１および半導体チップＣＨＰ２も、これらに対応する第１辺Ｓ１〜第４辺Ｓ４を有する。なお、Ｘ方向およびＹ方向は、互いに交差し、互いに直交している。
ここで、第１辺Ｓ１を用いて例示すると、平面視において、半導体チップＣＨＰ１の第１辺Ｓ１の位置は、半導体チップＣＨＰ２の第１辺Ｓ１の位置と、５μｍ以内の範囲で一致している。このような関係は、各々の第２辺Ｓ２〜第４辺Ｓ４についても同様である。
すなわち、平面視において、半導体チップＣＨＰ１の外周は、半導体チップＣＨＰ２の外周と所定の範囲内で一致し、具体的には、半導体チップＣＨＰ２の外周と５μｍ以内の範囲で一致している。言い換えれば、半導体チップＣＨＰ１の側面と、半導体チップＣＨＰ２の側面とは、面一である。更に言い換えれば、半導体チップＣＨＰ１の第１辺Ｓ１〜第４辺Ｓ４の位置と、半導体チップＣＨＰ２の第１辺Ｓ１〜第４辺Ｓ４の位置とのずれが、それぞれ５μｍ以内である。
以降の本実施の形態において、半導体チップＣＨＰ１の平面サイズおよび半導体チップＣＨＰ２の平面サイズが、同じ、または、ほぼ同じと記した場合は、上述のように、半導体チップＣＨＰ１の外周が、半導体チップＣＨＰ２の外周と５μｍ以内の範囲で一致していることを意味する。
以下に、図２〜図４を用いて、本実施の形態の半導体モジュールＭＪに含まれる半導体チップＣＨＰ１および半導体チップＣＨＰ２の構造について説明する。図２に示されるように、半導体チップＣＨＰ１は、表面ＴＳ１および裏面ＢＳ１を有し、半導体チップＣＨＰ２は、表面ＴＳ２および裏面ＢＳ２を有している。表面ＴＳ１および表面ＴＳ２は、向かい合わせになっており、互いに接合している。すなわち、図２では、半導体チップＣＨＰ２が逆さになっている状態が示されている。
＜半導体チップＣＨＰ１の構造＞
半導体チップＣＨＰ１には複数の光デバイス（光半導体素子）が形成されており、本実施の形態では、このような光デバイスの例として、光導波路ＷＧ、受光器ＯＲおよびグレーティングカプラＧＣを示している。なお、図示されていない他の光デバイスとしては、例えば光変調器が挙げられる。
光導波路ＷＧ、受光器ＯＲおよびグレーティングカプラＧＣは、それぞれ絶縁膜ＢＸ上に形成されており、同層の半導体層が加工されることにより形成されている。このような半導体層は、例えばシリコンからなり、例えば２００〜３００ｎｍの厚さを有する。また、絶縁層ＢＸは、例えば酸化シリコンからなり、例えば５００ｎｍ〜３μｍの厚さを有する。
光導波路ＷＧは、主に、各光デバイスを光学的に接続するための光信号の伝搬路であり、受光器ＯＲおよびグレーティングカプラＧＣのような他の光デバイスと一体化して接続されている。
受光器ＯＲは、例えばｐ型の不純物が導入された半導体層と、このｐ型の半導体層上に形成され、その表面がｎ型であるｉ型のゲルマニウム層とを含み、これらによってｐｉｎ構造が構成されている。ｎ型のゲルマニウム層およびｐ型の半導体層は、プラグなどを介して、それぞれ上層の配線Ｍ１ａに電気的に接続されている。これによって、ｐｉｎ構造おいて光起電力効果により流れる直流電流を、受光器ＯＲの外部に取り出すことができる。
グレーティングカプラＧＣは、光導波路ＷＧ１を伝搬する光に半導体モジュールＭＪ外部の光通信機器から入射するレーザ光を結合する、または、光導波路ＷＧ１を伝搬する光を半導体モジュールＭＪ外部の光通信機器へ出射する光デバイスである。グレーティングカプラＧＣを伝搬する光は、伝搬方向に沿って光導波路面に設けられた凹部（溝部）および凸部（突起部）において、周期的屈折率変調（導波路グレーティング）が行われ、ある特定の方向に回析放射される。本実施の形態では、グレーティングカプラＧＣの凹部および凸部は、半導体チップＣＨＰ１の表面ＴＳ１側に向けて設けられている。そのため、光の回折方向は、表面ＴＳ１側に向かう方向が支配的となる。
また、後で説明するが、半導体チップＣＨＰ２の半導体基板ＳＢ２にはスルーホールＴＨが形成されており、スルーホールＴＨ内には光導波路ＷＧ２が形成されている。本実施の形態では、受光器ＯＲおよびグレーティングカプラＧＣの各々は、光導波路ＷＧ２の直下に設けられている。言い換えれば、受光器ＯＲおよびグレーティングカプラＧＣの各々は、平面視において光導波路ＷＧ２と重なる位置に形成されている。
図３には、光の伝搬経路が模式的に矢印で示されている。半導体モジュールＭＪ外部の光通信機器からの光は、光導波路ＷＧ２に入射され、層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ１を透過して受光器ＯＲに達する。すなわち、受光器ＯＲは、光導波路ＷＧ２を介して上記光を受光する。また、本実施の形態では、光導波路ＷＧ１からグレーティングカプラＧＣに伝搬した光が、グレーティングカプラＧＣの上方へ回折し、回折した光が、光導波路ＷＧ２を介して半導体モジュールＭＪ外部の光通信機器へ出射される場合が示されている。また、光導波路ＷＧ２を介して、半導体モジュールＭＪ外部の光通信機器からグレーティングカプラＧＣへ光を入射する場合は、この矢印の向きが逆となる。
受光器ＯＲおよびグレーティングカプラＧＣの下方には、それぞれ絶縁膜ＢＸおよび絶縁膜ＩＦ１を介して、反射膜ＲＦ１および反射膜ＲＦ２が形成されている。具体的には、反射膜ＲＦ１は、受光器ＯＲの直下に形成され、平面視において受光器ＯＲと重なる位置に形成されている。反射膜ＲＦ２は、グレーティングカプラＧＣの直下に形成され、平面視においてグレーティングカプラＧＣと重なる位置に形成されている。反射膜ＲＦ１および反射膜ＲＦ２の各々は、例えば銅膜またはアルミニウム膜のような金属膜によって構成されている。
反射膜ＲＦ１は、受光器ＯＲを透過した光を反射させることができる。従って、反射した光を受光器ＯＲにおいて受光することで、光損失を抑制することができる。
また、反射膜ＲＦ２は、グレーティングカプラＧＣの下方へ回折した光を反射させることができ、反射した光は、グレーティングカプラＧＣの上方の光導波路ＷＧ２へ入射される。グレーティングカプラＧＣにおいて、光の回折方向は、表面ＴＳ１側へ向かう方向が支配的であるが、半導体チップＣＨＰ１の表面ＴＳ１側に回析せず、半導体チップＣＨＰ１の裏面ＢＳ１側に回析する光も存在している。例えば、５０〜７０％程度の光が表面ＴＳ１側に回析し、３０〜５０％程度の光が裏面ＢＳ１側に回析している。この裏面ＢＳ１側に回析した光は、光損失に直結する。従って、反射膜ＲＦ２が設けられていることで、このような裏面ＢＳ１側に回析した光が表面ＴＳ１側に反射されるので、光損失を抑制することができる。
また、グレーティングカプラＧＣから光導波路ＷＧ２へ光を入射させる場合、グレーティングカプラＧＣにおける光の回折方向は、概ね斜め上方向であるが、グレーティングカプラＧＣを構成する凹部および凸部のピッチまたは高さなどを調整することで、光の回折方向を垂直方向にすることもできる。
なお、光損失をより確実に抑制するために、反射膜ＲＦ１および反射膜ＲＦ２は、それぞれ受光器ＯＲおよびグレーティングカプラＧＣの下面全体を覆っていることが好ましい。
光導波路ＷＧ１、受光器ＯＲおよびグレーティングカプラＧＣの上方には、例えば酸化シリコンからなる層間絶縁膜ＩＬ１が形成されている。このように、光導波路ＷＧ１、受光器ＯＲおよびグレーティングカプラＧＣの各々の周囲は、互いに同じ材料からなる絶縁膜ＢＸおよび層間絶縁膜ＩＬ１に覆われている。そして、絶縁膜ＢＸおよび層間絶縁膜ＩＬ１は、光導波路ＷＧ１、受光器ＯＲおよびグレーティングカプラＧＣを構成する材料の屈折率よりも、低い屈折率を有する材料からなる。このため、光導波路ＷＧ１、受光器ＯＲおよびグレーティングカプラＧＣは、光デバイスのコア層として機能し、絶縁膜ＢＸおよび層間絶縁膜ＩＬ１は、光デバイスのクラッド層として機能する。
光デバイスの下方には絶縁膜ＢＸが形成されているが、絶縁膜ＢＸの下面には、更に、例えば酸化シリコンからなり、例えば１〜２μｍの厚さを有する絶縁膜ＩＦ１が形成されている。
絶縁膜ＢＸと、光導波路ＷＧ１、受光器ＯＲおよびグレーティングカプラＧＣなどに使用される半導体層とは、元々、ＳＯＩ（Silicon On Insulator）基板の一部である。本実施の形態では、ＳＯＩ基板の支持基板である半導体基板（基板）ＳＢ１を除去している。この時、絶縁膜ＢＸの一部も除去され、絶縁膜ＢＸの厚さが薄くなり、絶縁膜ＢＸがクラッド層として機能できる程度の厚さを保てなくなる恐れがある。このため、絶縁膜ＩＦ１は、半導体チップＣＨＰ１の裏面ＢＳ１側において、クラッド層としての役目も果たす。なお、この目的が絶縁膜ＢＸのみで十分に達成されるならば、絶縁膜ＩＦ１は必須ではない。
層間絶縁膜ＩＬ１中には、１層目の配線Ｍ１ａと、配線Ｍ１ａの上方に２層目の配線Ｍ２ａが形成されている。層間絶縁膜ＩＬ１は、実際には多層の絶縁膜の積層膜からなり、配線Ｍ１ａおよび配線Ｍ２ａは、各層の絶縁膜中に形成されているが、本実施の形態では、このような多層の絶縁膜を層間絶縁膜ＩＬ１として図示している。光デバイスは、配線Ｍ１ａおよび配線Ｍ２ａに電気的に接続されている。配線Ｍ１ａおよび配線Ｍ２ａは、所謂ダマシン構造またはデュアルダマシン構造の配線であり、銅を主体とした導電性膜からなる。ダマシン構造またはデュアルダマシン構造とは、層間絶縁膜ＩＬ１などの絶縁膜に溝を形成し、この溝内に窒化タンタル膜などのバリアメタル膜を介して、銅を主体とした導電性膜を埋め込み、その後、溝外のバリアメタル膜および導電性膜を、ＣＭＰ（Chemical Mechanical Polishing）法によって除去することで形成される配線構造である。
絶縁膜ＩＦ１の下面側（半導体チップＣＨＰ１の裏面ＢＳ１側）には、例えば銅膜またはアルミニウム膜を有するパッド電極ＰＡＤが形成されている。また、パッド電極ＰＡＤは、貫通電極ＴＧＶを介して、配線Ｍ１ａに電気的に接続されている。貫通電極ＴＧＶは、裏面ＢＳ１側から配線Ｍ１ａに達するように、絶縁膜ＢＸおよび絶縁膜ＩＦ１を貫通し、層間絶縁膜ＩＬ１の一部が除去されることで形成された孔内に、例えば銅からなる導電性膜を埋め込むことで構成される。
パッド電極ＰＡＤの下面には、外部接続用端子として、例えば半田からなるバンプ電極ＢＥが形成されている。図示はしていないが、このバンプ電極ＢＥは、他の配線基板または他の半導体チップなどに接続される。従って、半導体チップＣＨＰ１は、他の配線基板または他の半導体チップなどのような半導体モジュールＭＪ外部の電気機器と、電気信号の伝達を行うことができる。
＜半導体チップＣＨＰ２の構造＞
半導体チップＣＨＰ２には、電気回路の一部を構成する複数の半導体素子が形成されており、本実施の形態では、このような半導体素子の例として、ＭＩＳＦＥＴ１Ｑ〜３Ｑを示している。
半導体チップＣＨＰ２の裏面ＢＳ２側には、ｐ型の不純物が導入されたシリコンからなる半導体基板（基板）ＳＢ２が設けられている。従って、半導体基板ＳＢ２の裏面は、半導体チップＣＨＰ２の裏面ＢＳ２である。
半導体基板ＳＢ２の表面側には、複数のウェル領域が形成され、各々のウェル領域にはｎ型またはｐ型の拡散層などが形成され、このような複数のウェル領域に、ゲート絶縁膜およびゲート電極を有するＭＩＳＦＥＴ１Ｑ〜３Ｑが形成されている。
半導体基板ＳＢ２上には、ＭＩＳＦＥＴ１Ｑ〜３Ｑなどの半導体素子を覆うように、層間絶縁膜ＩＬ２が形成されており、層間絶縁膜ＩＬ２中には、半導体素子の上方に多層配線層が形成されている。図２では、このような多層配線層として、配線Ｍ１ｂ〜Ｍ５ｂが示されており、半導体素子は配線Ｍ１ｂ〜Ｍ５ｂに電気的に接続されている。これらの配線Ｍ１ｂ〜Ｍ５ｂの構造は、半導体チップＣＨＰ１の配線Ｍ１ａおよび配線Ｍ２ａと同様に、例えばダマシン構造またはデュアルダマシン構造である。また、層間絶縁膜ＩＬ２は、実際には多層の絶縁膜の積層膜からなり、配線Ｍ１ｂ〜Ｍ５ｂは、各層の絶縁膜中に形成されているが、本実施の形態では、このような多層の絶縁膜を層間絶縁膜ＩＬ２として図示している。
半導体基板ＳＢ２には、裏面ＢＳ２から層間絶縁膜ＩＬ２に達するスルーホール（貫通孔）ＴＨが形成されている。図４に示されるように、平面視におけるスルーホールＴＨの形状は、環状となっている。スルーホールＴＨ内には、例えば酸化シリコンからなる絶縁膜ＩＦ２が形成されている。そして、このような絶縁膜ＩＦ２（スルーホールＴＨ）に囲まれた半導体基板ＳＢ２が、光導波路ＷＧ２を構成している。絶縁膜ＩＦ２は、光導波路ＷＧ２を構成する材料の屈折率よりも、低い屈折率を有する材料からなり、光導波路ＷＧ２は、絶縁膜ＩＦ２によって囲まれている。従って、光導波路ＷＧ２はコア層として機能でき、光導波路ＷＧ２を囲む構成物である絶縁膜ＩＦ２はクラッド層として機能できるので、上述のように、光導波路ＷＧ２を介して、半導体モジュールＭＪ外部の光通信機器と光の入射および出射を行うことができる。
また、後の製造工程で詳細に説明するが、スルーホールＴＨは、半導体基板ＳＢ２に形成された第１孔ＴＨａおよび第２孔ＴＨｂを含み、第１孔ＴＨａおよび第２孔ＴＨｂは連通している。すなわち、第１孔ＴＨａは、スルーホールＴＨの第１箇所であり、半導体基板ＳＢ２の表面に近い箇所である。第２孔ＴＨｂは、スルーホールＴＨの第２箇所であり、第１箇所よりも半導体基板ＳＢ２の裏面に近い箇所である。
また、スルーホールＴＨの平面形状は環状であるが、このような環状の形状は、円形状、楕円形状または八角形のような多角形状であってもよい。しかし、光導波路ＷＧ２内を伝搬する光の回折の等方性を考慮すると、環状としては、円形状が最も好ましい。また、スルーホールＴＨの幅、すなわちスルーホールＴＨの外径と内径との差は、例えば７〜３０μｍである。また、光導波路ＷＧ２の幅、すなわちスルーホールＴＨの内径は、１０〜１００μｍである。
また、絶縁膜ＩＦ２は、第１孔ＴＨａ内に形成された絶縁膜ＩＦ２ａ、および、第２孔ＴＨｂ内に形成された絶縁膜ＩＦ２ｂを含み、絶縁膜ＩＦ２ａおよび絶縁膜ＩＦ２ｂは一体化している。そして、上述のように、光導波路ＷＧ２を囲む構成物である絶縁膜ＩＦ２ａおよび絶縁膜ＩＦ２ｂは、それぞれクラッド層として機能できる。
スルーホールＴＨ内は、絶縁膜ＩＦ２によって完全に埋め込まれていることが好ましいが、絶縁膜ＩＦ２の厚さがクラッド層として機能できる厚さであればよい。例えば、スルーホールＴＨ内が絶縁膜ＩＦ２によって完全に埋め込まれておらず、スルーホールＴＨ内に空孔が形成されていてもよく、この空孔とスルーホールＴＨの側面との間の絶縁膜ＩＦ２の厚さが、十分な厚さに保たれていればよい。
半導体基板ＳＢ２の裏面には、例えば窒化チタンまたはタングステンからなる金属膜ＭＦが形成されている。金属膜ＭＦは、スルーホールＴＨに囲まれた半導体基板ＳＢ２以外の領域に形成されており、光導波路ＷＧ２を選択的に露出するように形成されている。従って、光導波路ＷＧ２において、半導体モジュールＭＪ外部の光通信機器と光の入射または出射が行われる際に、光導波路ＷＧ２以外の半導体基板ＳＢ２に光が入射する、または、光導波路ＷＧ２以外の半導体基板ＳＢ２から光が出射されることを防止できる。すなわち、金属膜ＭＦは遮光膜として機能する。
また、半導体チップＣＨＰ２の裏面ＢＳ２側に、半導体基板ＳＢ２を構成する材料よりも熱導電性の高い材料からなる金属膜ＭＦを設けたことで、半導体チップＣＨＰ２の放熱効果を高めることができる。
＜半導体モジュールＭＪの構成および主な特徴＞
本実施の形態における半導体モジュールＭＪは、半導体チップＣＨＰ１および半導体チップＣＨＰ２を有し、半導体チップＣＨＰ１の表面ＴＳ１および半導体チップＣＨＰ２の表面ＴＳ２が、互いに接合している。具体的には、半導体チップＣＨＰ１の層間絶縁膜ＩＬ１の上面が、半導体チップＣＨＰ２の層間絶縁膜ＩＬ２の上面と接合し、半導体チップＣＨＰ１の最上層配線である配線Ｍ２ａの上面が、半導体チップＣＨＰ２の最上層配線である配線Ｍ５ｂの上面と接合している。
このように、半導体チップＣＨＰ１および半導体チップＣＨＰ２は、互いに直接接している配線Ｍ２ａおよび配線Ｍ５ｂを介して、電気信号の伝達を行うことができる。また、半導体チップＣＨＰ１のバンプ電極ＢＥを介して、半導体チップＣＨＰ１外部の電気機器（配線基板または他の半導体チップなど）から半導体チップＣＨＰ２へ、電気信号の伝達を行うことができる。また、半導体チップＣＨＰ１は、レーザダイオードチップＬＤまたは光ファイバなどのような半導体モジュールＭＪ外部の光通信機器と光の送受信を行うことができる。
以下に、半導体モジュールＭＪと、半導体モジュールＭＪ外部の光通信機器および電気機器との通信方法について説明する。
電気信号から光信号へ変換する場合は、まず、半導体モジュールＭＪ外部の電気機器からの第１電気信号を、バンプ電極ＢＥ、貫通電極ＴＧＶおよび配線Ｍ１ａを介して、半導体チップＣＨＰ１内で受信する。次に、半導体チップＣＨＰ１が受信した第１電気信号を、配線Ｍ２ａおよび配線Ｍ５ｂを介して、半導体チップＣＨＰ１から半導体チップＣＨＰ２へ送信する。次に、半導体チップＣＨＰ２が受信した第１電気信号を、半導体チップＣＨＰ２のＭＩＳＦＥＴ１Ｑ〜３Ｑなどを用いて、第２電気信号などに加工する。次に、第２電気信号を、半導体チップＣＨＰ２から半導体チップＣＨＰ１へ送信する。次に、半導体チップＣＨＰ１が受信した第２電気信号を、半導体チップＣＨＰ１の光デバイスを用いて、光信号へ変換する。その後、光信号は、半導体チップＣＨＰ１のグレーティングカプラＧＣで回折し、回折した光信号が、半導体チップＣＨＰ２の光導波路ＷＧ２を介して、半導体モジュールＭＪ外部の光通信機器（光ファイバなど）へ送信される。
光信号から電気信号へ変換する場合は、上記と逆の通信経路を辿ればよい。すなわち、まず、半導体モジュールＭＪ外部の光通信機器（光ファイバなど）からの光信号を、半導体チップＣＨＰ２の光導波路ＷＧ２を介して、半導体チップＣＨＰ１の受光器ＯＲまたはグレーティングカプラＧＣで受信する。次に、半導体チップＣＨＰ１が受信した光信号を、半導体チップＣＨＰ１の光デバイスを用いて、第３電気信号へ変換する。次に、第３電気信号を、半導体チップＣＨＰ１から半導体チップＣＨＰ２へ送信する。次に、半導体チップＣＨＰ２が受信した第３電気信号を、半導体チップＣＨＰ２のＭＩＳＦＥＴ１Ｑ〜３Ｑなどを用いて、第４電気信号などに加工する。その後、第４電気信号が、半導体チップＣＨＰ１のバンプ電極ＢＥ、貫通電極ＴＧＶ、配線Ｍ１ａおよび配線Ｍ２ａを介して、半導体モジュールＭＪ外部の電気機器へ送信される。
また、従来技術においては、上述の先行技術文献などに示されるように、フォトニクスチップである半導体チップＣＨＰ１の平面サイズが、ドライバチップである半導体チップＣＨＰ２の平面サイズよりも大きくなるように形成されていた。
これに対して、本実施の形態では、図１で説明したように、半導体チップＣＨＰ１の平面サイズ、および、半導体チップＣＨＰ２の平面サイズは同じである。より具体的には、平面視において、半導体チップＣＨＰ１の外周は、半導体チップＣＨＰ２の外周と５μｍ以内の範囲で一致している。
従って、半導体チップＣＨＰ１と半導体チップＣＨＰ２との実装密度が最大となっているので、両チップ間において、単位体積当たりのデータ伝送量を最大化し、データ伝送エネルギーの効率を向上させることができる。従って、半導体チップＣＨＰ１および半導体チップＣＨＰ２を有する半導体モジュールＭＪの性能を向上させることができる。
また、半導体チップＣＨＰ１の平面サイズを、半導体チップＣＨＰ２の平面サイズと同じにすることができるので、半導体モジュールＭＪを高集積化することが可能であり、半導体モジュールＭＪの微細化を図ることができる。
また、従来技術においては、上述の先行技術文献などに示されるように、フォトニクスチップが、ドライバチップに層間絶縁膜のみを介して接合されているため、フォトニクスチップおよびドライバチップの接合強度が十分でない。
これに対して、本実施の形態では、半導体チップＣＨＰ１の表面ＴＳ１および半導体チップＣＨＰ２の表面ＴＳ２において、半導体チップＣＨＰ１の配線Ｍ２ａおよび半導体チップＣＨＰ２の配線Ｍ５ｂが互いに直接接合されている。このため、半導体チップＣＨＰ１と半導体チップＣＨＰ２との間の抵抗を最小にすることができると共に、半導体チップＣＨＰ１と半導体チップＣＨＰ２の接合強度を高めることができる。従って、上記の半導体チップＣＨＰ１と半導体チップＣＨＰ２との間のデータ伝送エネルギーの効率を最大にすることができる。
また、半導体チップＣＨＰ１と半導体チップＣＨＰ２との接続は、配線Ｍ２ａおよび配線Ｍ５ｂからなる積層配線を引き回すことで達成できる。すなわち、厚さの厚い積層配線によって、半導体チップＣＨＰ１内および半導体チップＣＨＰ２内の所望の箇所まで配線を引き回せるため、設計の自由度が増し、配線抵抗を低く抑制することができる。
また、本実施の形態では、半導体チップＣＨＰ２の半導体基板ＳＢ２にスルーホールＴＨが設けられ、スルーホールＴＨ内に光導波路ＷＧ２が形成され、光導波路ＷＧ２の直下に受光器ＯＲまたはグレーティングカプラＧＣが形成されている。このため、受光器ＯＲおよびグレーティングカプラＧＣの各々の上方に設けられた光導波路ＷＧ２を介して、本実施の形態の半導体モジュールＭＪは、半導体モジュールＭＪ外部の光通信機器と、光信号の入出力を行うことができる。
従って、光導波路ＷＧ２の形成箇所に応じて、半導体チップＣＨＰ２内の光デバイスを適切に配置することができるので、従来技術のように光の伝送距離を長くする必要がない。このため、半導体チップＣＨＰ２内において、光デバイスの設計自由度を向上させることができ、光デバイスの実装密度を増やすことができる。また、半導体チップＣＨＰ１内のＭＩＳＦＥＴ１Ｑ〜３Ｑのような半導体素子と、半導体チップＣＨＰ２内の光デバイスとの間の伝送距離を短くすることができるので、両チップ間におけるデータ伝送エネルギーの効率を向上させることができる。
以上のように、本実施の形態によれば、半導体モジュールＭＪの性能を向上させることができる。
＜光導波路ＷＧ２の製造方法＞
以下に、図５〜図７を用いて、本実施の形態の半導体チップＣＨＰ２に含まれる光導波路ＷＧ２の製造方法を説明する。なお、図５〜図７では、半導体チップＣＨＰ２のうち１つの光導波路ＷＧ２が形成される領域の周辺のみが拡大されて示されている。
まず、図５に示されるように、フォトリソグラフィ技術およびドライエッチング処理によって、半導体基板ＳＢ２に、後にスルーホールＴＨの一部となる第１孔ＴＨａを形成する。すなわち、第１孔ＴＨａはスルーホールＴＨの第１箇所である。第１孔ＴＨａは、半導体基板ＳＢ２を貫通しておらず、半導体基板ＳＢ２の表面（半導体チップＣＨＰ２の表面ＴＳ２）から半導体基板ＳＢ２の内部にかけて形成されている。
なお、第１孔ＴＨａの平面形状は、図４に示されるスルーホールＴＨの形状と同様であり、環状である。また、スルーホールＴＨと同様に、第１孔ＴＨａは円形状であることが最も好ましい。また、第１孔ＴＨａの幅、すなわち第１孔ＴＨａの外径と内径との差は、例えば７〜３０μｍであり、第１孔ＴＨａの内径は、例えば１０〜１００μｍである。また、第１孔ＴＨａの深さは、例えば６５〜１７０μｍである。
次に、第１孔ＴＨａ内を埋め込むように、半導体基板ＳＢ２上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンからなる絶縁膜ＩＦ２ａを形成する。次に、第１孔ＴＨａ内の絶縁膜ＩＦ２ａが残されるように、ＣＭＰ法による研磨処理によって、第１孔ＴＨａ外に形成されている絶縁膜ＩＦ２ａを除去する。その後、半導体基板ＳＢ２の表面側に半導体素子を形成する。ここでは、半導体素子としてＭＩＳＦＥＴ３Ｑのみが示されている。
次に、図６に示されるように、ＭＩＳＦＥＴ３Ｑなどの半導体素子を覆うように、半導体基板ＳＢ２上に多層の絶縁膜および多層配線層を形成する。このような多層配線層として、配線Ｍ１ｂ〜Ｍ５ｂが示されており、半導体素子は配線Ｍ１ｂ〜Ｍ５ｂに電気的に接続されている。これらの配線Ｍ１ｂ〜Ｍ５ｂの構造は、例えばダマシン構造またはデュアルダマシン構造である。実際には、配線Ｍ１ｂ〜Ｍ５ｂは、各層の絶縁膜中に形成されているが、本実施の形態では、このような多層の絶縁膜を層間絶縁膜ＩＬ２として図示している。その後、半導体基板ＳＢ２の裏面（半導体チップＣＨＰ２の裏面ＢＳ２）を研磨し、半導体基板ＳＢ２の厚さを薄くする。
次に、図７に示されるように、フォトリソグラフィ技術およびドライエッチング処理によって、半導体基板ＳＢ２に、スルーホールＴＨの一部となる第２孔ＴＨｂを形成する。第２孔ＴＨｂは、半導体基板ＳＢ２の裏面から第１孔ＴＨａに達するように形成される。これにより、第１孔ＴＨａと第２孔ＴＨｂとが連通し、第１孔ＴＨａおよび第２孔ＴＨｂを含むスルーホールＴＨが形成される。すなわち、第２孔ＴＨｂはスルーホールＴＨの第２箇所である。
なお、第２孔ＴＨｂの平面形状は、第１孔ＴＨａの平面形状と同様であることが好ましい。また、第２孔ＴＨｂの幅、すなわち第２孔ＴＨｂの外径と内径との差は、例えば７〜３０μｍであり、第２孔ＴＨｂの内径は、例えば１０〜１００μｍである。また、第２孔ＴＨｂの深さは、例えば６５〜１７０μｍである。また、第１孔ＴＨａの形成位置は、第２孔ＴＨｂの形成位置と一致していることが最も好ましいが、光導波路ＷＧ２内の光が正常に伝搬される範囲内であれば、第１孔ＴＨａの形成位置と第２孔ＴＨｂの形成位置とが多少ずれていてもよい。
次に、第２孔ＴＨｂ内を埋め込むように、半導体基板ＳＢ２の裏面上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ２ｂを形成する。次に、第２孔ＴＨｂ内の絶縁膜ＩＦ２ｂが残されるように、ＣＭＰ法による研磨処理によって、第２孔ＴＨｂ外に形成されている絶縁膜ＩＦ２ｂを除去する。これにより、スルーホールＴＨ内において、絶縁膜ＩＦ２ａと絶縁膜ＩＦ２ｂとが一体化し、絶縁膜ＩＦ２ａおよび絶縁膜ＩＦ２ｂを含む絶縁膜ＩＦ２が形成される。
以上の製造工程によって、半導体基板ＳＢ２にスルーホールＴＨが形成され、スルーホールＴＨ内に絶縁膜ＩＦ２が形成される。そして、絶縁膜ＩＦ２（スルーホールＴＨ）に囲まれた半導体基板ＳＢ２が、光導波路ＷＧ２となる。
＜半導体モジュールＭＪの製造方法＞
以下に、図８〜図１１を用いて、本実施の形態の半導体モジュールＭＪの製造方法を説明する。なお、図８〜図１１では、最終的に図２の半導体モジュールＭＪが形成される領域に着目して説明するが、実際には、図８〜図１１は、半導体モジュールＭＪが形成される領域を複数備えるウェハ状態における製造工程の断面図となっている。
まず、図８に示されるように、半導体チップＣＨＰ１となる領域を複数有するウェハＷＦ１と、半導体チップＣＨＰ２となる領域を複数有するウェハＷＦ２とを、それぞれ準備する。
ウェハＷＦ１には、半導体基板ＳＢ１上に絶縁膜ＢＸが形成され、絶縁膜ＢＸ上に光デバイス（光導波路ＷＧ、受光器ＯＲおよびグレーティングカプラＧＣなど）、層間絶縁膜ＩＬ１、配線Ｍ１ａおよび配線Ｍ２ａが形成されている。なお、半導体基板ＳＢ１、絶縁膜ＢＸ、並びに、光導波路ＷＧ、受光器ＯＲおよびグレーティングカプラＧＣなどに使用される半導体層は、それぞれＳＯＩ基板の一部である。
ウェハＷＦ２には、図５〜図７で説明したように、スルーホールＴＨ、光導波路ＷＧ２、ＭＩＳＦＥＴ１Ｑ〜３Ｑなどの半導体素子、層間絶縁膜ＩＬ２および配線Ｍ２ａ〜Ｍ５ｂが形成されている。
このようなウェハＷＦ１およびウェハＷＦ２を準備した後、ウェハＷＦ１の表面ＴＳ１と、ウェハＷＦ２の表面ＴＳ２とが向き合うように、ウェハＷＦ１に対してウェハＷＦ２を反転させる、または、ウェハＷＦ２に対してウェハＷＦ１を反転させる。
次に、図９に示されるように、ウェハＷＦ１の表面ＴＳ１と、ウェハＷＦ２の表面ＴＳ２とを互いに接合させる。この時、半導体チップＣＨＰ１となる領域が、半導体チップＣＨＰ２となる領域と重なるように、ウェハＷＦ１とウェハＷＦ２との位置合わせが行われる。これにより、ウェハＷＦ１の層間絶縁膜ＩＬ１および配線Ｍ２ａが、それぞれ、ウェハＷＦ２の層間絶縁膜ＩＬ２および配線Ｍ５ｂに接合される。また、半導体チップＣＨＰ１の受光器ＯＲおよびグレーティングカプラＧＣの各々の直上に、半導体チップＣＨＰ２の光導波路ＷＧ２が位置するように、ウェハＷＦ１とウェハＷＦ２とを接合させる。言い換えれば、半導体チップＣＨＰ１の受光器ＯＲおよびグレーティングカプラＧＣの各々が、平面視において半導体チップＣＨＰ２の光導波路ＷＧ２と重なるように、ウェハＷＦ１とウェハＷＦ２とを接合させる。
次に、図１０に示されるように、ウェハＷＦ１の裏面ＢＳ１に対して研磨処理を行い、半導体基板ＳＢ１を除去することで、絶縁膜ＢＸを露出させる。次に、絶縁膜ＢＸの下面に、例えばＣＶＤ法によって、酸化シリコンからなる絶縁膜ＩＦ１を形成する。
次に、図１１に示されるように、ウェハＷＦ１の裏面ＢＳ１側から配線Ｍ１ａに達するように、絶縁膜ＢＸおよび絶縁膜ＩＦ１を貫通し、層間絶縁膜ＩＬ１の一部を除去することで、孔を形成する。次に、孔内に、例えば銅からなる導電性膜を埋め込むことで、孔内に貫通電極ＴＧＶが形成される。次に、絶縁膜ＩＦ１の下面側に、例えば銅膜またはアルミニウム膜を含む導電性膜を形成し、この導電性膜をパターニングすることで、貫通電極ＴＧＶに接続されるパッド電極ＰＡＤを形成する。
なお、パッド電極ＰＡＤを形成する工程と同じ工程によって、受光器ＯＲの下方に反射膜ＲＦ１を形成し、グレーティングカプラＧＣの下方に反射膜ＲＦ２を形成することができる。その場合、製造工程の簡略化を図ることができる。
また、反射膜ＲＦ１および反射膜ＲＦ２を、パッド電極ＰＡＤとは別の導電性膜によって形成してもよい。このような導電性膜は、パッド電極ＰＡＤとは別工程によって形成される。この場合、反射膜ＲＦ１および反射膜ＲＦ２を別途形成するための製造コストが増加するが、反射膜ＲＦ１および反射膜ＲＦ２の材料は、パッド電極ＰＡＤに使用される材料に限られず、所望の反射率が得られるように、自由に選択できる。このような導電性膜としては、例えば窒化チタン膜、窒化タンタル膜またはタングステン膜のような金属膜が挙げられる。
図１１の製造工程後、パッド電極ＰＡＤに接するように、例えば半田ボールからなるバンプ電極ＢＥを形成する。次に、互いに接合しているウェハＷＦ１およびウェハＷＦ２を、ダイシング工程によって個片化することで、図２に示されるような、互いに接合している半導体チップＣＨＰ１および半導体チップＣＨＰ２が複数個取得される。すなわち、複数の半導体モジュールＭＪが形成される。
このように、ウェハＷＦ１およびウェハＷＦ２が互いに接合された状態において、ダイシング工程を行っているので、半導体チップＣＨＰ１の平面サイズ、および、半導体チップＣＨＰ２の平面サイズは同じとなる。
ここで、ダイシング工程には、ブレードまたはレーザによる手法が用いられるが、本願発明者らの検討によれば、これらの手法では、各チップのサイズに多少のばらつきがあることが判った。また、層間絶縁膜ＩＬ１および層間絶縁膜ＩＬ２のような絶縁膜と、半導体基板ＳＢ２のようなシリコンとでは、熱膨張係数が異なるため、ダイシング工程後に、半導体チップＣＨＰ１および半導体チップＣＨＰ２の各々の平面サイズが変化することもある。
特に、本実施の形態のように、互いに接合されたウェハＷＦ１およびウェハＷＦ２を一括してダイシングする場合、１つの半導体モジュールＭＪにおける平面サイズのばらつきが大きくなる。このようなばらつきは、５μｍ以内の範囲である。すなわち、本実施の形態の半導体モジュールＭＪでは、図１で説明したように、半導体チップＣＨＰ１の第１辺Ｓ１〜第４辺Ｓ４の位置と、半導体チップＣＨＰ２の第１辺Ｓ１〜第４辺Ｓ４の位置とのずれが、それぞれ５μｍ以内である。
（実施の形態２）
以下に、実施の形態２の半導体モジュールＭＪを、図１２を用いて説明する。なお、以下では、実施の形態１との相違点を主に説明する。図１２は、実施の形態１の図４に対応する平面図であり、半導体モジュールＭＪのうち半導体チップＣＨＰ２に形成されている光導波路ＷＧ２の形状を裏面ＢＳ２側から見た要部平面図である。
図１２に示されるように、実施の形態２では、実施の形態１と同様に、スルーホールＴＨに囲まれた半導体基板ＳＢ２を光導波路ＷＧ２として用いるが、スルーホールＴＨ内の構成物が実施の形態１と異なる。すなわち、スルーホールＴＨの一部である第１孔ＴＨａ内には、２つの絶縁膜ＩＦ２ａ、および、この２つの絶縁膜ＩＦ２ａに挟まれた半導体膜ＣＦａが形成され、スルーホールＴＨの一部である第２孔ＴＨｂ内には、絶縁膜ＩＦ２ｂが形成されている。
以下に、このような実施の形態２の製造方法について、図１３〜図１７を用いて説明する。
まず、図１３に示されるように、半導体基板ＳＢ２の表面上に、例えばＣＶＤ法によって、例えば窒化シリコン膜のような絶縁膜からなるハードマスクＨＭ１を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、ハードマスクＨＭ１をパターニングする。次に、ハードマスクＨＭ１をマスクとしてドライエッチング処理を行うことで、半導体基板ＳＢ２の表面から半導体基板ＳＢ２の内部にかけて、第１孔ＴＨａを形成する。次に、第１孔ＴＨａ内および半導体基板ＳＢ２上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ２ａを形成する。この段階では、第１孔ＴＨａ内は、絶縁膜ＩＦ２ａによって完全に埋め込まれていない。
次に、図１４に示されるように、絶縁膜ＩＦ２ａに対して異方性エッチング処理を行うことで、第１孔ＴＨａの底部および半導体基板ＳＢ２上に形成されていた絶縁膜ＩＦ２ａを除去する。これにより、第１孔ＴＨａの両側面には、絶縁膜ＩＦ２ａが残される。
次に、図１５に示されるように、第１孔ＴＨａ内で露出している半導体基板ＳＢ２上に、例えばエピタキシャル成長法によって、例えばシリコンからなる半導体膜ＣＦａを形成する。半導体膜ＣＦａは、少なくとも第１孔ＴＨａ内を埋め込むように形成され、第１孔ＴＨａ外のハードマスクＨＭ１上にも形成されていてもよい。なお、第１孔ＴＨａ外の半導体基板ＳＢ２上にはハードマスクＨＭ１が形成されているので、第１孔ＴＨａの底部の半導体基板ＳＢ２において、選択的にエピタキシャル成長が行われる。また、半導体膜ＣＦａは、例えばシリコンゲルマニウムのような他の半導体膜であってもよいし、半導体膜以外の導電性膜であってもよい。
次に、第１孔ＴＨａ内の半導体膜ＣＦａが残されるように、ＣＭＰ法による研磨処理によって、第１孔ＴＨａ外に形成されている半導体膜ＣＦａを除去し、その後、ウェットエッチング処理によって、ハードマスクＨＭ１を除去する。これにより、第１孔ＴＨａの両側面に絶縁膜ＩＦ２ａが形成され、２つの絶縁膜ＩＦ２ａの間に半導体膜ＣＦａが形成される。すなわち、第１孔ＴＨａ内は、絶縁膜ＩＦ２ａおよび半導体膜ＣＦａによって埋め込まれる。
次に、図１６に示されるように、半導体基板ＳＢ２の表面に半導体素子を形成する。ここでは、半導体素子としてＭＩＳＦＥＴ３Ｑのみが示されている。次に、実施の形態１と同様に、半導体基板ＳＢ２上に層間絶縁膜ＩＬ２とおよび配線Ｍ１ｂ〜Ｍ５ｂを形成する。その後、半導体基板ＳＢ２の裏面を研磨し、半導体基板ＳＢ２の厚さを薄くする。
次に、図１７に示されるように、半導体基板ＳＢ２の裏面から第１孔ＴＨａに達するように、フォトリソグラフィ技術およびドライエッチング処理によって、半導体基板ＳＢ２に第２孔ＴＨｂを形成する。これにより、第１孔ＴＨａと第２孔ＴＨｂとが連通し、第１孔ＴＨａおよび第２孔ＴＨｂを含むスルーホールＴＨが形成される。
次に、第２孔ＴＨｂ内を埋め込むように、半導体基板ＳＢ２の裏面上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ２ｂを形成する。次に、第２孔ＴＨｂ内の絶縁膜ＩＦ２ｂが残されるように、ＣＭＰ法による研磨処理によって、第２孔ＴＨｂ外に形成されている絶縁膜ＩＦ２ｂを除去する。これにより、スルーホールＴＨ内において、絶縁膜ＩＦ２ａと絶縁膜ＩＦ２ｂとが一体化し、絶縁膜ＩＦ２ａおよび絶縁膜ＩＦ２ｂを含む絶縁膜ＩＦ２が形成される。そして、スルーホールＴＨに囲まれた半導体基板ＳＢ２が、光導波路ＷＧ２となる。
また、実施の形態２における光導波路ＷＧ２の幅であるスルーホールＴＨの内径は、実施の形態１と同じであるが、実施の形態２では、スルーホールＴＨの幅であるスルーホールＴＨの外径と内径との差は、実施の形態１より若干広くなっており、例えば１５〜５０μｍである。そして、第１孔ＴＨａ内における２つの絶縁膜ＩＦ２ａの幅は、それぞれ例えば２〜５μｍであり、第１孔ＴＨａ内における半導体膜ＣＦａの幅は、例えば１１〜４０μｍである。また、スルーホールＴＨの深さは例えば１３０〜３４０μｍであり、第１孔ＴＨａの深さは例えば６５〜１７０μｍであり、第２孔ＴＨｂの深さは例えば６５〜１７０μｍである。
スルーホールＴＨの深さを深くしたい場合、エッチング処理におけるアスペクト比を保持するために、スルーホールＴＨの幅を広くすることが有効である。例えば、スルーホールＴＨの深さを深くするために、第１孔ＴＨａの深さを深くしたとする。その際に、絶縁膜ＩＦ２ａだけでは第１孔ＴＨａ内を完全に埋め込めない場合があるので、埋め込みきれなかった箇所を半導体膜ＣＦａで補填することで、第１孔ＴＨａ内を絶縁膜ＩＦ２ａおよび半導体膜ＣＦａによって完全に埋め込むことができる。
また、絶縁膜ＩＦ２ａの厚さは、クラッド層として機能できる厚さである。実施の形態２では、クラッド層として機能する絶縁膜ＩＦ２ａの厚さを確保すると共に、第１孔ＴＨａ内を絶縁膜ＩＦ２ａおよび半導体膜ＣＦａによって完全に埋め込むことができるので、クラッド特性を更に安定させることができる。
なお、実施の形態１でも説明したように、スルーホールＴＨ内に空孔が形成されている場合もある。しかし、空孔内に水分などが侵入する恐れもあるため、そのような恐れを防止するために空孔を設けたくない場合には、実施の形態２のように、第１孔ＴＨａ内を、絶縁膜ＩＦ２ａだけでなく半導体膜ＣＦａも用いることによって埋め込むことが有効である。
また、実施の形態２でも実施の形態１と同様に、第１孔ＴＨａの形成位置は、第２孔ＴＨｂの形成位置と一致していることが最も好ましいが、第１孔ＴＨａの形成位置と第２孔ＴＨｂの形成位置とがずれていてもよい。その場合、絶縁膜ＩＦ２ａと絶縁膜ＩＦ２ｂとが分断され、その分断箇所において、半導体膜ＣＦａと半導体基板ＳＢ２とが接触することもある。そうすると、光導波路ＷＧ２を伝搬する光が、分断箇所において若干漏れることになる。漏れる光の量が僅かであれば、光の伝搬に大きな影響は無いが、漏れる光の量が多いと、それは光損失に繋がる。そのため、仮に、第１孔ＴＨａの形成位置と第２孔ＴＨｂの形成位置とがずれていたとしても、絶縁膜ＩＦ２ａは、絶縁膜ＩＦ２ｂに接触し、絶縁膜ＩＦ２ｂと一体化していることが最も好ましい。
（実施の形態３）
以下に、実施の形態３の半導体モジュールＭＪを、図１８を用いて説明する。なお、以下では、実施の形態１との相違点を主に説明する。図１８は、実施の形態１の図４に対応する平面図であり、半導体モジュールＭＪのうち半導体チップＣＨＰ２に形成されている光導波路ＷＧ２の形状を裏面ＢＳ２側から見た要部平面図である。
図１８に示されるように、実施の形態３では、実施の形態１と同様に、スルーホールＴＨに囲まれた半導体基板ＳＢ２を光導波路ＷＧ２として用いるが、スルーホールＴＨ内の構成物が実施の形態１と異なる。すなわち、スルーホールＴＨの一部である第１孔ＴＨａ内には、絶縁膜ＩＦ２ａが形成され、スルーホールＴＨの一部である第２孔ＴＨｂ内には、２つの絶縁膜ＩＦ２ｂ、および、この２つの絶縁膜ＩＦ２ｂに挟まれた導電性膜ＣＦｂが形成されている。
以下に、このような実施の形態３の製造方法について、図１９〜図２１を用いて説明する。実施の形態３の製造方法は、図６の製造工程までは実施の形態１と同様である。図１９は、図６に続く製造工程を示している。
まず、図１９に示されるように、半導体基板ＳＢ２の裏面上に、例えばＣＶＤ法によって、例えば窒化シリコン膜のような絶縁膜からなるハードマスクＨＭ２を形成する。次に、フォトリソグラフィ技術およびドライエッチング処理によって、ハードマスクＨＭ２をパターニングする。次に、半導体基板ＳＢ２の裏面から第１孔ＴＨａに達するように、ハードマスクＨＭ２をマスクとしてドライエッチング処理を行うことで、半導体基板ＳＢ２に第２孔ＴＨｂを形成する。次に、第２孔ＴＨｂ内およびハードマスクＨＭ２の下面上に、例えばＣＶＤ法によって、例えば酸化シリコンからなる絶縁膜ＩＦ２ｂを形成する。この段階では、第２孔ＴＨｂ内は、絶縁膜ＩＦ２ｂによって完全に埋め込まれていない。
次に、図２０に示されるように、絶縁膜ＩＦ２ｂに対して異方性エッチング処理を行うことで、第２孔ＴＨｂの底部およびハードマスクＨＭ２の下面上に形成されていた絶縁膜ＩＦ２ｂを除去する。これにより、第２孔ＴＨｂの側面には、絶縁膜ＩＦ２ｂが残される。
次に、図２１に示されるように、第２孔ＴＨｂ内およびハードマスクＨＭ２の下面上に、スパッタリング法によって、例えば銅からなるシード膜を形成し、その後、シード膜上に、例えばめっき法によって、例えば銅からなる導電性膜ＣＦｂを形成する。シード膜は、導電性膜ＣＦｂに取り込まれて、導電性膜ＣＦｂと一体化する。導電性膜ＣＦｂは、少なくとも第２孔ＴＨｂ内を埋め込むように形成されている。なお、半導体基板ＳＢ２の裏面にはハードマスクＨＭ２が形成されているので、導電性膜ＣＦｂは半導体基板ＳＢ２に直接接しない。このため、銅のような金属が、半導体基板ＳＢ２中に取り込まれ、金属汚染などの問題が発生することを防止することができる。
また、銅からなるシード膜を形成する前に、例えば窒化タンタルからなるバリアメタル膜を形成してもよく、このバリアメタル膜を導電性膜ＣＦｂの一部としてもよい。また、導電性膜ＣＦｂは、例えばＣＶＤ法を用いて形成された多結晶シリコン膜であってもよい。
次に、第２孔ＴＨｂ内の導電性膜ＣＦｂが残されるように、ＣＭＰ法による研磨処理によって、第２孔ＴＨｂ外に形成されている導電性膜ＣＦｂを除去し、その後、ウェットエッチング処理によって、ハードマスクＨＭ２を除去する。これにより、第２孔ＴＨｂの両側面に絶縁膜ＩＦ２ｂが形成され、２つの絶縁膜ＩＦ２ｂの間に導電性膜ＣＦｂが形成される。すなわち、第２孔ＴＨｂ内は、絶縁膜ＩＦ２ｂおよび導電性膜ＣＦｂによって埋め込まれる。これにより、スルーホールＴＨ内において、絶縁膜ＩＦ２ａと絶縁膜ＩＦ２ｂとが一体化し、絶縁膜ＩＦ２ａおよび絶縁膜ＩＦ２ｂを含む絶縁膜ＩＦ２が形成される。そして、スルーホールＴＨに囲まれた半導体基板ＳＢ２が、光導波路ＷＧ２となる。
また、実施の形態３における光導波路ＷＧ２の幅であるスルーホールＴＨの内径は、実施の形態１と同じであるが、実施の形態３では、スルーホールＴＨの幅であるスルーホールＴＨの外径と内径との差は、実施の形態１より若干広くなっており、例えば１５〜５０μｍである。そして、第２孔ＴＨｂ内における２つの絶縁膜ＩＦ２ｂの幅は、それぞれ例えば２〜５μｍであり、第２孔ＴＨｂ内における導電性膜ＣＦｂの幅は、例えば１１〜４０μｍである。
実施の形態３では、スルーホールＴＨの深さを深くしたい場合、第２孔ＴＨｂの深さを深くする。その際に、絶縁膜ＩＦ２ｂだけでは第２孔ＴＨｂ内を完全に埋め込めない場合があるので、埋め込みきれなかった箇所を導電性膜ＣＦｂで補填することで、第２孔ＴＨｂ内を絶縁膜ＩＦ２ｂおよび導電性膜ＣＦｂによって完全に埋め込むことができる。
また、絶縁膜ＩＦ２ｂの厚さは、クラッド層として機能できる厚さである。実施の形態３では、クラッド層として機能する絶縁膜ＩＦ２ｂの厚さを確保すると共に、第２孔ＴＨｂ内を絶縁膜ＩＦ２ｂおよび導電性膜ＣＦｂによって完全に埋め込むことができるので、クラッド特性を更に安定させることができる。
なお、実施の形態２と同様に、スルーホールＴＨ内に空孔を設けたくない場合にも、実施の形態３の技術は有効である。
また、実施の形態３でも実施の形態１および実施の形態２と同様に、第１孔ＴＨａの形成位置は、第２孔ＴＨｂの形成位置と一致していることが最も好ましいが、第１孔ＴＨａの形成位置と第２孔ＴＨｂの形成位置とがずれていてもよい。その場合、絶縁膜ＩＦ２ａと絶縁膜ＩＦ２ｂとが分断されていることもあるが、実施の形態２と同様の理由から、絶縁膜ＩＦ２ｂは、絶縁膜ＩＦ２ａに接触し、絶縁膜ＩＦ２ａと一体化していることが最も好ましい。
（実施の形態４）
以下に、実施の形態４の半導体モジュールＭＪを、図２２を用いて説明する。なお、以下では、実施の形態２および実施の形態３との相違点を主に説明する。
図２２に示されるように、実施の形態４では、第１孔ＴＨａ内の構造物を実施の形態２で説明した技術を用いて形成し、第２孔ＴＨｂ内の構造物を実施の形態３で説明した技術を用いて形成する。すなわち、第１孔ＴＨａ内は、絶縁膜ＩＦ２ａおよび半導体膜ＣＦａによって埋め込まれており、第２孔ＴＨｂ内は、絶縁膜ＩＦ２ｂおよび導電性膜ＣＦｂによって埋め込まれている。
このように、実施の形態４によれば、実施の形態２および実施の形態３と比較して、クラッド特性を更に向上させることができる。
以上、本願発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
例えば、半導体チップＣＨＰ１および半導体チップＣＨＰ２において、配線Ｍ１ａおよび配線Ｍ１ｂのような最上層配線より下層の配線は、ダマシン構造の配線ではなく、窒化チタン膜、アルミニウム膜および窒化チタン膜を積層させ、この積層膜をパターニングすることによって形成された配線であってもよい。この場合、配線を形成し、配線を覆うように層間絶縁膜を形成した後、層間絶縁膜の上面に対してＣＭＰ法による研磨処理を行うことによって、層間絶縁膜が平坦化される。
また、半導体チップＣＨＰ１では、多層配線として、配線Ｍ１ａおよび配線Ｍ２ａの２層配線を例示したが、半導体チップＣＨＰ１の多層配線は、３層以上であってもよい。また、半導体チップＣＨＰ２では、多層配線として、配線Ｍ１ｂ〜配線Ｍ５ｂの５層配線を例示したが、半導体チップＣＨＰ２の多層配線は、５層より少なくてもよいし、５層より多くてもよい。
１Ｑ〜３Ｑ ＭＩＳＦＥＴ
ＢＥ バンプ電極
ＢＳ１、ＢＳ２ 裏面
ＢＸ 絶縁膜
ＣＦａ 半導体膜
ＣＦｂ 導電性膜
ＣＨＰ１、ＣＨＰ２ 半導体チップ
ＧＣ グレーティングカプラ
ＨＭ１、ＨＭ２ ハードマスク
ＩＦ１、ＩＦ２、ＩＦ２ａ、ＩＦ２ｂ 絶縁膜
ＩＬ１、ＩＬ２ 層間絶縁膜
ＬＤ レーザダイオードチップ
ＬＺ レーザ光
Ｍ１ａ、Ｍ２ａ、Ｍ１ｂ〜Ｍ５ｂ 配線
ＭＦ 金属膜
ＭＪ 半導体モジュール
ＯＲ 受光器
ＰＡＤ パッド電極
ＲＦ１、ＲＦ２ 反射膜
Ｓ１〜Ｓ４ 辺
ＳＢ１、ＳＢ２ 半導体基板
ＳＬ 半導体層
ＴＧＶ 貫通電極
ＴＨ スルーホール
ＴＨａ 第１孔（第１箇所）
ＴＨｂ 第２孔（第２箇所）
ＴＳ１、ＴＳ２ 表面
ＷＦ１、ＷＦ２ ウェハ
ＷＧ、ＷＧ２ 光導波路

Claims (20)

  1. 光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップと、
    基板、前記基板の表面側に形成され、且つ、電気回路の一部を構成する半導体素子、および、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線を備える第２半導体チップと、
    を有し、
    前記第２半導体チップは、前記第１半導体チップ上に搭載され、
    前記第１配線と前記第２配線とが直接接するように、前記第１半導体チップの表面は、前記第２半導体チップの表面と接合され、
    前記基板には、平面視における形状が環状であるスルーホールが形成され、
    前記スルーホール内には、第１クラッド層が形成され、
    前記第１クラッド層は、前記スルーホールに囲まれた前記基板を構成する材料よりも低い屈折率を有する材料からなる、半導体モジュール。
  2. 請求項１記載の半導体モジュールにおいて、
    前記光デバイスは、前記スルーホールに囲まれた前記基板と平面視において重なるように形成されている、半導体モジュール。
  3. 請求項２記載の半導体モジュールにおいて、
    前記スルーホールに囲まれた前記基板は、光導波路として機能し、
    前記光デバイスは、受光器またはグレーティングカプラであり、
    前記半導体モジュール外部の光通信機器と前記光デバイスとの間で行われる光の送信または受信は、前記光導波路を介して行われる、半導体モジュール。
  4. 請求項３記載の半導体モジュールにおいて、
    前記第１半導体チップには、前記光デバイスの下方に形成され、且つ、前記光デバイスと平面視において重なる位置に、前記光を反射させることができる反射膜が形成されている、半導体モジュール。
  5. 請求項１記載の半導体モジュールにおいて、
    前記スルーホールに囲まれた前記基板以外の領域において、前記基板の裏面には、金属膜が形成されている、前記半導体モジュール。
  6. 請求項１記載の半導体モジュールにおいて、
    前記第１クラッド層は、絶縁膜からなる、前記半導体モジュール。
  7. 請求項１記載の半導体モジュールにおいて、
    前記スルーホールは、第１箇所、および、前記第１箇所よりも前記基板の裏面に近い第２箇所を有し、
    前記第１箇所に形成されている前記第１クラッド層は、第１絶縁膜からなり、
    前記第２箇所に形成されている前記第１クラッド層は、第２絶縁膜、第３絶縁膜、および、前記第２絶縁膜と前記第３絶縁膜とに挟まれた第１導電性膜からなる、前記半導体モジュール。
  8. 請求項１記載の半導体モジュールにおいて、
    前記スルーホールは、第１箇所、および、前記第１箇所よりも前記基板の裏面に近い第２箇所を有し、
    前記第１箇所に形成されている前記第１クラッド層は、第１絶縁膜、第２絶縁膜、および、前記第１絶縁膜と前記第２絶縁膜とに挟まれた第１導電性膜からなり、
    前記第２箇所に形成されている前記第１クラッド層は、第３絶縁膜からなる、前記半導体モジュール。
  9. 請求項１記載の半導体モジュールにおいて、
    前記スルーホールは、第１箇所、および、前記第１箇所よりも前記基板の裏面に近い第２箇所を有し、
    前記第１箇所に形成されている前記第１クラッド層は、第１絶縁膜、第２絶縁膜、および、前記第１絶縁膜と前記第２絶縁膜とに挟まれた第１導電性膜からなり、
    前記第２箇所に形成されている前記第１クラッド層は、第３絶縁膜、第４絶縁膜、および、前記第３絶縁膜と前記第４絶縁膜とに挟まれた第２導電性膜からなる、前記半導体モジュール。
  10. 請求項１記載の半導体モジュールにおいて、
    平面視において、前記第１半導体チップの外周は、前記第２半導体チップの外周と５μｍ以内の範囲で一致している、半導体モジュール。
  11. 請求項１記載の半導体モジュールにおいて、
    平面視において、前記第１半導体チップおよび前記第２半導体チップは、それぞれ、第１方向に沿った第１辺および第２辺と、前記第１方向と交差する第２方向に沿った第３辺および第４辺とを有し、
    前記第１半導体チップの第１辺および前記第２半導体チップの第１辺は、５μｍ以内の範囲で一致し、
    前記第１半導体チップの第２辺および前記第２半導体チップの第２辺は、５μｍ以内の範囲で一致し、
    前記第１半導体チップの第３辺および前記第２半導体チップの第３辺は、５μｍ以内の範囲で一致し、
    前記第１半導体チップの第４辺および前記第２半導体チップの第４辺は、５μｍ以内の範囲で一致している、半導体モジュール。
  12. 請求項３記載の半導体モジュールにおいて、
    前記第１半導体チップは、
    前記光デバイスの上方に形成され、且つ、前記第１配線を含む第１多層配線と、
    前記光デバイスの下方に形成され、且つ、前記第１半導体チップの裏面側に形成された第１絶縁膜と、
    前記第１絶縁膜の下面に形成されたパッド電極と、
    前記第１絶縁膜を貫通し、且つ、前記パッド電極および前記第１配線に電気的に接続された貫通電極と、
    前記パッド電極の下面に形成された外部接続用端子と、
    を更に有し、
    前記第２半導体チップは、
    前記半導体素子の上方に形成され、且つ、前記第２配線を含む第２多層配線、
    を更に有する、半導体モジュール。
  13. 請求項１２記載の半導体モジュールを用いた通信方法であって、
    前記半導体モジュール外部の電気機器からの第１電気信号を、前記外部接続用端子および前記貫通電極を介して、前記第１半導体チップで受信するステップと、
    前記第１半導体チップが受信した前記第１電気信号を、前記第１半導体チップから前記第２半導体チップへ送信するステップと、
    前記第２半導体チップが受信した前記第１電気信号を、前記半導体素子を用いて、第２電気信号に加工するステップと、
    前記第２電気信号を、第２半導体チップから前記第１半導体チップへ送信するステップと、
    前記第１半導体チップが受信した前記第２電気信号を、前記光デバイスを用いて、光信号へ変換するステップと、
    前記光信号を、前記光導波路を介して、前記第１半導体チップから前記半導体モジュール外部の光通信機器へ送信するステップと、
    を有する、通信方法。
  14. 請求項１２記載の半導体モジュールを用いた通信方法であって、
    前記半導体モジュール外部の光通信機器からの光信号を、前記光導波路を介して、前記第１半導体チップで受信するステップと、
    前記第１半導体チップが受信した前記光信号を、前記光デバイスを用いて、第３電気信号へ変換するステップと、
    前記第３電気信号を、前記第１半導体チップから前記第２半導体チップへ送信するステップと、
    前記第２半導体チップが受信した前記第３電気信号を、前記半導体素子を用いて、第４電気信号に加工するステップと、
    前記第４電気信号を、前記外部接続用端子および前記貫通電極を介して、前記半導体モジュール外部の電気機器へ送信するステップと、
    を有する、通信方法。
  15. （ａ）第１基板、前記第１基板上に形成された光デバイス、および、前記光デバイスの上方に形成され、且つ、前記光デバイスに電気的に接続された第１配線を備える第１半導体チップとなる領域を複数有する第１ウェハを準備する工程、
    （ｂ）第２基板、前記第２基板の表面側に形成され、且つ、電気回路の一部を構成する半導体素子、前記半導体素子の上方に形成され、且つ、前記半導体素子に電気的に接続された第２配線、前記第２基板に形成され、且つ、平面視における形状が環状であるスルーホール、および、前記スルーホール内に形成された第１クラッド層を備える第２半導体チップとなる領域を複数有する第２ウェハを準備する工程、
    （ｃ）前記（ａ）工程および前記（ｂ）工程後に、前記第１配線と前記第２配線とが直接接するように、前記第１ウェハの表面と前記第２ウェハの表面とを接合する工程、
    （ｄ）前記（ｃ）工程後、前記第１基板を除去する工程、
    （ｅ）前記（ｄ）工程後、互いに接合された前記第１ウェハと前記第２ウェハとを個片化することによって、互いに接合された前記第１半導体チップおよび前記第２半導体チップを有する半導体モジュールを、複数形成する工程、
    を有する、半導体モジュールの製造方法。
  16. 請求項１５記載の半導体モジュールの製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記第２基板の前記表面から前記第２基板の内部に達するように、前記第２基板に第１孔を形成する工程、
    （ｂ２）前記第１孔内に、第１絶縁膜を形成する工程、
    （ｂ３）前記（ｂ２）工程後、前記第２基板の裏面から前記第１孔に達するように、前記第２基板に第２孔を形成する工程、
    （ｂ４）前記第２孔内に、第２絶縁膜を形成する工程、
    を有し、
    前記第１孔および前記第２孔は、前記スルーホールを構成し、
    前記第１絶縁膜および前記第２絶縁膜は、前記第１クラッド層を構成する、半導体モジュールの製造方法。
  17. 請求項１５記載の半導体モジュールの製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記第２基板の前記表面から前記第２基板の内部に達するように、前記第２基板に第１孔を形成する工程、
    （ｂ２）前記第１孔の両側面に、第１絶縁膜を形成する工程、
    （ｂ３）前記第１孔内に、前記第１絶縁膜を介して、半導体膜を形成する工程、
    （ｂ４）前記（ｂ３）工程後、前記第２基板の裏面から前記第１孔に達するように、前記第２基板に第２孔を形成する工程、
    （ｂ５）前記第２孔内に、第２絶縁膜を形成する工程、
    を有し、
    前記第１孔および前記第２孔は、前記スルーホールを構成し、
    前記第１絶縁膜、前記半導体膜および前記第２絶縁膜は、前記第１クラッド層を構成する、半導体モジュールの製造方法。
  18. 請求項１５記載の半導体モジュールの製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記第２基板の前記表面から前記第２基板の内部に達するように、前記第２基板に第１孔を形成する工程、
    （ｂ２）前記第１孔内に、第１絶縁膜を形成する工程、
    （ｂ３）前記（ｂ２）工程後、前記第２基板の裏面から前記第１孔に達するように、前記第２基板に第２孔を形成する工程、
    （ｂ４）前記第２孔の両側面に、第２絶縁膜を形成する工程、
    （ｂ５）前記第２孔内に、前記第２絶縁膜を介して、導電性膜を形成する工程、
    を有し、
    前記第１孔および前記第２孔は、前記スルーホールを構成し、
    前記第１絶縁膜、前記第２絶縁膜および前記導電性膜は、前記第１クラッド層を構成する、半導体モジュールの製造方法。
  19. 請求項１５記載の半導体モジュールの製造方法において、
    前記（ｂ）工程は、
    （ｂ１）前記第２基板の前記表面から前記第２基板の内部に達するように、前記第２基板に第１孔を形成する工程、
    （ｂ２）前記第１孔の両側面に、第１絶縁膜を形成する工程、
    （ｂ３）前記第１孔内に、前記第１絶縁膜を介して、半導体膜を形成する工程、
    （ｂ４）前記（ｂ３）工程後、前記第２基板の裏面から前記第１孔に達するように、前記第２基板に第２孔を形成する工程、
    （ｂ５）前記第２孔の両側面に、第２絶縁膜を形成する工程、
    （ｂ６）前記第２孔内に、前記第２絶縁膜を介して、導電性膜を形成する工程、
    を有し、
    前記第１孔および前記第２孔は、前記スルーホールを構成し、
    前記第１絶縁膜、前記半導体膜、前記第２絶縁膜および前記導電性膜は、前記第１クラッド層を構成する、半導体モジュールの製造方法。
  20. 請求項１５記載の半導体モジュールの製造方法において、
    前記（ｃ）工程において、前記光デバイスは、前記スルーホールに囲まれた前記第２基板と平面視において重なるように形成されている、半導体モジュールの製造方法。
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