FR3100926A1 - Capteur d'images réalisé en technologie 3D séquentielle - Google Patents

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Christophe Licitra
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Abstract

Capteur d'images réalisé en technologie 3D séquentielle La présente description concerne un capteur d'images comprenant une pluralité de pixels, chaque pixel comportant un photodétecteur (PD) relié à un circuit de contrôle (T1, T2, T3, T4), le photodétecteur étant formé dans et sur un premier substrat semiconducteur (S1), et le circuit de contrôle comportant au moins un premier transistor MOS (T2, T3, T4) formé dans et sur un deuxième substrat semiconducteur (S2) disposé sur le premier substrat (S1), le capteur étant destiné à être éclairé du côté de la face du premier substrat (S1) opposé au deuxième substrat (S2), le capteur comprenant en outre un écran (201) disposé entre les premier (S1) et deuxième (S2) substrats et s'étendant sur sensiblement toute la surface du capteur, ledit écran (201) comprenant au moins une couche électriquement conductrice. Figure pour l'abrégé : Fig. 2

Description

Capteur d'images réalisé en technologie 3D séquentielle
La présente description concerne le domaine des capteurs d'images. Elle vise plus particulièrement le domaine des capteurs d'images réalisés en technologie 3D séquentielle.
Un capteur d'images comporte classiquement une pluralité de pixels, par exemple agencés en matrice selon des rangées et des colonnes, chaque pixel comportant un photodétecteur relié à un circuit de contrôle comportant un ou plusieurs transistors.
Pour augmenter la densité surfacique d'intégration des pixels tout en conservant une surface de photo-détection importante par pixel et donc une sensibilité élevée, il a été proposé de réaliser des capteurs d'images sur deux niveaux semiconducteurs superposés. A titre d'exemple, la demande de brevet US2007/0018075 décrit un capteur dans lequel, dans chaque pixel, la photodiode et un transistor de transfert du circuit de contrôle sont formés dans et sur un premier substrat semiconducteur, les autres transistors du circuit de contrôle étant formés dans et sur un deuxième substrat semiconducteur superposé au premier substrat. Le capteur est destiné à être éclairé du côté de la face du premier substrat opposée au deuxième substrat.
Dans la demande de brevet US2007/0018075, il est plus particulièrement proposé de d'abord réaliser les photodiodes et les transistors de transfert dans et sur le premier substrat semiconducteur, de déposer ensuite le deuxième substrat sur le premier substrat, puis seulement de former les autres transistors du circuit de contrôle dans et sur le deuxième substrat. Les connexions entre le premier substrat et le deuxième substrat sont réalisées au moyen de vias conducteurs traversant toute l'épaisseur du deuxième substrat, formés à partir de la face supérieure du deuxième substrat après le report du deuxième substrat sur le premier substrat.
Cette technologie de fabrication est appelée technologie 3D séquentielle ("3D" pour trois dimensions car le capteur est réalisé sur plusieurs niveaux semiconducteurs, et "séquentielle" car les composants du substrat semiconducteur supérieur et les interconnexions entre le substrat supérieur et le substrat inférieur sont réalisés seulement après avoir réalisé les composants du substrat semiconducteur inférieur et reporté le substrat supérieur sur le substrat inférieur).
La technologie 3D séquentielle permet de limiter la précision d'alignement requise lors du report du deuxième substrat sur le premier substrat dans la mesure où, lors du report du deuxième substrat sur le premier substrat, aucun composant ou motif n’a encore été réalisé dans ou sur le premier substrat. En outre, elle permet de limiter la surface occupée par les éléments de connexion entre le substrat supérieur et le substrat inférieur.
Il serait souhaitable de pallier tout ou partie des inconvénients des capteurs d'images connus réalisés en technologie 3D séquentielle.
Pour cela, un mode de réalisation prévoit un capteur d'images comprenant une pluralité de pixels, chaque pixel comportant un photodétecteur relié à un circuit de contrôle, le photodétecteur étant formé dans et sur un premier substrat semiconducteur, et le circuit de contrôle comportant au moins un premier transistor MOS formé dans et sur un deuxième substrat semiconducteur disposé sur le premier substrat, le capteur étant destiné à être éclairé du côté de la face du premier substrat opposé au deuxième substrat, le capteur comprenant en outre un écran disposé entre les premier et deuxième substrats et s'étendant sur sensiblement toute la surface du capteur, ledit écran comprenant au moins une couche électriquement conductrice.
Selon un mode de réalisation, ladite au moins une couche électriquement conductrice de l'écran est en métal ou en un matériau semiconducteur dopé.
Selon un mode de réalisation, ladite au moins une couche électriquement conductrice de l'écran est en un matériau semiconducteur à base de germanium.
Selon un mode de réalisation, ladite au moins une couche électriquement conductrice de l'écran est en un alliage germanium-tellure.
Selon un mode de réalisation, ladite au moins une couche électriquement conductrice de l'écran est en un métal du groupe comprenant le tungstène, l'aluminium et le nitrure de titane.
Selon un mode de réalisation, l'écran est absorbant dans une gamme de longueurs d'onde de détection du capteur.
Selon un mode de réalisation, l'écran comprend une alternance de couches d'oxyde de silicium et de couches de silicium dopé formant un miroir de Bragg réfléchissant la lumière transmise par le premier substrat aux longueurs d'onde de détection du capteur.
Selon un mode de réalisation, les premier et deuxième substrats sont en silicium.
Selon un mode de réalisation, l'écran est séparé du deuxième substrat par une couche isolante.
Selon un mode de réalisation, ladite au moins une couche conductrice de l'écran est connectée à un noeud d'application d'un potentiel de polarisation par l'intermédiaire d'un via conducteur traversant le deuxième substrat.
Selon un mode de réalisation, ledit au moins un premier transistor MOS est relié au photodétecteur par l'intermédiaire d'un via conducteur traversant le deuxième substrat et l'écran.
Selon un mode de réalisation, ledit via conducteur a un diamètre inférieur ou égal à 90 nm.
Selon un mode de réalisation, le circuit de contrôle comprend au moins un deuxième transistor MOS formé dans et sur le premier substrat, et la grille dudit au moins un deuxième transistor MOS est disposée du côté d'une face du premier substrat tournée vers le deuxième substrat, la grille dudit au moins un deuxième transistor étant disposée du côté d'une face du deuxième substrat opposée au premier substrat.
Selon un mode de réalisation, la distance entre les premier et deuxième substrats est inférieure ou égale à 750 nm.
Selon un mode de réalisation, le capteur ne comprend pas de pistes métalliques d'interconnexion parallèles aux premier et deuxième substrats entre le premier substrat et l'écran.
Un autre mode de réalisation prévoit un procédé de fabrication d'un capteur d'images comprenant une pluralité de pixels, chaque pixel comportant un photodétecteur relié à un circuit de contrôle, le photodétecteur étant formé dans et sur un premier substrat semiconducteur, et le circuit de contrôle comportant au moins un premier transistor MOS formé dans et sur un deuxième substrat semiconducteur disposé sur le premier substrat, le capteur étant destiné à être éclairé du côté de la face du premier substrat opposée au deuxième substrat, le capteur comprenant en outre un écran disposé entre les premier et deuxième substrats et s'étendant sur sensiblement toute la surface du capteur, ledit écran comprenant au moins une couche électriquement conductrice, ce procédé comprenant les étapes successives suivantes :
- former le photodétecteur dans le premier substrat ;
- déposer l'écran sur le premier substrat ou sur le deuxième substrat ;
- reporter le deuxième substrat sur le premier substrat de façon que l'écran soit disposé entre les premier et deuxième substrats ; et
- former ledit au moins un premier transistor MOS dans et sur le deuxième substrat, du côté d'une face du deuxième substrat opposée à l'écran.
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles :
la figure 1 est un schéma électrique d'un exemple d'un pixel d'un capteur d'images selon un mode de réalisation ;
la figure 2 est une vue en coupe illustrant de façon schématique un exemple de réalisation du pixel de la figure 1 ; et
la figure 3 est une vue en coupe illustrant de façon schématique un autre exemple de réalisation du pixel de la figure 1.
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. En particulier, les éléments structurels et/ou fonctionnels communs aux différents modes de réalisation peuvent présenter les mêmes références et peuvent disposer de propriétés structurelles, dimensionnelles et matérielles identiques.
Par souci de clarté, seuls les étapes et éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, dans les exemples de réalisation de capteurs d'images en technologie 3D séquentielle décrits ci-après, les diverses étapes de réalisation des éléments de pixel des premier et deuxième substrats semiconducteurs n'ont pas été détaillées, la mise en oeuvre de ces étapes étant à la portée de l'homme du métier à partir des indications de la présente description.
Sauf précision contraire, lorsque l'on fait référence à deux éléments connectés entre eux, cela signifie directement connectés sans éléments intermédiaires autres que des conducteurs, et lorsque l'on fait référence à deux éléments reliés ou couplés entre eux, cela signifie que ces deux éléments peuvent être connectés ou être reliés ou couplés par l'intermédiaire d'un ou plusieurs autres éléments.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position absolue, tels que les termes "avant", "arrière", "haut", "bas", "gauche", "droite", etc., ou relative, tels que les termes "dessus", "dessous", "supérieur", "inférieur", etc., ou à des qualificatifs d'orientation, tels que les termes "horizontal", "vertical", etc., il est fait référence sauf précision contraire à l'orientation des figures, étant entendu que, en pratique, les dispositifs décrits peuvent être orientés différemment.
Sauf précision contraire, les expressions "environ", "approximativement", "sensiblement", et "de l'ordre de" signifient à 10 % près, de préférence à 5 % près.
Un problème qui se pose dans un capteur d'images du type décrit dans la demande de brevet US2007/0018075 susmentionnée est que l'accumulation de charges photogénérées dans le photodétecteur du premier substrat pendant une phase d'intégration du pixel peut conduire, par effet électrostatique, à modifier la tension de seuil des transistors du deuxième substrat, ce qui peut générer des artefacts indésirables dans l'image acquise par le capteur. Plus généralement, toute modification de polarisation d’une région conductrice ou semiconductrice d’un composant du premier substrat peut conduire à modifier la tension de seuil des transistors du deuxième substrat, ce qui n’est pas souhaitable.
De plus, des photons sont susceptibles de traverser le premier substrat et de pénétrer dans le deuxième substrat, ce qui peut générer des courants de fuite dans les transistors du deuxième substrat, conduisant, là encore, à des artefacts dans les images acquises par le capteur.
Selon un aspect d'un mode de réalisation, on prévoit de disposer un écran opaque entre les premier et deuxième substrats, cet écran s'étendant sur sensiblement toute la surface du capteur et comprenant au moins une couche électriquement conductrice. L'écran opaque permet de bloquer ou de limiter la transmission parasite de photons du premier substrat au deuxième substrat. La couche conductrice de l'écran opaque forme quant à elle un écran électrostatique entre les premier et deuxième substrats, ce qui permet d'éviter que les charges photogénérées accumulées dans le premier substrat ne viennent modifier la tension de seuil des transistors du deuxième substrat.
La figure 1 est un schéma électrique d'un exemple d'un pixel d'un capteur d'images selon un mode de réalisation.
Le pixel de la figure 1 comprend un photodétecteur PD relié à un noeud capacitif de lecture SN du pixel par l'intermédiaire d'un transistor de transfert T1. Dans cet exemple, le photodétecteur PD est une photodiode dont l'anode est reliée, par exemple connectée, à un noeud GND d'application d'un potentiel de référence, par exemple la masse, et dont la cathode est reliée au noeud SN par l'intermédiaire du transistor T1. Plus particulièrement, dans cet exemple, le transistor T1 est un transistor MOS à canal N ayant un premier noeud de conduction (source ou drain) connecté à la cathode de la photodiode PD et un deuxième noeud de conduction (drain ou source) connecté au noeud SN.
Dans l'exemple de la figure 1, le pixel comprend en outre un transistor MOS de réinitialisation T2 reliant, par ses noeuds de conduction (source et drain), le noeud de lecture SN à un noeud d'application d'un potentiel d'alimentation haut VDD du pixel, par exemple commun à tous les pixels du capteur. Dans l'exemple représenté, le transistor T2 est un transistor MOS à canal N, dont la source (S) est reliée, de préférence connectée, au noeud SN et dont le drain (D) est relié, de préférence connecté, au noeud VDD. Le pixel comprend en outre un transistor MOS de lecture T3 monté en source suiveuse, dont la grille est reliée, de préférence connectée, au noeud SN. Dans l'exemple représenté, le transistor T3 est un transistor MOS à canal N dont le drain (D) est relié, de préférence connecté, au noeud VDD. Le pixel comprend de plus un transistor MOS de sélection de lecture T4 reliant, par ses noeuds de conduction, la source (S) du transistor de lecture T3 à une piste conductrice de sortie CL du pixel, qui peut être commune à plusieurs pixels du capteur. Dans l'exemple représenté, le transistor T4 est un transistor MOS à canal N dont le drain (D) est relié, de préférence connecté, à la source (S) du transistor T3 et dont la source (S) est reliée, de préférence connectée, à la piste conductrice de sortie CL.
Les transistors T1, T2, T3 et T4 constituent le circuit de contrôle du pixel. En fonctionnement, les variations du potentiel du noeud de lecture SN sont reportées sur la source du transistor T3. Le pixel reçoit des signaux de commande TG, RST et RS appliqués respectivement sur les grilles des transistors T1, T2 et T4.
A titre d'exemple, les pixels sont disposés en matrice, les pixels d'une même colonne partageant une même piste conductrice de sortie CL et les pixels de colonnes distinctes étant reliés à des pistes conductrices de sortie CL distinctes. Lors de l'acquisition d'une image, les pixels sont par exemple initialisés, puis intègrent le flux lumineux incident avant d'être lus rangée par rangée. Pour cela, dans chaque rangée de pixels du capteur, les grilles des transistors de transfert T1 des pixels de la rangée peuvent être connectées à une même piste conductrice (non représentée) recevant un signal de commande TG commun à tous les pixels de la rangée, les grilles des transistors de réinitialisation T2 des pixels de la rangée peuvent être connectées à une même piste conductrice (non représentée) recevant un signal de commande RST commun à tous les pixels de la rangée, et les grilles des transistors T4 des pixels de la rangée peuvent être connectées à une même piste conductrice (non représentée) recevant un signal de commande RS commun à tous les pixels de la rangée.
Comme illustré de façon schématique sur la figure 1 par des cadres en traits interrompus, la photodiode PD et le transistor de transfert T1 sont formés dans et sur un premier substrat semiconducteur S1, et les transistors T2, T3 et T4 sont formés dans et sur un deuxième substrat semiconducteur S2, disposé sur le substrat S1. Sur la figure 1, on en outre représenté, sous la forme d'un trait épais, un via conducteur isolé traversant le substrat S2 et connectant la source du transistor T2 et la grille du transistor T3, au noeud de lecture SN situé sur le substrat S1.
La figure 2 est une vue en coupe illustrant de façon schématique un exemple de réalisation du pixel de la figure 1.
Dans cet exemple, le capteur comprend un substrat semiconducteur inférieur S1 et un substrat semiconducteur supérieur S2, séparés l'un de l'autre par un écran opaque 201 s'étendant sur sensiblement toute la surface du capteur. Dans cet exemple, l'écran 201 est une couche conductrice, par exemple en un matériau semiconducteur dopé ou en métal, et forme ainsi un écran électrostatique entre les substrats S1 et S2. A titre d'exemple, l'écran 201 est en germanium, en un alliage germanium-tellure, en tungstène, en nitrure de titane ou en aluminium.
Le capteur comprend en outre une couche électriquement isolante 203 séparant le substrat S1 de la couche écran 201, et une couche isolante 205 séparant la couche écran 201 du substrat S2. A titre d'exemple, la couche isolante 203 est disposée sur et en contact avec la face supérieure du substrat S1, la couche écran 201 est disposée sur et en contact avec la face supérieure de la couche isolante 203, la couche isolante 205 est disposée sur et en contact avec la face supérieure de la couche écran 201, et le substrat S2 est disposé sur et en contact avec la face supérieure de la couche isolante 205.
Les substrats S1 et S2 sont par exemple en silicium monocristallin. Dans cet exemple, les substrats S1 et S2 sont dopés de type P. Les substrats S1 et S2 sont par exemple destinés à être reliés à un noeud d'application d'un potentiel d'alimentation bas GND du capteur, par exemple la masse. Les couches isolantes 203 et 205 sont par exemple en oxyde de silicium.
Dans chaque pixel, la photodiode PD et le transistor de transfert T1 sont formés dans et sur une portion du substrat S1, les transistors T2, T3 et T4 du pixel étant formés dans et sur une portion du substrat S2, située en vis-à-vis de (c'est-à-dire alignée verticalement avec) la portion correspondante du substrat S1.
Dans l'exemple représenté, la photodiode PD comprend un caisson dopé de type N 207 formé dans le substrat S1, du côté de sa face supérieure, par exemple par implantation. Dans cet exemple, le caisson 207 s'étend verticalement depuis la face supérieure du substrat S1, jusqu'à une profondeur intermédiaire du substrat S1. En vue de dessus (non représentée), le caisson 207 s'étend sur la majeure partie de la surface du pixel. Le caisson 207 forme la région de cathode de la photodiode PD et définit une région d'accumulation de charges photogénérées du pixel. La photodiode PD comprend en outre une couche dopée de type P 209, de niveau de dopage supérieur à celui du substrat S1, formée dans le caisson 207 du côté de sa face supérieure, par exemple par implantation. Dans cet exemple, la couche 209 s'étend verticalement depuis la face supérieure du substrat S1, jusqu'à une profondeur inférieure à la profondeur du caisson 207. En vue de dessus (non représentée), la couche 209 s'étend sur la majeure partie de la surface du caisson 207. Latéralement, la couche 209 s'étend au-delà des bords du caisson 207 et vient en contact avec le substrat S1 sur une partie de la périphérie du caisson 207 (partie gauche dans la représentation de la figure 2). Sur une autre partie de la périphérie du caisson 207 (partie droite dans la représentation de la figure 2), la couche 209 ne s'étend pas jusqu'au bord du caisson 207. La couche 209 forme la région d'anode de la photodiode PD.
Le pixel de la figure 2 comprend en outre, du côté d'un bord du caisson 207 non recouvert par la couche 209 (bord droit dans la représentation de la figure 2), une région de lecture 211 dopée de type N, formée dans le substrat S1, par exemple par implantation. La région de lecture 211 s'étend verticalement depuis la face supérieure du substrat S1, jusqu'à une profondeur intermédiaire du substrat S1, par exemple jusqu'à une profondeur inférieure à celle du caisson 207. La région de lecture 211 est séparée latéralement du caisson 207 par une portion du substrat S1. Le niveau de dopage de la région de lecture 211 est par exemple supérieur à celui du caisson 207. Dans cet exemple, le caisson 207 et la région de lecture 211 forment respectivement la région de source et la région de drain du transistor T1. La portion de substrat séparant la région de lecture 211 du caisson 207 constitue une région de formation de canal du transistor T1. Le transistor T1 comprend en outre un empilement de grille isolée s'étendant au-dessus de la région de formation de canal du transistor. Plus particulièrement, dans l'exemple représenté, l'empilement de grille du transistor T1 comprend une couche isolante 213, par exemple en oxyde de silicium, disposée sur et en contact avec la face supérieure de la portion de substrat de type P séparant la région 211 du caisson 207, et une couche conductrice 215, par exemple en silicium polycristallin dopé, disposée sur et en contact avec la face supérieure de la couche isolante 213.
La région de lecture 211 est en contact, par sa face supérieure, avec un via conducteur métallique 217 traversant toute l'épaisseur du substrat S2, de la couche isolante 205, de l'écran 201, et de la couche isolante 203.
Dans l'exemple de la figure 2, la couche isolante 203, la couche écran 201, et la couche isolante 205 sont déposées sur la face supérieure du susbtrat S1 après la formation de la photodiode PD et du transistor T1 dans et sur le substrat S1. Avant le report du substrat S2, chacune des couches 203, 201 et 205 s'étend par exemple de façon continue sur toute la surface du substrat S1.
Le substrat supérieur S2 est alors reporté, par exemple par collage moléculaire, sur la face supérieure de la couche isolante 205, puis les transistors T2, T3 et T4 sont formés dans et sur le substrat S2, du côté de la face supérieure du substrat S2.
A titre de variante, la couche isolante 205 et la couche écran 201 peuvent être déposées sur la face inférieure du substrat S2, l’ensemble comportant le substrat S2, la couche isolante 205 et la couche écran 201 étant ensuite reporté sur la face supérieure de la couche 203.
A titre d’exemple, avant le report du substrat S2 sur le substrat S1, des ouvertures traversantes peuvent être formées dans la couche écran 201 puis remplies d’un matériau isolant, par exemple en vue du passage de vias conducteurs de connexion 217.
Les transistors T2, T3 et T4 comprennent chacun une grille conductrice 219, respectivement 221, respectivement 223, par exemple en silicium polycristallin, disposée au-dessus du substrat S2 et isolée de ce dernier par une couche diélectrique 225, respectivement 227, respectivement 229. Des régions de source/drain dopées de type N sont formées en partie supérieure du substrat S2, de part et d'autre des grilles 219, 221, 223 des transistors. Plus particulièrement, une région de type N 230 commune aux transistors T2 et T3, s'étendant entre la grille 219 du transistor T2 et la grille 221 du transistor T3, forme le drain du transistor T2 et le drain du transistor T3. Une région de type N 231 disposée du côté de la grille 219 opposé à la région 230 définit la région de source du transistor T2. Une région de type N 233 commune aux transistors T3 et T4, s'étendant entre la grille 221 du transistor T3 et la grille 223 du transistor T4, forme la source du transistor T3 et le drain du transistor T4. Une région de type N 235 disposée du côté de la grille 223 opposé à la région 233 définit la région de source du transistor T4.
Dans l'exemple représenté, une couche isolante 240, par exemple en oxyde de silicium, est déposée sur la face supérieure du substrat S2 après la formation des transistors T2, T3 et T4.
Le via conducteur 217 est formé après le dépôt de la couche isolante 240, dans une ouverture verticale formée à partir de la face supérieure de la couche isolante 240 et débouchant sur la face supérieure de la région de lecture 211. Une couche isolante 242, par exemple en oxyde de silicium, revêt les parois latérales de l'ouverture de façon à isoler électriquement le via 217 du substrat S2 et de l'écran 201.
A titre de variante, avant le report du substrat S2 sur le substrat S1, des ouvertures traversantes peuvent être formées dans la couche écran 201 puis remplies d’un matériau isolant, en vue du passage du via conducteur 217. De plus, après le report du substrat S2 sur le substrat S1 et avant la formation de la couche isolante 240, des ouvertures traversantes peuvent être formées dans le substrat S2 puis remplies d’un matériau isolant (par exemple le matériau de la couche isolante 240), en vue du passage du via conducteur 217. Ceci permet de n’avoir à graver que des matériaux isolants pour la réalisation du via conducteur 217. La couche 242 est par exemple une couche diélectrique de type PMD (de l’anglais "Pre-Metal Dielectric" - diélectrique pré-métal).
La grille 215 du transistor T1 est connectée à un noeud d'application du signal de commande TG du capteur, par exemple par l'intermédiaire d'un via conducteur métallique isolé, non représenté, reliant électriquement la grille 215 du transistor T1 à la face supérieure de la couche 240. Ce via peut être formé après le dépôt de la couche isolante 240, dans une ouverture verticale formée à partir de la face supérieure de la couche isolante 240 et débouchant sur la face supérieure de la grille 215.
Dans l'exemple représenté, des métallisations ou vias conducteurs 251, 253, 255, 257, 259 et 261 formés dans la couche isolante 240 relient respectivement la région de source 231 du transistor T2, la grille 219 du transistor T2, la région de drain 230 du transistor T2, la grille 229 du transistor T3, la grille du transistor T4 et la région de source 235 du transistor T4 à la face supérieure de la couche isolante 240.
Les métallisations 251 et 257 sont connectées à la métallisation 217 par une ou plusieurs pistes métalliques, non détaillées, disposées sur de la face supérieure de la couche isolante 240. La métallisation 253 est connectée à un noeud d'application du signal de commande RST du transistor T2. La métallisation 255 est connectée à un noeud d'application du potentiel VDD. La métallisation 259 est connectée à un noeud d'application du signal de commande RS du transistor T4. La métallisation 261 est connectée à la piste conductrice de sortie CL du pixel.
De préférence, aucune métallisation n'est formée dans la couche isolante 203 avant le report du substrat S2. En effet, la formation de métallisations dans la couche isolante 203 avant le report du substrat S2 conduirait à restreindre significativement le budget thermique disponible pour la réalisation des éléments de pixel formés dans et sur le substrat S2. De plus ceci entrainerait un risque de contamination par du métal des équipements utilisés pour la réalisation des éléments de pixel formés dans et sur le substrat S2.
Pour ces mêmes raisons, l'écran 201 est de préférence en un matériau semiconducteur dopé (i.e. non métallique). De préférence, le niveau de dopage de la couche 201 est alors relativement élevé, par exemple supérieur à 1019atomes/cm3, de façon à obtenir une conductivité électrique élevée permettant d'obtenir l'effet recherché d'écran électrostatique. Dans un mode de réalisation préféré, l'écran 201 est en un matériau semiconducteur à base de germanium, par exemple en germanium et de préférence un alliage germanium-tellure (GeTe).
Un avantage du GeTe est qu'il est relativement absorbant aux longueurs d'ondes visibles, et présente un pic de transmittance dans le proche infrarouge. Ceci permet, aux longueurs d'ondes visibles, correspondant dans cet exemple aux longueurs d'ondes de détection du capteur, d'obtenir l'effet recherché de blocage de la lumière parasite transmise par le substrat S1 en direction du substrat S2. De plus, ceci permet, lors de la réalisation des composants du substrat supérieur S2, de s'aligner sur des repères préalablement formés sur le substrat inférieur S1 en utilisant un outil d'alignement fonctionnant dans le proche infrarouge. Autrement dit, l'alignement est réalisé par transparence à travers la couche 201, sans avoir à dégager au préalable les repères d'alignement formés sur le substrat S1. La couche de GeTe formant l'écran 201 peut être amorphe ou cristalline. Dans le second cas, un recuit de cristallisation, par exemple à une température de l'ordre de 400°C, est prévu après le dépôt de la couche, par exemple avant le report du substrat S2. Un avantage du GeTe cristallin est qu'il est plus absorbant que le GeTe amorphe dans le visible, et présente un pic de transmittance plus étroit dans le proche infrarouge, typiquement un pic centré sur une longueur d'onde comprise entre 1400 et 1700 nm.
A titre de variante, si le matériau de la couche 201 n'est pas suffisamment transparent aux longueurs d'ondes utilisées par l'outil d'alignement, par exemple si la couche 201 est métallique, la couche 201 peut être localement retirée, par exemple par gravure, en vis-à-vis des repères d'alignement formés sur le substrat S1.
Plus généralement, l'écran 201 est de préférence absorbant aux longueurs d'onde à détecter de façon à limiter la diaphotie ("crosstalk" en langue anglaise) entre pixels voisins.
La couche 201 a par exemple une épaisseur comprise entre 20 et 500 nm, par exemple de l'ordre de 100 nm.
De par sa conductivité électrique, la couche 201 a un effet de barrière électrostatique permettant d'éviter ou de limiter les variations parasites de la tension de seuil des transistors T2, T3 et T4 sous l'effet de variations de potentiel de la région d'accumulation 207 de la photodiode PD.
La couche 201 peut être laissée flottante, ou peut être polarisée de façon à contrôler la tension de seuil des transistors T2, T3 et T4. Dans ce dernier cas, le capteur peut en outre comporter un ou plusieurs vias conducteurs 270 reliant la face supérieure de la couche 201 à la face supérieure de la couche isolante 240. Le via conducteur 270 peut être connecté, par sa face supérieure, à un noeud d'application d'un potentiel de polarisation VPOL de la couche écran 201. Dans l'exemple représenté, le via conducteur 270 est isolé du substrat S2 par une couche d'isolation latérale 272, par exemple en oxyde de silicium. Dans cette configuration, la couche isolante 205 séparant l'écran 201 du substrat S2 est de préférence relativement mince, par exemple d'épaisseur comprise entre 10 et 100 nm, de façon à faciliter l'ajustement de la tension de seuil des transistors T2, T3 et T4 par effet électrostatique.
Le capteur décrit en relation avec la figure 2 est destiné à être éclairé du côté de la face du substrat S1 opposée au substrat S2. Le substrat S1 est donc de préférence relativement mince, pour permettre aux charges photogénérées d'atteindre la photodiode PD. Une étape d'amincissement du substrat S1, par sa face inférieure, est par exemple prévue après la réalisation des transistors T2, T3 et T4 dans le substrat supérieur S2. A titre d'exemple, après amincissement, l'épaisseur du substrat S1 est comprise entre 3 et 10 micromètres.
Des couches additionnelles (non représentées) ayant des fonctions de passivation électrique et/ou des fonctions optiques, par exemple antireflet, peuvent être déposées sur la face inférieure du substrat S1.
On notera que diverses caractéristiques structurelles résultent de la réalisation séquentielle de l'assemblage 3D formant le capteur de la figure 2, et distinguent cet assemblage d'un assemblage 3D parallèle, c'est-à-dire un assemblage de deux circuits intégrés formés séparément l'un de l'autre, puis accolés et connectés l'un à l'autre par l'intermédiaire de leurs métallisations respectives.
On peut en particulier noter que dans le capteur de la figure 2, la distance séparant la face supérieure du substrat S1 de la face inférieure du substrat S2, correspondant dans l'exemple représenté à l'épaisseur cumulée des couches 203, 201 et 205, peut être relativement mince, par exemple inférieure ou égale à 750 nm, par exemple de l'ordre de 500 nm.
Il en résulte que les vias conducteurs formés après report du substrat S2 et traversant le substrat S2 pour connecter des composants du substrat S2 à des composants du substrat S1, par exemple le via 217, peuvent avoir des dimensions transversales relativement faibles, par exemple un diamètre inférieur ou égal à 90 nm, ce qui permet d'atteindre une densité d'intégration élevée.
On notera de plus que ces vias débouchent directement soit sur la face supérieure du substrat S1, comme c'est le cas notamment du via 217, soit sur la face supérieure des grilles conductrices 215.
De préférence, la grille 215 est en silicium polycristallin et aucune métallisation n'est formée au-dessus de la face supérieure du substrat S1 avant le dépôt de l'écran 201. Il en résulte qu'il n'existe aucune ligne ou aucun plot métallique d'interconnexion parallèle aux substrats S1 et S2 s'étendant entre le substrat S1 et l'écran 201.
On peut en outre noter que dans le capteur de la figure 2, les transistors du substrat S1 et les transistors du substrat S2 ont la même orientation. En particulier, la région de formation de canal du transistor T1 est située du côté de la face inférieure de la grille 215 du transistor T1. De façon similaire, les transistors T2, T3 et T4 ont leurs régions de formation de canal respectives situées du côté de la face inférieure de leurs grilles respectives 219, 221 et 223.
La figure 3 illustre une variante de réalisation du pixel de la figure 2.
Le pixel de la figure 3 diffère du pixel de la figure 2 principalement en ce que, dans le pixel de la figure 3, l'écran 201 n'est pas constitué par une couche conductrice unique, mais par un empilement de plusieurs couches d'indices de réfraction distincts formant un miroir de Bragg réfléchissant la lumière parasite transmise par le substrat S1 en direction du substrat S2. Parmi les couches du miroir de Bragg, au moins une couche est une couche semiconductrice dopée, par exemple une couche de silicium dopée, par exemple de niveau de dopage supérieur à 1019atomes/cm3, assurant la fonction recherchée d'écran électrostatique entre les substrats S1 et S2. A titre d'exemple, l'écran 201 comprend une alternance de couches d'oxyde de silicium et de couches de silicium dopé.
Les modes de réalisation décrits ci-dessus sont tout particulièrement avantageux dans le cas d'un capteur dit à obturation globale ("global shutter" en langue anglaise), dans lequel chaque pixel comprend, dans le substrat S1, une zone mémoire permettant de stocker temporairement un signal acquis pendant une phase d'intégration, en attendant sa lecture par un circuit externe au pixel. L'écran 201 permet alors de prévenir d'éventuelles distorsions du signal mémorisé du fait de variations parasites du comportement des transistors formés dans le substrat S2. Les modes de réalisation décrits ne se limitent toutefois pas à ce cas particulier et peuvent, plus généralement, s'appliquer à tout capteur d'images réalisé en technologie 3D séquentielle.
Divers modes de réalisation et variantes ont été décrits. L’homme de l’art comprendra que certaines caractéristiques de ces divers modes de réalisation et variantes pourraient être combinées, et d’autres variantes apparaitront à l’homme de l’art. En particulier, les modes de réalisation décrits ne se limitent pas aux exemples de matériaux et de dimensions mentionnés dans la présente description. En outre, les modes de réalisation décrits ne se limitent pas au cas particulier décrit ci-dessus dans lequel le photodétecteur PD de chaque pixel est une photodiode. Plus généralement, les modes de réalisation décrits s'appliquent quel que soit le type de photodétecteur utilisé. De plus, les modes de réalisation décrits ne se limitent pas à l'exemple particulier de circuit de contrôle décrit ci-dessus.
Enfin, la mise en oeuvre pratique des modes de réalisation et variantes décrits est à la portée de l’homme du métier à partir des indications fonctionnelles données ci-dessus.

Claims (16)

  1. Capteur d'images comprenant une pluralité de pixels, chaque pixel comportant un photodétecteur (PD) relié à un circuit de contrôle (T1, T2, T3, T4), le photodétecteur étant formé dans et sur un premier substrat semiconducteur (S1), et le circuit de contrôle comportant au moins un premier transistor MOS (T2, T3, T4) formé dans et sur un deuxième substrat semiconducteur (S2) disposé sur le premier substrat (S1), le capteur étant destiné à être éclairé du côté de la face du premier substrat (S1) opposé au deuxième substrat (S2), le capteur comprenant en outre un écran (201) disposé entre les premier (S1) et deuxième (S2) substrats et s'étendant sur sensiblement toute la surface du capteur, ledit écran (201) comprenant au moins une couche électriquement conductrice.
  2. Capteur selon la revendication 1, dans lequel ladite au moins une couche électriquement conductrice de l'écran (201) est en métal ou en un matériau semiconducteur dopé.
  3. Capteur selon la revendication 2, dans lequel ladite au moins une couche électriquement conductrice de l'écran (201) est en un matériau semiconducteur à base de germanium.
  4. Capteur selon la revendication 3, dans lequel ladite au moins une couche électriquement conductrice de l'écran (201) est en un alliage germanium-tellure.
  5. Capteur selon la revendication 2, dans lequel ladite au moins une couche électriquement conductrice de l'écran (201) est en un métal du groupe comprenant le tungstène, l'aluminium et le nitrure de titane.
  6. Capteur selon l'une quelconque des revendications 1 à 5, dans lequel l'écran (201) est absorbant dans une gamme de longueurs d'onde de détection du capteur.
  7. Capteur selon la revendication 1, dans lequel l'écran (201) comprend une alternance de couches d'oxyde de silicium et de couches de silicium dopé formant un miroir de Bragg réfléchissant la lumière transmise par le premier substrat (S1) aux longueurs d'onde de détection du capteur.
  8. Capteur selon l'une quelconque des revendications 1 à 7, dans lequel les premier (S1) et deuxième (S2) substrats sont en silicium.
  9. Capteur selon l'une quelconque des revendications 1 à 8, dans lequel l'écran (201) est séparé du deuxième substrat par une couche isolante (205).
  10. Capteur selon l'une quelconque des revendications 1 à 9, dans lequel ladite au moins une couche conductrice de l'écran (201) est connectée à un noeud d'application d'un potentiel de polarisation (VPOL) par l'intermédiaire d'un via conducteur (270) traversant le deuxième substrat (S2).
  11. Capteur selon l'une quelconque des revendications 1 à 10, dans lequel ledit au moins un premier transistor MOS (T2, T3, T4) est relié au photodétecteur (PD) par l'intermédiaire d'un via conducteur (217) traversant le deuxième substrat (S2) et l'écran (201).
  12. Capteur selon la revendication 11, dans lequel ledit via conducteur (217) a un diamètre inférieur ou égal à 90 nm.
  13. Capteur selon l'une quelconque des revendications 1 à 12, dans lequel le circuit de contrôle comprend au moins un deuxième transistor MOS (T1) formé dans et sur le premier substrat (S1), et dans lequel la grille dudit au moins un deuxième transistor MOS (T1) est disposée du côté d'une face du premier substrat (S1) tournée vers le deuxième substrat, la grille dudit au moins un premier transistor (T2, T3, T4) étant disposée du côté d'une face du deuxième substrat (S2) opposée au premier substrat (S1).
  14. Capteur selon l'une quelconque des revendications 1 à 13, dans lequel la distance entre les premier (S1) et deuxième (S2) substrats est inférieure ou égale à 750 nm.
  15. Capteur selon l'une quelconque des revendications 1 à 14, ne comprenant pas de pistes métalliques d'interconnexion parallèles aux premier (S1) et deuxième (S2) substrats entre le premier substrat (S1) et l'écran (201).
  16. Procédé de fabrication d'un capteur d'images comprenant une pluralité de pixels, chaque pixel comportant un photodétecteur (PD) relié à un circuit de contrôle (T1, T2, T3, T4), le photodétecteur étant formé dans et sur un premier substrat semiconducteur (S1), et le circuit de contrôle comportant au moins un premier transistor MOS (T2, T3, T4) formé dans et sur un deuxième substrat semiconducteur (S2) disposé sur le premier substrat (S1), le capteur étant destiné à être éclairé du côté de la face du premier substrat (S1) opposée au deuxième substrat (S2), le capteur comprenant en outre un écran (201) disposé entre les premier (S1) et deuxième (S2) substrats et s'étendant sur sensiblement toute la surface du capteur, ledit écran (201) comprenant au moins une couche électriquement conductrice, ce procédé comprenant les étapes successives suivantes :
    - former le photodétecteur (PD) dans le premier substrat (S1) ;
    - déposer l'écran (201) sur le premier substrat ou sur le deuxième substrat ;
    - reporter le deuxième substrat (S2) sur le premier substrat de façon que l'écran (201) soit disposé entre les premier et deuxième substrats ; et
    - former ledit au moins un premier transistor MOS (T2, T3, T4) dans et sur le deuxième substrat (S2), du côté d'une face du deuxième substrat opposée à l'écran (201).
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