CN112530985A - 用连续3d技术形成的图像传感器 - Google Patents
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Abstract
本发明涉及一种包括多个像素的图像传感器，每个像素包括耦合到控制电路的光电探测器，所述光电探测器形成在第一半导体基板的内部和顶部，并且所述控制电路包括至少一个第一MOS晶体管，其形成在设置在所述第一基板上的第二半导体基板的内部和顶部，所述传感器旨在在与所述第二基板相对的所述第一基板的表面的侧面被照亮，所述传感器还包括设置在所述第一基板和所述第二基板之间并在所述传感器的大致整个表面的上方延伸的屏蔽部，其中所述屏蔽部包括至少一个导电层。
Description
本申请要求法国专利申请号FR No19/10294的优先权，其内容在法律允许的最大范围内通过引用全部并入本申请。
技术领域
本公开涉及图像传感器领域。尤其旨在用连续3D技术形成的图像传感器。
背景技术
图像传感器通常包括例如排列在行和列的阵列中的多个像素，每个像素包括耦合到包括一个或多个晶体管的控制电路的光电探测器。
为了增加像素的集成表面密度，同时保持每个像素的显著的光探测表面积，从而具有高灵敏度，已经提供了在两个堆叠的半导体水平上形成图像传感器。作为示例，专利申请US2007/0018075描述了一种传感器，在每个像素中，所述控制电路的光电二极管和传输晶体管形成在第一半导体基板的内部和顶部，所述控制电路的其他晶体管形成在堆叠在第一基板上的第二半导体基板的内部和顶部。所述传感器旨在在与所述第二基板相对的所述第一基板的表面的侧面上被照亮。
在专利申请US2007/0018075中，更具体地提供了在所述第一半导体基板的内部和顶部首先形成光电二极管和传输晶体管，然后将所述第二基板沉积在所述第一基板上，然后仅仅在所述第二基板的内部和顶部形成所述控制电路的其他晶体管。所述第一基板和所述第二基板之间的连接是通过穿过所述第二基板的整个厚度的导电通孔形成的，该导电通孔是在所述第二基板转移到所述第一基板之后从所述第二基板的上表面形成的。
这种制造技术被称为连续3D技术(“3D”即三个维度，因为所述传感器是在多个半导体水平上形成的，以及“连续的”，因为只有在形成下半导体基板的组件并将上基板转移到下基板上之后，才形成上半导体基板的组件以及上基板和下基板之间的相互连接)。
连续3D技术能够限制将所述第二基板转移到所述第一基板期间所需的对准精度，因为在将所述第二基板转移至所述第一基板时，尚未在所述第一基板的内部或顶部形成任何组件或图案。此外，它能够限制所述上基板和所述下基板之间的连接的元件所占据的表面积。
期望克服用连续3D技术形成的已知图像传感器的全部或部分缺点。
发明内容
为此，实施例提供了包括多个像素的图像传感器，每个像素包括耦合到控制电路的光电探测器，其中所述光电探测器形成在第一半导体基板的内部和顶部，并且所述控制电路包括至少一个第一MOS晶体管，其形成在设置在所述第一基板上的第二半导体基板的内部和顶部，所述传感器旨在在与所述第二基板相对的所述第一基板的表面的侧面上被照亮，所述传感器还包括设置在所述第一基板和所述第二基板之间并在所述传感器的大致整个表面的上方延伸的屏蔽部，其中所述屏蔽部包括至少一个导电层。
根据实施例，所述屏蔽部的所述至少一个导电层由金属或掺杂半导体材料制成。
根据实施例，所述屏蔽部的所述至少一个导电层由含锗半导体材料制成。
根据实施例，所述屏蔽部的所述至少一个导电层由锗碲合金制成。
根据实施例，所述屏蔽部的所述至少一个导电层由来自包括钨、铝和氮化钛的组的金属制成。
根据实施例，所述屏蔽部在所述传感器的检测波长范围内进行吸收。
根据实施例，所述屏蔽部包括形成布拉格反射镜的氧化硅层和掺杂硅层的交替，所述布拉格发射镜反射由所述第一基板以所述传感器的检测波长发射的光。
根据实施例，所述第一基板和所述第二基板由硅制成。
根据实施例，所述屏蔽部通过绝缘层与所述第二基板分离。
根据实施例，所述屏蔽部的所述至少一个导电层通过穿过所述第二基板的导电通孔连接到偏置电位的施加节点。
根据实施例，所述至少一个第一MOS晶体管通过穿过所述第二基板和所述屏蔽的导电通孔耦合到所述光电探测器。
根据实施例，所述导电通孔的直径小于或等于90nm。
根据实施例，所述控制电路包括形成在所述第一基板的内部和顶部的至少一个第二MOS晶体管，并且所述至少一个第二MOS晶体管的栅极设置在面向所述第二基板的所述第一基板的表面的侧面，所述至少一个第二晶体管的栅极设置在与所述第一基板相对的所述第二基板的表面的侧面。
根据实施例，所述第一基板和所述第二基板之间的距离小于或等于750nm。
根据实施例，所述传感器在所述第一基板和所述屏蔽之间不包括平行于所述第一基板和所述第二基板的金属互连路径。
另一实施例提供一种制造包括多个像素的图像传感器的方法，每个像素包括耦合到控制电路的光电探测器，其中所述光电探测器形成在第一半导体基板的内部和顶部，并且所述控制电路包括至少一个第一MOS晶体管，其形成在设置在所述第一基板上的第二半导体基板的内部和顶部，所述传感器旨在在与所述第二基板相对的所述第一基板的表面的侧面上被照亮，所述传感器还包括设置在所述第一基板和所述第二基板之间并在所述传感器的大致整个表面的上方延伸的屏蔽部，其中所述屏蔽部包括至少一个导电层，所述方法包括以下连续步骤：
-在所述第一基板中形成所述光电探测器；
-将所述屏蔽部沉积在所述第一基板或所述第二基板上；
-将所述第二基板转移到所述第一基板上，使得所述屏蔽部设置在所述第一基板和所述第二基板之间；以及
-在所述第二基板的内部和顶部、在与所述屏蔽相对的所述第二基板的表面的侧面上形成所述至少一个第一MOS晶体管。
附图说明
上述特征和优点以及其他内容将在以下对具体实施例的描述中详细描述，具体实施例参考附图通过说明的方式而非限制的方式给出，其中：
图1是根据实施例的图像传感器的像素的示例的电气图；
图2是示意性地示出图1的像素的实施例的横截面图；以及
图3是示意性地示出图1的像素的另一实施例的横截面图。
具体实施方式
在不同的图中，相似的特征已经被相似的参考指定。具体而言，在各种实施例中共同的结构和/或功能特征可以具有相同的参考并且可以处理相同的结构、尺寸和材料特性。
为了清楚起见，仅详细说明和描述了有助于理解本文所描述的实施例的步骤和元件。特别地，在下文描述的连续3D技术中的图像传感器的实施例中，没有详细说明形成所述第一半导体基板和所述第二半导体基板的像素元件的各种步骤。基于本公开的指示，这些步骤的实现在本领域技术人员的能力范围内。
除非另有说明，否则当参考连接在一起的两个元件时，这表示无需除导体外的任何中间元件的直接连接，以及当参考耦合在一起的两个元件时，这表示这两个元件可以通过一个或多个其他元件连接或耦合。
在下面的描述中，当参考限定绝对位置的术语时，例如术语“前面”、“后面”、“顶部”、“底部”、“左”、“右”等，或参考限定相对位置的术语时，例如术语“上方”、“下方”、“向上”、“向下”等，或参考限定方向的术语时，例如术语“水平”、“垂直”等，除非另有说明，否则指的是附图的方向。可以理解，在实践中，所描述的设备可以被不同地定向。
除非另有说明，否则表达“大约”、“近似地”、“大致地”和“约”表示在10％以内，最好在5％以内。
在上述专利申请US2007/0018075中描述的类型的图像传感器中提出的问题是，在像素积分阶段期间，在所述第一基板的光电探测器中的光生电荷的累积可能通过静电效应导致修改所述第二基板的晶体管的阈值电压，这可能会在传感器获取的图像中产生不需要的伪影。更一般地，对所述第一基板的组件的导电或半导体区域的偏压的任何修改都可能导致修改所述第二基板的晶体管的阈值电压，这是不可取的。
此外，光子可能穿过所述第一基板并穿透所述第二基板，这可能会在所述第二基板的晶体管中产生漏电流，这里再次导致由传感器获取的图像中的伪影。
根据实施例的方面，提供以在所述第一基板和所述第二基板之间设置不透明屏蔽部，所述屏蔽部在传感器的大致整个表面的上方延伸并且包括至少一个导电层。所述不透明屏蔽部能够阻止或限制光子从所述第一基板到所述第二基板的寄生传输。所述不透明屏蔽的导电层在所述第一基板和所述第二基板之间形成静电屏蔽部，这使得能够避免在所述第一基板中累积的光生电荷来修改所述第二基板的晶体管的阈值电压。
图1是根据实施例的图像传感器的像素的示例的电气图。
图1的像素包括通过传输晶体管T1耦合到像素的电容感测节点SN的光电探测器PD。在该示例中，光电探测器PD是光电二极管，其具有耦合(例如，连接)到应用基准电位的节点GND(例如，地面)的阳极，以及具有通过晶体管T1耦合到节点SN的阴极。更具体地，在本示例中，晶体管T1是N沟道MOS晶体管，其具有连接到光电二极管PD的阴极的第一传导节点(源极或漏极)和连接到节点SN的第二传导节点(漏极或源极)。
在图1的示例中，所述像素还包括复位MOS晶体管T2，其通过其传导节点(源极和漏极)将感测节点SN耦合到像素(例如，所有传感器像素共有的)的高电源电位VDD的施加节点。在所示示例中，晶体管T2是N沟道MOS晶体管，其具有耦合(最好是连接)到节点SN的其源极(S)，以及具有耦合(最好是连接)到节点VDD的其漏极(D)。所述像素还包括组装为跟随源的读出MOS晶体管T3，其具有耦合(最好是连接)到节点SN的其栅极。在所示示例中，晶体管T3是N沟道MOS晶体管，其具有耦合(最好是连接)到节点VDD的其漏极(D)。所述像素还包括读出选择MOS晶体管T4，其通过其传导节点将读出晶体管T3的源极(S)耦合到所述像素的输出导电路径CL，所述读出选择MOS晶体管T4可能是传感器的多个像素共有的。在所示示例中，晶体管T4是N沟道MOS晶体管，其具有耦合(最好是连接)到晶体管T3的源极(S)的其漏极(D)，并且具有耦合(最好是连接)到输出导电路径CL的其源极(S)。
晶体管T1、T2、T3和T4构成像素控制电路。在操作中，感测节点SN的电位变化被传送到晶体管T3的源极。所述像素接收分别施加到晶体管T1、T2和T4的栅极的控制信号TG、RST和RS。
作为示例，像素排列在阵列中，同一列的像素共享相同的输出导电路径CL并且不同列的像素耦合到不同的输出导电路径CL。在获取图像时，像素例如被初始化，然后在逐行读取入射光流之前集成入射光流。为此，在传感器的每行像素中，行中的像素的传输晶体管T1的栅极可以连接到接收行中的所有像素共用的控制信号TG的相同导电路径(未示出)，行中的像素的复位晶体管T2的栅极可以连接到接收行中的所有像素共用的控制信号RST的相同导电路径(未示出)，并且行中的像素的晶体管T4的栅极可以连接到接收行中的所有像素共用的控制信号RS的相同导电路径(未示出)。
如图1用虚线框示意性地示出，光电二极管PD和传输晶体管T1形成在第一半导体基板S1的内部和顶部，并且晶体管T2、T3和T4形成在设置在基板S1上的第二半导体基板S2的内部和顶部。图1还以粗线的形式示出了穿过基板S2并将晶体管T2的源极和晶体管T3的栅极连接到位于基板S1上的感测节点SN的绝缘导电通孔。
图2是示意性地示出图1的像素的实施例的横截面图。
在该示例中，所述传感器包括下半导体基板S1和上半导体基板S2，其通过在传感器的大致整个表面的上方延伸的不透明屏蔽部201彼此隔开。在该示例中，屏蔽部201是例如由掺杂半导体材料或金属制成的导电层，因此在基板S1和S2之间形成静电屏蔽。作为示例，屏蔽部201由锗、锗碲合金、钨、氮化钛或铝制成。作为变体，屏蔽部201由多晶硅(例如，掺杂多晶硅)制成。
所述传感器还包括将基板S1与屏蔽层201分离的电绝缘层203，以及将屏蔽层201与基板S2分离的绝缘层205。作为示例，绝缘层203设置在基板S1的上表面的顶部并且与基板S1的上表面接触，屏蔽层201设置在绝缘层203的上层的顶部并且与绝缘层203的上层接触，绝缘层205设置在屏蔽层201的上表面的顶部并且与屏蔽层201的上表面接触，以及基板S2设置在绝缘层205的上表面的顶部并且与绝缘层205的上表面接触。
基板S1和S2例如由单晶硅制成。在该示例中，基板S1和S2为P型掺杂。基板S1和S2例如旨在耦合到所述传感器的低电源电位GND的施加节点(例如，地面)。绝缘层203和205例如由氧化硅制成。
在每个像素中，光电二极管PD和传输晶体管T1形成在基板S1的一部分的内部和顶部，像素的晶体管T2、T3和T4形成在位于基板S1的对应部分的对面(即，与之垂直对齐)的基板S2的一部分的内部和顶部。
在所示示例中，光电二极管PD包括例如通过植入在基板S1中、在其上表面上侧形成的N型掺杂阱207。在该示例中，阱207从基板S1的上表面向下垂直延伸到基板S1的中间深度。在顶视图(未示出)中，阱207在像素表面的大部分的上方延伸。阱207形成光电二极管PD的阴极区域并限定像素的光生电荷的累积区域。光电二极管PD还包括P型掺杂层209，其具有高于基板S1的掺杂级，其例如通过植入形成在其上表面侧上的阱207中。在该示例中，层209从基板S1的上表面向下垂直延伸到小于阱207的深度的深度。在顶视图(未示出)中，层209在阱207的表面的大部分的上方延伸。在横向上，层209在阱207的边缘之外延伸，并在阱207的外围的一部分(图2的表示中的左侧部分中)上与基板S1接触。在阱207的外围的另一部分(图2的表示中的右侧部分)上，层209没有一直延伸到阱207的边缘。层209形成光电二极管PD的阳极区域。
在没有被层209覆盖的阱207的边缘的侧面(图2的表示中的右侧边缘)上，图2的像素还包括例如通过植入在基板S1中形成的N型掺杂读出区域211。读出区域211从基板S1的上表面向下垂直延伸到基板S1的中间深度，例如，向下垂直延伸到小于阱207的深度的深度。读出区域211被基板S1的一部分横向地与阱207分开。例如，读出区域211的掺杂级比阱207的掺杂级重。在该示例中，阱207和读出区域211分别形成晶体管T1的源极区和漏极区。将读出区域211与阱207分离的基板部分形成晶体管T1的沟道形成区域。晶体管T1还包括在晶体管的所述沟道形成区域的上方延伸的绝缘栅极堆叠。更具体地，在所示示例中，晶体管T1的栅极堆叠包括设置在将区域211与阱207分离的P型基板部分的上表面的顶部并与之接触的例如由氧化硅制成的绝缘层213，以及设置在绝缘层213的上表面的顶部并与之接触的例如由掺杂多晶硅制成的导电层215。
读出区域211通过其上表面与穿过基板S2、绝缘层205、屏蔽部201和绝缘层203的整个厚度的导电金属通孔217接触。
在图2的示例中，在基板S1的内部和顶部形成光电二极管PD和晶体管T1之后，绝缘层203、屏蔽层201和绝缘层205沉积在基板S1的上表面上。在转移基板S2之前，层203、201和205中的每一层例如连续地在基板S1的整个表面的上方延伸。
然后，例如通过分子键合，将上基板S2转移到绝缘层205的上表面上，之后在基板S2的内部和顶部、在基板S2的上表面侧形成晶体管T2、T3和T4。
作为变体，绝缘层205和屏蔽层201可以沉积在基板S2的下表面上，包括基板S2、绝缘层205和屏蔽层201的组件随后被置于层203的上表面上。
作为示例，在基板S2转移到基板S1上之前，贯通开口可形成在屏蔽层201中，然后填充有绝缘材料，例如用于导电连接通孔217的通过。
例如，晶体管T2、T3和T4分别包括导电栅极219、221、223，其由多晶硅制成，设置在基板S2的上方并分别由介电层225、227、229与S2绝缘。N型掺杂源极/漏极区形成在基板S2的上部，形成在晶体管栅极219、221、223的任一侧。更具体地说，晶体管T2和T3共有的、在晶体管T2的栅极219和晶体管T3的栅极221之间延伸的N型区域230形成晶体管T2的漏极和晶体管T3的漏极。设置在与区域230相对的栅极219的一侧上的N型区域231定义晶体管T2的源极区。晶体管T3和T4共有的、在晶体管T3的栅极221和晶体管T4的栅极223之间延伸的N型区域233形成晶体管T3的源极和晶体管T4的漏极。设置在与区域233相对的栅极223的侧面上的N型区域235定义晶体管T4的源极区。
在所示示例中，在形成晶体管T2、T3和T4之后，例如由氧化硅制成的绝缘层240沉积在基板S2的上表面上。
导电通孔217在绝缘层240沉积后以从绝缘层240的上表面形成并延伸到读出区域211的上表面的垂直开口的形式形成。例如由氧化硅制成的绝缘层242涂覆所述开口的侧壁以从基板S2和从屏蔽部201电绝缘通孔217。
作为变体，在将基板S2转移到基板S1上之前，贯通开口可形成在屏蔽层201中，然后填充有绝缘材料，用于导电通孔217的通过。此外，在基板S2转移到基板S1上之后且在形成绝缘层240之前，贯通开口可形成在基板S2中，然后填充有绝缘材料(例如，绝缘层240的材料)用于导电通孔217的通过。这使得仅需蚀刻绝缘材料以形成导电通孔217。层242例如是PMD类型(“预金属电介质”)介电层。
晶体管T1的栅极215例如通过未示出的将晶体管T1的栅极215电耦合到层240的上表面的绝缘导电金属通孔，连接到传感器控制信号TG的施加节点。所述通孔可以在绝缘层240沉积之后形成在从绝缘层240的上表面形成并在栅极215的上表面上漏出的垂直开口中。
在所示示例中，绝缘层240中形成的金属化或导电通孔251、253、255、257、259和261分别耦合晶体管T2的源极区231、晶体管T2的栅极219、晶体管T2的漏极区230、晶体管T3的栅极229、晶体管T4的栅极和晶体管T4的源极区235到绝缘层240的上表面。
金属化通孔251和257通过设置在绝缘层240的上表面上的一个或多个金属路径(未详细说明)连接到金属化通孔217。金属化通孔253连接到晶体管T2的控制信号RST的施加节点。金属化通孔255连接到电位VDD的施加节点。金属化通孔259连接到晶体管T4的控制信号RS的施加节点。金属化通孔261连接到像素的输出导电路径CL。
优选地，在转移基板S2之前，绝缘层203中不形成金属化。实际上，在转移基板S2之前在绝缘层203中形成金属化将导致显著限制可用于形成在基板S2的内部和顶部形成的像素元件的热预算。此外，这将导致污染用于形成在基板S2的内部和顶部形成的像素元件的设备的金属的风险。
出于同样的原因，屏蔽部201优选由掺杂半导体材料(即非金属物质)制成。优选地，层201的掺杂级随后相对较重，例如大于1019atoms/cm3，以获得能够获得期望的静电屏蔽效应的高电导性。在优选实施例中，屏蔽部201由含锗的半导体材料制成，例如，由锗制成，并且优选由锗碲(GeTe)合金制成。
GeTe的优点是它对可见光波长相对地吸收，并且在近红外波段具有透射峰。这使得，在可见光波长处，在本示例中，对应于传感器的检测波长，以获得阻挡由基板S1向基板S2发射的寄生光的期望效果。此外，这使得在形成上基板S2的组件时，能够通过使用在近红外波段中操作的对准工具对准先前在下基板S1上形成的标记。换句话说，穿过层201通过透明性形成对准，而不必预先分离在基板S1上形成的对准标记。形成屏蔽部201的GeTe层可以是非晶态的或结晶的。在第二种情况下，在沉积所述层之后，例如在转移基板S2之前，例如在400℃左右的温度下提供结晶退火。晶体GeTe的优点是在可见光范围内它比非晶态GeTe更强地吸收，并且在近红外波段具有较窄的透射峰，通常峰值集中在从1400到1700nm的范围内的波长上。
作为变体，如果层201的材料对对准工具所使用的波长不够透明，例如，如果层201是金属的，则可以例如通过蚀刻在基板S1上形成的对准标记的对面局部移除层201。
更一般地，屏蔽部201优选地吸收待检测的波长，以限制相邻像素之间的串扰。
例如，层201具有从20到500nm(例如，大约100nm)的范围内的厚度。
由于其电导性，层201具有能够避免或限制在光电二极管PD的累积区域207的电位变化的影响下的晶体管T2、T3和T4的阈值电压的寄生变化的静电势垒效应。
层201可以保持浮动，或者可以偏置以控制晶体管T2、T3和T4的阈值电压。在这最后一种情况下，所述传感器还可以包括一个或多个将层201的上表面耦合到绝缘层240的上表面的导电通孔270。导电通孔270可通过其上表面连接到屏蔽层201的偏置电位VPOL的施加节点。在所示示例中，导电通孔270通过例如由氧化硅制成的横向绝缘层272与基板S2绝缘。在该配置中，将屏蔽部201与基板S2分离的绝缘层205优选地相对较薄，例如具有从10到100nm的范围内的厚度，以便于通过静电效应来调整晶体管T2、T3和T4的阈值电压。
根据图2所描述的传感器旨在在与基板S2相对的基板S1的表面的一侧被照亮。因此，基板S1优选地相对较薄，以使光生电荷到达光电二极管PD。在上基板S2中形成晶体管T2、T3和T4之后，例如提供从其下表面减薄基板S1的步骤。作为示例，在减薄之后，基板S1的厚度在从3到10微米的范围内。
具有电钝化功能和/或光学功能(例如，抗反射功能)的附加层(未示出)可以沉积在基板S1的下表面上。
需要注意的是，各种结构特征是由构成图2的传感器的3D组件的连续成型而成，并将该组件与平行的3D组件区分开来，即两个集成电路的组件彼此独立形成，然后彼此相对放置并且通过其各自的金属化通孔相互连接。
特别值得注意的是，在图2的传感器中，在所示示例中与层203、201和205的累积厚度相对应的将基板S1的上表面与基板S2的下表面分离的距离可以相对较短，例如，短于或等于750nm，例如大约500nm。
因此，在转移基板S2之后形成并穿过基板S2以将基板S2的组件连接到基板S1的组件的导电通孔，例如，通孔217，可以具有相对较小的横向尺寸，例如，直径小于或等于90nm，这使得能够达到高集成密度。
还应注意的是，通孔直接暴露在基板S1的上表面上，特别是通孔217会出现这种情况，或者直接暴露在导电栅极215的上表面上。
优选地，栅极215由多晶硅制成，并且在沉积屏蔽部201之前，基板S1的上表面的上方没有形成金属化。因此，不存在平行于基板S1和S2的在基板S1和屏蔽部201之间延伸的线或金属互连垫。应注意的是，在本示例中，也不存在平行于基板S1和S2的在屏蔽部201和晶体管之间延伸的线或金属互连垫，这使得能够获得晶体管阈值电压的控制的期望效果。
可以进一步注意到，在图2的传感器中，基板S1的晶体管和基板S2的晶体管具有相同的取向。具体而言，晶体管T1的沟道形成区域位于晶体管T1的栅极215的下表面侧。类似地，晶体管T2、T3和T4具有其各自的位于其各自的栅极219、221和223的下表面侧的沟道形成区域。
图3示出了图2的像素的替代实施例。
图3的像素与图2的像素的区别主要在于，在图3的像素中，屏蔽部201不是由单个导电层形成的，而是由具有不同折射率的多个层的堆叠形成的，从而形成反射由基板S1向基板S2发射的寄生光的布拉格反射镜。在布拉格反射镜的各层中，至少一层是掺杂半导体层，例如，掺杂硅层，其例如具有大于1019atoms/cm3的掺杂级，确保基板S1和S2之间的期望静电屏蔽功能。作为示例，屏蔽部201包括氧化硅层和掺杂硅层的交替。
上述实施例在所谓的全局快门传感器的情况下特别有利，其中每个像素在基板S1中包括存储区，其能够临时存储在积分阶段获得的信号，同时等待由像素外部的电路读取信号。然后屏蔽部201能够防止由于基板S2中形成的晶体管的行为的寄生变化而导致的存储信号的可能失真。然而，所描述的实施例不限于此特定情况，并且可以更一般地应用于用连续3D技术形成的任何图像传感器。
已经描述了各种实施例和变体。本领域技术人员将理解，可以组合这些不同实施例和变体的某些特征，并且本领域技术人员将想到其他变化。具体而言，所描述的实施例不限于本公开中提及的材料和尺寸的示例。此外，所描述的实施例不限于上述特定情况，其中每个像素的光电探测器PD是光电二极管。更一般地，所描述的实施例适用于所使用的任何类型的光电探测器。此外，所描述的实施例不限于上述控制电路的具体示例。
此外，虽然已经描述了其中传感器每像素包括一个控制电路(晶体管T1、T2、T3和T4)的实施例，但是所描述的实施例不限于此特定情况。作为变体，同一控制电路可由多个相邻像素，例如，由两个或四个相邻像素组成的组共享(即，多个相邻像素共用)。
此外，尽管尚未详细说明，但所描述的传感器可包括第三基板(未示出)，其靠所述第二基板在与所述第一基板相对的所述第二基板的表面的一侧上放置。所述第三基板尤其可以集成用于驱动集成在所述第一基板和所述第二基板中的像素阵列的电路。
最后，基于上文提供的功能指示，本文描述的实施例和变体的实际实现在本领域技术人员的能力范围内。此类变更、修改和改进旨在成为本公开的一部分，并且旨在处于本发明的精神和范围内。因此，上述描述仅以举例的方式进行，并非旨在进行限制。本发明仅限于以下权利要求及其等同物中的限定内容。
Claims (17)
1.一种包括多个像素的图像传感器，每个像素包括光电探测器(PD)和用于控制所述光电探测器的电路(T1、T2、T3、T4)，所述光电探测器形成在第一半导体基板(S1)的内部和顶部，并且所述控制电路包括至少一个第一MOS晶体管(T2、T3，T4)，其形成在设置在所述第一基板(S1)上的第二半导体基板(S2)的内部和顶部，所述传感器旨在在与所述第二基板(S2)相对的所述第一基板(S1)的表面的侧面上被照亮，所述传感器还包括设置在所述第一基板(S1)和所述第二基板(S2)之间并且在所述传感器的大致整个表面的上方延伸的屏蔽部(201)，其中所述屏蔽部(201)包括至少一个导电层。
2.根据权利要求1所述的传感器，其中，所述屏蔽部(201)的所述至少一个导电层由金属或掺杂半导体材料制成。
3.根据权利要求2所述的传感器，其中，所述屏蔽部(201)的所述至少一个导电层由含锗半导体材料制成。
4.根据权利要求3所述的传感器，其中，所述屏蔽部(201)的所述至少一个导电层由锗碲合金制成。
5.根据权利要求2所述的传感器，其中，所述屏蔽部(201)的所述至少一个导电层由来自包括钨、铝和氮化钛的组的金属制成。
6.根据权利要求1至5中任一项所述的传感器，其中，所述屏蔽部(201)在所述传感器的检测波长范围内进行吸收。
7.根据权利要求1所述的传感器，其中，所述屏蔽部(201)包括形成布拉格反射镜的氧化硅层和掺杂硅层的交替，所述布拉格发射镜反射由所述第一基板(S1)以所述传感器的检测波长发射的光。
8.根据权利要求1至7中任一项所述的传感器，其中，所述第一基板(S1)和所述第二基板(S2)由硅制成。
9.根据权利要求1至8中任一项所述的传感器，其中，所述屏蔽部(201)通过绝缘层(205)与所述第二基板分离。
10.根据权利要求1至9中任一项所述的传感器，其中，所述屏蔽部(201)的所述至少一个导电层通过穿过所述第二基板(S2)的导电通孔(270)连接到偏置电位(VPOL)的施加节点。
11.根据权利要求1至10中任一项所述的传感器，其中，每个像素包括穿过所述第二基板(S2)和所述屏蔽部(201)的导电通孔(217)，所述通孔将所述光电探测器(PD)耦合到所述至少一个第一MOS晶体管(T2、T3、T4)。
12.根据权利要求11所述的传感器，其中，所述导电通孔(217)的直径小于或等于90nm。
13.根据权利要求1至12中任一项所述的传感器，其中，所述控制电路包括形成在所述第一基板(S1)的内部和顶部的至少一个第二MOS晶体管(T1)，并且其中，所述至少一个第二MOS晶体管(T1)的栅极设置在面向所述第二基板的所述第一基板(S1)的表面的侧面，所述至少一个第一晶体管(T2、T3、T4)的栅极设置在与所述第一基板(S1)相对的所述第二基板(S2)的表面的侧面。
14.根据权利要求1至13中任一项所述的传感器，其中，所述第一基板(S1)和所述第二基板(S2)之间的距离小于或等于750nm。
15.根据权利要求1至14中任一项所述的传感器，在所述第一基板(S1)和所述屏蔽部(201)之间不包括平行于所述第一基板(S1)和所述第二基板(S2)的金属互连路径。
16.根据权利要求1至15中任一项所述的传感器，其中，所述多个像素中的像素排列在阵列中。
17.一种制造包括多个像素的图像传感器的方法，每个像素包括光电探测器(PD)和用于控制所述光电探测器的电路(T1、T2、T3、T4)，所述光电探测器形成在第一半导体基板(S1)的内部和顶部，并且所述控制电路包括至少一个第一MOS晶体管(T2、T3，T4)，其形成在设置在所述第一基板(S1)上的第二半导体基板(S2)的内部和顶部，所述传感器旨在在与所述第二基板(S2)相对的所述第一基板(S1)的表面的侧面上被照亮，所述传感器还包括设置在所述第一基板(S1)和所述第二基板(S2)之间并且在所述传感器的大致整个表面的上方延伸的屏蔽部(201)，其中所述屏蔽部(201)包括至少一个导电层，所述方法包括以下相继步骤：
在所述第一基板(S1)中形成所述光电探测器(PD)；
将所述屏蔽部(201)沉积在所述第一基板或所述第二基板上；
将所述第二基板(S2)转移到所述第一基板上，使得所述屏蔽部(201)设置在所述第一基板和所述第二基板之间；以及
在所述第二基板(S2)的内部和顶部、在与所述屏蔽部(201)相对的所述第二基板的表面的侧面上形成所述至少一个第一MOS晶体管(T2、T3、T4)。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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