KR20230131083A

KR20230131083A - 이미지 센서

Info

Publication number: KR20230131083A
Application number: KR1020220127722A
Authority: KR
Inventors: 정해욱; 이원석; 이민철; 마사미치 이토
Original assignee: 삼성전자주식회사
Priority date: 2022-03-04
Filing date: 2022-10-06
Publication date: 2023-09-12

Abstract

제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 반도체 기판 및 반도체 기판 내의 광전 변환 영역이 제공된다. 상기 제1 면으로부터 상기 광전 변환 영역을 향하여 상기 반도체 기판 내로 연장되는 수직 전송 게이트가 제공된다. 상기 반도체 기판 내에서 상기 수직 전송 게이트와 이격되고 n형 불순물 영역인 플로팅 확산 영역이 제공된다. 상기 수직 전송 게이트와 상기 플로팅 확산 영역 사이에 제공되고 p형 불순물 영역인 제2 불순물 영역을 포함한다.

Description

이미지 센서 {IMAGE SENSOR}

본 발명은 이미지 센서 및 그 것의 픽셀 구조에 관한 것이다.

이미지 센싱 장치(image sensing device)는 광학 정보를 전기 신호로 변환시키는 반도체 소자 중 하나이다. 이러한 이미지 센싱 장치는 씨모스형(CMOS; Complementary Metal-Oxide Semiconductor) 이미지 센싱 장치를 포함할 수 있다.

CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭될 수 있다. CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비할 수 있다. 픽셀들 각각은 포토다이오드(photodiode)를 포함할 수 있다. 포토다이오드는 입사되는 광을 전하로 변환해주는 역할을 할 수 있다. PD에 형성된 전하가 전송 트랜지스터(Transfer Transistor, TX)를 통해 플로팅 확산 영역(Floating Diffusion, FD)로 넘어오면, FD 정전 용량 (FD capacitance, Cfd)과 넘어온 전하의 양(Qfd)에 따라 전압(V)을 생성(V=Qfd/Cfd)시키고, 이 전압을 소스 팔로워 (Source Follower, SF)의 게이트 전압 인풋으로 사용한다.

변환 이득 (Conversion Gain, CG)란, 플로팅 확산 영역 전하 변화(ΔQ)에 따른 소스 팔로워 출력 전압 (Vsl)의 전압 변화(ΔVsl)를 나타내며, FD 정전 용량(Cfd)에 의한 게인(Gain)과 SF회로의 게인(Gain)의 곱으로 결정된다.

최근 픽셀이 미세화되고 고속으로 동작하면서, 적은 양의 플로팅 확산 영역 전하 변화(ΔQfd)로도 정확한 이미지 신호 센싱이 가능하도록 하는 높은 변환 이득(High Conversion Gain, HCG) 픽셀에 대한 기술적 요구가 증대하고 있다.

본 발명이 해결하고자 하는 기술적 과제는 높은 컨버젼 게인 (High Conversion Gain; HCG) 기능을 갖는 픽셀을 통해 향상된 성능의 이미지 센서를 제공하는 것이다.

구체적으로는, FD 정전 용량에 의한 게인(Gain)을 크게 하는 픽셀 및 그 동작 방법을 제공하는 것이다. 본 발명에 따른 이미지 센서는 높은 변환 이득으로 인해 광자 하나의 변화에 상응하는 전기 신호의 변화도 감지하는 포톤 카운팅 센서 기능이 제공될 수 있다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 실시예들에 따른 이미지 센서는 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 반도체 기판; 상기 반도체 기판 내의 광전 변환 영역; 상기 제1 면으로부터 상기 광전 변환 영역을 향하여 상기 반도체 기판 내로 연장되는 수직 전송 게이트; 상기 반도체 기판 내에서 상기 수직 전송 게이트와 이격되고 n형 불순물 영역인 플로팅 확산 영역; 및 상기 수직 전송 게이트와 상기 플로팅 확산 영역 사이에 제공되고 p형 불순물 영역인 제2 불순물 영역을 포함할 수 있다.

본 발명의 실시예들에 따른 이미지 센서는 제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 반도체 기판; 상기 반도체 기판 내에서 딥 트렌치 차단벽으로 서로 구분되는 제1 내지 제4 픽셀들; 상기 제1 내지 제4 픽셀들 각각의 내부에 위치하는 제1 내지 제4 광전 변환 영역들; 상기 제1 내지 제4 픽셀들 각각의 내부에 위치하고 상기 제1 면으로부터 상기 광전 변환 영역들을 향하여 상기 반도체 기판 내로 연장되는 제1 내지 제4 수직 전송 게이트들; 상기 반도체 기판 내에서 상기 제1 내지 제4 수직 전송 게이트들과 접하고 p형 불순물 영역인 제2 불순물 영역; 및 상기 제2 불순물 영역을 사이에 두고 상기 제1 내지 제4 수직 전송 게이트들과 이격된 단일 플로팅 확산 영역을 포함할 수 있다.

매트릭스 형태로 배열된 복수의 단위 픽셀들을 포함하는 반도체 기판;

본 발명의 실시예들에 따른 이미지 센서는 상기 복수의 단위 픽셀들에서 생성된 전기적 신호들을 단위 디지털 신호들로 변환하는 아날로그-디지털 컨버터; 및 상기 아날로그-디지털 컨버터에서 변환된 상기 단위 디지털 신호들을 덧셈 누산하여 이미지 신호를 생성하는 어큐뮬레이터를 포함하고, 상기 복수의 단위 픽셀들 각각은: 상기 반도체 기판의 제 1 면으로부터 상기 반도체 기판 내의 광전 변환 영역을 향하여 연장하는 수직 전송 게이트; 및 상기 수직 전송 게이트와 이격되고 n형 불순물 영역인 플로팅 확산 영역을 포함할 수 있다.

본 발명의 실시예들에 의한 이미지 센서는, 픽셀의 수직 전송 게이트(Vertical Transfer Gate: VTG) 와 플로팅 확산 영역 (Floating Diffusion: FD) 을 물리적으로 분리하여, 수직 전송 게이트와 플로팅 확산 영역 간의 기생 커패시터 값을 최소화하므로, 높은 변환 이득(HCG)을 제공한다. 이로써 적은 양의 플로팅 확산 영역 전하 변화(ΔQfd)로도 정확한 이미지 신호 센싱이 가능하게 한다. 노이즈 관점에서 다시 말하면, 픽셀 위치와는 상관없이 화면상에서 불규칙하게 나타나는 Noise인 RN(Random Noise)을 개선할 수 있다.

도 1은 실시예들에 따른 이미지 센서의 픽셀을 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서 픽셀의 단면도이다.
도 3은 도2의 전하 이동 경로(P1. P2) 상에서, 수직 전송 게이트에 가해지는 신호에 따른 전자에 대한 위치에너지 변화를 나타낸 도면이다.
도 4a 내지 4c는 도2의 제1 면에서 본 평면도들이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서 픽셀의 단면도이다.
도 6은 도5의 전하 이동 경로(P1. P2) 상에서, 수직 전송 게이트에 가해지는 신호에 따른 전자에 대한 위치에너지 변화를 나타낸 도면이다.
도 7a는 본 발명의 실시예들에 따른 픽셀 구조의 단면도이다.
도 7b는 도7a의 제1 면에서 본 평면도이다.
도 8은 실시예들에 따른 이미지 센서의 픽셀을 나타내는 회로도이다.
도 9는 본 발명의 실시예들에 따른 픽셀 구조의 단면도이다.
도 10a, 10b 및 10c는 도9의 제1 면에서 본 평면도들이다.
도 11은 본 발명의 실시예들에 따른 이미지 센서를 보여주는 블록도이다.
도 12는 본 발명의 실시예들에 따른 이미지 센서를 보여주는 3차원 도면이다.

[이미지 센서 픽셀의 High Conversion Gain 동작 원리]

도 1은 실시예들에 따른 이미지 센서의 픽셀 회로도이다.

도 1을 참조하면, 이미지 센서의 픽셀은 광전 변환 영역(PD), 전송 게이트 신호(TG)에 응답하여 광전 변환 영역(PD)에 축적된 전하를 플로팅 확산 영역(FD)로 전송하는 전송 트랜지스터(TX), 리셋 게이트 신호(RG)에 응답하여 플로팅 확산 영역(FD)에 축적된 전하를 드레인 시키는 리셋 트랜지스터(RX), 플로팅 확산 영역(FD)에 충전된 전하에 상응하는 출력 신호를 생성하는 구동 트랜지스터(DX), 및 선택 신호(SEL)에 응답하여 상기 출력 신호를 칼럼 라인(CL)으로 출력하는 선택 트랜지스터(SX)를 포함할 수 있다.

구동 트랜지스터(DX)는 소스 팔로워 증폭기(Source Follower Amplifier; SF)라고도 칭한다. 구동 트랜지스터(DX)의 게이트는 픽셀의 플로팅 확산 영역에 연결되어, 소스 팔로워 증폭기의 전압 인풋(Vin)은 플로팅 확산 영역의 전압(Vfd)과 동일하다. 플로팅 확산 영역의 전압(Vfd)은 플로팅 확산 영역의 전하 양(Qfd)을 FD 정전 용량 (FD capacitance, Cfd)으로 나눈 값 (Vfd=Qfd/Cfd)으로 결정된다. FD게인(Gfd)이란, 플로팅 확산 영역 전하 변화(ΔQfd)에 따른 플로팅 확산 전압 변화(ΔVfd) 량을 의미한다. 따라서 FD게인(Gfd)는 FD 정전 용량(Cfd)에 반비례한다.

변환 이득 (Conversion Gain, CG)란, 플로팅 확산 영역 전하 변화(ΔQfd)에 따른 소스 팔로워 출력 전압 변화(ΔVout)를 나타내며, FD게인(Gfd)과 소스 팔로워 증폭기 회로의 게인(Gsf)의 곱 (CG=GfdⅹGsf)으로 결정된다. 따라서 변환 이득(CG)은 FD 정전 용량(Cfd)에 반비례한다.

소스 팔로워 증폭기 회로 출력단의 신호는 아날로그-디지털 변환기에 의해서 디지털 신호로 변환된다. 아날로그-디지털 변환기에 설정된 아날로그 게인(Gag)에 비례해서 최종 디지털 신호의 크기가 결정된다. 신호 대 잡음비(SNR) 관점에서, 이득 시스템의 앞단부의 이득을 크게 하는 것이 중요하다. 다시 말해, 변환 이득 (CG)를 크게 가지는 픽셀 설계가 중요하다. 이를 위해서는 픽셀의 FD 정전 용량(Cfd)를 작게 설계할 필요가 있다.

FD 정전 용량(Cfd)은 전송 트랜지스터(TX) 게이트 전극에 의한 제1 전하 용량(Ctg), 리셋 트랜지스터(RX) 게이트 전극에 의한 제2 전하용량(Crg), FD 주변의 메탈 라인에 의한 제3 전하 용량(Cmt), 반도체 기판 자체에 의한 제4 전하 용량(Csub)의 합으로 결정된다(Cfd=Ctg+Crg+Cmt+Csub). 4가지 요소 중에 제1 전하용량(Ctg)은 제1 내지 4 전하용량 중, FD 정전용량(Cfd)에 가장 큰 영향을 미친다. 전송 트랜지스터(TX) 게이트 전극과 플로팅 확산 영역(FD)을 물리적으로 이격 배치하면, 제1 전하 용량(Ctg)을 줄여서 FD 정전 용량(Cfd)를 낮출 수 있고, 결과적으로 픽셀의 높은 변환 이득 (High Conversion Gain, HCG) 동작을 가능하게 한다.

[수직 전송 게이트와 플로팅 확산 영역을 이격 배치한 픽셀 구조]

도 2는 도 1에 표시된 픽셀(PX)의 단면도이다.

픽셀이란, 픽셀 어레이 내에서 하나의 포토다이오드에 대응하는 영역으로 정의한다. 따라서 하나의 이미지 신호를 생성하기 위해 적어도 두 개의 포토다이오드로부터 생성된 신호를 합쳐야만 하는 픽셀 (예를 들어 오토 포커스를 위한 2PD Pixel)의 경우에도, 본 특허에서는 포토다이오드의 개수에 대응하여 두 개 이상의 픽셀로 볼 것이다. 픽셀은 반도체 기판 영역뿐 아니라 반도체 기판의 제1면 또는(and/or) 제2면 상 위치하는 추가 요소들을 포함 할 수 있다. 추가 요소에는 예를 들어, 컬러필터(CF), 마이크로렌즈(ML), 컨택 메탈(CMT, CMF), 층간 절연막(LI) 등을 포함할 수 있다.

도 2를 참조하면, 이미지 센서의 픽셀은 반도체 기판(SUB), 광전 변환 영역(PD), 플로팅 확산 영역(FD), 수직 전송 게이트(Vertical Transfer Gate; VTG), 제1 불순물 영역(PR1), 제2 불순물 영역(PR2), 및 제3 불순물 영역(PR3)를 포함할 수 있다.

반도체 기판(SUB)은 제1 면(FRONT) 및 제1 면(FRONT)에 대향하는 제2 면(BACK)을 가질 수 있다. 반도체 기판(SUB)은 제1 도전형(예를 들어, p형)의 불순물(예를 들어, 붕소(Boron; B))이 주입 될 수 있고, 플로팅 확산 영역(FD)은 그와 반대인 제2 도전형(예를 들어, n형)의 불순물(예를 들어, 인(Phosphorus; P) 혹은 비소(Arsenic; As))가 주입될 수 있다.

광전 변환 영역(PD)은 반도체 기판(SUB) 내에 형성되고, 입사광은 반도체 기판(SUB)의 제2 면(BACK)을 통하여 광전 변환 영역(PD)에 도달할 수 있다.

광전 변환 영역(PD)은 입사광에 기초하여 PN접합 영역에서 전하들(예를 들어, 광 전하(photo charge))을 생성하고 제2 도전형(예를 들어, n형)이 주입된 영역에서 전하를 축적할 수 있다.

수직 전송 게이트(VTG)는 하부 및 상부를 포함할 수 있다. 수직 전송 게이트(VTG)의 하부란, 반도체 기판(SUB)의 제1 면(FRONT)으로부터 광전 변환 영역(PD)을 향하여 상기 반도체 기판(SUB) 내로 연장되는 부분을 의미한다. 수직 전송 게이트(VTG)의 상부란, 반도체 기판(SUB)의 제1 면(FRONT)보다 위 영역에 형성된 수직 전송 게이트(VTG)의 부분을 의미한다. 수직 전송 게이트(VTG) 상부의 일부는 반도체 기판(SUB)의 제1 면(FRONT) 상에서 후술할 제2 불순물 영역(PR2)의 일부 또는 전부를 덮을 수 있다. 수직 전송 게이트(VTG)의 내부는 금속 또는 폴리실리콘(Poly-Silicon)으로 채워지고 표면의 일부 또는 전부는 게이트 절연막(VTG_O)으로 감싸질 수 있다. 픽셀은 수직 전송 게이트(VTG)를 통해서 전송 신호를 수신하고, 이에 응답하여 광전 변환 영역(PD)에 생성된 전하들이 제1 불순물 영역(PR1), 제2 불순물 영역(PR2) 및 제3 불순물 영역(PR3)을 순차적으로 거쳐 플로팅 확산 영역(FD)으로 이동(P1→P2)할 수 있도록 한다. 전하의 이동에 관한 자세한 설명은 도3에 대한 설명에 포함되어 있다.

플로팅 확산 영역(FD)은 반도체 기판(SUB)의 제1 면(FRONT)에 인접하고 수직 전송 게이트(VTG)와 이격되어 형성될 수 있다. 광전 변환 영역(PD)에서 생성된 전하들은 수직 전송 게이트(VTG)에 가해진 전송 게이트 신호(TG)에 응답하여 플로팅 확산 영역(FD)으로 전송될 수 있다. 플로팅 확산 영역(FD)은 제2 도전형(예를 들어, n형)의 불순물이 도핑되어 형성될 수 있다. 플로팅 확산 영역(FD)이 수직 전송 게이트(VTG)와 물리적으로 이격되어 있으면, 전송 트랜지스터(TX)의 게이트 전극에 의한 제1 전하 용량(Ctg)을 줄일 수 있다.

제2 불순물 영역(PR2)은 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD) 사이에 제공될 수 있다. 제2 불순물 영역(PR2)은 반도체 기판(SUB) 내에서 수직 전송 게이트(VTG)의 하부와 접할 수 있다. 또한 제2 불순물 영역(PR2)은 반도체 기판(SUB)의 제1 면(FRONT)에 인접하고 수직 전송 게이트(VTG)의 상부와 접할 수 있다. 제2 불순물 영역(PR2)은 제1 도전형(예를 들어 p형)일 수 있다. 제2 불순물 영역(PR2)은 광전 변환 영역(PD)에 생성된 전하들이 플로팅 확산 영역(FD)으로 이동하는 전하 이동 경로(P1 및 P2) 상에 위치해 광전 변환 영역(PD)으로부터 전하를 이동시킬 수 있다. 제1 전하 이동 경로(P1)는 전하가 광전 변환 영역(PD)에서 반도체 기판(SUB)의 제1 면(FRONT) 상으로 이동하는 수직 이동 경로이고, 제2 전하 이동 경로(P2)는 전하가 제2 불순물 영역(PR2)에서 플로팅 확산 영역(FD)으로 이동하는 수평 이동 경로이다. 제2 불순물 영역(PR2)의 제1 도전형 도핑 농도는 반도체 기판(SUB)의 제1 도전형 도핑 농도보다 작을 수 있다.

제1 불순물 영역(PR1)은 광전 변환 영역(PD)의 제2 도전형(예를 들어, n형)의 불순물이 도핑된 영역과 제2 불순물 영역(PR2) 사이에 위치하고, 수직 전송 게이트(VTG)와 접하도록 형성될 수 있다. 제1 불순물 영역(PR1)은 제1 도전형(예를 들어 p형)으로 형성될 수 있다. 제1 불순물 영역(PR1)의 제1 도전형 도핑 농도는 제2 불순물 영역(PR2)의 제1 도전형 도핑 농도보다 클 수 있다. 제1 불순물 영역(PR1)의 제1 도전형 도핑 농도는 반도체 기판(SUB)의 제1 도전형 도핑 농도보다 작을 수 있다. 제1 불순물 영역(PR1)은 전자에 대한 포텐셜 장벽(Potential Barrier) 역할을 하여, 전자가 제2 불순물 영역(PR2)에서 플로팅 확산 영역(FD)으로 이동할 때, 광전 변환 영역(PD)으로 전자가 역류하는 것을 방지할 수 있다. 제3 불순물 영역(PR3)은 반도체 기판(SUB)의 제1 면(FRONT)에 인접하여 제2 불순물 영역(PR2)과 플로팅 확산 영역(FD) 사이에 위치하고, 제1 도전형(예를 들어 p형)일 수 있다. 제3 불순물 영역(PR3)의 제1 도전형 도핑 농도는 제2 불순물 영역(PR2)의 제1 도전형 도핑 농도보다 작을 수 있다. 따라서 수직 전송 게이트 (VTG)가 꺼진 상태(TG Low)에서, 제3 불순물 영역(PR3)의 전자에 대한 포텐셜 수준은, 제2 불순물 영역(PR2)의 전자에 대한 포텐셜 수준과 플로팅 확산 영역(FD)의 포텐셜 수준의 사이일 수 있다. 제2 불순물 영역(PR2)과 제3 불순물 영역(PR3)은 수직 전송 게이트 (VTG)와 플로팅 확산 영역(FD)사이에 배치될 수 있다. 이로 인해 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD)가 서로 이격 배치될 수 있다. 이로 인해 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD)간의 전하 용량인 제1 전하 용량(Ctg)을 줄일 수 있다. 제1 전하 용량(Ctg)이 줄면, 전송 트랜지스터(TX)의 게이트 전극에 의한 제1 전하 용량(Ctg), 리셋 트랜지스터(RX)의 게이트 전극에 의한 제2 전하용량(Crg), 플로팅 확산 영역(FD)에 연결된 메탈 라인 및 그 주변 메탈 라인에 의한 제3 전하 용량(Cmt), 반도체 기판(SUB)에 의한 제4 전하 용량(Csub)의 합으로 결정되는 FD 정전 용량(Cfd = Ctg+Crg+Cmt+Csub)을 줄일 수 있다. 결과적으로 구동 트랜지스터(DX)에 의해 신호 독출 시 픽셀이 높은 변환 이득 (High Conversion Gain)으로 동작할 수 있다.

이미지 센서 픽셀은 딥 트렌치 차단벽(Deep Trench Isolation: DTI)을 포함할 수 있다. 실시예에 따라, 딥 트렌치 차단벽(DTI)은 반도체 기판(SUB)의 제1 면(FRONT)으로부터 제1 면(FRONT)과 이격된 깊이까지 연장되거나 또는 반도체 기판(SUB)의 제1 면(FRONT)으로부터 제2 면(BACK)까지 반도체 기판(SUB)을 완전히 관통하여 형성될 수 있다. 또한, 다른 실시예에서, 상기 딥 트렌치 차단벽(DTI)은 반도체 기판(SUB)의 제2 면(BACK)으로부터 소정의 깊이까지 연장되거나 또는 반도체 기판(SUB)의 제2 면(BACK)으로부터 제1 면(FRONT)까지 완전히 관통하여 형성될 수 있다. 딥 트렌치 차단벽(DTI)은 절연층 및/또는 도전층을 포함할 수 있다. 일 예로, 딥 트렌치 차단벽(DTI)은 트렌치의 내벽을 따라 형성된 실리콘 산화막 및 트렌치의 나머지 부분을 채우는 실리콘층을 포함할 수 있다.

이미지 센서의 픽셀은 반도체 기판(SUB)의 제2면(BACK) 상의 반사방지막(AR), 컬러 필터(CF), 마이크로 렌즈(ML)를 더 포함할 수 있다. 컬러 필터(CF) 또는(and/or) 마이크로 렌즈(ML)를 대신해서 나노 구조물이 반도체 기판(SUB)의 제2면(BACK) 상에 위치하고 파장에 따른 빛의 분리 또는(and/or) 가이드 역할을 할 수 있다.

이미지 센서의 픽셀은 반도체 기판(SUB)의 제1면(FRONT) 상에 제1 컨택 메탈(CMT) 및 제2 컨택 메탈(CMF)를 포함할 수 있다. 제1 컨택 메탈(CMT)은 행 디코더로부터 전송된 전송 게이트 신호(TG)를 수직 전송 게이트(VTG)에 가하는 역할을 할 수 있다. 제2 컨택 메탈(CMF)은 리셋 게이트 신호(RG)에 따라, 플로팅 확산 영역(FD)의 전하를 리셋시키는 통로 역할을 할 수 있다. 제1 및 제2 컨택 메탈들(CMT, CMF)은 층간 절연막(LI)로 둘러 쌓일 수 있다. 층간 절연막(LI)은 수직 전송게이트(VTG)의 상부와 반도체 기판(SUB)의 제1 면(FRONT)을 덮을 수 있다.

[하나의 픽셀 내부 구성 간 관계]

제1 및 제2 불순물 영역들(PR1, PR2)의 불순물 농도는 각각 영역 내에서 일정하지 않을 수 있다. 그 경우 제1 및 제2 불순물 영역들(PR1, PR2) 간 경계는, 반도체 기판(SUB)의 제 1면(FRONT)에서의 제2 불순물 영역(PR2)의 농도와, 광전 변환 영역(PD) 바로 상부에서의 제1 불순물 영역(PR1) 농도의 평균 농도를 가지는 면을 의미한다. 반도체 기판(SUB)의 제1 면(FRONT)로부터 제1 및 제2 불순물 영역들(PR1, PR2) 간 경계까지의 거리(즉, 제2 불순물 영역(PR2)의 높이; H2)는 광전 변환 영역(PD) 바로 상부로부터 제1 및 제2 불순물 영역들(PR1, PR2) 간 경계까지의 거리(즉, 제1 불순물 영역(PR1)의 높이; H1)보다 길 수 있다.

제2 및 제3 불순물 영역들(PR2, PR3)의 불순물 농도는 각각 영역 내에서 일정하지 않을 수 있다. 그 경우 제2 및 제3 불순물 영역들(PR2, PR3) 간 경계는, 수직 전송 게이트(VTG)의 하부와 접하는 면에서의 제2 불순물 영역(PR2)의 농도와, 플로팅 확산 영역(FD)과 접하는 면에서의 제3 불순물 영역(PR3) 농도의 평균 농도를 가지는 면을 의미한다. 수직 전송 게이트(VTG)의 하부와 제2 불순물 영역(PR2)이 접하는 면에서부터 제2 및 제3 불순물 영역들(PR2, PR3) 간 경계까지의 거리(즉, 제2 불순물 영역(PR2)의 폭; W1)는 플로팅 확산 영역(FD)과 제3 불순물 영역(PR3)이 접하는 면에서부터 제2 및 제3 불순물 영역들(PR2, PR3) 간 경계까지의 거리(즉, 제3 불순물 영역(PR3)의 폭; W2)보다 길 수 있다.

제2 불순물 영역(PR2)의 높이(H2) 및 제2 불순물 영역(PR2)의 폭(W1)이 길수록, 제2 불순물 영역(PR2)의 부피가 커지고, 제2 불순물 영역(PR2)의 부피가 클수록 한번의 전송 게이트 신호에 응답한 한번의 펌핑 동작 시 더 많은 양의 전자를 광전 변환 영역(PD)으로부터 플로팅 확산 영역(FD)으로 전송 할 수 있다.

메탈 간 길이(LCM)는 제1 컨택 메탈(CMT)의 중심축으로부터 제2 컨택 메탈(CMF)의 중심축까지의 거리이다. 픽셀 길이(LPIX)는 하나의 포토다이오드에 대응하는 픽셀 영역을 구분 짓고 서로 마주보는 두 개의 DTI 구조물 간의 거리이다. 본 발명의 실시예들에 따른 이미지 센서의 메탈간 길이(LCM)는 픽셀 길이(LPIX)의 1/3 보다 길 수 있다. 플로팅 확산 영역(FD)가 수직 전송 게이트(VTG)에 접하는 경우, 그 상부의 메탈 간 길이(LCM)는 픽셀 길이(LPIX)의 1/3 이하가 될 수 있다. 본 발명의 실시예들에 따른 이미지 센서는 메탈 간 길이(LCM)를 상대적으로 길게 형성하여, 제1 컨택 메탈(CMT) 및 제2 컨택 메탈(CMF) 간의 신호 간섭을 줄일 수 있다. 또한 수직 전송 게이트(VTG) 및 플로팅 확산 영역(FD)간 제1 전하 용량(Ctg)를 줄일 수 있다.

제1 길이(L1)는 수직 전송 게이트(VTG) 하부의 중심축으로부터, 및 플로팅 확산 영역(FD) 방향으로 연장된 수직 전송 게이트(VTG) 상부 끝까지 거리이다. 제2 길이(L2)는 수직 전송 게이트(VTG)의 상부 끝으로부터 제2 컨택 메탈(CMF)의 중심축까지의 거리이다. 본 발명의 실시예들에 따른 이미지 센서의 제2 길이(L2)는 제1 길이(L1)의 1/2보다 길 수 있다. 종래의 수직 전송게이트를 활용한 픽셀에서는 플로팅 확산 영역(FD)가 수직 전송 게이트(VTG)에 접하기 때문에 제2 길이(L2)는 제1 길이(L1)의 1/2 이하로 형성되는 것이 일반적이었다. 본 발명의 실시예들에 따른 이미지 센서는 제2 길이(L2)를 종래 기술에서보다 길게 형성하여, 수직 전송 게이트(VTG) 및 플로팅 확산 영역(FD)간 제1 전하 용량 (Ctg)를 줄일 수 있다.

[픽셀 동작 메카니즘]

도 3은 도 2의 전하 이동 경로(P1, P2) 상에 위치한 영역의 수직 전송 게이트(VTG)에 가해지는 신호(도1의 TG)에 따른 전자에 대한 전기적 위치에너지 변화를 나타낸 도면이다.

도 3을 참조하면, 본 발명의 실시예에 따른 픽셀의 동작은 집약 (Integration), 수직 전송 게이트 켬 (VTG on), 수직 전송 게이트 끔 (VTG off) 의 3단계로 설명할 수 있다.

집약 (Integration) 단계는 전송 게이트 신호(TG)가 LOW 이고, 광전 변환 영역(PD)이 빛을 받아 광전 변환 영역(PD) 내부에 전하를 축적하는 단계이다. 제2 불순물 영역(PR2)은 제1 불순물 영역(PR1)보다 제1 도전형(예를 들어 p형) 도핑 농도가 낮고 제3 불순물 영역(PR3)은 제2 불순물 영역(PR2)보다 제1 도전형(예를 들어 p형) 도핑 농도가 낮기 때문에, 광전 변환 영역(PD)와 플로팅 확산 영역(FD) 사이에서 제1 불순물 영역(PR1), 제2 불순물 영역(PR2), 제3 불순물 영역(PR3)의 전자에 대한 전기적 위치에너지는 순서대로 이중 계단 모양을 나타낼 수 있다.

수직 전송 게이트 켬 (VTG on) 단계는 수직 전송 게이트(VTG)에 가해지는 전송 게이트 신호(TG)가 HIGH 이고, 광전 변환 영역(PD)의 전하가 제1 전하 이동 경로(P1)을 따라 제2 불순물 영역(PR2)로 이동하는 단계이다. 제3 불순물 영역(PR3)과 수직 전송 게이트(VTG) 사이에는 제2 불순물 영역(PR2)이 배치되므로, 전송 게이트 신호(TG)에 의해 제3 불순물 영역(PR3)의 전기적 위치에너지가 받는 영향은 제2 불순물 영역(PR2)의 전기적 위치에너지가 받는 영향보다 적을 수 있다. 제2 불순물 영역(PR2) 및 제1 불순물 영역(PR1)은 수직 전송 게이트(VTG)와 접하게 배치되어서 제2 불순물 영역(PR2) 및 제1 불순물 영역(PR1)의 전기적 위치에너지는 주변 다른 영역 (예를 들어 PR3. FD)의 전위에 비해 전송 게이트 신호(TG)에 의한 영향이 크다. 따라서 전송 게이트 신호(TG)가 High일 때, 주변의 전자에 대한 전기적 위치에너지 보다 제1 불순물 영역(PR1)과 제2 불순물 영역(PR2)의 전자에 대한 전위만 선택적으로 낮아질 수 있다. 이때, 광전 변환 영역(PD), 제1 불순물 영역(PR1), 제2 불순물 영역(PR2)의 전기적 위치에너지는 순서대로 이중 계단 모양을 나타낼 수 있다. 결과적으로, 광전 변환 영역(PD)의 전하는 제2 불순물 영역(PR2)으로 이동하게 된다.

수직 전송 게이트 끔 (VTG off) 단계는 수직 전송 게이트(VTG)에 가해지는 전송 게이트 신호(TG)가 다시 LOW 이고, 제2 불순물 영역(PR2)의 전하가 제2 전하 이동 경로(P2)를 따라 플로팅 확산 영역(FD)로 이동하는 단계이다. 각 영역의 전기적 위치에너지는 집약 (Integration) 단계에서와 동일한 수준으로 복구된다. 제2 불순물 영역(PR2), 제3 불순물 영역(PR3), 플로팅 확산 영역(FD)의 전자에 대한 전기적 위치에너지는 순서대로 이중 계단 모양을 나타낼 수 있다. 따라서 제2 불순물 영역(PR2)의 전하는 제3 불순물 영역(PR3)을 거쳐 플로팅 확산 영역(FD)으로 이동한다. 한편 제1 불순물 영역(PR1)의 전자에 대한 전기적 위치에너지는 항상 제2 불순물 영역(PR2)의 전자에 대한 전기적 위치에너지 보다 높기 때문에, 제1 불순물 영역(PR1)은 전자에 대한 포텐셜 장벽(Potential Barrier) 역할을 할 수 있다. 제1 불순물 영역(PR1)은 제2 불순물 영역(PR2)의 전하가 플로팅 확산 영역(FD)으로 이동 중에 광전 변환 영역(PD) 쪽으로 역류하는 것을 방지한다.

[VTG의 여러 형태에 따른 평면 배치]

도 4a 내지 도 4c는 본 발명의 실시예들에 따른 이미지 센서 픽셀 내 반도체 기판(SUB)의 제1 면(FRONT) 상에서 평면도들이다. 도 2는 도 4a 내지 도 4c의 평면도들의 단면도일 수 있다.

실시예에 따라 도1의 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 또는 선택 트랜지스터(SX)는 도 4a 내지 도4c에서 도시된 이미지 센서의 픽셀 내부 반도체 기판(SUB)의 제1 면(FRONT) 상에 배치될 수 있다.

다른 실시예에서는 도1의 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 또는 선택 트랜지스터(SX)는 도 2 및 도 4a 내지 도4c의 반도체 기판(SUB)이 아닌 다른 반도체 기판에 배치될 수 있다. 즉, 광전 변환 영역(PD) 및 전송 게이트가 형성되는 반도체 기판은 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 또는 선택 트랜지스터(SX)가 형성되는 다른 반도체 기판과 수직 적층 구조를 이룰 수 있다. 수직 적층된 두 개의 반도체 기판은 TSV(Through Silicon Via) 또는 C2C(Cu to Cu) 구조를 통해 전기적으로 연결될 수 있다. TSV란, 실리콘 웨이퍼에 구멍을 뚫어 관통 전극을 형성하고 칩들을 적층하는 기술을 의미한다. C2C란, 실리콘 웨이퍼를 뚫지 않고, 상부 칩-하부 칩의 상부 메탈끼리 연결시키는 기술을 의미한다.

도 4a 내지 4c를 참조하면, 하나의 픽셀 내부의 반도체 기판(SUB)의 일부 또는 전부는 딥 트렌치 차단벽(DTI)에 의해 둘러 쌓일 수 있다. 각 픽셀은 상기 딥 트렌치 차단벽(DTI)에 의해 인접한 픽셀들로부터 분리됨으로써, 픽셀들 사이의 광학적 및/또는 전기적인 크로스토크(crosstalk)가 방지될 수 있다.

하나의 픽셀에 상응하는 반도체 기판(SUB) 영역 내에서, 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD) 사이에는 제2 불순물 영역(PR2) 및 제3 불순물 영역(PR3)이 배치될 수 있다. 이러한 배치는 전송 트랜지스터(TX)의 게이트 전극과 플로팅 확산 영역(FD)을 물리적으로 이격시키므로, 제1 전하 용량(Ctg)을 줄여서 FD 정전 용량(Cfd)를 낮출 수 있고, 결과적으로 픽셀의 높은 변환 이득 (High Conversion Gain) 동작을 가능하게 한다. 반도체 기판(SUB)은 접지 콘택(GND)과 연결될 수 있다.

도 4a를 참조하면, 수직 전송 게이트(VTG)는 하나의 픽셀에 상응하는 반도체 기판(SUB) 내에서 사각형 모양으로 형성될 수 있다. 비록 도면에서는 직각 사각형으로 도시하였으나, 수직 전송 게이트 (VTG)의 모서리 내지 꼭지점은 둥글게 형성되어 전체적으로 타원 모양으로 형성될 수도 있다. 수직 전송 게이트(VTG)의 단면 모양은 이에 한정되지 않고 다른 어떤 형태도 가능하다.

도 4b를 참조하면, 기판의 제1 면(FRONT) 아래에 존재하는 수직 전송 게이트(VTG)의 하부가 두 개 이상의 게이트 구조체들로 분리 배치될 수 있다. 두 개 이상의 게이트 구조체들은 반도체 기판(SUB)의 제1 면(FRONT) 위에 존재하는 수직 전송 게이트(VTG)의 상부에서 하나로 연결될 수 있다. 다시 말해, 수직 전송 게이트(VTG)는 하나의 픽셀에 상응하는 반도체 기판(SUB) 내에서 두 개 이상의 게이트 구조체들로 분리 배치될 수 있다. 두 개 이상의 게이트 구조체들을 연결하는 수직 전송 게이트(VTG)의 상부는 그의 하부와 동일한 물질이거나 컨택 메탈과 동일한 물질일 수 있다.

제2 및 제3 불순물 영역들(PR2, PR3)의 불순물 농도는 각각 영역 내에서 일정하지 않을 수 있다. 그 경우 제2 및 제3 불순물 영역 들(PR2, PR3) 간 경계는, 제2 불순물 영역(PR2)이 수직 전송 게이트(VTG)의 하부와 접하는 면에서의 제2 불순물 영역(PR2) 농도와, 제3 불순물 영역(PR3)이 플로팅 확산 영역(FD)과 접하는 면에서의 제3 불순물 영역(PR3) 농도의 평균 농도를 가지는 면을 의미한다. 수직 전송 게이트(VTG) 두 개 중 어느 하나의 하부와 제2 불순물 영역(PR2)이 접하는 면에서부터 제2 및 제3 불순물 영역들(PR2, PR3) 간 경계까지의 최단 거리(즉, 제2 불순물 영역(PR2_의 폭; DW1)는 플로팅 확산 영역(FD)과 제3 불순물 영역(PR3)이 접하는 면에서부터 제2 및 제3 불순물 영역들(PR2, PR3) 간 경계까지의 최단 거리(즉, 제3 불순물 영역(PR3)의 폭; DW2)보다 길 수 있다.

게이트 구조체들 간 거리(LT)는 반도체 기판(SUB)의 제1 면(FRONT) 상에서, 하나의 픽셀에 상응하는 반도체 기판(SUB) 내에 배치된 두 개의 게이트 구조체들 간의 최단 거리이다. 게이트 구조체들 간 거리(LT)가 좁을수록 전기장의 영향이 커져서, 전하 전송 특성이 좋아질 수 있다. 본 발명의 실시예들에 따른 이미지 센서는 게이트 구조체들 간 거리(LT)가 픽셀 길이(LPIX)의 1/5보다 짧을 수 있다.

도 4c를 참조하면, 수직 전송 게이트(VTG)는 하나의 픽셀에 상응하는 반도체 기판(SUB) 의 가장자리 영역에서 'L'자로 꺾인 모양으로 배치될 수 있다. 수직 전송 게이트(VTG)와 제2 불순물 영역(PR2)이 접하는 면에서부터 제2 및 제3 불순물 영역들(PR2, PR3) 간 경계까지의 최단 거리(즉, 제2 불순물 영역(PR2_의 폭; LW1)는 플로팅 확산 영역(FD)과 제3 불순물 영역(PR3)이 접하는 면에서부터 제2 및 제3 불순물 영역들(PR2, PR3) 간 경계까지의 최단 거리(즉, 제3 불순물 영역(PR3)의 폭; LW2)보다 길 수 있다.

[제1 불순물 영역과 제3 불순물 영역이 생략된 구조]

도 5는 본 발명의 실시예들에 따른 픽셀 구조의 단면도이다.

도 5를 참조하면, 도 2에서 도시한 실시예에 따른 픽셀 구조에서 제1 불순물 영역(PR1) 및 제3 불순물 영역(PR3)가 생략될 수 있다. 이를 제외하면 도 2에서 도시한 픽셀 단면과 구조적으로 동일하므로 양자 간 차이점 위주로 서술하겠다.

도 5를 참조하면, 이미지 센서의 픽셀은 반도체 기판(SUB), 광전 변환 영역(PD), 플로팅 확산 영역(FD), 수직 전송 게이트(VTG), 및 제2 불순물 영역(PR2)를 포함할 수 있다.

제2 불순물 영역(PR2)은 반도체 기판(SUB)의 제1 면(FRONT) 상에서 수직 전송 게이트(VTG)와 접하도록 형성될 수 있다. 제2 불순물 영역(PR2)은 광전 변환 영역(PD)에 생성된 전하들이 플로팅 확산 영역(FD)으로 이동하는 전하 이동 경로(P1 및 P2) 상에 위치해 광전 변환 영역(PD)으로부터 전하를 퍼 나르는 역할을 한다. 제1 전하 이동 경로(P1)는 전하가 광전 변환 영역(PD)에서 반도체 기판(SUB)의 제1 면(FRONT) 상으로 이동하는 수직 이동 경로이고, 제2 전하 이동 경로(P2)는 전하가 제2 불순물 영역(PR2)에서 플로팅 확산 영역(FD)으로 이동하는 수평 이동 경로이다.

도 2에서 도시한 실시예에 따른 픽셀 구조에서 제1 불순물 영역(PR1)은 생략되고, 반도체 기판(SUB)은 제2 불순물 영역(PR2)의 아래(제2 불순물 영역(PR2)과 광전 변환 영역(PD) 사이)에서 수직 전송 게이트(VTG)와 접할 수 있다. 수직 전송 게이트(VTG)에 가해지는 전송 게이트 신호(TG)가 켜지면 반도체 기판(SUB)이 수직 전송 게이트(VTG)와 접하는 영역(PB, 이하 중간 영역)에서 전자 이동 통로인 채널을 형성할 수 있다. 광전 변환 영역(PD)에서 생성된 전하는 채널을 통해 제2 불순물 영역(PR2)로 이동할 수 있다.

도 2에서 도시한 실시예에 따른 픽셀 구조에서 제3 불순물 영역(PR3)은 생략되고, 제2 불순물 영역(PR2)와 플로팅 확산 영역(FD)는 서로 접할 수 있다. 반도체 기판(SUB)의 제1 면(FRONT)에 인접한 영역에서 제2 불순물 영역(PR2)은 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD)사이에 배치될 수 있다. 이로 인해 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD)가 이격 배치되고, 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD)간의 전하 용량인 제1 전하 용량(Ctg)을 줄일 수 있다. 이로 인해 전송 트랜지스터(TX)의 게이트 전극에 의한 제1 전하 용량(Ctg), 리셋 트랜지스터(RX)의 게이트 전극에 의한 제2 전하용량(Crg), 플로팅 확산 영역(FD)에 연결된 메탈 라인 및 그 주변 메탈 라인에 의한 제3 전하 용량(Cmt), 반도체 기판(SUB)에 의한 제4 전하 용량(Csub)의 합으로 결정되는 FD 정전 용량(Cfd)을 줄일 수 있다. 결과적으로 구동 트랜지스터(DX)에 의해 신호 독출 시 픽셀이 높은 변환 이득 (High Conversion Gain)으로 동작할 수 있다.

도 5에 따른 픽셀의 반도체 기판(SUB) 제1면(FRONT) 에서 평면도(미도시)는 도 4a 내지 4c 평면도와 비교 시, 제2 불순물 영역(PR3)이 생략되고 제2 불순물 영역(PR2)이 플로팅 확산 영역(FD)와 접하게 된다.

[제1 불순물 영역과 제3 불순물 영역이 생략된 구조에서의 픽셀 동작]

도 6은 도5의 전하 이동 경로(P1. P2) 상에서 수직 전송 게이트(VTG)에 가해지는 전송 게이트 신호(TG)에 따른 전기적 위치에너지 변화를 나타낸 도면이다.

도 6을 참조하면, 중간 영역(PB)는 제2 불순물 영역(PR2) 아래에서 반도체 기판(SUB)이 수직 전송 게이트(VTG)와 접하는 영역을 나타낸다. 수직 전송 게이트(VTG)에 가해지는 전송 게이트 신호(TG) 가 HIGH이면, 광전 변환 영역(PD)에서 생성된 전하는 중간 영역(PB)에 형성된 채널을 통해 제2 불순물 영역(PR2)로 이동할 수 있다.

본 발명의 실시예에 따른 픽셀의 동작은 집약 (Integration), 수직 전송 게이트 켬 (VTG on), 수직 전송 게이트 끔 (VTG off) 의 3단계로 설명할 수 있다.

집약 (Integration) 단계는 전송 게이트 신호(TG) \가 LOW 이고, 광전 변환 영역(PD)이 빛을 받아 광전 변환 영역(PD) 내부에 전하를 축적하는 단계이다. 중간 영역(PB)은 반도체 기판(SUB)과 동일한 제1 도전형 도핑 농도를 가질 수 있다. 제2 불순물 영역(PR2)은 중간 영역(PB)보다 제1 도전형(예를 들어 p형) 도핑 농도가 낮고, 플로팅 확산 영역(FD)은 제2 도전형(예를 들어 n형) 물질이 주입되므로, 중간 영역(PB), 제2 불순물 영역(PR2), 플로팅 확산 영역(FD)의 전자에 대한 전기적 위치에너지는 순서대로 이중 계단 모양을 나타낼 수 있다.

수직 전송 게이트 켬 (VTG on) 단계는 전송 게이트 신호(TG)가 HIGH 이고, 광전 변환 영역(PD)의 전하가 제1 전하 이동 경로(P1)을 따라 제2 불순물 영역(PR2)로 이동하는 단계이다. 제2 불순물 영역(PR2) 및 중간 영역(PB)는 수직 전송 게이트(VTG)와 인접 배치되어서 제2 불순물 영역(PR2) 및 중간 영역(PB)의 전기적 위치에너지는 주변 다른 영역 (예를 들어 FD)의 전위에 비해 전송 게이트 신호(TG)에 크게 영향 받을 수 있다. 따라서 전송 게이트 신호(TG)가 High일 때, 제2 불순물 영역(PR2) 및 중간 영역(PB)의 전위만 선택적으로 낮아질 수 있다. 광전 변환 영역(PD), 중간 영역(PB), 제2 불순물 영역(PR2)의 전기적 위치에너지는 순서대로 이중 계단 모양을 나타낼 수 있다. 따라서 광전 변환 영역(PD)에서 생성된 전하는 제2 불순물 영역(PR2)로 이동할 수 있다.

수직 전송 게이트 끔 (VTG off) 단계는 전송 게이트 신호(TG)가 다시 LOW 이고, 제2 불순물 영역(PR2)의 전하가 제2 전하 이동 경로(P2)를 따라 플로팅 확산 영역(FD)로 이동하는 단계이다. 각 영역의 전기적 위치에너지는 집약 (Integration) 단계에서와 동일한 수준으로 복구된다. 중간 영역(PB), 제2 불순물 영역(PR2), 플로팅 확산 영역(FD)의 전자에 대한 전기적 위치에너지는 순서대로 이중 계단 모양을 나타낸다. 따라서 제2 불순물 영역(PR2)의 전하는 플로팅 확산 영역(FD)로 이동한다.

[링 타입 VTG에 본 발명을 적용한 예]

도 7a는 본 발명의 실시예들에 따라 수직 전송 게이트(VTG)를 링 타입으로 형성했을 때 픽셀 단면도이다.

도 7b는 도7a의 제1 면(FRONT)에서의 평면도로, 수직 전송 게이트(VTG), 제2 불순물 영역(PR2), 플로팅 확산 영역(FD) 간 위치 관계를 나타내는 평면도이다.

도 2 내지 도4에 대한 설명과 동일한 설명은 생략하고, 차이점 위주로 서술하겠다. 도 7a 및 도 7b를 참조하면, 수직 전송 게이트(VTG)는 반도체 기판(SUB)의 제1 면(FRONT)면 상의 픽셀 가장 자리 영역에서 고리 형태로 수직적으로 파여진 트렌치 공간 내에 형성될 수 있다. 제2 불순물 영역(PR2)은 반도체 기판(SUB)의 제1면(FRONT) 상의 수직 전송 게이트(VTG) 안쪽 영역에서 고리 형태로 형성될 수 있다. 플로팅 확산 영역(FD)는 고리 형태의 제2 불순물 영역(PR2) 내에서 반도체 기판(SUB)의 제1면(FRONT)에 인접할 수 있다.

광전 변환 영역(PD)에서 생성된 전하는 픽셀의 가장 자리에 형성된 수직 전송 게이트(VTG) 와 인접한 중간 영역(PB) 에 형성된 채널을 통해 제2 불순물 영역(PR2)로 이동할 수 있다.

[복수개의 픽셀이 하나의 FD 공유 구조]

도 8은 실시예들에 따른 이미지 센서의 픽셀을 나타내는 회로도이다.

도 8을 참조하면, 이미지 센서의 픽셀은 광전 변환 영역(PD), 전송 게이트 신호(TG)에 응답하여 광전 변환 영역(PD)에 축적된 전하를 플로팅 확산 영역(FD)로 전송하는 전송 트랜지스터(TX1~TX4), 리셋 게이트 신호(RG)에 응답하여 플로팅 확산 영역(FD)을 리셋하는 리셋 트랜지스터(RX), 플로팅 확산 영역(FD)에 충전된 전하에 상응하는 출력 신호를 생성하는 구동 트랜지스터(DX), 및 선택 신호(SEL)에 응답하여 상기 출력 신호를 칼럼 라인(COL)으로 출력하는 선택 트랜지스터(SX)를 포함할 수 있다.

구동 트랜지스터(DX)의 크기는 픽셀의 성능을 결정 짓는 중요한 요소이다. 구동 트랜지스터(DX)가 클수록 노이즈(noise)에 강하다. 한정된 면적 내에서 구동 트랜지스터(DX)를 크게 만들기 위해서 수 개의 광전 변환 영역들 (PD1~4) 및 복수 개의 전송 트랜지스터들(TX1~TX4)가 하나의 플로팅 확산 영역(FD) 및 하나의 구동 트랜지스터(DX)를 공유할 수 있다. 도면 상에서는 4개의 광전 변환 영역들(PD1~PD4)이 하나의 구동 트랜지스터(DX)를 공유하지만 4개 보다 더 적거나 많은 수의 광전 변환 영역들(PD1~PD4)이 하나의 구동 트랜지스터(DX)를 공유할 수 있다.

FD 정전 용량(Cfd)은 전송 트랜지스터들(TX1~TX4)의 게이트 전극들에 의한 제1 전하 용량(Ctg1+ Ctg2+ Ctg3+Ctg4), 리셋 트랜지스터(RX)의 게이트 전극에 의한 제2 전하용량(Crg), 플로팅 확산 영역(FD)에 연결된 메탈 라인 및 그 주변 메탈 라인에 의한 제3 전하 용량(Cmt), 반도체 기판(SUB)에 의한 제4 전하 용량(Csub)의 합으로 결정된다. 도 8과 같이 하나의 플로팅 확산 영역(FD)에 여러 개의 전송 트랜지스터들(TX1~TX4)가 연결되면, 제1 전하 용량(Ctg1+ Ctg2+ Ctg3+Ctg4)도 그 만큼 크다. 따라서 FD 정전 용량(Cfd)도 그 만큼 크므로, 높은 변환 이득 (High Conversion Gain) 동작을 저해할 수 있다. 이러한 문제점을 해결하기 위해 도 8의 플로팅 확산 영역(FD)의 공유 구조를 갖는 본 발명의 실시예들을 이하 도 9, 도 10a 내지 도 10c에서 설명한다.

도 9는 본 발명의 실시예들에 따른 도8의 픽셀 그룹(PXG)의 단면도이다.

도 9를 참조하면, 이미지 센서의 픽셀은 반도체 기판(SUB), 광전 변환 영역(PD), 플로팅 확산 영역(FD), 수직 전송 게이트(VTG), 및 제2 불순물 영역(PR2)를 포함할 수 있다.

도면에 나타나진 않았지만, 도 2의 실시예와 유사하게, 제2 불순물 영역(PR2) 하부에 제1 불순물 영역(PR1)를 추가로 포함할 수 있고, 제2 불순물 영역(PR2) 및 수직 전송 게이트(VTG) 사이에 제3 불순물 영역(PR3)를 추가로 포함할 수 있다.

반도체 기판(SUB)은 제1 면(FRONT) 및 제1 면(FRONT)에 대향하는 제2 면(BACK)을 가질 수 있다. 반도체 기판(SUB)은 제1 도전형(예를 들어, p형)의 불순물(예를 들어, 붕소(Boron; B))이 주입 될 수 있고, 플로팅 확산 영역(FD)은 그와 반대인 제2 도전형(예를 들어, n형)의 불순물(예를 들어, 인(Phosphorus; P) 혹은 비소(Arsenic; As))가 주입되어 있을 수 있다.

수직 전송 게이트(VTG)는 반도체 기판(SUB)의 제1 면(FRONT)면에서 광전 변환 영역까지 수직적으로 파여진 트렌치 공간에 형성될 수 있다. 수직 전송 게이트(VTG)의 내부는 금속 또는 폴리실리콘(Poly-Silicon)으로 채워지고 표면은 게이트 절연막(VTG_O)으로 감싸질 수 있다. 픽셀은 수직 전송 게이트(VTG)를 통해서 전송 신호를 수신하고, 이에 응답하여 광전 변환 영역(PD)에 생성된 전하들이 제2 불순물 영역(PR2)을 거쳐 플로팅 확산 영역(FD)으로 이동할 수 있도록 한다.

제2 불순물 영역(PR2)은 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD) 사이에 제공될 수 있다. 제2 불순물 영역(PR2)은 반도체 기판(SUB) 내에서 수직 전송 게이트(VTG)의 하부와 접할 수 있다. 또한 제2 불순물 영역(PR2)은 반도체 기판(SUB)의 제1 면(FRONT)에 인접하고 수직 전송 게이트(VTG)의 상부와 접할 수 있다. 제2 불순물 영역(PR2)은 광전 변환 영역(PD)에 생성된 전하들이 플로팅 확산 영역(FD)으로 이동하는 전하 이동 경로(P1 및 P2) 상에 위치해 광전 변환 영역(PD)으로부터 전하를 이동시킬 수 있다. 전하 이동 경로전하 이동 경로

제2 불순물 영역(PR2)은 수직 전송 게이트 (VTG)와 플로팅 확산 영역(FD)사이에 배치될 수 있다. 이로 인해 수직 전송 게이트 (VTG)와 플로팅 확산 영역(FD)가 이격 배치되고, 수직 전송 게이트(VTG)와 플로팅 확산 영역(FD)간의 전하 용량인 제1 전하 용량(Ctg)을 줄일 수 있다. 이로 인해 전송 트랜지스터(TX) 게이트 전극에 의한 제1 전하 용량(Ctg), 리셋 트랜지스터(RX) 게이트 전극에 의한 제2 전하용량(Crg), 플로팅 확산 영역(FD)에 연결된 메탈 라인 및 그 주변 메탈 라인에 의한 제3 전하 용량(Cmt), 반도체 기판에 의한 제4 전하 용량(Csub)의 합으로 결정되는 FD 정전 용량(Cfd)을 줄일 수 있다. 결과적으로 구동 트랜지스터(DX)에 의해 신호 독출시 픽셀이 높은 변환 이득 (High Conversion Gain)으로 동작할 수 있다.

이미지 센서 픽셀은 딥 트렌치 차단벽(Deep Trench Isolation: DTI)을 포함할 수 있다. 실시예에 따라, 딥 트렌치 차단벽(DTI)은 반도체 기판(SUB)의 제1 면(FRONT)으로부터 소정의 깊이까지 연장되거나, 반도체 기판(SUB)의 제1 면(FRONT)으로부터 제2 면(BACK)까지 반도체 기판(SUB)을 완전히 관통하여 형성될 수 있다. 또한, 다른 실시예에서, 상기 딥 트렌치 차단벽(DTI)은 반도체 기판(SUB)의 제2 면(BACK)으로부터 소정의 깊이까지 또는 반도체 기판(SUB)을 완전히 관통하여 형성될 수 있다. 상기 딥 트렌치 차단벽(DTI)은 제1 차단 영역(DTI-S) 및 제2 차단 영역(DTI-C)을 포함할 수 있다. 구체적으로, 하나의 플로팅 확산 영역(FD)을 공유하는 4개 픽셀의 가장자리에 형성된 제1 차단 영역(DTI-S)는 반도체 기판(SUB)의 제1 면(FRONT)으로부터 제2 면(BACK)까지 반도체 기판(SUB)을 완전히 관통하여 형성될 수 있다. 하나의 플로팅 확산 영역을 공유하는 4개 픽셀 사이에 형성된 제2 차단 영역(DTI-C)은 반도체 기판(SUB)의 제2 면(BACK)으로부터 제1 면(FRONT)과 이격된 깊이까지만 형성되는 제1 차단 부분 (CP1, 도 10a, b, c 참조) 및 반도체 기판(SUB)을 관통하여 제1 면(FRONT)까지 형성되는 제2 차단 부분(CP2, 도 10a, b, c 참조)을 포함할 수 있다. 제2 차단 영역 (DTI-C)의 제1 차단 부분(CP1)은 반도체 기판(SUB) 제1 면(FRONT)으로부터 이격된 상면을 가질 수 있다.

플로팅 확산 영역(FD)은 4개의 픽셀 사이에 형성된 제1 차단 부분(CP1) 상부에서 반도체 기판의 제1면(FRONT) 상에 형성될 수 있다. 플로팅 확산 영역(FD)에는 광전 변환 영역(PD)에서 생성된 전하들이 수직 전송 게이트(VTG)에 의해 전송되어 저장될 수 있다. 플로팅 확산 영역(FD)은 제2 도전형(예를 들어, n형)의 불순물이 도핑되어 형성될 수 있다. 4개의 픽셀들은 단일의 플로팅 확산 영역(FD)을 공유할 수 있다.

실시예에 따라, 이미지 센서의 픽셀은 반도체 기판(SUB)의 제2면(BACK) 방향으로 컬러 필터(CF), 마이크로 렌즈(ML)를 포함할 수 있다 컬러 필터(CF) 또는 마이크로 렌즈(ML)를 대신해서 나노 구조물이 반도체 기판(SUB)의 제2면(BACK) 상에 위치하고 파장에 따른 빛의 분리 또는 가이드 역할을 할 수 있다. 도 2를 참조하여 설명된 제1 길이(L1)와 제2 길이(L2)는 본 실시예에도 동일하게 적용될 수 있다.

도 10a, 10b 및 10c는 도9의 픽셀 구조 단면도를 가지는 픽셀의 반도체 기판(SUB)의 제1면(FRONT)에서 평면도들이다.

실시예에 따라 도 8의 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 또는 선택 트랜지스터(SX)는 도 10a, 도10b 및 도10c에서 도시된 이미지 센서 픽셀의 반도체 기판(SUB) 제1 면(FRONT) 상에 배치될 수 있다.

또 다른 실시예에서 도8의 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 또는 선택 트랜지스터(SX)는 도 10a, 도10b 및 도10c의 픽셀이 배치된 반도체 기판(SUB)이 아닌 다른 반도체 기판에 배치될 수 있다. 즉, 광전 변환 영역(PD) 및 전송 게이트가 형성되는 다른 반도체 기판은 리셋 트랜지스터(RX), 구동 트랜지스터(DX) 또는 선택 트랜지스터(SX)가 형성되는 다른 반도체 기판과 수직 적층 구조를 이루고 전기적으로 연결될 수 있다.

도 10a, 도 10b 및 도 10c를 참조하면, 하나의 플로팅 확산 영역(FD)을 공유하는 4개 픽셀의 가장자리에 형성된 제1 차단 영역(DTI-S)는 반도체 기판(SUB)의 제1 면(FRONT)으로부터 제2 면(BACK)까지 반도체 기판(SUB)을 완전히 관통하여 형성될 수 있다. 하나의 플로팅 확산 영역을 공유하는 4개 픽셀 사이에 형성된 제2 차단 영역(DTI-C)(DTI-C)는 일부 또는 전체가 반도체 기판(SUB)의 제2 면(BACK)으로부터 제1 면(FRONT)과 이격된 깊이까지만 형성될 수 있다.

수직 전송 게이트(VTG) 와 플로팅 확산 영역(FD) 사이에는 제2 불순물 영역(PR2)이 배치될 수 있다. 이러한 배치는 전송 트랜지스터(TX)의 게이트 전극과 플로팅 확산 영역(FD)을 물리적으로 이격시키므로, 제1 전하 용량(Ctg)을 줄여서 FD 정전 용량(Cfd)를 낮출 수 있고, 결과적으로 픽셀의 높은 변환 이득 (High Conversion Gain) 동작을 가능하게 한다.

도 10a를 참조하면, 수직 전송 게이트 (VTG) 및 제2 불순물 영역(PR2)은 각 픽셀 영역 마다 서로 분리되어 배치될 수 있다. 플로팅 확산 영역(FD)은 제2 차단 영역(DTI-C)의 제1 차단 부분(CP1) 상부에 존재하는 반도체 기판(SUB)의 제1 면(FRONT) 상에서 각 픽셀 들의 수직 전송 게이트들(VTG)과 이격될 수 있다. 각 픽셀들의 제2 불순물 영역들(PR2)은 제2 차단 영역(DTI-C)의 제2 차단 부분(CP2)에 의해 서로 분리될 수 있다.

도 10b를 참조하면, 수직 전송 게이트(VTG)는 각 픽셀 영역 마다 서로 분리되어 배치될 수 있다. 플로팅 확산 영역(FD)은 제2 차단 영역(DTI-C)의 제1 차단 부분(CP1) 상부에 존재하는 반도체 기판(SUB)의 제1 면(FRONT) 상에서 각 픽셀들의 수직 전송 게이트들(VTG)와 이격될 수 있다.

제2 불순물 영역(PR2)은 반도체 기판(SUB)의 제1 면(FRONT) 상에서 플로팅 확산 영역(FD)을 둘러싼 링 모양으로 형성될 수 있다. 일 예로, 하나의 제2 불순물 영역(PR2)이 복수 개의 픽셀들의 수직 전송 게이트들(VTG)과 플로팅 확산 영역(FD) 사이로 연장되며 공유될 수 있다. 제2 불순물 영역(PR2)은 제2 차단 영역(DTI-C)의 제1 차단 부분(CP1) 상으로 연장될 수 있다.

도 10c를 참조하면, 도 4b의 실시예와 유사하게, 각 픽셀들에 배치되는 수직 전송 게이트들(VTG) 각각은 반도체 기판(SUB)의 제1 면(FRONT) 아래에 존재하는 두 개 이상의 게이트 구조체들로 분리될 수 있다. 일 예로, 도 10c에 도시된 것과 같이 각 픽셀들의 수직 전송 게이트들(VTG) 각각은 두 개의 게이트 구조체들을 포함할 수 있다. 두 개 이상의 게이트 구조체들은 반도체 기판(SUB)의 제1 면(FRONT) 위에 존재하는 수직 전송 게이트(VTG)의 상부에서 하나로 연결될 수 있다. 다시 말해, 수직 전송 게이트(VTG)는 하나의 픽셀에 상응하는 반도체 기판(SUB) 내에서 두 개 이상의 게이트 구조체들로 분리 배치될 수 있다. 두 개 이상의 게이트 구조체들을 연결하는 수직 전송 게이트(VTG)의 상부는 그의 하부와 동일한 물질이거나 컨택 메탈과 동일한 물질일 수 있다.

플로팅 확산 영역(FD)은 제2 차단 영역(DTI-C)의 제1 차단 부분(CP1) 상부에 존재하는 반도체 기판(SUB)의 제1 면(FRONT) 상에서 각 픽셀 들의 수직 전송 게이트들(VTG)과 이격될 수 있다따라서, 반도체 기판(SUB)의 제1 면(FRONT)에서 수직 전송 게이트들(VTG) 각각은 제1 도전형 (예를 들어 p형) 물질로 둘러 쌓일 수 있다. 각 픽셀의 제2 불순물 영역들(PR2)은 제2 차단 영역(DTI-C)의 제2 차단 부분(CP2)에 의해 서로 분리될 수 있다.

하나의 픽셀 영역 내에서 수직 전송 게이트(VTG)의 하부가 두 개의 게이트 구조체들로 분리된 경우, 두 게이트 구조체들 사이에 위치하는 전하 전송 영역 중 제1 전송 영역(TP1)은 플로팅 확산 영역(FD)으로부터 먼 영역이고, 제2 전송 영역(TP2)은 플로팅 확산 영역(FD)으로부터 가까운 영역이다. 제1 전송 영역(TP1)에서 분리된 두 게이트 구조체들 간 거리는 제2 전송 영역(TP2)에서 분리된 두 게이트 구조체들 간 거리보다 길 수 있다. 이러한 구조는 전기장 기울기를 통해 전하가 플로팅 확산 영역(FD)으로 전송되는 것을 용이하게 한다. 제1 전송 영역(TP1)에서 제1 도전형 물질(예를 들어 p형)의 불순물 농도는 제2 전송 영역(TP2)에서 제1 도전형 물질(예를 들어 p형)의 불순물 농도보다 클 수 있다. 이러한 불순물 농도 차이는 전기장을 발생시키고 전하가 플로팅 확산 영역(FD)으로 전송되는 것을 용이하게 한다.

[누적 가산 기능하는 축적기를 포함하는 이미지 센서]

도 11은 본 발명의 몇몇 실시 예에 따른 이미지 센서를 보여주는 블록도이다.

도 11을 참조하면, 이미지 센서(100)는 픽셀 어레이(110), 행 디코더(120), 아날로그-디지털 컨버터(ADC, 130), 출력 버퍼(140), 타이밍 컨트롤러(150), 그리고 축적기(Accumulator, 160)를 포함한다.

픽셀 어레이(110)는 복수의 단위 픽셀(Unit Pixel, 112)들을 포함한다. 복수의 단위 픽셀(112)들은, 예를 들어, 매트릭스(matrix) 형태로 배열될 수 있다. 픽셀 어레이(110)는 행 디코더(120)로부터 선택 신호(SEL), 리셋 게이트 신호(RG) 및 전송 게이트 신호(TG)와 같은 센서 픽셀 구동 신호들을 수신할 수 있다. 픽셀 어레이(110)는 수신된 센서 픽셀 구동 신호들의 제어에 따라 동작하며, 각각의 단위 픽셀(112)들은 광신호를 전기적 신호로 변환할 수 있다. 또한, 각각의 단위 픽셀(112)들에 의하여 생성된 전기적 신호는 복수의 컬럼 라인들을 통해서 아날로그-디지털 컨버터(130)에 제공될 수 있다. 또 다른 실시예에서는 각각의 단위 픽셀(112)들에 의하여 생성된 전기적 신호는 각 픽셀 또는 수 개의 픽셀로 이루어진 각 클러스터에 상응하여 연결된 각 아날로그-디지털 컨버터(130)에 제공될 수 있다.

본 발명의 실시예들에 있어서, 픽셀 어레이(110)에 포함된 복수의 단위 픽셀(112)들 각각은 수직 전송 게이트 및 수직 전송 게이트와 물리적으로 이격된 플로팅 확산 영역을 포함할 수 있다. 플로팅 확산 영역은 제2 도전형 불순물(예를 들어 n형)이 주입될 수 있다. 수직 전송 게이트 및 플로팅 확산 영역 사이에는 제1 도전형 불순물(예를 들어 p형)이 주입된 영역이 제공될 수 있다. 제1 도전형 불순물이 주입된 영역으로 인해 수직 전송 게이트와 플로팅 확산 영역이 이격 배치되고, FD 정전 용량(Cfd)을 줄일 수 있다. 본 발명의 실시 예에 따른 단위 픽셀(112)들 각각의 구조 및 동작은 전술한 도 1 내지 도 10의 도면들을 통해서 상세히 설명하였다.

행 디코더(120)는 타이밍 컨트롤러(150)의 제어에 따라 픽셀 어레이(110)의 어느 하나의 행을 선택할 수 있다. 행 디코더(120)는 복수의 행들 중 어느 하나의 행을 선택하기 위해서 선택 신호(SEL)를 생성할 수 있다. 그리고, 행 디코더(120)는 선택된 행에 대응하는 단위 픽셀들에 대해 리셋 게이트 신호(RG) 및 전송 게이트 신호(TG)를 정해진 순서에 따라 활성화시킬 수 있다. 이후, 선택된 행의 단위 픽셀(112)들 각각으로부터 생성되는 리셋 레벨 신호 및 센싱 신호 등이 아날로그-디지털 컨버터(130)로 전달될 수 있다.

아날로그-디지털 컨버터(130)는 리셋 레벨 신호 및 센싱 신호를 디지털 신호로 변환하여 출력할 수 있다. 예를 들어, 아날로그-디지털 컨버터(130)는 상관 이중 샘플링(Correlated Double Sampling) 방식으로 리셋 레벨 신호 및 센싱 신호를 샘플링한 후에 이를 디지털 신호로 변환할 수 있다. 이를 위해, 아날로그-디지털 컨버터(130)의 전단에는 상관 이중 샘플러(Correlated Double Sampler: CDS)가 더 배치될 수 있다.

본 발명의 실시예들에 있어서, 각 픽셀 신호는 구동 트랜지스터에 의한 신호 독출 시 픽셀이 매우 높은 변환 이득 (High Conversion Gain)으로 동작할 수 있다. 매우 높은 변환 이득을 가지는 픽셀은, 개별 광자(Photon) 하나 단위로 빛을 감지하여 다른 수준의 전기적 신호를 생성하는 포톤 카운팅(Photon Counting) 픽셀 일 수 있다. 이 때 아날로그-디지털 컨버터(130)는 시간적으로 분리된 작은 센싱 신호를 받아 단위 디지털 신호로 변환하여 출력할 수 있다.

본 발명에 따른 이미지센서는 플로팅 확산 영역의 전하 용량이 낮아서, 한번의 리드아웃으로 완전한 이미지 데이터를 생성하지 못할 수 있다. 어큐뮬레이터(Accumulator, 160)는 DRAM 또는 SRAM 등의 메모리 소자를 포함할 수 있다. 어큐뮬레이터(160)는 아날로그-디지털 컨버터(130)로부터 10 비트 미만의 단위 디지털 신호를 받아 메모리 소자에 축적할 수 있다. 어큐뮬레이터(160)는 또한 메모리 소자에 디지털 덧셈 누산 동작을 수행할 수 있고, 복수 개의 단위 디지털 신호들은 반복 누산 동작을 통해 10비트 이상의 이미지 신호를 생성할 수 있다. 예를 들어, 단위 디지털 신호가 6비트 디지털 신호이고, 이미지 신호가 10비트인 경우, =16 개의 단위 디지털 신호들로 덧셈 누산하여 이미지 신호를 생성할 수 있다.

출력 버퍼(140)는 어큐뮬레이터(160)에 의해서 제공되는 이미지 데이터를 래치하여 출력할 수 있다. 출력 버퍼(140)는 타이밍 컨트롤러(150)의 제어에 따라 아날로그-디지털 컨버터(130)에서 출력되는 이미지 데이터를 일시 저장하고, 이후 컬럼 디코더에 의해서 순차적으로 래치된 이미지 데이터를 출력할 수 있다.

타이밍 컨트롤러(150)는 픽셀 어레이(110), 행 디코더(120), 아날로그-디지털 컨버터(ADC, 130), 출력 버퍼(140), 어큐뮬레이터(160) 등을 제어할 수 있다. 타이밍 컨트롤러(150)는 픽셀 어레이(110), 행 디코더(120), 아날로그-디지털 컨버터(ADC, 130), 출력 버퍼(140), 어큐뮬레이터(160) 등의 동작에 클록 신호(clock signal), 타이밍 컨트롤 신호(timing control signal) 등과 같은 제어 신호들을 공급할 수 있다. 타이밍 컨트롤러(150)는 로직 제어 회로(logic control circuit), 위상 고정 로프(phase lock loop: PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.

[이미지 센서의 적층 구조]

도 12은 실시예들에 따른 이미지 센서의 개념적인 적층 구조를 도시한 도면이다.

도 12를 참조하면, 몇몇 실시예에 따른 이미지 센서는 제1 레이어(30), 제2 레이어(40) 및 제3 레이어(50)를 포함할 수 있다. 제1 레이어(30)는 제2 레이어(40)의 상에 배치되고, 제2 레이어(40)는 제3 레이어(50)의 상에 배치될 수 있다. 즉, 제2 레이어(40)는 제1 레이어(30)와 제3 레이어(50) 사이에 배치될 수 있다. 제1 레이어(30)는 반도체 기판 내에 제공되는 픽셀 어레이(110)를 포함할 수 있고, 제2 레이어(40)는 제1 로직 영역(170-1)을 포함할 수 있다. 제3 레이어(50)는 제2 로직 영역(170-2)을 포함할 수 있다.

이미지 센서는 3개의 레이어(30, 40, 50)를 포함하는 3 스택 이미지 센서일 수 있다.

제1 로직 영역(170-1)은 도 11의 아날로그-디지털 컨버터(130)를 포함할 수 있다. 아날로그-디지털 컨버터(130)는 제1 레이어(30)의 픽셀 어레이(110)와 수직적으로 중첩되는 제1 로직 영역(170-1) 내에서 어레이 형태로 배치될 수 있다. 하나의 픽셀에 상응하여 하나의 아날로그-디지털 컨버터(130)이 전기적으로 연결될 수 있고, NⅹM (N, M은 2 이상 자연수)로 배열된 복수 개의 픽셀로 이루어진 하나의 클러스터에 상응하여 하나의 아날로그-디지털 컨버터(130)이 전기적으로 연결될 수 있다.

제2 로직 영역(170-2)에서는 도 11의 이미지 데이터(Image Data)를 디스플레이 하기에 좋은 형태의 데이터로 변경 및 더 좋은 화질의 이미지 데이터로 가공하기 위한 이미지 신호 프로세싱(Image Signal Processing)을 수행될 수 있다.

어큐뮬레이터(160)는 제1 로직 영역(170-1) 또는 제2 로직 영역(170-2)에 위치할 수 있다. 어큐뮬레이터(160)가 제1 로직 영역(170-1)에 위치하는 경우, 이미지 신호 프로세싱 회로를 배치할 제3 레이어(50)의 제2 로직 영역(170-2) 상 공간을 확보할 수 있다. 결과적으로 복잡하고 다양한 이미지 신호 프로세싱 구현 가능한 장점이 있다. 반대로 어큐뮬레이터(160)가 제2 로직 영역(170-2)에 위치하는 경우, 아날로그-디지털 컨버터(130)를 배치할 제2 레이어(40)의 제1 로직 영역(170-1) 상 공간을 확보할 수 있다. 이는 보다 적은 수의 픽셀로 이루어진 하나의 클러스터에 상응하여 하나의 아날로그-디지털 컨버터를 연결할 수 있음을 의미한다. 결과적으로 이미지 센서의 고속 동작이 가능해진다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 반도체 기판;
상기 반도체 기판 내의 광전 변환 영역;
상기 제1 면으로부터 상기 광전 변환 영역을 향하여 상기 반도체 기판 내로 연장되는 수직 전송 게이트;
상기 반도체 기판 내에서 상기 수직 전송 게이트와 이격되고 n형 불순물 영역인 플로팅 확산 영역; 및
상기 수직 전송 게이트와 상기 플로팅 확산 영역 사이에 제공되고 p형 불순물 영역인 제2 불순물 영역을 포함하는 이미지 센서.
제1 항에 있어서,
상기 제2 불순물 영역과 상기 플로팅 확산 영역 사이의 제3 불순물 영역을 더 포함하고,
상기 제3 불순물 영역의 p형 불순물 농도는 상기 제2 불순물 영역의 p형 불순물 농도보다 작고,
상기 제2 불순물 영역의 폭은 상기 제3 불순물 영역의 폭보다 넓은 이미지 센서.
제1 항에 있어서,
상기 수직 전송 게이트 상의 제1 컨택 메탈;
상기 플로팅 확산 영역 상의 제2 컨택 메탈; 및
픽셀 영역을 구분하면서 서로 마주보는 딥 트렌치 차단벽들을 더 포함하고,
상기 제1 컨택 메탈의 중심축으로부터 상기 제2 컨택 메탈의 중심축까지의 거리은 상기 딥 트렌치 차단벽들이 사이의 거리인 픽셀 길이의 1/3 보다 긴 이미지 센서.
제1 항에 있어서,
상기 광전 변환 영역과 상기 제2 불순물 영역 사이에서 상기 수직 전송 게이트와 접하는 제1 불순물 영역을 더 포함하고,
상기 제1 불순물 영역의 p형 불순물 농도는 상기 제2 불순물 영역의 p형 불순물 농도보다 크고,
제2 불순물 영역의 높이는 제1 불순물 영역의 높이보다 높은 이미지 센서.
제1 항에 있어서,
상기 수직 전송 게이트 상의 제1 컨택 메탈 및
상기 플로팅 확산 영역 상의 제2 컨택 메탈을 더 포함하고,
상기 수직 전송 게이트의 상부 끝으로부터 상기 제2 컨택 메탈의 중심축까지의 거리는 상기 수직 전송 게이트의 하부 중심축으로부터 상기 수직 전송 게이트의 상기 상부 끝까지 거리의 1/2 보다 긴 이미지 센서.
제1 항에 있어서,
상기 수직 전송 게이트는 하나의 픽셀 영역 내에서, 상기 반도체 기판의 제1 면 아래인 하부가 복수의 게이트 구조체들로 분리되는 이미지 센서.
제6 항에 있어서,
픽셀 영역들을 구분하면서 서로 마주보는 딥 트렌치 차단벽들을 더 포함하고,
상기 제1 면 상에서 상기 복수의 게이트 구조체들 중 두 개 사이의 거리는, 상기 서로 마주보는 딥 트렌치 차단벽들 간 거리인 픽셀 길이의 1/5보다 짧은 이미지 센서.
제1 항에 있어서,
상기 수직 전송 게이트는 평면적 관점에서 'L' 모양을 갖는 이미지 센서.
제1 항에 있어서,
상기 수직 전송 게이트는 평면적 관점에서 링 형상을 갖고,
상기 플로팅 확산 영역은 상기 링 형상의 수직 전송 게이트에 의하여 둘러싸인 이미지 센서.
제1 면 및 상기 제1 면에 대향하는 제2 면을 포함하는 반도체 기판;
상기 반도체 기판 내에서 딥 트렌치 차단벽으로 서로 구분되는 제1 내지 제4 픽셀들;
상기 제1 내지 제4 픽셀들 각각의 내부에 위치하는 제1 내지 제4 광전 변환 영역들;
상기 제1 내지 제4 픽셀들 각각의 내부에 위치하고 상기 제1 면으로부터 상기 광전 변환 영역들을 향하여 상기 반도체 기판 내로 연장되는 제1 내지 제4 수직 전송 게이트들;
상기 반도체 기판 내에서 상기 제1 내지 제4 수직 전송 게이트들과 접하고 p형 불순물 영역인 제2 불순물 영역; 및
상기 제2 불순물 영역을 사이에 두고 상기 제1 내지 제4 수직 전송 게이트들과 이격된 단일 플로팅 확산 영역을 포함하는 이미지 센서.
제10 항에 있어서,
상기 딥 트렌치 차단벽은 상기 제1 면으로부터 이격된 상면을 갖는 제1 차단 부분 및 상기 반도체 기판을 관통하는 제2 차단 부분을 포함하고,
상기 단일 플로팅 확산 영역은 상기 제1 차단 부분 상의 상기 제1 면에 인접하여 배치되는 이미지 센서
제11 항에 있어서,
상기 제2 불순물 영역은 상기 딥 트렌치 차단벽의 상기 제2 차단 부분을 사이에 두고 이격된 복수 개의 제2 불순물 영역들을 포함하는 이미지 센서.
제11 항에 있어서,
상기 제2 불순물 영역은 상기 딥 트렌치 차단벽의 상기 제1 차단 부분 상으로 연장되는 이미지 센서.
제12 항에 있어서,
상기 제1 수직 전송 게이트는 하나의 픽셀 내에서 상기 반도체 기판의 상기 제1 면 아래인 하부가 복수의 게이트 구조체들로 분리되는 이미지 센서.
제14 항에 있어서,
상기 복수의 게이트 구조체들 사이에 배치되는 제1 전송 영역 및 상기 제1 전송 영역과 상기 플로팅 확산 영역 사이에 배치되는 제2 전송 영역을 더 포함하고,
제1 전송 영역에서 상기 복수의 게이트 구조체들 사이 거리는 제2 전송 영역에서 상기 복수의 게이트 구조체들 사이 거리보다 긴 이미지 센서.
제 14항에 있어서,
상기 복수의 게이트 구조체들 사이에 배치되는 제1 전송 영역 및 상기 제1 전송 영역과 상기 플로팅 확산 영역 사이에 배치되는 제2 전송 영역을 더 포함하고,
상기 제1 전송 영역의 p형 불순물 농도는 상기 제2 전송 영역의 p형 불순물 농도보다 큰 이미지 센서.
매트릭스 형태로 배열된 복수의 단위 픽셀들을 포함하는 반도체 기판;
상기 복수의 단위 픽셀들에서 생성된 전기적 신호들을 단위 디지털 신호들로 변환하는 아날로그-디지털 컨버터; 및
상기 아날로그-디지털 컨버터에서 변환된 상기 단위 디지털 신호들을 덧셈 누산하여 이미지 신호를 생성하는 어큐뮬레이터를 포함하고,
상기 복수의 단위 픽셀들 각각은:
상기 반도체 기판의 제 1 면으로부터 상기 반도체 기판 내의 광전 변환 영역을 향하여 연장하는 수직 전송 게이트; 및
상기 수직 전송 게이트와 이격되고 n형 불순물 영역인 플로팅 확산 영역을 포함하는 이미지 센서.
제 17항에 있어서,
상기 수직 전송 게이트와 상기 플로팅 확산 영역 사이에 위치하고, p형 불순물 영역인 제2 불순물 영역을 더 포함하는 이미지 센서.
제 18항에 있어서,
상기 이미지 센서는:
상기 반도체 기판을 포함하는 제1 레이어;
상기 아날로그-디지털 컨버터를 포함하는 제2 레이어; 및
이미지 신호 프로세싱을 수행하는 로직 영역을 포함하는 제3 레이어를 포함하되,
상기 제2 레이어는 상기 제1 레이어와 상기 제3 레이어 사이에 배치되는 이미지 센서.
제 19항에 있어서,
상기 제3 레이어는 상기 어큐뮬레이터를 포함하는 이미지센서.