CN102295263A - 平面腔体微机电系统及相关结构、制造和设计结构的方法 - Google Patents

Abstract

本发明公开一种平面腔体微机电系统及相关结构、制造和设计结构的方法。一种形成至少一个微机电系统(MEMS)的方法包括形成下牺牲材料，用于形成下腔体。该方法还包括形成将下腔体连接到上腔体的腔体通孔。该腔体通孔形成有圆形或倒角边缘的俯视外形。该方法还包括在腔体通孔内及其上方形成上牺牲材料，其具有基于该腔体通孔的外形的生成表面。该上腔体形成有顶盖，该顶盖具有不妨碍MEMS梁的结构，包括：在上牺牲材料的生成表面上沉积顶盖材料；以及排出该上牺牲材料以形成上腔体，从而该顶盖材料形成与该上牺牲材料的生成表面保形的顶盖。

Description

平面腔体微机电系统及相关结构、制造和设计结构的方法

技术领域

本发明涉及半导体结构及制造方法，特别是涉及平面腔体微机电系统(MEMS)结构、制造和设计结构的方法。

背景技术

集成电路中所用的集成电路开关可以由固态结构(例如，晶体管)或者无源导线(MEMS)形成。典型地采用MEMS开关，是因为它们几乎是理想的绝缘，这是无线通讯应用的关键需求，其中它们用于功率放大器(PA)的模式转换，还因为它们在10GHz以及更高频率上的低插入损耗(即阻抗)。MEMS开关可用于多种应用、初始模拟和混合信号应用。一个这样的示例是移动电话芯片，其包含功率放大器(PA)和用于每个广播模式调整的电路。芯片上的集成开关将PA连接到适当的电路，从而不需要每个模式有一个PA。

取决于特定的应用和工程标准，MEMS结构可具有许多不同的形式。例如，MEMS可以悬臂梁结构的形式实现。在悬臂结构中，通过施加驱动电压(actuation voltage)将悬臂(一端固定的悬置电极)拉向固定电极。通过静电力将悬置电极拉向固定电极所需的电压称为推向电压(pull-in voltage)，其取决于几个参数，包括悬置电极的长度、悬置电极和固定电极之间的间隔或间隙以及悬置电极的弹性常数，这是材料及其厚度的函数。作为选择，MEMS梁可为桥式结构，其中两端固定。

MEMS可采用大量不同工具以很多方式制造。虽然一般而言，采用这些方法和工具来形成尺寸在微米级的小结构，开关尺寸约为5微米厚、100微米宽及200微米长。此外，用于制造MEMS的很多方法、即技术，是选自集成电路(IC)技术。例如，几乎所有的MEMS都构建在晶片上，并且实现在晶片之上通过光刻工艺图案化的材料薄膜中。特别是，MEMS的制造采用三个基本的构建阶段(building block)：(i)在衬底上沉积材料薄膜，(ii)通过光刻成像在上述膜的之上施加图案化的掩模，以及(iii)相对于掩模，选择性地蚀刻上述膜。

例如，在MEMS悬臂式开关中，固定电极和悬置电极典型地采用一系列传统的光刻、蚀刻和沉积工艺制造。在一个示例中，在形成悬置电极后，一层牺牲材料(例如由Microchem，Inc.制造的旋涂聚合物PMGI)沉积在MEMS结构下面以形成腔体以及沉积在MEMS结构上面以形成腔体。MEMS上面的腔体用于支持盖帽的形成，例如SiN圆顶，以密封MEMS结构。然而，这造成几个缺点。例如，已知用诸如PMGI的旋涂聚合物形成的MEMS腔体是非平面的。然而，非平面的MEMS腔体引起一些问题，包括例如聚焦光刻深度的变化性以及因电介质破裂引起的封装可靠性。另外，用旋涂聚合物形成的MEMS腔体需要低温下处理，以避免回流或者损坏聚合物；并且聚合物可能在排出后在腔体中留下有机(即含碳)残留物。

从而，在技术上存在克服上述缺陷和限制的需要。

发明内容

在本发明的第一方面中，一种形成至少一个微机电系统(MEMS)的方法包括形成下牺牲材料，用于形成下腔体。该方法还包括形成将该下腔体连接到上腔体的腔体通孔。腔体通孔形成有圆形或倒角边缘的俯视外形。该方法还包括在该腔体通孔内和上方形成上牺牲材料，使其具有基于该腔体通孔外形的生成表面。上腔体形成有顶盖，该顶盖具有不妨碍MEMS梁的结构，包括：在上牺牲材料的生成表面上沉积顶盖材料；以及排出该上牺牲材料以形成该上腔体，使该顶盖材料形成与该上牺牲材料的生成表面保形的顶盖。

在本发明的另一个方面中，一种形成至少一个微机电系统(MEMS)的方法，包括在衬底上的初始填充有第一层牺牲材料(排出前)的下腔体中形成多个分离导线以及在该第一层牺牲材料上形成MEMS梁。该方法还包括在延伸到该下腔体的腔体通孔内和上方沉积第二层牺牲材料。该第二层牺牲材料的沉积是非回归硅沉积工艺，包括具有多个等离子体气相沉积(PVD)硅沉积和rf偏置晶片回蚀刻步骤的保形硅沉积工艺，以在电通孔和该腔体通孔的上方实现非回归开口。该方法还包括在第二层牺牲材料上形成顶盖材料。该方法还包括排出第二层牺牲材料和牺牲材料以形成下腔体和上腔体，该上腔体包括由顶盖材料形成的顶盖，该顶盖具有不妨碍MEMS梁的结构。

在本发明的又一个方面中，一种形成微机电系统(MEMS)结构的方法包括形成MEMS腔体以及形成与顶盖结构具有足够间隙的MEMS梁，使该MEMS梁在释放时不会被固定。

在本发明的另一个方面中，一种结构包括具有布线层的下腔室和通过腔体通孔连接到该下腔室的上腔室。该结构还包括悬挂在该上腔室和该下腔室之间的MEMS梁。该结构还包括包围该上腔室的顶盖结构，其具有不妨碍MEMS梁的结构。该顶盖结构具有与从上腔室排出的牺牲材料保形的表面。

在本发明的另一个方面中，提供一种设计结构，可确实地实施在可机读存储介质中，用于设计、制造或测试集成电路。该设计结构包括本发明的结构。在进一步的实施例中，可机读数据存储介质上编码的硬件描述语言(HDL)设计结构包括在计算机辅助设计系统中处理时产生MEMS的机械可执行表示的元件，其包括本发明的结构。在进一步的实施例中，提供计算机辅助设计系统中的方法，用于产生MEMS的功能设计模型。该方法包括产生MEMS的结构元件的功能表示。

在特定方面中，一种在计算机辅助设计系统中产生MEMS功能设计模型的方法，包括：产生腔体通孔具有圆形或倒角边缘的俯视外形的功能表示，该腔体通孔将下腔体连接到上腔体；产生该腔体通孔内和上方的牺牲材料的功能表示，该牺牲材料具有基于电通孔和该腔体通孔的外形的生成表面；以及产生该上腔体具有顶盖且该顶盖具有不妨碍MEMS梁的结构的功能表示，包括在该牺牲材料的生成表面上的顶盖材料以及排放该牺牲材料，使顶盖结构形成与该牺牲材料的该生成表面保形的顶盖。

附图说明

在以下详细说明中，借助于本发明示范性实施例的非限定示例，参考所附的多个附图描述本发明。

图1-23和26-33示出了根据本发明的各种结构和相关处理步骤；

图24a-24f示出了采用根据本发明的方面所示的工艺制造的MEMS装置的顶部结构图；

图25示出了几个形貌图(即原子力显微镜数据)，示出了硅凹坑(divot)深度对氧化物抛光的数据；

图34是半导体设计、制造和/或试验中所用设计程序的流程图；以及

图35a示出了根据本发明的方面因引入形貌学而减小或消除沉积硅中的氧化物接缝的结构和工艺(与示出氧化物接缝的图35b相比)。

具体实施方式

本发明涉及半导体结构和制造方法，特别是涉及平面腔体(例如，平坦或平面的表面)微机电系统(MEMS)结构、制造和设计机构的方法。有利地，形成结构的方法降低了MEMS结构上的总应力，以及降低MEMS装置的材料变化性。在多个实施例中，形成平面(例如，平坦或平面的表面)MEMS装置的结构和方法采用牺牲层来形成与MEMS梁相邻的腔体。在另外的实施例中，采用反向镶嵌工艺形成两极MEMS腔体，以形成平面(例如，平坦或平面的表面)结构。除其它装置之外，本发明的MEMS结构例如可用作单或双导线梁接触开关、双导线梁电容器开关或者单双导线梁气隙感应器。

图1示出了根据本发明的方面的起始结构和相关的处理步骤。接下来的几个段落中公开的结构是MEMS电容器开关，虽然所述方法和结构也可应用于其它的MEMS开关，例如不采用MEMS电容器电介质的欧姆接触开关；MEMS加速计；等等。该结构例如包括衬底10。在实施例中，衬底10可以是装置的任何一层。在实施例中，衬底10是硅晶片，涂有二氧化硅或者本领域的技术人员已知的其它绝缘材料。在衬底10内配备有互连12。互连12例如可以是在传统形成的通孔(via)中形成的钨或铜间柱(stud)。例如，互连12可以采用本领域的技术人员已知用于形成间柱例如镶嵌的任何传统的光刻、蚀刻和沉积工艺形成。互连12可以接触其它布线级、CMOS晶体管或者其它有源器件、无源器件等，如现有技术所知。

在图2中，布线层形成在衬底10上，以采用传统的沉积和图案化工艺形成多个导线14。例如，布线层可以沉积在衬底上达到约0.05至4微米的深度；然而其它的尺寸也被本发明所预期。在实施例中，布线层14沉积达到0.25微米的深度。然后，图案化布线层以形成导线(下电极)14，导线14之间具有导线间隔(间隙)14a。在实施例中，导线间隔高宽比(aspect ratio)是由导线14的高度对导线间隔14a的比率决定，可能影响材料的变化性(例如，形貌)，如参考图25更加详细论述的。例如，1∶20的低高宽比可以由50nm高的导线14与1000nm的间隔14a形成；并且1∶1的高高宽比可以由500nm高的导线与500nm的间隔形成。这些高宽比值仅为参考，且如这里所论述，牺牲膜18(图3)的保形性决定了需要怎样的导线间隔高宽比。

至少一个导线14与互连12接触(直接电接触)。在实施例中，导线14可以由铝或铝合金形成，例如AlCu、AlSi或AlCuSi；然而，其它的布线材料也被本发明所预期。除其它的布线材料之外，例如，导线14可以是诸如Ti、TiN、TiN、Ta、TaN和W的难熔金属或AlCu。在实施例中，导线14可以掺杂有Si，例如1％，以防止诸如Al的金属与诸如硅的上腔体层材料反应。在实施例中，导线的铝部分可以掺杂有Cu，例如0.5％，以增加导线的抗电迁移性。在实施例中，导线可由纯难熔金属形成，例如TiN、W、Ta等。

导线14的表面形貌是由原子表面粗糙度以及存在的金属小丘决定。金属小丘为金属中的突起，典型地约为10nm-1000nm宽和10nm-1000nm高。对于上下覆有TiN的铝布线，例如下面覆有10/20nm Ti/TiN且上面覆有30nm的TiN的200nm AlCu，典型的金属小丘可以是50nm宽和100nm高。对于MEMS电容器，其中导线14涂有电介质，并且用作下电容器板，小丘的存在或者原子表面粗糙度的高值降低了电容密度，因为由MEMS梁形成的上电容器板不能紧密接触由导线14形成的下电容器板。

表面粗糙度可以采用原子力显微镜(AFM)或者光学轮廓仪(opticalprofiler)来测量，并且存在几种已知的方法可用于测量和量化小丘的宽度和高度。在实施例中，通过采用典型范围为1至10,000平方微米的导线区域的AFM测量最小到最大高度，并且通过计算带有或不带有小丘的区域中均方根(RMS)粗糙度来测量表面粗糙度，将小丘量化。在一个实施例中，表面粗糙度为没有可见小丘的2μm²面积的RMS粗糙度。

表1 总结了采用AFM测量的各种导线材料的金属小丘和表面粗糙度数据。均方根(RMS)粗糙度是在没有可见金属小丘的区域中在约2μm²面积内测量的。最大峰-谷小丘值是在约10,000μm²面积内测量的。纯难熔金属导线方案至今具有最低的粗糙度和小丘，但是具有最高的阻抗。带AlCu的导线与纯难熔金属导线相比具有较低的阻抗，但是具有更高的粗糙度和小丘。在图案化之前或之后，在AlCu的下面和上面增加足够的Ti并且使晶片在350℃至450℃退火足够时间以形成TiAl₃硅化物，即在400℃退火一小时，显著地减小小丘最小到最大高度，同时略微增加RMS表面粗糙度，这是因为减小了铝的体积。在示范性实施例中，导线14在图案化后被退火，并且被蚀刻，以减少TiAl₃引起的金属蚀刻问题。AlCu的下面和上面较薄的Ti，例如5nm，在小丘的减小上作用最小或者没有作用；然而，10nm和15nm的Ti显著地减小小丘且效果等同。当Ti与铝反应而形成TiAl₃时，铝(例如，AlCu)的厚度以大约3∶1的方式减少；即每10nm的Ti，消耗30nm的铝而形成TiAl₃；并且在导线中总是留下一些没有反应的AlCu，Ti∶AlCu厚度比需要小于1∶3，其中Ti厚度包括AlCu下面和上面的层。这意味着，为了优化小丘的减少和导线阻抗，考虑Ti和AlCu关于沉积厚度的变化性，如此沉积的Ti厚度范围应当为大于如此沉积的AlCu厚度的5％而小于如此沉积的AlCu厚度的25％。

表1

金属小丘的形成可能还由导线的布置引起。例如，相比于采用狭槽‘S’(图26b和26c)或者孔‘H’(图26d)分解成窄线的布置，实体(solid)布置(图26a)倾向于具有更大量的金属小丘和更高的小丘。

更具体地，图26a-26d示出具有实体(图26a)、开狭槽“S”(图26b和26c)和开孔“H”(图26d)布置的MEMS电容器板布置的俯视图。开孔(图26d)布置“H”可以采用菱形(如图所示)、八边形、圆形、椭圆形、正方形、加号型或者从布置剪裁出的任何形状，全部由标号“H”表示。开狭槽和开孔布置设计为由于去除了金属，不但最小化小丘的形成，而且不显著度增加有效的导线电阻或者减少电容器板面积。如果采用开狭槽布置“S”(图26b)，则狭槽宽度典型地被最小化，以不降低电容器板面积或增加有效导线电阻。例如，可以采用1μm的狭槽宽度和以6μm的节距放置的狭槽；或者这些值的类似比率(即0.4μm狭槽宽度和2.4μm节距)。对于图26d中的开孔方案，通过孔去除的金属的体积可保持为约20％或更少，以基本上不增加有效的导线电阻或者降低电容。例如，可以采用占总导线面积20％的1μm²面积的孔。

通过导线开狭槽或开孔所去除的金属体积还由形成小丘的可能性决定。例如，难熔金属对于形成小丘不敏感，并且可以不需要开狭槽或开孔。铝或铝合金中形成小丘的可能性随着导线厚度的增加以及覆盖难熔金属(即TiAl₃/TiN、TiN等)厚度的减小而增加。导线越高，例如，＞＝1μm，通过开狭槽或开孔需要去除的金属体积可越大；其中导线越短，例如＜0.2μm，通过开狭槽或开孔需要去除的金属体积可越小。节距被限定为重复的导线宽度+间隔。对于具有1μm的间隔的5μm的节距，导线宽度可为4μm。

对于实施例，狭槽之间的导线宽度可为4μm，并且从导线的垂直端到导线形状的边缘的间隔也为4μm。图26b所示，采用狭槽端部闭合的狭槽算法的布置，在狭槽的端部上经受小丘形成，这是因为增加了局部面积或者其它几何诱导作用。这示于图26e中，其示出了在狭槽之间以及狭槽和导线形状A1的端部之间具有相等间隔的闭合狭槽布置。为了减小或者消除在此位置形成小丘的可能性，狭槽的垂直端部和导线形状的端部之间的间隔可以减小到小于开狭槽的导线宽度，如图26f所示，其示出了导线宽度A1以及到导线边缘或狭槽边缘的狭槽间隔A2和A3，A2和A3二者都小于A1。这应用于直角狭槽(即以垂直90度角的方式终止的狭槽)以及有角度的狭槽(即以45度或其它角度终止的狭槽)，如图26所示。开狭槽导线引起的另一个潜在问题是在未覆盖的狭槽上方后续的硅沉积中形成三相点。当狭槽或孔没有被覆盖时，如图26c或者图26d的上部所示，后续的硅沉积可能在没有覆盖的狭槽的端部上形成三相点，图26c中由“TP”表示，导致硅表面上的缺陷，这可能传播到随后的布线或者其它级。为了避免这个缺陷，开狭槽的端部可被选择性地覆盖或者封闭，如图26b所示。开孔设计可能发生类似的三相点缺陷，通过封闭孔可以消除。打开和封闭的孔被示出在图26d的上部和下部。

在如下所述的后续处理步骤期间，取决于布线的图案化，空隙(void)或者接缝可能形成在导线之间以及导线之间的间隔之上的牺牲材料例如硅中。接缝是在下方导线之间的间隙中硅的一个区域，或者作为硅沉积外形副产品而产生的形貌。这些接缝可能包含杂质，例如氧，并且可能引起后续的问题，这是因为由CMP、湿化学、RIE或者其它下游工艺引起的氧化硅或者接缝开口存在。就是说，如果导线14的间隔与高度的高宽比很高，则在后续的沉积工艺期间空隙或者接缝可能形成在上层中。这些空隙或者接缝可能影响诸如硅的材料的形貌，尤其是如果在后续工艺步骤期间存在之下或之上的抛光；或者如果在后续膜的沉积期间空隙氧化。作为选择，如果将镶嵌或者反向镶嵌工艺用于布线级14，则表面基本上为平面，并且后续层对形成空隙不敏感。反向镶嵌工艺是这样的工艺，其中沉积且图案化导线，然后是电介质沉积和平坦化步骤，从而使导线表面暴露，但在导线之间具有平坦的电介质。

在图3中，绝缘层(电介质层)16形成在多个导线14和衬底10的暴露部分上。在实施例中，绝缘层16是沉积为约80nm的氧化物；虽然其它尺寸也被本发明所预期。下MEMS电容器绝缘层16和图11所示后续的上MEMS电容器绝缘层34的结合的厚度，决定了击穿电压和时间，取决于MEMS电容器的电介质击穿特性。对于50V下工作的MEMS，击穿电压需要大于50V，典型地大于100V，以保证高的MEMS电容器可靠性。对于50V MEMS工作，为了具有高可靠性，结合的MEMS电容器的绝缘体厚度为160nm是足够的。仅在制造MEMS电容器时需要的绝缘层16，将形成下电容板电介质。上述绝缘层16还用作导线14中的金属诸如铝和后续材料18即硅之间的阻挡物。硅和铝发生反应而形成难于去除的金属间化合物，并且如果形成了，则可能在驱动期间通过阻挡梁充分下垂而阻挡MEMS梁的作用。通过坚固绝缘层16可以防止上述金属间化合物的形成。应当注意的是，绝缘层16需要在与铝布线兼容的温度下沉积，例如，大约420℃之下，并且优选在大约400℃之下，这排出了采用高度保形的电介质，例如，液相化学沉积(LPCVD)SiO₂，其在远大于约420℃的温度下沉积。绝缘层16的沉积选择包括等离子体增强CVD(PECVD)、亚常压CVD(SACVD)、常压CVD(APCVD)、高密度等离子体CVD(HDPCVD)、物理气相沉积(PVD)或者原子层沉积(ALD)中的一种或多种。参考图27a-c将更加详细地论述上述层。

牺牲腔体材料层18，例如，硅、钨、钽、锗，或者对于绝缘层16或者如果没有绝缘层16对于导线14随后可采用例如XeF₂气体可选择性去除的任何材料，沉积在绝缘层16上；或者，如果没有绝缘层16沉积在层14上。在实施例中，将硅用于层18。层18可以采用在与导线14兼容的温度下例如＜420℃工作的任何传统等离子体气相沉积(PVD)、PECVD、快热CVD(RTCVD)或者LPCVD来沉积。在实施例中，层18沉积至约0.1至10微米的高度，这是由MEMS的间隙要求决定的，并且采用传统的光刻和反应离子蚀刻(RIE)步骤将层18图案化。一个示例采用约2.3微米的硅厚度。

硅的一般RIE蚀刻气体为SF₆，其中SF₆被其它气体诸如CF₄、氮或氩稀释。用于沉积硅层18的硅沉积工艺可能在导线之间以及导线边缘上产生接缝。如果这些接缝被氧化或者其中具有其它杂质，则它们在硅层18蚀刻步骤期间或者在最终的硅腔体排出蚀刻期间难于蚀刻。为了避免在硅层18蚀刻后在晶片上留下氧化的接缝，可以采用氩稀释与施加到晶片的rf偏置功率(bias power)的结合，以同时溅射和RIE蚀刻表面。由于层18具有较差的台阶覆盖或者保形性，空隙20可形成在导线14之间的间隔14a上方。空隙20的宽度、与衬底10的间距以及与硅20a表面的间距是由导线14的高宽比、硅沉积的保形性以及绝缘层16的形状决定。

图27a-27c示出了导线14上方的几个绝缘层16。图27a所示的导线14被以上TiN/TiAl₃层14’下方的AlCu的底切绘出。上述底切常常发生在金属RIE处理期间，并且如果存在，就会增加获得绝缘层16良好的导线14侧壁覆盖的难度。图27a示出了采用保形性工艺诸如LPCVD、APCVD或者SACVD形成的绝缘层16。这些保形性的沉积工艺在顶表面、侧表面和底表面16A、16B和16C上提供几乎均匀的绝缘体厚度。这些保形性沉积工艺在与铝或铜基布线兼容的温度下操作时，例如在420℃下操作时，可能具有很差的电容器电介质性质，例如高漏电流、低电压击穿或者很差的TDDB可靠性。这样的外形在空隙20中提供台阶形成300。图27b示出了采用PECVD或PVD形成绝缘层16。上述外形在空隙20中提供“面包块”或者“双圆锥”外形形成305。尽管这些“面包块”膜不是保形的，但是它们因其等离子体沉积而可以具有良好的电容器电介质性质。为了减小或者消除空隙20，希望具有锥形的外形，如图27c所示，其改善了层18的台阶覆盖，并且减少或者消除了空隙20。

凹口19(例如，见图8或9a)可以形成在导线14之间、层18表面上、空隙或接缝20上方。空隙20和凹口19的形成是由于导线14之间的间隔，并且它们可以根据层18的高度以及导线14的间隔和/或高度而变化。这些凹口19在诸如化学机械处理的后续处理期间能够加深，如下面关于图8所论述的。这些凹口19和接缝在诸如暴露到潮湿的空气、氧化环境的光致抗蚀剂剥离或者等离子体氧化沉积的后续处理期间可能氧化，并且这些氧化硅区域在最后的硅排出或去除步骤期间不会被去除。如果发生这样的事情，则这些氧化硅残留在MEMS梁下，可能阻挡MEMS梁接触下电极(导线)14，导致不良驱动(例如，见图33中的元件19a)。锥形的绝缘层16外形(图27c)通过消除空隙和凹口而减小或者消除了这样的作用，如同通过改善硅沉积间隙填充而消除了空隙。通过沉积高密度等离子体CVD氧化物作为绝缘层16的一部分或全部，可使外形锥形化(图27c)。作为选择，绝缘体沉积和一个或多个溅射回蚀刻以及随后的绝缘体沉积可以产生绝缘层16的相同锥形外形。作为选择，如下面所论述，硅沉积可以修改为通过在PVD硅沉积室中原位溅射硅膜而将硅外形锥形化到45度。

导线14上方的绝缘层16也用作阻挡导线14的材料和层(腔体材料)18的反应、合金化或内部扩散。例如，如果导线14包含铝，则铝可能与硅反应而形成硅化铝，这在后续层18(牺牲层)排出或去除步骤期间难于或者不可能去除。上述硅化铝的形成可能发生在上面的导线拐角，例如，因为绝缘层16具有倒向沉积外形(图27b)或者在上面的导线拐角具有小覆盖率(图27c)，从而导致铝暴露于层18的沉积。尽管这个问题可以通过增加绝缘层的厚度而减少或消除，但是因为采用导线14作为底板而形成的MEMS电容器的电容相应的减小，因此增加厚度不总是可行的。另外，导线表面或者拐角缺陷(未示出)可能阻挡绝缘层16完全覆盖铝。上述铝-硅反应可能导致产生硅化铝胡须状特征，这可能阻挡或者部分阻挡MEMS梁驱动。为了防止层16和18反应，可以沉积保形的阻挡物，例如ALD Al₂O₃(氧化铝)、ALD Ta₂O₅(五氧化二钽)或者二者的结合。在一个示范性实施例中，层16由80nm的HDPCVD氧化物跟随15nm的ALD氧化铝组成。ALD膜具有极慢的沉积速度，并且尽管它们仅可用作MEMS电容器电介质，但是因为长沉积时间和高制造成本，所以可能是不实用的。一个ALD氧化铝膜具有每分钟1nm的沉积速度，这意味着沉积80nm的膜需要80分钟。因此，采用快速沉积SiO₂和慢速沉积氧化铝的结合是优选的。应当注意的是，ALD氧化铝或者类似的膜可用在80nm的氧化物下；并且还可以用在上MEMS电极38下，以阻挡硅与上MEMS电极的反应。

在图3a中，根据本发明的方面，示出了形成电介质栓(peg)16a(例如，氧化物栓)的可选处理步骤。在此可选步骤中，氧化物栓16a可以在形成沉积的绝缘层16前形成。例如，氧化物栓16a可以是沉积的PECVD SiO₂膜，采用传统的光刻和蚀刻工艺在导线14上将其图案化和蚀刻。采用这样的选择，首先可将氧化物栓16a图案化且蚀刻，随后将导线14图案化和蚀刻；或者首先将导线14图案化和蚀刻，随后进行氧化物栓16a沉积和蚀刻。因为导线14之间的氧化物在氧化物栓16a的蚀刻期间没有被蚀刻，所以在导线14图案化和蚀刻前图案化和蚀刻氧化物栓16a，可避免增加引入到绝缘层16沉积的高宽比14a。另外，如果在将导线14图案化和蚀刻后将氧化物栓16a图案化和蚀刻，则用于蚀刻氧化物栓16a的全氟化碳(perfluorocarbon)基RIE化学也可能蚀刻导线14的顶TiN层，导致退化的表面以及退化的MEMS电容器电产率(electrical yield)或可靠性。氧化物栓16a被放置在远离MEMS电容器或者接触头的区域中MEMS驱动器上方时，在MEMS操作中形成保护层，这可防止在MEMS梁不需要紧密地接触下电极的区域中MEMS梁中的导体与下驱动电极形成电弧。因为优选的工艺在图案化且蚀刻导线14前图案化且蚀刻氧化物栓，所以希望避免导线14之间的间隔14a妨碍氧化物栓。在形成氧化物栓16a后，如上所述形成绝缘层16和层18。

作为可选的处理步骤，可以采用例如化学机械抛光(CMP)将层18平坦化，然后可选地，将附加材料(硅)沉积在抛光的层18上，以在下硅MEMS腔体的表面上提供无缝的硅层。应当注意的是，传统的CMP和后续的清洗工艺，例如刷洗、稀释的氢氟酸(DHF)、缓冲的氢氟酸(BHF)、低温清洗等，可以在任何的CMP步骤后进行，以去除硅表面上形成的自然氧化物。例如，参考图4a，采用诸如PVD的传统沉积工艺，在绝缘层16上沉积层18。如图4a所示，在导线14之间，空隙20可能形成在层18中，并且在空隙20的上方形成有凹口19。如图4b所示，例如采用CMP工艺而将层18平坦化。在图4c中，例如硅材料的第二层22沉积在平坦化的层18上。在图4d中，采用传统的光刻和反应离子蚀刻(RIE)步骤，图案化硅层18和22(现在形成单层(在下文称为层18)。上述硅沉积、CMP和第二沉积工艺消除了硅表面中的凹口19，消除了氧化接缝20的机会，并且部分地或者全部平坦化因引入导线14和导线间隔14a形貌而引起的硅表面上的形貌。

一组示例厚度可为：250nm高的导线14，导线14之间500nm的间隔14a，2微米的初始硅18的沉积厚度，导线14上方400nm的硅CMP去除以平坦化导线14上方的250nm的台阶，并且后续的硅沉积22具有足够的厚度，以在图5-8所示的后续反向氧化物平坦化工艺期间部分保留在晶片上。在一个示范性实施例中，从导线14上方的区域去除200nm的硅，并且在导线之间的间隔14a中去除实质小于50nm，这部分平坦化了导线14和间隔14a上方的区域。

通常进行硅CMP是为了形成深沟槽DRAM电容器，如本领域已知的。对于这种类型的硅CMP，将CMP工艺优化为最大化晶片表面上的垫绝缘(例如，SiO₂或氧化物)膜的选择性，即最大化硅CMP速度，而最小化氧化物CMP速度，从而使得硅与氧化物的选择性为50∶1。这种类型的硅CMP工艺对于采用CVD沉积的硅膜而言是最佳的，但是对于采用PVD沉积的硅膜而言可能产生问题。通过传统的选择性硅CMP工艺抛光的PVD硅膜可能具有PVD硅膜中存在缺陷的问题，这可能导致局部抛光速度下降。这些PVD硅缺陷，可能是由于氧化的硅、其它杂质或者硅晶粒结构引起，可能导致选择性的硅CMP工艺在抛光的硅表面上留下未抛光的点缺陷。

为了避免硅CMP期间的这些点缺陷，可以采用较小选择性或非选择性硅抛光工艺，例如采用SiO₂抛光化学和工艺而不是硅CMP抛光化学和工艺。采用较小选择性硅抛光工艺可消除抛光后的这些点表面缺陷。选择性硅抛光的示例为诸如使用硅石研磨剂的TMAH的基本介质，其ph足够高而能够溶解硅，即＞12，具有50∶1的硅∶SiO₂选择性；非选择性硅抛光的示例为诸如采用硅石研磨剂的KOH的基本介质，其ph＜12，其太低而不能溶解硅。这种非选择性硅CMP工艺具有低于50∶1的硅∶SiO₂选择性，并且在一个示范性实施例中可在2∶1至1∶2的范围内。

为了避免抛光到空隙20中，希望第一硅沉积的厚度足以在表面下掩埋空隙。对于光的光学波长，硅是不透明的。如果用于图案化硅的后续光刻工艺采用光学波长，则硅CMP工艺不能完全平坦化采用导线级形貌的排列结构；或者采用镶嵌级12的部分填充的排列结构。如果后续的光刻工艺采用红外光或者可检测硅下面特征的其它方法，则不需要这些防范措施。

薄天然氧化物(例如，SiO₂)形成在暴露到空气或氧的任何硅表面上，甚至在室温下。当在后续处理期间蚀刻或排出硅时，上述天然氧化物的存在可能阻挡蚀刻和排出，或者可能留在晶片上作为几个单层SiO₂膜。为了避免这一点，可以通过将硅暴露到蒸汽、等离子体或液体氢氟酸(HF)而将硅表面氢钝化，或者在沉积第二硅层22之前应当即时进行预清洗而不将晶片暴露到空气或氧，预清洗例如采用rf偏置氩溅射预清洗。

参考图5，绝缘材料(例如，氧化物)24沉积在层18上。氧化物沉积例如可以是传统的保形沉积工艺，将氧化物层24沉积到与硅18的高度大致相同的深度，例如，对于2.3微米厚的层18为约2.3μm。例如，沉积工艺可以为400℃PECVD氧化物沉积，采用TEOS或者硅烷作为硅源，并且氧或者N₂O作为氧源，如现有技术已知的。如果氧化物层24的厚度有意地薄于硅层18的高度，则图8所示的后续氧化物CMP工艺将过度抛光并且平坦化硅层18的表面。相反，如果氧化物层24的厚度有意地厚于硅层18的高度，则图8所示的后续氧化物CMP工艺将不足抛光硅层18的表面，并且将其留下掩埋在氧化物表面下。两个工艺选择都可为所需的，这取决于最小化硅表面18的过度抛光与从布线级14平坦化氧化物层24或硅表面18形貌如何重要。在一个示范性实施例中，硅层18约为2.3微米，氧化物层24约为2.1微米，并且图7所示的可选氧化物回蚀刻步骤目标在于完全去除氧化物，即＞2.1微米。这导致后续氧化物抛光工艺进一步平坦化硅层18。

在图6中，根据本发明的方面进行可选反向蚀刻(反向镶嵌工艺)。更具体地讲，在氧化物层24上沉积抗蚀剂26并且将其图案化以形成开口28，其中抗蚀剂边缘26a与下层18的边缘重叠。就是说，抗蚀剂26会略微遮挡下层18。重叠需要大于0，例如可为3微米，并且最小化为减少留下的将在后续CMP工艺中平坦化的氧化物层24。如果重叠为负，则后续RIE蚀刻将蚀刻到氧化物层24的下部中，导致相邻于硅层18的深沟槽，这可能引起例如来自后续布线级的金属残留在深沟槽内的问题，从而导致后续级上的电线短路，对此应以避免。如所示，开口是图案化的层18的倒像。

如图7所示，采用传统的RIE工艺蚀刻氧化物材料24。在实施例中，如图7所示，该蚀刻工艺导致“相框”30，其围绕下层18。如果氧化物材料24被完全蚀刻向下到层18的表面，则最小化了远离层18的氧化物过度抛光区域。这对于最小化层18的过度抛光是所希望的，以降低其厚度容限；并且消除在MEMS电容器或者接触区域中的硅上方留下残留氧化物的可能性。作为选择，某些氧化物可留在层18上方，如图7所示。

在图8中，将氧化物材料24平坦化，例如与下层18为平面(例如，几乎平坦或者平面的表面)。在实施例中，上述工艺也平坦化下硅层18，这有利于在后续处理步骤中产生平面腔体结构(例如，具有平坦或平面的表面)。平坦化工艺例如可为CMP工艺。未预期且如参考图25所详细论述，氧化物CMP可最小化下层18的变化性；例如，取决于布线间隔，氧化物材料24的抛光可以最小化导线14之间(例如，在导线14之间形成的间隔14a上方)的凹口。

图25示出了图8所示的硅凹坑深度与层18表面的氧化物抛光的几个形貌图(原子力显微镜数据)。这些图涉及例如图8所示的氧化物层24的抛光。在此示例中，层18中的凹口19(例如，见图3和8)可高为250nm(0.25μm)，这是导线14的厚度。

图25的图示出了对于0.5μm、0.8μm和5.5μm的不同布线间隔14a，氧化物层24的CMP进行30秒、60秒和90秒。这些图示出了导线14的布线间隔14a具有意想不到的重要性，以将层18的形貌变化性最小化。例如，0.5μm的狭槽(间隔)和30秒的氧化物CMP显示了层18中的2nm凹口深度，分别与60秒和90秒的氧化物CMP的5nm和10nm对比。再者，0.8μm的狭槽以及30秒的氧化物CMP显示了层18的30nm凹口深度，分别与60秒和90秒的氧化物CMP的2nm和8nm对比。另外，5.5μm的狭槽以及30秒的氧化物CMP显示了170nm的凹口深度，分别与60秒和90秒的CMP的40nm和10nm对比。这些结果不是所预期的，因为氧化物的CMP时间的增加被预期显示层18的形貌优化，即凹口深度的减小。层18中的这些凹口将在MEMS梁下重复，导致MEMS梁下侧的形貌。另外，MEMS梁下侧形貌将由沉积的氧化物以及凹口下方潜在的氧化接缝二者组成，其与MEMS梁的粘合性差，导致MEMS操作期间剥落。上述剥落可能导致极差的MEMS电容器产率或者可靠性下降，因为在MEMS梁的下方或者上方的MEMS腔体中存在剥落的氧化物。

因此，减小用于MEMS结构的硅层的凹口深度或变化性的方法包括决定硅层上形成的导线之间的间隔。该方法还包括蚀刻氧化物层达到预定量，以最小化硅层的变化性。对于每个间隔，预定量时间的蚀刻将导致最佳结构，例如减小硅层中的任何变化性。层18上方的凹口是由于层14中的间隙14a引起的下方形貌而形成在硅中的接缝或空隙上，其可以是排出或释放后MEMS梁下方的残留氧化物的源。例如，采用PECVD工艺，其包含氧化等离子体并且可选地在约350℃或者400℃，沉积氧化物层24或34，从而导致凹口或接缝的氧化。上述氧化的凹口或接缝CC，如图33所示，在硅排出后可以残留在MEMS梁的下侧，从而导致MEMS梁下面的形貌，这可能部分地阻挡MEMS梁与下电容器电极(导线)14接触，或者在MEMS梁驱动或操作期间破碎或掉下，从而导致MEMS电容器的电介质损坏。图4b、4c和4d中所述的优选实施例消除了这样的问题，其中层18被抛光且覆盖有第二硅层22。

相比于图5所示的2.3μm，作为图9a所示的可选步骤，氧化物材料24可以沉积到约3.3μm的厚度。对于这个实施例，氧化物蚀刻深度类似于图7所描述的深度，但是可比其深约1μm，并且需要暴露下方硅层18的表面。凹口19例如可以形成在导线14之间层18中所示的空隙20上方。如图9a所示，厚氧化物材料24沉积在层18的侧面上，图案化和蚀刻，并且采用CMP抛光。在图9b中，硅层32例如沉积在厚氧化物材料24和层18上。如前所述，在图9c所示的沉积后续的硅层32前，在层18的表面上去除自然(或任何)氧化物。

在图9c中，采用传统的工艺例如CMP，将硅层32(以及氧化物材料24的部分)平坦化，这可以消除或者最小化凹口。在实施例中，上述工艺将有利地在后续处理步骤中产生平面腔体结构(例如，平坦的或平面表面)。这些增加的步骤，即硅沉积、CMP、沉积(图4a-4c；图9a-9c)以及反向镶嵌氧化物CMP过度抛光(图6-8)或者非反向镶嵌氧化物CMP过度抛光(图5和8)，决定了微观和宏观的MEMS梁形貌。下面关于图25进一步论述由于硅空隙上方的凹口引起的微观MEMS梁形貌。

不希望出现的宏观形貌的示例是图9d和9e所示的弯曲硅表面18a和18b。图9d示出了因没有优选平坦化而引起的硅表面弯曲18a，且更特别示出了不希望出现的宏观形貌的示例。下牺牲腔体材料18中的这个宏观形貌凸起18a或者凹陷18b的弯曲可能引起释放的MEMS梁‘冻结中’的弯曲以及不良MEMS驱动，即MEMS梁可能在牺牲腔体18材料的周围弯曲，从而导致很高的梁释放后弯曲以及不良MEMS梁驱动或者接触面积。硅表面的弯曲可以由曲率半径ROC限定。小于1cm的硅ROC是所希望的，并且大于5cm的ROC将导致MEMS电容器的电容减少约50％，这是因为MEMS电容器表面接触面积减少以及两个MEMS电容器板之间的间隔更大。

在图10a中，从图8或图9c的任何一个结构开始，可选沟槽33可形成在布线14上方的硅层18中。为了保证硅被均匀地蚀刻，在硅蚀刻前可在图案化抗蚀剂的晶片上进行可选氧化物RIE工艺。另外，通过或不通过可选氧化物RIE工艺，在蚀刻硅前可在晶片上具有光致抗蚀剂的情况下进行HF清洗以氢钝化硅表面。在实施例中，在2微米高的层18(例如，牺牲腔体材料18)中形成深度约为0.3μm的沟槽33；然而取决于设计参数，特别是层18的高度，其它的尺寸也被本发明所预期。

如同通过图3a中论述的氧化物栓16a，这些镶嵌氧化物栓或沟槽33的目的是在MEMS梁和下导线级14之间设置电介质缓冲器，以防止在MEMS操作期间因非常靠近MEMS梁中的导线和导线14引起的电弧。在将高dc电压即5-100V施加给MEMS驱动器时，在例如导线14中可能产生电弧。为了避免电弧发生的可能性，可去除与沟槽33的底部紧密接触的后续MEMS梁金属层，如图10b和10c所示。氧化物栓33a将后续MEMS梁金属层38从设计中去掉，而氧化物栓33b将金属层38留在设计中。

后续的金属层38用于形成MEMS梁下电极，其可图案化为覆盖氧化物栓33或者使其不被覆盖。如果没有被覆盖，则减小了驱动器板之间电弧或者其它电介质损坏的可能性；如果被覆盖，即金属向下延伸到氧化物栓33，则可能降低氧化物栓减小驱动器电弧或者电介质损坏的效力。如果氧化物栓33没有被金属层38覆盖，并且由于选取的工艺方法而存在向下到栓中的台阶，则可能存在沿着氧化物栓的侧壁留下的薄金属间隔物。因为上述金属间隔物不接触电极38，所以不重要。

可以采用接近90度或者圆形底角的氧化物栓。为了使栓底部变圆，这在后续MEMS梁金属38存在栓的上方的情况下是希望的，在氩-SF₆-基硅蚀刻工艺期间可以减小或者消除晶片上的rf偏置功率，并且可以减小氩流量。氧化物栓33可以在反向腔体平坦化工艺之前或之后进行图案化和蚀刻。如果在之后进行，则其深度变化性仅由硅蚀刻深度的变化性控制，而不受反向腔体氧化物CMP平坦化步骤控制。作为选择，如果在反向腔体氧化物平坦化氧化物沉积步骤之前进行，则由于CMP去除的变化性，其将具有高度变化性的附加成分，但是它将被平坦化的氧化物填充或部分填充，如果氧化物栓被金属覆盖，则增加后续金属级38与驱动器金属级14的距离或间隔。

在图11中，在图10a的结构上进行上电容器电介质或者氧化物沉积。更具体地讲，在此沉积步骤中，氧化物材料34可以沉积到约80nm的高度；然而如前所述其它的尺寸也被本发明所预期。由于MEMS电容器电极的表面粗糙度和小丘，因此MEMS电容器电介质在MEMS梁被驱动时包括以小间隙分开的电介质层16和34。锥形通孔36可以形成在氧化物材料24和34中至下面的导线14’。锥形通孔36可以采用本领域的技术人员已知的传统光刻、蚀刻和清洗工艺形成。应当注意的是，锥形通孔没有过度氧化下面的TiN、TiAl₃或者AlCu表面，这可能导致很高的通孔电阻。可选地，可在低温即100℃下进行通孔RIE后的光致抗蚀剂剥离，以将氧化最小化。作为选择，如现有技术已知的，可制造镶嵌钨间柱通孔。采用锥形通孔36可减少硅表面的CMP暴露，从而导致硅18具有较小的厚度变化性，避免了抛光或者损坏上MEMS电容器绝缘体34；并且采用锥形通孔36可减少形成深凹口的机会。由于硅层18的厚度决定了MEMS装置的推向电压，因此希望最小化其变化性。注意锥形通孔36应该用在硅腔体区域的外侧，这是因为如果将其放置在硅腔体的内侧，用于其制造的氧化物蚀刻将被硅层18阻挡。如果用于导线38的后续金属沉积工艺具有不良的保形性或者侧壁覆盖，则需要锥形通孔36的高宽比低，例如0.5∶1。对于2微米厚的绝缘体24，可采用4微米宽的锥形通孔36。作为选择，如果采用保形性的铝工艺，即热回流PVD或者CVD工艺，则锥形通孔36可以采用较高的高宽比。

在图12中，电极38的导线形成且图案化在氧化物材料34上方，并且还沉积在通孔36内以接触下方导线14’。电极38也可以沉积在沟槽33中；然而，为了图示的目的，在图12的沟槽33中没有示出电极(尽管在后续图中电极38示出为形成在沟槽中)。在实施例中，电极38例如可为AlCu；然而其它材料也被本发明所预期。在实施例中，除了其它材料，例如电极38可以是TiN、TiN或W、Ru、Pt、Ir。上述电极和其它电极和/或导线的厚度可根据特定的设计参数而变化。例如，Ti/AlCu/Ti/TiN层可分别采用10nm、480nm、10nm和32nm的厚度，这在400℃退火后可在AlCu上方和下方形成TiAl₃。为了将任何小丘最小化，在实施例中，可选Ti层可沉积和/或形成为与Al直接接触，如上文所论述的。在此情况下，在导线(电极)38的与上表面相对的下表面上应抑制小丘。作为选择，电极38可由贵金属形成，例如Au；或者由难熔金属形成，例如W或Ta；或者没有Ti-AlCu界面，例如Ti/TiN/AlCu/TiN。

在图13中，绝缘体材料40保形地沉积在电极38上方。在实施例中，绝缘体材料40为采用上述任何方法沉积的氧化物，其取决于梁弹性常数和氧化物对金属厚度比的要求沉积到约0.5至5μm的高度。在一个示范性实施例中，绝缘体材料是400℃PECVD 2μm氧化物，并且具有很好控制的残留应力和厚度。在实施例中，锥形通孔42形成在绝缘体材料40中，以类似于前面形成的通孔36的方式暴露下方电极38的部分。作为选择，由于绝缘层40的可变CMP侵蚀，因此钨间柱通孔能够以降低层40的厚度变化性为代价制造。绝缘层40厚度或残留应力上的变化导致整体MEMS梁中弹性常数和应力梯度的变化性，这会负面地影响梁的曲率和弯曲。

如图14所示，上电极44形成且图案化在绝缘层40上方，并且还沉积在通孔42内以接触下电极38。在实施例中，上电极44是由与下电极38相同的材料形成；在一个示范性实施例中，上部电极38和44由Ti/AlCu/Ti/TiN组成。对于钨间柱通孔，现有技术教导最上层TiN层应当在通孔蚀刻后留在导线上。对于这些MEMS结构所用的锥形通孔，需要在沉积电极38和44金属，即Ti/AlCu/Ti/TiN之前，通过采用TiN RIE化学对其蚀刻、采用氩溅射对其溅射或者二者的结合来完全去除TiN层，以消除通孔电阻高波动(highflyers)的可能性。在实施例中，电极38和44的金属体积应相同或基本相同，以便平衡装置的整体体积和应力，并且因此没有在MEMS结构的梁上施加不适当的应力。金属体积由金属厚度和布置二者决定。如果将相同的布置用于电极38和44，则它们的厚度相同时他们可具有相同的体积。如果将开狭槽或开孔的布置用于下电极38，则上电极需要变薄以匹配金属体积。在实施例中，下电极或上电极44的厚度可增加或减小，以将应力梯度有意地施加到梁上，这可导致梁在释放后向上或向下偏转；或者改变梁因改变温度而引起的弯曲，如下面论述的。下面的论述假设电极38和44由单一、相同的金属膜组成。实际上，如上面论述的，电极由多层金属组成，每一个都具有不同的热膨胀系数(CTE)和其它的机械特性，并且如果改变布置或厚度，则几乎不可能精确地匹配它们的机械特性。如果电极38和44的AlCu部分远厚于难熔金属和其它金属成分，则首先CTE和其它机械特性可以与AlCu膜的相近。

作为选择，如果上电极和下电极38和44的布置不对称或者不同，则具有较低图案因数(即较少金属)的电极厚度可加厚而平衡金属体积。不对称上电极和下电极的一个示例在图28中示出。在此图示中，从下MEMS电极200去除菱形形状(或者其它图案形状)，其设置为降低金属小丘形成的可能性。因为下MEMS电极200的面积小于上MEMS电极210的面积，所以如果电极200和210的金属厚度相同，则每个电极中的金属体积会失去平衡。平衡下电极和上电极的金属体积无论对于悬梁还是桥式MEMS梁都很重要，因为梁金属例如铝的热膨胀系数(CTE)远大于SiO₂的CTE。

在实施例中，具有不同面积的MEMS电极可部分地平衡。例如，如果下MEMS梁电极具有比上MEMS梁电极小80％的面积，则下电极可加厚10％，以部分地重新平衡两个电极中的金属体积。有意地不平衡两个MEMS电极中的金属体积可导致MEMS梁释放或排出后的弯曲，用于将梁向上或向下弯曲到所需的位置；或者可以最小化MEMS梁在操作使用温度例如为-55℃至125℃或者封装芯片操作温度的任何正常范围的弯曲，如下面论述的。MEMS腔体驱动间隙随着MEMS梁向上或向下的弯曲而增加或减小；并且梁的曲率可以减小接触面积以及降低电容，当MEMS梁由于改变温度而膨胀或收缩时，梁的曲率可以改变。因为驱动电压与MEMS腔体间隙成反比，所以需要最小化MEMS梁在操作芯片温度上的弯曲。

当排出的MEMS梁运动受到顶盖的限制时，因为顶盖的固定AA或者因为该顶盖连接到顶盖BB(见图31)，MEMS梁不能按着预期的那样驱动，并且将部分地或者完全失去功能。图16所示的回归(regressive)的顶盖氧化物外形在通孔42和48的拐角具有最大的回归限度。为了将其减小，MEMS腔体内的通孔42和48的拐角可以变圆或者倒角，如图32所示，这减小了顶盖氧化物牵制住MEMS梁的可能性。图30e示出了上硅腔体具有锥形侧壁外形的非回归硅沉积。上述保形性硅沉积工艺可以这样获得，例如，在硅沉积期间，优选在原位即在相同的室中，或者非原位即在沉积和回蚀刻室之间转移，进行多个PVD硅沉积和rf偏置晶片回蚀刻步骤，以实现约45度角的硅沉积外形。一旦实现了45度角，例如，在0.3μm高的特征上方净沉积约0.3μm(图3)后或者在非常深的特征上方净沉积约1μm后(图16)，沉积平衡可以由常规的、没有偏置的硅膜或者较厚的没有偏置的硅膜与较少频率的回蚀刻步骤的结合组成，这可能需要消除因下面的形貌引起的硅中的氧化接缝。这些硅沉积/回蚀刻工艺的目标是消除回归悬挂结构以及降低或者消除因引入的形貌引起的沉积的硅中的接缝(图35a)(与图35b的对比，图35b示出了MEMS结构的拐角上的氧化物接缝)。上述非回归PVD硅沉积工艺结合了底部的较低腔体压力沉积和侧壁沉积，并且采用较高腔体压力蚀刻，其中将rf偏压施加给晶片以最大化顶表面和拐角蚀刻。这些低压沉积和高压回蚀刻的步骤被顺序地重复，直到达到所需厚度。在一个示范性实施例中，低压沉积，例如＜6Mtorr，以及高压，例如＞10mTorr，回蚀刻步骤的厚度值为沉积的10-50nm的量级以及蚀刻的5-25nm的量级，例如，回蚀刻硅去除小于沉积的厚度，且如下所述，第一硅层厚度可以增加到例如50或100nm，以避免溅射到特征的拐角。另外，这样的次序允许在侧壁和锥形表面上增加膜密度。然后，最小化Si的表面面积，以减少表面氧化量。作为选择，可以采用同时进行的PVD硅沉积和回蚀刻工艺，其中将溅射靶子偏置以溅射硅，并且将晶片偏置以产生45度的侧壁角。由于任何氧化物降低了Si腔体的排出速率，这对于实现稳定的排出性能是重要的。

所需的45度拐角角度是通过重复氩溅射回蚀刻步骤而获得，并且在获得之后，硅沉积工艺可返回到常规的沉积工艺而没有氩溅射步骤。上述偏置硅沉积工艺也可应用于下硅腔体层18，以消除硅中的空隙和接缝。在初始膜沉积步骤期间溅射蚀刻硅时应当注意，以避免从特征的拐角溅射绝缘体或其它材料。通过上述原位或者异位溅射法，可将图30e中的拐角405倒角成45度，这导致了氧化物层46重复沉积在硅中，从而由于SiO₂存在于硅中而难于进行硅排出。为了避免在初始硅沉积期间溅射暴露的拐角，可沉积初始未偏置的硅层，例如50或100nm。

由于释放的MEMS梁被加热或冷却，因此将向上或向下弯曲，这是因为较大体积金属电极的膨胀或收缩大于较小体积金属电极。图29和表2定性地示出了对于采用图28所示布置的梁，MEMS桥式梁的弯曲与温度的关系曲线。如上所述，MEMS梁弯曲是因为梁中氧化物和金属之间的CTE失配。梁中的主要金属，例如铝，具有150-250℃的屈服应力温度。屈服应力温度是在铝中的残留应力不再随着温度变化时发生，如现有技术中已知的。在屈服应力温度上，弯曲可以变平或者更为典型地倒转方向(图29的曲线B或E)。具有平衡金属体积的MEMS桥式梁具有最小的相对于温度的弯曲；具有较大上电极体积的梁随着温度的升高而向上弯曲；具有较大下电极体积的梁相对于温度向下弯曲。应当注意的是，如果MEMS桥式梁的弯曲足够大，则梁将受到MEMS梁上方的顶盖或者MEMS梁下方的固定电极限制(图29的曲线A或F)。出于上面论述的原因，最希望的MEMS梁相对于温度的弯曲行为是总弯曲最小化的情况。这可以采用MEMS梁的厚度实现，使得在关注的温度范围上MEMS弯曲的外形开始向上弯并且然后向下弯，即图29的曲线C；或者反之亦然。这样实现的MEMS梁弯曲曲线可能需要有意地不平衡下电极和上电极的体积。

在一个示范性实施例中，下电极38与上电极44的图案因数比为0.8∶1；梁氧化物为2μm厚。下电极具有0.56μm的总厚度，其中未反应的AlCu厚度为450nm，并且下电极具有0.48μm的总厚度，其中未反应的AlCu厚度为370nm。上述组合导致电极38和44具有不平衡的体积，即电极38和44的体积比为0.93∶1，并且最小化在关注的温度范围上梁相对于温度的弯曲，在定性上类似于图29中的曲线C。

表2

上述MEMS梁释放后的弯曲可能导致两个问题，如上所述：

a.在常规的芯片操作期间，例如从约-55℃到125℃，MEMS梁弯曲将增加或者减小驱动间隙，导致驱动电压上的对应变化；以及

b.如果释放的MEMS梁被加热到高温(例如＞150℃，例如400℃)，这可能由于牺牲材料被排出或去除后的常规工艺引起，则释放的MEMS梁将由于上和下MEMS梁电极以及梁氧化物之间的热膨胀失配而引起向上、向下或者向上和向下弯曲，并且如果弯曲足够大，则受到MEMS梁上方的顶盖或者MEMS梁下方的固定电极限制。退火期间限制MEMS梁可能“冻结成”不希望的曲率，造成弯曲的(即不平的)MEMS梁。弯曲的MEMS梁将减少接触面积，导致减小电容。另外，如果MEMS梁施加的压向梁下方的固定电极或者梁上方的顶盖的力太高，则MEMS梁或者顶盖可能破裂，导致MEMS装置的毁灭性故障。

在图15中，绝缘体材料46沉积在上电极44以及绝缘体材料40的暴露部分上。在实施例中，绝缘体材料46沉积的厚度约为80nm；然而其它尺寸也被本发明所预期。为了平衡MEMS梁，MEMS梁上方的绝缘体材料46应当具有基本上与MEMS梁下方的绝缘体材料34相同的厚度。层34和46的上述厚度平衡应当包括层46上的任何附加电介质沉积，其发生在后续排出孔电介质沉积密封步骤期间。通过图案化和蚀刻绝缘体，腔体通孔48形成为穿过绝缘体材料34、40和46到下层18。在实施例中，硅上的任何多余氧化物，例如通过将硅18暴露到空气而形成的天然氧化物，可以在后续硅沉积之前采用例如HF酸清洗掉。希望但不要求腔体通孔48的侧壁角是渐缩的，以改善后续硅沉积侧壁覆盖且减少硅中的接缝或空隙。

在图16中，硅层50沉积在图15的结构上。在实施例中，硅层50沉积的厚度约为4μm；然而其它尺寸也被本发明所预期。如图16所示，硅层50沉积为使硅层50的形貌根据下层的特征而改变。硅层50可在通孔42和48上留下回归的外形。在后续的氧化物沉积期间，氧化物可以铆钉状的方式填充该回归结构，从而在通孔42和48上方存在铆钉形状的氧化物栓。顶盖中铆钉形状的氧化物特征能够在释放后牵制住MEMS梁。为了避免上述MEMS梁的牵制，需要优化硅层50的沉积工艺以避免这种形状(图30e)；或者需要足够厚的硅层50，以修剪或部分修剪通孔42和48的开口(图30d)；硅沉积、CMP和后续的硅沉积需要类似于前面对于硅层18所论述的一种情况，或者上述的组合。再者，如图16所示，通过通孔48，硅层50与下层18接触。在实施例中，由于HF酸清洗，在两个硅层(例如，层18和层50)之间没有氧化物。在可选实施例中，硅层50具有3微米的初始厚度，经受1微米的CMP去除，并且具有第二硅沉积以实现4μm的厚度。

在图17所示的可选实施例中，硅层50可以采用反向掩模来经受可选光刻和RIE工艺，类似于上面论述的。上述反向掩模可将光致抗蚀剂放置在通孔42和48上方，从而当采用RIE或湿化学硅蚀刻工艺回蚀刻硅层50以及后续的抗蚀剂剥离与清洗时，减少引入后续CMP步骤中的形貌。反向掩模的形状需要完全覆盖通孔42和48的开口，从而使沟槽不会被沿着其侧壁蚀刻，如前参考图6所论述的。

图18a示出了采用类似于前面参考图3论述的方法，图案化和蚀刻硅层50。在图18a中，硅层50经受CMP工艺以将硅表面平坦化或部分平坦化，然后进行清洗。如前所述，可以采用任何硅抛光工艺，并且如果采用对SiO₂具有低选择性或者无选择性的工艺，则消除了硅表面上存在点缺陷的可能性。在这一实施例中，将硅层50图案化为使硅层50保留在前面形成的通孔48和形成的沟槽46内。在实施例中，通过或不通过反向掩模的图案化或蚀刻工艺，采用传统的CMP工艺平坦化硅层50。对于仅进行CMP或者在反向掩模回蚀刻之后进行CMP的情况，可进行HF清洗前的可选第二硅沉积。作为选择，硅层50的沉积可优化为使其保形地填充通孔42和48；或者使其修剪通孔42和48，如上面和下面所论述的。这将保证后续的顶盖层54不延伸到通孔42和48上方形成的铆钉状特征中，其可能潜在地导致摩擦MEMS梁，如上所述。此外，在实施例中，上述工艺在后续处理步骤中也有利地产生平面或者基本平面的腔体结构(例如，平坦的或平面表面)。

图17的可选步骤可有助于硅层50的后续蚀刻/平坦化。应当注意的是，如果将光波长用于后续的光刻对准，硅层50的任何CMP或者其它平坦化都不能完全平坦晶片上的所有特征。为了避免完全平坦化，通孔42和48可堆叠在功能集成电路外侧的区域，从而即使在通孔42和48上方将硅平坦化，在堆叠的通孔结构42和48上方也不会将硅平坦化。

如图19a所示，氧化物材料52可被平坦化为使氧化物留在硅层50上方(图19a)，或者可以与下面的硅层50在同平面，类似于前面图8所示。无论氧化物层52是否被平坦化回到硅层50的表面，都可能需要另外的电介质，以在MEMS腔体上方形成所需的氧化物顶盖厚度，如下所述。作为选择，氧化物层52可被部分平坦化，如图19b所示；或者留下不平坦化。作为非常相似于图9a所示的可选步骤，氧化物材料沉积的厚度约为5μm，相比之下2.3μm的Si层，例如沉积在厚氧化物材料上。Si层(和氧化物材料52的部分)采用诸如CMP的传统工艺平坦化。氧化物材料52的沉积工艺应足以填充导线级44的间隔，对于初始氧化物沉积或者整个膜，例如通过沉积初始氧化物膜而用HDPCVD氧化物填充间隔，沉积/蚀刻/沉积氧化物，或者PECVD TEOS-基氧化物，使氧化物中的空隙与CMP平坦化的氧化物表面不相交。对于所有这些实施例，图18a所示的反向图案回蚀刻步骤都是可选的。

如果硅层50没有被完全平坦化，如图16所示，则氧化物层52的表面将延续硅层50的表面形貌，如图19c所示。对于图19c所示的引入形貌，通过或者不通过反向镶嵌回蚀刻步骤，由于通孔42和48的存在，因此氧化物CMP步骤不能完全平坦化氧化物层52的表面，从而产生图19d所示的外形。应当注意的是，图19d所示的表面外形也具有图19b所示其上有层理的球形外形。

作为选择，如果可选氧化物回蚀刻步骤向下蚀刻到硅层50的硅表面，则通孔42和48上方的氧化物将延伸到硅层50的表面下。通孔42和48上方的上述形貌能够在最终切割的晶片表面产生沟槽，例如由于在封装芯片的湿度-压力应力期间水聚集在沟槽中，因此可能导致芯片的可靠性问题。为了避免这个问题，氧化物层52可沉积到使通孔42和48上方的开口修剪的厚度；或者氧化物层52可平坦化为使最终的表面是如图19a中的平面。

作为选择，反向图案回蚀刻掩模可修改为使得在通孔42和48周围的区域中去除掩模开口。图19e示出了腔体50、通孔42和通孔48的俯视图。如果对阻挡的通孔42和48采用反向图案回蚀刻工艺(图19f)，则在通孔42和48周围氧化物不会被蚀刻(图19g)，并且更易于平坦化或者基本上平坦化氧化物层52的表面。用于平坦化或部分平坦化氧化物层52的可选氧化物CMP工艺会划伤表面。图19h中示出了表面划伤RR的示例。在MEMS牺牲腔体层18和50被排出或去除后，这些表面划伤可能起到破裂核点的作用。为了消除这样的问题，进行可选的第二电介质或者氧化物沉积，以沉积图19h所示的层400。

在图20中，在表面上示出氧化物材料54，其在硅排出前决定了顶盖厚度。氧化物材料54例如在排出前可具有约3μm的厚度。如果在硅层50上方没有去除或者完全去除氧化物层52，则层52和54的总氧化物厚度将决定硅排出前的顶盖厚度。在实施例中，排出孔58被图案化并且开口在氧化物顶盖中，暴露下面硅层50的一部分。应当理解的是，氧化物材料54中可形成多于一个的排出孔58。排出孔58可采用本领域的技术人员已知的传统光刻和蚀刻工艺形成。本说明书中论述的所有图案化特征都采用传统的光刻工具例如分节器或者相近的并使用光掩模来图案化，如现有技术中已知的。对于传统的光刻，包括掩模上的额外特征以测量特征尺寸即线宽，以及晶片上当前成像的特征与前级特征之间的重合或叠置。这些额外特征一般被放置在有源芯片之间的切割沟道上，然而它们也可被放置在芯片内侧；或者可以采用有源芯片的特征。为了使印刷的特征与有源芯片内的有源特征相匹配，重要但不要求复制前级特征。例如，对于排出孔58，如果将有源芯片外侧的结构用于测量特征尺寸或重叠，则其应当堆叠在上硅腔体50上方以及可选地腔体内其它导线上方，从而使距离晶片的高度和被测量特征的光学特性(即反射)与有源芯片内相同。这对排出孔58而言尤其重要，因为它具有相对小的宽度，并且取决于用于平坦化上腔体的处理在周围晶片表面上方上腔体延伸1μm或更多，如果排出孔抗蚀剂的宽度是在腔体的外侧测量，则可能导致腔体上印刷的排出孔58的抗蚀剂撇渣问题。

排出孔58的宽度和高度决定了硅排出后应当沉积以修剪排出孔的材料量。通常，应当沉积以修剪排出孔58的材料量随着排出孔的宽度减小而减小；并且随着排出孔的高宽比增加而减小，高宽比是排出孔的高度与宽度的比率。在实施例中，3μm厚的预排出顶盖应具有1μm的直径。在实施例中，在排出硅前可用HF溶液清洗结构，特别是暴露的下方硅层50。如果排出孔58具有太高的高宽比，或者如果具有太少的排出孔，则难于排出牺牲腔体材料18和50。排出孔可以是圆形的或接近圆形的，以最小化后续对其修剪所需的材料量。在一个示范性实施例中，排出孔成型为八角形，其最小化了计算要求，如上面论述的。

如果顶盖相对于MEMS腔体面积太薄，无论是排出后还是在任何后续膜沉积期间，因为高膜应力或者因为在退火期间MEMS梁向上弯向顶盖，所以抽空或排出的腔体上方的顶盖可能破裂或分层。例如，覆盖有1μm氧化物顶盖的500μm乘500μm硅腔体在排出后或者在后续的密封膜沉积后易于破裂或者分层，这是因为顶盖氧化物或者密封膜的残留应力；或者因为在退火期间释放的MEMS梁向上推向顶盖。在一个示范性实施例中，每10,000μm²的腔体面积需要约1微米的氧化物顶盖，以避免在排出后顶盖破裂。

在图21a中，通过排出孔58，排出或者剥离硅层50和18。在实施例中，通过排出孔58，采用XeF₂蚀刻剂进行剥离(例如，蚀刻)。蚀刻将剥离所有的材料(硅)，形成上腔体或腔室60a和下腔体或腔室60b，并且对很多其它材料有选择性，包括SiO₂。如上述示例所示，由于硅层18、50的先前蚀刻步骤，上腔体60a和下腔体60b具有平面的或者接近平面的壁。在排出硅之前，可以进行可选HF清洗以去除天然氧化物并且氢钝化暴露的硅表面。

如图21b和21c所示，排出孔58可以形成在几个位置上，达到上硅层50、下层18或上硅层和下硅层50、18二者的部分(暴露部分)。例如，如图21b所示，排出孔形成在腔体通孔48的内侧和外侧。排出孔58应当为圆形或者接近于圆形，以最小化排出后对其修剪所需的绝缘体量。可以采用八角形替代圆形来绘制排出通孔，从而最小化处理设计数据所需的计算工作量，如上所述。在此实施例中，上部59a中的硅层50的蚀刻速度快于下部59b中的硅层18，因此保证了没有不适当的应力被施加到下部59b上，如图21d所示。(上部59a和下部59b将形成MEMS结构的上腔体和下腔体)。

图21d和21e示出了图21b和21c的更加详细的截面图。如图21d所示，排出孔58形成到上硅层和下硅层50、18二者的部分上。在此实施例中，如图21d所见，下层18实际上支撑着上部59a，这是因为它以较低的速度蚀刻。在图21e中，排出孔58可形成在几个位置上，但主要形成到(暴露)层18。在此实施例中，下部59b中的层18的蚀刻速度快于上部59b中的硅层50，导致MEMS梁60上增加应力的可能性(例如，MEMS梁60可能部分地或全部地撕裂或撕破)。

如果排出孔的布置为例如通过将排出孔放置在通孔(腔体通孔)48的外侧，如图21c所示，使得下腔体18比上腔体50排出快，则下腔体可以在上腔体之前排出。这能够导致与应力相关的破裂问题，如图21c所示。当下腔体层18几乎完全排出而仍然延伸腔体的全部高度，并且上腔体硅层50没有完全排出且延伸到上腔体的全部高度，则由于顶盖和梁向上弯曲引起的应力能够从下腔体撕裂氧化物60，如图21c所示。出于这些原因，所希望的是在上腔体上方放置排出孔，从而使上腔体在下腔体之前排出。

图21f中示出了倒角的下腔体A和上腔体B的拐角405(也可参见例如图21b)。腔体拐角的倒角可以减小硅排出之后的应力，导致减少因温度循环或者其它应力引起的电介质膜破裂的机会。45度的倒角405被示出；然而可预期任何的倒角角度，包括圆形拐角(也由标号405表示)。如前所述，与圆形拐角相对的倒角减小了与验证布置不违背最小线和间隔规则相关的计算复杂性。腔体内的通孔42和48也可倒角，如下所述。在图21c中，排出孔58可形成在暴露下层18的几个位置上。在此实施例中，下部59b中的层18的蚀刻速度快于上部59b中的硅层50。任何导线级14、38、44的拐角也可倒角，如图22所示，以降低整体应力。

如图22所示，排出孔58可被材料62密封，材料62例如为电介质或金属。如果密封材料62在梁上的腔体内沉积膜，则可能潜在地使MEMS梁的应力不平衡，并且在通孔周围的区域中将顶盖接合到梁，如这里所述以及图31中的250所示。为了避免这样的问题，在排出密封材料沉积在腔体内的实施例中，排出孔应当被置于足够远离通孔，例如大于1微米，或者在示范性实施例中大于5微米，从而使释放的MEMS梁不会因为排出密封沉积而接合到顶盖。作为选择，排出孔可以被放置在远离MEMS梁的腔体区域中，从而没有排出孔密封材料沉积在释放的MEMS梁上。接下来沉积可选层64以提供气密密封。层64例如可为500nm PECVD氮化硅膜或者其它已知的膜，以在氧化物层62上方提供气密密封。

在图23a中，在图22的结构中打开最终的通孔66。在实施例中，通孔66暴露下面的电极44。在实施例中，通孔66是采用传统的光刻和蚀刻工艺而形成。在进一步的实施例中，在形成通孔之前，可选聚酰亚胺层68例如可沉积在氮化物盖层64上。由于上硅腔体的平坦化，关于形成上述最终通孔的问题是其高度，可在6-12μm的范围内。长电介质RIE步骤使RIE工具产生问题，这是由于腔体过度加热或者其它原因；或者简单因为它们每小时具有少量处理次数且很昂贵。

图23b和23c示出了形成通孔的可选择工艺。例如，部分通孔66a可以与排出孔58同时形成。在形成排出孔58(以及后续清洗硅层50、18)之后，排出孔58可以被电介质材料62和氮化物盖层64密封。这种选择中采用两个分开的图案化和蚀刻步骤形成最终通孔66，减少了制造MEMS装置所需的总蚀刻时间量，并且还渐缩了最终通孔的角度，因此改善了无铅突出间隙填充。在实施例中，如现有技术已知的可选聚酰亚胺或其它聚合物涂层材料68可沉积在氮化物盖层64上。电介质材料62、氮化物盖层64和聚酰亚胺材料68也将形成在部分通孔66a中。然后，通过贯穿电介质材料62、氮化物盖层64和可选聚酰亚胺材料68蚀刻到下面的电极，形成通孔66b的其余部分。上述表达中应注意的是，部分通孔66a具有大于通孔66b的横截面。例如，通孔66a可具有大约60微米的截面(例如，直径)；然而，通孔66b具有更小的尺寸，例如54微米。此外，通孔(由通孔66a和66b形成)的总高度可约为9微米。在实施例中，可选聚酰亚胺的开口小于氧化物的开口，例如48微米，以覆盖导线拐角上的氧化物/氮化物界面的拐角。

图24a-24f示出了根据本发明制造的各种结构的俯视图。图24a-24c示出了根据本发明的第一结构的不同横截面图；而图24d-24f示出了根据本发明的第二结构的不同横截面图。更具体地，图24a示出了具有上腔体200a和下腔体200b的悬臂梁结构的俯视图。腔体通孔210延伸在上腔体200a和下腔体200b之间。在实施例中，腔体通孔210为“U”或“||”形通孔，然而其它形状也被本发明所预期。腔体通孔210的宽度例如约为0.1至100微米，而通孔的长度约为1至1000微米。在一个示范性实施例中，腔体通孔210为4微米宽和100微米长。如已经论述的，如果足够厚，例如为5μm，则例如2μm宽的窄腔体通孔在上硅腔体沉积期间将修剪，这减少了顶盖氧化物延伸到通孔中。

如前所述，上腔体和下腔体200a和200b可具有相同的尺寸或不同的尺寸。用于形成示出为200b的平面下腔体的CMP处理可能导致腔体边缘上的表面弯曲。为了避免上述表面弯曲使MEMS梁的底部弯曲，腔体通孔48应设置为使内部边缘超过弯曲部分且在下腔体的平坦部分上方。

图24b还示出了腔体通孔210，其延伸在上腔体200a和下腔体200b之间。另外，图24b示出了平行的第一驱动器和第二驱动器215。相对于第一驱动器和第二驱动器215提供电容器头220，根据本发明的方面其可为下固定电容器板。这些导线即215和220是由层14形成，如图22所示。本领域的技术人员应认识到，第一驱动器和第二驱动器(电极)215可以是电线，如上所述。第一驱动器和第二驱动器(电极)215在驱动时，即施加足够的dc电压，将导致MEMS梁的弯曲。

图24c示出了腔体通孔210，其延伸在上腔体200a和下腔体200b之间。另外，图24c示出了平行的第一驱动器和第二驱动器215a。相对于第一驱动器和第二驱动器215a提供电容器臂和头220a，根据本发明的方面其可为下固定电容器板。电容器臂和头220a在第一驱动器和第二驱动器215a之间从腔体的边缘延伸到电容器头。MEMS电容器形成为图24b中的元件220与图24c中的元件220a相交。图24c中的驱动器215a以及电容器臂和头220a是由图22中的导线38和44组成，并且如图所示通过通孔228连接，如下面论述的。

另外，图24c示出了电通孔228，其连接到悬臂梁的下导线和上导线。电通孔228也可连接到延伸在驱动器215a之间的电容器臂220a。这些通孔在图22中示出为42。

氧化物栓225被提供在梁的下方，并且可延伸到电容器臂220a以及驱动器215a。这些氧化物栓225也位于图21b中的驱动器215上方。图24c也示出了梁下方的氧化物栓225。这些氧化物栓是图22中的元件33。在操作中，电极215a驱动时将导致MEMS梁的弯曲。在通常的MEMS操作中，驱动电压施加在驱动器215和215a之间。例如，驱动器215接地，并且50V施加到驱动器215a；-25V施加到驱动器215，并且25V施加到驱动器215a；50V施加到驱动器215，并且驱动器215a可接地；等等。这些MEMS布置具有四个分离的输入：下电容器输入、上电容器输出、下驱动器和上驱动器。这四个电极可组合，如现有技术已知的。例如，上驱动器215a和电容器220a可由单一的连接导线组成；下驱动器215和下电容器220的电极可由单一的导线组成；或二者。对于这些简单的2或3个输入装置，ac信号和dc驱动需要例如采用连接到接地的感应器或者电极上的dc电压去耦。

图24d-24f示出了根据本发明的第二结构的不同横截面图。更具体地，图24d示出了具有上腔体300a和下腔体300b的悬臂梁结构的俯视图。腔体通孔310延伸在上腔体300a和下腔体300b之间。在实施例中，腔体通孔310包括平行条，然而其它形状也被本发明所预期。腔体通孔310的宽度例如约为0.1至100微米，而通孔的长度约为1至1000微米。在一个示范性实施例中，通孔310为4微米宽和100微米长。

图24e也示出了腔体通孔310，其延伸在上腔体300a和下腔体300b之间。另外，图24e示出了第一、第二和第三驱动器315。在实施例中，第一驱动器和第二驱动器是平行的，并且第三驱动器是下驱动器。电容器头320位于第一驱动器和第二驱动器与第三(下)驱动器之间。根据本发明的方面，电容器头320可为下固定电容器板。这些导线即315和320是由图22所示的层14形成。本领域的技术人员应认识到，第一、第二和第三驱动器(电极)315可为电线，如上所述。第一、第二和第三驱动器315驱动时，将导致MEMS梁的弯曲。

图24f示出了腔体通孔310，其延伸在上腔体300a和下腔体300b之间。另外，图24f示出了第一、第二和第三驱动器(电极)315a。相对于第一、第二和第三驱动器(电极)315a提供电容器头和臂320a。电容器头和臂320a延伸在第一驱动器和第二驱动器315a之间。图24f中的驱动器315a以及电容器臂和头320a是由图22中的导线38和44组成。

另外，图24f示出了电通孔328，其连接到悬臂梁的下导线和上导线。电通孔328也可连接到电容器臂320a。氧化物栓325被提供在梁的下方，并且可延伸到电容器臂320a以及下驱动器315c。在操作中，第一、第二和第三驱动器(电极)315驱动时，将导致MEMS梁的弯曲。更具体地，下驱动器将电压施加到驱动器(电极)。

在两种情况下，MEMS梁包括金属/绝缘体/金属，并且如果该MEMS装置是电容器，则在堆叠的下方和上方具有附加的薄绝缘层。一个示范性实施例可采用0.5微米的上金属和下金属厚度，以及2微米的绝缘体厚度，并且如果该装置为电容器，则梁的上方和下方具有80nm的绝缘体层。另外，驱动器215(图24a-24c)或者驱动器315(图24d-24f)可连接到地，从而当驱动电压施加给驱动器时，MEMS梁将驱动且向下弯曲，如现有技术已知的。作为选择，驱动电压可施加给图24c和24f中的驱动电极，并且图24b和24c中的驱动器接地。在另一个实施例中，驱动器和电容器可连接到一起，并且需要采用诸如感应器的dc地来接地。

图30a-30e示出了在已经进行了非保形硅沉积步骤后的上腔体硅50的表面形貌，由于电通孔42和腔体通孔48而没有修剪开口。非偏置PVD硅沉积将形成“面包块”外形，如图30a所示，如现有技术已知的。图30a-30e还示出了氧化物栓16a。硅层50回归地、即以带底切的方式覆盖通孔的侧壁，并且在沉积MEMS腔体顶盖材料例如SiO₂时，顶盖材料将填充通孔42和48上方的回归开口，如前所述。上述回归顶盖的形成是在图16中的顶盖形成、硅排出和腔体密封步骤后被示出，如果梁在排出后向上弯曲，则上述回归顶盖的形成能够以铆钉状的方式将顶盖牵制到梁，其中顶盖中的铆钉形状特征(250)摩擦梁和/或将铆钉状顶盖结构接合到梁(255)(例如，见图31)。

在图31-33和35中，在表面上示出氧化物材料54，其决定了硅排出前的顶盖厚度。在实施例中，排出孔58被开在氧化物顶盖中，暴露下方硅层50的一部分。应当理解的是，氧化物材料54中可形成一个以上的排出孔58。排出孔58可以采用本领域的技术人员已知的传统光刻和蚀刻工艺形成。排出孔58的宽度和高度决定了硅排出后应沉积的材料量，以修剪排出孔，如下面更加详细论述的。排出孔58可被诸如电介质或金属等材料62密封，如上所述。

图34是半导体设计、制造和/或测试中采用的设计程序的流程图。图34示出用于例如半导体IC逻辑设计、模拟、测试、布置和制造中的示范性设计流程900的框图。设计流程900包括用于处理设计结构或装置的工艺、机器和/或机械装置，以产生上述以及图1-33和35所示设计结构和/或装置的逻辑或其它功能等同的表示。设计流程900处理和/或产生的设计结构可被编码在可机读传输或存储介质上以包括数据和/或指令，上述数据和/或指令在数据处理系统上被执行或进行其它处理时产生硬件部件、电路、装置或系统的逻辑、结构、机械或其它功能的等同表示。机器包括但不限于IC设计程序中采用的任何机器，例如设计、制造或模拟电路、部件、装置或系统。例如，机器可以包括：光刻机、产生掩模的机器和/或设备(例如，e-束记录器)、计算机或用于模拟设计结构的设备、制造或测试过程中采用的任何设备或者用于将设计结构的功能等同表示编入任何介质(例如，用于对可编程门阵列编程的机器)的任何机器。

设计流程900可根据设计的表示类型而变化。例如，用于构建专用集成电路(ASIC)的设计流程900可与设计标准部件的设计流程900或者与将设计具体化到可编程阵列的设计流程900不同，可编程阵列例如为

Inc.或者Inc.提供的可编程门阵列(PGA)或者场可编程门阵列(FPGA)。

图34示出了多个这样的设计结构，包括输入设计结构920，其优选由设计程序910处理。设计结构920可以是由设计程序910产生和处理的逻辑模拟设计结构，以产生硬件装置的逻辑等同功能表示。设计结构920还可以或者选择性地包括数据和/或程序指令，上述数据和/或程序指令在由设计程序910处理时，产生硬件装置的物理结构的功能表示。无论表示功能和/或结构设计特征，设计结构920都可采用例如由芯体开发者/设计者执行的电子计算机辅助设计(ECAD)产生。在可机读数据传输、门阵列或存储介质上编码时，设计结构920可以由一个或多个硬件和/或设计程序910内的软件模块存取和处理，以模拟或以其它方式功能性表示电子部件、电路、电子或逻辑模块、设备、装置或系统，诸如图1-33和35所示。这样，设计结构920可包括文档或其它数据结构，其它数据结构包括人和/或机读源代码、编译结构以及计算机可执行的代码结构，上述数据结构在被设计或模拟数据处理系统处理时，功能地模拟或以其它方式表示电路或硬件逻辑设计的其它层级。这样的数据结构可包括硬件描述语言(HDL)设计实体或者其它数据结构，上述其它数据结构与诸如Verilog和VHDL的低级HDL设计语言和/或诸如C或C++的高级设计语言一致和/或兼容。

设计程序910优选采用且结合硬件和/或软件模块，用于合成、转化或以其它方式处理图1-33和35所示的部件、电路、装置或逻辑结构的设计/模拟功能等同，以产生可包含诸如设计结构920的设计结构的目录(netlist)980。目录980例如可包括编译或以其它方式处理的数据结构，其表示导线、分离部件、逻辑门、控制电路、I/O装置、模块等的列表，描述集成电路设计中与其它元件和电路的连接。目录980可采用迭代程序合成，其中目录980根据设计规范和装置的参数再合成一次或多次。与这里描述的其它设计结构类型一样，目录980可记录在可机读数据存储介质上，或者编程在可编程门阵列中。上述介质可为诸如磁或光盘驱动器的非易失存储介质、可编程门阵列、高密闪存或其它闪存存储器。另外或者作为选择，上述介质可以是系统或高速缓冲存储器、缓冲器空间或者电或光传导装置和材料，在上述电或光传导装置和材料上数据包可通过互联网或者其它网络适配装置传输和即时存储。

设计程序910可包括硬件和软件模块，用于处理各种输入数据结构类型，包括目录980。这样的数据结构类型例如可位于库元件930内，并且包括一套通常使用的元件、电路和装置，包括用于指定制造技术(例如，不同的技术节点，32nm、45nm、90nm等)的模型、布置和符号表示。数据结构类型还可包括设计规范940、特征数据950、验证数据960、设计规则970和测试数据文档985，测试数据文档985可包括输入测试方式、输出测试结果以及其它测试信息。例如，设计程序910还可包括标准机械设计工艺，诸如应力分析、热分析、机械事件模拟、诸如铸造、模制和模压成型的操作工艺模拟等。机械设计领域的普通技术人员可认识到设计程序910中采用的机械设计工具以及应用的可能范围，而不偏离本发明的范围和精神。设计程序910还可包括执行标准电路设计程序的模块，例如定时分析、验证、设计规则检查、布置和走线操作等。

设计程序910采用且结合诸如HDL编译器的逻辑和物理设计工具以及仿真模型构建工具，以与一些或全部描述的支持数据结构连同任何附加的机械设计或数据(如果可应用)一起处理设计结构920，从而产生第二设计结构990。

以用于机械装置和结构的数据交换(例如，存储在IGES、DXF、ParasolidXT、JT、DRG中的信息，或者用于存储或者表现这些机械设计结构的任何其它适当格式)的数据格式，设计结构990位于存储介质或者可编程门阵列上。类似于设计结构920，设计结构990优选包括一个或多个文档、数据结构或其它计算机编码数据或指令，上述数据或指令位于传输或数据存储介质上，并且在由ECAD系统处理时，产生图1-33和35所示的本发明一个或多个实施例的逻辑或另外功能等同形式。在一个实施例中，设计结构990可包括编译的可执行HDL仿真模型，其功能地模拟图1-33和35所示的装置。

设计结构990还可以采用集成电路布置数据交换所用的数据格式和/或符号数据格式(例如，GDSII(GDS2)、GL1、OASIS、地图文档中存储的信息，或者用于存储这些设计数据结构的任何其它适当格式)。设计结构990可以包括如下信息，诸如符号数据、地图文档、测试数据文档、设计内容文档、制造数据、布置参数、导线、金属级、通孔、形状、生产线路径的数据，以及制造者或者其它设计者/开发者为生产如上所述和图1-33和35所示的装置或结构所需的任何其它数据。然后，设计结构990可进行到阶段995，在这里，例如，设计结构990：进行到带输出，发布到制造，发布到掩模室，送到另一个设计室，送回到顾客等。

如上所述的方法被用于集成电路芯片的制造。所产生的集成电路芯片可由制造者以原料晶片形式(即，作为具有多个未封装芯片的单一晶片)、作为裸芯片或者以封装的形式分布。在后者的情况下，芯片被安装在单一芯片封装中(例如塑料载体，其引线固定到母板上或者其它更高级载体上)，或者安装在多芯片封装中(例如陶瓷载体，其具有表面互连或埋置互连的任何一个或二者)。在任何情况下，该芯片然后与其它芯片、分离电路元件和/或其它信号处理装置集成，作为(a)诸如母板的中间产品或(b)最终产品的一部分。最终产品可为包括集成电路芯片的任何产品，其范围为从玩具和其它低端应用到具有显示器、键盘或其它输入装置以及中央处理器的先进计算机产品。

这里采用的术语仅为描述特定实施例的目的，而不意味着限定本发明。这里使用的单数形式“一个”旨在也包括复数形式，除非上下文清楚地另有说明。还应当理解的是说明书中所用的词语“包括”和/或“包含”是指所述特征、整体、步骤、操作、元件和/或部件的存在，而不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或增加。

权利要求书中的所有手段或步骤加功能元件的对应结构、材料、作用及等同物，如果使用的话，是指包括与按着具体要求的其它要求元件相结合执行该功能的任何结构、材料或作用。已经呈现的本发明的描述是为了图示和说明的目的，而不意味着以公开的形式穷举或限定本发明。很多修改和变化对本领域的普通技术人员是显而易见的，而不脱离本发明的范围和精神。选择和描述的实施例是为了更好地说明本发明和实际应用的原理，并且能够使本领域的普通技术人员以外的人员理解本发明具有不同修改的各种实施方式，以适合于预期的特定使用。从而，尽管本发明已经以实施例的方式进行了描述，但是本领域的技术人员应当认识到，本发明可通过修改且在所附权利要求的精神和范围内实施。

Claims (25)

1.一种形成至少一个微机电系统的方法，包括：

形成下牺牲材料，该下牺牲材料用于形成下腔体；

形成将该下腔体连接到上腔体的腔体通孔，该腔体通孔形成有圆形或倒角边缘的俯视外形；以及

在该腔体通孔内及其上方形成上牺牲材料，该上牺牲材料具有基于该腔体通孔的外形的生成表面；并且

其中，该上腔体形成有顶盖，该顶盖具有不妨碍微机电系统梁的结构，包括：

在该上牺牲材料的该生成表面上沉积顶盖材料；以及

排出该上牺牲材料以形成该上腔体，从而该顶盖材料形成与该上牺牲材料的该生成表面保形的顶盖。

2.如权利要求1所述的方法，还包括形成具有圆形或倒角边缘的俯视外形的电通孔，其中该上牺牲材料形成在该电通孔内及其上方，并且该上牺牲材料的该生成表面基于该电通孔的外形。

3.如权利要求2所述的方法，其中该电通孔的至少一个形成为锥形，以在后续牺牲材料沉积工艺中减少接缝或空隙。

4.如权利要求1所述的方法，其中该顶盖中的至少一个排出孔形成为圆形或者近圆形，以最小化修剪该至少一个排出孔所需的后续材料量。

5.如权利要求1所述的方法，还包括：

采用非回归硅沉积工艺沉积该上牺牲材料，以形成上表面上包括锥形侧壁的外形；

在该上牺牲材料上方以及由该锥形侧壁形成的凹陷内沉积该顶盖材料；

图案化该顶盖中的至少一个排出孔；以及

通过至少一个开口排出或者剥去该上牺牲材料，从而该顶盖包括该牺牲材料的外形。

6.如权利要求5所述的方法，其中该非回归硅沉积工艺包括保形硅沉积工艺，该保形硅沉积工艺包括进行多个等离子体气相沉积硅沉积以及rf偏置晶片回蚀刻步骤，其中该非回归沉积工艺消除了该顶盖材料的回归悬挂结构。

7.如权利要求6所述的方法，还包括进行HF清洗，以在排出前去除该上牺牲材料上的天然氧化物且氢钝化该上牺牲材料的暴露表面。

8.如权利要求5所述的方法，其中该等离子体气相沉积硅沉积和rf偏置晶片回蚀刻步骤实现近似45度角的硅沉积外形。

9.如权利要求8所述的方法，其中该等离子体气相沉积硅沉积和回蚀刻步骤减少或消除了沉积的硅中因引入的形貌引起的接缝。

10.如权利要求1所述的方法，还包括在该上牺牲材料沉积之前通过该腔体通孔提供HF清洗，以去除该下牺牲材料上的天然氧化物。

11.一种形成至少一个微机电系统的方法，包括：

在衬底上的初始填充有第一层牺牲材料的下腔体中形成多个分离导线；

在该第一层牺牲材料上形成微机电系统梁；

在延伸到该下腔体的腔体通孔内沉积第二层牺牲材料，该第二层牺牲材料的沉积是非回归硅沉积工艺以在该腔体通孔上方实现非回归开口，其中该非回归硅沉积工艺包括具有多个等离子体气相沉积硅沉积和rf偏置晶片回蚀刻步骤的保形硅沉积工艺；

在该第二层牺牲材料上形成顶盖材料；以及

排出该第二层牺牲材料和该牺牲材料以形成该下腔体和上腔体，该上腔体包括由该顶盖材料形成的顶盖，该顶盖具有不妨碍该微机电系统梁的结构。

12.如权利要求11所述的方法，其中：

该第二层牺牲材料沉积在电通孔中；

该牺牲材料沉积在该电通孔内及其上方；并且

该非回归开口形成在该电通孔上方。

13.如权利要求12所述的方法，其中该第二层牺牲材料的沉积优化为保形地填充该上腔体内的该电通孔和该腔体通孔或者修剪为使该顶盖不形成铆钉状特征。

14.如权利要求11所述的方法，其中该非回归开口包括该第二层牺牲材料上的锥形侧壁外形。

15.如权利要求11所述的方法，其中该等离子体气相沉积硅沉积和rf偏置晶片回蚀刻步骤实现该第二层牺牲材料的上表面的近似45度角的硅沉积外形。

16.如权利要求11所述的方法，其中：

该非回归硅沉积工艺结合用于底部和侧壁沉积的较低腔室压力沉积，并且采用较高腔室压力蚀刻，其中将rf偏压施加给晶片，以最大化表面和拐角蚀刻；

该较低腔室压力沉积和较高腔室压力回蚀刻依次重复，直到该第二层牺牲材料实现所需的厚度；并且

该回蚀刻去除的该第二层牺牲层材料的厚度小于沉积的厚度。

17.如权利要求11所述的方法，还包括沉积初始非偏置硅层，以避免溅射暴露的拐角。

18.如权利要求11所述的方法，其中该第二层牺牲材料的沉积优化为避免铆钉形状。

19.如权利要求11所述的方法，其中该顶盖材料具有足够的厚度以避免顶盖在该排出期间或之后破裂。

20.如权利要求19所述的方法，其中该顶盖材料为每10,000μm²的腔体面积需要约1微米厚的氧化物材料。

21.一种形成微机电系统结构的方法，包括：

形成微机电系统腔体；以及

形成与顶盖结构具有足够间隙的微机电系统梁，使该微机电系统梁在释放时不会被固定。

22.一种结构，包括：

具有布线层的下腔室；

连接到该下腔室的上腔室；

微机电系统梁，悬挂在该上腔室和该下腔室之间；以及

包围该上腔室的顶盖结构，其具有不妨碍该微机电系统梁的结构，其中该顶盖结构具有与从该上腔室排出的牺牲材料保形的表面。

23.如权利要求22所述的结构，其中包括下述特征的至少一个：

该上腔室内的电通孔具有圆形或倒角外形的俯视外形；以及

连接该上腔室与该下腔室的腔体通孔具有圆形或倒角外形的俯视外形。

24.如权利要求22所述的结构，其中该顶盖结构的底表面包括角度小于90度的锥形侧壁外形。

25.一种在计算机辅助设计系统中产生微机电系统功能设计模型的方法，该方法包括：

产生具有圆形或倒角边缘的俯视外形的腔体通孔的功能表示，该腔体通孔将下腔体连接到上腔体；

产生该腔体通孔内及其上方的牺牲材料的功能表示，该牺牲材料具有基于电通孔和该腔体通孔的外形的生成表面；以及

产生具有顶盖且该顶盖具有不妨碍微机电系统梁的结构的该上腔体的功能表示，包括该牺牲材料的该生成表面上的顶盖材料，并且排出该牺牲材料，使顶盖结构形成与该牺牲材料的该生成表面保形的顶盖。

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