JP6247495B2 - 半導体装置、及びその製造方法 - Google Patents

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Description

本発明は、半導体装置に関する。特には、例えば、ミリ波帯からテラヘルツ帯まで（３０ＧＨｚ以上３０ＴＨｚ以下、以下同様な意味で用いる）の周波数領域内の周波数帯における半導体素子を用いた装置及びその製造方法に関する。
近年、ミリ波帯からテラヘルツ帯までの周波数帯域のうちの少なくとも一部の周波数成分を含む電磁波（以後、単にテラヘルツ波などとも呼ぶ）の発生・増幅・検出といった基本的な半導体素子の開発が盛んになっている。これは、テラヘルツ波が以下のような性質を有しており、産業に有用と考えられているからである。第一に、Ｘ線の様に非金属物質を透過する。第二に、生体分子や医薬品などに固有の吸収スペクトルがこの周波数帯に多数存在する。第三に、多くのイメージング用途に必要な空間分解能を有する。以上の特徴から、テラヘルツ波の応用分野として、物質内部の分光分析技術、Ｘ線に代わる安全な透視イメージング装置、生体分子や医薬品の解析技術などが考えられている。
このような周波数領域における基本的な半導体素子として、ミリ波帯からのアプローチとしての電子デバイスを考えるのが一つの方法である。その例として、電磁波発生用に負性抵抗素子、電磁波増幅用にヘテロ接合を用いたトランジスタ、電磁波検出用に整流素子といった基本的な半導体素子が知られている。
こうした半導体素子を用いた装置において、高周波側の性能を著しく低下させてしまう意図しない寄生リアクタンスや寄生抵抗の存在はひとつのボトルネックとなっている。その一つの要素が配線であり、素子までの配線における浮遊容量Csと、その直列抵抗Rsとによる寄生的な電気遅延は小さくなくてはならない。そのため、通常は、配線および素子レイアウトの微細化によって電気遅延を小さくする方法がとられていた。しかしながら、こうした方法にも限界があり、これまで、次のような方法が考えられている。
特許文献１は、マイクロ波、ミリ波用途のショットキーバリアダイオードを用いた装置において、比誘電率が２〜３程度のベンゾシクロブテン（ＢＣＢ）と呼ばれる低誘電率材料を使用した半導体装置を開示している。配線に寄生する浮遊容量Csが低く抑えられるため、電気的遅延（RsCs）を低減することができる構造となっている。また、特許文献２は、素子までの配線を中空に橋渡しし、中空部に比誘電率が１程度の空気（あるいは不活性ガスなど）を用いる半導体装置を開示している。こうした構造では、素子間レベルでの電気的接続が懸念されるものの、浮遊容量Csはさらに低く抑えることができる構造となっている。
特開２００９−１５２６１７号公報 特開昭６３−１２２１７９号公報
しかしながら、特許文献１では、低いとはいえ空気より比誘電率が大きい誘電体を使用するため、寄生容量の低減には限界があった。特許文献２では、中空配線の歩留まりなど工業的には機械的強度が不安定となり得る構造であった。
本発明の一側面としての半導体装置は、基板上に配置されており且つ二極を有する半導体素子と、前記二極のうちの一方の極に接する第１の導電性層と、前記二極のうちの他方の極に接しており、前記基板と前記半導体素子との間に配置されている第２の導電性層と、前記第１の導電性層と前記第２の導電性層との間に配置されている誘電体層と、を有する。前記第１の導電性層には、開口が形成されており、前記誘電体層には、前記開口とつながっている空隙が形成されており、前記空隙は、前記半導体素子から離れており、前記半導体素子の側面と前記誘電体層とは、接している。また、本発明の一側面としての半導体装置の製造方法は、前記第１の導電性層の前記開口からエッチングガスを導入することにより前記誘電体層を除去して、前記空隙を形成する形成工程を含む。
本発明によれば、ミリ波帯からテラヘルツ帯までの周波数領域などに対応する半導体装置において、寄生容量を低減しつつ機械的強度を安定化することができる。
実施形態１に係る半導体装置の構成を示す図。 実施形態１の変形例に係る半導体装置の構成を示す図。 実施形態２に係るショットキーバリアダイオードを用いた半導体装置の構成を示す図。 実施形態３に係る共鳴トンネルダイオードを用いた半導体装置の構成を示す図。 実施形態４に係るバイポーラヘテロ接合トランジスタを用いた半導体装置の構成を示す図。 実施例１に係るショットキーバリアダイオードを用いた半導体装置の構成を示す図。 実施例１の変形例に係る半導体装置の構成を示す図。 実施例２に係るショットキーバリアダイオードを用いた半導体装置の構成を示す図。
本発明では、基板上に配置された半導体素子の構造上、素子の一方の極につながる導電性配線（第１の導電性層）の下にもう一極（他方の極）ないしそれと同電位の部位（他方の極に接しており、基板と半導体素子との間に配置されている第２の導電性層）が出来てしまうことが多いことから、こうした半導体装置の寄生容量を低減しつつ機械的強度を安定化することを主眼においている。そして、この一部分のみの構造を改良しても、素子までの配線における浮遊容量Csと、その直列抵抗Rsとによる寄生的な電気遅延を効果的に低減することができる。本発明者らは、この配線（第１の導電性層）に開口を開け、上記導電性配線の下の部分をねらって空隙を設ければ寄生容量を低減させるとともに、導電性配線の開口が小さければ機械的強度も安定化できることに気が付いた。この様な構造は、導電性配線（第１の導電性層）の開口からエッチングガスを導入することにより誘電体層を除去して、空隙を形成する形成工程を含む製造方法により製造することができる。導電性配線（第１の導電性層）の開口を形成して誘電体層を露出する露出工程を更に有してもよい。導電性配線上及び導電性配線の外側の誘電体上にレジストを塗布し、レジストに開口を形成して導電性配線の外側の誘電体層を露出し、レジストの開口からエッチングガスを導入することにより誘電体層を除去して空隙を形成する工程を更に有してもよい。
以下、図を用いて本発明の実施形態を説明する。
（実施形態１）
実施形態１に係る半導体装置について、図１を用いて説明する。図１は本実施形態の半導体装置を示す模式図であり、図１（ａ）は上面図、図１（ｂ）は断面図を表す。本実施形態において、少なくとも二極を備えた基板上の半導体素子１０１は、ミリ波帯からテラヘルツ帯までの基本的な半導体素子で構成される。例えば、検出素子としてのショットキーバリアダイオード、プレーナドーブバリアダイオードなどの整流素子である。また、発生素子としての共鳴トンネルダイオード（ＲＴＤ）やエサキダイオード、ガンダイオードなどの負性抵抗素子、増幅素子であるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の３端子素子である。これらは電子デバイスであり、半導体素子１０１は電極を備える。１０２、１０３はそれぞれコレクタ、エミッタ等に対応し、通常は、荷電キャリアがドープされた導電性半導体で構成する。さらに、これらには金属等の配線が接続され、１０４はコレクタ極側の導電性配線、１０５はエミッタ極側の導電性配線となり、半導体素子１０１の電気特性を取りだすためにある。
本実施形態の半導体素子１０１は、縦型のレイアウトをとる。そこでエミッタ極１０３、１０５とコレクタ極１０２、１０４との間を絶縁するために、通常、これらの間には絶縁体１２つまり誘電体１２が配置される。誘電体直上に一極を有するこのような装置構成において、誘電体１２を介して両極の間をバイパスするような浮遊容量Csは必ず発生する。その主な部分は、半導体素子１０１の側壁付近でこれらが対向する部分であり、図１（ｂ）に示される、配線１０５と導電性のあるコレクタ１０２との間に相当する。配線１０５、コレクタ１０２は基板１１上の構造として半導体素子１０１と一体として加工されるため、例えば、ホトリソグラフィを用いて精度良く加工したとしても、その位置合わせ精度程度のオーバーラップ領域が存在する。図１（ｂ）においては、この部分を強調して描いている。いま、そのオーバーラップ領域を１０μｍ２、誘電体１２の比誘電率４程度（例えば、シリコン酸化膜の比誘電率）と仮定しても、配線１０５、コレクタ１０２間の距離が１００ｎｍであれば、Cs＝３．５ｆＦ程度の浮遊容量が最低存在することになる。これは、決して小さくはなく、Rs＝１０Ωの配線抵抗と仮定すると電気遅延Rs×Csは３５フェムト秒となる。これは一次フィルタとしてのカットオフ周波数に換算しても４．５ＴＨｚに相当し、これ以上の周波数において半導体素子１０１の電気特性は取り出せないということになる。さらに実際には配線１０４、１０５や半導体素子１０１のインダクタンス成分を伴ってフィルタを形成することもあり、その際のカットオフ周波数はさらに低い周波数となるため、ミリ波帯からテラヘルツ帯までの周波数領域では無視できない寄生容量と考えられる。
こうした寄生容量を低減するための構造が、図１（ｂ）における空隙１０７である。空隙１０７は、配線１０５、コレクタ１０２の間を含む誘電体１２の中に設けられ、実効的な比誘電率を効果的に落とすためにある。好ましくは、配線１０５からコレクタ１０２までを貫くように空隙１０７を形成できるとよい。本実施形態では、空隙１０７は２カ所あり、その間に残された誘電体１２で構成される支持部分１０８は直上の配線１０５を機械的に支える形となっており、機械的に安定である。空隙１０７は、配線の開口１０６とつながっており、開口１０６を窓開けしてから誘電体１２を除去して作製した結果、このような構造を取っている。配線１０５の幅よりも十分小さな開口１０６によって増える配線抵抗はほとんど無視することができる。例えば、幅５μｍ、厚さ１００ｎｍの典型的な金属に直径が１μｍの開口を１つ開けると仮定しても、配線抵抗の増加分は高々数ｍΩである。したがって、配線抵抗を比較的増大しにくい構造であり、実効誘電率を低減した分がほとんどそのまま電気遅延を低減するといった効果がある。構造にもよるが、実効誘電率は、もとの材料１２の比誘電率ε12と空隙１０７を満たす媒質の比誘電率の間の値をとる。したがって、媒質は比誘電率がほぼ１である空気か、不活性ガスなどがよい。また、本実施形態のように開口１０６よりも面積の大きな空隙１０７を設ければ、実効比誘電率を小さくすることができるため好ましい。本実施形態では、配線１０５を空隙１０７に対してオーバーハングさせている。空隙１０７の大きさは構造にもよるが、開口１０６の大きさよりも大きく、機械的強度の要請から１００μｍ以下であることが好ましい。もちろん、配線１０５は金属には限られず、ポリシリコン等を用いても同じ効果を達成することができる。空隙１０７は、あらかじめ設けた開口１０６からの誘電体１２の化学エッチング（あるいは化学性の要素の強いエッチング）を用いれば作製することができる。これは化学エッチングを用いるとサイドエッチが入りやすいため、空隙１０７を開口１０６より大きく加工できるからである。なお、本明細書において、「開口の大きさ」とは、基板１１の面内方向における開口の長さのことであり、具体的には、開口の端と端とを結ぶ線分のうち最長の線分の長さのことであると定義する。例えば、基板１１の面内方向における開口の断面が円形の場合には、「開口の大きさ」は開口径と等しい。また、同様に、「空隙の大きさ」とは、基板１１の面内方向における空隙の長さのことであり、具体的には、空隙の端と端とを結ぶ線分のうち最長の線分の長さのことであると定義する。例えば、基板１１の面内方向における空隙の断面が円形である場合には、「空隙の大きさ」は開口径と等しい。更に、本明細書において、「開口の面積」とは、基板１１の面内方向における開口の断面の面積のことであり、「空隙の面積」とは、基板１１の面内方向における空隙の断面のうち最大の面積のことであると定義する。
空隙１０７は２か所には限られない。本実施形態の変形例として空隙１０７を４か所設けてももちろんよい。例えば、図２のような構造である。図２（ａ）に描くように空隙１０７の大きさが開口１０６よりも大きく配線１０５の幅程度になると、誘電体の支持部１０８は孤立した誘電体ピラー１０８となる。したがって、図１の構造よりもさらに寄生容量が低減できる構造となっている。このように配線１０５の下の空隙１０７の領域が広がれば広がるほど寄生容量の低減にとってはよいが、機械的強度についても担保できるのが本実施形態の構造である。いま、配線１０５は半導体素子１０１、誘電体ピラー１０８、誘電体１２の３点で支持されており、いわゆる連続梁の構造となっている。構造力学の分野で知られるように、２点支持の単純梁より複数点支持の連続梁の方が構造的には安定である。そして等分布荷重の単純梁の公式より配線１０５の最大たわみ量は５ｗＬ４/３８４ＥＩであるから、３点目の誘電体ピラー１０８の位置を調整してＬを半分にするだけで最大たわみ量は１/１６と小さくなる。ここで、ｗは単位長さあたりの配線の自重、Ｌは空隙１０７上の配線の長さ、ＥＩは曲げ剛性：Ｅはヤング率、Ｉは断面２次モーメントである。誘電体ピラー１０８を任意の場所に設置できる本実施形態は、配線１０５の機械的変形を最小限に設計することが可能であり、従来の中空配線の構造よりも機械的強度が安定である。
配線１０４、１０５は、基板１１上の他の素子と相互接続されていてもよく、基板１１上における素子間レベルの電気接続は容易である。したがってミリ波帯からテラヘルツ帯までの周波数領域における半導体素子のウェハレベルの集積が容易になる。
（実施形態２）
実施形態２に係る半導体装置について、図３を用いて説明する。図３は本実施形態の半導体装置を示す模式図であり、図３（ａ）は上面図、図３（ｂ）は断面図を表す。本実施形態は第一の実施形態の変形例で、２０１は、ショットキーバリアダイオードを表す。基板２１側から高濃度キャリアドープ層２０２とこれよりはキャリアが少ない低濃度キャリアドープ層２０１を積層し、さらにショットキー金属２０３を積層することで２０３側の２０１中にバリア層が形成される。この際、２０２はカソード、２０３はアノードとなる。配線２０４、２０５は第一の実施形態と同様で、２０４はカソード極側の金属配線、２０５はアノード極側の金属配線となる。２２は誘電体、２０６は開口、２０７は空隙、２０８は誘電体の支持部である。
このようなショットキーバリアダイオードは、配線２０４、２０５の外側にアンテナ（不図示）等を伴えば、電磁波の検出装置となる。検出装置のイントリンシックな遅延は、２０１中のバリア層を飛行するキャリア（電子あるいは正孔）の遅延時間も含めた接合容量Cjと、除去できないダイオード内の直列抵抗Rsの積で定義される。ミリ波帯からテラヘルツ帯までの周波数領域においては、接合容量CjをｆＦオーダに減らすことは必須であり、ショットキーバリアダイオード２０１の接合面積は小さくするべきである。例えば、ショットキーバリアダイオード２０１の材料としてＳｉ系であれば１μｍ２かそれの以下のオーダとなる。比較的易動度の高いＧａＡｓなどＩＩＩ−Ｖ系であれば、１０μｍ２かそれの以下のオーダとなる。その結果、同等な精度の加工技術では、配線２０５と導電性のあるカソード２０２との間には数μｍ２相当程度のオーバーラップ領域が発生してしまう。こうした事情が背景で、ショットキーバリアダイオードを用いたミリ波帯からテラヘルツ帯までの周波数領域における検出装置には寄生的な浮遊容量Csが発生しまう。しかし、第一の実施形態で示したとおりの方法で、ショットキーバリアダイオード２０１の側壁付近の浮遊容量Csを低減することは可能である。本実施形態ではさらにビア２０９を設けて、配線２０５とカソード２０２との間の距離を広げている。ビア２０９の寄生インダクタンスが十分小さい範囲でビア２０９を高く設計すると電気遅延はさらに低減することができる。
（実施形態３）
実施形態３に係る半導体装置について、図４を用いて説明する。図４は本実施形態の半導体装置を示す模式図であり、図４（ａ）は上面図、図４（ｂ）は断面図を表す。本実施形態は第一の実施形態の変形例で、３０１は、共鳴トンネルダイオード（ＲＴＤ）構造を表す。例えばＩｎＰ基板３１を用い、同基板上に電子濃度の高いｎ＋ＩｎＧａＡｓ層３０２、ＩｎＧａＡｓ／ＩｎＡｌＡｓによる量子井戸／ポテンシャル障壁を繰り返した共鳴トンネル構造３０９、ｎ＋ＩｎＧａＡｓ層３０３を積層する。配線３０４、３０５は第一の実施形態と同様で、３０４はコレクタ極側の金属配線、３０５はエミッタ極側の金属配線となる。
共鳴トンネル構造層３０９はよく知られたように電流−電圧特性において微分負性抵抗を有し、配線３０４、３０５の外側に共振器を伴えば電磁波利得を供給して発振装置となる。第二の実施形態と同様に、発振装置のイントリンシックな遅延は、共鳴トンネル構造層３０９を飛行する電子の遅延時間も含めた接合容量Cjと、除去できないダイオード内の直列抵抗Rsの積で定義される。ミリ波帯からテラヘルツ帯までの周波数領域においては、接合容量CjをｆＦオーダに減らすことは必須であり、第二の実施形態同様の理由で配線３０５と導電性のあるカソード３０２との間には数μｍ２相当程度のオーバーラップ領域が発生する。このようなオーバーラップ領域のため、発振装置にも寄生的な浮遊容量Csが発生しまうが、第一の実施形態で示したとおりの方法で、ＲＴＤ３０１の側壁付近の浮遊容量Csを低減することは可能である。３２は誘電体、３０６は開口、３０７は空隙、３０８は誘電体の支持部である。
（実施形態４）
実施形態４に係る半導体装置について、図５を用いて説明する。図５は本実施形態の半導体装置を示す模式図であり、図５（ａ）は上面図、図５（ｂ）は断面図を表す。本実施形態は第一の実施形態の変形例で、４０１は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）構造を表す。例えばＩｎＰ基板４１を用い、同基板上にｎ型のＩｎＰサブコレクタ４０２とＩｎＰコレクタ、ｐ型のＩｎＧａＡｓベース４０９、ｎ型のＩｎＧａＡｓエミッタと、ｎ＋ＩｎＧａＡｓ層４０３を積層する。配線４０４、４０５は第一の実施形態と同様で、４０４はコレクタ極側の金属配線、４０５はエミッタ極側の金属配線となる。
このようなＨＢＴ４０１は配線４１０からベース４０９への小さな電流入力を行うと、エミッタ−サブコレクタ間に大きな電流が流れ、配線４０４、４０５からそれを取り出すことできるトランジスタ装置となる。第三の実施形態と同様に、トランジスタ装置のイントリンシックな遅延は、ベース層４０９を飛行する電子の遅延時間も含めたコレクタ−ベース間容量Cc-bと、除去できない直列抵抗Rsの積で定義される。ミリ波帯からテラヘルツ帯までの周波数領域では、コレクタ−ベース間容量Cc-bをｆＦオーダに減らすことは必須であり、第二の実施形態と同様の理由で配線４０５とサブコレクタ４０２との間には数μｍ２相当程度のオーバーラップ領域が発生する。同図では示さないが配線４１０とサブコレクタ４０２についても同様である。このようなオーバーラップ領域のため、トランジスタ装置にも寄生的な浮遊容量Csが発生しまうが、第一の実施形態で示したとおりの方法で、ＨＢＴ４０１の側壁付近の浮遊容量Csを低減することは可能である。４２は誘電体、４０６は開口、４０７は空隙、４０８は誘電体の支持部である。
上記の各実施形態によれば、半導体装置における寄生容量が懸念される導電性配線直下の部分をねらって空隙を設け、さらに空隙には比誘電率が１程度の空気（あるいは不活性ガスなど）を容易に充填できるため、誘電体の材料に制限されることなく寄生容量の低減が行えるようになる。導電性配線の機械的強度が損なわれないように空隙や配線の開口をあらかじめ設計できるため、同時に、工業的な機械的強度も安定させることができる。こうした半導体装置を用いれば、上述の周波数領域における半導体素子のウェハレベルの集積が容易になる。また、開口を十分に小さくすることでその直上にレイヤを設けることも可能になるため、多層配線、ウェハレベルの大規模集積化も可能になる。
さらに具体的な半導体装置については、以下の実施例において説明する。
（実施例１）
本実施例に係る半導体素子について、図６を用いて説明する。図６（ａ）は、本実施例に係る検出装置の一部を示す上面図、図６（ｂ）はその断面図を表すものである。図６（ｃ）は、アンテナを伴った検出装置全体を示す上面図である。本実施例は整流素子としてショットキーバリアダイオードを用いる検出装置を示すものである。本実施例において、基板５１は、Si基板を用いる。FZ法の引き上げにより、抵抗率は１kΩcmの高抵抗率品を用いている。キャリアとしては電子を採用し、高濃度キャリア層５０２のn型キャリア濃度は５×１０１９cm-３、厚さは４００nmである。低濃度キャリア層５０１のn型キャリア濃度は５×１０１７cm-３、厚さは１００nmである。低濃度キャリア層５０１はショットキー電極５０３と接触して、５０３側にショットキーバリアを形成する。オーミック電極５０４は、高濃度キャリア層５０２と接してオーミックとなる。本実施例では、電極材としてTi５０３、５０４を用いる。同じ材料でも、接する半導体の性質が異なればショットキーあるいはオーミック接触となる。Ti５０３、５０４の厚さは１００nmを用いるが、これに限ることはなく、これより薄くてもよいし厚くてもよい。こうして、本発明を適用できるショットキーバリアダイオードを構成する。
検出装置を構成するためには、半導体５０１、５０２の島５０９を形成する。島の大きさは、０．５THz以上３THz以下の周波数帯の電磁波の検出のために５０μｍ２程度かそれ以下とし、一辺を約７μｍに設計した。さらに、島５０９をシリコン窒化膜５２で埋め込み、ショットキー電極５０３、高さ１００nmのコンタクトホールを介して、Ti/Alなどの配線５０５と接続する。尚、ダイオード構造におけるイントリンシックなRsCjローパスフィルタのカットオフ周波数が約３THzとなるように、ショットキー電極５０３の直径は０．６μｍ、ショットキー電極５０３とオーミック電極５０４との間の距離を１μｍに設計した。配線５０５はそのままアンテナ５０５１につながる金属パターニングとなっているが、この部分の浮遊容量Csを低減するため、本実施例は開口５０６を設けてある。開口は直径０．３μｍであり、アンテナ５０５１までのTi/Al配線５０５の抵抗増加は十分に小さい。この開口５０６直下の窒化膜５２に開口５０６とつながった空隙５０７を設けるが、空隙５０７はダイオード構造に隣接する直径２μｍに設計した。したがって、空隙５０７直上の配線５０５は中空の構造になっているが、自重によるたわみ量は、２×１０−７ｎｍ以下と見積もられ、もちろん配線５０５と高濃度キャリア層５０２が接触する心配はない。空隙５０７にそのまま空気を充填した本実施例の構造の場合、低減できる浮遊容量差δCsはおよそ平行平板コンデンサの式（ε５２−１）ε０Ａ／ｔで考えてよく、δCs＝０．５ｆＦと見積もられた。ただし、ε０は真空の誘電率、Ａは配線５０５と高濃度キャリア層５０２が対向する空隙の部分の面積、ｔは配線５０５と高濃度キャリア層５０２の間の距離である。本実施例は１つの空隙５０７で寄生容量を０．５ｆＦ低減した結果を示しているが、もちろんこれに限ることはない。第一、第二の実施形態で示したように空隙を２つ以上設けたり、機械的強度が安定な範囲で空隙５０７の径を大きくして低減効果を大きくしてもよい。
集積アンテナの一例として、本実施例では対数周期アンテナを用いる（図６（ｃ））。アンテナ５０４１、５０５１は、それぞれ、外側までの半径が２５０μｍ、もっとも内側までの半径が１０μｍ、対数周期０．７の櫛歯の数が９本、櫛歯の角度が４５degに設計した。高周波全電磁界シミュレータHFSS v１２（ansoft社製）でこうした構造をシミュレーションしたところ、０．２から２．５THzまでの広帯域での電磁波検出が可能であることを確認した。こうしたダイオード構造と、被検出電磁波の電界成分をショットキー電極とオーミック電極の間に誘起するためのアンテナと、を備え、ショットキー電極とオーミック電極をアンテナの出力とする検出素子が構成される。その際、浮遊容量Csを低減すると、上述の周波数帯域におけるアンテナからダイオードまでのパワー伝送効率を効果的にする働きがあるため、本実施例の構造は集積アンテナを備えた検出装置として好ましい。
検出は、読み出し線５０４２、５０５２を介して例えば不図示の電流計測手段などによって検波電流を読み取る。このとき、不図示の電圧印加手段などによって読み出し線５０４２、５０５２にバイアス電圧を印加し、ダイオード素子の動作点電圧を設定してもよい。本実施例のダイオード素子の場合、０V付近にバイアスしておくと高感度である。最適なバイアス電圧はショットキー電極５０３の電極材などに依存し、本実施例の構造の場合、Tiのように比較的仕事関数の低い電極材では０V付近、PtやPdのように比較的仕事関数の高い電極材では０．３から０．５V付近の順バイアスが最適である。
本実施例の検出素子の作製は次のように行うことができる。まず、Si基板５１上にエピタキシャル層５０２、５０１を積層する。結晶成長にはCVD法、MBE法等が適用可能である。その後、プラズマCVD酸化膜を１００nm成膜する。プラズマ酸化膜成長後に、島５０９形成領域に該当する部位にレジストを残存ならしめるようにパターニングする。一般的な塗布、露光、現像工程を経て島５０９形成部位にレジストが形成された後、このレジストをマスクとして下地のプラズマ酸化膜をエッチング除去する。RIE（反応性イオンエッチングエッチング）装置等を適用し、CF４とO２の混合ガス等のエッチングガスを用いれば、容易に酸化膜を除去可能である。続いて、前述のレジストを有機溶剤で除去する。その後、パターニングされたプラズマ酸化膜をマスクとして高濃度キャリア層５０２と低濃度キャリア層５０１をエッチングする。エッチングは、SF６やCl2等のハロゲン系ガスを用いたドライエッチングを用いれば容易に実現可能である。この際、基板５１までエッチングが到達することが、隣接デバイスとの電気的絶縁を得るために好適である。その後、プラズマ酸化膜ハードマスクは緩衝フッ酸等への浸漬で除去される。島５０９のエッチング工程でプラズマ酸化膜をハードマスクとして用いる理由としては、次の点があげられる。レジストをマスクとしてエッチングするプロセスに対し、選択比を得ることが容易であること、及びレジストの成分が高濃度キャリア層５０２と低濃度キャリア層５０１にノックオンされることを低減する上で好適であることがあげられる。続いて、全く同様にして、プラズマ酸化膜成長後、低濃度キャリア層５０１形成領域に該当する部位にレジストをパターニングし、プラズマ酸化膜をマスクとして低濃度キャリア層５０１をエッチングする。
続いて、電極５０３、５０４を形成する部位が除去されるようにレジストをパターニングする。その後、電子ビーム蒸着を用いてTiを１００nm成膜する。その後、有機溶剤に浸漬して電極５０３、５０４の部位以外のTiを除去する所謂リフトオフ法で、電極５０３、５０４を形成する。電極形成工程で、リフトオフ法を用いるのは低濃度キャリア部位５０１に加工ダメージによる欠陥が導入されることを回避するためである。続いて、絶縁膜５２となるプラズマCVD窒化膜を成膜する。下地の島５０９や電極５０３、５０４の凹凸がプラズマ窒化膜に反映され、後述の対数周期アンテナのパターニング時にフォーカス深度不足等の影響が生じる可能性がある場合には、次の様にしてもよい。即ち、プラズマ窒化膜による埋設後にCMP（Chemical Mechanical Polishing：化学機械研磨）工程を用いて窒化膜を平坦化することも可能である。その後、電極５０３、５０４上を除去するようにレジストをパターニングし、スルーホールエッチングを行う。エッチングには前述のRIE等が、またガスについてはCF４等が適用可能である。レジスト除去後、Ti/Alをスパッタ法にてそれぞれ１０nm、２００nm連続成膜する。成膜後、対数周期アンテナ５０４１、５０５１を形成ならしめる様にレジストをパターンニングし、前記RIEや、よりプラズマ密度の高いECR（電子サイクロトロン共鳴）エッチング装置を用い、ハロゲン系ガスを適用してTi/Alの不要部分を除去する。
最後に、空隙５０７の製造法について述べる。まず、開口５０６を形成する部位が除去されるようにレジストパターンを形成する。続いて、レジストパターンをマスクとして、塩素ガスを用いたＩＣＰーＲＩＥ法により配線５０５のTi/Al（＝１０/２００nm）をエッチング除去して、直径０．３μｍの開口５０６を窓開けする。次に、前記レジストパターン及び配線５０５をマスクとして、開口部５０６に露出した絶縁膜５２のシリコン窒化膜（厚さ３００nm）を等方的にエッチングして空隙５０７と配線５０５の梁を形成する。ここで、等方性のエッチングとして、ダウンフロープラズマを用いたケミカルドライエッチングなどのガスエッチングを用いれば、反応種の拡散やスティッキングの問題が回避されるので、より広い領域に空隙５０７を歩留まり良く形成することが可能となる。この際、CF４とO２の混合ガスにH２やH２Oを少量添加したガスを用いれば、窒化膜と高濃度キャリア層５０２のシリコンとの選択比が得られ好適である。最後にレジストマスクをアッシング除去することで本素子は完成する。
また、本実施例の変形例として開口５０６が比較的小さな場合、配線５０５上に新規レイヤを積層することができる。例えば、図７（ａ）のような構造である。スパッタ又はプラズマCVDによって絶縁膜５１１を成膜する場合、成膜厚さ（レイヤ厚さ）が開口５０６の直径より大きい場合、空隙５０７にはほとんど絶縁膜を堆積させることなく配線５０５上に絶縁膜５１１を積層することができる。こうした理由で、本実施形態の開口５０６の大きさは直径１μｍ以下が好ましい。絶縁膜５１１は、スパッタ酸化膜、プラズマ酸化膜、スパッタ窒化膜、又はプラズマ窒化膜が好ましい。したがって、絶縁膜５１１の上には素子間レベルでの電気的接続のための配線５１２も配置することも可能である。こうした半導体装置を用いれば、上述の周波数領域における半導体素子のウェハレベルの集積はさらに容易になる。
さらに、検出素子を複数個アレイ状に配置することで、複数の検出素子が夫々検出する被検出電磁波の電界の検出結果に基づいて電界分布の画像を形成する画像形成部を備えた画像形成装置を構成することが可能である。例えば、図７（ｂ）のような構造である。本例では、各画素にはマイクロレンズアレイ５１３を用いており、各画素の検出信号は配線５１２によって取り出すことができる。その際、機械的に安定した検出素子の集合体であるアレイの歩留まりも優れることが期待できる。各画素における寄生容量のバラつきは非常に小さくなるため、これを補正するための画像補正も軽微なレベルで済み、画像形成装置としても好ましい。
（実施例２）
異なる製造法を用いた第一の実施例の変形例を、図８を用いて説明する。図８（ａ）は、本実施例に係る検出装置の一部を示す上面図、図８（ｂ）はその断面図を表すものである。本実施例において、第一の実施例と異なるのは、配線５０５の直下にはない空隙５１７も併せて設けている点である。配線の開口５０６とつながった空隙５０７に限られない位置にも空隙５１７を設けることで、配線５０５のエッジ５１４の付近に集中する電気力線に起因する寄生容量も低減することができる。そのためには、図８（ａ）における、配線５０５の外側の位置５１５を中心にレジストパターニングの開口５１６を用意して空隙５１７を形成する。これに伴って、本実施例の製造法には、第一の実施例とは異なる方法を用いる。
まず、基板５１上における、島５０９等の誘電体５２埋め込みまでは、第一の実施例と同じ製造法を用いる。その後、配線５０５の形成において、開口５０６の部位を除去されるようにレジストをパターニングする。アンテナ５０４１、５０５１は第一の実施例と同様に形成ならしめる様にレジストをパターンニングし、ハロゲン系ガスを適用してTi/Alの不要部分を除去する。形成した直径０．３μｍの開口５０６は、本実施例の場合、配線５０５上に一箇所である。続いて、直径０．２μｍの開口５１６をレジストパターニングする。本実施例の場合、配線の開口５０６上に一箇所、配線のエッジ５１４の外側に２箇所である。ここで、レジスト開口部５１６に露出した絶縁膜５２のシリコン窒化膜を等方的にエッチングして空隙５０７、５１７と配線５０５の梁を形成する。レジスト除去を行うため、レジスト開口５１６は最終的には構造からは無くなるが、空隙５１７の中心はレジスト開口の中心５１５と一致するため、こうした製造法を経て作製された構造であることがわかる。このような半導体装置を用いれば、さらに寄生容量を低減された半導体装置を提供することができる。
以上の実施形態、実施例に依れば、ミリ波帯からテラヘルツ帯までの周波数領域に対応する半導体装置において、寄生容量を低減しつつ機械的強度を安定化することができる。
１１・・・基板、１２・・・誘電体、１０１・・・半導体素子、１０２、１０３・・・半導体素子の一極、１０５・・・導電性配線、１０６・・・開口、１０７・・・空隙

Claims (14)

  1. 基板上に配置されており且つ二極を有する半導体素子と、
    前記二極のうち一方の極に接する第１の導電性層と、
    前記二極のうち他方の極に接しており、前記基板と前記半導体素子との間に配置されている第２の導電性層と、
    前記第１の導電性層と前記第２の導電性層との間に配置されている誘電体層と、
    を有し、
    前記第１の導電性層には、開口が形成されており、
    前記誘電体層には、前記開口とつながっている空隙が形成されており、
    前記空隙は、前記半導体素子から離れており、前記半導体素子の側面と前記誘電体層とは、接している、
    ことを特徴とする半導体装置。
  2. 前記空隙の面積が、前記開口の面積よりも大きい、
    請求項１に記載の半導体装置。
  3. 前記空隙の大きさが、前記開口の大きさより大きい、
    請求項１に記載の半導体装置。
  4. 前記第１の導電性層は、前記空隙に対してオーバーハングしている、
    請求項１から３の何れか１項に記載の半導体装置。
  5. 前記第１の導電性層上に配置されているレイヤを更に備え、
    前記開口の直径が、前記レイヤの厚さより小さい、
    請求項１から４の何れか１項に記載の半導体装置。
  6. 前記開口の大きさが、１μｍ以下である、
    請求項１から５の何れか１項に記載の半導体装置。
  7. 前記第１の導電性層は、エミッタ層と、エミッタ極側の導電性配線層と、を有し、
    前記第２の導電性層は、コレクタ層と、コレクタ極側の導電性配線層と、を有する、
    請求項１から６の何れか１項に記載の半導体装置。
  8. 前記半導体素子は、ショットキーバリアダイオードを含む、
    請求項１から７の何れか１項に記載の半導体装置。
  9. 前記半導体素子は、共鳴トンネルダイオードを含む、
    請求項１から７の何れか１項に記載の半導体装置。
  10. 前記半導体素子は、ヘテロ接合バイポーラトランジスタを含む、
    請求項１から７の何れか１項に記載の半導体装置。
  11. アレイ状に配置されている複数の検出素子と、
    前記複数の検出素子の検出結果に基づいて電界分布の画像を形成する画像形成部と、
    を有し、
    前記複数の検出素子のそれぞれは、請求項１から８の何れか１項に記載の半導体装置を含む、
    ことを特徴とする画像形成装置。
  12. 請求項１から１０の何れか１項に記載の半導体装置の製造方法であって、
    前記第１の導電性層の前記開口からエッチングガスを導入することにより前記誘電体層を除去して、前記空隙を形成する形成工程を含む、
    ことを特徴とする半導体装置の製造方法。
  13. 前記第１の導電性層の前記開口を形成して前記誘電体層を露出する露出工程を更に有する、
    請求項１２に記載の半導体装置の製造方法。
  14. 前記第１の導電性層上及び前記第１の導電性層の外側の前記誘電体層上にレジストを塗布する塗布工程と、
    前記レジストに開口を形成して前記第１の導電性層の外側の前記誘電体層を露出する工程と、
    前記レジストの前記開口からエッチングガスを導入することにより前記誘電体層を除去して、前記空隙を形成する工程と、
    を更に有する、
    ことを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
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