TWI549899B - 平坦微機電系統(mems)結構、其形成方法及減小平坦mems結構之矽層變異之方法 - Google Patents

Description

平坦微機電系統(MEMS)結構、其形成方法及減小平坦MEMS結構之矽層變異之方法 相關申請案之交叉引用

本申請案主張申請於2010年6月25日之臨時申請案第61/358,621號之優先權，該臨時申請案之內容以引用之方式全部併入本文。

本發明係關於半導體結構及製造方法，且更特定言之，本發明係關於平坦空腔的微機電系統(Micro-Electro-Mechanical System;MEMS)結構、製造與設計結構之方法。

積體電路中使用之積體電路開關可由固態結構(例如，電晶體)或被動線(MEMS)形成。因為MEMS開關幾乎理想的絕緣性及MEMS開關在10 GHz及更高頻率下之低插入損耗(亦即，電阻)，所以通常使用MEMS開關。該幾乎理想的絕緣性為無線電應用之關鍵要求，在該等無線電應用中，MEMS開關用於功率放大器(power amplifier;PA)之模式切換。MEMS開關可用於各種應用中，主要為類比及混合訊號應用。一個此實例為行動電話晶片，該等行動電話晶片含有為各個廣播模式調諧之功率放大器(PA)及電路。晶片上之積體開關將使PA連接至適當的電路，使得不需要每一模式一個PA。

視特定應用及工程準則而定，MEMS結構可具有許多不同形式。舉例而言，MEMS可由懸臂梁結構之形式實現。在懸臂結構中，藉由施加致動電壓將懸臂(一個末端固定的懸掛電極)拉向固定電極。藉由靜電力將懸掛電極拉至固定電極所需要之電壓稱為吸附電壓(pull-in voltage)，該吸附電壓取決於若干參數，該若干參數包括懸掛電極之長度、懸掛電極與固定電極之間的空間或間隙及懸掛電極之彈簧常數，懸掛電極之該彈簧常數為材料及該等材料之厚度的函數。或者，MEMS梁可為橋式結構，其中兩個末端均為固定的。

可使用一些不同工具以一些方式來製造MEMS。大體而言，然而，使用方法及工具來形成具有微米級尺寸之小結構，其中開關尺寸近似為5微米厚、100微米寬及200微米長。此外，已自積體電路(integrated circuit;IC)技術採用了用以製造MEMS之方法(亦即，技術)中之許多方法。舉例而言，幾乎所有MEMS係構建在晶圓上，且幾乎所有MEMS係實現於在晶圓之頂部上藉由光微影製程經圖案化之材料之薄膜中。特定而言，MEMS之製造使用三個基本構建區塊：(i)在基板上沈積材料之薄膜，(ii)藉由光微影成像在膜之頂部塗覆圖案化遮罩，及(iii)選擇性地將薄膜蝕刻至遮罩。

舉例而言，在MEMS懸臂式開關中，通常使用一系列習知光微影製程、蝕刻製程及沈積製程來製造固定電極及懸掛電極。在一個實例中，在形成懸掛電極之後，在MEMS結構之下沈積一層犧牲材料(例如，由Microchem,Inc.製造之旋塗聚合物PMGI)以形成空腔，且在MEMS結構之上沈積一層犧牲材料以形成空腔。在MEMS之上的空腔係用以支撐蓋(例如，SiN圓頂)之形成，以密封MEMS結構。然而，此舉引起若干缺點。舉例而言，眾所周知，使用諸如PMGI之旋塗聚合物形成之MEMS空腔為不平坦的。然而，不平坦的MEMS空腔帶來包括(例如)聚焦可變性之微影深度及由介電質破裂造成之封裝可靠性之問題。另外，使用旋塗聚合物形成之MEMS空腔需要以低溫處理，以避免回焊或損壞聚合物；且聚合物可將有機(亦即，含碳的)殘留物留在開孔後空腔中。

因此，此項技術中需要克服上文描述之缺點及限制。

在本發明之第一態樣中，一種方法包含以下步驟：使用反向鑲嵌製程形成至少一個微機電系統(MEMS)空腔，該至少一個微機電系統空腔具有平坦表面。

在本發明之另一態樣中，一種形成平坦MEMS結構之方法包含以下步驟：在基板上形成配線圖案。該方法進一步包含以下步驟：在該等配線圖案上形成矽層。該方法進一步包含以下步驟：在該矽層上形成氧化物層。該方法進一步包含以下步驟：執行反向鑲嵌製程，使得該氧化物層之邊緣與該矽層重疊。該方法進一步包含以下步驟：平坦化該氧化物層及該矽層。該方法進一步包含以下步驟：在該平坦化氧化物層及該平坦化矽層上形成額外層，該等額外層包括電極及第二矽層，該等電極及該第二矽層經由通孔接觸該矽層。該方法進一步包含以下步驟：在該等額外層中之一層中提供排氣孔，以曝露第二矽層。該方法進一步包含以下步驟：蝕刻出該矽層及該第二矽層，以至少形成下平坦空腔。

在本發明之又一態樣中，一種平坦MEMS結構包含：一下空腔，該下空腔具有平坦上表面；一上空腔，該上空腔具有平坦上表面；一通孔，該通孔將該上空腔連接至該下空腔；複數個電極，該等電極形成於該上空腔及該下空腔中，該等電極充當該MEMS結構之梁；一線，該線形成於該下空腔中；以及一蓋層，該蓋層覆蓋排氣孔，該排氣孔係用以形成該上空腔及該下空腔。

在本發明之另一態樣中，一種減小用於MEMS結構之矽層中之凹陷部之方法包含以下步驟：決定形成於該矽層上的線之間的間隔。該方法進一步包含以下步驟：蝕刻氧化物層達預定量，以便最小化該矽層之可變性。

在本發明之又一態樣中，本發明提供一種用於設計、製造或測試積體電路之設計結構，該設計結構係有形地實施於機器可讀取儲存媒體中。該設計結構包含本發明之結構。在進一步實施例中，編碼於機器可讀取資料儲存媒體上之硬體描述語言(hardware description language;HDL)設計結構包含元件，當在電腦輔助設計系統中處理該等元件時產生MEMS之機器可執行表示法，該MEMS包含本發明之結構。在進一步實施例中，提供一種電腦輔助設計系統中之方法，以產生MEMS之功能設計模型。該方法包含以下步驟：產生MEMS之結構元件之功能表示法。

本發明係關於半導體結構及製造方法，且更特定言之，本發明係關於平坦空腔的(例如，平的或平坦的表面)微機電系統(MEMS)結構、製造與設計結構之方法。有利地，形成該等結構之該等方法減少MEMS結構上之總應力，且該等方法減少MEMS裝置之材料可變性。在實施例中，該等平坦(例如，平的或平坦的表面)MEMS裝置之結構與形成方法使用犧牲層來形成鄰接於MEMS梁之空腔。在進一步實施例中，使用反向鑲嵌製程以形成平坦(例如，平的或平坦的表面)結構來形成雙層MEMS空腔。本發明之MEMS結構在其他裝置中可以用作例如單線或雙線梁接觸開關、雙線梁電容器開關或單雙線梁氣隙電感器。

第1圖圖示根據本發明之態樣之開始結構與相關處理步驟。在接下來的若干組段落中揭示之結構為MEMS電容器開關，然而該等方法與結構亦適用於其他MEMS開關(諸如歐姆接觸開關)、MEMS加速度計諸如此類，該等歐姆接觸開關將不使用MEMS電容器介電質。該結構包括(例如)基板10。在實施例中，基板10可為裝置之任何層。在實施例中，基板10為矽晶圓，該矽晶圓塗佈有二氧化矽或熟習此項技術者已知的其他絕緣體材料。在基板10內提供互連件12。互連件12可為(例如)鎢或銅短柱，該鎢或銅短柱形成於以習知方式形成之通孔中。舉例而言，可使用熟習此項技術者已知的用於形成短柱之任何習知微影、蝕刻及沈積製程(諸如，鑲嵌)來形成互連件12。互連件12可接觸其他配線層、互補金氧半導體(complementary metal oxide semiconductor;CMOS)電晶體或如此項技術中已知的其他主動元件、被動元件等。

在第2圖中，使用習知沈積及圖案化製程在基板10上形成配線層以形成多個線14。舉例而言，可在基板上將配線層沈積至約0.05微米至4微米之深度；然而本發明亦涵蓋其他尺寸。在實施例中，配線層14係沈積至0.25微米之深度。此後，圖案化此配線層以形成線(下電極)14，該些線14具有介於線之間的配線間隔(間隙)14a。在實施例中，由線14之高度對於配線間隔14a之比率來決定配線間隔縱橫比(aspect ratio)，如參閱第25圖更詳細地論述，該配線間隔縱橫比可影響材料可變性(例如，形貌)。舉例而言，1:20之低縱橫比可由具有1000 nm間隔14a之50 nm高的線14形成；而1:1之高縱橫比可由具有500 nm間隔之500 nm高的線形成。此等縱橫比值僅供參考，且如本文將論述的，犧牲膜18(第3圖)之保形性決定需要如何的配線間隔縱橫比。

線14中之至少一個線與互連件12接觸(直接電性接觸)。在實施例中，線14可由鋁或諸如AlCu、AlSi或AlCuSi之鋁合金形成；然而本發明亦涵蓋其他配線材料。舉例而言，在其他的配線材料中，線14亦可為耐火金屬，諸如，Ti、TiN、Ta、TaN及W或AlCu。在實施例中，線14可摻雜有Si(例如，1%)，以防止金屬(例如，Al)與上空腔層材料(例如，矽)反應。在實施例中，線之鋁部分可摻雜有Cu(例如，0.5%)，以增加線之電子遷移電阻。在實施例中，線可由純耐火金屬(諸如TiN、W、Ta等)形成。

線14之表面形態係由原子表面粗糙度及金屬突起(metal hillock)之存在來決定。金屬突起為金屬中之凸塊，通常為約10nm至1000nm寬及10nm至1000nm高。對於下方及上方包覆於TiN中之鋁配線(例如，下方包覆有10/20nm Ti/TiN且上方包覆有30nm TiN之200nm AlCu)而言，典型金屬突起可為50nm寬及100nm高。對於線14塗佈有介電質且線14用作較低電容器極板之MEMS電容器而言，因為由MEMS梁形成之上電容器極板無法緊密接觸由線14形成之下電容器極板，突起之存在或高值的原子表面粗糙度減小電容密度。

可使用原子力顯微鏡(atomic force microscope；AFM)或光學剖線儀(optical profiler)及用於量測及量化突起之寬度及高度之現存若干已知方法來量測表面粗糙度。在實施例中，藉由使用AFM量測通常在1平方微米與10,000平方微米之間的線區域之最小高度至最大高度來量化突起，且藉由計算有或沒有突起之區域中的均方根(root mean square;RMS)粗糙度來量化表面粗糙度。在一個實施例中，表面粗糙度為沒有可見突起之2 μm²區域之RMS粗糙度。

表1概括使用AFM量測之各種線材料之金屬突起及表面粗糙度資料。均方根(RMS)粗糙度係在近似2 μm²區域中沒有可見金屬突起之區域中量測的。最大峰對谷突起值係在近似10,000 μm²區域中量測的。純耐火金屬線選項具有最低粗糙度及突起但是具有最高電阻。帶有AlCu之線具有比起純耐火金屬線低得多的電阻但是高得多的粗糙度及突起。在圖案化之前或之後，在AlCu下方及上方添加充分的Ti且以350℃至450℃使晶圓退火充分的時間以形成TiAl₃矽化物(亦即，以400℃退火1小時)，顯著地減小突起最小高度至最大高度，同時因減少的鋁量而稍微增加RMS表面粗糙度。在示例性實施例中，在圖案化之後退火線14，且蝕刻線14以減少TiAl₃引起的金屬蝕刻問題。較薄的Ti(例如，在AlCu下方及上方為5 nm)對突起之減少具有最小影響或無影響；而10 nm與15 nm之Ti顯著地減少突起且10 nm與15 nm之Ti為等效的。當Ti與鋁反應形成TiAl₃時，鋁(例如，AlCu)厚度以近似3:1方式減少，亦即，對於每10 nm之Ti而言，消耗30 nm之鋁，以形成TiAl₃；且為了總是在線中留下一些未反應的AlCu，在Ti厚度包含AlCu下方及上方之層的情況下，此Ti:AlCu厚度比率需要小於1:3。此狀況意謂，對於慮及Ti及AlCu沈積態厚度可變性之最佳突起減少及線電阻而言，沈積態Ti厚度範圍應大於沈積態AlCu厚度之5%且小於沈積態AlCu厚度之25%。

金屬突起形成亦可由線之佈局引起。舉例而言，比起使用槽'S'(第26b圖及第26c圖)或孔'H'(第26d圖)來分解為窄線之佈局，整塊佈局(第26a圖)將傾向於具有較大數量之金屬突起及較高突起。

更特定而言，第26a圖-第26d圖圖示具有整塊(第26a圖)、帶槽"S"(第26b圖及第26c圖)及帶孔"H"(第26d圖)佈局之MEMS電容器極板之俯視圖佈局。帶孔(第26d圖)佈局"H"可使用菱形(所示的)、八邊形、圓形、橢圓形、正方形、加號形或所有由元件符號"H"表示之自佈局切割之任何形狀。帶槽及帶孔佈局兩者係設計以最小化突起形成且不因移除金屬而顯著地增加有效線電阻或減小電容器極板區域。若使用帶槽佈局"S"(第26b圖)，則通常最小化槽寬，以便並不減小電容器極板區域或增加有效線電阻。舉例而言，可使用1 μm之槽寬且置放在6 μm間距上之槽；或此等值之類似比率(亦即，0.4 μm槽寬及2.4 μm間距)。對於第26d圖中之帶孔版本而言，由孔移除之金屬量將保持在約20%或更少，以便實質上不增加有效線電阻或減少電容。舉例而言，可使用佔總線區域20%之1 μm²區域孔。

藉由開槽或打孔線所移除之金屬量亦由形成突起之傾向來決定。舉例而言，耐火金屬對形成突起不敏感，且可能不需要開槽或打孔該等耐火金屬。當線厚度增加且覆蓋耐火金屬(亦即，TiAl₃/TiN、TiN等)厚度減小時，在鋁或鋁合金中形成突起之傾向增加。對於較高的線(例如，≧1 μm)而言，需要藉由開槽或打孔移除之金屬量可較高；其中對於較矮的線(例如，<0.2 μm)而言，需要藉由開槽或打孔移除之金屬量可較低。間距係定義為重複的線寬+間隔。對於具有1 μm間隔之5 μm間距而言，線寬將為4 μm。

對於實施例而言，槽之間的線寬將為4 μm，且自線之豎直末端至線形狀之邊緣的間隔將亦為4 μm。使用槽之末端為閉合狀態(第26b圖中所示)之槽演算法之佈局，因增加的局部區域或其他幾何形狀引起之效應，而在槽之末端遭受突起形成。此狀況圖示於第26e圖中，第26e圖圖示具有介於槽之間及槽與線形狀之末端之間兩者的等間隔A1之閉合槽佈局。為減少或消除在此位置中形成突起之傾向，可將槽之豎直末端與線形狀之末端之間的間隔減小至小於帶槽線寬，如第26f圖中所示，第26f圖圖示線寬A1及至線邊緣或槽邊緣之槽間隔A2及A3，A2及A3均小於A1。此狀況適用於正交槽(亦即，槽以垂直的90度角度之方式終止)及成角度槽(亦即，槽以45度或另一角度終止)，如第26圖中所示。由開槽線引起之另一潛在問題在於，在後續矽沈積中於未加蓋槽上形成三相點。當槽或孔沒有加蓋(如第26c圖中所示或第26d圖之上部分所示)時，後續矽沈積可在未加蓋槽之末端上形成三相點(在第26c圖中標記為'TP')，從而產生矽表面中之缺陷，該缺陷可傳播至後續配線層或其他層。為避免此缺陷，如第26b圖中所示，可(視需要)加蓋於或閉合帶槽末端。類似三相點缺陷可發生在帶孔設計時，再者，此狀況可隨著閉合該孔而消除。開放孔及閉合孔係圖示於第26d圖之上部分及下部分中。

視配線之圖案化而定，在如下文描述之稍後處理步驟期間，空隙或接縫可形成於線之間的間隔之間及之上的犧牲材料(例如，矽)中。接縫為下層線或其他形貌之間的間隙中之矽中的區域，該其他形貌係產生作為矽沈積外型之副產物。此等接縫可含有雜質(諸如，氧氣)，且該等接縫可因氧化矽之存在或由化學機械研磨(chemical mechanical polishing;CMP)、濕式化學法、反應性離子蝕刻(Reactive ion etch;RIE)或其他下游製程造成之接縫裂開而引起後續問題。亦即，若間隔對於線14之高度之縱橫比為高，則在後續沈積製程期間空隙或接縫可形成於上層中。此等空隙或接縫可影響材料(例如，矽)之形貌，尤其若在後續處理步驟期間存在研磨不足或過度研磨時；或若在後續膜之沈積期間空隙氧化時。或者，若將鑲嵌製程或反向鑲嵌製程使用於配線層14，則表面將為實質上平坦的，且後續層將不會對形成空隙敏感。在線將被沈積並被圖案化的情況下，反向鑲嵌製程為繼之以介電質沈積及平坦化步驟之製程，使得曝露線表面，但是在線之間存在平坦介電質。

在第3圖中，絕緣體層(介電質層)16係形成於多個線14及基板10之曝露部分上。在實施例中，絕緣體層16為沈積至約80 nm之氧化物；然而本發明亦涵蓋其他尺寸。第11圖中所示的下MEMS電容器絕緣體層16及後續上MEMS電容器絕緣體層34之組合厚度決定MEMS電容器之崩潰電壓及時間相依介電崩潰(time dependent dielectric breakdown)性質。對於50V下之MEMS操作而言，崩潰電壓需要為大於50V(通常大於100V)，以確保高MEMS電容器可靠性。對於50V MEMS操作而言，160nm之組合MEMS電容器絕緣體厚度足以非常可靠。若MEMS電容器正被製造，則才需要絕緣體層16，絕緣體層16將形成下電容器極板介電質。絕緣體層16亦充當線14中之金屬(例如，鋁)與後續材料18(亦即，矽)之間的障壁。矽與鋁將反應以形成金屬間化合物，該金屬間化合物難以移除，且若形成該金屬間化合物，則可藉由阻擋梁在致動期間免於完全塌陷來阻擋MEMS梁啟動。可由堅固的絕緣體層16防止此金屬間化合物之形成。應注意，需要以與鋁配線相容之溫度(例如，在約420℃下且較佳地在約400℃下)來沈積絕緣體層16，此舉防止使用諸如低壓化學氣相沈積(low pressure chemical vapor deposition；LPCVD)SiO₂之高度保形介電質，該高度保形介電質係以遠高於約420℃之溫度沈積的。用於絕緣體層16之沈積選擇包括以下當中之一或多個方法：電漿增強化學氣相沈積(plasma-enhanced chemical vapor deposition；PECVD)、次常壓化學氣相沈積(sub-atmospheric chemical vapor deposition；SACVD)、常壓化學氣相沈積(atmospheric pressure chemical vapor deposition；APCVD)、高密度電 漿化學氣相沈積(high density plasma chemical vapor deposition；HDPCVD)、物理氣相沈積(physical vapor deposition；PVD)或原子層沈積(atomic layer deposition；ALD)。將參閱第27a圖-第27c圖更詳細地論述此層。

在絕緣體層16上沈積一層犧牲空腔材料18；或若不存在絕緣體層16，則在層14上沈積該層犧牲空腔材料18。該犧牲空腔材料18諸如矽、鎢、鉭、鍺或隨後可使用例如XeF₂氣體選擇性地移除至絕緣體層16或若沒有絕緣體層16則移除至線14之任何材料。在實施例中，將矽用於層18。可使用以與配線14相容之溫度(例如，<420℃)操作之任何習知電漿氣相沈積(plasma vapor deposition；PVD)、PECVD、快速升溫化學氣相沈積(rapid thermal chemical vapor deposition；RTCVD)或LPCVD來沈積層18。在實施例中，將層18沈積至約0.1微米至10微米之高度，該高度由MEMS間隙要求來決定，且使用習知微影及反應性離子蝕刻(RIE)步驟來圖案化該層。一個實例將使用約2.3微米之矽厚度。

用於矽之常見的RIE蝕刻氣體為SF₆，其中SF₆為使用諸如CF₄、氮氣或氬氣之其他氣體所稀釋的。如上文所述，用以沈積矽層18之矽沈積製程可在線之間及線之邊緣處產生接縫。若此等接縫氧化或在該等接縫中具有其他雜質，則該等接縫在矽層18蝕刻步驟期間或在最終矽空腔開孔蝕刻期間是難以蝕刻的。為避免在矽層18蝕刻之後於晶圓上留下氧化接縫，可使用氬氣稀釋與射 頻(radio frequency；RF)偏壓功率之組合，該射頻偏壓功率施加至晶圓以同時濺射並RIE蝕刻表面。空隙20可因層18之不良階梯覆蓋率或保形性而形成於線14之間的間隔14a上方。空隙20之寬度、與基板10之間隔及與矽層18之表面之間隔係由線14之縱橫比、矽沈積之保形性及絕緣體層16之形狀所決定。

第27a圖-第27c圖圖示線14上方之若干絕緣體層16形狀。第27a圖中所示之線14係繪製為在上TiN/TiAl₃層14'下方具有AlCu之底切。此底切經常發生在金屬RIE處理期間，且若存在該底切，則該底切增加獲得一或多個絕緣體層16之良好線14側壁覆蓋率之困難。第27a圖圖示使用保形製程(例如，LPCVD、APCVD或SACVD)之絕緣體層16之形成。此等保形沈積製程在頂表面16A、側表面16B及底表面16C上提供幾乎均勻的絕緣體厚度。當以與基於鋁或銅之配線相容之溫度操作此等保形沈積製程時(例如，420℃下)，該等保形沈積製程可具有不良電容器介電性質，例如，高漏電流、低電壓崩潰，或不良時間相依介電崩潰(time dependent dielectric breakdown；TDDB)可靠性。此外型在空隙20中提供臺階構造300。第27b圖圖示使用PECVD或PVD之絕緣體層16之構造。此外型在空隙20中提供「麵包狀」或「雙錐形」的外型構造305。儘管此等「麵包狀」膜並非保形的，但是該等「麵包狀」膜可具有由於該等「麵包狀」膜之電漿沈積造成之極佳電容器介電性質。 為減少或消除空隙20，希望具有如第27c圖中所示的錐形外型，該錐形外型改良層16階梯覆蓋率且減少或消除空隙20。

在層18表面上，凹陷部19(參見例如第8圖或第9a圖)可形成於線14之間的空隙或接縫20上方。空隙20及凹陷部19因線14之間的間隔而形成，且該等空隙及該等凹陷部可變化，視層18之高度及線14之間隔及/或高度而定。此等凹陷部19可在後續處理(諸如，化學機械處理)期間加深，如下文參閱第8圖所述。此等凹陷部19及接縫可在諸如曝露於濕空氣、氧化周圍光阻劑帶或電漿氧化沈積之後續處理期間氧化，且此等氧化的矽區域在最終矽開孔或移除步驟期間將不會被移除。若此狀況發生，則在MEMS梁下方之此等氧化的矽殘留物可阻擋MEMS梁接觸下電極(線)14，從而導致不良致動(參見例如第33圖中之元件19a)。使絕緣體層16外型成錐形(第27c圖)便藉由消除空隙及凹陷部來減少或消除此效應，如藉由改良矽沈積間隙填充來消除空隙一般。可藉由沉積一高密度電漿CVD氧化物作為絕緣體層16之部分或全部來使外型成錐形(第27c圖)。或者，一絕緣體沈積及一或多個濺射回蝕以及一或多個後續絕緣體沈積可產生絕緣體層16之相同錐形外型。或者，如下文所述，可修改矽沈積，以藉由在PVD矽沈積腔室中原位濺射矽膜來使矽外型成45度錐形。

線14上方之絕緣體層16亦作為阻擋線14材料與層(空腔材料)18之反應、合金化或相互擴散。舉例而言，若線14含有鋁，則鋁可與矽反應形成鋁的矽化物，該鋁的矽化物在後續層18(犧牲層)開孔或移除步驟期間難以移除或不可能移除。此鋁的矽化物形成可發生在上線轉角中，例如，因為絕緣體層16具有逆行沈積輪廊(第27b圖)或在上線轉角中具有少覆蓋率(第27c圖)，從而導致鋁曝露於層18沈積。儘管可藉由增加絕緣體層之厚度來減少或消除此問題，但是由於使用線14作為底部極板形成之MEMS電容器之電容之相關減少，增加厚度並不總是可能的。另外，線表面或轉角缺陷(未圖示)可阻擋絕緣體層16免於完全塗佈鋁。此鋁-矽反應可產生突出的鋁的矽化物觸鬚狀特徵，該等特徵可阻擋或部分阻擋MEMS梁致動。為防止此層16與層18反應，可沈積保形氧化障壁，諸如ALD Al₂O₃(氧化鋁)、ALD Ta₂O₅(五氧化二鉭)或ALD Al₂O₃與ALD Ta₂O₅之組合。在一個示例性實施例中，層16由80 nm之HDPCVD氧化物繼之以15 nm之ALD氧化鋁組成。ALD膜具有極緩慢的沈積速率，且儘管該等ALD膜可單獨用作MEMS電容器介電質，但是此舉可因長沈積時間及高製造成本而不切實際。一個ALD氧化鋁膜具有每分鐘1 nm之沈積速率，此狀況意謂，沈積80 nm膜將花費80分鐘。因此，使用快速沈積SiO₂與緩慢沈積氧化鋁之組合為最佳的。應注意，可將ALD氧化鋁或類似膜用在80 nm之氧化物下方；且亦可將該ALD氧化鋁或類似膜用在上MEMS電極38下方，以阻擋矽與上MEMS電極反應。

在第3a圖中，根據本發明之態樣圖示形成介電質釘子16a(例如，氧化物釘子)之任選處理步驟。在此任選步驟中，可在形成沈積絕緣體層16之前形成氧化物釘子16a。舉例而言，氧化物釘子16a可為沈積的PECVD SiO₂膜，該沈積的PECVD SiO₂膜係使用習知微影及蝕刻製程圖案化來蝕刻在線14上的。在此選擇下，可首先圖案化並蝕刻氧化物釘子16a，接下來為線14圖案化及蝕刻；或可首先圖案化並蝕刻線14，接下來為氧化物釘子16a沈積及蝕刻。因為在氧化物釘子16a之蝕刻期間並沒有蝕刻線14之間的氧化物，所以在線14圖案化及蝕刻之前圖案化並蝕刻氧化物釘子16a便避免增加14a引入至絕緣體層16沈積之縱橫比。另外，若在圖案化並蝕刻線14之後圖案化且蝕刻氧化物釘子16a，則用以蝕刻氧化物釘子16a之基於全氟化碳之RIE化學亦可蝕刻線14之頂部TiN層，從而產生降級的表面及降級的MEMS電容器電良率或可靠度。當將氧化物釘子16a置放於遠離MEMS電容器或接觸頭之區域中之MEMS致動器上方時，該氧化物釘子在MEMS操作期間形成保護層，此舉可防止MEMS梁中之導體以電氣方式發弧(arcing)至MEMS梁不需要緊密接觸下電極之區域中的下致動器電極。由於較佳製程在圖案化及蝕刻線14之前圖案化並蝕刻氧化物釘子，因此希望避免使線14之間的間隔14a交叉氧化物釘子。在形成氧化物釘子16a之後，如上文所述，可形成絕緣體層16及層18。

作為任選處理步驟，可使用(例如)化學機械研磨(CMP)來平坦化層18，此後，視需要，可在研磨後的層18上沈積額外材料(矽)，以在下矽MEMS空腔之表面上提供無縫的矽層。應注意，將在任何CMP步驟之後執行習知CMP及後續清潔製程(諸如，刷洗清潔、稀氫氟酸(dilute hydrofluoric acid;DHF)、緩衝氫氟酸(buffered hydrofluoric acid;BHF)、低溫清潔等)，以移除形成於矽表面上之天然氧化物。舉例而言，參閱第4a圖，使用習知沈積製程(諸如，PVD)在絕緣體層16上沈積層18。如第4a圖中所示，可在層18中、在線14之間形成空隙20，其中凹陷部19形成於空隙20上方。如第4b圖中所示，使用(例如)CMP製程來平坦化層18。在第4c圖中，在平坦化之層18上沈積第二層材料22，例如，矽。在第4d圖中，使用習知微影及反應性離子蝕刻(RIE)步驟來圖案化矽層18及矽層22(該等矽層現在形成單一層(下文稱為層18))。此矽沈積、CMP及第二沈積製程消除矽表面中之凹陷部19，消除氧化接縫20之可能性，且部分或完全平坦化由於引入線14及線間隔14a形貌造成之矽表面上之形貌。

一組示例性厚度將為，250 nm高的線14、線14之間的500 nm的間隔14a、2微米的初始矽18沈積厚度、線14上方之400 nm的矽CMP移除以平坦化線14上方之250 nm的臺階，及22厚的後續矽沈積，該後續矽沈積夠厚，足以在第5圖-第8圖中所示之後續反向氧化物平坦化製程期間有部分剩餘在晶圓上。在一個示例性實施例中，自線14上方區域移除200 nm之矽，且實質上移除線之間的間隔14a中之小於50 nm之矽，此舉部分平坦化線14及間隔14a上方之區域。

如此項技術中已知的，通常執行矽CMP，以形成深溝槽動態隨機存取記憶體(Dynamic Random Access Memory;DRAM)電容器。使用此類型之矽CMP，CMP製程係最佳化，以最大化晶圓表面上之襯墊絕緣體(例如，SiO₂或氧化物)膜之選擇率。亦即，最大化矽CMP速率且最小化氧化物CMP速率，使得矽對於氧化物之選擇率為50:1。此類型之矽CMP製程對於使用CVD沈積之矽膜為最佳的，但是該類型之矽CMP製程對於使用PVD沈積之矽膜可引起問題。使用習知選擇性矽CMP製程來研磨之PVD矽膜可具有與PVD矽膜中缺陷相關之問題，該等問題可使局部研磨速率減小。此等PVD矽缺陷可使選擇性矽CMP製程在經研磨的矽表面上留下研磨不足點缺陷，該等PVD矽缺陷可能是由經氧化的矽、其他雜質或矽顆粒結構引起的。

為了在矽CMP期間避免此等點缺陷，可使用較低選擇性或非選擇性矽研磨製程，例如，使用SiO₂研磨化學及製程來代替矽CMP研磨化學及製程。使用較低選擇性的矽研磨製程便消除此等經研磨後的點表面缺陷。選擇性矽研磨之一個實例為使用具有足以溶解矽之高酸鹼值(亦即，ph>12)的二氧化矽磨料之鹼性介質(諸如，氫氧化四甲基銨(Tetramethyl ammonium hydroxide;TMAH)，該鹼性介質具有50:1之矽：SiO₂選擇率；非選擇性矽研磨之一個實例為使用二氧化矽磨料之具有酸鹼值<12的鹼性介質(諸如，KOH)，該酸鹼值太低而不能溶解矽。此非選擇性矽CMP製程將具有小於50:1之矽：SiO₂選擇率，且在一個示例性實施例中，該矽：SiO₂選擇率將在2:1至1:2之範圍內。

為了避免研磨至空隙20中，希望第一矽沈積之厚度足以掩埋表面下方之空隙。矽對光線之光波長不透光。若用以圖案化矽之後續微影製程使用光波長，則矽CMP製程將不應完全平坦化使用配線層形貌之對準結構或使用鑲嵌層12之部分填充的對準結構。若後續微影製程使用紅外光或可偵測矽下方之特徵的其他方法，則不需要此等預防工作。

甚至在室溫下，薄的天然氧化物(例如，SiO₂)形成於曝露於空氣或氧氣之任何矽表面上。當在後續處理期間蝕刻或開孔矽時，此天然氧化物之存在可阻擋蝕刻或開孔，或該天然氧化物之存在可作為少許單層SiO₂膜剩餘在晶圓上。為避免此狀況，應藉由使矽曝露於蒸汽、電漿或液體氫氟酸(hydrofluoric acid;HF)來使矽表面氫鈍化，或應在沈積第二矽層22之前立即執行預清潔，而使晶圓不曝露於空氣或氧氣，該預清潔使用(例如)rf偏壓氬氣濺射預清潔。

參閱第5圖，在層18上沈積絕緣體材料(例如，氧化物)24。氧化物沈積可為例如習知保形沈積製程，將氧化物層24沈積至約大致與矽18高度相同之深度，例如，對於2.3微米厚的層18而言，氧化物層24深度約2.3 μm。舉例而言，如此項技術中已知，沈積製程可為使用四乙氧矽烷(Tetraethoxysilane;TEOS)或矽烷作為矽源且使用氧氣或N₂O作為氧源沈積之400℃ PECVD氧化物。若有意使氧化物層24厚度比矽層18之高度為薄，則第8圖中所示之後續氧化物CMP製程將過度研磨並平坦化矽層18之表面。相反地，若有意使氧化物層24厚度比矽層18之高度為厚，則第8圖中所示之後續氧化物CMP製程將使矽層18之表面研磨不足且使該矽層之表面掩埋在氧化物表面下方。兩種製程選擇可為合意的，視與平坦化來自配線層14之氧化物層24或矽18表面形貌對比，最小化矽表面18過度研磨的重要性而定。在一個示例性實施例中，矽層18為約2.3微米，氧化物層24為約2.1微米，且第7圖中所示之任選氧化回蝕步驟以全部氧化物移除為目標，亦即，>2.1微米。此狀況導致後續氧化物研磨製程進一步平坦化矽層18。

在第6圖中，根據本發明之態樣執行任選反向蝕刻(反向鑲嵌製程)。更特定而言，在氧化物層24上沈積抗蝕劑(resist)26，且圖案化該抗蝕劑以形成開口28，其中抗蝕劑邊緣26a與下層18之邊緣重疊。亦即，抗蝕劑26將稍微遮蔽下層18。此重疊需要為大於0的，且該重疊可為例如3微米，且最小化該重疊以減少在後續CMP製程期間欲平坦化之氧化物層24。若該重疊為負，則後續RIE蝕刻將蝕刻至氧化物層24之下部中，從而產生鄰接於矽層18之深溝槽，此狀況可引起諸如來自深溝槽內之後續配線層之殘留金屬的問題，從而導致在後續層處電線短路，且應避免此狀況。如圖所示，開口為經圖案化的層18之相反影像。

如第7圖中所示，使用習知RIE製程來蝕刻氧化物材料24。在實施例中，如第7圖中所示，此蝕刻製程產生「圖框」30，該「圖框」30環繞下層18。若將氧化物材料24向下完全蝕刻至層18之表面，則將最小化遠離層18之區域中之氧化物過度研磨。此舉可為合意的，以最小化層18之過度研磨，以減少該層之厚度容限；且以消除在MEMS電容器或接觸區域中之矽上留下殘留氧化物之可能性。或者，可在層18上方留下一些氧化物，如第7圖中所示。

在第8圖中，將氧化物材料24平坦化例如為與下層18平齊的(例如，幾乎平的或平坦的表面)。在實施例中，此製程將亦平坦化下層矽層18，此舉將有利地在後續處理步驟中產生平坦空腔結構(例如，具有平的或平坦的表面)。平坦化製程可為例如CMP製程。意外地且如參閱第25圖更詳細地論述的，氧化物CMP可最小化下層18之可變性；例如，視配線間隔而定，氧化物材料24之研磨可最小化線14之間的凹陷部(例如，在形成於線14之間的間隔14a上的)。

第25圖圖示關於矽凹陷部深度與第8圖中所示之層18之表面之氧化物研磨的若干形貌圖表(亦即，原子力顯微鏡資料)。此等圖表涉及例如在第8圖中所示之氧化物層24之研磨。在此實例中，層18中之凹陷部19(參見例如第3圖及第8圖)可為250 nm(0.25 μm)高，該高度為線14之厚度。

第25圖之圖表圖示在0.5 μm、0.8 μm及5.5 μm之不同配線間隔14a的情況下氧化物層24之30秒、60秒及90秒之CMP。此等圖表圖示線14之配線間隔14a之不可預期的重要性，以便最小化層18之形貌可變性。舉例而言，分別與60秒之氧化物之CMP的5 nm凹陷部深度及90秒之氧化物之CMP的10 nm凹陷部深度相比，0.5 μm之槽(間隔)且30秒之氧化物之CMP展示層18中之2 nm凹陷部深度。又，分別與60秒之氧化物之CMP的2 nm凹陷部深度及90秒之氧化物之CMP的8 nm凹陷部深度相比，在30秒之氧化物之CMP的情況下之0.8 μm之槽展示層18之30 nm凹陷部深度。另外，分別與60秒之CMP的40 nm凹陷部深度及90秒之CMP的10 nm凹陷部深度相比，在30秒之氧化物之CMP的情況下之5.5 μm之槽展示170 nm凹陷部深度。此等結果並非所期望的，因為期望增加的氧化物之CMP時間將展示層18之形貌之最佳化，亦即，凹陷部深度之減少。層18中之此等凹陷部將在MEMS梁下方複製，從而產生MEMS梁下側形貌。另外，將由沈積氧化物與凹陷部下方的潛在氧化接縫所組成之MEMS梁下側形貌可能不良地黏著至MEMS梁，並且生成物在MEMS操作期間成片剝落。此成片剝落可引起災難式MEMS電容器良率或可靠度降級，由於在MEMS梁下方或上方之MEMS空腔中存在成片剝落氧化物。

因此，用於MEMS結構之減少凹陷部深度或矽層之可變性之方法包括：決定形成於矽層上的線之間的間隔。方法進一步包括：蝕刻氧化物層達預定量，以便最小化矽層之可變性。對於各個間隔而言，蝕刻預定量之時間將產生最佳結構，例如，減少矽層中之任何可變性。層18上方的凹陷部可為開孔或釋放後MEMS梁下方之殘留氧化物之源，該等凹陷部由於由層14中的間隙14a引起之下層形貌而形成於矽中之接縫或空隙上方。舉例而言，可使用含有氧化電漿之PECVD製程且視需要在約350℃或400℃下沈積氧化物層24或氧化物層34，從而導致凹陷部或接縫之氧化。此氧化凹陷部或接縫CC(如第33圖中所示)可剩餘在矽開孔後MEMS梁之下側上，從而在MEMS梁下方產生形貌，該形貌可部分阻擋MEMS梁接觸下電容器電極(線)14，或在MEMS梁致動或操作期間瓦解或跌落，從而導致MEMS電容器之介電質損壞。在第4b圖、第4c圖及第4d圖中描述之任選實施例消除此問題，其中層18經研磨且覆蓋有第二矽層22。

作為第9a圖中所示之任選步驟，與第5圖中所示之2.3 μm相比，可將氧化物材料24沈積至約3.3 μm之厚度。對於此實施例而言，氧化蝕刻深度類似於第7圖中所描述之深度，但是該氧化蝕刻深度將為大致為1 μm更深且將需要曝露下層矽層18之表面。凹陷部19例如可形成於層18中所示之介於線14之間的空隙20之上方。如第9a圖中所示，厚氧化物材料24係沈積在層18之側上，經圖案化並經蝕刻，且使用CMP來研磨該厚氧化物材料。在第9b圖中，矽層32例如係沈積在厚氧化物材料24及層18上。如先前提及的，在沈積第9c圖中所示之後續矽層32之前，在層18之表面上應避免天然的(或任何)氧化物。

在第9c圖中，使用習知製程(例如，CMP)來平坦化矽層32(及部分氧化物材料24)，該平坦化可消除或最小化凹陷部。在實施例中，此製程將有利地在後續處理步驟中產生平坦空腔結構(例如，平的或平坦的表面)。此等附加步驟(亦即，矽沈積、CMP、沈積(第4a圖-第4c圖；第9a圖-第9c圖)及反向鑲嵌氧化物CMP過度研磨(第6圖-第8圖)或非反向鑲嵌氧化物CMP過度研磨(第5圖及第8圖))決定微觀與巨觀MEMS梁形貌。以下參閱第25圖進一步論述由矽空隙上方之凹陷部造成之微觀MEMS梁形貌。

不合意的巨觀形貌之一實例為第9d圖及第9e圖中所示之彎曲的矽表面18a及矽表面18b。第9d圖圖示由非最佳化平坦化造成之矽表面曲率18a，且更特定而言該圖圖示不合意的巨觀形貌之一實例。在下犧牲空腔材料18中之此巨觀形貌凸面18a或凹面18b曲率可造成釋放的MEMS梁‘凍結’曲率及不良MEMS致動，亦即，可使MEMS梁圍繞犧牲空腔材料18彎曲，從而產生高的梁釋放後曲率及不良MEMS梁致動或接觸區域。可由曲率半徑ROC來定義矽表面之曲率。小於1 cm之矽ROC為合意的，且ROC值大於5 cm將由於減少的MEMS電容器表面接觸區域及兩個MEMS電容器極板之間的較大間距而導致MEMS電容器電容之近似50%減少。

在第10a圖中，自第8圖或第9c圖之結構開始，任選溝槽33可形成於矽層18中，在配線14上方。為確保均勻地蝕刻矽，在矽蝕刻之前，可在抗蝕劑圖案化晶圓上執行任選氧化物RIE製程。另外，在有或沒有任選氧化物RIE製程的情況下，在蝕刻矽之前，可執行使用晶圓上之光阻劑之HF清潔，以氫鈍化矽表面。在實施例中，將溝槽33形成為進入2微米高的層18(例如，犧牲空腔材料18)中約0.3 μm之深度；然而本發明涵蓋其他尺寸，視設計參數而定，且更特定言之，視層18之高度而定。

正如第3a圖中所述之氧化物釘子16a，此等鑲嵌氧化物釘子或溝槽33之目的在於，在MEMS梁與下線層14之間置放介電質緩衝器，以防止在MEMS操作期間由MEMS梁中之線與線14之緊密接近造成的電弧。當將高直流(direct current;dc)電壓(亦即，5-100 V)應用於(例如)線14中之MEMS致動器時，弧可發生。為避免電弧之潛在性，可移除緊密接觸溝槽33之底部之後續MEMS梁金屬層，如第10b圖及第10c圖中所示。氧化物釘子33a使後續MEMS梁金屬層38自設計中除去，而氧化物釘子33b使金屬層38留在設計中。

後續金屬層38係用以形成MEMS梁下電極，可圖案化該後續金屬層38以覆蓋氧化物釘子33或以使該氧化物釘子未經覆蓋。若氧化物釘子未經覆蓋，則減少介於致動器極板之間的弧或其他介電質損壞之可能性；若氧化物釘子被覆蓋(亦即，金屬向下延伸至氧化物釘子33中)，則可減少氧化物釘子減少致動器弧或介電質損壞之有效性。若氧化物釘子33並未由金屬層38覆蓋，且由於選擇的製程方法而存在向下進入該釘子之臺階，則可能存在沿氧化物釘子之側壁留下的薄金屬間隔片。由於此金屬間隔片並不接觸電極38，因此該金屬間隔片並不重要。

可使用幾乎90度或圓形底部轉角之氧化物釘子。為使釘子底部成圓形，在基於氬氣-SF₆之矽蝕刻製程期間可減少或消除晶圓上的rf偏壓功率，且可減少氬氣流，若後續MEMS梁金屬38出現在釘子上方，則希望使釘子底部成圓形。可在反向空腔平坦化製程之前或之後圖案化並蝕刻氧化物釘子33。若在反向空腔平坦化製程之後進行氧化物釘子33之圖案化及蝕刻，則僅由矽蝕刻深度可變性而非由反向空腔氧化物CMP平坦化步驟來控制氧化物釘子33的深度可變性。或者，若在反向空腔氧化物平坦化氧化物沈積步驟之前進行氧化物釘子33之圖案化及蝕刻，則氧化物釘子33將具有由CMP移除可變性造成之高度可變性之增加成分，但是氧化物釘子33將被充填或部分充填平坦化氧化物，若氧化物釘子被金屬覆蓋，則此狀況將增加後續金屬層38與致動器金屬層14之間的間距或間隔。

在第11圖中，在第10a圖之結構上執行上電容器介電質或氧化物沈積。更特定而言，在此沈積步驟中，可將氧化物材料34沈積至約80 nm之高度；然而如先前所述，本發明涵蓋其他尺寸。當致動MEMS梁時，MEMS電容器介電質包含介電質層16及介電質層34，該等介電質層由MEMS電容器電極之表面粗糙度及突起造成之小間隙所分離。可在氧化物材料24及氧化物材料34中將錐形通孔36形成至下層線14'。可使用熟習此項技術者已知的習知微影、蝕刻及清潔製程來形成錐形通孔36。應注意，不使錐形通孔過度氧化下層TiN、TiAl₃或AlCu表面，該過度氧化可產生高的通孔電阻。視需要，可在低溫(亦即，100℃)下執行後通孔RIE光阻劑剝離，以最小化氧化作用。或者，如此項技術中已知，可製造鑲嵌鎢短柱通孔。使用錐形通孔36便減少矽表面之CMP曝露，從而產生較少的矽18厚度可變性，避免研磨或損壞上MEMS電容器絕緣體34及形成深凹陷部之較低可能性。由於矽層18厚度決定MEMS裝置之吸附電壓，故最小化該矽層厚度可變性為合意的。應注意，應在矽空腔區域之外使用錐形通孔36，因為若該錐形通孔係置放在矽空腔內，則用以製造該錐形通孔之氧化蝕刻將被矽層18阻擋。若用於線38之後續金屬沈積製程具有不良保形性或側壁覆蓋率，則錐形通孔36之縱橫比需要為低的，例如，0.5：1。對於2微米厚的絕緣體24而言，可使用4微米寬的錐形通孔36。或者，若使用保形鋁製程(亦即，熱回焊PVD或CVD製程)，則一較高縱橫比可用於錐形通孔36。

在第12圖中，電極38之線係在氧化物材料34上形成且圖案化，且將該線沈積在通孔36內，以接觸下層線14'。雖然亦可將電極38沈積在溝槽33中；然而，出於說明性目的，電極並未圖示於第12圖之溝槽33中(然而在後續圖式中，電極38係圖示為形成於溝槽中)。在實施例中，電極38可為例如AlCu；然而本發明亦涵蓋其他材料。在實施例中，例如在其他材料中，電極38可為TiN或W、Ru、Pt、Ir。此電極及其他電極及/或線之厚度可變化，視特定設計參數而定。舉例而言，可使用分別為10nm、480nm、10nm及32nm厚度之Ti/AlCu/Ti/TiN層，在400℃退火之後，該等層將在AlCu下方及上方形成TiAl₃。為最小化任何突起，在實施例中，如先前所述，一任選Ti層可由與Al直接接觸之方式沈積且/或形成。在此狀況下，應將突起抑制在線(電 極)38之下表面上，與上表面相對。或者，可由貴金屬(諸如，金)、或耐火金屬(諸如W或Ta)形成電極38；或可在沒有Ti-AlCu介面(例如，Ti/TiN/AlCu/TiN)的情況下形成該電極。

在第13圖中，以保形方式在電極38上沈積絕緣體材料40。在實施例中，絕緣體材料40為使用任何上述方法沈積之氧化物，該沈積氧化物係沈積至約0.5μm至5μm之高度，視梁彈簧常數及氧化物對於金屬厚度比率要求而定。在一個示例性實施例中，絕緣體材料為400℃PECVD 2μm氧化物，且該絕緣體材料具有得以良好控制的殘餘應力及厚度。在實施例中，在絕緣體材料40中形成錐形通孔42，以由與先前形成之通孔36類似之方式來曝露下層的電極38之部分。或者，可製造鎢短柱通孔，以降級由絕緣體層40之可變的CMP侵蝕造成之層40之厚度可變性為代價。絕緣體層40厚度或殘餘應力之變化性產生整體MEMS梁之彈簧常數及應力梯度可變性，此舉可負面影響梁曲率及彎曲。

如第14圖中所示，在絕緣體層40上形成並圖案化上電極44，且在通孔42內將該上電極沈積至接觸下電極38。在實施例中，上電極44係由與下電極38相同之材料形成；在一個示例性實施例中，上電極44及下電極38由Ti/AlCu/Ti/TiN組成。對於鎢短柱通孔而言，先前技術教示，應將最高TiN層留在通孔蝕刻後之線上。對於與此等MEMS結構一起使用之錐形通孔而言，希望在 沈積電極38及電極44金屬(亦即，Ti/AlCu/Ti/TiN)之前藉由使用TiN RIE化學來蝕刻TiN層、使用氬氣濺射來濺射TiN層或氬氣濺射與TiN RIE化學兩者之組合來完全移除TiN層，以消除通孔電阻巔峰(high flyer)之潛在性。在實施例中，電極38及電極44之金屬量應為相同或實質上相同的，以便平衡裝置之總量及應力，從而沒有在MEMS結構之梁上置放過度的應力。金屬量係由金屬厚度與佈局兩者決定。若將相等佈局使用於電極38及電極44，則若該等電極之厚度相同，則該等電極將具有相同量。若將帶槽或帶孔佈局使用於下電極38，則將需要使上電極變薄，以匹配金屬量。在實施例中，可使下電極或上電極44之厚度增加或減少，以有意將應力梯度置放至梁中，此舉可使梁在釋放後向上或向下偏轉；或者改變由變化的溫度引起之梁彎曲，如下文所述。先前論述假定，電極38及電極44係由單個、相等金屬膜組成。實務上，如上文所述，電極係由多層金屬組成，各層金屬具有不同熱膨脹係數(thermal expansion coefficient；CTE)及其他機械性質，且若改變佈局或厚度，則幾乎不可能精確匹配該多層金屬之機械性質。若電極38及電極44之AlCu部分比耐火及其他金屬組分厚得多，則可由AlCu膜之CTE及其他機械性質將CTE及其他機械性質近似至一階。

或者，若上電極44與下電極38之佈局不對稱或不同，則可使具有較低圖案因素(亦即，較少金屬)之電極之厚度變厚，以平衡金屬量。第28圖中圖示不對稱上電極及下電極之一個實例。在此表示法中，存在自下MEMS電極200移除之菱形(或其他圖案化形狀)狀形狀，該等形狀經置放以減少金屬突起形成之可能性。因為下MEMS電極200之區域小於上MEMS電極210之區域，所以若電極200與電極210之金屬厚度相等，則各個電極中之金屬之量將為不平衡的。平衡下電極與上電極之金屬量對於懸臂MEMS梁及橋式MEMS梁均為重要的，因為梁金屬(例如，鋁)之熱膨脹係數(CTE)遠大於SiO₂之熱膨脹係數。

在實施例中，可部分平衡具有不同區域之MEMS電極。舉例而言，若下MEMS梁電極比上MEMS梁電極少80%的區域，則可使下電極增厚10%，以部分重新平衡兩個電極中之金屬量。有意使兩個MEMS電極中之金屬量失衡可造成釋放或開孔後MEMS梁彎曲，此舉使梁向上或向下彎曲至合意的位置；或該有意使兩個MEMS電極中之金屬量失衡在操作使用溫度(例如，-55℃至125℃)或封裝式晶片操作溫度之任何正常範圍之上可最小化MEMS梁彎曲，如下文所述。當MEMS梁向上或向下彎曲時，MEMS空腔致動間隙增加或減少；且當MEMS梁隨著變化的溫度而膨脹或收縮時，梁之曲率可變化，該梁之曲率可減小接觸區域並減少電容。在操作晶片溫度之上最小化MEMS梁彎曲為合意的，因為致動電壓與MEMS空腔間隙成反比。

當開孔的MEMS梁運動因為蓋鉚釘(lid rivet)AA或因為該蓋係結合至蓋BB(參見第31圖)而受蓋束縛時，MEMS梁將不會如期望的般致動且將為部分或完全不作用的。第16圖中所示之後退蓋氧化物外型在通孔42及通孔48之轉角中具有最大後退範圍。為減少此後退範圍，如第32圖中所示，可使在MEMS空腔42及MEMS空腔48轉角內之通孔成圓形或倒角形，此舉減少蓋氧化物將釘住MEMS梁之可能性。第30e圖圖示具有上矽空腔之錐形側壁外型之非後退矽沈積。可例如藉由在矽沈積期間較佳地以原位方式(亦即，在相同腔室中)或非原位方式(亦即，在沈積腔室與回蝕腔室之間轉移)執行多個PVD矽沈積及rf偏壓晶圓回蝕步驟以達成近似45度角度之矽沈積外型來獲得此保形矽沈積製程。一旦達成45度角度，例如，在0.3 μm高的特徵上之0.3 μm之淨沈積(第3圖)之後或在極其深的特徵上之約1 μm之淨沈積(第16圖)之後，在不太頻繁的回蝕步驟的情況下，沈積之平衡便可由正常、不偏、矽膜或較厚不偏矽膜之組合組成，可能需要該等回蝕步驟，以消除由下層形貌造成之矽中之氧化接縫。此等矽沈積/回蝕製程之目標在於，消除後退懸垂結構且亦減少或消除由引入形貌造成之沈積矽中之接縫(第35a圖)(此狀況與第35b圖相比，第35b圖圖示MEMS結構之轉角之氧化物接縫。)。此非後退PVD矽沈積製程針對底部及側壁沈積而結合下腔室壓力沈積，且該非後退PVD矽沈積製程使用較高腔室壓力蝕刻，其中將rf偏壓施加至晶圓，以最大化頂表面及轉角蝕刻。依順序重複低壓沈積及高壓回蝕之此等步驟，直至達成所要的厚度為止。在一個示例性實施例中，較低壓力沈積(例如，<6毫托)與高壓(例如，>10毫托)回蝕步驟厚度值為近似沈積10-50 nm與蝕刻5-25 nm，例如，回蝕矽移除小於沈積的厚度，且如下文提及的，可將第一矽層厚度增加至例如50 nm或100 nm，以避免濺射至特徵之轉角中。另外，此順序允許側壁及錐形表面上之增加的膜密度。此後，最小化Si之表面區域，從而減少表面氧化之量。或者，可使用並行PVD矽沈積與回蝕製程，其中偏置濺射靶以濺射矽，且偏置晶圓以建立45度側壁角度。此舉對達成Si之穩定開孔效能為關鍵的，因為任何氧化會減少Si空腔之開孔速率。

藉由重複的氬氣濺射回蝕步驟獲得所要的45度轉角角度，且在獲得該所要的45度轉角角度之後，矽沈積製程可恢復至無氬氣濺射步驟之正常沈積製程。亦可將此偏置矽沈積製程應用於下矽空腔層18，以消除矽中之空隙及接縫。在初始膜沈積步驟期間應注意何時濺射蝕刻矽，以避免濺射絕緣體或來自特徵之轉角之其他材料。可藉由此原位或非原位濺射方法使第30e圖中之轉角405倒角至45度，從而導致將氧化物層46再沈積至矽中，並且產生由矽中之SiO₂的存在造成之矽開孔之困難。為避免在初始矽沈積期間濺射曝露的轉角，可沈積一初始不偏矽層，例如，50 nm或100 nm。

當加熱或冷卻釋放的MEMS梁時，該釋放的MEMS梁將由於具有較大量之金屬的電極比起具有較小量之金屬的電極膨脹或收縮得多而向上或向下彎曲。第29圖及表2以量化表示使用第28圖中所示之佈局的梁，MEMS橋式梁彎曲對於溫度之變化。如上文提及的，MEMS梁因為梁中之氧化物與金屬之間的CTE不匹配而彎曲。梁中之主金屬(例如，鋁)具有150-250℃之屈服應力溫度。如此項技術中已知，當鋁中之殘留應力不再隨溫度變化時，屈服應力溫度發生。在屈服應力溫度下，彎曲可變平或更常見的為反向(第29圖曲線B或E)。具有平衡金屬量之MEMS橋式梁具有隨溫度最小的彎曲；具有較大上電極量之梁隨增加的溫度而向上彎曲；具有較大下電極量之梁隨溫度而向下彎曲。應注意，若MEMS橋式梁的彎曲為足夠大，則梁將受MEMS梁上方之蓋或MEMS梁下方之固定電極束縛(第29圖曲線A或F)。鑒於上文所述理由，最合意的MEMS梁彎曲隨溫度變化狀態為使總彎曲為最小之狀態。使用使得MEMS彎曲外型在興趣溫度範圍上最初向上彎曲然後向下彎曲(亦即，第29圖曲線C)之MEMS梁厚度可達成此狀況；或反之亦然。達成如此MEMS梁彎曲曲線可能需要刻意使下電極量與上電極量失衡。

在一個示例性實施例中，下電極38與上電極44圖案因素之比率為0.8：1；梁氧化物為2μm厚，上電極具有含450nm之未反應AlCu厚度之0.56μm之總厚度，且下電極具有含370nm之未反應AlCu厚度之0.48μm之總厚度。此組合產生具有不平衡量之電極38及電極44，亦即，電極38與電極44之量比率為0.93：1，及此組合產生最小化的梁彎曲隨溫度(在品質上類似於第29圖中之曲線C的興趣溫度範圍上)變化。

此釋放後MEMS梁彎曲可引起兩個問題，如上文提及的：

a.在正常晶片操作期間，例如，自約-55℃至125℃，MEMS梁彎曲將增加或減少致動間隙，從而導致致動電壓之相應變化；以及

b.若使此釋放的MEMS梁升溫至高溫(例如，>150℃，例如，400℃)，此狀況可能是由開孔或移除犧牲材料之後的正常處理造成的，則此釋放的MEMS梁將由於上MEMS梁電極及下MEMS梁電極與梁氧化物之間的熱膨脹不匹配而向上、向下或向上且向下彎曲，且若彎曲為足夠大，則該彎曲受MEMS梁上之蓋或MEMS梁下之固定電極束縛。在退火期間束縛MEMS梁可‘凍結’不欲的曲率，從而產生彎曲的(亦即，不平的)MEMS梁。彎曲的MEMS梁將具有減少的接觸區域，從而產生減少的電容。另外，若由MEMS梁抵靠於梁下方之固定電極或梁上方之蓋所施加的力過高，則MEMS梁或蓋可破裂，從而產生MEMS裝置之災難故障。

在第15圖中，在上電極44及絕緣體材料40之曝露部分上沈積有絕緣體材料46。在實施例中，將絕緣體材料46沈積至約80 nm之厚度；然而本發明亦涵蓋其他尺寸。為平衡MEMS梁，MEMS梁上方之絕緣體材料46應為實質上與MEMS梁下方之絕緣體材料34相同的厚度。層34與層46之此厚度平衡應包括在後續排氣孔介電質沈積密封步驟期間發生之層46上之任何額外介電質沈積。藉由圖案化及蝕刻穿過絕緣體將空腔通孔48形成為穿過絕緣體材料34、40及46到達下層18。在實施例中，在後續矽沈積之前，可使用例如HF酸來清潔矽上之任何非所要之氧化物，諸如，藉由將矽18曝露於空氣所形成之天然氧化物。希望但不要求的是，空腔通孔48之側壁角度為錐形，以改良後續矽沈積側壁覆蓋率並減少矽中之接縫或空隙。

在第16圖中，在第15圖之結構上沈積矽層50。在實施例中，可將矽層50沈積至約4 μm之厚度；然而本發明亦涵蓋其他尺寸。如第16圖中所示，沈積矽層50，使得矽層50之形貌根據下層特徵而變化。矽層50可在通孔42及通孔48上方形成後退外型。在後續氧化物沈積期間，氧化物可由鉚釘狀方式來填充該等後退結構，使得在通孔42及通孔48上方存在鉚釘狀氧化物釘子。此蓋中之此鉚釘狀氧化物特徵可釘住釋放後MEMS梁。為避免此MEMS梁釘住，需要最佳化矽層50沈積製程以避免此形狀(第30e圖)；或需要足夠厚的矽層50以夾斷或部分夾斷通孔42及通孔48開口(第30d圖)；需要類似於先前針對矽層18所述之處理的矽沈積、CMP及後續矽沈積，或上述處理之組合。又，如第16圖中所示，矽層50穿過通孔48而與下層18接觸。在實施例中，由於HF酸清潔，在兩個矽層(例如，層18與層50)之間將不存在氧化物。在任選實施例中，矽層50具有3微米初始厚度，該矽層經歷1微米CMP移除，且該矽層具有第二矽沈積，以達成4 μm厚度。

在第17圖中所示之任選實施例中，矽層50可經歷使用反向遮罩之任選微影製程及RIE製程，類似於上文所述。此反向遮罩將使光阻劑置放在通孔42及通孔48上方，使得當使用RIE或濕式化學法矽蝕刻製程回蝕矽50及後續抗蝕劑剝離及清潔時，將減少引入至後續CMP步驟之形貌。反向遮罩形狀需要完全覆蓋通孔42及通孔48開口，使得將不會沿溝槽之側壁蝕刻該等溝槽，如先前關於第6圖所述。

第18a圖圖示使用類似於先前關於第3圖所述之彼等方法之矽層50之圖案化及蝕刻。在第18a圖中，矽層50經歷CMP製程，以平坦化或部分平坦化矽表面，且此後該矽層經歷清潔。如先前提及的，可使用任何矽研磨製程，且若使用對SiO₂具有低的或無選擇性之製程，則消除矽表面上之點缺陷之可能性。在此實施例中，將圖案化矽層50，使得矽層50剩餘在先前形成之通孔48及形成之溝槽46內。在實施例中，可在有或沒有反向遮罩圖案化及蝕刻製程的情況下使用習知CMP製程來平坦化矽層50。對於僅CMP或反向遮罩回蝕繼之以CMP而言，在HF清潔之後，可執行任選第二矽沈積。或者，可最佳化矽層50沈積，使得該矽層沈積以保形方式填充通孔42及通孔48；或該矽層沈積夾斷通孔42及通孔48，如上下文所述。此舉將確保後續蓋層54將不會延伸至形成於通孔42及通孔48上方之鉚釘狀特徵中，該後續蓋層延伸至鉚釘狀特徵中可潛在地造成摩擦抵靠MEMS梁，如上文所述。又，在實施例中，此製程亦將有利地在後續處理步驟中產生平坦或實質上平坦的空腔結構(例如，平的或平坦的表面)。

第17圖之任選步驟可幫助矽層50之後續蝕刻/平坦化。應注意，若將光波長使用於後續微影對準，則任何CMP或矽層50之其他平坦化無法完全平坦化晶圓上之所有特徵。為避免完全平坦化，可將通孔42及通孔48堆疊在功能積體電路外側之區域中，使得即使在通孔42及通孔48上方平坦化矽，將亦不會在堆疊的通孔結構42及通孔48上方平坦化矽。

如第19a圖中所示，可平坦化氧化物材料52，使得將氧化物留在矽層50上方(第19a圖)，或氧化物材料52可與下層矽層50平齊，類似於先前在第8圖中所示的。是否將氧化物層52向回平坦化至矽層50之表面，均可能需要沈積額外的介電質，以在MEMS空腔上方形成需要的氧化物蓋厚度，如下文所述。或者，如第19b圖中所示，可部分平坦化氧化物層52；或使氧化物層52未被平坦化。作為非常類似第9a圖中所示之任選步驟，與2.3 μm相比，可將氧化物材料沈積至約5 μm之厚度，其中Si層，例如，沈積在厚氧化物材料上。使用習知製程(例如，CMP)來平坦化Si層(及部分氧化物材料52)。對於初始氧化物沈積或全部膜而言，氧化物材料52沈積製程應充分填充線層44間隔，使得藉由，例如，沈積帶有HDPCVD氧化物之初始氧化物膜以填充間隔、沈積/蝕刻/沈積氧化物或PECVD基於TEOS之氧化物，而使氧化物中之空隙並不交叉CMP平坦化氧化物表面。在所有此等實施例的情況下，第18a圖中所示之反向圖案回蝕步驟為任選的。

若矽層50沒有完全平坦化，如第16圖中所示，則氧化物層52表面將沿矽層50之表面形貌，如第19c圖中所示。在第19c圖中所示之引入形貌的情況下，氧化物CMP步驟在有或沒有反向鑲嵌回蝕步驟的情況下，由於通孔42及通孔48之存在而無法完全平坦化氧化物層52之表面，從而產生第19d圖中所示之所得外型。應注意，第19d圖中所示之表面外型亦可具有重疊於第19d圖之外型上之第19b圖中所示之球形外型。

或者，若任選氧化物回蝕步驟向下蝕刻至矽層50之矽表面，則通孔42及通孔48上方之氧化物將延伸至矽層50之表面以下。通孔42及通孔48上方之此形貌可在最終分割的晶圓表面中產生溝槽，此舉可由於，例如，在封裝式晶片之濕度-壓力應力期間水收集在溝槽中而引起晶片可靠性問題。為避免此問題，可將氧化物層52沈積至一厚度，使得通孔42及通孔48上方之開口夾斷；或可平坦化氧化物層52，使得最終表面為平坦的，如第19a圖中所示。

或者，可修改反向圖案回蝕遮罩，使得在通孔42及通孔48周圍之區域中移除遮罩開口。第19e圖圖示層50、通孔42及通孔48之俯視圖。若與阻隔通孔42及通孔48(第19f圖)一起使用反向圖案回蝕製程，則在通孔42及通孔48周圍的氧化物將不會被蝕刻(第19g圖)，且將比較容易地平坦化或實質上平坦化氧化物層52之表面。用以平坦化或部分平坦化氧化物層52之任選氧化物CMP製程可擦傷表面。表面刮痕RR之實例係圖示於第19h圖中。在開孔或移除MEMS犧牲空腔層18及MEMS犧牲空腔層50之後，此等表面刮痕可充當裂痕凝核點。為消除此問題，執行任選第二介電質或氧化物沈積，以沈積第19h圖中所示之層400。

在第20圖中，氧化物材料54展示於表面上，氧化物材料54在矽開孔之前決定蓋厚度。舉例而言，氧化物材料54在開孔之前可具有約3μm之厚度。若沒有移除或完全移除矽層50上方之氧化物層52，則在矽開孔之前層52及層54之總氧化物厚度將決定蓋厚度。在實施例中，圖案化排氣孔58，且在氧化物蓋中打開排氣孔58，從而曝露下層矽層50之一部分。應理解，可在氧化物材料54中形成多於一個的排氣孔58。可使用熟習此項技術者已知的習知微影及蝕刻製程來形成排氣孔58。本揭露中論述之所有圖案化特徵係使用習知的例如步進器或接近式微影工具(使用光罩)來圖案化，如此項技術中已知。使用習知微影術，包括遮罩上之外加特徵，以量測特徵大小，亦即線寬，及當前正成像之特徵與晶圓上之較早層特徵之間的重合或重疊。通常將此等外加特徵置放於活性晶片之間的分割通道中，然而亦可將該等外加特徵置放於晶片內；或可使用活性晶片特徵。為使印刷特徵與活性晶片內之活性特徵匹配，重要但不要求的是，複製較早層特徵。舉例而言，對於排氣孔58而言，若將活性晶片外之結構用於量測特徵大小或重疊，則應將該結構堆疊在上矽空腔50及(視需要)空腔內之其他線上方，使得晶圓之高度及量測特徵之光學性質(亦即，反射)與活性晶片內相同。此舉對於排氣孔58尤其重要，因為該排氣孔具有相對較小的寬度，且視用以平坦化上空腔之製程而定，上空腔可延伸超過周圍晶圓表面1 μm或更多，若在空腔外量測排氣孔抗蝕劑寬度，則此狀況可引起排氣孔58之抗蝕劑浮渣印刷在空腔上之問題。

排氣孔58之寬度及高度決定在矽開孔之後應沈積以夾斷該排氣孔之材料量。大體而言，當排氣孔寬度減小時且當排氣孔縱橫比增加時，應沈積以夾斷排氣孔58之材料量減少，該排氣孔縱橫比為排氣孔高度對於寬度之比率。在實施例中，3 μm厚的開孔前蓋將具有1 μm直徑。在實施例中，在開孔矽之前可使用HF溶液來清潔結構，且特定而言為曝露的下層矽層50。若排氣孔58具有過高之縱橫比或若存在過少的排氣孔，則難以排出犧牲空腔材料18及犧牲空腔材料50。排氣孔可為環形的或幾乎為圓形的，以最小化夾斷該排氣孔所需要之後續材料量。在一個示例性實施例中，以八邊形來成形排氣孔，如上文所述此舉最小化計算要求。

若蓋相對於MEMS空腔區域過薄，則在開孔後或在任何後續膜沈積期間，排空的或經排放的空腔上之蓋可由於高膜應力或由於退火期間MEMS梁向上彎曲抵靠蓋而破裂或分層。舉例而言，覆蓋有1 μm氧化物蓋之500 μm乘以500 μm的矽空腔在開孔之後或在後續密封膜沈積之後，將由於蓋氧化物或密封膜之殘留應力或因為在退火期間釋放的MEMS梁向上推抵蓋，而易於破裂或分層。在一個示例性實施例中，每10,000 μm²之空腔區域需要近似1微米之氧化物蓋，以避免在開孔之後蓋破裂。

在第21a圖中，經由排氣孔58來開孔或剝離矽層50及矽層18。在實施例中，可使用XeF₂蝕刻劑穿過排氣孔58來執行剝離(例如，蝕刻)。此蝕刻將剝離所有材料(矽)，從而形成上空腔或腔室60a及下空腔或腔室60b，且此蝕刻對許多其他材料(包括SiO₂)具有選擇性。如此表示法中所示，上空腔60a及下空腔60b因矽層18、50之先前蝕刻步驟而具有平坦或幾乎平坦的壁。在開孔矽之前可執行任選HF清潔以移除天然氧化物且氫鈍化曝露之矽表面。

如第21b圖及第21c圖中所示，可將排氣孔58形成於若干位置處、形成至上矽層50、下層18或上矽層50與下矽層18兩者之部分(曝露部分)。舉例而言，如第21b圖中所示，在空腔通孔48內外均形成排氣孔。排氣孔58應為圓形或幾乎為圓形，以最小化在開孔後夾斷該等排氣孔所需要之絕緣體量。可使用八邊形形狀代替圓形來繪製排氣通孔，以最小化處理設計資料所需要之計算工作負荷，如上文所述。在此實施例中，上部59a中之矽層50之蝕刻速率將比下部59b中之矽層18蝕刻得更快，因此確保沒有過度應力置放於下部59b上，如第21d圖中所示。(上部59a及下部59b將形成MEMS結構之上空腔及下空腔。)

第21d圖及第21e圖圖示第21b圖及第21c圖之更詳細橫截面圖。如第21d圖中所示，排氣孔58係形成至上矽層50與下矽層18之部分。在此實施例中，如第21d圖中所見，下層18將實際上支撐上部59a，由於該下層以較慢速率蝕刻。在第21e圖中，可在若干位置處形成排氣孔58，但是主要形成至(曝露)層18。在此實施例中，下部59b中之層18之蝕刻速率比上部59a中之矽層50更快，從而產生MEMS梁60上之附加應力之可能性(例如，MEMS梁60可部分或全部扯掉或撕下)。

若排氣孔佈局使得下空腔18比上空腔50開孔得更快(例如，藉由將排氣孔置放在如第21c圖中所示之通孔(空腔通孔)48外)，則下空腔可在上空腔之前開孔。此舉可引起應力相關破裂問題，如第21c圖中所示。當下空腔層18幾乎完全開孔但仍延伸空腔之全部高度，而上空腔矽層50沒有完全開孔且沒有延伸至上空腔之全 部高度時，由蓋及梁向上彎曲造成之應力可將氧化物60自下空腔扯掉，如第21c圖中所示。鑒於此等原因，希望將排氣孔置放在上空腔上方，使得上空腔在下空腔之前開孔。

在第21f圖中圖示倒角下空腔A及倒角上空腔B轉角405(亦參見例如第21b圖)。使空腔轉角成倒角在矽開孔之後可減少應力，結果為減少由溫度循環或其他應力造成之電介質膜破裂之可能性。圖示45度倒角405；然而展望任何倒角角度，包括圓形的轉角(亦由元件符號405表示)。如先前提及的，與使轉角成圓形相對比，使轉角成倒角減少與驗證佈局不違反最小的行及間隔規則關聯之計算複雜性。亦可使空腔內之通孔42及通孔48成倒角，如下文所述。在第21c圖中，可在若干位置處形成排氣孔58，從而曝露下層18。在此實施例中，下部59b中之層18之蝕刻速率將比上部59a中之矽層50更快。亦可使任何線層14、38、44之轉角成倒角(如第22圖中所示)，以減少總應力。

如第22圖中所示，可使用材料62(諸如，介電質或金屬)來密封排氣孔58。若密封材料62在梁上之空腔內沈積膜，則此舉可潛在地使MEMS梁之應力不平衡，且亦在通孔周圍之區域中將蓋結合至梁，如本文所述且如由第31圖中之250所示。為避免此問題，在開孔密封材料於空腔內沈積之實施例中，應以足夠遠離通孔之方式(例如，大於1微米或，在一示例性實施例中，大於5微米)置放排氣孔，使得釋放的MEMS梁並未由開孔密封沈積結合至蓋。或者，可將排氣孔置放在遠離MEMS梁之空腔區域中，使得沒有排氣孔密封材料沈積在釋放的MEMS梁上。接下來，沈積任選層64，以提供氣密封。層64可為例如500 nm PECVD氮化矽膜或已知其他膜，以在氧化物層62上提供氣密封。

在第23a圖中，在第22圖之結構中打開最終通孔66。在實施例中，通孔66使下層電極44曝露。在實施例中，使用習知微影及蝕刻製程來形成通孔66。在進一步實施例中，在形成通孔之前，例如可在氮化物覆蓋層64上沈積任選聚醯亞胺(polyimide)層68。形成此最終通孔之問題為，由平坦化上矽空腔造成之該最終通孔之高度，該高度可在6-12 μm之範圍內。長介電質RIE步驟引起關於RIE工具之問題，由於腔室過熱或其他問題；或簡單地因為該等步驟每小時處理時間具有低部分且為昂貴的。

第23b圖及第23c圖圖示用於形成通孔之替代性製程。舉例而言，可在形成排氣孔58的同時形成部分通孔66a。在形成排氣孔58(及矽層50、18之後續清潔)之後，可使用介電質材料62及氮化物蓋64來密封排氣孔58。在該選擇中，藉由使用兩個分離的圖案化與蝕刻步驟來形成最終通孔66，此選擇減少製造MEMS裝置所需要之總蝕刻時間量，且亦使最終通孔之角度成錐形，因此改良無鉛(Pb-free)凸塊間隙填充。在實施例中，可在氮化物蓋64上沈積任選聚醯亞胺或此項技術中已知的其他聚合物塗佈材料68。亦將在部分通孔66a中形成介電質材料62、氮化物蓋64及聚醯亞胺材料68。此後，可藉由穿過介電質材料62、氮化物蓋64及任選聚醯亞胺材料68而蝕刻至下層電極44來形成通孔66b之剩餘部分。如此表示法中標注的，部分通孔66a具有比通孔66b大的橫截面。舉例而言，通孔66a可為約60微米跨越(例如，直徑)；而通孔66b具有較小尺寸，例如，54微米。又，通孔之總高度(由通孔66a及通孔66b形成)可為約9微米。在實施例中，任選聚醯亞胺開口小於氧化物開口(例如，48微米)，以覆蓋在線轉角處之氧化物/氮化物介面之轉角。

第24a圖-第24f圖圖示根據本發明製造之結構之各種俯視圖。第24a圖-第24c圖圖示根據本發明之第一結構之不同橫截面圖；而第24d圖-第24f圖圖示根據本發明之第二結構之不同橫截面圖。更特定而言，第24a圖圖示懸臂梁結構之俯視圖，該懸臂梁結構具有上空腔200a及下空腔200b。空腔通孔210在上空腔200a與下空腔200b之間延伸。在實施例中，空腔通孔210為「U」形或「∣∣」形通孔，然而本發明亦涵蓋其他形狀。空腔通孔210之寬度可為例如約0.1微米至100微米，而通孔之長度為約1微米至1000微米。在一個示例性實施例中，空腔通孔210為4微米寬及100微米長。如所論述的，若空腔通孔為足夠厚(例如，5 μm)，則窄空腔通孔(例如，2 μm寬)在上矽空腔沈積期間將夾斷，此舉減少蓋氧化物進入通孔中之延伸。

上空腔200a及下空腔200b(如本文先前描述的)可為相同大小或不同大小。用以形成平坦下空腔(表示為200b)之CMP處理可在空腔邊緣上產生表面曲率。為避免此表面曲率使MEMS梁之底部彎曲，應置放空腔通孔48，使得該空腔通孔之內邊緣超過曲率且在下空腔之平的部分上。

第24b圖亦圖示空腔通孔210，該空腔通孔210在上空腔200a與下空腔200b之間延伸。另外，第24b圖圖示平行的第一致動器215與第二致動器215。關於第一及第二致動器215來提供電容器頭220，該電容器頭可為根據本發明之態樣之一個下固定電容器。此等線(亦即，線215及線220)係由如第22圖中所示之層14形成。熟習此項技術者應認知到，第一及第二致動器(電極)215可為電線，上文所述。第一及第二致動器(電極)215在致動(亦即，施加充分dc電壓)之後將產生MEMS梁之彎曲。

第24c圖圖示空腔通孔210，該空腔通孔210在上空腔200a與下空腔200b之間延伸。另外，第24c圖圖示平行的第一與第二致動器215a。關於第一及第二致動器215a來提供電容器臂及頭220a，該電容器臂及頭可為根據本發明之態樣之一個下固定電容器極板。電容器臂及頭220a在第一致動器215a與第二致動器215a之間自空腔之邊緣延伸至電容器頭。MEMS電容器係形成於元件220(在第24b圖中)交叉元件220a(在第24c圖中)處。第24c圖中之致動器215a及電容器臂及頭220a係由第22圖中之線38及線44所組成，且如圖所示，該致動器與該電容器臂及頭係由下文所述之通孔228連接。

另外，第24c圖圖示電性通孔228，該等電性通孔係連接至懸臂梁之下線及上線。亦可將電性通孔228連接至電容器臂220a，電容器臂220a在致動器215a之間延伸。此等通孔在第22圖中係圖示為42。

在梁下方提供氧化物釘子225，且該等氧化物釘子可延伸至電容器臂220a及致動器215a。此等氧化物釘子225亦可在第21b圖中之致動器215上方。第24c圖亦圖示梁下方之氧化物釘子225。在第22圖中，此等氧化物釘子為元件33。在操作中，電極215a在致動之後將產生MEMS梁之彎曲。在正常MEMS操作中，在致動器215與致動器215a之間施加致動電壓。舉例而言，可將致動器215接地且可將50 V施加至致動器215a；可將-25 V施加至致動器215且可將25 V施加至致動器215a；可將50 V施加至致動器215且可將致動器215a接地；等。此等MEMS佈局具有四個分離的輸入：下電容器輸入、上電容器輸出、下致動器及上致動器。如此項技術中已知，可組合此四個電極。舉例而言，上致動器215a及電容器220a可由單個連接線組成；下致動器215及下電容器220電極可由單個線組成；或兩者皆可。對於此等較簡單的2個或3個輸入裝置而言，將需要例如藉由使用配線至接地或電極上之dc電壓的電感器來去耦(decouple)交流(alternating current;ac)訊號及dc致動。

第24d圖-第24f圖圖示根據本發明之第二結構之不同橫截面圖。更特定而言，第24d圖圖示懸臂梁結構之俯視圖，該懸臂梁結構具有上空腔300a及下空腔300b。空腔通孔310在上空腔300a與下空腔300b之間延伸。在實施例中，空腔通孔310包含平行帶，然而本發明亦涵蓋其他形狀。空腔通孔310之寬度可為例如約0.1微米至100微米，而通孔之長度為約1微米至1000微米。在一個示例性實施例中，通孔310為4微米寬及100微米長。

第24e圖亦圖示空腔通孔310，該空腔通孔310在上空腔300a與下空腔300b之間延伸。另外，第24e圖圖示第一、第二及第三致動器315。在實施例中，第一與第二致動器為平行的，且第三致動器為下致動器。電容器頭320在第一致動器及第二致動器與第三(下)致動器之間。電容器頭320可為根據本發明之態樣之下固定電容器極板。此等線(亦即，線315及線320)係由如第22圖中所示之層14形成。熟習此項技術者應認知到，第一、第二及第三致動器(電極)315可為電線，上文所述。第一、第二及第三致動器315在致動之後將產生MEMS梁之彎曲。

第24f圖圖示空腔通孔310，該空腔通孔310在上空腔300a與下空腔300b之間延伸。另外，第24f圖圖示第一、第二及第三致動器(電極)315a。關於第一、第二及第三致動器(電極)315a來提供電容器頭及臂320a。電容器頭及臂320a在第一致動器315a與第二致動器315a之間延伸。第24f圖中之致動器315a及電容器臂及頭320a係由第22圖中之線38及線44組成。

另外，第24f圖圖示電性通孔328，該等電通孔係連接至懸臂梁之下線及上線。亦可將電性通孔328連接至電容器臂320a。氧化物釘子325係提供在梁下方，且該等氧化物釘子可延伸至電容器臂320a及下致動器315c。在操作中，第一、第二及第三致動器(電極)315在致動之後將產生MEMS梁之彎曲。更特定而言，下致動器將施加電壓至致動器(電極)。

在兩者狀況下，若MEMS裝置為電容器，則MEMS梁包括金屬/絕緣體/金屬，其中在堆疊下方及上方具有附加薄絕緣體層。若裝置為電容器，則一個示例性實施例將使用0.5微米之下金屬厚度及上金屬厚度以及2微米絕緣體厚度，其中在梁上方及下方具有80nm絕緣體層。另外，將使致動器215(第24a圖-第24c圖)或致動器315(第24d圖-第24f圖)接地，使得當將致動電壓施加至致動器時，MEMS梁將致動且向下彎曲，如此項技術中已知。或者，可將致動電壓施加至第24c圖及第24f圖中之致動電極，且將第24b圖及第24c圖中之致動器接地。在另一實施例中，將使致動器與電容器連接在一起，且將需要使用dc接地線(諸如，電感器)使該等致動器及該電容器接地。

第30a圖-第30e圖圖示在已執行非保形矽沈積步驟之後的上空腔矽50表面形貌，該表面形貌未夾斷由電性通孔42及空腔通孔48造成之開口。不偏的PVD矽沈積將形成‘麵包塊’外型，如第30a圖中所示，如此項技術中已知。第30a圖-第30e圖亦圖示氧化物釘子16a。矽層50以後退方式(亦即，具有底切)覆蓋通孔之側壁，且當沈積MEMS空腔蓋材料(諸如，SiO₂)時，蓋材料將填充通孔42及通孔48上方之後退開口，如先前所述。若在開孔之後樑向上彎曲，其中蓋中之鉚釘狀特徵(250)摩擦梁且/或將鉚釘狀蓋結構結合至梁(255)(參見例如第31圖)，則在第16圖中之蓋形成、矽開孔及空腔密封步驟之後圖示的此後退蓋形成，可將蓋以鉚釘狀方式釘至梁。

在第31圖-第33圖及第35圖中，氧化物材料54係展示於表面上，該氧化物材料54在矽開孔之前決定蓋厚度。在實施例中，在氧化物蓋中打開排氣孔58，從而曝露下層矽層50之一部分。應理解，可在氧化物材料54中形成多於一個排氣孔58。可使用熟習此項技術者已知的習知微影及刻蝕過程來形成排氣孔58。排氣孔58之寬度及高度決定在矽開孔之後應沈積以夾斷排氣孔之材料量，如下文更詳細地論述的。可使用材料62(諸如，介電質或金屬)來密封排氣孔58，如上文所述。

第34圖為用於半導體設計、製造及/或測試中之設計過程的流程圖。第34圖圖示用於例如半導體IC邏輯設計、模擬、測試、佈局及製造中之示範性設計流程900之方塊圖。設計流程900包括過程、機器及/或機制，該等過程、機器及/或機制用於處理設計結構或裝置以產生上文所述且第1圖-第33圖及第35圖中所示之設計結構及/或裝置之邏輯上或功能上等效的表示法。可在機器可讀取傳輸或儲存媒體上編碼由設計流程900處理且/或產生之設計結構，以包括資料及/或指令，在資料處理系統上執行或處理該等資料及/或指令時產生硬體組件、電路、裝置或系統之邏輯上、結構上、機械上或功能上等效的表示法。機器包括(但不限於)用於IC設計過程(諸如，設計、製造或模擬電路)、組件、裝置或系統中之任何機器。舉例而言，機器可包括：微影術機器、用於產生遮罩之機器及/或裝備(例如，電子束寫入器)、電腦或用於模擬設計結構之裝備、用於製造或測試過程中之任何設備或用於將設計結構之功能等效表示法程式設計至任何媒體中之任何機器(例如，用於程式設計可程式化閘陣列之機器)。

設計流程900可變化，視所設計之表示法之類型而定。舉例而言，用於構建特殊應用積體電路(Application Specific Integrated Circuit;ASIC)之設計流程900可不同於用於設計標準組件之設計流程900，或可不同於用於將設計樣例化為可程式化陣列(例如，由Altera Inc.或Xilinx Inc提供之可程式化閘陣列(programmable gate array;PGA)或現場可程式化閘陣列(field programmable gate array;FPGA))之設計流程900。

第34圖圖示包括輸入設計結構920之多個此等設計結構，該輸入設計結構較佳地由設計過程910處理。設計結構920可為邏輯模擬設計結構，該邏輯模擬設計結構由設計過程910產生並處理，以產生硬體裝置之邏輯等效功能表示法。設計結構920亦可或替代地可包含資料及/或程式指令，該等資料及/或程式指令在由設計過程910處理時產生硬體裝置之實體結構之功能表示法。不管是否表示功能及/或結構設計特徵，可使用電子電腦輔助設計(electronic computer-aided design;ECAD)來產生設計結構920，該電子電腦輔助設計諸如由核心開發者/設計者實施。當在機器可讀取資料傳輸、閘陣列或儲存媒體上編碼時，可藉由設計過程910內之一或多個硬體及/或軟體模組來存取並處理設計結構920，以模擬或在功能上表示諸如彼等在第1圖-第33圖及第35圖中所示之電子組件、電路、電子或邏輯模組、設備、裝置或系統。如此，設計結構920可包含檔案或其他資料結構，該等檔案或其他資料結構包括人類及/或機器可讀取原始碼、編譯結構及電腦可執行碼結構，該等檔案或其他資料結構由設計或模擬資料處理系統處理時，在功能上模擬或表示電路或硬體邏輯設計之其他層。此等資料結構可包括硬體描述語言(HDL)設計實體或其他資料結構，該等其他資料結構與諸如Verilog及VHDL之較低階HDL設計語言及/或諸如C或C++之較高階設計語言一致且/或相容。

設計過程910較佳地使用且併入硬體及/或軟體模組，該等硬體及/或軟體模組用於合成、翻譯或處理第1圖-第33圖及第35圖中所示之組件、電路、裝置或邏輯結構之設計/模擬功能等效物，以產生網路連線表980，該網路連線表980可含有諸如設計結構920之設計結構。網路連線表980可包含，例如，編譯或處理資料結構，該等編譯或處理資料結構表示線、離散組件、邏輯閘、控制電路、輸入/輸出(input/output;I/O)裝置、模型等之列表，該列表描述至積體電路設計中之其他元件及電路之連接。可使用迭代過程來合成網路連線表980，在該迭代過程中，將網路連線表980再合成一或多次，視裝置之設計規格及參數而定。正如本文描述之其他設計結構類型，可將網路連線表980記錄在機器可讀取資料儲存媒體上，或可將該網路連線表程式設計為可程式化閘陣列。媒體可為非揮發性儲存媒體，諸如，磁碟驅動器或光碟驅動器、可程式化閘陣列、CF卡(compact flash)或其他快閃記憶體。另外或替代地，媒體可為系統或快取記憶體、緩衝空間或導電或光學導電裝置及材料，可經由網際網路或其他網路連接適合的方式在該系統或快取記憶體、該緩衝空間或該等導電或光學導電裝置及材料上傳送且中間儲存資料封包。

設計過程910可包括硬體及軟體模組，該等硬體及軟體模組用於處理包括網路連線表980之各種輸入資料結構類型。此等資料結構類型可常駐(例如)於程式庫元件930內，且此等資料結構類型包括用於給定製造技術(例如，不同技術節點、32 nm、45 nm、90 nm等)之一組常用元件、電路及裝置，包括模型、佈局及符號表示法。資料結構類型可進一步包括設計規格940、特性化資料950、驗證資料960、設計規則970及測試資料檔案985，該等測試資料檔案可包括輸入測試圖案、輸出測試結果及其他測試資訊。設計過程910可進一步包括(例如)標準機械設計過程(諸如，應力分析、熱分析)、機械事件模擬、用於諸如澆鑄、模製及模壓形成之操作之過程模擬等。機械設計之一般技術者可瞭解，在不脫離本發明之範疇及精神的情況下，設計過程910中可使用可能的機械設計工具及應用。設計過程910亦可包括用於執行標準電路設計過程之模組，該等標準電路設計過程諸如，時序分析、驗證、設計規則檢查、置放及路由操作等。

設計過程910使用且併入邏輯及實體設計工具(諸如，HDL編譯器及模擬模型構建工具)，以與任何額外機械設計或資料(若適用)一起處理設計結構920及示出之支援資料結構中之一些或全部支援資料結構，以產生第二設計結構990。

設計結構990以用於機械裝置及結構之資料之交換的資料格式(例如，以IGES、DXF、Parasolid XT、JT、DRG儲存之資訊，或用於儲存或呈現此等機械設計結構之任何其他適合格式)常駐於儲存媒體或可程式化閘陣列上。類似於設計結構920，設計結構990較佳地包含一或多個檔案、資料結構或其他電腦編碼資料或指令，該一或多個檔案、資料結構、或其他電腦編碼資料或指令常駐於傳輸或資料儲存媒體上，且當由ECAD系統處理時，產生第1圖-第33圖及第35圖中所示之本發明之實施例中之一或多個實施例之邏輯上或者功能上等效的形式、在一個實施例中，設計結構990可包含經編譯、可執行HDL模擬模型，該經編譯、可執行HDL模擬模型功能上地模擬第1圖-第33圖及第35圖中所示之裝置。

設計結構990亦可使用用於交換積體電路之佈局資料的資料格式及/或符號資料格式(例如，以GDSII(GDS2)、GL1、OASIS、映射檔案儲存之資訊，或用於儲存此等設計資料結構之任何其他適合格式)。設計結構990可包含資訊，例如，符號資料、映射檔案、測試資料檔案、設計內容檔案、製造資料、佈局參數、線、金屬之層、通孔、形狀、用於穿過製造線選路之資料及由製造商或其他設計者/開發者要求以產生如上文所述且如第1圖-第33圖及第35圖中所示之裝置或結構的任何其他資料。此後，設計結構990可繼續進行階段995，其中(例如)設計結構990行進至出帶(tape-out)、被釋放至製造、被釋放至遮罩業者、被送至另一設計業者、被送回至消費者等。

如上文所述之方法係用於積體電路晶片之製造中。所得的積體電路晶片可由製造者以裸晶圓形式(亦即，作為具有多個非封裝晶片之單個晶圓)、作為裸露晶粒或以封裝形式散佈。在後者狀況下，晶片係安裝在單晶片封裝(諸如，具有附著於主機板或其他較高階載體之導線的塑膠載體)中或多晶片封裝(諸如，具有表面互連或埋入互連或具有表面互連及埋入互連兩者之陶瓷載體)中。在任何狀況下，此後，將該晶片與其他晶片、離散電路元件及/或其他訊號處理裝置整合，作為(a)中間產品(諸如，主機板)或(b)最終產品之部分。最終產品可為包括積體電路晶片之任何產品，範圍自玩具及其他低階應用至高級電腦產品，該等高級電腦產品具有顯示器、鍵盤或其他輸入裝置及中央處理器。

本文使用之術語僅出於描述特定實施例之目的且不欲為本發明之限制。本文中使用之單數形式「一」、「一個」及「該」亦意欲包括複數形式，除非上下文另有明確指示。將進一步理解，用語「包括」及/或「包含」在使用於本說明書中時，指定說明的特徵、整體、步驟、操作、元件及/或組件之存在，但是不排除一或多個其他特徵、整體、步驟、操作、元件、組件及/或該等其他特徵、整體、步驟、操作、元件、組件之群組之存在或添加。

若適用，則相應結構、材料、動作及申請專利範圍中之所有手段功能元素或步驟功能元素的等效物，意欲包括用於結合如尤其主張的其他主張元素來執行功能之任何結構、材料或動作。雖然出於說明及描述之目的已提供本發明之描述，但是本發明之該描述不欲為窮盡的或將本發明限於所揭示之形式。在不脫離本發明之範疇及精神的情況下，許多修改及變化對於一般技術者將為顯而易見的。選取且描述之實施例以便最佳地解釋本發明之原理及實際應用，且使此項技術之一般技術者能夠理解本發明之各種實施例，該等實施例具有適於如所涵蓋之特定用途之各種修改。因此，雖然已依據實施例描述本發明，但是熟習此項技術者將認知到，本發明可在具有修改的情況下且在隨附申請專利範圍之精神及範疇內實踐。

10．．．基板

12．．．互連件/鑲嵌層

14．．．線/配線層/下電極

14'．．．上TiN/TiAl₃層/下層線

14a．．．配線間隔/配線間隙/間隔

16．．．絕緣體層/介電質層

16a．．．介電質釘子/氧化物釘子

16A．．．頂表面

16B．．．側表面

16C．．．底表面

18．．．犧牲空腔材料/矽層

18a．．．矽表面/矽表面曲率/凸面

18b．．．矽表面/凹面

19．．．凹陷部

19a．．．元件

20．．．空隙/接縫

22．．．第二矽層

24．．．絕緣體材料/氧化物層

26．．．抗蝕劑

26a．．．抗蝕劑邊緣

28．．．開口

30．．．「圖框」

32．．．矽層

33．．．溝槽/氧化物釘子

33a．．．氧化物釘子

33b．．．氧化物釘子

34．．．上MEMS電容器絕緣體層/氧化物材料/介電質層

36．．．錐形通孔

38．．．上MEMS電極/MEMS梁金屬層

40．．．絕緣體材料/絕緣體層

42．．．錐形通孔/MEMS空腔

44．．．上電極/線層/線

46．．．氧化物層/絕緣體材料/溝槽

48．．．通孔/MEMS空腔

50．．．矽層

52．．．氧化物材料/氧化物層

54．．．蓋層/氧化物材料

58．．．排氣孔

59a．．．上部

59b．．．下部

60．．．MEMS梁

60a．．．上空腔/上腔室

60b．．．下空腔/下腔室

62．．．氧化物層/材料

64．．．層/氮化物蓋

66．．．通孔

66a．．．部分通孔

66b．．．通孔

68．．．聚醯亞胺層

200．．．下MEMS電極

200a．．．上空腔

200b．．．下空腔

210．．．上MEMS電極/空腔通孔

215．．．第一致動器/第二致動器/電極

215a．．．第一致動器/第二致動器/電極

220．．．電容器頭/線/元件/下電容器

220a．．．電容器臂及頭/元件/電容器

225．．．氧化物釘子

228．．．電性通孔

250．．．鉚釘狀特徵

255．．．梁

300．．．臺階構造

300a．．．上空腔

300b．．．下空腔

305．．．外型構造

310．．．空腔通孔

315．．．第一致動器/第二致動器/第三致動器/線/電極

315a．．．第一致動器/第二致動器/第三致動器/電極

315c．．．下致動器

320．．．電容器頭/線

320a．．．電容器頭及臂

325．．．氧化物釘子

328．．．電性通孔

400．．．層

405．．．轉角

900．．．設計流程

910．．．設計過程

920．．．設計結構

930．．．程式庫元件

940．．．設計規格

950．．．特性化資料

960．．．驗證資料

970．．．設計規則

980．．．網路連線表

985．．．測試資料檔案

990．．．第二設計結構

995．．．階段

A．．．曲線/倒角下空腔

A1．．．間隔/線寬

A2．．．槽間隔

A3．．．槽間隔

B．．．曲線/倒角上空腔

C．．．曲線

D．．．曲線

E．．．曲線

F．．．曲線

'H'．．．孔

RR．．．表面刮痕

'S'．．．槽

'TP'．．．三相點

在以上詳細描述中參閱帶註解的複數個圖式以本發明之示例性實施例之非限制實例之方式來描述本發明。

第1圖-第23圖及第26圖-第33圖圖示根據本發明之各種結構及相關處理步驟；

第24a圖-第24f圖圖示使用根據本發明之態樣所示之製程製造之MEMS裝置的俯視結構圖；

第25圖圖示展示關於矽凹陷部深度與氧化物研磨之資料的若干形貌圖表(亦即，原子力顯微鏡資料)；

第34圖為用於半導體設計、製造及/或測試中之設計過程的流程圖；以及

第35a圖圖示根據本發明之態樣之減少或消除由引入形貌造成之沈積矽中之氧化物接縫的結構及製程(與圖示氧化物接縫之第35b圖相比)。

44．．．上電極/線層/線

54．．．蓋層/氧化物材料

62．．．氧化物層/材料

64．．．層/氮化物蓋

66．．．通孔

68．．．聚醯亞胺層

Claims (12)

1. 一種形成一平坦微機電系統(MEMS)結構之方法，該方法包含以下步驟：使用一反向鑲嵌製程形成至少一個微機電系統空腔，該至少一個微機電系統空腔具有一平坦表面；其中該反向鑲嵌製程包含以下步驟：在一絕緣體層上形成一抗蝕劑，該抗蝕劑經圖案化以形成一開口，其中邊緣重疊一下層矽層，該下層矽層係用以形成該至少一個MEMS空腔中之一MEMS空腔；以及平坦化帶有該下層矽層之該絕緣體層；該方法進一步包含以下步驟：在該下層矽層上方形成並圖案化一電極層；以及在該電極層上方形成並圖案化一絕緣體層，其中該圖案化步驟包括以下步驟：形成一通孔以曝露該電極層之一部分。
2. 如請求項1所述之方法，其中該平坦化步驟取決於下層線之一間隔，以便最小化凹陷部；或其中該絕緣體層為一氧化物，該氧化物經蝕刻以在該下層矽層周圍形成一邊緣。
3. 如請求項2所述之方法，其中該氧化物層為約2.3μm厚；或其中該氧化物層為約3.3μm厚。
4. 如請求項3所述之方法，該方法進一步包含以下步驟：在該下層矽層上形成一第二矽層；以及平坦化該絕緣體層及該第二矽層，以最小化形成於該下層矽層中之凹陷部。
5. 一種形成一平坦微機電系統(MEMS)結構之方法，該方法包含以下步驟：使用一反向鑲嵌製程形成至少一個微機電系統空腔，該至少一個微機電系統空腔具有一平坦表面；其中該反向鑲嵌製程包含以下步驟：在一絕緣體層上形成一抗蝕劑，該抗蝕劑經圖案化以形成一開口，其中邊緣重疊一下層矽層，該下層矽層係用以形成該至少一個MEMS空腔中之一MEMS空腔；以及平坦化帶有該下層矽層之該絕緣體層；該方法進一步包含以下步驟：在該絕緣體層上形成並圖案化一上電極，該上電極之一部分經由該通孔與該電極接觸；在該上電極層上方形成一絕緣體層；以及在該絕緣體層中形成一通孔以曝露該下層矽層。
6. 如請求項1或5所述之方法，該方法進一步包含以下步驟：在該電極、該絕緣體層上且在該通孔中形成一上矽層，以接觸該下層矽層；或該方法進一步包含以下步驟：在該形成該上矽層之步驟之前，在經由該通孔曝露之該 下層矽層上執行一清潔。
7. 如請求項6所述之方法，該方法進一步包含以下步驟：形成一上絕緣體層；執行一第二反向鑲嵌製程；以及平坦化該上絕緣體材料及該上矽層；或該方法進一步包含以下步驟：在該上矽層上形成一上絕緣體材料；在該上絕緣體材料中形成一排氣孔；以及剝離包括在該通孔內之該上矽層及該下層矽層，以形成一上空腔及一下空腔，該上空腔及該下空腔具有一平坦結構。
8. 一種形成一平坦MEMS結構之方法，該方法包含以下步驟：在一基板上形成複數個配線圖案；在該等配線圖案上形成一矽層；在該矽層上形成一氧化物層；執行一反向鑲嵌製程，使得該氧化物層之邊緣與該矽層重疊；平坦化該氧化物層及該矽層；在該平坦化氧化物層及該平坦化矽層上形成額外層，包括複數個電極及一第二矽層，該等電極及該第二矽層經由一通孔接觸該矽層；以及在該等額外層中之一層中提供一排氣孔，以曝露該第二 矽層；蝕刻出該矽層及該第二矽層，以至少形成一下平坦空腔。
9. 如請求項8所述之方法，其中在執行一反向鑲嵌製程之後，平坦化該第二矽層；或其中該蝕刻該第二矽層之步驟形成一上平坦空腔。
10. 如請求項8所述之方法，其中該氧化物層為約2.3μm；或其中該氧化物層為約3.3μm；或其中該平坦化步驟取決於該配線圖案之一間隔。
11. 一種平坦MEMS結構，該結構包含：至少一個微機電系統空腔形成於一矽層中，其包含：一下空腔，該下空腔具有一平坦上表面；一上空腔，該上空腔具有一平坦上表面；一通孔，該通孔將該上空腔連接至該下空腔；複數個電極，該等電極形成於該上空腔及該下空腔中，該等電極充當該MEMS結構之梁；一線，該線形成於該下空腔中；以及一蓋層，該蓋層覆蓋一排氣孔，該排氣孔係用以形成該上空腔及該下空腔。
12. 一種減小如請求項11所述之平坦MEMS結構之一矽層變異之方法，該方法包含以下步驟： 決定形成於該矽層上的複數個線之間的一間隔，及蝕刻一氧化物層達一預定量，以便最小化該矽層之表面變異。