JP6205496B2 - 改良された構成のスルーホール構造を有する半導体パッケージ、半導体パッケージの製造方法、及び半導体パッケージを備えるシステム - Google Patents

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Description

本発明の複数の実施形態は、半導体パッケージ分野に関し、詳細には、マイクロ電子機械システム（ＭＥＭＳ）構造を有する半導体パッケージに関する。
今日の家電市場は、多くの場合、非常に複雑な回路を必要とする複数の複雑な機能を要求する。基本的な構成単位が、例えばトランジスタのようなより一層小さいスケールになったため、各々が進歩的な生産性を有するより一層複雑な回路を、単一のダイに組み込むことが可能となった。半導体パッケージは、集積回路（ＩＣ）チップまたはダイを保護し、さらに、外部回路との電気インタフェースをダイに提供するために用いられる。より小さい電子デバイスへの要求の高まりにより、半導体パッケージは、より一層コンパクトになるように設計され、より大きい回路密度をサポートしなければならない。
さらに、過去数年間で、マイクロ電子機械システム（ＭＥＭＳ）構造は、家電製品においてますます重要な役割を担うようになった。例えば、センサ、アクチュエータ及びミラーのようなＭＥＭＳデバイスは、車両におけるエアバッグのトリガからビジュアルアート産業におけるディスプレイまで多岐にわたる製品において、見ることができる。これらの技術の成熟により、このようなＭＥＭＳ構造の精度及び機能性に対する要求が、エスカレートしてきた。さらに、ＭＥＭＳデバイスの性能に対する一貫性要件（デバイス内及びデバイスツーデバイスの両方）により、このようなＭＥＭＳデバイスの製造に用いられる複数の処理は、極めて洗練される必要がある場合が多い。
パッケージングのスケールは、典型的には、サイズ縮小と見られるが、所与の空間に機能を追加することも考えられる。しかしながら、パッケージにさらに収容される追加機能と共に半導体ダイをパッケージしようと試みた場合、複数の構造的問題が生じることがある。例えば、複数のパッケージＭＥＭＳデバイスの追加は、機能を追加することもあるが、半導体パッケージにおける空間利用可能性の減少により、このような機能の追加に障害を与えることがある。
パッケージの一部としてモノリシックなＭＥＭＳを構築するべく、基板パッケージングビルドアップ技術を追求するに当たり、具体的な課題は、アクティブＭＥＭＳ要素のパターニングされた複数のリリースホールを用いて、下層の犠牲材料を等方的にエッチングする能力である。その理由は、シリコンＭＥＭＳと異なり、パッケージングビルドアップＭＥＭＳデバイスの物理的寸法は、アクティブＭＥＭＳデバイス及び犠牲層の寸法の両方に対して、より著しく大きい。これらのより大きい寸法は、リリースエッチング処理のマージンの実質的な縮小に対応する傾向がある。さらに、リリースエッチング処理は、典型的には、幾つかの商用フィルム製品の複数の誘電材料にちりばめられた複数のフィラーの存在によって、困難度が高くなる。
本発明の様々な実施形態が、複数の添付図面の複数の図において、限定としてではなく、例として示される。
実施形態に係るパッケージＭＥＭＳデバイスを製造する処理の動作の断面図を示す。 実施形態に係るパッケージＭＥＭＳデバイスを製造する処理の動作の断面図を示す。 実施形態に係るパッケージＭＥＭＳデバイスを製造する処理の動作の断面図を示す。 実施形態に係るパッケージＭＥＭＳデバイスを製造する処理の動作の断面図を示す。 実施形態に係るパッケージＭＥＭＳデバイスを製造する処理の動作の断面図を示す。 実施形態に係るパッケージＭＥＭＳデバイスを製造する処理の動作の断面図を示す。 実施形態に係るパッケージＭＥＭＳデバイスを製造する処理の動作の断面図を示す。 実施形態に係るパッケージＭＥＭＳデバイスを製造する処理の動作の断面図を示す。
実施形態に係る複数のスルーホール構造の構成を含むＭＥＭＳデバイスの複数の要素を示す正投影図である。
複数のスルーホール構造の従来の構成を示すレイアウト図である。
実施形態に係る複数のスルーホール構造の各構成を示すレイアウト図である。 実施形態に係る複数のスルーホール構造の各構成を示すレイアウト図である。 実施形態に係る複数のスルーホール構造の各構成を示すレイアウト図である。 実施形態に係る複数のスルーホール構造の各構成を示すレイアウト図である。 実施形態に係る複数のスルーホール構造の各構成を示すレイアウト図である。 実施形態に係る複数のスルーホール構造の各構成を示すレイアウト図である。
実施形態に係る半導体パッケージの製造方法の複数の要素を示すフロー図である。
一実施形態に係るコンピュータシステムの概略図である。
本明細書で説明される複数の実施形態は、改良された構成の複数のスルーホール構造を含むように、半導体パッケージにおいて第１の面を多様な形で提供する。複数のスルーホール構造は、ＭＥＭＳデバイスの垂下部分を下層から分離するエアギャップを形成するべく改良されたエッチングを与え、または、他の場合には、垂下部分に近接する。実施形態において、第１の面は、複数のエッジを含み、その各々は、構造の第１の面及び第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する。第１の面は、複数のアーム部を備えてもよく、その各々は、複数のエッジのうちエッジ隣接エッジのペアのそれぞれ間に位置する。第１の面は、複数のノード部をさらに備えてもよく、その各々は、複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する。複数のノード部の各々について、ノード部において互いを接合するアーム部の総数のそれぞれは、４以外の数であってもよい。代替的に、またはさらに、複数のノード部の各々について、ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有してもよい。
パッケージＭＥＭＳデバイスは、複数の異なる実施形態に係る様々なパッケージングオプションのいずれかに収容されてもよい。１つのこのようなオプションは、ＢＢＵＬ処理によって形成された基板におけるハウジングである。例えば、図１Ａ−図１Ｈは、例示的な実施形態に従って垂下ビーム構造を有するパッケージＭＥＭＳデバイスを製造する処理の様々な動作の複数の断面図を示す。
図１Ａを参照すると、２つのパネルサイド１０２および１０２'を含むキャリア１０１の簡素化された図である１００ａが示される。完全エンベデッド処理が、ダイ１０４／１０４'をパッケージするべく、パネル１０２／１０２'のいずれかにおいてそれぞれ実行されてもよい。例として、図１Ｂは、レベル２（Ｌ２）金属層画定までのＢＢＵＬ完全エンベデッドダイ処理の図である１００ｂを示す。ＢＢＵＬは、シリコンダイをプロセッサパッケージワイヤに取り付けるために通常の小さいはんだのバンプを用いないため、バンプのないプロセッサパッケージング技術である。これは、シリコンダイの周りで成長または構築されるため、ビルドアップ層を有する。複数の特定の実施形態は、この点に関して限定されるものではないが、幾つかの半導体パッケージは、ここで、従来的な基板において一般に見られる厚い樹脂コア層を含まないコアレス基板を用いる。実施形態において、ＢＢＵＬ処理の一部として、複数の導電ビア及び複数のルーティング層は、残りの複数の層を完成させるべく、セミアディティブ処理（ＳＡＰ）を用いて半導体ダイ１０４／１０４'のアクティブ側の上方に形成される。
つまり、再び図１Ｂを参照すると、半導体ダイは、キャリアのパネルにおいてパッケージングされてもよい。キャリア１０１は、複数の平面パネル、または各々が半導体ダイ１０４／１０４'を受容するようなサイズの複数の孔が中に配置された複数のパネルを有するように与えられてもよい。複数の特定の実施形態は、この点に関して限定されるものではないが、複数の同一構造（例えば、１０２及び１０２'）は、処理ユーティリティ用のバックツーバック装置を構築するべく、処理の間に係合されてもよい。結果として、処理スループットは、効果的に倍加される。図１Ｂに示される構造は、同様のまたは同一の断面を有する複数の同一領域を有するより大きいキャリア／パネル構造の一部を形成してもよい。
例えば、キャリアは、いずれかのサイドに１０００の凹部を有する複数のパネルを含んでもよく、これにより、単一キャリアから２０００の個々のパッケージを製造することが可能となる。パネルは、接着リリース層及び接着バインダを含んでもよい。切削ゾーンが、分離処理のために、装置１０２または１０２'の各端部に設けられてもよい。半導体ダイの裏面は、ダイ結合フィルムを有するパネルに結合されてもよい。複数のカプセル化層は、積層処理によって形成されてもよい。他の実施形態において、１つまたは複数のカプセル化層は、複数の装置のウェハスケールアレイ上で誘電体をスピンオン及び硬化することによって形成されてもよく、ここで、装置１０２／１０２'は、例示のために簡略化された単なるサブセットである。
実施形態において、ＭＥＭＳ底部電極（図示せず）は、複数のビルドアップ層の１つにおいて、例えば、一連の無電解めっき、ドライフィルムレジスト（ＤＦＲ）パターニング、電気めっき及びフラッシュエッチング処理によって、形成されてもよい。このようなＭＥＭＳ底部電極は、このような電極を結合するべく、ＭＥＭＳアクチュエータ／センサ構造の最大の静電起動または容量感知検出のために設けられてもよい。例示的な実施形態に係る１つのこのようなＢＢＵＬ ＭＥＭＳ構造１１８の形成は、図１Ｃ−図１Ｈを参照して説明される。
図１Ｃの図である１００ｃを参照すると、ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８は、例えば、ビルドアップ層のリリースエッチング停止層の積層された層（例えば、低Ｅ味の素ビルドアップフィルムまたは標準的なＡＢＦフィルムより低いプラズマエッチングレートを有するそれらの派生物）において、画定されてもよい。ＢＢＵＬパネルの１つのサイドのみが、図１Ｃ及びそれ以降からは、簡略化されて示されることに留意されたい。図１Ｄの図である１００ｄに示されるように、複数の壁１０９は、ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８において、ＭＥＭＳアクチュエータ構造１１８の機械的アンカー点を位置決め及び／または提供するホールを画定するように形成されてもよい。ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８におけるホールの形成は、ＣＯ２レーザ、紫外線（ＵＶ）レーザ等によって、例えば、ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８の厚さに応じて、実行されてもよい。
ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８の材料は、例えば、アルコキシエタノールのような有機酸または様々な他のアルカリ塩基膨張剤のいずれかを用いて、制御された膨張処理を受けてもよい。このような制御された膨張は、ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８上に及び／またはこれを通して、膨張ゾーンの形成をもたらすことがある。このような膨張に続き、後でその上に配置される材料、例えば、銅または他の金属のシード層のために、ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８の面を少なくとも部分的に準備するべく、デスミアが実行されてもよい。例えば、ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８のデスミアは、複数のポケットまたは他のこのようなくぼみ構造をデスミアされた面に多様な形で形成するための複数の動作を含んでもよい。代替的に、またはさらに、このようなデスミアは、少なくとも部分的に、複数の壁１０９を形成するレーザドリル動作によって生成されるもののような残留物を除去するべく実行されてもよい。
ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８の膨張及びデスミアエッチングに続き、ＢＢＵＬ ＭＥＭＳ構造１１８（例えば、アンカー１２０及びカンチレバー１２２を含む）は、次に組み立てられる。限定ではなく例示として、パターニングされたドライフィルム抵抗器（ＤＦＲ）層１１２は、図１Ｅの図である１００ｅにおいて示されるように、デスミアされたＢＢＵＬ ＭＥＭＳ底部犠牲層１０８上に画定されてもよい。その後、銅または他の金属は、ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８の選択的に露出された複数の部分に対して、スパッタリング、めっき及び／またはさもなければＤＦＲ層１１２のパターンを介して配置されてもよい。図１Ｆの図である１００ｆに示されるように、結果として得られたＢＢＵＬ ＭＥＭＳ構造１１８は、複数のスルーホールを形成するための複数の構造を備える、アンカー１２０及びカンチレバー１２２を含む。
ここで図１Ｇの図である１００ｇを参照すると、ＢＢＵＬ ＭＥＭＳ上部犠牲層１３０は、その後のエッチングがＢＢＵＬ ＭＥＭＳ構造１１８の少なくとも一部をリリースするように、ＢＢＵＬ ＭＥＭＳ底部犠牲層１０８及びＭＥＭＳ構造１１８上で画定されてもよい。例えば、パターニングされたＤＲＦ層１４０は、ＢＢＵＬ ＭＥＭＳ上部犠牲層１３０上で形成されてもよく、ここで、ＤＲＦ層１４０においてパターニングされた複数のホールは、カンチレバー１２２及び／またはアンカー１２０に隣接するＢＢＵＬ ＭＥＭＳ上部犠牲層１３０及び／またはＢＢＵＬ ＭＥＭＳ底部犠牲層１０８の複数部分を除去するべく、その後、制御されたフラッシュエッチングを可能にする。複数のスルーホール１５０がカンチレバー１２２に存在することで、カンチレバー１２２下側と、半導体パッケージの近接層、例えば、リリースエッチング停止層の積層された層との間の材料を露出させて除去するための、改良されたエッチングが容易になる。除去の結果、オープンなギャップ１５５が形成されてもよく、これは、カンチレバー１２２を下層から分離し、その結果、カンチレバー１２２を少なくとも部分的に近接層上方から垂下させる。
実施形態において、半導体ダイ１０４のアクティブ面は、複数の半導体デバイスを含み、これらは、限定されるものではないが、ダイの複数の機能回路との相互接続構造によって一緒に相互接続され、それによって集積回路を形成するトランジスタ、キャパシタ及び抵抗器のようなものである。当業者に理解されるように、半導体ダイ１０４のデバイス側は、集積回路及び相互接続を有するアクティブ部分を含んでもよい。半導体ダイは、任意の適した集積回路デバイスであってもよく、これは、限定されるものではないが、幾つかの異なる実施形態に係るマイクロプロセッサ（シングルまたはマルチコア）、メモリデバイス、チップセット、グラフィックスデバイス、特定用途集積回路を含む。他の実施形態において、１つより多くのダイが、同一パッケージにエンベデッドされる。例えば、一実施形態において、パッケージ半導体ダイは、第２の積層ダイをさらに含む。第１のダイは、１つまたは複数のスルーシリコンビアがその中に配置されてもよい（ＴＳＶダイ）。第２のダイは、１つまたは複数のスルーシリコンビアを介してＴＳＶダイと電気的に結合されてもよい。一実施形態において、両方のダイが、コアレス基板にエンベデッドされる。
パッケージ半導体ダイ１０４は、実施形態において、完全にエンベデッドされ、かつ囲まれた半導体ダイであってもよい。本開示で用いられる「完全にエンベデッドされ、かつ囲まれた」とは、半導体ダイの全ての面が、基板の（誘電層のような）カプセル化フィルムに接触し、または、カプセル化フィルム内に収容された材料に少なくとも接触することを意味する。他の態様では、「完全にエンベデッドされ、かつ囲まれた」とは、半導体ダイの全ての露出された面が、基板のカプセル化フィルムに接触することを意味する。
パッケージ半導体ダイ１０４は、実施形態において、完全にエンベデッドされた半導体ダイであってもよい。本開示で用いられるように、「完全にエンベデッドされた」とは、半導体ダイのアクティブ面及び複数の側壁全体が、基板の（誘電層のような）カプセル化フィルムに接触し、または、カプセル化フィルム内に収容された材料に少なくとも接触することを意味する。他の態様では、「完全にエンベデッドされた」とは、半導体ダイにおいて、アクティブ面の全ての露出された領域及び複数の側壁全体の露出された部分が、基板のカプセル化フィルムに接触することを意味する。しかしながら、このような場合、半導体ダイは、半導体ダイの裏面が基板のカプセル化フィルムまたはカプセル化フィルム内に収容された材料に接触しない限り、「囲まれて」いてもよく、そうでなくてもよい。第１の実施形態において、半導体ダイの裏面は、基板のダイ面のグローバルプラナリティを有する面から突出する。第２の実施形態において、半導体ダイの面は、基板のダイ面のグローバルプラナリティを有する面からいずれも突出しない。
「完全にエンベデッドされ、かつ囲まれた」、「完全にエンベデッドされた」という上述の画定とは対照的に、「部分的にエンベデッドされた」ダイは、面全体及び複数の側壁の一部のみが、（コアレス基板のような）基板のカプセル化フィルムに接触し、または、カプセル化フィルム内に収容された材料に少なくとも接触するダイである。さらに対照的に、「エンベデッドされない」ダイとは、最大で１つの面が、（コアレス基板のような）基板のカプセル化フィルムに接触し、または、カプセル化フィルム内に収容された材料に接触するが、複数の側壁のいずれの部分もこのように接触しないダイである。
実施形態において、複数の外部導体接触のアレイ（図示せず）は、後で形成されてもよい。複数の外部導体接触は、形成された基板を基礎基板に結合してもよい。複数の外部導体接触は、基礎基板との電気通信のために用いられてもよい。一実施形態において、複数の外部導体接触のアレイは、ボールグリッドアレイ（ＢＧＡ）である。他の複数の実施形態において、複数の外部導体接触のアレイは、限定されるものではないが、ランドグリッドアレイ（ＬＧＡ）または複数のピンのアレイ（ＰＧＡ）のようなアレイである。実施形態において、上述されたように、基板は、ＢＢＵＬ基板である。ＢＢＵＬ処理について詳細に上述されたが、他の複数の処理フローが、代わりに用いられてもよい。例えば、他の実施形態において、ダイ１０４は、基板のコアに収容される。他の実施形態において、複数のファンアウト層が、用いられる。
用語「ＭＥＭＳ」は、概して、マイクロ電子デバイスに相当する寸法スケールを有する幾つかの機械的構造を組み込んだ装置を指す。機械的構造は、典型的には、幾つかの形の機械的な動きが可能であり、約２５０ミクロン未満の寸法を有する。しかしながら、実施形態において、パッケージ構造のＭＥＭＳは、合計サイズが約１ｍｍを超えるが、ビーム幅は、最大で数十ミクロンのオーダである。つまり、本明細書において想定される複数のＭＥＭＳ構造は、実施形態において、複数のＭＥＭＳ技術の範囲内にある任意のデバイスである。例えば、ＭＥＭＳ構造は、必須の寸法が約２５０ミクロンより小さく、基板の上でリソグラフィ、蒸着及びエッチング処理を用いて組み立てられる任意の機械的及び電子的構造であってもよい。本発明の一実施形態によれば、ＭＥＭＳ構造は、限定されるものではないが、共振器、センサ、検出器、フィルタまたはミラーのようなデバイスである。一実施形態において、ＭＥＭＳ構造は、共振器である。特定の実施形態において、共振器は、限定されるものではないが、ビーム、プレート及びチューニングフォークまたはカンチレバーアームのようなものである。
図２は、実施形態に係る複数のスルーホールを含む半導体パッケージ２００の複数の要素を示す。半導体パッケージ２００は、例えば、図１Ａ−図１Ｈにおいて示される処理によって形成された半導体パッケージの幾つかまたは全ての特徴を含んでもよい。しかしながら、半導体パッケージ２００の製造は、異なる実施形態において、様々な追加のまたは代替的な技術のいずれかに従って実行されてもよい。
半導体パッケージ２００は、例示的なビルドアップ層２１０によって一部が表される複数のビルドアップ層を含んでもよい。限定ではなく例示として、半導体パッケージ２００は、ダイ（図示せず）周囲に、交互のパターニングされた導体材料及び絶縁材料の複数の層を形成してもよく、ここで、例えば、パターニングされた導体材料の複数の層のうち少なくとも１つは、ＭＥＭＳデバイスをダイの接触点に結合する。ＭＥＭＳデバイスは、プラットフォーム要素２３０（本明細書において、ビーム要素とも称される）を備えてもよく、これは、例えば、プルーフマス、カンチレバー、共振器または他のアクティブ要素として機能するためのものである。プラットフォーム要素２３０の部分は、ギャップ２４０によってビルドアップ層２１０から分離され（例えば、その上に垂下し）てもよい。このような分離は、例えば、垂下部分２２０によって与えられてもよく、これは、プラットフォーム要素２３０に少なくとも１つのアンカー点を与える。
実施形態において、プラットフォーム要素２３０の面は、複数のスルーホール構造の構成２５０を含み、これは、少なくとも部分的に複数のスルーホールを画定する。本明細書で用いられるスルーホール（本明細書において、「リリースホール」または簡潔さのために単に「ホール」とも称される」は、構造、例えば、ビーム、カンチレバー、プルーフマスまたはＭＥＭＳデバイスの他の要素の少なくとも一部を含む構造の垂下部分の全長にわたって延びるホールを指す。複数の特定の実施形態は、半導体パッケージのＭＥＭＳデバイスにおいて、複数のスルーホール構造の改良された構成を、多様な形で与える。このような複数の改良された構成は、ＭＥＭＳデバイスの垂下部分をそこに近接する他の構造から分離するギャップを形成するべく、改良されたエッチングを容易にすることがある。同様に、このような改良されたエッチングは、複数のスルーホールが、従来技術によって配置された複数のスルーホール構造のサイズ及び／または数と比較して、より小さいサイズ及び／または数とすることを可能にしてもよい。例えば、図４Ａ−４Ｆは、異なる実施形態に係る複数のスルーホール構造の様々な構成を示す。このような複数の構成の形状を説明するために用いられる様々な用語が、以下に画定される。
本明細書において他に示されない限り、「面」は、ＭＥＭＳデバイスのこのような垂下部分の２つの対向面のいずれかを指し、複数のスルーホールは、２つの対向面の間を多様な形で延びる。面は、平坦面であってもよいが、複数の特定の実施形態は、この点に関して限定されるものではない。他に示されない限り、「エッジ」は、本明細書において、対応するスルーホールを少なくとも部分的に画定する面の部分を指すために用いられる。例えば、面は、その各々が当該面と対応するスルーホールとの交差部分を画定する複数のエッジを含んでもよい。限定ではなく例示として、図４Ａの構成４００は、エッジＥ０１、Ｅ０２、Ｅ１１、Ｅ１２、Ｅ１３を示し、これらはそれぞれ、複数のスルーホールの中から対応するスルーホールＨ０１、Ｈ０２、Ｈ１１、Ｈ１２、Ｈ１３を少なくとも部分的に画定する。
複数のエッジの各々は、自己によって囲まれてもよく、それぞれ１つまたは複数の連続的な、例えば、直線または平滑なカーブの部分を含んでもよく、これらの各々は、本明細書において「サイド」と称される。エッジは、サイド内に正円、楕円、長楕円または他の円形プロファイルを有するホールを部分的に画定するべく、裏からそれ自体に連続的にカーブする単一のサイドを有してもよい。代替的に、またはさらに、エッジは、複数の直線エッジを含んでもよく、これらは、サイド内に多角形プロファイルを有するホールを部分的に画定する。他に示されない限り、「コーナー」は、本明細書において、当該エッジの２つのサイドの、ある角度で接合するエッジの部分を指すために用いられる。例えば、エッジＥ１２の４つのサイドは、サイド４１０及びサイド４１２を含み、これらは、面においてコーナー４１４で交わる。複数の特定の実施形態は、この点に関して限定されるものではないが、エッジＥ０１、Ｅ０２、Ｅ１１、Ｅ１３の各々は同様に、それぞれ直線エッジと、このような直線エッジの様々な接合部分においてコーナーのそれぞれとを含む。
用語「エッジに隣接」は、本明細書において、複数のエッジが互いに比較的近接していることを説明するために用いられる。第１のエッジ及び第２のエッジは、エッジに隣接するものとみなされ、ここで、第１のエッジは、第２のエッジに最も近接する１つまたは複数の点を含み、第１のエッジ以外では、第２のエッジ（及び例えば、任意の他の第３のエッジ）は、１つまたは複数の点に最も近いエッジである。
第１のエッジの所与の第１のサイド及び第２のエッジの所与の第２のサイドにおいて、第１のサイドは、本明細書において、第２のサイドに「向く」ものとみなされ、ここで、第１のサイドの幾つかの点において、第１のサイドに直交する線は、第１のエッジから離れるように延び、第２のサイドと交差するように示されてもよい。所与のサイドの部分（簡潔さのために、本明細書において「サイド部」と称される）が異なるエッジの幾つかの他のサイドに向く場合、同一の所与のサイドの他の部分は、異なるエッジの他のサイドに向かなくてもよく、当該異なるエッジに全く向かなくてもよい。
実施形態において、面は、本明細書において「アーム部」及び「ノード部」と称される部分を含んでもよく、これらは、多様な形で、複数のスルーホール構造の互いに対する相対的な構成を少なくとも部分的に画定する。本明細書で用いられる「アーム部」（または単に「ａｐ」）は、その各々が特定のエッジ隣接エッジのペア間に位置する１つまたは複数の点を含む面の部分を指す。アーム部は、２つのエッジ隣接エッジ間を最小限に分離するエリアを含んでもよい。実施形態において、アーム部は、面の複数の点を含み、これらを介して、２つのエッジ隣接エッジのうち少なくとも１つは、２つのエッジ隣接エッジの他方に向く。例えば、アーム部は、線に沿った点を含んでもよく、これを介して、複数のエッジ隣接エッジの各々は、複数のエッジ隣接エッジの他方に向く。代替的に、またはさらに、このようなアーム部は、線に沿った点を含んでもよく、これを介して、エッジ隣接エッジのペアの１つのみが、エッジ隣接エッジのペアの他方に向く。
本明細書で用いられる「ノード部」（または単に「ｕｐ」）は、対応する複数の、例えば３つまたはそれより多くのアーム部の接合部分にある面の部分を指す。複数のアーム部の接合部分は、本明細書において、複数のこのようなアーム部が互いに収束し、さもなければこれらと交わる位置を意味するものと理解されよう。所与のノード部について、対応する複数のエッジのセットは、ノード部の周りに位置してもよく、ここで、複数のエッジのセットの１つまたは複数のコーナーのそれぞれ及び／またはサイド部の様々な組み合わせのいずれかは、少なくとも部分的にノード部を画定する。
複数の特定の実施形態は、多様な形で、所与のノード部における複数のアーム部の直線構成のタイプの例を防止し、さもなければこれらを限定する。図３は、このような従来の構成３００の一例を示し、これは、例えば、複数の公知技術に係る複数のシリコンＭＥＭＳデバイスにおいて設けられることがある。
構成３００において、四角ホールＨ１、Ｈ２、Ｈ３、Ｈ４は、正確に４つのアーム部の十字またはさもなければ垂直接合を画定するそれぞれのエッジによって画定される。構成３００の複数のアーム部は、各々、ノードの他のサイドにあるそれぞれの対向するアーム部と平行かつ整合する。四角ホールＨ１、Ｈ２、Ｈ３、Ｈ４及びこれらの互いに対する直線構成は、比較的容易に実装される。しかしながら、複数の特定の実施形態は、このようなホールＨ１、Ｈ２、Ｈ３、Ｈ４の直線構成が、構成３００下の材料エッチングに関する特定の非効率性に関連することを認識した結果である。
例えば、構成３００に示されるノード部を画定する複数のエッジの中で、これらのエッジのコーナーのそれぞれのみが、当該ノード部に隣接する。さらに、これらのコーナーを画定する複数のサイドの中で、いずれのサイドもノード部に向かない。結果として、構成３００のノード部の下にある犠牲材料のエッチングへの露出は、例えば、このような露出が、ノード部を画定するホールＨ１、Ｈ２、Ｈ３、Ｈ４の複数の近接コーナーを主に介する場合、比較的限定されることがある。
対照的に、構成４００は、複数のアーム部のこのような十字構成の複数の例を限定またはさもなければ防止するように配置される複数のエッジの一例を示す。構成４００において、面におけるエッジＥ０１、Ｅ０２、Ｅ１１、Ｅ１２、Ｅ１３は、ホールＨ０１、Ｈ０２、Ｈ１１、Ｈ１２、Ｈ１３のそれぞれを少なくとも部分的に画定する。例えば、エッジＥ０１、Ｅ０２、Ｅ１１、Ｅ１２、Ｅ１３は、ホールＨ０１、Ｈ０２、Ｈ１１、Ｈ１２、Ｈ１３の各々に対して、ホールの面との交差のそれぞれを画定してもよい。構成４００の例示的な実施形態において、エッジＥ０１、Ｅ１１及びＥ１２は、各々が互いにエッジに隣接する。さらに、または代替的に、エッジＥ０２、Ｅ１２及びＥ１３は、各々が互いにエッジに隣接してもよく、及び／または、エッジＥ０１、Ｅ０２は、互いにエッジに隣接してもよい。従って、構成４００に示される面は、複数のエッジ隣接エッジの中で、ペアＥ０１／Ｅ１１、Ｅ０１／Ｅ１２、Ｅ０２／Ｅ１２、Ｅ０２／Ｅ１３及びＥ０１／Ｅ０２の各々に対して、異なるそれぞれのアーム部を含んでもよい。
構成４００に示される面は、その各々がＥ０１、Ｅ１１及びＥ１２の異なるそれぞれのペア間にある複数のアーム部の接合部分において、ノード部を含んでもよい。例えば、Ｅ０１、Ｅ１１及びＥ１２は、複数のアーム部の接合部分にあるノード部の周りに位置し、これを少なくとも部分的に画定してもよく、ここで、複数のアーム部の総数は、４以外の数であり、この場合は３である。構成４００に示される面は、その各々がＥ０２、Ｅ１２及びＥ１３の異なるそれぞれのペア間にある複数のアーム部の接合部分において、他のノード部を含む。Ｅ０２、Ｅ１２及びＥ１３によって少なくとも部分的に画定されるノード部は、他の複数のアーム部の接合部分に位置してもよく、ここで、他の複数のアーム部の総数も、４以外の数である。
結果として、構成４００の幾つかまたは全てのノード部は、正確に４つのアーム部の垂直接合に関連するもの以外のタイプの各々である。限定ではなく例示として、構成４００の１つまたは複数のアーム部は、各々、例示的な中線４２０、４２２、４２６、４２８によって表される中線のそれぞれに関連してもよい。中線４２０、４２２、４２６は、各々が多様な形で、線のそれぞれに沿って、隣接するノード部及び当該ノード部を少なくとも部分的に画定するエッジの両方に交差する方向に延びてもよい。１つまたは複数のアーム部は、互いに整合されてもよく、例えば、複数のアーム部が共通の中線４２８を共有する場合に、構成４００の複数のノード部は、各々、当該ノード部を画定する複数のエッジの（隣接する単なる複数のコーナーと対照的に）少なくとも１つのサイド部に隣接してもよい。
図４Ｂは、実施形態に係る複数のスルーホール構造の他の構成４３０の複数の特徴を示す。構成４３０において、エッジＥ２１、Ｅ２２、Ｅ３１、Ｅ３２は、対応するスルーホールＨ２１、Ｈ２２、Ｈ３１、Ｈ３２を、それぞれ少なくとも部分的に画定する。構成４３０の例示的な実施形態において、エッジＥ２１及びＥ２２は、互いにエッジに隣接する。さらに、または代替的に、エッジＥ２１及びＥ３１は、互いにエッジに隣接してもよく、及び／または、エッジＥ２２及びＥ３２は、互いにエッジに隣接してもよい。エッジＥ３２、Ｅ２１は、互いに隣接してもよいが、これらは、（例えば、少なくとも、これらの互いに最も近接する複数の点が、直交する線を引けない複数のコーナーのそれぞれである限り）互いを向くサイドのそれぞれを含まなくてもよいことに留意されたい。
従って、構成４３０に示される面は、複数のエッジ隣接エッジのペアＥ２１／Ｅ２２、Ｅ２１／Ｅ３１、 Ｅ２２／Ｅ３２及びＥ３１／Ｅ３２の各々に対して、異なるそれぞれのアーム部を含んでもよい。ノード部は、複数のこのようなアーム部の接合部分に位置してもよく、ここで、エッジＥ２１、Ｅ２２、Ｅ３１、Ｅ３２は、多様な形で、当該ノード部に隣接し、その周りに位置してもよい。実施形態において、エッジＥ２１、Ｅ２２、Ｅ３１、Ｅ３２の幾つかまたは全ては、それぞれ異なる向きを有し、例えば、Ｅ２１及びＥ３１のサイドは、線のそれぞれに沿って、互いに対して傾斜する方向に延びる。結果として、１つまたは複数のサイド部は、Ｅ２１、Ｅ２２、Ｅ３１、Ｅ３２の単なるコーナーではなく、むしろ、ノード部に隣接してもよい。例えば、エッジＥ３２のサイド部及び／またはＥ３１のサイド部は、ノード部に隣接してもよく、これは、複数の従来技術による複数のスルーホール構成と比較して、このようなノード部下の材料が、エッチングにより良く露出されることを可能にする。
図４Ｃは、実施形態に係る複数のスルーホール構造の他の構成４４０の複数の特徴を示す。構成４４０は、複数の特定の点に関して、構成４４０と同様であり、１つの例外は、複数のエッジの複数の隣接行間の不整合がより大きいことである。構成４４０において、エッジＥ４１、Ｅ４２、Ｅ５１、Ｅ５２は、対応する複数のスルーホールＨ４１、Ｈ４２、Ｈ５１、Ｈ５２のそれぞれを少なくとも部分的に画定する。構成４４０に示される面は、複数のエッジ隣接エッジのペアＥ４１／Ｅ４２、Ｅ４１／Ｅ５１、Ｅ４２／Ｅ５２及びＥ５１／Ｅ５２の各々に対して異なるそれぞれのアーム部を含んでもよい。ノード部は、複数のこのようなアーム部の接合部分に位置してもよく、ここで、エッジＥ４１、Ｅ４２、Ｅ５１、Ｅ５２は、多様な形で、当該ノード部に隣接し、これらの周りに位置する。エッジＥ４１、Ｅ４４、Ｅ５１、Ｅ５２によって画定される形状のそれぞれが異なる向きであることに加え、構成４４０は、（例えば、１つのこのような行がエッジＥ４１、Ｅ４２を含み、他のこのような行が、エッジＥ５１、Ｅ５２を含む場合に）複数のエッジの複数の行の比較的大きな不整合を与える。結果として、Ｅ４１、Ｅ４２、Ｅ５１、Ｅ５２のサイド部は、エッジＥ２１、Ｅ２２、Ｅ３１、Ｅ３２のサイド部がこれらの対応するノード部に隣接するより大きい範囲にまで、多様な形でノード部に隣接してもよい。
図４Ｄは、実施形態に係る複数のスルーホール構造の他の構成４５０の複数の特徴を示す。構成４５０において、エッジＥ６１、Ｅ６２、Ｅ６３、Ｅ６４は、対応するスルーホールＨ６１、Ｈ６２、Ｈ６３、Ｈ６４をそれぞれ少なくとも部分的に画定する。エッジＥ６１、Ｅ６２、Ｅ６３、Ｅ６４の幾つかまたは全ては、多様な形で、矩形形状以外の複数のそれぞれの多角形形状、例えば六角形を、面に画定してもよい。複数のこのような多角形形状は、ノード部において互いに傾斜角をなすように交わる複数のアーム部を画定するように配置されてもよい。代替的に、またはさらに、１つまたは複数のこのような多角形形状は、ノード部に隣接する複数の鈍角コーナーを含んでもよい。
構成４５０の例示的な実施形態において、エッジＥ６１、Ｅ６２及びＥ６３は、各々、互いにエッジに隣接する。さらに、または代替的に、エッジＥ６２、Ｅ６３及びＥ６４は、各々が、互いエッジに隣接してもよい。従って、構成４５０に示される面は、複数のエッジ隣接エッジのペアＥ６１／Ｅ６２、Ｅ６２／Ｅ６３、Ｅ６１／Ｅ６３、Ｅ６２／Ｅ６４、及びＥ６３／Ｅ６４の各々に対して、異なるそれぞれのアーム部を含んでもよい。構成４５０に示される面は、その各々がＥ６１、Ｅ６２及びＥ６３の異なるそれぞれのペア間にある複数のアーム部の接合部分において、ノード部を含んでもよい。例えば、Ｅ６１、Ｅ６２及びＥ６３は、合計で３つのアーム部の接合部分にあるノード部の周りに位置し、これらを少なくとも部分的に画定してもよい。構成４５０に示される面は、その各々が異なるそれぞれのペアＥ６２、Ｅ６３及びＥ６４の間にある複数のアーム部の接合部分において、他のノード部を含む。Ｅ６２、Ｅ６３及びＥ６４によって少なくとも部分的に画定されたノード部は、他の合計で３つのアーム部の接合部分に位置してもよい。
図４Ｅは、実施形態に係る複数のスルーホール構造の他の構成４６０の複数の特徴を示す。構成４６０において、エッジＥ７１、Ｅ７２、Ｅ７３、Ｅ７４は、対応するスルーホールＨ７１、Ｈ７２、Ｈ７３、Ｈ７４を、それぞれ少なくとも部分的に画定する。エッジＥ７１、Ｅ７２、Ｅ７３、Ｅ７４の幾つかまたは全ては、多様な形で、複数の円形状、例えば正円を、面に画定してもよい。このような複数の円形状は、ノード部において互いに傾斜角をなすように交じわる複数のアーム部を画定するように配置されてもよい。構成４６０の例示的な実施形態において、エッジＥ７１、Ｅ７２及びＥ７４は、各々、互いにエッジに隣接する。さらに、または代替的に、エッジＥ７１、Ｅ７３及びＥ７４は、各々、互いにエッジに隣接してもよい。従って、構成４６０に示される面は、複数のエッジ隣接エッジのペアＥ７１／Ｅ７２、Ｅ７２／Ｅ７４、Ｅ７１／Ｅ７３、Ｅ７３／Ｅ７４及びＥ７１／Ｅ７４の各々に対して、異なるそれぞれのアーム部を含んでもよい。構成４６０に示される面は、その各々がＥ７１、Ｅ７２及びＥ７４の異なるそれぞれのペアの間にある複数のアーム部の接合部分において、ノード部を含んでもよい。構成４６０に示される面は、その各々がＥ７１、Ｅ７３及びＥ７４の異なるそれぞれのペアの間にある複数のアーム部の接合部分において、他のノード部を含む。
図４Ｆは、実施形態に係る複数のスルーホール構造の他の構成４７０の複数の特徴を示す。構成４７０において、エッジＥ８０、Ｅ８１、Ｅ８２、Ｅ８３は、対応するスルーホールＨ８０、Ｈ８１、Ｈ８２、Ｈ８３を、それぞれ少なくとも部分的に画定する。エッジＥ８０、Ｅ８１、Ｅ８２、Ｅ８３の幾つかまたは全ては、多様な形で、面に複数のダイヤモンド形状を画定してもよい。複数のこのようなダイヤモンド形状は、ノード部において互いに傾斜角をなすように交じわる複数のアーム部を画定するように配置されてもよい。代替的に、またはさらに、１つまたは複数のこのようなダイヤモンド形状は、ノード部に隣接する複数の鈍角コーナーを含んでもよい。
構成４７０の例示的な実施形態において、エッジＥ８０、Ｅ８１及びＥ８３は、各々、互いにエッジに隣接する。さらに、または代替的に、エッジＥ８０、Ｅ８２及びＥ８３は、各々、互いにエッジに隣接してもよい。従って、構成４７０に示される面は、複数のエッジ隣接エッジのペアＥ８０／Ｅ８１、Ｅ８１／Ｅ８３、Ｅ８０／Ｅ８２及びＥ８２／Ｅ８３の各々に対して、異なるそれぞれのアーム部を含んでもよい。構成４７０に示される面は、その各々が、Ｅ８０、Ｅ８１、Ｅ８２及びＥ８３の異なるそれぞれのペア間にある複数のアーム部の接合部分において、ノード部を含んでもよい。
図５は、実施形態に係る半導体パッケージを製造するための方法５００の複数の要素を示す。半導体パッケージは、例えば、構成２５０、４００、４３０、４４０、４５０、４６０、４７０のいずれかの特徴の幾つかまたは全てを備える複数のスルーホール構造の構成を含んでもよい。実施形態において、方法５００は、図１Ａ−１Ｈに表される複数の動作の幾つかまたは全てを実行する。
方法５００は、５１０において、第１のビルドアップ層を積層する段階を含む、ダイ用ビルドアップキャリアの第１の部分を形成する段階を含んでもよい。第１のビルドアップ層は、リリースエッチング停止層の積層された層を含んでもよく、こでは、限定されるものではないが、様々な低Ｅ味の素ビルドアップフィルムまたはそれらの均等物のいずれかを含む。実施形態において、方法５００は、５２０において、その各々がスルーホールのそれぞれを部分的に画定する複数のエッジを含む第１の面を備えるビーム要素を形成する段階をさらに備え、ここで、第１の面は、複数のアーム部と、その各々が複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する複数のノード部と、を含む。
複数のアーム部は、各々が、複数のエッジの複数のエッジ隣接エッジのペアのそれぞれの間に位置してもよい。複数のノード部の各々について、ノード部において互いを接合するアーム部の総数のそれぞれは、４以外の数であり、または、ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有する。実施形態において、複数のノード部の各々は、ノード部が第１、第２、第３及び第４のアーム部のそれぞれの接合部分に位置し、第１のアーム部及び第２のアーム部の中線のそれぞれが互いに平行であり、かつ、第３のアーム部及び第４のアーム部の中線のそれぞれが互いに平行である場合、第１のアーム部及び第３のアーム部の中線のそれぞれは、互いに対して傾斜（及び／または、第２のアーム部及び第４のアーム部の中線のそれぞれが互いに対して傾斜）する。
複数のエッジは、円形状、例えば、正円または楕円を、第１の面に画定するエッジを含んでもよい。代替的に、またはさらに、複数のエッジは、第１の面に多角形形状、例えば、三角形、六角形、八角形等を画定するエッジを含んでもよく、多角形形状のサイドの総数は、４以外の数である。代替的に、またはさらに、複数のエッジは、ダイヤモンド形状（例えば、矩形以外の平行四辺形）を第１の面に画定するエッジを含んでもよい。
実施形態において、複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行を含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの第１の行及び複数の矩形エッジの第２の行の各々について、その行の１つまたは複数のエッジは、各々、第１の線の方向に沿って延びるそれぞれ直線のサイドを含む。このような実施形態において、第１の行のエッジ及び第２の行のエッジは、対応する複数のサイドを含んでもよく、これらは、互いに平行であり、第１の線の方向に沿って、例えば、第１の線の方向に沿った複数のエッジのうちの１つの長さより小さい距離だけ互いからオフセットする。このような構成は、例えば、図４Ａに示される。
他の実施形態において、複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの第１の行の１つまたは複数のエッジは、各々、第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む。実施形態において、複数のノード部は、複数のアーム部のうち３つのみの接合部分において、第１のノード部を含む。代替的に、またはさらに、複数のノード部は、５つまたはそれより多くのアーム部の接合部分にあるノード部を含んでもよい。
方法５３０は、５３０において、ビーム要素から第１のビルドアップ層の部分を分離するエアギャップを形成するべく、複数のスルーホールを介してエッチングを（例えば、少なくとも部分的に）実行する段階を含んでもよい。４３０において実行されるエッチングは、例えば、制御されたフラッシュエッチングを含んでもよい。実施形態において、エッチングは、エアギャップによってビーム要素から分離される第１のビルドアップ層の部分を露出させるべく、第１のビルドアップ層の他の部分を除去する。
図６は、本発明の一実施形態に係るコンピュータシステム６００の概略図である。コンピュータシステム６００（電子システム６００とも称される）は、図示されるように、幾つかの開示された実施形態及び本開示において説明されるこれらの均等物のいずれかに従って、機械的ヒューズをその中に有する半導体パッケージを具現し得る。コンピュータシステム６００は、ネットブックコンピュータのようなモバイルデバイスであってもよい。コンピュータシステム６００は、無線スマートフォンのようなモバイルデバイスであってもよい。コンピュータシステム６００は、デスクトップコンピュータであってもよい。コンピュータシステム６００は、ハンドヘルドリーダであってもよい。
実施形態において、電子システム６００は、コンピュータシステムであり、これは、電子システム６００の様々なコンポーネントを電気的に結合させるシステムバス６２０を含む。システムバス６２０は、単一のバスまたは様々な実施形態に係る複数のバスの任意の組み合わせである。電子システム６００は、集積回路６１０に電力を提供する電圧源６３０を含む。幾つかの実施形態において、電圧源６３０は、システムバス６２０を介して集積回路６１０に電流を供給する。
集積回路６１０は、システムバス６２０に電気的に結合され、実施形態に係る任意の回路または複数の回路の組み合わせを含む。実施形態において、集積回路６１０は、任意のタイプたり得るプロセッサ６１２を含む。本明細書で用いられるように、プロセッサ６１２は、限定されるものではないが、マイクロプロセッサ、マイクロコントローラ、グラフィックスプロセッサ、デジタル信号プロセッサまたは他のプロセッサのような任意のタイプの回路を意味してもよい。実施形態において、プロセッサ６１２は、本明細書において開示されるように、その中に機械的ヒューズを有する半導体パッケージを含み、またはこれに含まれる。実施形態において、プロセッサの複数のメモリキャッシュに、複数のＳＲＡＭ実施形態が見られる。集積回路６１０に含まれ得る他の複数のタイプの回路は、カスタム回路、または、携帯電話、スマートフォン、ページャ、ポータブルコンピュータ、ツーウェイラジオ及び同様の電子システムにおいて、無線デバイスで用いるための通信回路６１４のような特定用途集積回路（ＡＳＩＣ）である。実施形態において、プロセッサ６１０は、静的ランダムアクセスメモリ（ＳＲＡＭ）のようなオンダイメモリ６１６を含む。実施形態において、プロセッサ６１０は、エンベデッド動的ランダムアクセスメモリ（ｅＤＲＡＭ）のようなエンベデッドオンダイメモリ６１６を含む。
実施形態において、集積回路６１０は、後続の集積回路６１１によって補完される。有用な複数の実施形態は、デュアルプロセッサ６１３と、デュアル通信回路６１５と、ＳＲＡＭのようなデュアルオンダイメモリ６１７とを含む。実施形態において、デュアル集積回路６１０は、ｅＤＲＡＭのようなエンベデッドオンダイメモリ６１７を含む。
実施形態において、電子システム６００は、外部メモリ６４０をさらに含み、これは、同様に、ＲＡＭ形式のメインメモリ６４２、１つまたは複数のハードドライブ６４４、及び／または１つまたは複数のドライブのような、リムーバブルメディア６４６を処理する、ディスケット、コンパクトディスク（ＣＤ）、デジタル可変ディスク（ＤＶＤ）、フラッシュメモリドライブ、及び当分野で公知の他のリムーバブルメディアのような特定用途に適した１つまたは複数のメモリ要素を含んでもよい。外部メモリ６４０は、また、一実施形態によれば、エンベデッドＴＳＶダイスタックにおける第１のダイのようなエンベデッドメモリ６４８であってもよい。
実施形態において、電子システム６００は、ディスプレイデバイス６５０とオーディオ出力６６０とをさらに含む。実施形態において、電子システム６００は、コントローラ６７０のような入力デバイスを含み、これは、キーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識デバイス、または電子システム６００に情報を入力する任意の他の入力デバイスであってもよい。実施形態において、入力デバイス６７０は、カメラである。実施形態において、入力デバイス６７０は、デジタルサウンドレコーダである。実施形態において、入力デバイス６７０は、カメラ及びデジタルサウンドレコーダである。
本明細書において示されるように、集積回路６１０は、幾つかの開示された実施形態及びこれらの均等物のいずれかに係る機械的ヒューズを中に有する半導体パッケージ、電子システム、コンピュータシステム、集積回路を製造する１つまたは複数の方法、及び、本明細書において様々な実施形態ならびにこれらの分野で認識される均等物で説明された幾つかの開示された実施形態のいずれかに係る機械的ヒューズを中に有する半導体パッケージを含む電子アセンブリを製造する１つまたは複数の方法、を含む、多数の異なる実施形態において、実装されてもよい。複数の要素、複数の材料、複数の形状、複数の寸法、及び一連の動作は、全て、幾つかの開示された実施形態及びこれらの均等物のいずれかに係る機械的ヒューズを中に有する幾つかの開示された半導体パッケージのいずれかに係る基板を搭載するプロセッサにエンベデッドされたマイクロ電子ダイのアレイ接触回数、アレイ接触構成を含む特定のＩ／Ｏ結合要件に適合するように変更可能である。基礎基板が、図６の破線によって表されるように、含まれてもよい。複数の受動デバイスが、図６にさらに示されるように、さらに含まれてもよい。
一実装において、半導体パッケージは、ダイに結合されるビルドアップキャリアを備え、ビルドアップキャリアは、第１のビルドアップ層と、エアギャップによって第１のビルドアップ層の部分から分離されるビーム要素とを含む。ビーム要素は、第１の面及び第２の面を含み、第１の面は、その各々が第１の面及び第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する複数のエッジを含む。第１の面は、その各々が、複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する複数のアーム部と、その各々が、複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する複数のノード部と、を含み、複数のノード部の各々について、ノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する複数の中線のそれぞれを有する。
実施形態において、第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置する複数のノード部の各々について、第１のアーム部及び第２のアーム部の中線のそれぞれが互いに平行であり、かつ、第３のアーム部及び第４のアーム部の中線のそれぞれが互いに平行である場合、第１のアーム部及び第３のアーム部の中線のそれぞれは、互いに対して傾斜する。他の実施形態において、複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの第１の行及び複数の矩形エッジの第２の行の各々について、その行の１つまたは複数のエッジは、各々、第１の線の方向に沿って延びるサイドのそれぞれを含む。他の実施形態において、複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの第１の行の１つまたは複数のエッジは、各々、第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む。
他の実施形態において、複数のノード部の第１のノード部は、３つのアーム部のみの接合部分にある。他の実施形態において、複数のノード部の第１のノード部は、５つまたはそれより多くのアーム部の接合部分にある。他の実施形態において、複数のエッジは、第１の面に円形状を画定するエッジを含む。他の実施形態において、円形状は、正円を含む。他の実施形態において、複数のエッジは、第１の面に三角形状を画定するエッジを含む。他の実施形態において、複数のエッジは、第１の面に多角形形状を画定するエッジを含み、多角形形状のサイドの総数は、４より大きい。他の実施形態において、複数のエッジは、第１の面にダイヤモンド形状を画定するエッジを含む。他の実施形態において、複数のスルーホールは、ホールに接触する複数のスルーホールのセットである。
一実装において、方法は、ダイ用のビルドアップキャリアの第１の部分を形成する段階であって、第１のビルドアップ層を積層する段階を含む、段階と、第１の面及び第２の面を含むビーム要素を形成する段階であって、第１の面は、その各々が第１の面及び第２の面の間に延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する、複数のエッジを含む、段階と、を備える。第１の面は、その各々が、複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する複数のアーム部と、その各々が、複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する複数のノード部と、を含み、複数のノード部の各々について、ノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有する。方法は、第１のビルドアップ層の部分をビーム要素から分離するエアギャップを形成するべく、複数のスルーホール介してエッチングを実行する段階を、さらに備える。
実施形態において、第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置する複数のノード部の各々について、第１のアーム部及び第２のアーム部の中線のそれぞれが互いに平行であり、かつ、第３のアーム部及び第４のアーム部の中線のそれぞれが互いに平行である場合、第１のアーム部及び第３のアーム部の中線のそれぞれは、互いに対して傾斜する。他の実施形態において、複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行を含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの第１の行及び複数の矩形エッジの第２の行の各々について、その行の１つまたは複数のエッジは、各々、第１の線の方向に沿って延びるサイドのそれぞれを含む。他の実施形態において、複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの第１の行の１つまたは複数のエッジは、各々、第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む。
他の実施形態において、複数のノード部の第１のノード部は、３つのアーム部のみの接合部分にある。他の実施形態において、複数のノード部の第１のノード部は、５つまたはそれより多くのアーム部の接合部分にある。他の実施形態において、複数のエッジは、第１の面に円形状を画定するエッジを含む。他の実施形態において、円形状は、正円を含む。他の実施形態において、複数のエッジは、第１の面に三角形状を画定するエッジを含む。他の実施形態において、複数のエッジは、第１の面に多角形形状を画定するエッジを含み、多角形形状のサイドの総数は、４より大きい。他の実施形態において、複数のエッジは、第１の面にダイヤモンド形状を画定するエッジを含む。他の実施形態において、複数のスルーホールは、ホールに接触する複数のスルーホールのセットである。
一実装において、システムは、ビルドアップキャリアに配置されたマイクロプロセッサを含むパッケージを含むコンピューティングデバイスであって、ビルドアップキャリアが、第１のビルドアップ層を含む、コンピューティングデバイスと、エアギャップによって、第１のビルドアップ層の部分から分離されるビーム要素と、を備える。ビーム要素は、第１の面及び第２の面を含み、第１の面は、その各々が第１の面及び第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する複数のエッジを含む。第１の面は、その各々が、複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する複数のアーム部と、その各々が、複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する複数のノード部と、を含み、複数のノード部の各々について、ノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する複数の中線のそれぞれを有する。
実施形態において、複数のノード部の各々について、ノード部が第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置し、第１のアーム部及び第２のアーム部の中線のそれぞれが互いに平行であり、かつ、第３のアーム部及び第４のアーム部の中線のそれぞれが互いに平行である場合、第１のアーム部及び第３のアーム部の中線のそれぞれは、互いに対して傾斜する。他の実施形態において、複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行を含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの第１の行及び複数の矩形エッジの第２の行の各々について、その行の１つまたは複数のエッジは、各々、第１の線の方向に沿って延びるサイドのそれぞれを含む。他の実施形態において、複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの第１の行の１つまたは複数のエッジは、各々、第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む。
他の実施形態において、複数のノード部の第１のノード部は、３つのアーム部のみの接合部分にある。他の実施形態において、複数のノード部の第１のノード部は、５つまたはそれより多くのアーム部の接合部分にある。他の実施形態において、複数のエッジは、第１の面に円形状を画定するエッジを含む。他の実施形態において、円形状は、正円を含む。他の実施形態において、複数のエッジは、第１の面に三角形状を画定するエッジを含む。他の実施形態において、複数のエッジは、第１の面に多角形形状を画定するエッジを含み、多角形形状のサイドの総数は、４より大きい。他の実施形態において、複数のエッジは、第１の面にダイヤモンド形状を画定するエッジを含む。他の実施形態において、複数のスルーホールは、ホールに接触する複数のスルーホールのセットである。
半導体パッケージを提供するための複数の技術及び複数のアーキテクチャは、本明細書において説明される。上述の説明において、説明目的のために、複数の特定の実施形態に対する深い理解を与えるべく、多数の具体的な詳細が説明される。しかしながら、当業者にとっては、複数の特定の実施形態は、これらの具体的な詳細がなくとも実施可能であることは明らかであろう。他の複数の例において、複数の構造及び複数のデバイスが、説明を不明瞭にすることを回避するべく、ブロック図の形で示される。
本明細書において「一実施形態」または「実施形態」に言及する場合、その実施形態に関連して説明された特定の特徴、構造、または特性が、本発明の少なくとも一実施形態に含まれることを意味する。本明細書の様々な複数の箇所に「一実施形態において」という語句が登場するが、これは、必ずしも同一の実施形態を参照するということではない。
本明細書における詳細な説明の幾つかの部分は、コンピュータメモリ内の複数のデータビットに対する動作の複数のアルゴリズム及び複数の象徴的な表現に対して示される。これらのアルゴリズムの説明及び表現は、これらの動作の実体を他の当業者に最も効果的に伝えるべく、演算分野の当業者によって用いられる手段である。アルゴリズムは、ここで、概して、所望の結果をもたらす首尾一貫した一連の段階であると考えられる。複数の段階は、複数の物理量の複数の物理的操作を必要とするものである。通常、必ずしもそうではないものの、これらの量は、格納、伝送、組み合わせ、比較及び他の操作が可能な、電気または磁気の複数の信号という形をとる。主に共通使用を理由として、これらの信号を、ビット、バリュー、要素、記号、キャラクタ、用語、数等で表すことが、時には便利であることが明らかとなっている。
しかしながら、これらの及び同様の用語は全て、適切な物理量に関連付けられており、これらの量に適用される、単に便宜的なラベルであることを念頭に置くべきである。本明細書の説明とは明らかに異なるように具体的に説明されない限り、説明全体を通じて、「処理」または「演算」または「計算」または「決定」または「表示」等のような複数の用語を用いる複数の説明は、コンピュータシステム、またはコンピュータシステムの複数のレジスタ及び複数のメモリ内で、複数の物理（電子）量として表されるデータを操作し、コンピュータシステムの複数のメモリもしくは複数のレジスタ、または他のこのような情報のストレージ、送信またはディスプレイデバイス内で、同様に複数の物理量として表される他のデータに変換する同様の電子コンピューティングデバイスの動作及び複数の処理を指すことを理解されたい。
複数の特定の実施形態は、本明細書に記載された複数の動作を実行する装置にさらに関する。装置は、必要な目的のために特別に構築されてもよく、または、これは、コンピュータに格納されるコンピュータプログラムによって選択的にアクティブ化または再構成される汎用コンピュータを備えてもよい。このようなコンピュータプログラムは、これらに限定されるものではないが、フロッピ（登録商標）ディスク、光ディスク、ＣＤ−ＲＯＭおよび磁気光ディスクを含む任意のタイプのディスク、リードオンリメモリ（ＲＯＭ）、動的ＲＡＭ（ＤＲＡＭ）のようなランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気もしくは光カード、または、複数の電子命令の格納に適し、コンピュータシステムバスに結合される任意のタイプの媒体のようなコンピュータ可読記憶媒体に格納されてもよい。
本明細書において示される複数のアルゴリズム及び複数のディスプレイは、本来的には、任意の特定のコンピュータまたは他の装置に関するものではない。様々な汎用システムは、本明細書における複数の教示に係る複数のプログラムと共に用いられてもよく、または、必要とされる方法の複数の段階を実行するべく、より特殊な装置を構築することが便利であることが明らかとなろう。様々なこれらのシステムのために必要とされる構造は、本明細書の説明から明らかとなろう。さらに、複数の特定の実施形態は、任意の特定のプログラミング言語を参照して説明されていない。本明細書において説明されるこのような複数の実施形態の教示を実装するために、様々なプログラミング言語が利用可能であることが理解されよう。
本明細書の説明に加え、様々な変更が、開示された複数の実施形態及びそれらの複数の実装に、これらの範囲から逸脱することなくなされ得る。従って、本明細書における複数の及び複数の例は、例示であって、制限的な意味に解釈されるべきではない。本発明の範囲は、後述の特許請求の範囲を参照することによってのみ評価されるべきである。
［項目１］
ダイに結合されるビルドアップキャリアであって、第１のビルドアップ層を含むビルドアップキャリアと、
エアギャップによって上記第１のビルドアップ層の部分から分離されるビーム要素であって、第１の面及び第２の面を備え、上記第１の面は、その各々が上記第１の面及び上記第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する複数のエッジを含む、ビーム要素と、
を備え、
上記第１の面は、
その各々が、上記複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する複数のアーム部と、
その各々が、上記複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する複数のノード部と、を含み、
上記複数のノード部の各々について、そのノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、上記ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有する、
半導体パッケージ。
［項目２］
上記複数のノード部の各々について、上記ノード部が第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置し、上記第１のアーム部及び上記第２のアーム部の中線のそれぞれが互いに平行であり、かつ、上記第３のアーム部及び上記第４のアーム部の中線のそれぞれが互いに平行である場合、上記第１のアーム部及び上記第３のアーム部の中線のそれぞれは、互いに対して傾斜する、項目１に記載の半導体パッケージ。
［項目３］
上記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの上記第１の行及び複数の矩形エッジの上記第２の行の各々について、その行の１つまたは複数のエッジは、各々、上記第１の線の方向に沿って延びるサイドのそれぞれを含む、項目１または２に記載の半導体パッケージ。
［項目４］
上記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの上記第１の行の１つまたは複数のエッジは、各々、上記第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む、項目１または２に記載の半導体パッケージ。
［項目５］
上記複数のノード部の第１のノード部は、３つのアーム部のみの接合部分にある、項目１から４のいずれか１項に記載の半導体パッケージ。
［項目６］
上記複数のノード部の第１のノード部は、５つまたはそれより多くのアーム部の接合部分にある、項目１から４のいずれか１項に記載の半導体パッケージ。
［項目７］
上記複数のエッジは、上記第１の面に円形状を画定するエッジを含む、項目１から６のいずれか１項に記載の半導体パッケージ。
［項目８］
上記複数のエッジは、上記第１の面に多角形形状を画定するエッジを含む、項目１から６のいずれか１項に記載の半導体パッケージ。
［項目９］
上記多角形形状の複数のサイドの総数は、４以外の数である、項目８に記載の半導体パッケージ。
［項目１０］
上記多角形形状は、ダイヤモンド形状である、項目８に記載の半導体パッケージ。
［項目１１］
ダイ用のビルドアップキャリアの第１の部分を形成する段階であって、第１のビルドアップ層を積層する段階を含む、段階と、
第１の面及び第２の面を備えるビーム要素を形成する段階であって、上記第１の面は、その各々が上記第１の面及び上記第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する複数のエッジを含み、上記第１の面は、その各々が、上記複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する、複数のアーム部と、その各々が、上記複数のアーム部の３つまたはそれより多くの接合部分のそれぞれに位置する、複数のノード部と、を含み、上記複数のノード部の各々について、そのノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、上記ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有する、段階と、
上記第１のビルドアップ層の部分を上記ビーム要素から分離するエアギャップを形成するべく、上記複数のスルーホールを介してエッチングを実行する段階と、
を備える、方法。
［項目１２］
上記複数のノード部の各々について、上記ノード部が第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置し、上記第１のアーム部及び上記第２のアーム部の中線のそれぞれが互いに平行であり、かつ、上記第３のアーム部及び上記第４のアーム部の中線のそれぞれが互いに平行である場合、上記第１のアーム部及び上記第３のアーム部の中線のそれぞれは、互いに対して傾斜する、項目１１に記載の方法。
［項目１３］
上記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの上記第１の行及び複数の矩形エッジの上記第２の行の各々について、その行の１つまたは複数のエッジは、各々、上記第１の線の方向に沿って延びるサイドのそれぞれを含む、項目１１または１２に記載の方法。
［項目１４］
上記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの上記第１の行の１つまたは複数のエッジは、各々、上記第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む、項目１１または１２に記載の方法。
［項目１５］
上記複数のエッジは、上記第１の面に円形状を画定するエッジを含む、項目１１から１４のいずれか１項に記載の方法。
［項目１６］
上記複数のエッジは、上記第１の面に多角形形状を画定するエッジを含む、項目１１から１４のいずれか１項に記載の方法。
［項目１７］
ビルドアップキャリアに配置されたマイクロプロセッサを含むパッケージを含むコンピューティングデバイスを備え、上記ビルドアップキャリアは、
第１のビルドアップ層と、
エアギャップによって上記第１のビルドアップ層の部分から分離されるビーム要素であって、第１の面及び第２の面を備え、上記第１の面は、その各々が上記第１の面及び上記第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する複数のエッジを含む、ビーム要素と、
を含み、
上記第１の面は、
その各々が、上記複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する複数のアーム部と、
その各々が、上記複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する複数のノード部と、を含み、
上記複数のノード部の各々について、そのノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、上記ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有する、
システム。
［項目１８］
上記複数のノード部の各々について、上記ノード部が第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置し、上記第１のアーム部及び上記第２のアーム部の中線のそれぞれが互いに平行であり、かつ、上記第３のアーム部及び上記第４のアーム部の中線のそれぞれが互いに平行である場合、上記第１のアーム部及び上記第３のアーム部の中線のそれぞれは、互いに対して傾斜する、項目１７に記載のシステム。
［項目１９］
上記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの上記第１の行及び複数の矩形エッジの上記第２の行の各々について、その行の１つまたは複数のエッジは、各々、上記第１の線の方向に沿って延びるサイドのそれぞれを含む、項目１７または１８に記載のシステム。
［項目２０］
上記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの上記第１の行の１つまたは複数のエッジは、各々、上記第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む、項目１７または１８に記載のシステム。
［項目２１］
上記複数のエッジは、上記第１の面に円形状を画定するエッジを含む、項目１７から２０のいずれか１項に記載のシステム。
［項目２２］
上記複数のエッジは、上記第１の面にダイヤモンド形状を画定するエッジを含む、項目１７から２０のいずれか１項に記載のシステム。

Claims (24)

  1. ダイに結合されるビルドアップキャリアであって、第１のビルドアップ層を含むビルドアップキャリアと、
    エアギャップによって前記第１のビルドアップ層の部分から分離されるビーム要素であって、第１の面及び第２の面を備え、前記第１の面は、その各々が前記第１の面及び前記第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する複数のエッジを含む、金属製のビーム要素と、
    を備え、
    前記第１の面は、
    その各々が、前記複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する複数のアーム部と、
    その各々が、前記複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する複数のノード部と、を含み、
    前記複数のノード部の各々について、そのノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、前記ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有し、
    前記複数のスルーホールの前記第１の面上の断面積の合計は、前記複数のノード部及び前記複数のアーム部の面積の合計より大きい、
    半導体パッケージ。
  2. 前記複数のノード部の各々について、前記ノード部が第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置し、前記第１のアーム部及び前記第２のアーム部の中線のそれぞれが互いに平行であり、かつ、前記第３のアーム部及び前記第４のアーム部の中線のそれぞれが互いに平行である場合、前記第１のアーム部及び前記第３のアーム部の中線のそれぞれは、互いに対して傾斜する、請求項１に記載の半導体パッケージ。
  3. 前記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの前記第１の行及び複数の矩形エッジの前記第２の行の各々について、その行の１つまたは複数のエッジは、各々、前記第１の線の方向に沿って延びるサイドのそれぞれを含む、請求項１または２に記載の半導体パッケージ。
  4. 前記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの前記第１の行の１つまたは複数のエッジは、各々、前記第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む、請求項１または２に記載の半導体パッケージ。
  5. 前記複数のノード部の第１のノード部は、３つのアーム部のみの接合部分にある、請求項１から４のいずれか１項に記載の半導体パッケージ。
  6. 前記複数のノード部の第１のノード部は、５つまたはそれより多くのアーム部の接合部分にある、請求項１から４のいずれか１項に記載の半導体パッケージ。
  7. 前記複数のエッジは、前記第１の面に円形状を画定するエッジを含む、請求項１から６のいずれか１項に記載の半導体パッケージ。
  8. 前記複数のエッジは、前記第１の面に多角形形状を画定するエッジを含む、請求項１から６のいずれか１項に記載の半導体パッケージ。
  9. 前記多角形形状の複数のサイドの総数は、４以外の数である、請求項８に記載の半導体パッケージ。
  10. 前記多角形形状は、ダイヤモンド形状である、請求項８に記載の半導体パッケージ。
  11. 前記第１のビルドアップ層に前記ダイを更に備える、請求項１から１０のいずれか１項に記載の半導体パッケージ。
  12. ダイ用のビルドアップキャリアの第１の部分を形成する段階であって、第１のビルドアップ層を積層する段階を含む、段階と、
    第１の面及び第２の面を備える金属製のビーム要素を形成する段階であって、前記第１の面は、その各々が前記第１の面及び前記第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する複数のエッジを含み、前記第１の面は、その各々が、前記複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する、複数のアーム部と、その各々が、前記複数のアーム部の３つまたはそれより多くの接合部分のそれぞれに位置する、複数のノード部と、を含み、前記複数のノード部の各々について、そのノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、前記ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有し、前記複数のスルーホールの前記第１の面上の断面積の合計は、前記複数のノード部及び前記複数のアーム部の面積の合計より大きい、段階と、
    前記第１のビルドアップ層の部分を前記ビーム要素から分離するエアギャップを形成するべく、前記複数のスルーホールを介してエッチングを実行する段階と、
    を備える、半導体パッケージの製造方法。
  13. 前記複数のノード部の各々について、前記ノード部が第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置し、前記第１のアーム部及び前記第２のアーム部の中線のそれぞれが互いに平行であり、かつ、前記第３のアーム部及び前記第４のアーム部の中線のそれぞれが互いに平行である場合、前記第１のアーム部及び前記第３のアーム部の中線のそれぞれは、互いに対して傾斜する、請求項１２に記載の半導体パッケージの製造方法。
  14. 前記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの前記第１の行及び複数の矩形エッジの前記第２の行の各々について、その行の１つまたは複数のエッジは、各々、前記第１の線の方向に沿って延びるサイドのそれぞれを含む、請求項１２または１３に記載の半導体パッケージの製造方法。
  15. 前記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの前記第１の行の１つまたは複数のエッジは、各々、前記第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む、請求項１２または１３に記載の半導体パッケージの製造方法。
  16. 前記複数のエッジは、前記第１の面に円形状を画定するエッジを含む、請求項１２から１５のいずれか１項に記載の半導体パッケージの製造方法。
  17. 前記複数のエッジは、前記第１の面に多角形形状を画定するエッジを含む、請求項１２から１５のいずれか１項に記載の半導体パッケージの製造方法。
  18. 前記ダイ用の前記ビルドアップキャリアの前記第１の部分を形成する前記段階は、前記第１のビルドアップ層に前記ダイを収容する段階を含む、請求項１２から１７のいずれか１項に記載の半導体パッケージの製造方法。
  19. ビルドアップキャリアに配置されたマイクロプロセッサを含むパッケージを含むコンピューティングデバイスを備え、前記ビルドアップキャリアは、
    第１のビルドアップ層と、
    エアギャップによって前記第１のビルドアップ層の部分から分離されるビーム要素であって、第１の面及び第２の面を備え、前記第１の面は、その各々が前記第１の面及び前記第２の面の間を延びる複数のスルーホールの中からスルーホールのそれぞれを部分的に画定する複数のエッジを含む、金属製のビーム要素と、
    を含み、
    前記第１の面は、
    その各々が、前記複数のエッジのうち複数のエッジ隣接エッジのペアのそれぞれの間に位置する複数のアーム部と、
    その各々が、前記複数のアーム部のうち３つまたはそれより多くの接合部分のそれぞれに位置する複数のノード部と、を含み、
    前記複数のノード部の各々について、そのノード部において互いを接合する複数のアーム部の総数のそれぞれは、４以外の数であり、または、前記ノード部において互いを接合する２つのアーム部は、互いに対して傾斜する中線のそれぞれを有し、
    前記複数のスルーホールの前記第１の面上の断面積は、前記複数のノード部及び前記複数のアーム部の面積の合計より大きい、
    システム。
  20. 前記複数のノード部の各々について、前記ノード部が第１のアーム部、第２のアーム部、第３のアーム部及び第４のアーム部のそれぞれの接合部分に位置し、前記第１のアーム部及び前記第２のアーム部の中線のそれぞれが互いに平行であり、かつ、前記第３のアーム部及び前記第４のアーム部の中線のそれぞれが互いに平行である場合、前記第１のアーム部及び前記第３のアーム部の中線のそれぞれは、互いに対して傾斜する、請求項１９に記載のシステム。
  21. 前記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの前記第１の行及び複数の矩形エッジの前記第２の行の各々について、その行の１つまたは複数のエッジは、各々、前記第１の線の方向に沿って延びるサイドのそれぞれを含む、請求項１９または２０に記載のシステム。
  22. 前記複数のエッジは、複数の矩形エッジの第１の行と、複数の矩形エッジの第２の行とを含み、その各々は、第１の線の方向に沿って延び、複数の矩形エッジの前記第１の行の１つまたは複数のエッジは、各々、前記第１の線の方向に対して傾斜する第２の線の方向に沿って延びるサイドのそれぞれを含む、請求項１９または２０に記載のシステム。
  23. 前記複数のエッジは、前記第１の面に円形状を画定するエッジを含む、請求項１９から２２のいずれか１項に記載のシステム。
  24. 前記複数のエッジは、前記第１の面にダイヤモンド形状を画定するエッジを含む、請求項１９から２２のいずれか１項に記載のシステム。
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