KR101813905B1 - 반도체 패키지의 쓰루홀 구조의 향상된 배열 - Google Patents

반도체 패키지의 쓰루홀 구조의 향상된 배열 Download PDF

Info

Publication number
KR101813905B1
KR101813905B1 KR1020167004969A KR20167004969A KR101813905B1 KR 101813905 B1 KR101813905 B1 KR 101813905B1 KR 1020167004969 A KR1020167004969 A KR 1020167004969A KR 20167004969 A KR20167004969 A KR 20167004969A KR 101813905 B1 KR101813905 B1 KR 101813905B1
Authority
KR
South Korea
Prior art keywords
edge
rectangular
holes
hole
edges
Prior art date
Application number
KR1020167004969A
Other languages
English (en)
Other versions
KR20160039246A (ko
Inventor
웽 홍 테
사라 케이 하니
치 황 림
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160039246A publication Critical patent/KR20160039246A/ko
Application granted granted Critical
Publication of KR101813905B1 publication Critical patent/KR101813905B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • B81C1/0015—Cantilevers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B3/00—Devices comprising flexible or deformable elements, e.g. comprising elastic tongues or membranes
    • B81B3/0035—Constitution or structural means for controlling the movement of the flexible or deformable elements
    • B81B3/0051—For defining the movement, i.e. structures that guide or limit the movement of an element
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00444—Surface micromachining, i.e. structuring layers on the substrate
    • B81C1/00468—Releasing structures
    • B81C1/00476—Releasing structures removing a sacrificial layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/015—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being integrated on the same substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0714—Forming the micromechanical structure with a CMOS process
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0735—Post-CMOS, i.e. forming the micromechanical structure after the CMOS circuit
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/07—Integrating an electronic processing unit with a micromechanical structure
    • B81C2203/0707—Monolithic integration, i.e. the electronic processing unit is formed on or in the same substrate as the micromechanical structure
    • B81C2203/0757—Topology for facilitating the monolithic integration
    • B81C2203/0771—Stacking the electronic processing unit and the micromechanical structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Micromachines (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)

Abstract

쓰루-홀 구조의 배열을 포함하는 서스펜디드 빔 부분을 포함하는 반도체 패키지. 실시예에서, 서스펜디드 빔 부분의 제1 표면은 각각 제1 표면과 제2 표면 사이에서 연장하는 복수의 쓰루-홀의 각각의 쓰루-홀을 부분적으로 정의하는 에지를 포함한다. 제1 표면은 각각 에지-인접 에지 쌍 사이에 각각 위치하는 복수의 암 부분을 포함한다. 제1 표면은 각각 복수의 암 부분 중 세 개 이상의 암 부분의 각각의 접합부에 위치하는 복수의 노드를 포함한다. 다른 실시예에서, 복수의 노드 부분 각각에 대해, 노드 부분에서 서로 결합하는 암 부분의 각각의 총 수는 네 개와는 다른 수이거나, 또는 노드 부분에서 서로 결합하는 두 개의 암 부분은 서로 경사지는 각각의 중간-라인을 갖는다.

Description

반도체 패키지의 쓰루홀 구조의 향상된 배열{AN IMPROVED ARRANGEMENT OF THROUGH-HOLE STRUCTURES OF A SEMICONDUCTOR PACKAGE}
본 발명의 실시예는 반도체 패키지 분야에 관한 것으로, 특히, MEMS(microelectromechanical system) 구조체를 구비한 반도체 패키지에 관한 것이다.
오늘날의 소비자 전자기기 시장은 매우 복잡한 회로를 필요로 하는 복잡한 기능을 종종 요구한다. 더욱더 소형의 기본 빌딩 블록, 예를 들면, 트랜지스터로 스케일링함으로써 각각의 진보적인 세대를 갖는 단일 다이 상의 더욱더 복잡한 회로의 통합을 가능하게 한다. 반도체 패키지는 집적 회로(integrated circuit: IC) 칩 또는 다이를 보호하기 위해, 그리고 또한 외부 회로로의 전기적 인터페이스를 다이에 제공하도록 사용된다. 더 소형의 전자 디바이스에 대한 요구가 증가함에 따라, 반도체 패키지는 더욱더 콤팩트해지도록 설계되고, 더 큰 회로 밀도를 지원해야 한다.
더욱이, 과거 수년 동안, 마이크로전기기계 시스템(microelectomechanical system: MEMS) 구조체가 소비자 제품에서 점점 더 중요한 역할을 담당해왔다. 예를 들면, 센서, 액추에이터 및 미러와 같은 MEMS 디바이스는 차량의 에어백 트리거로부터 시각적 기술 분야에서의 디스플레이에 이르는 범위의 제품에서 발견될 수 있다. 이들 기술이 원숙함에 따라, 그러한 MEMS 구조체의 정밀도에 대한 요구 및 기능성이 상승하고 있다. 더욱이, MEMS 디바이스[인트라-디바이스(intra-device) 및 디바이스-대-디바이스(device-to-device)]의 성능에 대한 일관성 요구사항은 종종 이러한 MEMS 디바이스를 제조하는데 사용된 프로세스가 극도로 정교해야 할 필요가 있다는 것을 지시한다.
패키징 스케일링은 통상적으로 크기의 소형화로서 간주되지만, 소정의 공간 내의 기능성의 추가가 또한 고려된다. 그러나, 패키지 내에 또한 수용된 반도체 다이에 부가의 기능성을 패키징하려고 시도할 때 구조적 문제점이 발생할 수 있다. 예를 들면, 패키징된 MEMS 디바이스를 추가하여 기능을 추가할 수 있지만, 반도체 패키지 내의 공간 이용 가능성이 감소함에 따라 이러한 기능을 추가하는 것에 대한 장애물을 제공할 수 있다.
패키지의 일부로서 모놀리식 MEMS를 구축하기 위해 기판 패키징 빌드-업 기술을 추구함에 따라, 특별한 도전과제로서 활성 MEMS 엘리먼트에서 패터닝된 릴리스 홀을 이용하여 하부의 희생 재료를 등방성으로 에칭하여 제거할 수 있어야 한다. 이것은, 실리콘 MEMS와는 달리, 빌드-업 MEMS 디바이스를 패키징할 때의 물리적인 치수는 활성 MEMS 디바이스 및 희생층의 치수 양자 모두와 관련하여 상당히 더 커지기 때문이다. 더 커진 이들 치수는 릴리스 에칭 프로세싱의 마진에서의 실질적인 감소에 대응하는 경향이 있다. 더욱이, 릴리스 에칭 프로세싱의 어려움은 전형적으로 몇몇 상업 막 제품의 유전체 재료에 배치된 필러의 존재에 의해 악화된다.
본 발명의 다양한 실시예는 첨부 도면에 예로서 도시된 것으로 제한적인 것은 아니다.
도 1a-도 1h는 실시예에 따라 패키징된 MEMS 디바이스를 제조하기 위한 프로세서의 다양한 동작의 단면도를 도시한다.
도 2는 실시예에 따른 쓰루-홀 구조의 배열을 포함하는 MEMS 디바이스의 엘리먼트를 도시하는 수직 도면이다.
도 3은 쓰루-홀 구조의 종래의 배열을 도시하는 레이아웃도이다.
도 4a-도 4f는 다양한 실시예에 따른 쓰루-홀 구조의 각각의 배열을 도시하는 레이아웃도이다.
도 5는 실시예에 따라 반도체 패키지를 제조하기 위한 방법의 엘리먼트를 도시하는 흐름도이다.
도 6은 일 실시예에 따른 컴퓨터 시스템의 개략도이다.
본 명세서에서 논의되는 실시예는 쓰루-홀 구조의 향상된 배열을 포함하도록 반도체 패키지 내에 제1 표면을 다양하게 제공한다. 쓰루-홀 구조는, MEMS 디바이스의 서스펜디드 부분(suspended portion) 아래에 있거나 또는 그에 인접한 층으로부터 그 서스펜디드 부분을 분리하는 에어 갭을 형성하기 위한 향상된 에칭을 제공할 수 있다. 실시예에서, 제1 표면은, 각각 상기 구조의 제1 표면과 제2 표면 사이에 연장하는 복수의 쓰루-홀 중 각각의 쓰루-홀을 정의하는 복수의 에지를 포함한다. 제1 표면은, 복수의 에지 중 에지-인접 에지의 각각의 쌍 사이에 각각 위치한 복수의 암 부분(arm portion)을 포함할 수 있다. 제1 표면은 또한, 복수의 암 부분 중 세 개 이상의 암 부분의 각각의 접합부(junction)에 각각 위치한 복수의 노드 부분을 포함할 수 있다. 각각의 노드 부분에 대하여, 노드 부분에서 서로 결합하는 암 부분의 각각의 총 수는 네 개와는 다른 수일 수 있다. 대안으로 또는 부가하여, 각각의 노드 부분에 대하여, 노드 부분에서 서로 결합하는 두 개의 암 부분은 서로에 대해 비스듬한(oblique) 각각의 중간-라인을 구비할 수 있다.
패키징된 MEMS 디바이스는 상이한 실시예에 따라 임의의 다양한 패키징 옵션으로 하우징될 수 있다. 그러한 옵션 중 하나는 BBUL 프로세스에 의해 형성된 기판에 하우징하는 것이다. 예를 들면, 도 1a 내지 도 1h는 예시적인 실시예에 따라 서스펜디드 빔 구조를 갖는 패키징된 MEMS 디바이스를 제조하는 공정에서의 다양한 동작의 단면도를 도시한다.
도 1a를 참조하면, 두 개의 패널 사이드(102 및 102')를 포함하는 캐리어(101)의 간략도(100a)가 도시되어 있다. 각각의 패널(102/102') 상에 다이(104/104')를 패키징하도록 완전 내장 프로세스가 수행될 수 있다. 예로서, 도 1b는 레벨 2(L2) 금속층 정의(definition)까지의 BBUL 완전 내장 다이 프로세스의 도면(100b)을 도시한다. BBUL은, 실리콘 다이를 프로세서 패키지 배선에 부작하기 위해 일반적인 소형의 솔더 범프를 사용하지 않기 때문에 범프리스(bumpless)인 프로세서 패키징 기술이다. 이것은 실리콘 다이 주위에 성장하거나 빌드-업되기 때문에 빌드-업 층을 구비한다. 임의의 실시예가 이에 제한되는 것은 아니지만, 몇몇 반도체 패키지는 요즘 코어리스(coreless) 기판을 사용하며, 이 기판은 종래의 기판에서 공통적으로 발견되는 얇은 수지 코어층을 포함하지 않는다. 실시예에서, BBUL 프로세스의 일부로서, SAP(semi-additive process)를 이용하여 반도체 다이(104/104')의 활성 사이드 위에 전기적 도전성 비아 및 라우팅 층이 형성됨으로써 나머지 층들을 완성한다.
따라서, 도 1b를 다시 참조하면, 반도체 다이는 캐리어의 패널 상에 패키징될 수 있다. 내부에 복수의 캐비티가 배치된 편평한 패널 또는 패널을 갖는 캐리어(101)가 제공될 수 있고, 각각의 캐리어는 반도체 다이(104/104')를 수용할 수 있는 크기를 갖는다. 임의의 실시예가 이에 제한되는 것은 아니지만, 유틸리티를 처리하기 위한 백-투-백 장치를 구축하기 위해 프로세싱동안 동일한 구조(예를 들면, 102 및 102')가 짝을 이룰 수 있다. 결과적으로, 쓰루풋이 효과적으로 두배가 된다. 도 1b에 도시된 구조는 유사하거나 동일한 단면을 갖는 복수의 동일 영역을 갖는 더 큰 캐리어/패널 구조의 부분을 형성할 수 있다.
예를 들면, 캐리어는 어느 한 쪽에 1000개의 리세스를 갖는 패널을 포함할 수 있고, 하나의 캐리어로부터 2000개의 개별 패키지를 제조할 수 있다. 패널은 부착 해제층 및 부착 바인더를 포함할 수 있다. 프로세싱을 분리하기 위해 장치(102 및 102')의 각 단부에 절단 구역이 제공될 수 있다. 반도체 다이의 후면은 다이-접합막을 구비한 패널에 접합될 수 있다. 적층 프로세스에 의해 캡슐화층이 형성될 수 있다. 또 다른 실시예에서, 장치의 웨이퍼-스케일 어레이 상에 유전체를 스피닝하고 경화함으로써 하나 이상의 캡슐화층이 형성될 수 있으며, 그 중 장치(102/102')는 단지 예시적인 간소화를 위한 서브세트이다.
실시예에서, MEMS 바닥 전극(도시 생략)은, 예를 들면, 무전해 도금, DFR(dry film resist) 패터닝, 전기 도금, 및 플래시 에칭 프로세싱의 시퀀스에 의해 빌드-업 층들 중 하나에 형성될 수 있다. 그러한 MEMS 바닥 전극에는 그러한 전극을 결합하기 위해 MEMS 액추에이터/센서 구조의 궁극적인 정전 구동 또는 용량성 검지 검출이 제공될 수 있다. 예시적인 실시예에 따른 하나의 그러한 BBUL MEMS 구조(118)의 형성은 도 1c 내지 도 1h를 참조하여 이후에 논의된다.
도 1c의 뷰 100c를 참조하면, BBUL MEMS 바닥 희생층(108)이, 예를 들면, 빌드-업 층들 중 릴리스 에칭 정지층 적층층(예를 들면, 표준 ABF 막보다 더 낮은 플라즈마 에칭 레이트를 갖는 low-E Ajinomoto Build-up Film 또는 그의 파생물) 상에 정의될 수 있다. 도 1c로부터 간소화를 위해 BBUL 패널의 단지 하나의 사이드만이 도시되어 있다는 것을 유의하자. 도 1d의 뷰 100d에 도시된 바와 같이, 벽(109)은 포지셔닝하기 위한 홀을 BBUL MEMS 바닥 희생층(108)에 정의하기 위해 및/또는 MEMS 액추에이터 구조(118)에 기계적 앵커링(anchoring) 포인트를 제공하기 위해 형성될 수 있다. BBUL MEMS 바닥 희생층(108)에의 홀의 형성은, 예를 들면, BBUL MEMS 바닥 희생층(108)의 두께에 따라, CO2 레이저, UV(ultraviolet) 레이저 등으로 수행될 수 있다.
BBUL MEMS 바닥 희생층(108)의 재료에, 예를 들면, 알콕시-에탄올과 같은 유기산 또는 임의의 다양한 다른 알칼리계 스웰러(alkaline based sweller)를 이용하여 제어된 스웰링 프로세스(controlled swelling process)가 가해질 수 있다. 그러한 제어된 스웰링은 BBUL MEMS 바닥 희생층(108) 상에 및/또는 그를 통과해 스웰링 구역을 형성하는 것을 야기할 수 있다. 그러한 스웰링에 후속하여, 후속하여 배치될 재료, 예를 들면, 구리 또는 다른 금속의 시드층을 위해 적어도 부분적으로 BBUL MEMS 바닥 희생층(108)의 표면을 준비하도록 스미어 제거(desmearing)가 수행될 수 있다. 예를 들면, BBUL MEMS 바닥 희생층(108)의 스미어 제거는 포켓 또는 다른 그러한 요면 구조를 스미어제거 표면에 형성하도록 하는 동작을 포함할 수 있다. 대안으로 또는 부가하여, 그러한 스미어 제거는 벽(109)을 형성하는 레이저 드릴 동작에 의해 생성되는 것과 같은 잔여물을 제거하도록 적어도 부분적으로 수행될 수 있다.
BBUL MEMS 바닥 희생층(108)의 스웰링 및 스미어 제거 에칭에 후속하여, BBUL MEMS 구조(118)(예를 들면, 앵커(120) 및 캔틸레버(122)를 포함)가 제조된다. 예시적인 것으로 제한적인 것은 아닌 것으로, 도 1e의 뷰 100e에 도시된 바와 같이, 스미어 제거된 BBUL MEMS 바닥 희생층(108) 상에 패터닝된 DFR(dry film resistor)층(112)이 정의될 수 있다. 후속하여, 구리 또는 다른 금속이 스퍼터링, 도금되거나 및/또는 BBUL MEMS 바닥 희생층(108)의 선택적으로 노출된 부분에 DFR층(112)의 패턴을 통해 배치될 수 있다. 도 1f의 뷰 100f에 도시된 바와 같이, 결과의 BBUL MEMS 구조(118)는 복수의 쓰루-홀을 형성할 예정인 구조를 포함하는 앵커(120) 및 캔틸레버(122)를 포함한다.
도 1g의 뷰 100g를 이제 참조하면, BBUL MEMS 상부 희생층(130)은 BBUL MEMS 구조(118)의 적어도 부분을 릴리스하기 위한 후속 에칭을 위해 BBUL MEMS 바닥 희생층(108) 및 MEMS 구조(118) 상에 정의될 수 있다. 예를 들면, 패터닝된 DRF층(140)이 BBUL MEMS 상부 희생층(130) 상에 형성될 수 있고, 여기서, DFR층(140) 내의 패터닝된 홀은 캔틸레버(122) 및/또는 앵커(120)에 인접한 BBUL MEMS 상부 희생층(130) 및/또는 BBUL MEMS 바닥 희생층(108)의 부분을 제거하기 위한 후속의 제어된 플래시 에칭을 가능하게 한다. 캔틸레버(122) 내의 쓰루-홀(150)의 존재는 캔틸레버(122)의 하부와 반도체 패키지의 근접층, 예를 들면, 릴리스 에칭 정지층 적층층 사이의 재료를 노출시켜 제거하기 위한 향상된 에칭을 용이하게 한다. 분리 결과 하부층으로부터 캔틸레버(122)를 분리하는 개방 갭(155)을 형성할 수 있고, 이에 따라, 캔틸레버(122)의 적어도 일부가 근접층 위에 걸려있게 된다.
실시예에서, 반도체 다이(104)의 활성 표면은 제한되는 것은 아니지만 다이 상호접속 구조에 의해 기능 회로에 함께 상호접속되어 집적 회로를 형성하는 트랜지스터, 커패시터 및 저항과 같은 복수의 반도체 디바이스를 포함한다. 당업자에게 이해되는 바와 같이, 반도체 다이(104)의 디바이스 측은 상호접속된 회로 및 상호접속부를 갖는 활성 부분을 포함한다. 반도체 다이는 제한되는 것은 아니지만 몇몇의 상이한 실시예에 따라 마이크로프로세서(단일 또는 멀티-코어), 메모리 디바이스, 칩셋, 그래픽 디바이스, 주문형 집적 회로를 포함하는 임의의 적절한 집적 회로 디바이스일 수 있다. 또 다른 실시예에서, 하나 이상의 다이가 동일한 패키지에 내장된다. 예를 들면, 일 실시예에서, 패키징된 반도체 다이는 제2의 스택 다이를 더 포함한다. 제1 다이는 내부에 배치된 하나 이상의 쓰루-실리콘 비아를 구비할 수 있다(TSV 다이). 제2 다이는 하나 이상의 쓰루-실리콘 비아를 통해 TSV 다이에 전기적으로 결합될 수 있다. 일 실시예에서, 다이 양자 모두 코어리스 기판에 내장된다.
패키징된 반도체 다이(104)는, 일 실시예에서, 완전히 내장되고 둘러싸인 반도체 다이일 수 있다. 본 개시 내용에서 이용된 바와 같이, "완전히 내장 및 둘러싸인" 이라는 것은 반도체 다이의 모든 표면이 기판의 (유전체층과 같은) 캡슐화 막과 접촉하거나, 또는 캡슐화 막 내에 하우징된 재료와 적어도 접촉한다는 것을 의미한다. 상기 다른 방식에서, "완전히 내장 및 둘러싸인"이라는 것은 반도체 다이의 모든 노출된 표면이 기판의 캡슐화 층과 접촉하는 것을 의미한다.
패키징된 반도체 다이(104)는, 일 실시예에서, 완전히 내장된 반도체 다이일 수 있다. 본 개시 내용에서 이용된 바와 같이, "완전히 내장"이라는 것은 반도체 다이의 활성 표면 및 전체 측벽이 기판의 (유전체 층과 같은) 캡슐화 막과 접촉하거나, 또는 캡슐화 막 내에 하우징된 재료와 적어도 접촉한다는 것을 의미한다. 상기 다른 방식에서, "완전히 내장"이라는 것은 반도체 다이의 전체 측벽의 노출된 부분 및 활성 표면의 모든 노출된 영역이 기판의 캡슐화 막과 접촉한다는 것을 의미한다. 그러나, 그러한 경우들에 있어서, 반도체 다이는 반도체 다이의 후면이 기판의 캡슐화 막과 접촉하지 않거나 또는 캡슐화 막 내에 하우징된 재료와 접촉하지 않기 때문에, "둘러싸인" 것이 아니다. 제1 실시예에서, 반도체 다이의 후면 표면은 기판의 다이 측면의 글로벌 평탄 표면으로부터 돌출된다. 제2 실시예에서, 반도체 다이의 표면이 기판의 다이 측면의 글로벌 평탄 표면으로부터 돌출되지 않는다.
"완전히 내장되고 둘러싸인" 및 "완전히 내장"에 대한 위에서의 정의와는 대조적으로, "부분적으로 내장된" 다이는 (코어리스 기판과 같은) 기판의 캡슐화 막과 접촉하거나 또는 캡슐화 막 내에 하우징된 재료와 적어도 접촉하는, 측벽들의 단지 일부분인, 전체 표면을 갖는다. 또한 대조적으로, "비내장된(non-embedded)" 다이는 (코어리스 기판과 같은) 기판의 캡슐화 막과 접촉하거나, 또는 캡슐화 막 내에 하우징된 재료와 접촉하는, 측벽들의 부분이 아닌, 많아야 하나의 표면을 갖는 다이이다.
일 실시예에서, 외부 도전성 컨택의 어레이(도시 생략)가 후속하여 형성될 수 있다. 외부 도전성 컨택은 형성된 기판을 기초 기판에 결합할 수 있다. 외부 도전성 컨택은 기초 기판과의 전기적 통신을 위해 이용될 수 있다. 일 실시예에서, 외부 도전성 컨택의 어레이는 BGA(ball grid array)이다. 다른 실시예들에서, 외부 도전성 컨택의 어레이는, 제한적인 것은 아니지만, LGA(land grid array) 또는 핀들의 어레이(array of pins)(PGA)와 같은 어레이이다. 일 실시예에서, 전술한 바와 같이, 기판은 BBUL 기판이다. 위에서 BBUL 프로세스에 대해 상세히 기술되었지만, 다른 프로세스 흐름이 대신에 이용될 수 있다. 예를 들면, 다른 실시예에서, 다이(104)가 기판의 코어에 하우징된다. 다른 실시예에서, 팬아웃(fan-out) 층이 이용된다.
"MEMS" 라는 용어는 일반적으로, 마이크로전자 디바이스들과 비교할만한 치수 스케일을 갖는 일부 기계적 구조를 통합하는 장치를 지칭한다. 기계적 구조는 전형적으로 일부 형태의 기계적 모션이 가능하고, 대략 250 마이크론 미만의 치수를 갖는다. 그러나, 일 실시예에서, 패키지 구조 상의 MEMS는 대략 1mm를 초과하는 총 크기를 갖지만 약 수십 마이크론까지의 빔 폭을 갖는다. 따라서, 여기서 완성된 MEMS 구조들은, 일 실시예에서, MEMS 기술의 영역에 속하는 임의의 디바이스이다. 예를 들면, MEMS 구조는 대략 250 마이크론 미만의 임계 치수를 가지며, 기판 위에서 리소그래피, 퇴적(deposition) 및 에칭 프로세스들을 이용하여 제조된 임의의 기계 및 전자 구조일 수 있다. 본 발명의 실시예에 따르면, MEMS 구조는, 제한적인 것은 아니지만, 공진기, 센서, 검출기, 필터 또는 미러와 같은 디바이스이다. 일 실시예에서, MEMS 구조는 공진기이다. 특정한 실시예에서, 공진기는, 제한적인 것은 아니지만, 빔, 플레이트 및 튜닝 포크(tuning fork) 또는 캔틸레버 암(cantilever arm)과 같은 것이다.
도 2는 실시예에 따른 쓰루-홀을 포함하는 반도체 패키지(200)의 구성요소를 도시한다. 반도체 패키지(200)는, 예를 들면, 도 1a 내지 도 1h에 도시된 프로세스에 의해 형성된 반도체 패키지의 특징 중 일부 또는 모두를 포함할 수 있다. 그러나, 반도체 패키지(200)의 제조는 상이한 실시예에서 임의의 다양한 부가의 또는 대체 기술에 따라 수행될 수 있다.
반도체 패키지(200)는 예시적인 빌드-업 층(210)에 의해 부분적으로 표시된 복수의 빌드-업 층을 포함할 수 있다. 예시적인 것으로 제한되는 것은 아니지만, 반도체 패키지(200)는 다이(도시 생략) 주위에, 패터닝된 도전 재료 및 절연 재료의 복수의 교호층을 형성하는데, 예를 들면, 패터닝된 도전 재료의 층들 중 적어도 하나는 MEMS 디바이스를 다이의 콘택 포인트에 결합시킨다. MEMS 디바이스는, 예를 들면, 프루프 매스(proof mass), 캔틸레버, 공진기 또는 다른 활성 구성요소로서 역할하는 플랫폼 구성요소(230)(또한 본 명세서에서 빔 구성요소로도 지칭됨)를 포함할 수 있다. 플랫폼 구성요소(230)의 일부는 갭(210)에 의해 빌드-업 층(210)으로부터 분리될 수 있다(예를 들면, 그 위에 걸려 있을 수 있다). 그러한 분리는, 예를 들면, 플랫폼 구성요소(230)에 적어도 하나의 앵커 포인트를 제공하는 서스펜션 부분(220)을 이용하여 제공될 수 있다.
실시예에서, 플랫폼 구성요소(230)의 표면은 적어도 부분적으로 쓰루-홀을 정의하는 쓰루-홀 구조의 배열(250)을 포함한다. 본 명세서에서 사용되는 바와 같이, 쓰루-홀(또한 "릴리스 홀" 또는 간소화를 위해 간략하게 "홀"로서 지칭됨)은 구조의 서스펜디드 부분을 통해 모든 방향으로 연장하는 홀을 지칭하고, 예를 들면, 구조는 빔, 캔틸레버, 프루프 매스, 또는 MEMS 디바이스의 다른 구성요소 중 적어도 일부를 포함한다. 임의의 실시예는 반도체 패키지의 MEMS 디바이스에 쓰루-홀 구조에 대한 향상된 배열을 다양하게 제공한다. 그러한 향상된 배열은 MEMS 디바이스의 서스펜디드 부분을 그에 인접한 또 다른 구조로부터 분리하는 갭을 형성하기 위한 향상된 에칭을 용이하게 할 수 있다. 결과적으로, 그러한 향상된 에칭은, 종래의 기술에 따라 배열된 쓰루-홀 구조의 크기 및/또는 수에 비해, 크기 및/또는 수에 있어서 쓰루홀이 더 작게 되도록 할 수 있다. 예를 들면, 도 4a 내지 도 4f는 상이한 실시예에 따른 쓰루-홀 구조의 다양한 배열을 도시한다. 그러한 기하학적인 배열을 논의하는데 사용되는 다양한 용어가 아래에 정의되어 있다.
여기서 달리 지시되지 않는다면, "표면"은 MEMS 디바이스의 그러한 서스펜디드 부분의 2개의 대향 표면 중 어느 하나를 지칭하며, 복수의 쓰루-홀은 두 개의 대향 표면들 간에 다양하게 연장한다. 표면은, 임의의 실시예에서 제한되는 것은 아니지만, 평평한 표면일 수 있다. 달리 지시되지 않는다면, "에지"는 여기서 대응하는 쓰루-홀을 적어도 부분적으로 정의하는 표면의 일부를 지칭하는데 사용된다. 예를 들면, 표면은 각각 대응하는 쓰루-홀과 그 표면의 교차점을 정의하는 복수의 에지를 포함할 수 있다. 예시적인 것으로 제한적인 것은 아니지만, 도 4a의 배열(400)은 복수의 쓰루-홀 중 적어도 부분적으로 대응하는 쓰루-홀(H01, H02, H11, H12, H13)을 각각 정의하는 에지(E01, E02, E11, E12, E13)를 도시한다.
복수의 에지 각각은 자체밀봉(self-enclosed)될 수 있고, 여기서 각각 "사이드"로서 지칭되는 각각 하나 이상의 연속적인 - 예를 들면, 직선 또는 완만히 굽은 - 부분을 포함한다. 에지는 사이드 내에 원형, 타원형, 장방형 또는 다른 둥근 프로파일을 갖는 홀을 부분적으로 정의하도록 연속적으로 자신에게 굽어지는 하나의 사이드를 가질 수 있다. 대안으로 또는 부가하여, 에지는 사이드 내에 다각형의 프로파일을 갖는 홀을 부분적으로 정의하는 복수의 직선 에지를 포함할 수 있다. 달리 지시되지 않는다면, "코너"는 여기서 그 에지의 두 개의 사이드의 각을 이룬 접합부에 있는 에지의 일부를 지칭하는데 사용된다. 예를 들면, 에지(E12)의 네 개의 사이드는 코너(414)에서의 표면에서 만나는 사이드(410) 및 사이드(412)를 포함한다. 임의의 실시예는 이에 한정되는 것은 아니지만, 에지(E01, E02, E11, E13) 각각은 유사하게 그러한 직선 에지의 다양한 접합부에서 각각의 직선 에지 및 각각의 코너를 포함한다.
용어 "에지-인접"은 여기서 서로에 대한 에지의 상대적 근접도를 설명하는데 사용된다. 제1 에지와 제2 에지는 에지-인접한 것으로 고려되고, 여기서, 제1 에지는 제2 에지에 대해 가장 근접한 하나 이상의 포인트를 포함하고, - 제1 에지 자체를 제외하고 - 제2 에지(예를 들면, 그리고 임의의 다른 제3 에지는 아님)는 하나 이상의 포인트에 대해 가장 가까운 에지이다.
제1 에지의 주어진 제1 사이드 및 제2 에지의 주어진 제2 사이드에 대해, 제1 사이드는 여기서 제2 사이드와 "대면"하는 것으로 고려되고, 여기서, 제1 사이드 상의 몇몇 포인트에서, 제1 사이드에 수직인 라인은 제1 에지로부터 멀리 연장하도록 도시되고 제2 사이드와 교차할 수 있다. 주어진 사이드의 부분(간략화를 위해, 여기서는 "사이드 부분"이라 지칭됨)이 상이한 에지의 몇몇 다른 사이드와 대면하는 곳에서, 동일한 주어진 사이드의 또 다른 부분은 상이한 에지의 다른 사이드와 대면하지 않을 수 있고 상이한 에지와 전혀 대면하지 않을 수 있다.
실시예에서, 표면은, 서로에 대해 쓰루-홀 구조의 상대 배열을 적어도 부분적으로 다양하게 정의하는 "암 부분" 및 "노드 부분"으로서 지칭되는 것을 포함할 수 있다. 여기서 사용되는 바와 같이, "암 부분"(또는 간단히 "ap")은 에지-인접 에지들의 특정 쌍 사이에 각각 위치한 하나 이상의 포인트를 포함하는 표면의 한 부분을 지칭한다. 암 부분은 두 개의 에지-인접한 에지들 간의 최소 분리 영역을 포함할 수 있다. 실시예에서, 암 부분은 두개의 에지-인접 에지들 중 적어도 하나가 두 개의 에지-인접 에지들 중 다른 하나와 그를 통해 대면하는 표면의 포인트를 포함한다. 예를 들면, 암 부분은 에지-인접 에지들 각각이 에지-인접 에지들 중 다른 것과 대면하는 라인을 따른 포인트를 포함할 수 있다. 대안으로 또는 부가하여, 그러한 암 부분은 한 쌍의 에지-인접 에지들 중 단지 하나가 그 쌍의 에지-인접 에지들 중 다른 것과 대면하는 라인을 따른 포인트를 포함할 수 있다.
여기서 사용되는 바와 같이, "노드 부분"(또는 간단히 "np")은 대응하는 복수의 -예를 들면, 세 개 이상의- 암 부분의 접합부에 있는 표면의 일부를 지칭한다. 암 부분의 접합부는 여기서 그러한 암 부분이 서로 수렴하거나 또는 서로 만나는 위치를 의미하는 것으로 이해된다. 주어진 모드 부분에 대해, 대응하는 에지들의 세트는 노드 부분 주위에 위치될 수 있고, 여기서, 하나 이상의 각각의 코너 및/또는 에지들의 세트의 사이드 부분의 임의의 다양한 조합은 적어도 부분적으로 노드 부분을 정의한다.
임의의 실시예는 주어진 노드 부분에서 암 부분의 직선 배열의 유형의 예를 방지하거나 제한한다. 도 3은, 예를 들면, 공지된 기술에 따라 실리콘 MEMS 디바이스에 제공될 수 있는 그러한 종래의 배열(300)의 일 예를 도시한다.
배열(300)에서, 정사각형 홀(H1, H2, H3, H4)은 정확하게 네 개의 암 부분의 십자형 또는 직교 접합을 정의하는 각각의 에지에 의해 정의된다. 배열(300)의 암 부분은 노드의 다른 사이드 상의 각각의 대향 암 부분과 각각 평행하게 정렬된다. 정사각형 홀(H1, H2, H3, H4) 및 서로에 대한 그들의 직선 배열은 비교적 구현하기가 용이하다. 그러나, 임의의 실시예는 홀(H1, H2, H3, H4)의 그러한 직선 배열이 배열(300) 아래에 있는 재료의 에칭에 대해 특히 비효율적인 것과 연관되어 있다는 것을 깨닫는 결과를 얻는다.
예를 들면, 배열(300)에 도시된 노드 부분을 정의하는 에지들 중, 그들 에지의 단지 각각의 코너만이 그 노드 부분과 인접하게 된다. 더욱이, 그들 코너를 정의하는 사이드들 중, 노드 부분을 향하여 대면하는 사이드가 없게 된다. 결과적으로, 배열(300)의 노드 부분 아래에 있는 희생 재료는 에칭에 대해 상대적으로 제한된 노출을 가질 수 있다 - 예를 들면, 그러한 노출은 대부분 노드 부분을 정의하는 홀(H1, H2, H3, H4)의 인접 코너를 통하게 된다.
대조적으로, 배열(400)은 암 부분의 그러한 십자형 구성의 예를 제한하거나 방지하도록 배열되는 복수의 에지의 일 예를 도시한다. 배열(400)에서, 표면 내의 에지(E01, E02, E11, E12, E13)는 적어도 부분적으로 각각의 홀(H01, H02, H11, H12, H13)을 정의한다. 예를 들면, 에지(E01, E02, E11, E12, E13)는 각각의 홀(H01, H02, H11, H12, H13)에 대해 표면과 홀의 각각의 교차를 정의할 수 있다. 배열(400)의 예시적인 실시예에서, 에지(E01, E11 및 E12)는 각각 서로 에지-인접한다. 부가적으로 또는 대안적으로, 에지(E02, E12 및 E13)는 각각 서로에 대해 에지-인접할 수 있고 및/또는 에지(E01, E02)는 서로에 대해 에지-인접할 수 있다. 따라서, 배열(400)에 도시된 표면은 에지-인접 에지들 중 각각의 쌍(E01/E11, E01/E12, E02/E12, E02/E13 및 E01/E02)에 대해 상이한 각각의 암 부분을 포함할 수 있다.
배열(400)에 도시된 표면은 각각 E01, E11 및 E12의 상이한 각각의 쌍 사이에 있는 암 부분의 접합부에서 노드 부분을 포함할 수 있다. 예를 들면, E01, E11 및 E12는 다수의 암 부분의 접합부에 있는 노드 부분 주위에 위치하고 그 노드 부분을 적어도 부분적으로 정의할 수 있으며, 다수의 암 부분의 총 수는 네 개(4)와는 다른 수 - 이 경우에는 세 개(3)이다. 배열(400)에 도시된 표면은 각각 E02, E12 및 E13의 상이한 각각의 쌍 사이에 있는 암 부분의 접합부에서 또 다른 노드 부분을 포함한다. E02, E12 및 E13에 의해 적어도 부분적으로 정의되는 노드 부분은 또 다른 다수의 암 부분의 교차점이 되도록 위치될 수 있으며, 다른 다수의 암 부분의 총 수는 또한 네 개(4)와는 다른 수이다.
결과적으로, 배열(400)의 일부 또는 모든 노드는 정확하게 네 개의 암 부분의 직교 접합부와 연관되는 것과는 각각 다른 유형이다. 예시적인 것으로 제한되는 것은 아니지만, 배열(400)의 하나 이상의 암 부분은, 예시적인 중간-라인(420, 422, 426, 428)에 의해 표시되는 바와 같이, 각각의 중간-라인과 각각 연관될 수 있다. 중간-라인(420, 422, 426)은 인접하는 노드 부분과 적어도 부분적으로 그 노드 부분을 정의하는 에지 양자 모두를 교차하는 방향의 각각의 라인을 따라 각각 다양하게 연장될 수 있다. 하나 이상의 암 부분이 서로 정렬될 수 있지만 - 예를 들면, 암 부분이 공통의 중간-라인(428)을 공유함 -, 배열(400)의 노드 부분은 그 노드 부분을 정의하는 에지의 (단순히 인접하는 코너에 대향하는) 적어도 하나의 사이드 부분에 각각 인접할 수 있다.
도 4b는 실시예에 따른 쓰루-홀 구조의 또 다른 배열(430)의 특징을 도시한다. 배열(430)에서, 에지(E21, E22, E31, E32)는 적어도 부분적으로 대응하는 쓰루-홀(H21, H22, H31, H32)을 각각 정의한다. 배열(430)의 도시된 실시예에서, 에지(E21 및 E22)는 서로 에지-인접할 수 있다. 부가적으로 또는 대안적으로, 에지(E21 및 E31)는 서로에 대해 에지-인접할 수 있고 및/또는 에지(E22 및 E32)는 서로에 대해 에지-인접할 수 있다. 에지(E32, E21)가 서로 인접할 수 있지만, 그들은 (예를 들면, 적어도 서로에 인접한 가장 가까인 포인트가 법선이 그려질 수 없는 각각의 코너인 한)서로 대면하는 각각의 사이드를 포함하지 않을 수 있다.
따라서, 배열(430)에 도시된 표면은 에지-인접 에지의 각각의 쌍(E21/E22, E21/E31, E22/E32 및 E31/E32)에 대한 상이한 각각의 암 부분을 포함할 수 있다. 노드 부분은 그러한 암 부분의 접합부에 위치될 수 있고, 에지(E21, E22, E31, E32)는 그 노드 부분에 다양하게 인접하고 그 노드 부분 주위에 위치된다. 실시예에서, 몇몇 또는 모든 에지(E21, E22, E31, E32)는 상이한 각각의 배향을 갖는다 - 예를 들면, E21 및 E31의 사이드는 서로 경사져있는 방향의 각각의 라인을 따라 연장된다. 결과적으로, 하나 이상의 사이드 부분은 단순히 E21, E22, E31, E32의 코너 보다는 노드 부분에 인접할 수 있다. 예를 들면, 에지(E32)의 사이드 부분 및/또는 E31의 사이드 부분은 노드 부분에 인접할 수 있고, 이것은 종래 기술에 따른 쓰루-홀 배열에 비해 그러한 노드 부분 아래에 있는 재료가 에칭에 더 잘 노출될 수 있게 한다.
도 4c는 실시예에 따른 쓰루-홀 구조의 또 다른 배열(440)의 특징을 도시한다. 배열(440)은 에지의 인접한 행들 간의 오정렬이 더 크다는 것을 제외하고는 배열(430)과 유사하다. 배열(440)에서, 에지(E41, E42, E51, E52)는 대응하는 쓰루-홀(H41, H42, H51, H52) 각각을 적어도 부분적으로 정의한다. 배열(440)에 도시된 표면은 에지-인접 에지들의 각각의 쌍(E41/E42, E41/E51, E42/E52 및 E51/E52)에 대한 각각의 상이한 암 부분을 포함할 수 있다. 노드 부분은 그러한 암 부분의 접합부에 위치될 수 있고, 에지(E41, E42, E51, E52)는 그 노드 부분에 다양하게 인접하고 노드 부분 주위에 위치된다. 에지(E41, E44, E51, E52)에 의해 정의되는 각각의 형상의 상이한 배향에 부가하여, 배열(440)은 에지의 행의 상대적으로 큰 오정렬을 제공한다(예를 들면, 하나의 그러한 행은 에지(E41, E42)를 포함하고, 또 다른 그러한 행은 에지(E51, E52)를 포함한다). 결과적으로, E41, E42, E51, E52의 사이드 부분은 에지(E21, E22, E31, E32)의 사이드 부분이 그들이 대응하는 노드 부분에 인접하는 것보다 더 큰 범위로 노드 부분에 다양하게 인접할 수 있다.
도 4d는 실시예에 따른 쓰루-홀 구조의 또 다른 배열(450)의 특징을 도시한다. 배열(450)에서, 에지(E61, E62, E63, E64)는 적어도 부분적으로 대응하는 쓰루-홀(H61, H62, H63, H64)를 각각 정의한다. 일부 또는 모든 에지(E61, E62, E63, E64)는 표면에 직사각형과는 다른 각각의 다각형 - 예를 들면, 육각형 - 형상을 다양하게 정의할 수 있다. 그러한 다각형 형상은 서로 경사진 각으로 노드 부분에서 만나는 암 부분을 정의하도록 정렬될 수 있다. 대안으로 또는 부가하여, 하나 이상의 그러한 다각형 형상은 노드 부분에 인접하는 둔각 코너를 포함할 수 있다.
배열(450)의 예시적인 실시예에서, 에지(E61, E62 및 E63)는 서로에 대해 각각 에지-인접한다. 부가적으로 또는 대안적으로, 에지(E62, E63 및 E64)는 각각 서로에 대해 에지-인접할 수 있다. 따라서, 배열(450)에 도시된 표면은 에지-인접 에지들의 각각의 쌍(E61/E62, E62/E63, E61/E63, E62/E64 및 E63/E64)에 대해 상이한 각각의 암 부분을 포함할 수 있다. 배열(450)에 도시된 표면은 각각 E61, E62 및 E 63의 상이한 각각의 쌍 사이에 있는 암 부분의 접합부에서 노드 부분을 포함할 수 있다. 예를 들면, E61, E62 및 E63은 총 세 개(3)의 암 부분의 접합부에 있는 노드 부분 주위에 위치하고 그 노드 부분을 적어도 부분적으로 정의할 수 있다. 배열(450)에 도시된 표면은 각각 E62, E63 및 E64의 상이한 각각의 쌍 사이에 있는 암 부분의 접합부에서 또 다른 노드 부분을 포함한다. E62, E63 및 E64에 의해 적어도 부분적으로 정의되는 노드 부분은 또 다른 총 세 개(3)의 암 부분의 접합부에 위치될 수 있다.
도 4e는 실시예에 따른 쓰루-홀 구조의 또 다른 배열(460)의 특징을 도시한다. 배열(460)에서, 에지(E71, E72, E73, E74)는 적어도 부분적으로 대응하는 쓰루-홀(H71, H72, H73, H74)을 각각 정의한다. 에지(E71, E72, E73, E74) 중 일부 또는 모두는 표면에 둥근 - 예를 들면, 원 - 형상을 다양하게 정의할 수 있다. 그러한 둥근 형상은 서로에 대해 경사각을 이룬 노드 부분에서 만나는 암 부분을 정의하도록 정렬될 수 있다. 배열(460)의 예시적인 실시예에서, 에지(E71, E72 및 E74)는 각각 서로에 대해 에지-인접하다. 부가적으로 또는 대안적으로, 에지(E71, E73 및 E74)는 각각 서로에 대해 에지-인접할 수 있다. 따라서, 배열(460)에 도시된 표면은 에지-인접 에지들의 각각의 쌍(E71/E72, E72/E74, E71/E73, E73/E74 및 E71/E74)에 대해 상이한 각각의 암 부분을 포함할 수 있다. 배열(460)에 도시된 표면은 각각 E71, E72 및 E74의 상이한 각각의 쌍 사이에 있는 암 부분의 접합부에서 노드 부분을 포함할 수 있다. 배열(460)에 도시된 표면은 각각 E71, E73 및 E74의 상이한 각각의 쌍 사이에 있는 암 부분의 접합부에서 또 다른 노드 부분을 포함한다.
도 4f는 실시예에 따른 쓰루-홀 구조의 또 다른 배열(470)의 특징을 도시한다. 배열(470)에서, 에지(E80, E81, E82, E83)는 적어도 부분적으로 대응하는 쓰루-홀(H80, H81, H82, H83)을 각각 정의한다. 에지(E80, E81, E82, E83) 중 일부 또는 모두는 표면에서 다이아몬드 형상을 다양하게 정의할 수 있다. 그러한 다이아몬드 형상은 서로에 대해 경사각을 이룬 노드 부분에서 만나는 암 부분을 다양하게 정의할 수 있다. 대안으로 또는 부가하여, 하나 이상의 그러한 다이아몬드 형상은 노드 부분에 인접하는 둔각 코너를 포함할 수 있다.
배열(470)의 예시적인 실시예에서, 에지(E80, E81 및 E83)은 각각 서로에 대해 에지-인접하다. 부가적으로 또는 대안적으로, 에지(E80, E82 및 E83)는 각각 서로에 대해 에지-인접할 수 있다. 따라서, 배열(470)에 도시된 표면은 에지-인접 에지들의 각각의 쌍(E80/E81, E81/E83/ E80/E82 및 E82/E83)에 대해 상이한 각각의 암 부분을 포함할 수 있다. 배열(470)에 도시된 표면은 각각 E80, E81, E82 및 E83의 상이한 각각의 쌍 사이에 있는 암 부분의 접합부에서 노드 부분을 포함할 수 있다.
도 5는 실시예에 따른 반도체 패키지를 제조하기 위한 방법(500)의 요소를 도시한다. 반도체 패키지는, 예를 들면, 배열(250, 400, 430, 440, 450, 460, 470) 중 임의의 것의 특징 중 일부 또는 모두를 포함하는 쓰루-홀 구조의 배열을 포함할 수 있다. 실시예에서, 방법(500)은 도 1a 내지 도 1h에 표시된 동작 중 일부 또는 모두를 수행한다.
방법(500)은, 510에서, 제1 빌드-업 층을 적층하는 것을 포함하는, 다이에 대한 빌드-업 캐리어의 제1 부분을 형성하는 단계를 포함할 수 있다. 제1 빌드-업 층은 제한되는 것은 아니지만 임의의 다양한 low-E Ajinomoto Build-up Films 또는 그의 등가물을 포함하는 릴리스 에칭 정지층 적층 층을 포함할 수 있다. 실시예에서, 방법(500)은, 520에서, 부분적으로 각각의 쓰루-홀을 각각 정의하는 복수의 에지를 포함하는 제1 표면을 포함하는 빔 구성요소를 형성하는 단계를 포함하고, 여기서, 제1 표면은 복수의 암 부분 및 각각 세 개 이상의 복수의 암 부분의 각각의 접합부에 위치하는 복수의 노드 부분을 포함한다.
복수의 암 부분은 각각 복수의 에지 중 에지-인접 에지들의 각각의 쌍 사이에 위치될 수 있다. 각각의 노드 부분에 대해, 노드 부분에서 서로 결합하는 암 부분의 각각의 총 수는 네 개와는 다른 수이거나, 또는 노드 부분에서 서로 결합하는 두 개의 암 부분은 서로에 대해 경사지는 각각의 중간-라인을 갖는다. 실시예에서, 복수의 노드 부분의 각각에 대해, 노드 부분이 각각의 제1, 제2, 제3 및 제4 암 부분의 접합부에 위치된다면 [여기서, 제1 암 부분 및 제2 암 부분의 각각의 중간-라인은 서로 평행하고, 제3 암 부분 및 제4 암 부분의 각각의 중간-라인은 서로 평행함], 제1 암 부분과 제3 암 부분의 각각의 중간-라인은 서로 경사진다(및/또는 제2 암 부분과 제4 암 부분의 각각의 중간-라인이 서로 경사진다).
복수의 에지는 제1 표면에서 둥근 형상 - 예를 들면, 원 또는 타원 - 을 정의하는 에지를 포함할 수 있다. 대안적으로 또는 부가하여, 복수의 에지는 제1 표면에 다각형 형상 - 예를 들면, 삼각형, 오각형, 육각형, 팔각형 등 - 을 정의하는 에지를 포함할 수 있으며, 여기서, 다각형 형상의 사이드의 총 수는 네 개와는 다른 수이다. 대안적으로 또는 부가하여, 복수의 에지는 제1 표면에서 다이아몬드 형상(예를 들면, 직사각형과는 다른 평행사변형)을 정의하는 에지를 포함할 수 있다.
실시예에서, 복수의 에지는 제1 방향 라인을 따라 각각 연장하는 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지를 포함하고, 여기서, 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지 각각에 대해, 행의 하나 이상의 에지는 각각 제1 방향 라인을 따라 연장하는 각각의 직선 사이드를 포함한다. 그러한 실시예에서, 제1 행의 에지 및 제2 행의 에지는, 서로 평행하고, 예를 들면, 제1 방향 라인을 따라 에지들 중 하나의 길이보다 작은 거리만큼 제1 방향 라인을 따라 서로 오프셋되는 대응하는 사이드를 포함할 수 있다. 그러한 배열은, 예를 들면, 도 4a에 도시되어 있다.
또 다른 실시예에서, 복수의 에지는 제1 방향 라인을 따라 각각 연장하는 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지를 포함하고, 여기서, 제1 행의 직사각형 에지의 하나 이상의 에지는 각각 제1 방향 라인과 경사진 제2 방향 라인을 따라 연장하는 각각의 사이드를 포함한다. 실시예에서, 복수의 노드 부분은 복수의 암 부분 중 단지 세 개의 접합부에서 제1 노드 부분을 포함한다. 대안적으로 또는 부가하여, 복수의 노드 부분은 다섯 개 이상의 암 부분의 접합부에 있는 노드 부분을 포함할 수 있다.
방법(530)은, 530에서, 빔 구성요소로부터 제1 빌드-업 층의 부분을 분리하는 에어 갭을 형성하기 위해 복수의 쓰루-홀을 통해 (예를 들면, 적어도 부분적으로) 에칭하는 것을 수행하는 단계를 포함할 수 있다. 430에서 수행되는 에칭은, 예를 들면, 제어된 플래시 에칭을 포함할 수 있다. 실시예에서, 에칭은 제1 빌드-업 층의 또 다른 부분을 제거하여, 에어 갭에 의해 빔 구성요소로부터 분리되는 제1 빌드-업 층의 부분을 노출시킨다.
도 6는 본 발명의 실시예에 따른 컴퓨터 시스템(600)의 개략도이다. 컴퓨터 시스템(600)(또한 전자 시스템(600)이라 칭함)은 도시된 바와 같이 다수의 개시된 실시예의 임의의 실시예 및 본 명세서에 설명된 이들의 균등물에 따라 기계적 퓨즈를 갖는 반도체 패키지를 구체화할 수 있다. 컴퓨터 시스템(600)은 넷북 컴퓨터와 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(600)은 무선 스마트폰과 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(600)은 데스크탑 컴퓨터일 수 있다. 컴퓨터 시스템(600)은 휴대형 리더(reader)일 수 있다.
실시예에서, 전자 시스템(600)은 전자 시스템(600)의 다양한 구성요소를 전기적으로 결합하기 위한 시스템 버스(620)를 포함하는 컴퓨터 시스템이다. 시스템 버스(620)는 다양한 실시예에 따른 단일의 버스 또는 버스의 임의의 조합이다. 전자 시스템(600)은 집적 회로(610)에 전력을 제공하는 전압 소스(630)를 포함한다. 몇몇 실시예에서, 전압 소스(630)는 시스템 버스(620)를 통해 집적 회로(610)에 전류를 공급한다.
집적 회로(610)는 시스템 버스(620)에 전기적으로 결합되고, 실시예에 따른 임의의 회로 또는 회로들의 조합을 포함한다. 실시예에서, 집적 회로(610)는 임의의 유형일 수 있는 프로세서(612)를 포함한다. 본 명세서에 사용될 때, 프로세서(612)는 이들에 한정되는 것은 아니지만, 마이크로프로세서, 마이크로제어기, 그래픽 프로세서, 디지털 신호 프로세서, 또는 다른 프로세서와 같은 임의의 유형의 회로를 의미할 수 있다. 실시예에서, 프로세서(612)는 본 명세서에 개시된 바와 같이, 기계적 퓨즈를 갖는 반도체 패키지를 포함하거나 반도체 패키지 내에 포함된다. 실시예에서, SRAM 실시예는 프로세서의 메모리 캐시 내에서 발견된다. 집적 회로(610) 내에 포함될 수 있는 다른 유형의 회로는 맞춤형 회로 또는 응용 주문형 집적 회로(ASIC), 예를 들면 휴대폰, 스마트폰, 호출기, 휴대용 컴퓨터, 2방향 라디오 및 유사한 전자 시스템과 같은 무선 디바이스에 사용을 위한 통신 회로(614)이다. 실시예에서, 프로세서(610)는 정적 랜덤-액세스 메모리(SRAM)와 같은 온-다이 메모리(616)를 포함한다. 실시예에서, 프로세서(610)는 매립형 동적 랜덤-액세스 메모리(eDRAM)와 같은 매립형 온-다이 메모리(616)를 포함한다.
실시예에서, 집적 회로(610)는 후속의 집적 회로(611)로 보완된다. 유용한 실시예는 듀얼 프로세서(613) 및 듀얼 통신 회로(615) 및 SRAM과 같은 듀얼 온-다이 메모리(617)를 포함한다. 실시예에서, 듀얼 집적 회로(610)는 eDRAM과 같은 매립형 온-다이 메모리(617)를 포함한다.
실시예에서, 전자 시스템(600)은 RAM의 형태의 메인 메모리(642), 하나 이상의 하드 드라이브(644) 및/또는 디스켓, 콤팩트 디스크(CD), 디지털 가변 디스크(DVD), 플래시 메모리 드라이브 및 당 기술 분야에 공지된 다른 이동식 매체와 같은 이동식 매체(646)를 취급하는 하나 이상의 드라이브와 같은 특정 용례에 적합한 하나 이상의 메모리 요소를 포함할 수 있는 외장 메모리(640)를 또한 포함한다. 외장 메모리(640)는 또한 실시예에 따라 매립된 TSV 다이 스택 내의 제1 다이와 같은 매립형 메모리(648)일 수도 있다.
실시예에서, 전자 시스템(600)은 디스플레이 디바이스(650) 및 오디오 출력(660)을 또한 포함한다. 실시예에서, 전자 시스템(600)은 키보드, 마우스, 트랙볼, 게임 제어기, 마이크로폰, 음성-인식 디바이스, 또는 전자 시스템(600) 내에 정보를 입력하는 임의의 다른 입력 디바이스일 수 있는 제어기(670)와 같은 입력 디바이스를 포함한다. 실시예에서, 입력 디바이스(670)는 카메라이다. 실시예에서, 입력 디바이스(670)는 디지털 사운드 레코더이다. 실시예에서, 입력 디바이스(670)는 카메라 및 디지털 사운드 레코더이다.
여기에 도시된 바와 같이, 집적 회로(610)는 다수의 개시된 실시예 및 이들의 등가물의 임의의 하나에 따라 그 내부에 기계적 퓨즈를 갖는 반도체 패키지, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 이상의 방법, 및 다양한 실시예 및 이들의 기술 분야에서 인식된 등가물에서 본 명세서에 설명된 바와 같은 임의의 다수의 개시된 실시예에 따른 그 내부에 기계적 퓨즈를 갖는 반도체 패키지를 포함하는 전자 조립체를 제조하는 하나 이상의 방법을 포함하는 다수의 상이한 실시예에서 구현될 수 있다. 요소, 재료, 기하학적 형상, 치수 및 동작의 시퀀스는 실시예 및 이들의 등가물에서 그 내부에 기계적 퓨즈를 갖는 임의의 다수의 개시된 반도체 패키지에 따른 프로세서 실장 기판에 매립된 마이크로전기 다이를 위한 어레이 접점 카운트, 어레이 접점 구성을 포함하는 특정 I/O 커플링 요구에 적합하도록 모두 변경될 수 있다. 기초 기판은 도 6의 점선에 의해 표현된 바와 같이 포함될 수도 있다. 수동 디바이스가 도 6에 또한 도시된 바와 같이, 또한 포함될 수도 있다.
일 구현예에서, 반도체 패키지는 다이에 결합되는 빌드-업 캐리어를 포함하고, 빌드-업 캐리어는 제1 빌드-업 층, 및 에어 갭에 의해 제1 빌드-업 층의 부분으로부터 분리되는 빔 구성요소를 포함한다. 빔 구성요소는 제1 표면 및 제2 표면을 포함하고, 제1 표면은 제1 표면과 제2 표면 사이에서 연장하는 복수의 쓰루-홀 중 각각의 쓰루-홀을 부분적으로 각각 정의하기 위한 복수의 에지를 포함한다. 제1 표면은, 각각 복수의 에지의 에지-인접 에지의 각각의 쌍 사이에 위치하는 복수의 암 부분, 및 복수의 암 부분 중 세 개 이상의 암 부분의 각각의 접합부에 각각 위치하는 복수의 노드 부분을 포함하고, 여기서, 각각의 노드 부분에 대해, 노드 부분에서 다른 노드 부분과 결합하는 암 부분의 각각의 총 수가 네 개와는 다른 수이거나 또는 노드 부분에 서로 결합하는 두 개의 암 부분은 서로 경사지는 각각의 중간-라인을 갖는다.
실시예에서, 각각의 제1 암 부분, 제2 암 부분, 제3 암 부분 및 제4 암 부분의 접합부에 위치한 복수의 노드 부분의 각각에 대해, 제1 암 부분 및 제2 암 부분의 각각의 중간-라인은 서로 평행하고, 제3 암 부분 및 제4 암 부분의 각각의 중간-라인은 서로 평행하며, 제1 암 부분 및 제3 암 부분의 각각의 중간-라인은 서로 경사진다. 또 다른 실시예에서, 복수의 에지는 제1 방향 라인을 따라 각각 연장하는 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지를 포함하고, 여기서, 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지 각각에 대해, 행의 하나 이상의 에지 각각은 제1 방향 라인을 따라 연장하는 각각의 사이드를 포함한다. 또 다른 실시예에서, 복수의 에지는 제1 방향 라인을 따라 각각 연장하는 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지를 포함하고, 제1 행의 직사각형 에지 중 하나 이상의 에지는 각각 제1 방향 라인에 경사지는 제2 방향 라인을 따라 연장하는 각각의 사이드를 포함한다.
또 다른 실시예에서, 복수의 노드 부분 중 제1 노드 부분은 단지 세 개의 암 부분만의 접합부에 있다. 또 다른 실시예에서, 복수의 노드 부분 중 제1 노드 부분은 다섯 개 이상의 암 부분의 접합부에 있다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 둥근 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 둥근 형상은 원을 포함한다. 또 다른 실시에에서, 복수의 에지는 제1 표면에서 삼각형 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 다각형 형상을 정의하는 에지를 포함하고, 여기서, 다각형 형상의 사이드의 총 수는 네 개보다 크다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 다이아몬드 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 쓰루-홀은 홀-연속 쓰루-홀의 세트이다.
일 구현예에서, 제1 빌드-업 층을 적층하는 것을 포함하는, 다이에 대한 빌드-업 캐리어의 제1 부분을 형성하는 단계, 및 제1 표면 및 제2 표면을 포함하는 빔 구성요소를 형성하는 단계를 포함하고, 제1 표면은 각각 제1 표면과 제2 표면 사이에서 연장하는 복수의 쓰루-홀 중 각각의 쓰루-홀을 부분적으로 정의하는 복수의 에지를 포함한다. 제1 표면은, 각각 복수의 에지 중 에지-인접 에지의 각각의 쌍 사이에 위치된 복수의 암 부분, 및 복수의 암 부분 중 세 개 이상의 암 부분의 각각의 접합부에 각각 위치하는 복수의 노드 부분을 포함하고, 노드 부분의 각각에 대해, 노드 부분에서 서로 결합하는 암 부분의 각각의 총 수는 네 개와는 다른 수이거나, 또는 노드 부분에서 서로 결합하는 두 개의 암 부분은 서로 경사지는 각각의 중간-라인을 갖는다. 이 방법은 또한 빔 구성요소로부터 제1 빌드-업 층의 부분을 분리하는 에어 갭을 형성하기 위해 복수의 쓰루-홀을 통해 에칭을 수행하는 단계를 포함한다.
실시예에서, 각각의 제1 암 부분, 제2 암 부분, 제3 암 부분 및 제4 암 부분의 접합부에 위치한 복수의 노드 부분의 각각에 대해, 제1 암 부분 및 제2 암 부분의 각각의 중간-라인은 서로 평행하고, 제3 암 부분 및 제4 암 부분의 각각의 중간-라인은 서로 평행하며, 제1 암 부분 및 제3 암 부분의 각각의 중간-라인은 서로 경사진다. 또 다른 실시예에서, 복수의 에지는 제1 방향 라인을 따라 각각 연장하는 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지를 포함하고, 여기서, 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지 각각에 대해, 행의 하나 이상의 에지 각각은 제1 방향 라인을 따라 연장하는 각각의 사이드를 포함한다. 또 다른 실시예에서, 복수의 에지는 제1 방향 라인을 따라 각각 연장하는 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지를 포함하고, 제1 행의 직사각형 에지 중 하나 이상의 에지는 각각 제1 방향 라인에 경사지는 제2 방향 라인을 따라 연장하는 각각의 사이드를 포함한다.
또 다른 실시예에서, 복수의 노드 부분 중 제1 노드 부분은 단지 세 개의 암 부분만의 접합부에 있다. 또 다른 실시예에서, 복수의 노드 부분 중 제1 노드 부분은 다섯 개 이상의 암 부분의 접합부에 있다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 둥근 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 둥근 형상은 원을 포함한다. 또 다른 실시에에서, 복수의 에지는 제1 표면에서 삼각형 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 다각형 형상을 정의하는 에지를 포함하고, 여기서, 다각형 형상의 사이드의 총 수는 네 개보다 크다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 다이아몬드 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 쓰루-홀은 홀-연속 쓰루-홀의 세트이다.
일 구현예에서, 시스템은 빌드-업 캐리어에 배치된 마이크로-프로세서를 포함하는 패키지를 포함하는 컴퓨팅 디바이스를 포함하고, 빌드-업 캐리어는 제1 빌드-업 층을 포함하고, 빔 구성요소는 에어 갭에 의해 제1 빌드-업 층의 부분으로부터 분리된다. 빔 구성요소는 제1 표면 및 제2 표면을 포함하고, 제1 표면은 제1 표면과 제2 표면 사이에서 연장하는 복수의 쓰루-홀 중 각각의 쓰루-홀을 부분적으로 각각 정의하기 위한 복수의 에지를 포함한다. 제1 표면은, 각각 복수의 에지의 에지-인접 에지의 각각의 쌍 사이에 위치하는 복수의 암 부분, 및 복수의 암 부분 중 세 개 이상의 암 부분의 각각의 접합부에 각각 위치하는 복수의 노드 부분을 포함하고, 여기서, 각각의 노드 부분에 대해, 노드 부분에서 다른 노드 부분과 결합하는 암 부분의 각각의 총 수가 네 개와는 다른 수이거나 또는 노드 부분에 서로 결합하는 두 개의 암 부분은 서로 경사지는 각각의 중간-라인을 갖는다.
실시예에서, 복수의 노드 각각에 대해, 노드 부분이 각각의 제1 암 부분, 제2 암 부분, 제3 암 부분 및 제4 암 부분의 접합부에 위치한다면 - 제1 암 부분 및 제2 암 부분의 각각의 중간-라인은 서로 평행하고, 제3 암 부분 및 제4 암 부분의 각각의 중간-라인은 서로 평행함 -, 제1 암 부분 및 제3 암 부분의 각각의 중간-라인은 서로 경사진다. 또 다른 실시예에서, 복수의 에지는 제1 방향 라인을 따라 각각 연장하는 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지를 포함하고, 여기서, 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지 각각에 대해, 행의 하나 이상의 에지 각각은 제1 방향 라인을 따라 연장하는 각각의 사이드를 포함한다. 또 다른 실시예에서, 복수의 에지는 제1 방향 라인을 따라 각각 연장하는 제1 행의 직사각형 에지 및 제2 행의 직사각형 에지를 포함하고, 제1 행의 직사각형 에지 중 하나 이상의 에지는 각각 제1 방향 라인에 경사지는 제2 방향 라인을 따라 연장하는 각각의 사이드를 포함한다.
또 다른 실시예에서, 복수의 노드 부분 중 제1 노드 부분은 단지 세 개의 암 부분만의 접합부에 있다. 또 다른 실시예에서, 복수의 노드 부분 중 제1 노드 부분은 다섯 개 이상의 암 부분의 접합부에 있다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 둥근 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 둥근 형상은 원을 포함한다. 또 다른 실시에에서, 복수의 에지는 제1 표면에서 삼각형 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 다각형 형상을 정의하는 에지를 포함하고, 여기서, 다각형 형상의 사이드의 총 수는 네 개보다 크다. 또 다른 실시예에서, 복수의 에지는 제1 표면에서 다이아몬드 형상을 정의하는 에지를 포함한다. 또 다른 실시예에서, 쓰루-홀은 홀-연속 쓰루-홀의 세트이다.
반도체 패키지를 제공하기 위한 기술 및 아키텍처가 본 명세서에 개시되어 있다. 상기 설명에서, 설명의 목적으로, 임의의 실시예의 철저한 이해를 제공하도록 하기 위해 다수의 특정 세부사항이 설명되어 있다. 그러나, 임의의 실시예는 특정 세부사항없이도 실시될 수 있다는 것이 당업자에게는 자명할 것이다. 다른 예에서, 설명의 모호함을 피하기 위해 구조 및 디바이스가 블록도의 형태로 도시되어 있다.
명세서에 지칭되는 "일 실시예" 또는 "실시예"는 실시예와 연관지어 설명되는 특정 특징, 구조 또는 특성이 본 발명의 적어도 일 실시예에 포함되어 있다는 것을 의미한다. 명세서의 다양한 곳에 있는 어구 "일 실시예에서"의 출현이 모두 동일한 실시예를 지칭할 필요는 없다.
본 명세서의 상세한 설명의 몇몇 부분은 컴퓨터 메모리 내의 데이터 비트에 대한 동작의 기호적 표현 및 알고리즘과 관련지어 제시된다. 이들 알고리즘 설명 및 표현은 작업의 실질을 다른 당업자에게 가장 효과적으로 전달하기 위해 컴퓨팅 분야의 당업자에 의해 사용되는 수단이다. 알고리즘이 여기 있고, 일반적으로 원하는 결과를 도출하는 일관성있는 단계들의 시퀀스인 것으로 인식된다. 단계는 물리적 양의 물리적 조절을 요구하는 것이다. 일반적으로, 반드시 필요한 것은 아니지만, 이들 양은 저장, 전달, 결합, 비교 및 조작될 수 있는 전기 또는 자기 신호의 형태를 취한다. 일반적으로 이들 신호를 비트, 값, 구성요소, 기호, 문자, 용어, 숫자 등으로 지칭하는 것이, 공통 사용의 이유로, 때때로 편리하다는 것이 증명되었다.
그러나, 모든 이들 및 유사한 용어는 적절한 물리적인 양과 연관지어져야 하고 이들 양에 단지 편리한 라벨이 적용된다는 것을 유의해야 한다. 본 명세서에서의 논의로부터 자명한 바와 같이 특별히 달리 설명되지 않는다면, 설명에 걸쳐, "프로세싱" 또는 "컴퓨팅" 또는 "계산" 또는 "결정" 또는 "디스플레이" 등과 같은 용어를 이용하는 논의는 컴퓨터 시스템의 레지스터 및 메모리 내에서 물리적(전자적) 양으로서 표현되는 데이터를 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 그러한 정보 스토리지, 전송 또는 디스플레이 디바이스 내에서 물리적인 양으로서 유사하게 표현되는 다른 데이터로 조작 및 변형하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스를 지칭한다.
임의의 실시예는 또한 본 명세서에서 동작을 수행하기 위한 장치에 관한 것이다. 이 장치는 요구되는 목적을 위해 특별히 구성될 수 있거나, 또는 컴퓨터에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용 컴퓨터를 포함할 수 있다. 그러한 컴퓨터 프로그램은, 제한되는 것은 아니지만, 플로피 디스크, 광학 디스크, CD-ROM, 및 자기-광학 디스크, ROM(read-only memory), DRAM(dynamic random access memory)과 같은 RAM, EPROM, EEPROM, 자기 또는 광학 카드, 또는 전자 명령어를 저장하는데 적합하고 컴퓨터 시스템 버스에 결합되는 임의의 유형의 매체와 같은 컴퓨터 판독가능 저장 매체에 저장될 수 있다.
본 명세서에서 제시되는 알고리즘 및 디스플레이는 임의의 특정 컴퓨터 또는 다른 장치에 본질적으로 연관되는 것은 아니다. 본 명세서의 교시에 따른 프로그램을 이용하여 다수의 범용 시스템이 이용될 수 있거나, 또는 요구되는 방법 단계를 수행하기 위해 더 특정화된 장치를 구성하는 것이 편리할 수 있다. 다양한 이들 시스템에 대해 요구되는 구조는 본 명세서의 설명으로부터 나타날 것이다. 부가하여, 임의의 실시예는 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 본 명세서에서 설명되는 바와 같은 그러한 실시예의 교시를 구현하는데 있어 다양한 프로그래밍 언어가 사용될 수 있다는 것이 이해될 것이다.
본 명세서에서 개시된 것 이외에, 그들 범위를 벗어나지 않고 개시된 실시예 및 구현예에 다수의 수정이 가해질 수 있다. 따라서, 본 명세서의 예시 및 예는 예시적인 것으로 해석되어야 하면 제한적인 것이 아니다. 본 발명의 범위는 다음의 청구범위를 참조하여 유일하게 측정되어야 한다.

Claims (22)

  1. 반도체 패키지로서,
    다이에 결합되고, 제1 빌드-업 층을 포함하는 빌드-업 캐리어와,
    제1 부분과 상기 제1 부분을 통해 상기 제1 빌드-업 캐리어에 앵커링되는(anchored) 서스펜디드 부분을 포함하는 캔틸레버화된(cantilevered) 빔 구성요소를 포함하되,
    상기 서스펜디드 부분과 상기 제1 빌드-업 층 사이에 에어 갭이 위치하고, 상기 캔틸레버화된 빔 구성요소의 상기 서스펜디드 부분은 제1 표면과 제2 표면을 포함하고, 상기 제1 표면은 복수의 에지를 포함하고, 각각의 에지는 상기 제1 표면과 상기 제2 표면 사이에서 연장하는 복수의 쓰루-홀(through-hole) 중 각각의 쓰루-홀을 부분적으로 정의하며,
    상기 복수의 쓰루-홀은,
    제1 열(row)을 따라 배치되고 각각이 제1 직선을 따르는 제1 복수의 직사각형 쓰루-홀 - 상기 제1 복수의 직사각형 쓰루-홀은 제1 직사각형 쓰루-홀을 포함하고, 상기 제1 복수의 직사각형 쓰루-홀 중 각각의 쓰루-홀의 각각의 에지는 상기 제1 직선에 대하여 각각 제1 각도를 형성함 - 과,
    제2 열을 따라 배치되고 각각이 상기 제1 직선에 대해 평행한 제2 직선을 따르는 제2 복수의 직사각형 쓰루-홀 - 상기 제1 열과 상기 제2 열은 인접하고, 상기 제2 복수의 직사각형 쓰루-홀은 제2 직사각형 쓰루-홀을 포함하고, 상기 제2 복수의 직사각형 쓰루-홀 중 각각의 쓰루-홀의 각각의 에지는 상기 제2 직선에 대하여 각각 제2 각도를 형성하고, 상기 제2 열을 따라 배치되는 모든 쓰루-홀 중에서 상기 제2 쓰루-홀이 상기 제1 쓰루-홀에 가장 근접한 쓰루-홀이고, 상기 제1 쓰루-홀의 제1 에지는 상기 제2 쓰루-홀의 제2 에지에 대해 비스듬한(oblique) 각도를 이루고, 상기 제1 에지는 상기 제2 에지에 대해 인접한 에지임 -
    을 포함하는
    반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 각도는 90도인
    반도체 패키지.
  3. 제1항에 있어서,
    상기 제2 복수의 직사각형 쓰루-홀 중 하나의 코너는 상기 제1 복수의 직사각형 쓰루-홀 중 2개의 쓰루-홀의 각각의 에지 사이에서, 그리고 상기 제1 복수의 직사각형 쓰루-홀 중 2개의 쓰루-홀의 각각의 에지와 평행하게 연장되는 직선을 따라 위치하는
    반도체 패키지.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 복수의 에지는 상기 제1 표면에서 둥근 형상을 정의하는 에지를 포함하는
    반도체 패키지.
  8. 제1항에 있어서,
    상기 복수의 에지는 상기 제1 표면에서 다각형 형상을 정의하는 에지를 포함하는
    반도체 패키지.
  9. 제8항에 있어서,
    상기 다각형 형상의 사이드의 총 수는 네 개와는 다른 수인
    반도체 패키지.
  10. 제8항에 있어서,
    상기 다각형 형상은 다이아몬드 형상인
    반도체 패키지.
  11. 제1 빌드-업 층을 적층하는 것을 포함하여, 다이에 대한 빌드-업 캐리어의 제1 부분을 형성하는 단계와,
    제1 표면 및 제2 표면을 포함하는 캔틸레버화된 빔 구성요소를 형성하는 단계 - 상기 제1 표면은 복수의 에지를 포함하고, 각각의 에지는 상기 제1 표면과 상기 제2 표면 사이에서 연장하는 복수의 쓰루-홀 중 각각의 쓰루-홀을 부분적으로 정의함 -와,
    상기 캔틸레버화된 빔 구성요소로부터 상기 제1 빌드-업 층의 부분을 분리하는 에어 갭을 형성하기 위해 상기 복수의 쓰루-홀을 통해 에칭을 수행하는 단계를 포함하되,
    상기 복수의 쓰루-홀은,
    제1 열(row)을 따라 배치되고 각각이 제1 직선을 따르는 제1 복수의 직사각형 쓰루-홀 - 상기 제1 복수의 직사각형 쓰루-홀은 제1 직사각형 쓰루-홀을 포함하고, 상기 제1 복수의 직사각형 쓰루-홀 중 각각의 쓰루-홀의 각각의 에지는 상기 제1 직선에 대하여 각각 제1 각도를 형성함 - 과,
    제2 열을 따라 배치되고 각각이 상기 제1 직선에 대해 평행한 제2 직선을 따르는 제2 복수의 직사각형 쓰루-홀 - 상기 제1 열과 상기 제2 열은 인접하고, 상기 제2 복수의 직사각형 쓰루-홀은 제2 직사각형 쓰루-홀을 포함하고, 상기 제2 복수의 직사각형 쓰루-홀 중 각각의 쓰루-홀의 각각의 에지는 상기 제2 직선에 대하여 각각 제2 각도를 형성하고, 상기 제2 열을 따라 배치되는 모든 쓰루-홀 중에서 상기 제2 쓰루-홀이 상기 제1 쓰루-홀에 가장 근접한 쓰루-홀이고, 상기 제1 쓰루-홀의 제1 에지는 상기 제2 쓰루-홀의 제2 에지에 대해 비스듬한(oblique) 각도를 이루고, 상기 제1 에지는 상기 제2 에지에 대해 인접한 에지임 -
    을 포함하는
    방법.
  12. 제11항에 있어서,
    상기 제1 각도는 90도인
    방법.
  13. 제11항에 있어서,
    상기 제2 복수의 직사각형 쓰루-홀 중 하나의 코너는 상기 제1 복수의 직사각형 쓰루-홀 중 2개의 쓰루-홀의 각각의 에지 사이에서, 그리고 상기 제1 복수의 직사각형 쓰루-홀 중 2개의 쓰루-홀의 각각의 에지와 평행하게 연장되는 직선을 따라 위치하는
    방법.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 시스템으로서,
    빌드-업 캐리어에 배치된 마이크로-프로세서를 포함한 패키지를 포함하는 컴퓨팅 디바이스 - 상기 빌드-업 캐리어는 제1 빌드-업 층을 포함함 - 와,
    제1 부분과 상기 제1 부분을 통해 상기 제1 빌드-업 캐리어에 앵커링되는 서스펜디드 부분을 포함하는 캔틸레버화된 빔 구성요소를 포함하되,
    상기 서스펜디드 부분과 상기 제1 빌드-업 층 사이에 에어 갭이 위치하고, 상기 캔틸레버화된 빔 구성요소의 상기 서스펜디드 부분은 제1 표면과 제2 표면을 포함하고, 상기 제1 표면은 복수의 에지를 포함하고, 각각의 에지는 상기 제1 표면과 상기 제2 표면 사이에서 연장하는 복수의 쓰루-홀 중 각각의 쓰루-홀을 부분적으로 정의하며,
    상기 복수의 쓰루-홀은,
    제1 열(row)을 따라 배치되고 각각이 제1 직선을 따르는 제1 복수의 직사각형 쓰루-홀 - 상기 제1 복수의 직사각형 쓰루-홀은 제1 직사각형 쓰루-홀을 포함하고, 상기 제1 복수의 직사각형 쓰루-홀 중 각각의 쓰루-홀의 각각의 에지는 상기 제1 직선에 대하여 각각 제1 각도를 형성함 - 과,
    제2 열을 따라 배치되고 각각이 상기 제1 직선에 대해 평행한 제2 직선을 따르는 제2 복수의 직사각형 쓰루-홀 - 상기 제1 열과 상기 제2 열은 인접하고, 상기 제2 복수의 직사각형 쓰루-홀은 제2 직사각형 쓰루-홀을 포함하고, 상기 제2 복수의 직사각형 쓰루-홀 중 각각의 쓰루-홀의 각각의 에지는 상기 제2 직선에 대하여 각각 제2 각도를 형성하고, 상기 제2 열을 따라 배치되는 모든 쓰루-홀 중에서 상기 제2 쓰루-홀이 상기 제1 쓰루-홀에 가장 근접한 쓰루-홀이고, 상기 제1 쓰루-홀의 제1 에지는 상기 제2 쓰루-홀의 제2 에지에 대해 비스듬한(oblique) 각도를 이루고, 상기 제1 에지는 상기 제2 에지에 대해 인접한 에지임 -
    을 포함하는
    시스템.
  18. 제17항에 있어서,
    상기 제1 각도는 90도인
    시스템.
  19. 제17항에 있어서,
    상기 제2 복수의 직사각형 쓰루-홀 중 하나의 코너는 상기 제1 복수의 직사각형 쓰루-홀 중 2개의 쓰루-홀의 각각의 에지 사이에서, 그리고 상기 제1 복수의 직사각형 쓰루-홀 중 2개의 쓰루-홀의 각각의 에지와 평행하게 연장되는 직선을 따라 위치하는
    시스템.
  20. 삭제
  21. 제17항에 있어서,
    상기 복수의 에지는 상기 제1 표면에서 둥근 형상을 정의하는 에지를 포함하는
    시스템.
  22. 제17항에 있어서,
    상기 복수의 에지는 상기 제1 표면에서 다이아몬드 형상을 정의하는 에지를 포함하는
    시스템.
KR1020167004969A 2013-09-27 2013-09-27 반도체 패키지의 쓰루홀 구조의 향상된 배열 KR101813905B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2013/062457 WO2015047346A1 (en) 2013-09-27 2013-09-27 An improved arrangement of through-hole structures of a semiconductor package

Publications (2)

Publication Number Publication Date
KR20160039246A KR20160039246A (ko) 2016-04-08
KR101813905B1 true KR101813905B1 (ko) 2018-01-02

Family

ID=52744240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167004969A KR101813905B1 (ko) 2013-09-27 2013-09-27 반도체 패키지의 쓰루홀 구조의 향상된 배열

Country Status (6)

Country Link
US (1) US20150217995A1 (ko)
EP (1) EP3050116B1 (ko)
JP (1) JP6205496B2 (ko)
KR (1) KR101813905B1 (ko)
CN (1) CN104512858A (ko)
WO (1) WO2015047346A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104865002B (zh) * 2015-05-05 2017-04-12 苏州曼普拉斯传感科技有限公司 一种mems压力传感器装置及封装方法
US9997428B2 (en) 2015-07-14 2018-06-12 Avago Technologies General Ip (Singapore) Pte. Ltd. Via structures for thermal dissipation
US10129972B2 (en) 2015-10-30 2018-11-13 Avago Technologies International Sales Pte. Limited Frame elements for package structures comprising printed circuit boards (PCBs)
US10199424B1 (en) * 2017-07-19 2019-02-05 Meridian Innovation Pte Ltd Thermoelectric-based infrared detector having a cavity and a MEMS structure defined by BEOL metals lines
US20190169020A1 (en) * 2017-12-05 2019-06-06 Intel Corporation Package substrate integrated devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005514728A (ja) * 2001-11-07 2005-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｃｍｏｓ適合性基板上にマイクロ電気機械スイッチを作製する方法
JP2005300403A (ja) * 2004-04-14 2005-10-27 Denso Corp 半導体力学量センサ
JP2007015035A (ja) 2005-07-05 2007-01-25 Advanced Telecommunication Research Institute International 微小構造体の製造方法
US20100020991A1 (en) * 2008-07-25 2010-01-28 United Microelectronics Corp. Diaphragm of mems electroacoustic transducer
JP2010155306A (ja) * 2008-12-26 2010-07-15 Panasonic Corp Ｍｅｍｓデバイス及びその製造方法
US20130056840A1 (en) * 2011-09-02 2013-03-07 Nxp B.V. Acoustic transducers with perforated membranes

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7541214B2 (en) * 1999-12-15 2009-06-02 Chang-Feng Wan Micro-electro mechanical device made from mono-crystalline silicon and method of manufacture therefore
KR100416266B1 (ko) * 2001-12-18 2004-01-24 삼성전자주식회사 막힌 희생층 지지대를 갖는 멤스 구조물 및 그의 제작방법
WO2005096335A1 (ja) * 2004-03-30 2005-10-13 Pioneer Corporation 電子放出装置及びその製造方法並びに電子放出装置を用いた撮像装置又は表示装置
US7178400B2 (en) * 2004-04-14 2007-02-20 Denso Corporation Physical quantity sensor having multiple through holes
JP4215076B2 (ja) * 2006-07-10 2009-01-28 ヤマハ株式会社 コンデンサマイクロホン及びその製造方法
EP1908727A1 (en) * 2006-10-03 2008-04-09 Seiko Epson Corporation Wafer-level MEMS package and manufacturing method thereof
JP4726927B2 (ja) * 2008-06-19 2011-07-20 株式会社日立製作所 集積化マイクロエレクトロメカニカルシステムおよびその製造方法
US8685778B2 (en) * 2010-06-25 2014-04-01 International Business Machines Corporation Planar cavity MEMS and related structures, methods of manufacture and design structures
JP5813471B2 (ja) * 2011-11-11 2015-11-17 株式会社東芝 Ｍｅｍｓ素子
US9708178B2 (en) * 2011-12-30 2017-07-18 Intel Corporation Integration of laminate MEMS in BBUL coreless package
EP2658288B1 (en) * 2012-04-27 2014-06-11 Nxp B.V. Acoustic transducers with perforated membranes
JP2014155980A (ja) * 2013-02-15 2014-08-28 Toshiba Corp 電気部品およびその製造方法
US8692340B1 (en) * 2013-03-13 2014-04-08 Invensense, Inc. MEMS acoustic sensor with integrated back cavity

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005514728A (ja) * 2001-11-07 2005-05-19 インターナショナル・ビジネス・マシーンズ・コーポレーション Ｃｍｏｓ適合性基板上にマイクロ電気機械スイッチを作製する方法
JP2005300403A (ja) * 2004-04-14 2005-10-27 Denso Corp 半導体力学量センサ
JP2007015035A (ja) 2005-07-05 2007-01-25 Advanced Telecommunication Research Institute International 微小構造体の製造方法
US20100020991A1 (en) * 2008-07-25 2010-01-28 United Microelectronics Corp. Diaphragm of mems electroacoustic transducer
JP2010155306A (ja) * 2008-12-26 2010-07-15 Panasonic Corp Ｍｅｍｓデバイス及びその製造方法
US20130056840A1 (en) * 2011-09-02 2013-03-07 Nxp B.V. Acoustic transducers with perforated membranes

Also Published As

Publication number Publication date
WO2015047346A1 (en) 2015-04-02
KR20160039246A (ko) 2016-04-08
EP3050116A1 (en) 2016-08-03
CN104512858A (zh) 2015-04-15
JP6205496B2 (ja) 2017-09-27
US20150217995A1 (en) 2015-08-06
JP2016531011A (ja) 2016-10-06
EP3050116A4 (en) 2017-05-03
EP3050116B1 (en) 2019-02-27

Similar Documents

Publication Publication Date Title
KR101631191B1 (ko) 기계적 퓨즈를 갖는 반도체 패키지
KR101588723B1 (ko) 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
KR101813905B1 (ko) 반도체 패키지의 쓰루홀 구조의 향상된 배열
US9200973B2 (en) Semiconductor package with air pressure sensor
KR101863462B1 (ko) 범프리스 빌드업 층을 위한 범프리스 다이 패키지 인터페이스
TWI640077B (zh) 在具有埋入晶粒之無凸塊式增層基板上使用貫矽導孔的晶粒堆疊及其形成方法
US9319799B2 (en) Microphone package with integrated substrate
US20140001583A1 (en) Method to inhibit metal-to-metal stiction issues in mems fabrication
US20170225946A1 (en) Integration of laminate mems in bbul coreless package
TWI580631B (zh) 用於提供半導體封裝之ｍｅｍｓ結構的裝置、系統及方法
US10008442B2 (en) Through-electrode substrate, method for manufacturing same, and semiconductor device in which through-electrode substrate is used
US8039306B2 (en) 3D integration of vertical components in reconstituted substrates

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant