CN102224569B - 形成用于集成电路的掩蔽图案的方法 - Google Patents

形成用于集成电路的掩蔽图案的方法 Download PDF

Info

Publication number
CN102224569B
CN102224569B CN200980146743.7A CN200980146743A CN102224569B CN 102224569 B CN102224569 B CN 102224569B CN 200980146743 A CN200980146743 A CN 200980146743A CN 102224569 B CN102224569 B CN 102224569B
Authority
CN
China
Prior art keywords
axle
pattern
layer
mask features
masking layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980146743.7A
Other languages
English (en)
Other versions
CN102224569A (zh
Inventor
安东·德维利耶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN102224569A publication Critical patent/CN102224569A/zh
Application granted granted Critical
Publication of CN102224569B publication Critical patent/CN102224569B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088Process specially adapted to improve the resolution of the mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816Aspects relating to the layout of the pattern or to the size of vias or trenches
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B99/00Subject matter not provided for in other groups of this subclass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Abstract

在一些实施例中,揭示用于形成用于集成电路的掩蔽图案的方法。在一个实施例中,在目标层110上方的第一掩蔽层中形成界定第一图案的心轴130。沉积第二掩蔽层140以至少部分地填充所述第一图案的空间。在所述心轴130与所述第二掩蔽层140之间形成牺牲结构150。在沉积所述第二掩蔽层140并形成所述牺牲结构150之后,移除所述牺牲结构150以界定所述心轴130与所述第二掩蔽层140之间的间隙,借此界定第二图案。所述第二图案包含所述心轴130的至少若干部分及与所述心轴130交替的介入掩模特征。可将所述第二图案转印到所述目标层110中。在一些实施例中,所述方法允许形成具有高密度及小间距的特征,同时还允许形成具有各种形状及大小的特征。

Description

形成用于集成电路的掩蔽图案的方法
相关申请案交叉参考
本申请案主张2008年11月24日提出申请的第61/117,526号临时申请案在35 U.S.C.§119(e)下的优先权权益。此优先权申请案的全部揭示内容以引用的方式并入本文中。
技术领域
本发明大体来说涉及集成电路制作,且更特定来说涉及掩蔽技术。
背景技术
由于许多因素(包含对增加的便携性、计算能力、存储器容量及能量效率的需求),正在不断地使集成电路更密集。正在不断地减小形成集成电路的构成特征(例如,电装置及互连线)的大小以促进此按比例缩放。
例如在存储器电路或装置(例如动态随机存取存储器(DRAM)、快闪存储器、静态随机存取存储器(SRAM)、铁电(FE)存储器等)中,减小特征大小的趋势是明显的。举一个实例来说,DRAM通常包括数百万个称作存储器单元的等同电路元件。一般来说,基于电容器的存储器单元(例如在常规DRAM中)通常由以下两个电装置组成:存储电容器及存取场效应晶体管。每一存储器单元是可存储一个数据位(二进制数字)的可寻址位置。可通过晶体管将一位写入到单元且可通过感测电容器中的电荷来读取所述位。一些存储器技术采用可充当存储装置及开关两者的元件(例如,采用掺杂有银的硫属化合物玻璃的树枝状存储器),且一些非易失性存储器不需要用于每一单元的开关(例如,磁阻RAM)。另外,在一些技术中,一些元件可充当电荷存储装置及电荷感测装置两者。举例来说,对于快闪存储器来说情况就是这样,因此,允许此类型的存储器具有所有存储器技术的最小单元大小(4F2)中的一者。一般来说,通过减小构成存储器单元的电装置的大小及存取存储器单元的导电线的大小,可使存储器装置变小。另外,可通过在存储器装置中的给定区域上装配更多存储器单元来增加存储容量。
特征大小的不断减小对用于形成所述特征的技术提出越来越高的要求。举例来说,通常使用光学光刻来对特征进行图案化,例如,导电线。可使用间距的概念来描述这些特征的大小。间距被定义为当图案包含重复特征(如呈阵列形式)时两个相邻特征中的等同点之间的距离。这些特征通常由邻近特征之间的空间界定,所述空间通常由例如绝缘体的材料填充。因此,可将间距视为特征的宽度与所述特征的一侧上将所述特征与相邻特征分离开的空间的宽度的和。然而,由于例如光学及光或辐射波长等因素,光学光刻技术各自具有最小间距,低于此最小间距,特定光学光刻技术便无法可靠地形成特征。因此,光学光刻技术的最小间距是对不断特征大小减小的障碍。
“间距加倍”或“间距倍增”是一种用于使光学光刻技术的能力延伸超出其最小间距的方法。间距倍增方法图解说明于图1A到图1F中且描述于颁予劳莱(Lowrey)等人的第5,328,810号美国专利中,此专利的全部揭示内容以引用的方式并入本文中。参考图1A,在光致抗蚀剂层中以光学光刻方式形成线图案10,所述光致抗蚀剂层上覆在可消耗材料层20上,而层20又上覆在衬底30上。如图1B中所示,接着使用蚀刻(例如,各向异性蚀刻)将所述图案转印到层20,借此形成占位件或心轴40。可剥除光致抗蚀剂线10且可各向同性地蚀刻心轴40以增加相邻心轴40之间的距离,如图1C中所示。随后在心轴40上方沉积间隔物材料层50,如图1D中所示。接着,在心轴40的各侧上形成间隔物60,即,从另一材料的侧壁延伸或最初形成为从另一材料的侧壁延伸的材料。所述间隔物形成是通过优先在方向性间隔物蚀刻中从水平表面70及80蚀刻间隔物材料而实现,如图1E中所示。接着,移除剩余心轴40,从而仅留下共同充当用于图案化的掩模的间隔物60,如图1F中所示。因此,在给定间距先前包含界定一个特征及一个空间的图案的情况下,相同宽度现在包含两个特征及两个空间,其中所述空间由例如间隔物60界定。因此,有效地减小可借助光学光刻技术实现的最小特征大小。
尽管在以上实例中间距实际上被减半,但此间距减小常规上称作间距“加倍”,或更一般地说,间距“倍增”。因此,常规上,间距“倍增”到某一倍实际上涉及将间距减小到所述倍。本文中保持常规术语。
由于间隔物图案通常遵循心轴的轮廓,因此间距倍增通常适用于形成规则间隔开的线性特征,例如存储器阵列中的导电互连线。然而,除线性地延伸相对大的距离的特征
(例如,导电互连线)以外,集成电路通常还含有具有可难以通过常规间距倍增工艺来形成的各种形状及大小的特征。另外,集成电路大小的持续减小已提供对特征大小的减小的持续需求。
因此,存在对形成具有小间距及高密度的特征的方法的持续需要。
附图说明
根据对优选实施例的详细说明且根据附图将更好地理解本发明,所述详细说明及附图旨在说明而非限制本发明的某些实施例,且附图中:
图1A到图1F是展示根据现有技术间距加倍方法用于形成导电线的掩蔽图案序列的示意性横截面侧视图;
图2A及图2B是展示根据一些实施例的中间掩蔽结构的示意性横截面图;
图3A到图3K是展示根据一些实施例用于在目标层中形成特征的工艺序列的示意性横截面图;
图4A到图4H是展示根据其它实施例用于在目标层中形成特征的工艺序列的示意性横截面图;
图5A到图5D是展示根据又一些实施例用于在目标层中形成特征的工艺序列的示意性横截面图;
图6A到图6E是展示根据又一些实施例用于在目标层中形成特征的工艺序列的示意性横截面图;
图7A到图7F是展示根据又一些实施例用于在目标层中形成特征的工艺序列的示意性横截面图;
图8A到图8E是展示根据又一些实施例用于在目标层中形成特征的工艺序列的示意性横截面图;
图9A到图9D是展示根据又一些实施例用于使用反间隔物及间隔物在目标层中形成特征的工艺序列的示意性横截面图;
图10A到图12B是展示根据一些实施例用于在目标层中形成三维特征的工艺序列的示意性俯视平面图及横截面图,其中图10A、图11A及图12A是示意性俯视平面图;图10B是沿线10B-10B截取的图10A的横截面图;图11B及图11C是分别沿线11B-11B及11C-11C截取的图11A的横截面图;且图12B是沿线12B-12B截取的图12A的横截面图;
图12C是由图10A到图12B的工艺产生的结构的示意性透视图;
图13A到图15B是展示根据一些实施例用于在目标层中形成三维特征的工艺序列的示意性俯视平面图及横截面图,其中图13A及图14A是示意性俯视平面图;图13B是沿线13B-13B截取的图13A的横截面;图14B及图14C是分别沿线14B-14B及14C-14C截取的图14A的横截面图;且图15A及图15B是在已将特征图案转印到目标层中之后分别沿线14B-14B及14C-14C截取的图14A的横截面图;
图15C是由图13A到图15B的工艺产生的结构的示意性透视图;且
图16A到图16D是展示根据一些实施例用于形成焊盘垫的工艺序列的示意性俯视平面图。
具体实施方式
在本文件的上下文中,术语“集成电路(IC)装置”是指半导体装置,包含(但不限于)存储器装置及微处理器。所述存储器装置可为例如随机存取存储器(RAM)的易失性存储器或例如只读存储器(ROM)的非易失性存储器。RAM的实例包含动态随机存取存储器(DRAM)及静态随机存取存储器(SRAM)。ROM的实例包含可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)及快闪存储器。
术语“半导体衬底”被定义为意指包括半导体材料的任何构造,包含(但不限于)例如存储器晶片的块体半导体材料(单独地或在上面包括其它材料的集成组合件中)及半导体材料层(单独地或在包括其它材料的集成组合件中)。术语“衬底”是指任何支撑衬底,包含(但不限于)上文所述的半导体衬底。此外,在本文件的上下文中,除非另有指示,否则术语“层”涵盖单数及复数两者。一层可上覆在衬底的一部分或全部上。
如本文所使用的术语“特征”是指图案的若干部分,例如线、空间、导通孔、柱、沟槽、槽或沟。如本文所使用的术语“心轴”是指以垂直层级形成的掩模特征。如本文所使用的术语“介入掩模特征”是指形成于两个直接相邻心轴之间的掩模特征。
术语“阵列”是指半导体衬底上的规则重复的IC元件图案。举例来说,存储器阵列通常具有若干个呈矩阵形式的等同存储器单元。逻辑阵列可类似地包含重复导电线及/或晶体管图案。
如本文所使用的术语“目标层”是指其中形成特征图案的层。目标层可为半导体衬底的一部分。目标层可包含金属、半导体及/或绝缘体。
还将了解,将图案从第一(例如,掩蔽)层级转印到第二层级涉及在第二层级中形成大体对应于第一层级上的特征的特征。举例来说,第二层级中的线路径将大体遵循第一层级上的线路径。第二层级上的其它特征的位置将对应于第一层级上的类似特征的位置。然而,对应特征的精确形状及大小可因(例如)修整及生长步骤而在第一层级与第二层级间变化。作为另一实例,取决于蚀刻化学品及条件,可使形成经转印图案的特征的大小及其之间的相对间隔相对于第一层级上的图案放大或缩小,同时仍类似相同的初始“图案”。
尽管针对一些实施例将通过掩模进行的“处理”描述为将硬掩模图案转印到目标层中的蚀刻,但所属领域的技术人员将了解,其它实施例中的处理可包括(例如)通过所述掩模进行的氧化、氮化、选择性沉积、掺杂等。
在一些实施例中,提供用于形成用于电子装置(例如集成电路)的掩蔽图案的方法。首先,在提供于目标层上方的第一掩蔽层中形成界定第一图案的心轴。作为非限制性实例,所述心轴可由抗蚀剂、硬掩模材料或衬底的一部分形成。在所述心轴之间的空间中沉积第二掩蔽层。第二掩蔽层至少部分地填充所述心轴之间的空间。在一些实施例中,第二掩蔽层可隐埋第一图案。
在沉积第二掩蔽层之前或之后,形成一个或一个以上牺牲结构以界定具有小于第一图案的间距的第二图案。在一些实施例中,所述一个或一个以上牺牲结构可通过更改(例如,化学更改)所述心轴及第二掩蔽层中的任一者或两者的若干部分来形成。在其它实施例中,所述一个或一个以上牺牲结构可通过在沉积第二掩蔽层之前生长或沉积不同于第一及第二掩蔽层的材料的材料或可相对于第一及第二掩蔽层的材料选择性地蚀刻的材料的层来形成。根据一些实施例的所得中间掩蔽结构展示于图2A及图2B中。
在图2A中,中间掩蔽结构200A包含形成于目标层110上的心轴130、第二掩蔽层140及牺牲结构150。心轴130为间隔开的。牺牲结构150形成于心轴130的顶表面及侧表面130a、130b上。第二掩蔽层140填充心轴130之间的空间的剩余部分。
参考图2B,另一中间掩蔽结构200B包含形成于目标层110上的心轴130、第二掩蔽层140、牺牲结构150及部分间隙填充物155。心轴130在目标层110上彼此间隔开。牺牲结构150保形地形成于心轴130的顶表面及侧表面130a、130b上。部分间隙填充物155由与牺牲结构的材料相同的材料形成。部分间隙填充物155形成于覆盖有牺牲结构150的心轴130之间的目标层110的顶表面112上。在一些实施例中,部分间隙填充物155可与牺牲结构150同时形成。第二掩蔽层140填充心轴130之间的剩余空间。
移除牺牲结构150以在心轴130与第二掩蔽层140之间形成间隙。在本文件的上下文中,此些牺牲结构称作“反间隔物(anti-spacer)”。所得掩蔽结构可包含心轴130及由第二掩蔽层140形成的介入掩模特征(图2A)。或者,所得掩蔽结构可包含心轴130以及包含第二掩蔽层140及部分间隙填充物的介入掩模特征(图2B)。在一些实施例中,心轴130与介入掩模特征彼此交替,且共同界定第二图案。
在一些实施例中,第二图案中的心轴具有两个邻近心轴之间的第一间距。第二图案中的介入掩模特征具有与第一间距大致相同的间距。所述心轴及介入掩模特征两者均用作第二图案的掩蔽特征。第二图案具有由心轴与所述介入掩模特征中的直接邻近一者界定的第二间距。第二间距为第一间距的约一半。因此,前述工艺及特征提供间距加倍,也就是说,第二图案具有为第一图案的间距的一半的间距。在其它实施例中,可通过执行采用如本文中所述的反间隔物的额外工艺或通过毯覆沉积并蚀刻间隔物材料以在心轴及介入掩模特征的侧壁上形成间隔物来进一步减小第二图案的间距。
本文中所述的方法可用于在目标层中形成三维结构。所述三维结构包含(但不限于)线、沟槽、导通孔、支柱、柱、槽、沟及前述各项中的两者或两者以上。另外,所述方法可形成具有不同大小及形状(例如,可变宽度导电线及焊盘垫)的结构。
在某些实施例的上下文中,上述及下述方法允许特征的间距的减小及密度的增加。另外,所述方法允许借助小数目的图案化步骤来形成具有各种形状及大小的特征。
再次参考图2A及图2B,各种工艺可适于形成心轴130、第二掩蔽层140、牺牲结构150及/或部分间隙填充物155。此些工艺的实例包含(但不限于)表1中所列出的工艺。
表1:工艺
 光刻(LG)  煅烧(FF)  UV固化(UVC)
 单层蚀刻(SLE)  化学气相沉积(CVD)  UV烘烤(UVB)
 多层蚀刻(MLE)  物理气相沉积(PVD)  真空烘烤(VB)
 扩散限制收缩(DLS)  旋涂沉积(SO)  镀敷工艺(PU)
 扩散限制生长(DLG)  湿显影(WD)  硬掩模形成(HM)
 热冻结(TF)  溶剂显影(SD)  化学收缩(CS)
 等离子冻结(PF)  干显影(DD)  等离子收缩(PS)
 气相冻结(VF)  等离子蚀刻(PE)  交联(CL)
 化学冻结(CF)  等离子除渣(PD)  化学生长(CG)
 曝光冻结(EF)  化学除渣(CD)  等离子生长(PG)
 热回流(TR)  薄型化工艺(SL)  气相处理(VT)
 化学回流(CR)  图像反转(IR)  硅化工艺(SP)
 原子层沉积(ALD)  包覆涂覆(OC)  反应性离子蚀刻(RIE)
 等离子沉积(PD)  反间隔物形成  相变(PC)
 去保护工艺(DPP)  选择性改变(SEC)   溶解度改变(SC)
特别是鉴于本发明,所属领域的技术人员将理解表1及表2的工艺及材料。在表1中,术语“单层级蚀刻”是指其中提供并蚀刻单个层以形成图案的特征的工艺。术语“多层级蚀刻”是指其中提供并蚀刻多个层以形成图案的特征的工艺。术语“扩散限制收缩”是指其中通过涂层来引起特征的溶解度改变借此允许所述特征的尺寸的减小的工艺。术语“扩散限制生长”是指其中(例如)通过反应或吸附将材料化学附着到先前存在的特征借此增加所述特征的尺寸的工艺。
术语“冻结”是指通过维持形成图案的特征的边界的完整性来保护所述图案的表面处理;例如,使由光致抗蚀剂形成的图案冻结以防止其溶解到上覆光致抗蚀剂层中。在一些情况下,可执行“冻结”工艺以改变正“被冻结”的材料的化学溶解度。在冻结工艺之后,经冻结材料不再展现出对于在所述冻结工艺之前原本将溶解所述材料的溶剂的溶解度。举例来说,光致抗蚀剂在经受冻结工艺之后将不溶于例如丙二醇单甲基醚乙酸酯(PGMEA)或乳酸乙酯的溶剂。
术语“回流”是指诱发特征大小改变、线增加及空间减小的工艺,例如,经设计以发生此特征大小移位的热工艺。术语“去保护工艺”是指其中释放经保护以免受溶剂的化学反应或溶解影响的特征并允许其变为反应性或可溶的工艺。术语“煅烧”是指包含在通常介于(但不限于)从约250℃到约1000℃的温度下进行的热烘烤的工艺。术语“溶剂显影”是指其中使用基于非常规溶剂的显影剂(例如,不同于氢氧化四甲铵(TMAH)的溶剂)来界定图案的工艺。
术语“除渣”是指用于移除材料的小部分或残留物的工艺。术语“薄型化工艺”是指诱发特征大小改变(即,大小减小及空间增加)的工艺。术语“包覆涂覆”是指在现有层上方沉积或旋涂一层的工艺。术语“反间隔物形成”是指形成如本文中所述的反间隔物的工艺。术语“选择性改变”是指具有将目标材料的蚀刻速率与非目标材料的蚀刻速率区分开的能力的蚀刻工艺。术语“镀敷工艺”是指在一(若干)现有层上沉积金属的电化学工艺。术语“收缩”是指用于减小特征的大小的工艺。术语“等离子生长”是指经设计以借助于等离子操作向现有特征添加额外材料的工艺。术语“气相处理”是指其中使用气体相材料来与衬底交互作用的工艺。术语“硅化工艺”是指形成硅烷化合物的工艺。术语“相变”是指其中衬底在工艺期间经历相变的工艺。术语“溶解度改变”是指改变材料在特定溶液中的溶解度的工艺。
心轴130、第二掩蔽层140、牺牲结构150及/或部分间隙填充物155可由各种材料形成。此些材料的实例包含(但不限于)表2中所列出的材料。
表2:材料
  氧化物(OX)   旋涂玻璃(SOG)
  氮化物(N)   原硅酸四乙酸(TEOS)
  氧化硅(SiO)   含金属硬掩模(MHM)
  硅硬掩模(SHM)   图像反转膜(IRF)
  钛聚合物(TP)   氢氧化四甲铵(THAM)显影剂(TD)
  硅聚合物(SP)   溶剂显影剂(SD)
  沉积的ARC-SiOxN(DARC)   气体(GAS)
  底部抗反射涂层(BARC)   六甲基二硅氮烷(HMDS)
  特定显影化学品(SDS)   二乙基氨基三甲基硅烷(DEATS)
  光致抗蚀剂(PR)   旋涂包覆涂层(SOO)
  沉积的底层(DUL)   沉积的包覆涂层(DO)
  旋涂底层(SUL)   气相冻结化学品(VFC)
  反应性促进剂(RP)   溶剂悬浮液(PGMEA或其它)
在表2中,术语“特定显影化学品”是指用于显影的化学制品或材料,例如乙酸丁酯或其它定制溶剂。术语“底层”是指用于到下伏层中的图案转印的材料层。术语“反应性促进剂”是指促进在特征上生长有机材料的化学试剂。反应性促进剂可充当或可不充当其促进的反应的催化剂。反应性促进剂可有助于将一种材料附着到另一材料的表面。因此,将了解,表2的各种材料可通过表1的工艺中的一者或一者以上来形成。有利地,所述材料可组合在一起且可能与其它材料组合以形成用于界定图案的掩模。此列表仅出于说明性目的,以便可表达本文中所提及的工艺在本发明的一些实施例中的应用。所述列表并非打算为穷尽性,且如此用于反间隔物形成的材料及技术并不局限于此列表。
举例来说,在某些实施例中,提供一种用于形成用于电子装置(例如集成电路)的掩蔽图案的方法。首先,在沉积于目标层上方的第一掩蔽层中形成界定第一图案的心轴。作为非限制性实例,所述心轴可由抗蚀剂或硬掩模材料形成。在第一掩蔽层上及上方沉积第二掩蔽层以至少部分地隐埋第一图案同时维持第一图案。可通过在沉积第二掩蔽层之前使用(例如)所谓的冻结技术使第一图案经受表面处理来维持第一图案。
对第二掩蔽层的接近于所述心轴的部分进行化学更改,使得所述部分比第二掩蔽层的未经更改部分更可化学移除(具有更高可蚀刻性)。经化学更改部分直接邻近所述心轴且具有选定宽度,且在本文件的上下文中可称作“反间隔物”。在一些实施例中,所述化学更改可通过烘烤来实现,所述烘烤使用从所述心轴扩散的酸或碱来驱动酸起始或碱起始的反应。在此实施例中,所述反间隔物可不扩展到所述心轴中。
在一些其它实施例中,可对心轴的直接邻近于第二掩蔽层的部分及第二掩蔽层的直接邻近于心轴的部分两者进行化学更改。在此些实施例中,心轴及第二掩蔽层两者的经更改部分形成反间隔物。在又一些实施例中,可对心轴的直接邻近于第二掩蔽层的部分进行化学更改而实质上不对第二掩蔽层的部分进行化学更改,借此仅在心轴的经更改部分中形成反间隔物。
移除经化学更改部分,从而暴露心轴。在某些实施例中,可在移除经化学更改部分之前执行一(若干)额外步骤以移除经化学更改部分上方的任何材料从而暴露经化学更改部分的顶表面。第二掩蔽层的剩余部分形成介入掩模特征。所述心轴与所述介入掩模特征共同界定第二图案。将第二图案转印到目标层中。
现在将参考图,其中在所有图中相似的编号指代相似的部件。
图3A到图3K图解说明根据一些实施例使用反间隔物来形成掩蔽图案的方法。参考图3A,在目标层110上方提供硬掩模层120。另外,在硬掩模层120上方提供第一抗蚀剂层230。
目标层110可为其中将通过IC制作工艺来形成各种IC组件、部件及结构的层。组件、部件及结构的实例包含晶体管、电容器、电阻器、二极管、导电线、电极、间隔物及沟槽等。目标层材料的身份(identity)取决于待形成于目标层110中的装置的类型。目标层材料的实例包含(但不限于)绝缘体、半导体及金属。在某些实施例中,目标层110可形成于衬底(例如,半导体衬底)上方。在某些其它实施例中,半导体衬底的至少一部分形成目标层110。
硬掩模层120为提供待转印到目标层110中的图案的层。如本文中所述,对硬掩模层120进行图案化以形成(例如)在蚀刻步骤中充当目标层110的掩模的特征阵列。尽管以一个硬掩模层进行图解说明,但本文中所述的工艺可采用两个或两个以上硬掩模层。在某些实施例中,可省略硬掩模层120。
在一些实施例中,硬掩模层120可由无机材料形成。在所图解说明的实施例中,硬掩模层120由介电抗反射涂层(DARC)(例如富含硅的氧氮化硅((SiOxNy))形成。所述DARC层可含有呈参考所述层的总重量来说从约30wt%到约80wt%的量的硅。所述DARC层可含有呈参考所述层的总重量来说从35wt%到约70wt%的量的硅。在其它实施例中,硬掩模层120可由硅、氧化硅(SiO2)或氮化硅(Si3N4)形成。在又一些实施例中,硬掩模层120可由有机材料形成。举例来说,硬掩模层120可由非晶碳形成。所属领域的技术人员将了解,各种其它硬掩模材料可用于硬掩模层120。在一些实施例中,硬掩模层120可具有介于约80nm与约800nm之间、任选地介于1μm与约3μm之间的厚度。
第一抗蚀剂层230可由第一抗蚀剂材料形成。第一抗蚀剂材料是基于用于对第一抗蚀剂层230进行图案化的光刻的类型而选择的。此光刻的实例包含(但不限于)紫外线(UV)光刻、远紫外线(EUV)光刻、X射线光刻及印刻接触光刻。在所图解说明的实施例中,第一抗蚀剂材料是光致抗蚀剂,例如正性抗蚀剂。然而,所属领域的技术人员将了解,第一抗蚀剂层230的材料可取决于光刻、选择性蚀刻化学品的可用性及IC设计而变化。
任选地,可在第一抗蚀剂层230与硬掩模层120之间提供底部抗反射涂覆(BARC)层(未展示)。BARC(其通常为有机的)通过防止对激活光致抗蚀剂的紫外线(UV)辐射的反射而增强分辨率。BARC可广泛地获得,且通常基于对抗蚀剂材料及UV波长的选择而选择。BARC(其通常为基于聚合物的)通常与上覆光致抗蚀剂一起被移除。任选BARC层可具有介于约与约之间、任选地介于约与约之间的厚度。
参考图3B,将第一抗蚀剂层230暴露于通过第一抗蚀剂层230上方的掩模引导的光图案。在所图解说明的实施例中,第一抗蚀剂层230由正性光致抗蚀剂形成。第一抗蚀剂层230的经暴露部分232变为可溶于显影剂中而第一抗蚀剂层230的未经暴露部分234仍保持不溶于所述显影剂中。在其它实施例中,第一抗蚀剂层230可由负性光致抗蚀剂形成。在此些实施例中,第一抗蚀剂层230的经暴露部分234变为不溶于显影剂中而第一抗蚀剂层230的未经暴露部分232仍保持可溶于所述显影剂中。
在暴露于所述光图案之后,使用任一适合显影剂来使第一抗蚀剂层230经受显影。显影剂的实例包含(但不限于)氢氧化钠及氢氧化四甲铵(TMAH)。在某些实施例中,还可将冲洗溶液(例如,丙二醇单甲基醚乙酸酯(PGMEA)及/或丙二醇单甲基醚(PGME))用于所述显影。在某些实施例中,可在曝光之后且在显影之前执行曝光后烘烤(PEB)。在所图解说明的实施例中,通过所述显影移除第一抗蚀剂层230的经暴露部分232。
参考图3C,第一抗蚀剂层230的剩余未经暴露部分234形成心轴234。心轴234提供第一图案231同时暴露硬掩模层120的表面122。第一图案231具有两个相邻心轴234之间的第一间距P1,如图3B中所示。心轴234中的每一者具有顶表面236及侧表面238。所图解说明的心轴234具有大致矩形或正方形横截面。然而,所属领域的技术人员将了解,心轴234的横截面形状可不同于所图解说明的形状。举例来说,横截面形状可为圆形。
参考图3D,在图3C中所示的结构上方沉积化学活性物质(例如,酸溶液)。在一个实施例中,所述酸溶液可为覆盖心轴234及硬掩模层120的经暴露部分122的旋涂涂层。所述酸溶液可包含例如常规光致抗蚀剂PAG或其它有机酸等酸。随后,进行烘烤工艺以使所述酸热扩散到特征234的接近于其顶表面及侧表面236、238的至少部分中。在一些实施例中,所述酸可涂覆特征234的顶表面及侧表面236、238而不被扩散到特征234中。在其中特征234由含有选定量的酸的材料形成的其它实施例中,可省略此步骤。在某些实施例中,可在所述结构上方沉积碱溶液来代替所述酸溶液。
参考图3E,可使心轴234经受表面处理。修改心轴234的表面236、238以便维持心轴234的完整性同时在其上形成并图案化第二抗蚀剂层。所述表面处理可在心轴234的表面236、238上形成阻挡涂层或保护层236。在本文件的上下文中,此表面处理可称作“冻结”。所述表面处理可改变或可不改变心轴234的横向尺寸,且可改变或可不改变邻近心轴234之间的间隔。
可通过各种冻结技术来使心轴234冻结。在一个实施例中,可使用市售流体包覆涂层通过化学冻结来使心轴234冻结。日本东京的JSR公司在其目前产品系列中揭示了化学冻结技术的实例。
在另一实施例中,可通过等离子冻结来使心轴234冻结。可使用引导到心轴234的等离子来进行等离子冻结。等离子的实例包含从(例如)碳氟化合物(例如CF4、C4F6及/或C4F8)、氢氟碳化物(例如,CH2F2及/或CHF3)或NF3产生的含氟等离子。实例性等离子冻结技术由2008年8月29日提出申请、标题为“在衬底上形成包括光致抗蚀剂的狭条的方法(METHODS OF FORMING A PHOTORESIST-COMPRISING PATTENON A SUBSTRATE)”(发明人:张(Zhang)等人)的第12/201,744号美国专利申请案揭示。于再一实施例中,可通过热冻结来使心轴234冻结。所述热冻结可在介于约110℃与约180℃之间的温度下进行。日本神奈川县川崎(Kawasaki-shi,Kanagawa Prefecture,Japan)的东京应用化学有限公司(Tokyo Ohka Kogyo Co.,Ltd.)在其市售产品中揭示了热冻结技术的实例。
参考图3F,在心轴234及硬掩模层120的经暴露表面122上方毯覆沉积第二抗蚀剂层240。第二抗蚀剂层240可具有大致平面顶表面244。第二抗蚀剂层240可由第二抗蚀剂材料形成。第二抗蚀剂材料可具有与第一抗蚀剂材料相同的组成或具有与第一抗蚀剂材料不同的组成。就正性或负性光致抗蚀剂而论,第一与第二抗蚀剂材料可为相同或不同类型。
在一些实施例中,第二抗蚀剂材料可包含化学放大型光致抗蚀剂。所述化学放大型光致抗蚀剂可为酸催化或碱催化材料。化学放大型光致抗蚀剂的实例包含(但不限于)193nm及248nm光致抗蚀剂。一些I线材料也为化学放大型。
在某些实施例中,第二抗蚀剂材料可包含修改为适合于通过酸或碱扩散实现溶解度改变的底部抗反射涂层(BARC)材料。所属领域的技术人员将了解,可使用展示由酸或碱扩散引起的溶解度改变的任何材料来代替第二抗蚀剂材料。
第二抗蚀剂层240可形成为具有足以覆盖心轴234的顶表面236的厚度。在本文件的上下文中,第二抗蚀剂层240的上覆在心轴234的顶表面236上的部分242可称作“顶部涂层”。顶部涂层242可具有经选择使得在经冻结心轴234及将由第二抗蚀剂层240的若干部分形成的其它特征经受显影之后所有所得掩蔽特征具有大致相同高度的厚度。所得掩蔽特征将形成待转印到下伏目标层110中的图案。
参考图3G,使图3F的结构经受烘烤。在一个实施例中,所述烘烤可在约110℃到约220℃的温度下进行达约0.5分钟到约3分钟。在另一实施例中,所述烘烤可在约110℃到约160℃的温度下进行。在其中第二抗蚀剂层240由酸催化化学放大型抗蚀剂形成的实施例中,所述烘烤驱动更改第二抗蚀剂层240在显影剂中的溶解度的酸催化反应。所述酸催化反应改变第二抗蚀剂层240的接近于心轴234的部分250,从而致使那些经改变部分变为可溶于所述显影剂中。第二抗蚀剂层240的部分250可包含第二抗蚀剂层240的顶部涂层242及邻接心轴234的侧表面238的部分244。变为可溶的部分250可称作“反间隔物”。
在烘烤步骤期间,所述酸催化反应起始于心轴234的顶表面及侧表面236、238处或附近。举例来说,在图3D的步骤期间扩散到心轴234中的酸现在扩散到第二抗蚀剂层240的顶部涂层242及邻接部分244中(如图3G中的箭头所指示),且改变部分242、244的溶解度,借此在心轴234周围及顶上形成反间隔物250。反间隔物250的宽度W1可通过改变(例如)烘烤时间及/或温度、层240的孔隙度及酸性物质的大小来加以控制。
在其中第二抗蚀剂层240由碱催化化学放大型抗蚀剂形成的其它实施例中,所述烘烤驱动可更改第二抗蚀剂层240在显影剂中的溶解度的碱催化反应。在此实施例中,在图3D的步骤中提供碱溶液,而非酸溶液。所属领域的技术人员将了解,反间隔物可以与本文中结合图3G所述的实施例中相同的方式形成。
在某些实施例中,可在烘烤步骤之前或之后任选地将第二抗蚀剂层240的其它部分(未展示)暴露于光图案。此曝光步骤可用于通过光学光刻而非通过形成反间隔物来形成其它区中的图案。在此任选曝光步骤期间,如果图3F或图3G中所示的结构由正性光致抗蚀剂形成,那么可遮挡所述结构以使其不受光的影响。此任选曝光步骤可形成在宽度上大于图3H中所示的结构的结构。在某些实施例中,所述任选曝光步骤可用于形成IC装置或衬底的外围区域中的结构而采用反间隔物的方法可用于形成所述IC装置或衬底的阵列区域中的结构。
参考图3H,使由图3G的步骤产生的结构经受用来选择性地移除反间隔物250的显影。可使用任一适合显影剂来移除反间隔物250(图3G)。显影剂的实例包含(但不限于)氢氧化钠及氢氧化四甲铵(TMAH)。在某些实施例中,还可将冲洗溶液(例如,丙二醇单甲基醚乙酸酯(PGMEA)及/或丙二醇单甲基醚(PGME))用于所述显影。在一个实施例中,此显影步骤可在室温下执行达约0.5分钟到约3分钟。
此步骤暴露先前存在的心轴234同时界定由第二抗蚀剂材料形成的介入掩模特征248。所图解说明的介入掩模特征248具有T形顶部分,但所属领域的技术人员将了解,介入掩模特征248的形状可取决于所述显影的条件(例如,温度、持续时间等)而变化。心轴234可具有第一高度H1且介入掩模特征248可具有大于第一高度H1的第二高度H2。
参考图3I,所述显影剂还可各向异性地移除心轴234及介入掩模特征248的顶部分的至少一部分。可使已经冻结的心轴234以比介入掩模特征248慢的速率显影。因此,如果第二层240的顶部涂层242的厚度已经选择使得在所述显影之后心轴234与介入掩模特征248的高度彼此大致相同,那么在所述显影完成之后心轴234与介入掩模特征248可具有彼此大致相同的高度H3。如图3I中所示,心轴234及介入掩模特征248两者可具有圆形顶部分。在某些实施例中,可在所述显影之后进行各向同性蚀刻工艺以减小心轴234及介入掩模特征248的宽度。
心轴234与介入掩模特征248共同提供第二图案260,如图3I中所示。第二图案260具有相邻特征之间的第二间距P2。在所图解说明的实施例中,第二间距P2为第一间距P1的约一半。
参考图3J,进行蚀刻步骤以将第二图案260转印到下伏硬掩模层120中。可使用任一适合蚀刻工艺将第二图案260转印到硬掩模层120中。所述蚀刻工艺可为干蚀刻或湿蚀刻工艺。在一个实施例中,所述蚀刻工艺可为等离子蚀刻工艺,例如,高密度等离子蚀刻工艺。所述等离子蚀刻工艺可为各向异性蚀刻工艺。
参考图3K,通过硬掩模层120蚀刻目标层110。因此,在目标层110中形成沟槽或槽205。在一些实施例中,可穿过目标层110来形成通孔。
在某些实施例中,可在硬掩模层120与目标层110之间使用蚀刻停止层(未描绘)。蚀刻停止物可取决于目标层110的组成而由(例如)DARC或氮化硅制成。所述蚀刻停止物避免在硬掩模层120的蚀刻期间(例如在到硬掩模层120的图案转印期间或在硬掩模层120的移除期间)对目标层110的损坏。此在目标层110为金属(例如金属化层)时可能特别合意。
当完成对所述目标层的处理(例如,蚀刻)时,可通过蚀刻工艺(例如湿蚀刻)来移除硬掩模层120及上覆特征234、248。随后,可进行额外步骤(例如金属化)以形成集成电路。
图4A到图4H图解说明根据其它实施例使用反间隔物来形成掩蔽图案的方法。在这些实施例中,心轴由硬掩模层或除光致抗蚀剂层以外的其它材料形成。参考图4A,所述方法包含提供目标层110。目标层110的细节可如上文结合图3A所述。
在目标层110上方形成硬掩模层。在一些实施例中,所述硬掩模层可由含硅有机材料形成。所述含硅有机层可含有呈参考所述层的总重量来说从约10wt%到约35wt%的量的硅。含硅有机材料的实例包含(但不限于)SHB-A629(可从日本东京的信越公司(ShinEtsu,Tokyo,Japan)购得)。在此实施例中,所述硬掩模层可具有介于约40nm与约800nm之间、任选地介于约1μm与约3μm之间的厚度。
接着,对所述硬掩模层进行图案化以形成心轴330,如图4A中所示。所述硬掩模层可使用任一适合工艺(包含但不限于其中对光致抗蚀剂进行图案化并将图案转印到硬掩模层的光学光刻工艺)来图案化。心轴330彼此间隔开且具有第一间距P1并暴露目标层110的表面112。
参考图4B,在图4A中所示的结构上沉积化学活性物质,例如,酸溶液。在一个实施例中,所述酸溶液可旋涂沉积于所述结构上以覆盖心轴330及目标层110的经暴露表面112。所述酸溶液可包含任何有机酸,例如PAG。随后,进行烘烤工艺以使所述酸热扩散到心轴330的接近于心轴330的顶表面及侧表面332、334的至少部分中。在此实施例中,心轴330至少部分地可渗透所述酸而目标层110实质上不可渗透所述酸。因此,心轴330可在其表面332、334上具有酸涂层326而目标层110的经暴露部分112不具有形成于其上的酸涂层,如图4C中所示。在其它实施例中,所述化学活性物质可呈气体的形式或可呈固态。
参考图4D,在心轴330及目标层110的经暴露部分112上方形成抗蚀剂层340且其可具有大致平面顶表面344。抗蚀剂层340可由与上文结合图3F所述的第二抗蚀剂材料相同的抗蚀剂材料形成。在一个实施例中,所述抗蚀剂材料可包含化学放大型抗蚀剂。所述化学放大型抗蚀剂可为酸催化的或碱催化的。在其中所述抗蚀剂材料为碱催化抗蚀剂的其它实施例中,在图4C的步骤中于心轴330及目标层110的经暴露部分112上方提供碱涂层(而非酸涂层)。形成抗蚀剂层340的其它细节可如上文结合图3F所述。
参考图4E,使由图4D的步骤产生的结构经受烘烤。所述烘烤在心轴330的各侧处及顶部上形成反间隔物350。烘烤步骤的其它细节可如结合图3G所述。
在某些实施例中,可在图4E的烘烤步骤之前或之后任选地将抗蚀剂层340的其它部分(未展示)暴露于光图案。此曝光步骤可用于通过光学光刻而非通过形成反间隔物形成其它部分中的图案。在此任选曝光步骤期间,如果图4E中所示的结构由正性光致抗蚀剂形成,那么可遮挡所述结构以使其免受光的影响。此任选曝光步骤可形成在宽度上大于图4F中所示的结构的结构。在某些实施例中,所述任选曝光步骤可用于形成IC装置或衬底的外围区域中的结构而采用反间隔物的方法可用于形成所述IC装置或衬底的阵列区域中的结构。
参考图4F,使由图4E的步骤产生的结构经受显影以移除反间隔物350。此步骤暴露由所述硬掩模材料形成的先前存在的心轴330同时形成由所述抗蚀剂材料形成的介入掩模特征345。所图解说明的介入掩模特征345具有T形顶部分,但所属领域的技术人员将了解,介入掩模特征345的形状可取决于所述显影的条件(例如,温度、持续时间等)而变化。心轴330可具有第一高度H1且介入掩模特征345具有大于第一高度H1的第二高度H2。
显影剂还可移除介入掩模特征345的顶部分的至少一部分。然而,由硬掩模材料形成的心轴330可不被所述显影剂腐蚀。因此,在所述显影完成之后,心轴330与介入掩模特征345可具有彼此大致相同的高度H3。如图4G中所示,心轴330可保持其原始形状而介入掩模特征345可具有圆形顶部分。
心轴330与介入掩模特征345共同提供第二图案360,如图4G中所示。第二图案360具有心轴330与相邻介入掩模特征345之间的第二间距P2。在所图解说明的实施例中,第二间距P2为第一间距P1的约一半。
参考图4H,进行蚀刻步骤以将第二图案360转印到目标层110中。可使用任一适合蚀刻工艺将第二图案360转印到目标层110中。所述蚀刻工艺可为干蚀刻或湿蚀刻工艺。在一个实施例中,所述蚀刻工艺可为等离子蚀刻工艺,任选地为高密度等离子蚀刻工艺。所述等离子蚀刻工艺可为各向异性蚀刻工艺。此步骤的其它细节可如上文结合图3K所述。
在所图解说明的实施例中,在目标层110中形成沟槽或槽305(或其它实施例中的通孔)。由于在图4H的转印步骤期间心轴330(由硬掩模材料形成)可以比介入掩模特征345(由光致抗蚀剂形成)快的速率蚀刻,因此在所述转印步骤完成之后剩余心轴330的高度H4可大于剩余介入掩模特征345的高度H5。
当完成对目标层110的处理(例如,蚀刻)时,可通过已知的蚀刻工艺(例如,湿蚀刻步骤)来移除心轴330及介入掩模特征345。随后,可进行额外步骤(例如金属化)以完成集成电路。
图5A到图5D图解说明根据又一些实施例使用反间隔物来形成掩蔽图案的方法。参考图5A,所述方法包含提供目标层110。目标层110的细节可如上文结合图3A所述。在目标层110上形成硬掩模层120。硬掩模层120的细节可如上文结合图3A所述。在某些实施例中,可省略硬掩模层120。
接着,在硬掩模层120上由光致抗蚀剂材料形成心轴430。形成心轴430的细节可如上文结合图3A到图3C所述。心轴430提供第一图案431同时暴露硬掩模层120的表面122。第一图案431具有两个相邻心轴430之间的第一间距P1,如图5A中所示。心轴430中的每一者具有顶表面436及侧表面438。所图解说明的心轴430具有大致矩形或正方形横截面。然而,所属领域的技术人员将了解,心轴430的横截面形状可不同于所图解说明的形状。
接着,在图5A中所示的结构上沉积化学活性物质432,例如,酸或碱溶液。在一些实施例中,所述酸或碱溶液可旋涂沉积于所述结构上以覆盖心轴430及硬掩模层120的经暴露部分122。所述酸或碱溶液的细节可如上文结合图3D所述。
参考图5B,使图5A的结构经受烘烤。所述烘烤的细节可如上文结合图3G所述。所述烘烤驱动更改心轴430的部分452、454的溶解度的酸催化或碱催化反应。所述酸催化或碱催化反应改变心轴430的顶部分452及侧部分454,从而致使那些经改变部分变为可溶于显影剂中。心轴430的顶部分及侧部分452、454形成反间隔物450。因此,所得心轴430’具有在垂直及水平两者上减小的大小。在本文件的上下文中,此些心轴430’可称作经减小心轴。
随后,可使覆盖有反间隔物450的经减小心轴430’经受表面处理。修改反间隔物450的表面以便维持所述心轴的完整性同时在其上形成第二抗蚀剂层。所述表面处理的细节可如上文结合图3E所述。
参考图5C,在反间隔物450及硬掩模层120的经暴露表面122上方毯覆沉积第二掩蔽层440。在其它实施例中,第二掩蔽层可具有小于所述反间隔物的高度,使得第二掩蔽层环绕反间隔物的侧壁同时暴露反间隔物的顶表面。第二掩蔽层440可由图像反转材料形成,例如图像反转包覆涂层(IROC)材料及其它类似材料,例如,如来自信越化学有限公司(Shin-Etsu Chemical Co.,Ltd)(日本东京)的第2009/0081595号美国专利申请公开案中所概述。还可将底部抗反射涂层(BARC)材料用于第二掩蔽层440。此步骤的其它细节可如上文结合图3F所述。
在所图解说明的实施例中,第二掩蔽层440可形成为具有足以覆盖反间隔物450的顶部分452的厚度。在本文件的上下文中,第二掩蔽层440的上覆在反间隔物450的顶部分452上的部分可称作“顶部涂层”。
参考图5D,使由图5C的步骤产生的结构经受显影。可使用任一适合显影剂来移除反间隔物450(图5C)。此步骤暴露经减小心轴430’同时界定由第二掩蔽层440的材料形成的介入掩模特征448。
经减小心轴430’与介入掩模特征448共同提供第二图案460。第二图案460具有经减小心轴430’与相邻介入掩模特征448之间的第二间距P2。在所图解说明的实施例中,第二间距P2为第一间距P1(图5A)的约一半。此步骤的其它细节可如上文结合图3H所述。图5D中所示的步骤可后跟上文结合图3I到图3K所述的步骤以将第二图案460转印到目标层110中。
在一些其它实施例中,在提供于目标层上方的第一掩蔽层中形成界定第一图案的心轴。可通过保形地生长或沉积一层以覆盖所述心轴的至少经暴露侧壁表面来形成一个或一个以上牺牲结构。所述层可由不同于第一掩蔽层的材料的材料形成。
沉积第二掩蔽层以填充由覆盖有所述牺牲结构的心轴界定的空间。在一些实施例中,第二掩蔽层可覆盖覆盖有所述牺牲结构的心轴的顶表面及侧壁。在此些实施例中,可执行一(若干)额外步骤(例如,除渣步骤)以移除第二掩蔽层的在所述牺牲结构上方的部分以暴露所述牺牲结构的顶表面。在其它实施例中,第二掩蔽层可具有小于反间隔物的高度,使得第二掩蔽层环绕反间隔物的侧壁同时暴露反间隔物的顶表面。第二掩蔽层可由不同于所述牺牲结构的材料的材料形成。
接着,移除牺牲结构,从而暴露所述心轴。第二掩蔽层的剩余部分形成介入掩蔽特征。所述心轴与所述介入掩模特征共同界定第二图案。将第二图案转印到所述目标层中。
图6A到图6E图解说明通过生长反间隔物来形成掩蔽图案的方法。在这些实施例中,可由硬掩模层或除光致抗蚀剂层以外的其它材料来形成心轴,如参考图4A所论述。
参考图6A,提供目标层110。目标层110的细节可如上文结合图3A所述。在目标层110上方形成硬掩模层并对其进行图案化以形成心轴330,如图6A中所示。心轴330以第一间距P1彼此间隔开同时暴露目标层110的表面112。心轴330中的每一者具有顶表面332及侧表面334。此步骤的其它细节可如上文结合图4A所述。
参考图6B,在心轴330的顶表面及侧表面332、334上生长牺牲材料(例如有机材料),同时暴露目标层110的经暴露表面112的实质部分。此些有机材料的实例包含(但不限于)全氢化聚硅氮烷(PHPS)或多面体寡聚倍半硅氧烷(POSS)。可通过扩散限制生长技术来生长所述有机材料。在一些实施例中,反应温度可介于约100℃与约180℃之间,此可低于原始心轴材料的玻璃化温度Tg。可通过另一湿处理或可存在于所述心轴的化学调配物中的材料来催化牺牲材料的附着。接着,可通过结合所述牺牲材料中所使用的化学组合物控制反应温度来调制临界尺寸。所述有机材料形成包含分别覆盖心轴330的顶表面及侧表面332、334的顶部分652及侧部分654的反间隔物650。
参考图6C,通过(例如)旋涂沉积在反间隔物650及目标层110的经暴露表面112上方毯覆沉积第二掩蔽层640。第二掩蔽层440可由硅硬掩模材料形成,例如由信越化学有限公司(日本东京)制造的STH1125B或所属领域的技术人员容易购得的类似商用硬掩模材料。此步骤的其它细节可如上文结合图5C所述。在所图解说明的实施例中,第二掩蔽层640可形成为具有足以稍微覆盖反间隔物650的顶部分652的厚度。在本文件的上下文中,第二掩蔽层640的上覆在反间隔物650的顶部分652上的部分可称作“顶部涂层”。
参考图6D,使由图6C的步骤产生的结构经受化学除渣工艺。所述化学除渣工艺用来移除第二掩蔽层640的顶部涂层,借此暴露反间隔物650的顶部分652。作为非限制性实例,可使用湿蚀刻或等离子蚀刻(例如缓冲氧化物蚀刻(BOE)浸渍工艺或氩气溅镀蚀刻)来执行所述化学除渣。还可使用氢氧化四甲铵(TMAH)显影剂在介于从约10℃到约50℃的范围内的温度下清洁这些特征区。
参考图6E,使由图6D的步骤产生的结构经受蚀刻工艺以移除反间隔物650。取决于所述有机材料,可使用任一适合蚀刻剂来移除反间隔物650。在其中所述有机材料是基于纯烃的材料的一些实施例中,所述蚀刻剂可为干蚀刻剂(例如O2或基于卤化物的等离子)或湿蚀刻剂(例如氢氧化四甲铵(TMAH)、丙二醇单甲基醚(PGME)、丙二醇单甲基醚乙酸酯(PGMEA)或任一其它适合有机溶剂。此步骤暴露由所述硬掩模材料形成的心轴330同时界定由可能已使用工艺来确保其溶解度与所述湿蚀刻兼容的硅硬掩模材料或心轴材料形成的介入掩模特征645。出于本文件的目的,此些工艺可为“冻结”技术且其用来在湿蚀刻工艺中限制心轴的溶解度。这些“冻结”技术可呈现各种形式,例如,抗蚀剂中的热交联剂。
心轴330与介入掩模特征645共同界定第二图案660。第二图案660具有心轴330与相邻介入掩模特征645之间的第二间距P2。在所图解说明的实施例中,第二间距P2为第一间距P1的约一半。此步骤的其它细节可如上文结合图3H所述。图6E中所示的步骤可后跟上文结合图3I到图3K所述的步骤以将第二图案660转印到目标层110中。
图7A到图7F图解说明根据又一些实施例使用反间隔物来形成掩蔽图案的方法。在这些实施例中,可使用允许反间隔物的选择性生长的工艺由硬掩模层或任一其它适合材料来形成心轴。在图7A中所示的步骤中可使用光致抗蚀剂,只要其(例如)在溶解度方面与处理要求适当配合即可。在此实施例中,本文中所使用的光致抗蚀剂可耐受后续工艺步骤。此可借助不同的溶剂抗蚀剂系统(例如基于醇的抗蚀剂)来实现或者可借助“冻结”技术来实现。
参考图7A,所述方法包含提供目标层110。目标层110的细节可如上文结合图3A所述。在目标层110上方形成硬掩模层,并对其进行图案化以形成心轴330,如图7A中所示。心轴330以第一间距P1彼此间隔开,同时暴露目标层110的表面112。心轴330中的每一者具有顶表面332及侧表面334。此步骤的其它细节可如上文结合图4A所述。
参考图7B,在心轴330的顶表面及侧表面332、334上沉积反应性促进剂655,而不覆盖目标层110的经暴露表面112。所述反应性促进剂用来促进在下一步骤处于心轴330的表面上生长有机材料。此些反应性促进剂的实例包含(但不限于)RELACS(化学收缩辅助的分辨率增强光刻)工艺中所使用的AZ材料及包含经设计以调节心轴与覆盖心轴的材料的反应性的羟基或有机酸的材料。
参考图7C,在覆盖有反应性促进剂655的心轴330的顶表面及侧表面332、334上生长牺牲材料(例如有机材料)。所述有机材料不覆盖目标层110的经暴露表面112,只是覆盖经暴露表面112的接近于心轴330的部分112a。此些有机材料的实例包含(但不限于)PHPS或具与覆盖有反应性促进剂的心轴的结合亲和性的链烃。可在受控温度下(例如,介于约10℃与约180℃之间的范围内)借助流体包覆涂层通过扩散限制生长技术来生长所述有机材料。所述有机材料形成覆盖心轴330的顶表面及侧表面332、334的反间隔物650。
参考图7D,通过(例如)旋涂沉积在反间隔物650及目标层110的经暴露表面112上方毯覆沉积第二掩蔽层640。第二掩蔽层640可任选地覆盖反间隔物650的顶表面。第二掩蔽层640可由(例如)硅硬掩模材料形成。此步骤的细节可如上文结合图6C所述。
参考图7E,使由图7D的步骤产生的结构经受化学除渣工艺。此步骤的细节可如上文结合图6D所述。
参考图7F,使由图7E的步骤产生的结构经受蚀刻工艺以移除反间隔物650。此步骤的细节可如上文结合图6E所述。此步骤暴露由所述硬掩模材料形成的心轴330同时界定由形成第二掩蔽层640的材料(例如,硅硬掩模材料)形成的介入掩模特征645。
心轴330与介入掩模特征645共同界定第二图案660。第二图案660具有心轴330与相邻介入掩模特征645之间的第二间距P2。在所图解说明的实施例中,第二间距P2为第一间距P1的约一半。此步骤的其它细节可如上文结合图3H所述。图7F中所示的步骤可后跟上文结合图3I到图3K所述的步骤以将第二图案660转印到目标层110中。
图8A到图8F图解说明根据又一些实施例使用反间隔物来形成掩蔽图案的方法。在这些实施例中,可由硬掩模层或与反间隔物材料的毯覆沉积兼容的任一其它适合材料(包含参考图4A所论述的材料)来形成心轴。
参考图8A,所述方法包含提供目标层110。目标层110的细节可如上文结合图3A所述。在目标层110上方形成硬掩模层并对其进行图案化以形成心轴330,如图8A中所示。心轴330以第一间距P1彼此间隔开同时暴露目标层110的表面112。心轴330中的每一者具有顶表面332及侧表面334。此步骤的其它细节可如上文结合图4A所述。
参考图8B,在心轴330的顶表面及侧表面332、334以及目标层110的经暴露表面112上保形地沉积牺牲材料。此些牺牲材料的实例包含(但不限于)BARC、DARC、光致抗蚀剂、玻璃上硅(SOG)及硬掩模型材料。可通过(例如)旋涂涂覆或沉积来沉积所述牺牲材料。所述牺牲材料的分别覆盖心轴330的顶表面及侧表面332、334的部分852、854形成反间隔物850。在本文件的上下文中,所述牺牲材料的形成于目标层110的表面112上的部分855可称作“部分间隙填充物”。
参考图8C,在部分间隙填充物855上方沉积第二掩蔽层640且其还可延伸于反间隔物850上方。此步骤的其它细节可如上文结合图6C所述。
参考图8D,为了在其中反间隔物850被覆盖的实施例中暴露反间隔物850,使由图8C的步骤产生的结构经受化学除渣工艺。此步骤的细节可如上文结合图6D所述。
参考图8E,使由图8D的步骤产生的结构经受蚀刻工艺以移除反间隔物850。所述蚀刻工艺可使用任一适合干蚀刻剂(例如C2F4、O2、Hbr或F2)而使用各向异性蚀刻工艺。在其中所述有机材料为光致抗蚀剂的一个实施例中,所述蚀刻剂可为干蚀刻剂,例如C2F4、O2、Hbr及F2。此步骤暴露由所述硬掩模材料形成的心轴330同时界定心轴330之间的介入掩模特征845。特征845中的每一者包含由硅硬掩模材料形成的结构645及下伏在结构645下的部分间隙填充物855。
心轴330与介入掩模特征845共同界定第二图案860。第二图案860具有心轴330与相邻介入掩模特征845之间的第二间距P2。在所图解说明的实施例中,第二间距P2为第一间距P1的约一半。此步骤的其它细节可如上文结合图3H所述。图8E中所示的步骤可后跟上文结合图3I到图3K所述的步骤以将第二图案860转印到目标层110中。
在一些实施例中,通过本文中所述的方法形成的掩蔽图案可用于进一步间距倍增。可通过使用反间隔物进行额外工艺来进一步减小所述掩蔽图案的间距。举例来说,可在反间隔物移除之后留下的掩模特征(例如,包含心轴234及介入掩模特征248)周围形成反间隔物,如图3I中所示,且可将所得特征的间距减小到第二间距P2的约一半。
在此些实施例中,通过重复图3D到图3I、图4A到图4E、图5A到图5C、图6A到图6D、图7A到图7E或图8A到图8D的步骤在掩模特征周围且任选地在其上方形成第二组反间隔物。在一些实施例中,第二组反间隔物可通过沉积第三掩蔽层以至少部分地隐埋第二图案并对第三掩蔽层的若干部分进行化学更改以形成第二组反间隔物来形成,如同在图3D到图3I、图4A到图4E或图5A到图5C中所示的步骤中一样。在其它实施例中,所述第二组反间隔物可通过在掩模特征上生长第二组反间隔物来形成,如同在图6A到图6D、图7A到图7E或图8A到图8D中所示的步骤中一样,且沉积第三掩蔽层以填充覆盖有反间隔物的掩模特征之间的空间。
随后,移除第二组反间隔物而留下第三掩蔽层的至少部分以形成额外介入掩模特征。心轴、介入掩模特征与额外介入掩模特征共同界定具有为第二图案的间距的约一半的间距的第三图案。所属领域的技术人员将了解,还可通过重复形成并移除反间隔物的工艺来实现进一步间距倍增。如果需要更大的间距减小,那么可重复上文所述的步骤。
在其它实施例中,通过上文所述的方法形成的掩蔽图案可与采用所谓间隔物的工艺结合用来实现额外间距倍增。
图9A到9D图解说明根据一个实施例使用反间隔物及间隔物来形成掩蔽图案的方法。在所图解说明的实施例中,形成掩蔽图案的特征可具有小于上文结合图3I、4G、5D、6E、7F及8E所述的第二图案260、360、460、660及860的间距P2的间距。
参考图9A,提供目标层110。目标层110的细节可如上文结合图3A、4A、5A、6A、7A及8A所述。
在目标层110上形成第一图案920。第一图案920可包含心轴922及介入掩模特征924。在此实施例的上下文中,心轴922及介入掩模特征924可统称作“第一掩蔽特征”。心轴922及介入掩模特征924可通过上文结合图3A到图3I、图4A到图4G、图5A到图5D、图6A到图6E、图7A到图7F或图8A到图8E所述的方法来形成。在某些实施例中,可在目标层110上形成一个或一个以上硬掩模层(未展示),且可在所述一个或一个以上硬掩模层上形成第一图案920。第一图案920可对应于上文结合图3I、4G、5D、6E、7F及8E所述的第二图案260、360、460、660及860中的任何一者。
如图9A中所示,心轴922在其之间具有第一间距P1。然而,在第一图案920中,两个相邻第一掩蔽特征(即,心轴922及相邻介入掩模特征924)具有为第一间距P1的约一半的第二间距P2。在一些实施例中,可通过各向同性蚀刻工艺来修整或收缩第一图案920中的第一掩蔽特征922、924以增加相邻特征之间的距离。
接下来,如图9B中所示,可在经暴露表面(包含目标层110及第一掩蔽特征922、924的顶部及侧壁)上方保形地毯覆沉积间隔物材料层930。
所述间隔物材料可为能够用作将图案转印到下伏目标层110的掩模的任一材料。所述间隔物材料优选地:1)可沉积有良好的阶梯覆盖率,2)可在与目标层110兼容的温度下沉积,及3)可相对于目标层110选择性地蚀刻。在一个实施例中,间隔物材料930为氧化硅。在其它非限制性实施例中,所述间隔物材料可为多晶硅或低温氧化物(LTO)。
可通过任一适合方法来沉积所述间隔物材料,包含(但不限于)化学气相沉积(CVD)、原子层沉积(ALD)、旋转涂覆或浇注。ALD可具有低温沉积及高保形性两者的优点。层930的厚度对应于间隔物935的宽度且可基于那些间隔物935(图9C)的所要宽度来确定。举例来说,在一些实施例中,可将层930沉积为约20nm到80nm且任选地约40nm到60nm的厚度。在一些实施例中,阶梯覆盖率为约80%或大于80%,且任选地约90%或大于90%。
在某些实施例中,所述间隔物材料可为可从科莱恩国际有限公司(ClariantInternational,Ltd.)购得的一类材料(所谓的“AZ R”材料)中的一者,例如命名为AZR200TM、AZ R500TM及AZ R600TM的材料。在其它实施例中,所述间隔物材料可为其中分散有一种或一种以上无机组分(例如,钛、碳、氟、溴、硅及锗中的一者或一者以上)的“AZ R”材料。所述“AZ R”材料含有在暴露于从化学放大型抗蚀剂释放的酸之后即刻交联的有机组合物。特定来说,可跨越光致抗蚀剂涂覆“AZ R”材料,且随后可在约100℃到约120℃的温度下烘烤所述抗蚀剂以使酸从所述抗蚀剂扩散并扩散到所述“AZR”材料中以在材料的接近所述抗蚀剂的区域内形成化学交联。因此,所述材料的邻近抗蚀剂的部分相对于材料的其中酸尚未扩散的其它部分被选择性地硬化。接着,可将所述材料暴露于相对于经硬化部分选择性地移除未经硬化部分的条件。此移除可使用(例如)离子化水中的10%异丙二醇或由科莱恩国际有限公司以“SOLUTION CTM”销售的溶液来实现。使用“AZ R”材料的工艺有时被视为RELACS(化学收缩辅助的分辨率增强光刻)工艺的实例。通过RELACS工艺形成的间隔物的实例由2008年5月22日提出申请、标题为“形成由半导体衬底支撑的结构的方法(METHODS OF FORMING STRUCTURESSUPPORTED BY SEMICONDUCTOR SUBSTRATES)”(发明人:安东·德维尔(AntondeVilliers))的第12/125,725号美国专利申请案揭示。
参考图9C,接着使间隔物层930经受各向异性蚀刻以从目标层110及第一掩蔽特征922、924的水平表面912移除间隔物材料。在其中间隔物层930由氧化硅材料形成的实施例中,可使用碳氟化合物等离子(例如含有CF4/CHF3、C4F8/CH2F2或CHF3/Ar等离子)来对所述氧化硅材料执行蚀刻,也称为间隔物蚀刻。所述蚀刻剂被选择为相对于目标层110对所述间隔物材料具有选择性。
参考图9D,移除第一掩蔽特征922、924以留下独立间隔物935。在一个实施例中,可通过含氧等离子蚀刻(例如使用HBr/O2/N2及SO2/O2的蚀刻)来移除第一掩蔽特征922、924。
在所图解说明的实施例中,间隔物935形成具有第三间距P3的第二图案950。第三间距P3为第一图案920中的相邻第一掩蔽特征922、924之间的第二间距P2的大约一半。举例来说,当第一间距P1为约200nm时,可形成具有约50nm或小于50nm的间距的间隔物935。
接下来,将由间隔物935所提供的第二图案950转印到目标层110(未展示)。可使用相对于间隔物935对目标层110具有选择性的任一适合蚀刻工艺来执行图案转印。此步骤的其它细节可如上文参考图3K或4H所述。可进一步处理目标层110以形成完整的IC装置。
在一些实施例中,可通过上文所述的方法来形成三维结构。所述三维结构可包含(但不限于)线、沟槽、导通孔、柱、支柱、槽及沟。
图10A到图12C图解说明根据一些实施例使用反间隔物在目标层中形成隔离沟槽或导通孔阵列的方法。在一个实施例中,参考图10A及图10B,通过(例如)在目标层110上沉积并图案化第一抗蚀剂层来形成沿y方向延伸的心轴1020,如上文结合图3C所述。在心轴1020及目标层110上方形成第二抗蚀剂层1040。在心轴1020周围及顶部上形成沿y方向延伸的第一反间隔物1050,借此界定沿y方向延伸的介入掩模特征1048。这些步骤的细节可如上文结合图3D到图3G所述。
随后,使图10A及图10B中所示的结构经受冻结步骤以便在后续步骤期间维持第二抗蚀剂层1040的顶表面。此冻结步骤的细节可如上文结合图3E所述。
参考图11A到图11C,通过以上文结合图3C所述的方式在第二抗蚀剂层1040上沉积并图案化第三抗蚀剂层来形成沿x方向延伸的心轴1120。在心轴1120及第二抗蚀剂层1040上形成第四抗蚀剂层1140。在心轴1120周围及顶部上形成沿x方向延伸的第二反间隔物1150,借此界定沿x方向延伸的介入掩模特征1148。此工艺的细节可如上文结合图3D到图3G所述。
随后,使用适合显影剂来使图11A到图11C中所示的结构经受显影。所述显影剂移除第二反间隔物1150,借此暴露第一反间隔物1050及介入掩模特征1048的若干部分。接着,所述显影剂进一步移除第一反间隔物1050的经暴露部分,借此形成由特征1020、1048、1120、1148界定的孔1160阵列,如图12A及图12B中所示。接着,以上文结合图3K所述的方式将由孔1160阵列形成的图案转印到目标层110中。依序移除掩模特征520、548。目标层110的所得结构(其包含隔离孔1005阵列)展示于图12C中。
在某些实施例中,可用材料(例如,介电材料、导电材料或半导体)来填充孔1005使得形成于孔1005中的结构可充当所得电子电路中的支柱或柱。在其它实施例中,上文所述的方法可适于形成隔离孔,例如接触导通孔或沟槽,此取决于电子电路的设计。
在其它实施例中,可通过上文结合图3A到图3I、图4A到图4G、图5A到图5D、图6A到图6E、图7A到图7F或图8A到图8E所述的方法中的任一者来形成沿y方向延伸的心轴1020及介入掩模特征1048。接着,可通过上文结合图3A到图3I、图4A到图4G、图5A到图5D、图6A到图6E、图7A到图7F或图8A到图8E所述的方法中的任一者在心轴1020及介入掩模特征1048上方形成沿x方向延伸的心轴1120及介入掩模特征1148。在一些实施例中,在形成心轴1020及介入掩模特征1048之后且在形成心轴1120及介入掩模特征1148之前需要冻结步骤。在其它实施例中,在形成心轴1020及介入掩模特征1048之后且在形成心轴1120及介入掩模特征1148之前不需要冻结步骤。
图13A到图15B图解说明使用反间隔物在目标层中形成柱或支柱阵列的方法。在一个实施例中,参考图13A及图13B,通过在目标层110上沉积并图案化第一抗蚀剂层来形成沿y方向延伸的心轴1320,如上文结合图3C所述。通过如上文结合图3D到图3I所述形成并移除反间隔物来形成沿y方向延伸且与心轴1320交替的介入掩模特征1348。随后,以上文结合图3K所述的方式将由心轴1320及介入掩模特征1348界定的图案转印到目标层110中。如图13B中所示,蚀刻目标层110的经暴露部分,从而在目标层110中界定与细长台面1301(未经蚀刻部分)交替的细长沟槽或槽1302。
参考图14A到图14C,通过以上文结合图3C所述的方式在目标层110上方沉积并图案化第三抗蚀剂层来形成沿x方向延伸的心轴1420。在此步骤期间,由于心轴1320及介入掩模特征1348尚未经受冻结步骤,因此第三抗蚀剂层的沉积擦去由心轴1320及介入掩模特征1348形成的图案(沉积的抗蚀剂与现有抗蚀剂掺和)。随后,通过以上文结合图3D到图3I所述的方式形成并移除反间隔物来形成沿x方向延伸且与心轴1420交替的介入掩模特征1448。以上文结合图3K所述的方式将由心轴1420及介入掩模特征1448界定的图案转印到目标层110中,如图15A及图15B中所示。如图15A中所示,蚀刻目标层110的细长沟槽或槽1302的经暴露部分,从而界定目标层110中的隔离孔或导通孔1303。同时,蚀刻目标层110的台面1301的经暴露部分,从而界定柱或支柱1305,如图15B中所示。目标层110中的所得结构(其包含隔离柱或支柱1305及隔离孔1303阵列)展示于图15C中。
在其它实施例中,可通过上文结合图3A到图3I、图4A到图4G、图5A到图5D、图6A到图6E、图7A到图7F或图8A到图8E所述的方法中的任一者来形成沿y方向延伸的心轴1320及介入掩模特征1348。接着,可通过上文结合图3A到图3I、图4A到图4G、图5A到图5D、图6A到图6E、图7A到图7F或图8A到图8E所述的方法中的任一者在心轴1320及介入掩模特征1348上方形成沿x方向延伸的心轴1420及介入掩模特征1448。
电子装置(例如IC装置)通常包含多个导电线(例如,互连件)及将所述导电线电连接到IC中的其它层级的焊盘接触垫。“焊盘接触垫”还可称作“焊盘垫”或“接触连接片”。导电线通常具有比焊盘垫的宽度窄的宽度。使用间隔物的常规间距倍增工艺允许形成具有比可用光学光刻工艺所允许的线宽度窄的线宽度的导电线。然而,由于此些间隔物所界定的掩蔽图案可仅提供具有此窄线宽度的特征,因此可能难以使用间隔物来形成较大宽度的焊盘垫。
在一些实施例中,可使用涉及反间隔物的工艺来同时形成导电线及与所述导电线集成在一起的焊盘垫。此工艺可提供用于形成间距倍增的导电线以及比所述导电线宽的焊盘垫的单个掩蔽图案。
图16A到图16C图解说明根据一些实施例使用反间隔物形成电子装置(例如,IC电路)中的导电线及焊盘垫的方法。参考图16A,在由导电材料(例如铜、金、银或其合金)形成的目标层110上方形成心轴1620。心轴1620中的每一者可包含具有第一宽度LW1的线掩模特征1622及具有第二宽度LW2的焊盘垫掩模特征1624。焊盘垫掩模特征1624连接到线掩模特征1622的一端。
在所图解说明的实施例中,心轴1620的线掩模特征1622彼此平行延伸。在其它实施例中,心轴1620的线掩模特征1622的配置可取决于通过所述方法形成的电子装置的设计而变化。第二宽度LW2可取决于待形成于目标层110中的焊盘垫的大小来加以选择,且大于第一宽度LW1。在一个实施例中,第二宽度LW2为第一宽度LW1的约0.5倍到约5倍。所图解说明的焊盘垫掩模特征1624具有大致圆形形状,但所属领域的技术人员将了解,焊盘垫掩模特征1624可取决于焊盘垫的所要形状而具有各种其它形状,例如正方形形状、矩形形状、椭圆形形状或类似形状。可如上文结合图3A到图3C所述来形成心轴1620。
参考图16B,通过形成并移除反间隔物(未展示)而在心轴1620的两个相邻者之间形成介入掩模特征1630。介入掩模特征1630中的每一者可包含具有第三宽度LW3的线掩模特征1632及具有第四宽度LW4的焊盘垫掩模特征1634。介入掩模特征1630的线掩模特征1632彼此平行且与心轴1620的线掩模特征1622平行地延伸。在所图解说明的实施例中,第三宽度LW3与第一宽度LW1大致相同,且第四宽度LW4与第二宽度LW2大致相同。在其它实施例中,第三宽度LW3可不同于第一宽度LW1,及/或第四宽度LW4可不同于第二宽度LW2。可如上文结合图3D到图3I所述来形成介入掩模特征1630。
在其它实施例中,可通过上文结合图4A到图4G、图5A到图5D、图6A到图6E、图7A到图7F或图8A到图8E所述的方法中的任一者来形成心轴1620及介入掩模特征1630。
参考图16C,在图16B的结构上方提供切割掩模1650。切割掩模1650包含开口1652,所述开口暴露介入掩模特征1630的焊盘垫掩模特征1634的若干部分(及任选地心轴1620的焊盘垫掩模特征1624的端部分)同时遮挡特征1620、1630的其它部分。开口1652经成形使得通过后续蚀刻工艺来使介入掩模特征1630的焊盘垫掩模特征1634彼此电分离。特征1620、1630的焊盘垫掩模特征1624、1634的经暴露部分通过可相对于目标层110选择性地移除所述焊盘垫掩模特征的材料的任一适合蚀刻工艺来移除。
移除掩模1650且所述蚀刻工艺之后的所得特征1620、1630展示于图16D中。以上文结合图3K所述的方式将由心轴及介入掩模特征1620、1630界定的图案转印到目标层110中。
在另一实施例中,首先将由图16B中所示的特征1620、1630形成的图案转印到目标层110中,且接着通过另一蚀刻步骤来界定焊盘垫以使其彼此电隔离。所属领域的技术人员将了解,可取决于电子装置的设计而对上文所述的方法做出各种修改。
在上文所述的实施例中,焊盘垫可与导电线同时形成,因此消除用于界定焊盘垫并将其连接到导电线的单独步骤。又,导电线的间距可至少减小到与在使用间隔物的常规间距倍增工艺中相同的程度。尽管上文结合形成导电线及焊盘垫描述了各实施,但所属领域的技术人员将了解,所述实施例可适于形成电子装置的其中同时形成不同形状或大小的特征的各种其它结构或部分。
在一些实施例中,可通过上文所述的方法来制成电子装置,例如IC中的阵列。所述电子装置还可包含包括微处理器及/或存储器装置(其中的每一者包含布置成阵列的特征)的系统。此系统可为计算机系统、电子系统或机电系统。
电子装置的实例包含(但不限于)消费型电子产品、电子电路、电子电路组件、消费型电子产品的部件、电子测试设备等。消费型电子产品可包含(但不限于)移动电话、电话、电视、计算机监视器、计算机、手持式计算机、个人数字助理(PDA)、微波炉、冰箱、立体声系统、盒式记录器或播放器、DVD播放器、CD播放器、VCR、MP3播放器、无线电设备、录像机、相机、数码相机、便携式存储器芯片、清洗机、干燥机、清洗机/干燥机、复印机、传真机、扫描仪、多功能外围装置、手表、钟表等。此外,电子装置可包含未完成的半产品。
因此,将理解,本发明可采取各种实施例的形式,上文及下文论述了其中的一些实施例。
在一个实施例中,一种在电子装置中形成特征的方法包含在包括目标层的一个或一个以上下伏层上的第一掩蔽层中形成界定第一图案的心轴。所述第一图案包含所述心轴之间的空间且具有第一间距。所述方法还包含沉积第二掩蔽层以至少部分地填充所述第一图案的所述空间。所述第二掩蔽层通过所述心轴之间的所述空间接触所述一个或一个以上下伏层。所述方法进一步包含:形成牺牲结构以界定所述心轴的至少若干部分与所述第二掩蔽层的至少若干部分之间的间隙;及在沉积所述第二掩蔽层并形成所述牺牲结构之后,移除所述牺牲结构以界定具有小于所述第一间距的第二间距的第二图案。所述第二图案包含所述心轴的所述至少若干部分及与所述心轴的所述至少若干部分交替的介入掩模特征。
在另一实施例中,一种在电子装置中形成特征的方法包含在目标层上方的第一掩蔽层中以光学光刻方式形成界定第一图案的心轴。所述第一图案包含所述心轴之间的空间且具有第一间距。所述方法还包含:沉积第二掩蔽层以至少部分地填充所述第一图案的所述空间;形成牺牲结构以界定所述心轴的至少若干部分与所述第二掩蔽层的至少若干部分之间的间隙;及在沉积所述第二掩蔽层并形成所述牺牲结构之后,移除所述牺牲结构以界定具有小于所述第一间距的第二间距的第二图案。所述第二图案包含所述心轴的所述至少若干部分及与所述心轴的所述至少若干部分交替的介入掩模特征。
在又一实施例中,一种形成集成电路的方法包含在目标层上方形成包括沿第一方向彼此大致平行延伸的第一线的第一图案。形成所述第一图案包含:在所述目标层上方的第一掩蔽层中提供第一心轴,所述第一心轴在其之间具有空间;沉积第二掩蔽层以至少部分地填充所述第一心轴之间的所述空间;及形成第一牺牲结构以界定所述第一心轴的至少若干部分与所述第二掩蔽层的至少若干部分之间的间隙。所述方法还包含在所述第一图案上方形成包括沿第二方向彼此大致平行延伸的第二线的第二图案,所述第二方向不同于所述第一方向。形成所述第二图案包含:在所述第二掩蔽层上方的第三掩蔽层中提供第二心轴,所述第二心轴在其之间具有空间;沉积第四掩蔽层以至少部分地填充所述第二心轴之间的所述空间;及形成第二牺牲结构以界定所述第二心轴的至少若干部分与所述第四掩蔽层的至少若干部分之间的间隙。所述方法进一步包含:移除所述第一牺牲结构;移除所述第二牺牲结构;及通过所述第一图案、所述第二图案或所述第一与第二图案的组合来蚀刻所述目标层。
虽然已根据某些优选实施例描述了本发明,但所属领域的技术人员所明了的其它实施例(包含不提供本文中所阐述的所有特征及优点的实施例)也在本发明的范围内。因此,本发明的范围仅参考所附权利要求书来界定。

Claims (29)

1.一种在电子装置中形成特征的方法,所述方法包括:
在包括目标层的一个或一个以上下伏层上的第一掩蔽层中形成界定第一图案的心轴,所述第一图案包含所述心轴之间的空间且在所述电子装置的一阵列区域中具有第一间距;
沉积第二掩蔽层以至少部分地填充所述第一图案的所述空间,所述第二掩蔽层通过所述心轴之间的所述空间接触所述一个或一个以上下伏层;
通过光刻工艺图案化所述第二掩蔽层以界定在所述电子装置的外围区域中的特征;
形成牺牲结构以界定所述心轴的至少若干部分与所述第二掩蔽层的至少若干部分之间的间隙;及
在沉积所述第二掩蔽层并形成所述牺牲结构之后,移除所述牺牲结构以界定具有小于所述第一间距的第二间距的第二图案,其中所述第二图案包含所述心轴的所述至少若干部分及与所述心轴的所述至少若干部分交替的介入掩模特征,
其中形成所述牺牲结构包括在形成所述心轴之后且在沉积所述第二掩蔽层之前沉积牺牲层,所述牺牲层由不同于所述第一及第二掩蔽层的材料形成,并且
其中所述方法进一步包括在形成所述心轴之后且在沉积所述牺牲层之前在所述心轴的经暴露表面上沉积反应性促进剂。
2.根据权利要求1所述的方法,其中形成所述心轴包括在光致抗蚀剂层或硬掩模层中界定所述心轴。
3.根据权利要求1所述的方法,其进一步包括在所述目标层上方提供一个或一个以上硬掩模层,其中形成所述心轴包括在所述一个或一个以上硬掩模层上形成所述心轴。
4.根据权利要求1所述的方法,其中所述第一图案具有第一间距,且其中所述第二图案具有为所述第一间距的一半的第二间距。
5.根据权利要求1所述的方法,其中沉积所述牺牲层包括通过扩散限制生长方法来沉积有机材料。
6.根据权利要求1所述的方法,其中沉积所述第二掩蔽层包括通过旋涂涂覆方法来沉积硬掩模材料。
7.根据权利要求1所述的方法,其中在形成所述心轴之后且在形成所述牺牲结构之前所述心轴包含所述经暴露表面,且其中沉积所述牺牲层包括在所述反应性促进剂上或上方沉积所述牺牲层。
8.根据权利要求7所述的方法,其中沉积所述牺牲层包括仅在所述心轴的所述经暴露表面上沉积所述牺牲层。
9.根据权利要求1所述的方法,其中沉积所述牺牲层包括在所述反应性促进剂上沉积所述牺牲层。
10.根据权利要求9所述的方法,其中沉积所述反应性促进剂包括仅在所述心轴的所述经暴露表面上沉积所述反应性促进剂。
11.根据权利要求1所述的方法,其进一步包括在沉积所述第二掩蔽层之后且在移除所述牺牲结构之前,移除所述第二掩蔽层的一部分以暴露所述牺牲结构。
12.根据权利要求1所述的方法,其进一步包括将所述第二图案转印到所述目标层中。
13.根据权利要求1所述的方法,其进一步包括:
在所述心轴及所述介入掩模特征上方且在所述目标层上方保形地沉积间隔物材料;
从所述心轴、所述介入掩模特征及所述目标层的水平表面移除所述间隔物材料的部分;
移除所述心轴及所述介入掩模特征以留下独立间隔物,其中所述间隔物形成第三图案;及
将所述第三图案转印到所述目标层中。
14.根据权利要求13所述的方法,其中沉积所述间隔物材料包括执行化学气相沉积、原子层沉积、旋转涂覆或浇注中的至少一者。
15.根据权利要求13所述的方法,其中沉积所述间隔物材料包括使用化学收缩辅助分辨率增强光刻工艺。
16.根据权利要求1所述的方法,其进一步包括在移除所述牺牲结构之后:
沉积第三掩蔽层以至少部分地填充所述第二图案的空间;
形成第二牺牲结构以界定所述第二图案的至少若干部分与所述第三掩蔽层的至少若干部分之间的间隙;及
在沉积所述第三掩蔽层并形成所述第二牺牲结构之后,移除所述第二牺牲结构以界定额外介入掩模特征,其中所述心轴、所述介入掩模特征与所述额外介入掩模特征共同界定具有小于所述第二间距的第三间距的第三图案。
17.根据权利要求1所述的方法,其中所述心轴包括沿第一方向彼此大致平行延伸的线掩模特征;
其中所述心轴进一步包括彼此至少部分地对准的焊盘垫掩模特征,所述焊盘垫掩模特征中的每一者连接到所述线掩模特征中其相应一者的一端;
其中所述介入掩模特征包括沿所述第一方向彼此大致平行延伸且与所述心轴的所述线掩模特征交替的线掩模特征;
其中所述介入掩模特征进一步包括与所述心轴的所述焊盘垫掩模特征交替的焊盘垫掩模特征,所述介入掩模特征的所述焊盘垫掩模特征中的每一者连接到所述线掩模特征中其相应一者的一端,所述介入掩模特征的所述焊盘垫掩模特征中的两者或两者以上彼此连接,其中所述焊盘垫掩模特征的宽度大于所述线掩模特征的宽度。
18.根据权利要求17所述的方法,其进一步包括断开所述介入掩模特征的所述焊盘垫掩模特征。
19.根据权利要求18所述的方法,其中断开所述焊盘垫掩模特征包括:
在所述心轴及所述介入掩模特征上方提供切割掩模,所述切割掩模暴露所述介入掩模特征的连接所述介入掩模特征的所述两个或两个以上焊盘垫掩模特征的部分;及
移除所述介入掩模特征的所述经暴露部分。
20.根据权利要求18所述的方法,其进一步包括在断开所述介入掩模特征的所述焊盘垫掩模特征之后,通过至少部分地由所述心轴及所述介入掩模特征界定的图案来蚀刻所述目标层。
21.一种在电子装置中形成特征的方法,所述方法包括:
在目标层上方的第一掩蔽层中以光学光刻方式形成界定第一图案的心轴,所述第一图案包含所述心轴之间的空间且在所述电子装置的一阵列区域中具有第一间距;
沉积第二掩蔽层以至少部分地填充所述第一图案的所述空间;
通过光刻工艺图案化所述第二掩蔽层以界定在所述电子装置的外围区域中的特征;形成牺牲结构以界定所述心轴的至少若干部分与所述第二掩蔽层的至少若干部分之间的间隙,其中,形成所述牺牲结构包括在形成所述心轴之后且在沉积所述第二掩蔽层之前沉积牺牲层,所述牺牲层由不同于所述第一及第二掩蔽层的材料形成;及
在沉积所述第二掩蔽层并形成所述牺牲结构之后,移除所述牺牲结构以界定具有小于所述第一间距的第二间距的第二图案,其中所述第二图案包含所述心轴的所述至少若干部分及与所述心轴的所述至少若干部分交替的介入掩模特征,
其中所述方法进一步包括在形成所述心轴之后且在沉积所述牺牲层之前在所述心轴的经暴露表面上沉积反应性促进剂。
22.根据权利要求21所述的方法,其中在形成所述心轴之后且在形成所述牺牲结构之前所述心轴包含所述经暴露表面,且其中沉积所述牺牲层包括在所述反应性促进剂上或上方沉积所述牺牲层。
23.根据权利要求22所述的方法,其中沉积所述牺牲层包括在所述心轴的所述经暴露表面及所述心轴之间的所述空间上保形地沉积所述牺牲层。
24.根据权利要求21所述的方法,其中移除所述牺牲结构包括各向异性地蚀刻所述牺牲结构。
25.根据权利要求21所述的方法,其中以光学光刻方式形成所述心轴包括:
在所述第一掩蔽层上方形成光致抗蚀剂层;
通过光学光刻将所述光致抗蚀剂层图案化为具有一图案;及
将所述图案转印到所述第一掩蔽层中。
26.一种形成集成电路的方法,所述方法包括:
在目标层上方形成包括沿第一方向彼此大致平行延伸的第一线的第一图案,其中形成所述第一图案包括:
在所述目标层上方的第一掩蔽层中提供第一心轴,所述第一心轴在其之间具有空间;
沉积第二掩蔽层以至少部分地填充所述第一心轴之间的所述空间;及
形成第一牺牲结构以界定所述第一心轴的至少若干部分与所述第二掩蔽层的至少若干部分之间的间隙,
其中形成所述第一图案进一步包括在形成所述第一心轴之后且在形成所述第一牺牲结构之前在所述第一心轴的经暴露表面上沉积反应性促进剂;
在所述第一图案上方形成包括沿第二方向彼此大致平行延伸的第二线的第二图案,所述第二方向不同于所述第一方向,其中形成所述第二图案包括:
在所述第二掩蔽层上方的第三掩蔽层中提供第二心轴,所述第二心轴在其之间具有空间;
沉积第四掩蔽层以至少部分地填充所述第二心轴之间的所述空间;
通过光刻工艺图案化所述第四掩蔽层以界定在所述集成电路的外围区域中的特征;
形成第二牺牲结构以界定所述第二心轴的至少若干部分与所述第四掩蔽层的至少若干部分之间的间隙;
移除所述第一牺牲结构;
移除所述第二牺牲结构;及
通过所述第一图案、所述第二图案或所述第一与第二图案的组合来蚀刻所述目标层。
27.根据权利要求26所述的方法,其进一步包括在形成所述第二图案之前使所述第一图案冻结,且其中蚀刻所述目标层包括通过所述第一与第二图案的所述组合来蚀刻所述目标层。
28.根据权利要求26所述的方法,其中移除所述第一牺牲结构包括在形成所述第二图案之前移除所述第一牺牲结构。
29.根据权利要求28所述的方法,其中形成所述第二图案包括在不使所述第一图案冻结的情况下形成所述第二图案,且其中蚀刻所述目标层包括:
在形成所述第二图案之前通过所述第一图案来蚀刻所述目标层,及
在形成所述第二图案之后通过所述第二图案来蚀刻所述目标层。
CN200980146743.7A 2008-11-24 2009-11-06 形成用于集成电路的掩蔽图案的方法 Active CN102224569B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US11752608P 2008-11-24 2008-11-24
US61/117,526 2008-11-24
US12/546,466 2009-08-24
US12/546,466 US8492282B2 (en) 2008-11-24 2009-08-24 Methods of forming a masking pattern for integrated circuits
PCT/US2009/063650 WO2010059441A2 (en) 2008-11-24 2009-11-06 Methods of forming a masking pattern for integrated circuits

Publications (2)

Publication Number Publication Date
CN102224569A CN102224569A (zh) 2011-10-19
CN102224569B true CN102224569B (zh) 2014-11-26

Family

ID=42196709

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980146743.7A Active CN102224569B (zh) 2008-11-24 2009-11-06 形成用于集成电路的掩蔽图案的方法

Country Status (6)

Country Link
US (2) US8492282B2 (zh)
EP (1) EP2353172A4 (zh)
KR (1) KR101571922B1 (zh)
CN (1) CN102224569B (zh)
TW (1) TWI498940B (zh)
WO (1) WO2010059441A2 (zh)

Families Citing this family (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7335536B2 (en) * 2005-09-01 2008-02-26 Texas Instruments Incorporated Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US20090253081A1 (en) * 2008-04-02 2009-10-08 David Abdallah Process for Shrinking Dimensions Between Photoresist Pattern Comprising a Pattern Hardening Step
US20090253080A1 (en) * 2008-04-02 2009-10-08 Dammel Ralph R Photoresist Image-Forming Process Using Double Patterning
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US20100040838A1 (en) * 2008-08-15 2010-02-18 Abdallah David J Hardmask Process for Forming a Reverse Tone Image
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US9640396B2 (en) * 2009-01-07 2017-05-02 Brewer Science Inc. Spin-on spacer materials for double- and triple-patterning lithography
US20100183851A1 (en) * 2009-01-21 2010-07-22 Yi Cao Photoresist Image-forming Process Using Double Patterning
US8084186B2 (en) * 2009-02-10 2011-12-27 Az Electronic Materials Usa Corp. Hardmask process for forming a reverse tone image using polysilazane
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8940475B2 (en) * 2010-11-23 2015-01-27 Tokyo Electron Limited Double patterning with inline critical dimension slimming
KR101195267B1 (ko) 2010-12-29 2012-11-14 에스케이하이닉스 주식회사 미세 패턴 형성 방법
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
CN102866578B (zh) * 2011-07-06 2016-08-31 中芯国际集成电路制造(上海)有限公司 光刻方法
KR20130015429A (ko) * 2011-08-03 2013-02-14 삼성전자주식회사 에치-백 공정을 이용한 패턴 형성 방법
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
CN103390544B (zh) * 2012-05-11 2016-03-30 中芯国际集成电路制造(上海)有限公司 用于形成硬掩膜层的方法
US9291907B2 (en) 2012-05-18 2016-03-22 Micron Technology, Inc. Methods for forming resist features and arrays of aligned, elongate resist features
US8815752B2 (en) 2012-11-28 2014-08-26 Micron Technology, Inc. Methods of forming features in semiconductor device structures
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US20140054756A1 (en) * 2012-08-23 2014-02-27 Michael Hyatt Anti spacer process and semiconductor structure generated by the anti spacer process
KR20140029050A (ko) 2012-08-31 2014-03-10 삼성전자주식회사 패턴 형성 방법
US9111857B2 (en) * 2012-09-21 2015-08-18 Micron Technology, Inc. Method, system and device for recessed contact in memory array
US8829617B2 (en) * 2012-11-30 2014-09-09 International Business Machines Corporation Uniform finFET gate height
US8928057B2 (en) * 2012-11-30 2015-01-06 International Business Machines Corporation Uniform finFET gate height
CN103928392B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 局部互连结构的制作方法
US9213239B2 (en) 2013-01-22 2015-12-15 Micron Technology, Inc. Methods of forming patterns for semiconductor device structures
US9263279B2 (en) 2013-04-17 2016-02-16 Qualcomm Incorporated Combining cut mask lithography and conventional lithography to achieve sub-threshold pattern features
CN103309151B (zh) * 2013-05-23 2015-06-24 上海华力微电子有限公司 光刻胶的处理方法以及半导体器件的制备方法
US9583381B2 (en) * 2013-06-14 2017-02-28 Micron Technology, Inc. Methods for forming semiconductor devices and semiconductor device structures
US9040423B2 (en) * 2013-07-17 2015-05-26 United Microelectronics Corp. Method for manufacturing semiconductor device
US20150035064A1 (en) * 2013-08-01 2015-02-05 International Business Machines Corporation Inverse side-wall image transfer
US9204538B2 (en) 2013-08-16 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fine line space resolution lithography for integrated circuit features using double patterning technology
US9564361B2 (en) * 2013-09-13 2017-02-07 Qualcomm Incorporated Reverse self aligned double patterning process for back end of line fabrication of a semiconductor device
US8969199B1 (en) * 2013-10-15 2015-03-03 Globalfoundries Inc. Methods of forming a circuit that includes a cross-coupling gate contact structure wherein the circuit is to be manufactured using a triple patterning process
US9159579B2 (en) 2013-10-25 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography using multilayer spacer for reduced spacer footing
JP2016539361A (ja) * 2013-11-08 2016-12-15 東京エレクトロン株式会社 Euvリソグラフィを加速するためのポスト処理メソッドを使用する方法
US9209076B2 (en) * 2013-11-22 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of double patterning lithography process using plurality of mandrels for integrated circuit applications
US9129814B2 (en) * 2013-11-25 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
CN105917445B (zh) 2014-01-13 2020-05-22 应用材料公司 具有空间原子层沉积的自对准式双图案化
KR101860249B1 (ko) * 2014-02-23 2018-05-21 도쿄엘렉트론가부시키가이샤 다수의 패터닝된 층을 교차시켜 패턴 밀도를 증가시키는 방법
US9306165B2 (en) * 2014-03-27 2016-04-05 Micron Technology, Inc. Replacement materials processes for forming cross point memory
JP6464413B2 (ja) * 2014-04-10 2019-02-06 東京エレクトロン株式会社 基板の複数の接触開口をパターニングする方法
US9786633B2 (en) 2014-04-23 2017-10-10 Massachusetts Institute Of Technology Interconnect structures for fine pitch assembly of semiconductor structures and related techniques
US9362169B2 (en) 2014-05-01 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned semiconductor fabrication with fosse features
CN106662816B (zh) * 2014-07-08 2020-10-23 东京毅力科创株式会社 负性显影剂相容性的光致抗蚀剂组合物及使用方法
US10079224B2 (en) 2014-08-11 2018-09-18 Massachusetts Institute Of Technology Interconnect structures for assembly of semiconductor structures including at least one integrated circuit structure
WO2016057801A1 (en) * 2014-10-08 2016-04-14 Applied Materials, Inc. Precise critical dimension control using bilayer ald
WO2016118210A2 (en) 2014-11-05 2016-07-28 Massachusetts Institute Of Technology Interconnect structures for assembly of multi-layer semiconductor devices
US9646845B2 (en) * 2014-12-19 2017-05-09 Tokyo Electron Limited Method of forming a mask for substrate patterning
WO2016106092A1 (en) * 2014-12-22 2016-06-30 Tokyo Electron Limited Patterning a substrate using grafting polymer material
CN107430333B (zh) * 2015-02-21 2020-11-03 东京毅力科创株式会社 包括对准不良误差保护的图案化方法
US9852923B2 (en) * 2015-04-02 2017-12-26 Applied Materials, Inc. Mask etch for patterning
US10170354B2 (en) * 2015-04-12 2019-01-01 Tokyo Electron Limited Subtractive methods for creating dielectric isolation structures within open features
CN104900503B (zh) * 2015-04-28 2018-05-01 厦门市三安集成电路有限公司 一种高离子迁移率晶体管的t型栅的制作方法
WO2017015432A1 (en) 2015-07-23 2017-01-26 Massachusetts Institute Of Technology Superconducting integrated circuit
US10134972B2 (en) 2015-07-23 2018-11-20 Massachusetts Institute Of Technology Qubit and coupler circuit structures and coupling techniques
US9857679B2 (en) * 2015-08-21 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography mask and fabricating the same
KR102250656B1 (ko) * 2015-10-08 2021-05-11 삼성전자주식회사 반도체 소자의 패턴 형성 방법
KR102323660B1 (ko) * 2015-10-13 2021-11-08 삼성전자주식회사 반도체 소자 제조 방법
US10199553B1 (en) 2015-11-05 2019-02-05 Massachusetts Institute Of Technology Shielded through via structures and methods for fabricating shielded through via structures
US10242968B2 (en) 2015-11-05 2019-03-26 Massachusetts Institute Of Technology Interconnect structure and semiconductor structures for assembly of cryogenic electronic packages
KR102398664B1 (ko) * 2016-01-26 2022-05-16 삼성전자주식회사 반도체 소자의 제조 방법
KR102471620B1 (ko) 2016-02-22 2022-11-29 에스케이하이닉스 주식회사 패턴 형성 방법 및 그를 이용한 반도체장치 제조 방법
US9911611B2 (en) * 2016-03-17 2018-03-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming openings in a material layer
US10332744B2 (en) * 2016-04-29 2019-06-25 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
US10366890B2 (en) 2016-05-23 2019-07-30 Tokyo Electron Limited Method for patterning a substrate using a layer with multiple materials
US9824893B1 (en) 2016-06-28 2017-11-21 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
US9947548B2 (en) * 2016-08-09 2018-04-17 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
US10586909B2 (en) 2016-10-11 2020-03-10 Massachusetts Institute Of Technology Cryogenic electronic packages and assemblies
US10199265B2 (en) * 2017-02-10 2019-02-05 Globalfoundries Inc. Variable space mandrel cut for self aligned double patterning
KR20180093798A (ko) 2017-02-13 2018-08-22 램 리써치 코포레이션 에어 갭들을 생성하는 방법
US10546748B2 (en) * 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
US10217633B2 (en) * 2017-03-13 2019-02-26 Globalfoundries Inc. Substantially defect-free polysilicon gate arrays
US20180323061A1 (en) * 2017-05-03 2018-11-08 Tokyo Electron Limited Self-Aligned Triple Patterning Process Utilizing Organic Spacers
US10147611B1 (en) 2017-08-28 2018-12-04 Nanya Technology Corporation Method for preparing semiconductor structures
CN109427686B (zh) * 2017-08-29 2021-04-13 联华电子股份有限公司 隔离结构及其形成方法
DE102017128070B4 (de) 2017-08-31 2023-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Ätzen zum Verringern von Bahnunregelmässigkeiten
US10475700B2 (en) 2017-08-31 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Etching to reduce line wiggling
CN113675081A (zh) 2018-01-30 2021-11-19 朗姆研究公司 在图案化中的氧化锡心轴
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
US10490447B1 (en) 2018-05-25 2019-11-26 International Business Machines Corporation Airgap formation in BEOL interconnect structure using sidewall image transfer
KR20200011174A (ko) * 2018-07-24 2020-02-03 에스케이하이닉스 주식회사 대칭형 구조를 갖는 전도성 패턴들을 갖는 반도체 소자
CN110707005B (zh) 2018-08-03 2022-02-18 联华电子股份有限公司 半导体装置及其形成方法
US10522395B1 (en) 2018-08-21 2019-12-31 Micron Technology, Inc. Methods of forming a pattern
US10903082B2 (en) * 2018-09-21 2021-01-26 Varian Semiconductor Equipment Associates, Inc. Spacer sculpting for forming semiconductor devices
US11443953B2 (en) 2018-11-13 2022-09-13 Tokyo Electron Limited Method for forming and using stress-tuned silicon oxide films in semiconductor device patterning
US11501969B2 (en) 2019-01-22 2022-11-15 International Business Machines Corporation Direct extreme ultraviolet lithography on hard mask with reverse tone
KR102444014B1 (ko) 2019-02-05 2022-09-15 가부시키가이샤 도쿠야마 실리콘 에칭액 및 상기 에칭액을 이용한 실리콘 디바이스의 제조방법
WO2020263757A1 (en) 2019-06-27 2020-12-30 Lam Research Corporation Alternating etch and passivation process
US11841617B2 (en) * 2019-09-19 2023-12-12 Tokyo Electron Limited Method of forming a narrow trench
US11747733B2 (en) * 2021-01-08 2023-09-05 Tokyo Electron Limited Freeze-less methods for self-aligned double patterning
US20220291586A1 (en) * 2021-03-10 2022-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Underlayer composition and method of manufacturing a semiconductor device
KR20240016336A (ko) * 2021-06-02 2024-02-06 도쿄엘렉트론가부시키가이샤 이중층 시스템을 사용한 향상된 무동결 안티-스페이서 형성을 통해 재료 오버버든을 제거하는 방법
KR20240046261A (ko) * 2021-08-25 2024-04-08 제미나티오, 인코포레이티드 안티-스페이서 기반 자체 정렬 고차 패터닝
WO2023154365A1 (en) * 2022-02-10 2023-08-17 Tokyo Electron Limited Selective deprotection via dye diffusion
US20230260799A1 (en) * 2022-02-11 2023-08-17 Nanya Technology Corporation Method for preparing semiconductor device structure with energy removable spacers
US20240085795A1 (en) * 2022-09-13 2024-03-14 Tokyo Electron Limited Patterning a semiconductor workpiece

Family Cites Families (212)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5229344A (en) 1975-08-30 1977-03-05 Brother Ind Ltd Machine with automatic thread cutter
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) * 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) * 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4648937A (en) * 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
EP0238690B1 (en) 1986-03-27 1991-11-06 International Business Machines Corporation Process for forming sidewalls
US5514885A (en) * 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
JPS6435916U (zh) 1987-08-28 1989-03-03
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US4838991A (en) * 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
US5013680A (en) * 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
DE4034612A1 (de) * 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
US5407785A (en) 1992-12-18 1995-04-18 Vlsi Technology, Inc. Method for generating dense lines on a semiconductor wafer using phase-shifting and multiple exposures
US5470661A (en) 1993-01-07 1995-11-28 International Business Machines Corporation Diamond-like carbon films from a hydrocarbon helium plasma
US6042998A (en) * 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
KR970007173B1 (ko) * 1994-07-14 1997-05-03 현대전자산업 주식회사 미세패턴 형성방법
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
US5600153A (en) 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
TW366367B (en) 1995-01-26 1999-08-11 Ibm Sputter deposition of hydrogenated amorphous carbon film
US5795830A (en) 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
KR100190757B1 (ko) * 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
JP3393286B2 (ja) * 1995-09-08 2003-04-07 ソニー株式会社 パターンの形成方法
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
TW329539B (en) * 1996-07-05 1998-04-11 Mitsubishi Electric Corp The semiconductor device and its manufacturing method
JP3164026B2 (ja) * 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6395613B1 (en) * 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5895740A (en) 1996-11-13 1999-04-20 Vanguard International Semiconductor Corp. Method of forming contact holes of reduced dimensions by using in-situ formed polymeric sidewall spacers
KR100231134B1 (ko) 1997-06-14 1999-11-15 문정환 반도체장치의 배선 형성 방법
US6063688A (en) * 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
KR100247862B1 (ko) * 1997-12-11 2000-03-15 윤종용 반도체 장치 및 그 제조방법
US6143476A (en) 1997-12-12 2000-11-07 Applied Materials Inc Method for high temperature etching of patterned layers using an organic mask stack
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
JP2975917B2 (ja) * 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US5933725A (en) * 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6020255A (en) * 1998-07-13 2000-02-01 Taiwan Semiconductor Manufacturing Company Dual damascene interconnect process with borderless contact
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6071789A (en) * 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US6204187B1 (en) 1999-01-06 2001-03-20 Infineon Technologies North America, Corp. Contact and deep trench patterning
US6211044B1 (en) * 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
JP2000307084A (ja) 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6110837A (en) 1999-04-28 2000-08-29 Worldwide Semiconductor Manufacturing Corp. Method for forming a hard mask of half critical dimension
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
JP2000357736A (ja) 1999-06-15 2000-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2001077196A (ja) * 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6239008B1 (en) * 1999-09-29 2001-05-29 Advanced Micro Devices, Inc. Method of making a density multiplier for semiconductor device manufacturing
US6362057B1 (en) * 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
US6582891B1 (en) * 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
US6573030B1 (en) * 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) * 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
KR100616399B1 (ko) * 2000-03-09 2006-08-29 신에쓰 가가꾸 고교 가부시끼가이샤 화학 증폭형 레지스트 재료
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
JP3805603B2 (ja) 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
SE517275C2 (sv) * 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6335257B1 (en) * 2000-09-29 2002-01-01 Vanguard International Semiconductor Corporation Method of making pillar-type structure on semiconductor substrate
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
US6534243B1 (en) * 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) * 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6664028B2 (en) * 2000-12-04 2003-12-16 United Microelectronics Corp. Method of forming opening in wafer layer
JP3406302B2 (ja) 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
US6960806B2 (en) 2001-06-21 2005-11-01 International Business Machines Corporation Double gated vertical transistor with different first and second gate materials
US6522584B1 (en) * 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) * 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) * 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7045383B2 (en) 2001-09-19 2006-05-16 BAE Systems Information and Ovonyx, Inc Method for making tapered opening for programmable resistance memory element
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
TW576864B (en) * 2001-12-28 2004-02-21 Toshiba Corp Method for manufacturing a light-emitting device
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6703312B2 (en) 2002-05-17 2004-03-09 International Business Machines Corporation Method of forming active devices of different gatelengths using lithographic printed gate images of same length
US6818141B1 (en) 2002-06-10 2004-11-16 Advanced Micro Devices, Inc. Application of the CVD bilayer ARC as a hard mask for definition of the subresolution trench features between polysilicon wordlines
US6734107B2 (en) * 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6548385B1 (en) * 2002-06-12 2003-04-15 Jiun-Ren Lai Method for reducing pitch between conductive features, and structure formed using the method
US6559017B1 (en) * 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
WO2004003977A2 (en) 2002-06-27 2004-01-08 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
US6835663B2 (en) * 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6689695B1 (en) * 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6500756B1 (en) 2002-06-28 2002-12-31 Advanced Micro Devices, Inc. Method of forming sub-lithographic spaces between polysilicon lines
US20040018738A1 (en) * 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6913871B2 (en) * 2002-07-23 2005-07-05 Intel Corporation Fabricating sub-resolution structures in planar lightwave devices
US6764949B2 (en) * 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6673684B1 (en) * 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6939808B2 (en) * 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
KR100480610B1 (ko) 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
US6566280B1 (en) * 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6756284B2 (en) * 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US6706571B1 (en) * 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
JP4034164B2 (ja) 2002-10-28 2008-01-16 富士通株式会社 微細パターンの作製方法及び半導体装置の製造方法
US7119020B2 (en) * 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6686245B1 (en) * 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US6916594B2 (en) * 2002-12-30 2005-07-12 Hynix Semiconductor Inc. Overcoating composition for photoresist and method for forming photoresist pattern using the same
US7084076B2 (en) 2003-02-27 2006-08-01 Samsung Electronics, Co., Ltd. Method for forming silicon dioxide film using siloxane
US7015124B1 (en) * 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6835662B1 (en) 2003-07-14 2004-12-28 Advanced Micro Devices, Inc. Partially de-coupled core and periphery gate module process
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) * 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6867116B1 (en) * 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
JP2005150333A (ja) 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
TWI274397B (en) * 2003-11-20 2007-02-21 Winbond Electronics Corp Method for forming narrow trench structure and method for forming gate structure with narrow spacing
KR100554514B1 (ko) * 2003-12-26 2006-03-03 삼성전자주식회사 반도체 장치에서 패턴 형성 방법 및 이를 이용한 게이트형성방법.
US6998332B2 (en) 2004-01-08 2006-02-14 International Business Machines Corporation Method of independent P and N gate length control of FET device made by sidewall image transfer technique
US6875703B1 (en) * 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
WO2005094231A2 (en) 2004-03-19 2005-10-13 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) * 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
DE102005026228B4 (de) 2004-06-08 2010-04-15 Samsung Electronics Co., Ltd., Suwon Transistor vom GAA-Typ und Verfahren zu dessen Herstellung
US7473644B2 (en) * 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7074666B2 (en) * 2004-07-28 2006-07-11 International Business Machines Corporation Borderless contact structures
KR100704470B1 (ko) * 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7175944B2 (en) * 2004-08-31 2007-02-13 Micron Technology, Inc. Prevention of photoresist scumming
US7151040B2 (en) * 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
KR100614651B1 (ko) * 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7208379B2 (en) * 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7298004B2 (en) 2004-11-30 2007-11-20 Infineon Technologies Ag Charge-trapping memory cell and method for production
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
KR100787352B1 (ko) 2005-02-23 2007-12-18 주식회사 하이닉스반도체 하드마스크용 조성물 및 이를 이용한 반도체 소자의 패턴형성 방법
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7390746B2 (en) * 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
JP2006351861A (ja) 2005-06-16 2006-12-28 Toshiba Corp 半導体装置の製造方法
TW200705541A (en) * 2005-07-25 2007-02-01 Li Bing Huan Manufacturing method of nano-sticker
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US8153350B2 (en) * 2005-08-24 2012-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method and material for forming high etch resistant double exposure patterns
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7244638B2 (en) * 2005-09-30 2007-07-17 Infineon Technologies Ag Semiconductor memory device and method of production
KR101200938B1 (ko) * 2005-09-30 2012-11-13 삼성전자주식회사 반도체 장치의 패턴 형성 방법
KR100714305B1 (ko) * 2005-12-26 2007-05-02 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100672123B1 (ko) * 2006-02-02 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7351666B2 (en) 2006-03-17 2008-04-01 International Business Machines Corporation Layout and process to contact sub-lithographic structures
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7537866B2 (en) * 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US7456099B2 (en) * 2006-05-25 2008-11-25 International Business Machines Corporation Method of forming a structure for reducing lateral fringe capacitance in semiconductor devices
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
KR100763538B1 (ko) * 2006-08-29 2007-10-05 삼성전자주식회사 마스크 패턴의 형성 방법 및 이를 이용한 미세 패턴의 형성방법
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7825460B2 (en) * 2006-09-06 2010-11-02 International Business Machines Corporation Vertical field effect transistor arrays and methods for fabrication thereof
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
KR100790998B1 (ko) * 2006-10-02 2008-01-03 삼성전자주식회사 셀프 얼라인 더블 패터닝법을 사용한 패드 패턴 형성 방법 및 셀프 얼라인 더블 패터닝법을 사용한 콘택홀 형성방법
US8129289B2 (en) * 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
KR100913005B1 (ko) * 2006-10-31 2009-08-20 주식회사 하이닉스반도체 마스크 패턴 형성 방법
KR20080061651A (ko) * 2006-12-28 2008-07-03 주식회사 하이닉스반도체 반도체 소자의 형성방법
KR100811443B1 (ko) * 2007-02-15 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성 방법
KR100822622B1 (ko) * 2007-04-20 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법
US20080292991A1 (en) * 2007-05-24 2008-11-27 Advanced Micro Devices, Inc. High fidelity multiple resist patterning
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7718529B2 (en) * 2007-07-17 2010-05-18 Globalfoundries Inc. Inverse self-aligned spacer lithography
US8563229B2 (en) 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
JP4973876B2 (ja) * 2007-08-22 2012-07-11 信越化学工業株式会社 パターン形成方法及びこれに用いるパターン表面コート材
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7851135B2 (en) * 2007-11-30 2010-12-14 Hynix Semiconductor Inc. Method of forming an etching mask pattern from developed negative and positive photoresist layers
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
KR100929302B1 (ko) * 2007-12-26 2009-11-27 주식회사 하이닉스반도체 반도체 소자의 패턴 형성 방법
KR100942078B1 (ko) * 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
KR20090102070A (ko) * 2008-03-25 2009-09-30 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US7713818B2 (en) * 2008-04-11 2010-05-11 Sandisk 3D, Llc Double patterning method
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8409457B2 (en) * 2008-08-29 2013-04-02 Micron Technology, Inc. Methods of forming a photoresist-comprising pattern on a substrate

Also Published As

Publication number Publication date
WO2010059441A2 (en) 2010-05-27
EP2353172A4 (en) 2015-07-29
US20100130016A1 (en) 2010-05-27
US20130309871A1 (en) 2013-11-21
US8492282B2 (en) 2013-07-23
WO2010059441A3 (en) 2010-09-02
US8871646B2 (en) 2014-10-28
TWI498940B (zh) 2015-09-01
KR20110099274A (ko) 2011-09-07
CN102224569A (zh) 2011-10-19
KR101571922B1 (ko) 2015-11-25
TW201030805A (en) 2010-08-16
EP2353172A2 (en) 2011-08-10

Similar Documents

Publication Publication Date Title
CN102224569B (zh) 形成用于集成电路的掩蔽图案的方法
US8846541B2 (en) Methods of forming fine patterns in semiconductor devices
US20190295893A1 (en) Semiconductor device and method of manufacturing the same
CN101542685B (zh) 减小半导体装置的临界尺寸的方法和具有减小的临界尺寸的部分制造的半导体装置
JP5561485B2 (ja) ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造
US9117928B2 (en) Cross-point diode arrays and methods of manufacturing cross-point diode arrays
KR101170289B1 (ko) 반도체 구조물, 다중 라인 형성 방법, 및 단일 포토마스크로 고밀도 구조 및 저밀도 구조를 형성하는 방법
CN101405216B (zh) 形貌引导的图案化
CN101292327B (zh) 形成间距倍增接点的方法
US20090258318A1 (en) Double patterning method
US20070190463A1 (en) Method to align mask patterns
US20110129991A1 (en) Methods Of Patterning Materials, And Methods Of Forming Memory Cells
JP2010503995A (ja) 効率的なピッチマルチプリケーションプロセス
US7560338B2 (en) Manufacturing method of non-volatile memory
US7303960B1 (en) Method for fabricating flash memory device
KR100890400B1 (ko) 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.
KR100524806B1 (ko) 반도체 소자의 스토리지노드콘택 형성 방법
KR20090073544A (ko) 수직 트랜지스터를 구비한 반도체 소자의 제조 방법
CN101442027A (zh) 非易失性存储器及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant