KR20090073544A - 수직 트랜지스터를 구비한 반도체 소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 59
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 23
- 229910052799 carbon Inorganic materials 0.000 claims description 23
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 9
- 229920000642 polymer Polymers 0.000 claims description 6
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 150000001875 compounds Chemical class 0.000 claims description 4
- 230000000704 physical effect Effects 0.000 claims description 4
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 claims description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 3
- 235000011114 ammonium hydroxide Nutrition 0.000 claims description 3
- 238000011049 filling Methods 0.000 claims description 3
- 239000011259 mixed solution Substances 0.000 claims description 3
- 229910017604 nitric acid Inorganic materials 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 10
- 101100107923 Vitis labrusca AMAT gene Proteins 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 101000828738 Homo sapiens Selenide, water dikinase 2 Proteins 0.000 description 4
- 102100023522 Selenide, water dikinase 2 Human genes 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N hydrofluoric acid Substances F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- XQMTUIZTZJXUFM-UHFFFAOYSA-N tetraethoxy silicate Chemical compound CCOO[Si](OOCC)(OOCC)OOCC XQMTUIZTZJXUFM-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- NLXLAEXVIDQMFP-UHFFFAOYSA-N Ammonium chloride Substances [NH4+].[Cl-] NLXLAEXVIDQMFP-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000012153 distilled water Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000003079 width control Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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Abstract
본 발명은 수직 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것으로, 구체적으로 반도체 기판 상부에 패드 산화막과 n층(이때, n은 3~6의 정수)의 적층 마스크막을 증착하는 단계; 상기 n층 마스크막 상부에 콘택홀을 구비한 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 m층(이때, m=n-1)의 마스크막이 노출될 때까지 적층 마스크막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내부에 스핀-온 카본층을 매립하는 단계; 상기 스핀-온 카본층 주변의 적층 마스크막을 제거하여 스핀-온 카본층 패턴을 형성하는 단계; 및 상기 스핀-온 카본층을 패턴을 식각 마스크로 이용하여 반도체 기판이 노출될 때까지 상기 m층의 마스크막을 패터닝하는 단계를 포함하는 수직 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것이다.
Description
본 발명은 수직 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 수직 트랜지스터의 필라(pillar) 패턴을 형성하기 위하여, 식각 마스크 패턴으로 콘택홀을 구비한 포토레지스트 패턴을 적용하는 반도체 소자의 제조 방법에 관한 것이다.
오늘날 메모리 소자를 장착한 개인 휴대 장비와 개인용 컴퓨터 등과 같은 정보 매체의 급속한 보급에 따라 대용량의 저장 능력을 가지는 동시에 신뢰도 및 데이터를 액세스(access)하는 동작 속도는 향상된 고집적의 반도체 소자를 제조하기 위한 공정 설비나 공정 기술의 개발이 절실히 요구된다.
한편, 반도체 메모리 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터나, 비트라인(bit-line), 워드라인(word line) 및 커패시터의 스토리지 노드를 형성하기 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 제안되었다.
예컨대, DRAM(dynamic random access memory)과 같은 반도체 메모리 소자의 경우, 평면(planar)형 채널 트랜지스터 대신 수직(vertical)형 채널 트랜지스터를 구비한 반도체 소자가 개발되었다. 상기 수직 채널 트랜지스터는 소오스/드레인 영역을 게이트 양 측면에 배치하는 대신, 반도체 기판의 주면(main surface)에 수직으로 연장되는 활성 필라 패턴을 형성하고, 그 주위에 게이트 전극을 형성한 다음, 상기 게이트 전극을 중심으로 활성 필라 패턴의 상하부에 소오스/드레인 영역을 배치하는 구조를 갖는다.
이와 같이, 수직 채널 트랜지스터는 게이트 길이가 수직 방향으로 정해지기 때문에, 트랜지스터의 면적이 감소하고, 집적도가 증가하더라도 채널 길이는 구애받지 않는다. 더욱이, 수직형 트랜지스터는 게이트 전극의 일면 또는 전면을 채널 면적으로 사용하여 채널 폭을 충분히 확보할 수 있기 때문에 트랜지스터의 전류 특성을 개선할 수 있다.
한편, 수직 채널 트랜지스터를 구비한 반도체 소자를 구현하는데 있어서, 비트라인은 셀의 소자분리 영역에 매립하는 매몰(buried line) 비트라인 구조를 포함한다. 상기 매몰 비트라인의 경우, 필라 패턴과 그 주위에 형성되는 절연막에 대하여 자기정렬되는 식각 조건을 이용하여 형성된다.
이하, 종래 방법에 따른 수직 채널 트랜지스터를 형성하는 방법을 도 1a 내지 도 1c의 도면을 참고하여 설명할 수 있다.
도 1a를 참조하면, 반도체 기판(1) 상부에 패드 산화막(3) 및 적층 마스크막(12)을 증착한다.
상기 적층 마스크막(12)은 질화막(5), 산화막(7), 비정질 탄소층(9) 및 실리콘 산화질화막(11)을 하나 이상 증착하여 형성한다.
이어서, 상기 산화질화막(11) 상부에 반사방지막(13)을 증착하고, 그 상부에 포토리소그라피 공정에 의한 얻어진 컬럼(column) 형태의 포토레지스트 패턴(15)을 형성한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(15)을 식각 마스크로 이용하여 하부 반사방지막(13) 및 실리콘 산화질화막(11)을 식각하여 반사방지막 패턴(미도시) 및 실리콘 산화질화막 패턴(11-1)을 형성한다.
이어서, 상기 포토레지스트 패턴(15), 반사방지막 패턴(미도시) 및 실리콘 산화질화막 패턴(11-1)을 식각 마스크로 하부의 비정질 탄소층(9)을 식각하여 비정질 탄소층 패턴(9-1)을 형성한다. 이때, 상부 포토레지스트 패턴(15) 및 반사방지막 패턴은 식각 공정을 수행하는 동안 제거된다.
도 1c를 참조하면, 상기 산화질화막 패턴(11-1) 및 비정질 탄소층 패턴(9-1)을 식각 마스크로 이용하여 패드 산화막(3), 하부 질화막(5) 및 산화막(7)을 식각하여 패드 산화막 패턴(3-1), 하부 질화막 패턴(5-1) 및 산화막 패턴(7-1)을 형성한다.
이때, 식각 마스크로 사용된 산화질화막 패턴(11-1)은 식각 공정을 수행하는 동안 제거된다.
이어서, 상기 결과물에 대한 산소(O2) 플라즈마 애싱 공정을 수행하여 비정 질 탄소층 패턴(9-1)을 제거한다. 그 결과, 셀 어레이 영역 내에 패드 산화막 패턴(3-1), 하부 질화막 패턴(5-1) 및 산화막 패턴(7-1)의 적층 패턴으로 이루어진 필라 패턴 형성용 마스크 패턴이 얻어진다.
하지만, 종래 방법의 경우, 상기 식각 마스크 패턴으로 사용되는 포토레지스트 패턴 형성 시에, 빛이 사방에서 침투하면서 회절(diffraction)에 의한 광 근접 효과(proximity effect)가 크기 때문에, 가상 이미지 콘트라스트(illusory image contrast)가 저하된다. 그 결과, 포토레지스트 패턴의 해상도 및 선폭 균일도가 감소한다.
더욱이, 일반적으로 포토레지스트 패턴을 형성하기 위한 포토리소그라피 공정은 노광 단계, 현상 단계, 린스 단계 및 건조 단계를 포함하는데, 이때, 상기 린스 단계 후, 웨이퍼를 회전시켜 건조하는 동안 증류수가 증발하면서 패턴 간의 인력이 반도체 기판에 대한 포토레지스트 패턴의 접착력 및 기계 강도보다 증가하여 포토레지스트 패턴이 붕괴한다. 따라서, 후속 필라 패턴 형성 시에 선폭을 균일하게 제거하는 것이 어렵다.
본 발명에서는 수직의 균일한 필라 패턴 형성 시에 식각 마스크 패턴의 붕괴에 따른 문제점을 해결함과 동시에, 선폭 균일도가 향상된 필라 패턴을 형성할 수 있는 수직 트랜지스터를 구비한 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여,
반도체 기판 상부에 패드 절연막을 증착하는 단계;
상기 패드 절연막 상부에 n층(이때, n은 2~6의 정수)의 적층 마스크막을 증착하는 단계;
상기 최상층인 n층 마스크막 상부에 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 식각 마스크로 m층(이때, m=n-1)의 마스크막이 노출될 때까지 마스크막을 식각하여 트렌치를 형성하는 단계;
상기 트렌치 내부에 절연막을 매립하는 단계;
상기 절연막 주변의 적층 마스크막을 제거하여 절연막 패턴을 형성하는 단계; 및
상기 절연막 패턴을 식각 마스크로 이용하여 반도체 기판이 노출될 때까지 m층의 마스크막을 패터닝하는 단계를 포함하는 수직 트랜지스터를 구비한 반도체 소자의 제조 방법을 제공한다.
이때, 상기 콘택홀, 트렌치, 절연막 패턴의 선폭은 후속 필라 패턴의 선폭과 실질적으로 동일하다.
상기 n층의 마스크막은 각각 패드 산화막, 질화막, 마스크 산화막, 폴리실리콘막, 비정질 탄소층 및 실리콘 산화질화막을 하나 이상 증착하여 형성한다.
또한, 상기 트렌치를 형성하는 식각 공정은 O2 가스와; CF4, CHF3, N2, HBr 및 Cl2 로 이루어진 군으로부터 선택된 가스를 포함하는 식각 가스로 실시한다.
상기 절연막은 스핀-온 카본층 또는 상기 마스크막과 물성이 다른 HDP (high density plasma) 산화막, PE-TEOS (plasma enhanced tetraethoxysilicate glass), BPSG (borophosphosilicate glass), PSG (phosphosilicate glass) 산화막과 같은 절연막 물질로서, 상기 절연막을 매립하는 단계는 상기 콘택홀을 포함하는 전면에 절연막을 증착한 다음, 상기 포토레지스트 패턴이 노출될 때까지 절연막을 평탄화하는 단계를 포함한다.
상기 절연막으로 스핀-온 카본층을 이용하는 경우, 상기 스핀-온 카본층은 간단한 스핀 코팅 방법으로 도포가 용이하고, 화합물 전체 분자량에 대하여 85∼90중량%의 탄소 성분을 함유한 카본-리치 중합체(carbon-rich polymer)를 들 수 있다.
또한, 상기 에치백 식각 공정은 O2 및 N2를 포함하는 식각 가스로 수행된다.
상기 절연막 주변의 적층 마스크막을 제거하는 단계는 건식 식각 공정 또는 습식 식각 공정으로 실시할 수 있는데, 구체적으로 암모니아수, 질산, 및 HF의 혼합 용액에 웨이퍼를 침지하여 실시하는 습식 식각 공정을 적용한다.
상기 m층의 마스크막을 패터닝하는 단계는 CF4, CHF3 및 O2를 포함하는 식각 가스로 수행된다.
이상에서 살펴본 바와 같이, 본 발명의 방법에서 마스크막 상부에 컬럼 형태의 포토레지스트 패턴 대신, 콘택홀을 구비한 포토레지스트 패턴을 형성한 다음, 이를 필라 패턴 형성용 마스크 패턴으로 전환하여 형성함으로써, 종래 방법에서 유발되던 포토레지스트 패턴이 붕괴하는 현상을 방지할 수 있다. 더욱이, 상기 콘택홀 패턴의 경우 종래 컬럼 형태의 포토레지스트 패턴보다 회절에 의한 광 근접 효과가 작기 때문에, 가상 이미지 콘트라스트가 상승하여, 마스크 패턴이 해상도 및 선폭 균일도가 향상된다. 상기 설명한 본 발명의 바람직한 실시예에 따른 방법에 의해 얻어진 필라 패턴 형성용 마스크 패턴을 이용하는 경우, 후속 식각 공정 시에 균일한 선폭을 가지는 필라 패턴을 형성할 수 있다.
본 발명의 방법에 따른 필라 패턴 형성용 마스크 패턴은 콘택홀을 구비한 포토레지스트 패턴에 의해 형성된다. 따라서, 상기 포토레지스트 패턴이 붕괴하는 것을 방지할 수 있기 때문에, 균일한 선폭을 가지는 컬럼 형태의 필라 패턴 형성용 마스크 패턴을 형성할 수 있다. 또한, 상기 마스크 패턴에 의하여, 실질적으로 동일한 크기의 필라 패턴을 형성할 수 있으므로, 패턴 불량률이 감소하여 소자 수율이 향상된다.
이하, 본 발명의 바람직한 실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법에 대하여 첨부 도면 2a 내지 2g를 참조하여 상세히 설명한다.
도 2a를 참조하면, 반도체 기판(111) 상부에 패드 산화막(113) 및 n층(이때, n은 2~6의 정수)의 적층 마스크막(124)을 증착한다.
이때, 상기 패드 산화막(113)은 40∼60Å, 구체적으로 50Å의 두께로 형성된다.
또한, 상기 n층의 적층 마스크막(124)은 질화막(115), 마스크 산화막(117), 폴리실리콘막(119), 비정질 탄소층(121) 및 실리콘 산화질화막(123)을 하나 이상 증착하여 형성한다. 구체적으로, 상기 적층 마스크막(124)은 1,500Å 두께의 질화막(115)과 500Å 두께의 마스크 산화막(117), 1,500Å 두께의 폴리실리콘막(119), 1,500Å 두께의 비정질 탄소층(121) 및 300Å 두께의 실리콘 산화질화막(123)을 포함한다.
상기 적층 마스크막(124) 상부에 반사방지막(125)과 포토레지스트막(미도시)을 순차적으로 형성한다.
구체적으로, 상기 반사방지막은 일본 니싼(nissan)사의 ARC93 또는 한국 동진쎄미켐(주)의 DARC-440을 280Å의 두께로 코팅한 다음, 240℃에서 베이크하여 형성한다. 또한, 상기 포토레지스트막은 한국 금호석유화학(주)의 KIT-07C를 1,000∼1,200Å 두께로 코팅한 다음, 115℃에서 90초간 베이크하여 형성한다.
이어서, 상기 포토레지스트막(미도시)에 대한 포토리소그라피 공정을 수행하여 콘택홀(129)을 구비한 포토레지스트 패턴(127)을 형성한다.
이때, 상기 포토리소그라피 공정은 일반적인 포토레지스트 패턴 형성 방법으로서, 특별히 제한하지 않는다.
도 2b를 참조하면, 상기 콘택홀(129)을 구비한 포토레지스트 패턴(127)을 식각 마스크로 이용하여 반사방지막(125) 및 실리콘 산화질화막(123)을 패터닝하여, 실리콘 산화질화막 패턴(123-1), 반사방지막 패턴(125-1), 포토레지스트 패턴(127)으로 이루어진 적층 패턴을 형성한다.
구체적으로, 상기 패터닝 공정은 미국 램(RAM)사의 Kiyo45 또는 미국 AMAT사의 SPS2 식각 장비를 이용하여 5∼20mT, 소오스 파워 300∼1,500W 조건에서 CF4 20∼100sccm, CHF3 10∼50sccm, O2 3∼120sccm 유량으로 식각 가스를 유입하여 실시한다.
도 2c를 참조하면, 상기 적층 패턴을 식각 마스크로 이용하여 하부 비정질 탄소층(121)을 패터닝하여 비정질 탄소층 패턴(121-1)을 형성한다.
구체적으로, 상기 패터닝 공정은 미국 램(RAM)사의 Kiyo45 또는 미국 AMAT사의 SPS2 식각 장비를 이용하여 5∼10mT, 소오스 파워 400∼6,000W 조건하에서 O2 90∼110sccm 및 N2 7∼90sccm 유량으로 식각 가스를 유입하여 실시한다.
한편, 상기 패터닝 공정을 수행하는 동안 식각 마스크로 사용되던 반사방지막 패턴(125-1) 및 포토레지스트 패턴(127)은 모두 제거되므로, 이들을 제거하기 위한 추가 공정을 실시하지 않는다.
도 2d를 참조하면, 상기 비정질 탄소층 패턴(121-1)을 식각 마스크로 이용하여 하부 폴리실리콘층(119)을 패터닝함으로써, 트렌치(131)를 구비한 폴리실리콘층 패턴(119-1)을 형성한다.
구체적으로, 상기 패터닝 공정은 미국 램(RAM)사의 Kiyo45 또는 미국 AMAT사의 SPS2 식각 장비를 이용하여 5∼20mT, 소오스 파워 500∼15,000W 조건하에서 HBr 100∼300sccm, Cl2 10∼100sccm 및 O2 90∼110sccm 유량으로 식각 가스를 유입하여 실시한다.
도 2e를 참조하면, 상기 트렌치(131)를 구비한 폴리실리콘층 패턴(119-1) 전면에 절연막을 증착한다.
상기 절연막은 스핀-온 카본층(133) 또는 상기 적층 마스크 형성 물질과 물성이 상이한 HDP (high density plasma) 산화막, PE-TEOS (plasma enhanced tetraethoxysilicate glass), BPSG (borophosphosilicate glass), PSG (phosphosilicate glass) 산화막을 이용한다. 이때, 상기 스핀-온 카본층은 간단한 스핀 코팅 방법으로 도포가 용이한 화합물로서, 상기 화합물 전체 분자량에 대하여 85∼90중량%의 탄소 성분을 함유하는 카본-리치 중합체(carbon-rich polymer)를 들 수 있다. 상기 스핀-온 카본층은 카본-리치 중합체를 함유한 조성물을 1,000∼2,000Å 두께로 코팅한 다음, 180∼220℃에서 90초간 베이크하여 형성한다. 본 발명에서는 상기 카본-리치 중합체를 함유한 조성물로 일본 니싼사의 NcA9018 또는 일본 신에츠(shinetsu) 사의 ULX138를 적용할 수 있다.
도 2f를 참조하면, 상기 폴리실리콘층 패턴(119-1)이 노출될 때까지, 상기 스핀-온 카본층(133)을 평탄화한다. 이때, 상기 평탄화 공정으로 에치백 또는 CMP 공정을 실시한다.
구체적으로, 상기 에치백 공정은 미국 램(RAM)사의 Kiyo45 또는 미국 AMAT사의 SPS2 식각 장비를 이용하여 5∼10mT, 소오스 파워 400∼6,000W 조건하에서 O2 90 ∼110sccm 및 N2 70∼90sccm 유량으로 식각 가스를 유입하여 실시한다.
도 2g를 참조하면, 도 2f의 평탄화 공정 후, 상기 폴리실리콘층 패턴(119-1)을 제거하여 스핀-온 카본층(133)으로 이루어진 컬럼 형태의 마스크 패턴을 형성한다.
이때, 상기 폴리실리콘층은 20∼30%의 암모니아 수용액과 질산 및 불산(HF)의 혼합 용액에 웨이퍼를 10∼100초간 침지하여 제거한다.
그 결과, 상기 최초 포토레지스트 패턴의 콘택홀과 실질적으로 동일한 선폭을 가지는 스핀-온 카본층 패턴이 형성됨으로써, 패턴 형태가 전환되는 이미지 리버설 (image reversal) 공정이 수행된다.
도 2h를 참조하면, 반도체 기판(111)이 노출될 때까지, 도 2g 공정으로 얻어진 스핀-온 카본층(133) 패턴을 식각 마스크로 이용하여 패드 산화막(113), 질화막(115) 및 마스크 산화막(117)을 식각하여 패드 산화막 패턴(113-1), 질화막 패턴(115-1) 및 마스크 산화막 패턴(117-1)으로 이루어진 적층 패턴을 형성한다.
상기 스핀-온 카본층(133) 패턴은 상기 식각 공정이 수행되는 동안 제거되므로, 별도의 제거 공정 단계를 포함하지 않는다.
구체적으로, 상기 식각 공정은 미국 램(RAM)사의 Flex45 또는 미국 AMAT사의 eMAX 식각 장비를 이용하여 5∼20mT, 소오스 파워 500∼1,500W 조건하에서 CF4 50∼200sccm, CHF3 30∼150sccm및 O2 5∼20sccm 유량으로 식각 가스를 유입하여 실시한다.
그 결과, 수직 트랜지스터 제조 공정에 이용되는 필라 패턴용 적층 마스크 패턴을 얻을 수 있다.
이와 같이, 본 발명에서는 콘택홀을 구비한 포토레지스트 패턴을 이용하여 필라 패턴용 마스크 패턴을 형성함으로써, 종래 유발되던 포토레지스트 패턴 붕괴현상을 방지할 수 있어 안정된 후속 필라 패턴 형성 공정을 수행할 수 있다. 더욱이, 상기 콘택홀을 형성하기 위한 포토리소그라피 공정을 수행하는 동안 포토레지스트 패턴의 두께 손실 정도가 낮기 때문에, 후속 식각 공정 시에 식각 마스크로서의 역할을 충분히 수행할 수 있으므로, 하부층의 선폭 제어가 용이하다. 따라서, 이와 같은 콘택홀을 구비한 포토레지스트 패턴을 필라 패턴 형성용 마스크 패턴으로 이용하는 경우, 해상도 및 선폭 균일도가 향상된 필라 패턴을 형성할 수 있다. 특히, 상기 콘택홀을 구비한 포토레지스트 패턴을 이용하여 필라 패턴을 형성하는 경우, 콘택홀을 컬럼 형태의 포토레지스트 패턴으로 전환함으로써 DOF(depth of focus) 마진이 더 크기 때문에, 디포커스(defocus)에 의한 패턴 불량률이 감소하여, 소자 수율이 향상된다.
도 1a 내지 1c는 종래 방법에 따른 수직 트랜지스터를 구비한 반도체 소자의 제조 방법을 도시한 공정 개략도.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 수직 트랜지스터를 구비한 반도체 소자의 제조 방법을 도시한 공정 개략도.
<도면의 주요 부분에 대한 간단한 부호의 설명>
1, 111: 반도체 기판 3, 113: 패드 산화막
3-1, 113-1: 패드 산화막 패턴 5, 115: 질화막
5-1, 115-1: 하부 질화막 패턴 7, 117: 마스크 산화막
7-1, 117-1: 마스크 산화막 패턴 9, 121: 비정질 탄소층
9-1, 121-1: 비정질 탄소층 패턴 11, 123: 실리콘 산화질화막
11-1, 123-1: 실리콘 산화질화막 패턴 12, 124: 적층 마스크막
13, 125: 반사방지막 125-1: 반사방지막 패턴
15: 컬럼(column) 형태의 포토레지스트 패턴
119: 폴리실리콘층 119-1: 폴리실리콘 패턴
129: 콘택홀 131: 트렌치
127: 콘택홀을 구비한 포토레지스트 패턴
133: 스핀-온 카본층
Claims (11)
- 반도체 기판 상부에 패드 절연막을 증착하는 단계;상기 패드 절연막 상부에 n층(이때, n은 2~6의 정수)의 적층 마스크막을 증착하는 단계;상기 n층 마스크막 상부에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 m층(이때, m=n-1)의 마스크막이 노출될 때까지 적층 마스크막을 식각하여 트렌치를 형성하는 단계;상기 트렌치 내부에 절연막을 매립하는 단계;상기 절연막 주변의 적층 마스크막을 제거하여 절연막 패턴을 형성하는 단계; 및상기 절연막 패턴을 식각 마스크로 이용하여 반도체 기판이 노출될 때까지 m층의 마스크막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 수직 트랜지스터를 구비한 반도체 소자의 제조 방법.
- 청구항 1에 있어서,상기 콘택홀 및 절연막 패턴의 선폭은 후속 필라 패턴의 선폭과 실질적으로 동일한 것을 특징으로 하는 방법.
- 청구항 1에 있어서,상기 n층의 적층 마스크막은 각각 패드 산화막, 질화막, 마스크 산화막, 폴리실리콘막, 비정질 탄소층, 또는 실리콘 산화질화막으로 형성하는 것을 특징으로 하는 방법.
- 청구항 1에 있어서,상기 트렌치를 형성하는 단계는 O2 가스와;CF4, CHF3, N2, HBr 및 Cl2로 이루어진 군으로부터 선택된 가스를 포함하는 식각 가스로 수행되는 것을 특징으로 하는 방법.
- 청구항 1에 있어서,상기 절연막 매립 단계는상기 콘택홀을 포함하는 전면에 절연막을 증착하는 단계; 및상기 포토레지스트 패턴이 노출될 때까지 상기 절연막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 방법.
- 청구항 5에 있어서,상기 절연막은 스핀-온 카본층 또는 상기 적층 마스크막 형성 물질과 물성이 상이한 물질인 것을 특징으로 하는 방법.
- 청구항 6에 있어서,상기 스핀-온 카본층은 화합물 전체 분자량에 대하여 85∼90중량%의 탄소 성분을 함유하는 카본-리치 중합체(carbon-rich polymer)를 포함하는 것을 특징으로 하는 방법.
- 청구항 6에 있어서,상기 적층 마스크막 형성 물질과 물성이 상이한 물질은 HDP 산화막, PE-TEOS 산화막, BPSG 산화막 또는 PSG 산화막인 것을 특징으로 하는 방법.
- 청구항 5에 있어서,상기 평탄화 단계는 에치백 공정 또는 CMP 공정으로 수행되는 것을 특징으로 하는 수직 트랜지스터를 구비한 반도체 소자의 제조 방법.
- 청구항 1에 있어서,상기 절연막 주변의 적층 마스크막 제거 단계는 암모니아수, 질산, 및 HF의 혼합 용액에 웨이퍼를 침지하여 수행되는 것을 특징으로 하는 수직 트랜지스터를 구비한 반도체 소자의 제조 방법.
- 청구항 1에 있어서,상기 m층의 마스크막 패터닝 단계는 CF4, CHF3 및 O2를 포함하는 식각 가스로 수행되는 것을 특징으로 하는 수직 트랜지스터를 구비한 반도체 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070141517A KR101017771B1 (ko) | 2007-12-31 | 2007-12-31 | 수직 트랜지스터를 구비한 반도체 소자의 제조 방법 |
| US12/164,831 US20090170322A1 (en) | 2007-12-31 | 2008-06-30 | Method for Manufacturing Semiconductor Device Including Vertical Transistor |
| CN2008101342354A CN101477948B (zh) | 2007-12-31 | 2008-07-23 | 制造包括纵向晶体管的半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070141517A KR101017771B1 (ko) | 2007-12-31 | 2007-12-31 | 수직 트랜지스터를 구비한 반도체 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090073544A true KR20090073544A (ko) | 2009-07-03 |
| KR101017771B1 KR101017771B1 (ko) | 2011-02-28 |
Family
ID=40799011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070141517A KR101017771B1 (ko) | 2007-12-31 | 2007-12-31 | 수직 트랜지스터를 구비한 반도체 소자의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20090170322A1 (ko) |
| KR (1) | KR101017771B1 (ko) |
| CN (1) | CN101477948B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140020476A (ko) * | 2012-08-08 | 2014-02-19 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자 및 이의 제조방법 |
| CN111092014A (zh) * | 2018-10-24 | 2020-05-01 | 中电海康集团有限公司 | 半导体器件的制造方法 |
| WO2024091321A1 (en) * | 2022-10-26 | 2024-05-02 | Applied Materials, Inc. | Aluminum oxide carbon hybrid hardmasks and methods for making the same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822976A (ja) * | 1994-07-06 | 1996-01-23 | Matsushita Electric Ind Co Ltd | 微細パターン形成用マスクの製造方法 |
| US6245682B1 (en) * | 1999-03-11 | 2001-06-12 | Taiwan Semiconductor Manufacturing Company | Removal of SiON ARC film after poly photo and etch |
| US20030235957A1 (en) * | 2002-06-25 | 2003-12-25 | Samir Chaudhry | Method and structure for graded gate oxides on vertical and non-planar surfaces |
| US7129178B1 (en) * | 2002-02-13 | 2006-10-31 | Cypress Semiconductor Corp. | Reducing defect formation within an etched semiconductor topography |
| US6787452B2 (en) * | 2002-11-08 | 2004-09-07 | Chartered Semiconductor Manufacturing Ltd. | Use of amorphous carbon as a removable ARC material for dual damascene fabrication |
| US6913958B1 (en) * | 2003-02-14 | 2005-07-05 | Advanced Micro Devices | Method for patterning a feature using a trimmed hardmask |
| KR100723476B1 (ko) * | 2004-06-23 | 2007-05-30 | 삼성전자주식회사 | 축소가능한 2개의 트랜지스터를 갖는 메모리셀 구조 및 그제조방법 |
| US7307013B2 (en) * | 2004-06-30 | 2007-12-11 | Sandisk 3D Llc | Nonselective unpatterned etchback to expose buried patterned features |
| KR100628249B1 (ko) * | 2005-09-13 | 2006-09-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 형성 방법 |
| KR100723506B1 (ko) * | 2005-10-11 | 2007-05-30 | 삼성전자주식회사 | 다중 포토리소그라피 공정을 이용한 미세 패턴 형성 방법 |
| KR20070066111A (ko) * | 2005-12-21 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성 방법 |
| KR100837271B1 (ko) * | 2006-08-10 | 2008-06-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조방법 |
| US7297636B1 (en) * | 2007-01-31 | 2007-11-20 | Advanced Micro Devices, Inc. | Methods for fabricating device features having small dimensions |
-
2007
- 2007-12-31 KR KR1020070141517A patent/KR101017771B1/ko not_active IP Right Cessation
-
2008
- 2008-06-30 US US12/164,831 patent/US20090170322A1/en not_active Abandoned
- 2008-07-23 CN CN2008101342354A patent/CN101477948B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20090170322A1 (en) | 2009-07-02 |
| KR101017771B1 (ko) | 2011-02-28 |
| CN101477948B (zh) | 2010-10-13 |
| CN101477948A (zh) | 2009-07-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| LAPS | Lapse due to unpaid annual fee |